特開 2024-157758 デジタルアナログ変換器、データドライバ及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024157758

(43)【公開日】2024-11-08

(54)【発明の名称】デジタルアナログ変換器、データドライバ及び表示装置

(51)【国際特許分類】

   H03M 1/74 20060101AFI20241031BHJP

   G09G 3/36 20060101ALI20241031BHJP

   G09G 3/3275 20160101ALI20241031BHJP

   G09G 3/20 20060101ALI20241031BHJP

【ＦＩ】

H03M1/74

G09G3/36

G09G3/3275

G09G3/20 623F

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023072303

(22)【出願日】2023-04-26

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】土 弘

【テーマコード（参考）】

5C006

5C080

5C380

5J022

【Ｆターム（参考）】

5C006AF83

5C006BB15

5C006BC12

5C006BF03

5C006BF04

5C006BF25

5C006BF34

5C006BF46

5C006FA41

5C080AA06

5C080AA10

5C080BB05

5C080CC03

5C080DD22

5C080GG11

5C080JJ02

5C080JJ03

5C080JJ05

5C380AA01

5C380AB06

5C380AB32

5C380BA11

5C380CA04

5C380CA12

5C380CA16

5C380CA32

5C380CE04

5C380CF07

5C380CF09

5C380CF26

5C380CF28

5C380CF36

5C380CF48

5J022AB06

5J022BA06

5J022CB02

5J022CB04

5J022CB07

5J022CD03

5J022CE08

5J022CE09

5J022CF02

5J022CF04

5J022CF05

5J022CF07

5J022CF09

5J022CG01

5J022CG04

(57)【要約】      （修正有）

【課題】回路面積の増大を抑えて、電源電圧の全範囲で動作可能なデジタルアナログ変換回路、表示ドライバ及び表示装置を提供する。
【解決手段】ＤＡ変換器１００＿１は、デジタルデータＤＴに基づき、参照電圧Ｖ０～ＶＲから、電圧ＶＡ、ＶＢをＮ個に分割した複数の電圧値のうちの１の出力電圧信号Ｖｏｕｔを生成する差動増幅回路１０＿１を有する。差動増幅回路１０＿１は、夫々が電圧ＶＩ＿Ｎ～ＶＩ＿１に対応した電流をノードｎ１１に流すと共に、出力電圧信号Ｖｏｕｔに対応した電流をノードｎ１２に流す第１導電型の差動段１１＿Ｎ～１１＿１、デジタルデータの値が所定範囲に含まれる場合に電圧ＶＡとＶＢのうちの一方の電圧に対応した電流をノードｎ２１に流すと共に出力電圧信号Ｖｏｕｔに対応した電流をノードｎ２２に流す第２導電型の差動段１２＿１及びノードｎ１１～ｎ２２の電流に基づき出力電圧信号Ｖｏｕｔを生成する出力増幅段１５を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

デジタルデータをアナログの出力電圧信号に変換するデジタルアナログ変換器であって、
前記デジタルデータに基づき、複数の参照電圧のうちから重複を含む２つの電圧を第１の電圧及び第２の電圧として選択するデコーダと、
前記第１の電圧及び前記第２の電圧間をＮ（Ｎは２のべき乗で表される自然数）個に分割した電圧値各々のうちから前記デジタルデータに対応した１の電圧値を有する信号を前記出力電圧信号として出力する差動増幅回路と、を含み、
前記差動増幅回路は、
夫々が、自身の非反転入力端で前記第１の電圧又は前記第２の電圧を受けて前記第１の電圧又は前記第２の電圧に対応した差動電流を第１のノードに流すと共に、自身の反転入力端で前記出力電圧信号を受けて前記出力電圧信号に対応した差動電流を第２のノードに流す第１導電型の第１～第Ｎの差動段と、
自身の非反転入力端で前記第１の電圧及び前記第２の電圧のうちの一方の電圧を受けると共に自身の反転入力端で前記出力電圧信号を受け、前記デジタルデータにて示されるデジタル値が所定範囲に含まれる場合に活性状態となって自身の非反転入力端で受けた前記一方の電圧に対応した差動電流を第３のノードに流すと共に自身の反転入力端子で受けた前記出力電圧信号に対応した差動電流を第４のノードに流す単一の第２導電型の差動段と、
前記第１のノード及び前記第２のノードに夫々流れる差動電流同士の差分、又は前記第３のノード及び前記第４のノードに夫々流れる差動電流同士の差分に対応した出力電流を出力端子に流すことで前記出力端子に生じた電圧を前記出力電圧信号として出力する出力増幅段と、を有することを特徴とするデジタルアナログ変換器。

【請求項2】

前記デジタルデータにて示されるデジタル値が前記所定範囲に含まれる場合には活性化を指示し、前記デジタル値が前記所定範囲に含まれない場合には非活性化を指示する制御信号を前記第２導電型の差動段に供給する差動段制御回路を含み、
前記第２導電型の差動段は、前記活性化を指示する前記制御信号を受けた場合に前記活性状態となる一方、前記非活性化を指示する前記制御信号を受けた場合には非活性状態となり前記第３のノード及び前記第４のノードに流す電流を停止することを特徴とする請求項１に記載のデジタルアナログ変換器。

【請求項3】

前記第１導電型の第１～第Ｎの差動段の各々は、自身の前記非反転入力端及び自身の前記反転入力端を夫々担うゲートを有する一対の第１導電型のトランジスタを含み、
前記所定範囲は、前記デジタルデータのデジタル値に基づき前記デコーダが選択する前記第１の電圧及び前記第２の電圧のうちの少なくとも一方の電圧の電圧値が前記第１導電型のトランジスタの閾値電圧未満となる、前記デジタルデータのデジタル値の範囲であることを特徴とする請求項２に記載のデジタルアナログ変換器。

【請求項4】

前記出力電圧信号による電圧の範囲は、前記所定範囲に対応した電圧範囲からなる第１の区間と、
前記第１の区間に隣接する第２の区間と、を含み、
前記第２の区間では、前記第２導電型の差動段は非活性状態となり、前記第１導電型の第１～第Ｎの差動段の動作によって前記出力電圧信号が生成され、
前記第１の区間では、前記第２導電型の差動段が活性状態となり、前記第２導電型の差動段の動作によって前記出力電圧信号が生成されることを特徴とする請求項１又は２に記載のデジタルアナログ変換器。

【請求項5】

前記第２導電型の差動段は、
第２導電型の第１及び第２のトランジスタと、
電流源と、
前記制御信号が前記活性化を指示する場合にはオン状態となって前記電流源と前記第１及び第２のトランジスタ各々のソースとを接続する一方、前記制御信号が前記非活性化を指示する場合にはオフ状態となって前記電流源と前記第１及び第２のトランジスタ各々のソースとの接続を遮断するスイッチ素子と、
を含むことを特徴とする請求項２に記載のデジタルアナログ変換器。

【請求項6】

前記第２導電型の差動段は、
第２導電型の第１及び第２のトランジスタと、
前記第１及び第２のトランジスタ各々のソースに接続されている電流源と、
前記第１のトランジスタのドレイン及び前記第３のノード間に接続されている第１のスイッチ素子と、
前記第２のトランジスタのドレイン及び前記第４のノード間に接続されている第２のスイッチ素子と、を有し、
前記第１のスイッチ素子及び前記第２のスイッチ素子は、前記制御信号が前記活性化を指示する場合には共にオン状態となって、前記第１のトランジスタのドレインと前記第３のノードとを接続すると共に前記第２のトランジスタのドレインと前記第４のノードとを接続する一方、前記制御信号が前記非活性化を指示する場合には共にオフ状態となって、前記第１のトランジスタのドレインと前記第３のノードとの接続及び前記第２のトランジスタのドレインと前記第４のノードとの接続を共に遮断することを特徴とする請求項２に記載のデジタルアナログ変換器。

【請求項7】

前記第２導電型の差動段は、
自身の前記反転入力端子及び前記出力端子間に接続されている第１のスイッチ素子と、
自身の前記反転入力端子及び前記非反転入力端子間に接続されている第２のスイッチ素子と、を有し、
前記制御信号が前記活性化を指示する場合には前記第１のスイッチ素子がオン状態となり且つ前記第２のスイッチ素子がオフ状態になることで前記第２導電型の差動段が活性状態になる一方、前記制御信号が前記非活性化を指示する場合には前記第１のスイッチ素子がオフ状態となり且つ前記第２のスイッチ素子がオン状態になることで前記第２導電型の差動段が非活性状態になることを特徴とする請求項２に記載のデジタルアナログ変換器。

【請求項8】

前記差動段制御回路は、前記非活性化を指示する場合には、前記複数の参照電圧のうちで前記第２導電型の差動段の前記第１及び第２のトランジスタをオフにする電圧値を有する所定の参照電圧を前記第２導電型の差動段の非反転入力端及び反転入力端に供給することを特徴とする請求項７に記載のデジタルアナログ変換器。

【請求項9】

請求項１に記載の前記デジタルアナログ変換器を複数含み、
各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧信号に変換し、複数の前記出力電圧信号を夫々有する複数の駆動信号を表示パネルの複数のデータ線に夫々供給することを特徴とするデータドライバ。

【請求項10】

複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、
請求項１に記載の前記デジタルアナログ変換器を複数含み、
各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、複数の前記出力電圧を夫々有する複数の駆動信号を前記表示パネルの前記複数のデータ線に夫々供給するデータドライバと、を有することを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デジタルアナログ変換器、当該デジタルアナログ変換器を含むデータドライバ、及びこのデータドライバを含む表示装置に関する。

【背景技術】

【0002】

現在、アクティブマトリクス型の表示装置として、液晶表示装置、或いは有機ＥＬ表示装置等が主流となっている。このような表示装置には、複数のデータ線と複数の走査線が交差状に配線され、複数のデータ線に画素スイッチを介して接続されている表示セルがマトリクス状に配列された表示パネルと共に、表示パネルの複数のデータ線へ階調レベルに対応したアナログ電圧信号を供給するデータドライバと、表示パネルの複数の走査線へ各画素スイッチのオン、オフを制御する走査信号を供給する走査ドライバと、が搭載されている。データドライバには、映像デジタル信号を輝度レベルに対応したアナログの電圧に変換し、これを増幅した電圧信号を表示パネルの各データ線に供給するデジタルアナログ変換回路が含まれている。

【0003】

以下に、データドライバの概略構成について説明する。

【0004】

データドライバは、例えばシフトレジスタ、データレジスタラッチ、レベルシフタ、ＤＡ（digital to analog）変換部を含む。

【0005】

シフトレジスタは、表示コントローラから供給されたスタートパルスに応じて、クロック信号に同期してラッチの選択を行う為の複数のラッチタイミング信号を生成し、データレジスタラッチに供給する。データレジスタラッチは、シフトレジスタから供給されたラッチタイミング信号の各々に基づき、表示コントローラから供給された映像デジタルデータを所定個（例えばｎ個）毎に取り込み、各映像デジタルデータを表すｎ個の映像デジタルデータ信号をレベルシフタに供給する。レベルシフタは、データレジスタラッチから供給されたｎ個の映像デジタルデータ信号の各々に対して、その信号振幅を増加するレベルシフト処理を施して得たｎ個のレベルシフト後の映像デジタルデータ信号をＤＡ変換部に供給する。

【0006】

ＤＡ変換部は、参照電圧生成回路、デコーダ部及び増幅部を含む。

【0007】

参照電圧生成回路は、互いに電圧値が異なる複数の参照電圧を生成してデコーダ部に供給する。例えば、参照電圧生成回路は、電源電圧及び基準電圧間をラダー抵抗で分圧した複数の分圧電圧を参照電圧群としてデコーダ部に供給する。デコーダ部は、データドライバの各出力に夫々対応して設けられているｎ個のデコーダ回路を有する。デコーダ回路の各々は、レベルシフタから供給された映像デジタルデータ信号を受け、この映像デジタルデータ信号に対応した参照電圧を、複数の参照電圧のうちから選択し、選択した参照電圧を増幅部に供給する。増幅部は、デコーダ部の各デコーダで選択された参照電圧を個別に増幅して階調電圧信号として出力するｎ個の増幅回路を有する。

【0008】

ところで、上記したＤＡ変換部では、増幅回路から出力する階調電圧信号の電圧レベル数を多くするほど、表現できる輝度レベルの階調数（色数）を増やすことができる。しかしながら、階調電圧信号の電圧レベル数の増加に応じて参照電圧生成回路で生成する参照電圧の数を増やすとその分だけデータドライバのチップサイズ（製造コスト）が増加する。

【0009】

そこで、２系統の入力電圧を重み付けして平均化（加重平均とも称する）することで、２系統の入力電圧を複数個に分割して得られる補間電圧の１つを生成する、いわゆる内挿演算を行う差動増幅器を含むＤＡ変換回路が提案されている（例えば、特許文献１参照）。

【0010】

図１は、特許文献１に記載の差動増幅器の構成を示す回路図である。

【0011】

図１に示すように、当該差動増幅器は、ソース同士が接続されたＮチャネル型の一対のトランジスタからなる差動対とこの差動対にテイル電流を流す電流源（Ｎチャネル型のトランジスタ）とを夫々が有する４系統の差動段と、負荷としてのカレントミラー回路と、Ｐチャネル型の出力トランジスタと、を含む。ここで、各差動対の一方のトランジスタのゲートに夫々入力端子ＩＮ_１～ＩＮ_３が接続されており、各差動対の他方のトランジスタのゲートが共に出力端子ＯＵＴに接続されている。尚、図１に示すように、入力端子ＩＮ_１については、２つの差動対各々の一方のトランジスタのゲートに接続されている。

【0012】

更に、各差動対の一方のトランジスタ各々のドレインが共にカレントミラー回路の出力電流路に接続されており、各差動対の他方のトランジスタ各々のドレインが共にカレントミラー回路の入力電流路に接続されている。出力トランジスタは、カレントミラー回路の出力電流路の電圧を自身のゲートで受け、当該電圧に対応した出力電流を出力端子に送出することで、当該出力端子から出力電圧Ｖｄを出力する。

【0013】

ここで、入力端子ＩＮ_１～ＩＮ_３には夫々入力電圧ＶＩＮ_１～ＶＩＮ_３ が入力されると、図１に示す差動増幅器は、以下に示す出力電圧Ｖｄを出力する。

【0014】

Ｖｄ＝（ＶＩＮ₁ ×２＋ＶＩＮ₂ ＋ＶＩＮ₃ ）／４
よって、例えば互いに異なる電圧値を有する２つの参照電圧を、重複も含めて入力デジタルデータに対応した組み合わせで入力電圧ＶＩＮ₁ ～ＶＩＮ_３に夫々割り当てることで、４系統の電圧値を有する出力電圧Ｖｄを生成することができる。つまり、図１に示す構成を有する差動増幅器によれば、２つの参照電圧を用いて４つの電圧レベルを得ることができるので、装置規模の低減を図ることが可能となる。

【先行技術文献】

【特許文献】

【0015】

【特許文献1】特開２００２－４３９４４

【発明の概要】

【発明が解決しようとする課題】

【0016】

ところで、特許文献１に記載の差動増幅器は各差動対がＮチャネル型のトランジスタで構成されている、いわゆる単電源型のオペアンプであるため、トランジスタの閾値電圧Ｖｔｈ以下では動作しない。そこで、図１に示す構成に、この図１に示される各差動段のトランジスタをＰチャネル型に置き換えて構成した新たな差動増幅器を加えることで、電源電圧の全範囲で動作可能な、いわゆるレール・ツー・レール型の差動増幅器を上記したＤＡ変換部に用いることが考えられる。

【0017】

しかしながら、このような形態でレール・ツー・レール化した差動増幅器は単電源型のものに比べて回路規模が約２倍となり、ＤＡ変換部の回路面積が増大するという問題が生じる。

【0018】

そこで、本発明では、回路面積の増大を抑えて、電源電圧の全範囲で動作可能なデジタルアナログ変換回路、データドライバ及び表示装置を提供することを目的とする。

【課題を解決するための手段】

【0019】

本発明に係るデジタルアナログ変換器は、デジタルデータをアナログの出力電圧信号に変換するデジタルアナログ変換器であって、前記デジタルデータに基づき、複数の参照電圧のうちから重複を含む２つの電圧を第１の電圧及び第２の電圧として選択するデコーダと、前記第１の電圧及び前記第２の電圧間をＮ（Ｎは２のべき乗で表される自然数）個に分割した電圧値各々のうちから前記デジタルデータに対応した１の電圧値を有する信号を前記出力電圧信号として出力する差動増幅回路と、を含み、前記差動増幅回路は、夫々が、自身の非反転入力端で前記第１の電圧又は前記第２の電圧を受けて前記第１の電圧又は前記第２の電圧に対応した差動電流を第１のノードに流すと共に、自身の反転入力端で前記出力電圧信号を受けて前記出力電圧信号に対応した差動電流を第２のノードに流す第１導電型の第１～第Ｎの差動段と、自身の非反転入力端で前記第１の電圧及び前記第２の電圧のうちの一方の電圧を受けると共に自身の反転入力端で前記出力電圧信号を受け、前記デジタルデータにて示されるデジタル値が所定範囲に含まれる場合に活性状態となって自身の非反転入力端で受けた前記一方の電圧に対応した差動電流を第３のノードに流すと共に自身の反転入力端子で受けた前記出力電圧信号に対応した差動電流を第４のノードに流す単一の第２導電型の差動段と、前記第１のノード及び前記第２のノードに夫々流れる電流同士の差分、又は前記第３のノード及び前記第４のノードに夫々流れる電流同士の差分に対応した出力電流を出力端子に流すことで前記出力端子に生じた電圧を前記出力電圧信号として出力する出力増幅段と、を有する。

【0020】

本発明に係るデータドライバは、上記したデジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、複数の前記出力電圧を夫々有する複数の駆動信号を表示パネルの複数のデータ線に夫々供給する。

【0021】

本発明に係る表示装置は、複数の表示セルが夫々に接続されている複数のデータ線を有する表示パネルと、上記したデジタルアナログ変換器を複数含み、各画素毎の輝度レベルをデジタル値で表す映像デジタルデータ片の各々を、複数の前記デジタルアナログ変換器により、夫々がアナログの電圧値を有する複数の前記出力電圧に変換し、複数の前記出力電圧を夫々有する複数の駆動信号を前記表示パネルの前記複数のデータ線に夫々供給するデータドライバと、を有する。

【発明の効果】

【0022】

本発明では、第１導電型の第１～第Ｎの差動段を含む差動増幅回路により、２つの電圧間をＮ個に分割した電圧値各々のうちのデジタルデータに対応した１の電圧値を有する出力電圧信号を生成する。ただし、デジタルデータにて示されるデジタル値が所定範囲に含まれる場合には単一の第２導電型の差動段を活性化し、この第２導電型の差動段により、当該所定範囲内の各デジタル値に対応した電圧値各々のうちのデジタルデータに対応した１の電圧値を有する出力電圧信号を生成する。

【0023】

これにより、第１導電型の第１～第Ｎの差動段に第２導電型の差動段を１つ加えるだけで差動増幅回路をレール・ツー・レール化することが可能となる。

【0024】

したがって、本発明によれば、第１導電型の差動段と同数（Ｎ個）の第２導電型の差動段を設けることで差動増幅回路のレール・ツー・レール化を図る場合に比べて回路面積の増大を抑えることが可能となる。

【図面の簡単な説明】

【0025】

【図1】デジタルアナログ変換回路に含まれる従来の差動増幅器の構成を示す回路図である。

【図2】本発明に係る第１の実施例としてのＤＡ変換器１００＿１の構成を示す回路図である。

【図3】ＤＡ変換器１００＿１の仕様の一例を示す図である。

【図4】ＤＡ変換器１００＿１によるＤＡ変換特性の一例を示す図である。

【図5】本発明に係る第２の実施例としてのＤＡ変換器１００＿２の構成を示す回路図である。

【図6】本発明に係る第３の実施例としてのＤＡ変換器１００＿３の構成を示す回路図である。

【図7】ＤＡ変換器１００＿３の仕様の一例を示す図である。

【図8】出力増幅段１５の内部構成の一例を示す回路図である。

【図9】本発明に係るデータドライバを含む表示装置２００の概略構成を示すブロック図である。

【発明を実施するための形態】

【実施例0026】

図２は、本発明に係る第１の実施例としてのデジタルアナログ変換器（以下、ＤＡ変換器と称する）１００＿１の構成を示す回路図である。

【0027】

ＤＡ変換器１００＿１は、例えば８ビットのデジタルデータ信号ＤＴ（Ｄ７～Ｄ０）を、当該デジタルデータ信号ＤＴによって表されるデジタル値の階調レベルに対応したアナログの電圧値に変換し、当該電圧値を有する出力電圧信号Ｖｏｕｔを出力端子３から出力する。 ＤＡ変換器１００＿１は、図２に示すように、参照電圧生成回路９０、デコーダ５０＿１、差動増幅回路１０＿１、及びＰチャネル差動段制御回路５１を含む。

【0028】

参照電圧生成回路９０は、直流の基準電源電圧ＶＧＨ、及びこの基準電源電圧ＶＧＨより低電圧の基準電源電圧ＶＧＬを受ける。参照電圧生成回路９０は、基準電源電圧ＶＧＨ及びＶＧＬに基づき、夫々電圧値が異なる参照電圧Ｖ０～ＶＲ（Ｒは２以上の整数）を生成し、かかる参照電圧Ｖ０～ＶＲをデコーダ５０＿１に供給する。

【0029】

デコーダ５０＿１は、サブデコーダ５０Ｓ＿１及び５０Ｓ＿２を含む。

【0030】

サブデコーダ５０Ｓ＿２は、デジタルデータ信号ＤＴの上位ビット群に基づき、参照電圧Ｖ０～ＶＲのうちから、重複を含む一対の電圧を２つの電圧（ＶＡ、ＶＢ）として選択する。サブデコーダ５０Ｓ＿２は、選択した２つの２つの電圧（ＶＡ、ＶＢ）をサブデコーダ５０Ｓ＿１に供給する。

【0031】

サブデコーダ５０Ｓ＿１は、電圧ＶＡ又はＶＢをＮ（Ｎは２のべき乗で表される自然数）系統の入力電圧ＶＩ＿Ｎ～ＶＩ＿１各々の電圧値として振り分ける組合せを、デジタルデータ信号ＤＴの下位ビット群に基づき選択する。そして、サブデコーダ５０Ｓ＿１は、このように振り分けられた、夫々が電圧ＶＡ又はＶＢを有する入力電圧ＶＩ＿Ｎ～ＶＩ＿１を、差動増幅回路１０＿１に供給する。

【0032】

更に、サブデコーダ５０Ｓ＿１は、差動増幅回路１０＿１に供給する入力電圧ＶＩ＿Ｎ～ＶＩ＿１のうちのいずれか１つを入力電圧ＶＩ＿Ｐとして、差動増幅回路１０＿１に供給する。

【0033】

Ｐチャネル差動段制御回路５１は、デジタルデータ信号ＤＴにて表される階調レベルが、所定範囲に含まれる場合にはＰチャネル差動段の活性化を促す一方、この階調レベルが所定範囲に含まれない場合にはＰチャネル差動段の非活性化を促す制御信号ＣＴＬを、差動増幅回路１０＿１に供給する。尚、所定範囲とは、デジタルデータ信号ＤＴに基づきサブデコーダ５０Ｓ＿２が選択する２つの電圧（ＶＡ、ＶＢ）のうちの少なくとも一方の電圧値がＮチャネル型のトランジスタの閾値電圧未満となる、デジタルデータ信号ＤＴの階調レベルの範囲である。

【0034】

差動増幅回路１０＿１は、並列接続された第１導電型（Ｎチャネル型）のＮ（Ｎは２のべき乗で表される自然数）個の差動段１１＿１～１１＿Ｎと、第２導電型（Ｐチャネル型）の単一の差動段１２＿１と、出力増幅段１５と、を含む。

【0035】

Ｎチャネル型の差動段１１＿１～１１＿Ｎの各々は、共に同一の構成、つまりＮチャネル型の一対のトランジスタからなる差動対と、電源電圧Ｅ２を受けて当該差動対にテイル電流を流す電流源と、から構成される。

【0036】

例えば、差動段１１＿１は、Ｎチャネル型のトランジスタ１１１＿１及び１１２＿１からなる差動対、及び電流源１１３＿１を含む。電流源１１３＿１は、電源電圧Ｅ２を受けて所定の定電流を生成する。

【0037】

トランジスタ１１１＿１は自身のゲート（非反転入力端子）で上記入力電圧ＶＩ＿１を受け、トランジスタ１１２＿１は自身のゲート（反転入力端子）で出力電圧信号Ｖｏｕｔを受ける。トランジスタ１１１＿１及び１１２＿１各々のソースは電流源１１３＿１に接続されており、トランジスタ１１１＿１のドレインがノードｎ１１に接続されており、トランジスタ１１２＿１のドレインがノードｎ１２に接続されている。これにより、トランジスタ１１１＿１は電流源１１３＿１の定電流のうち入力電圧ＶＩ＿１に対応した差動電流をノードｎ１１に流し、トランジスタ１１２＿１は電流源１１３＿１の定電流のうち出力電圧信号Ｖｏｕｔに対応した差動電流をノードｎ１２に流す。

【0038】

また、例えば、差動段１１＿２は、Ｎチャネル型のトランジスタ１１１＿２及び１１２＿２からなる差動対、及び電流源１１３＿２を含む。電流源１１３＿２は、電源電圧Ｅ２を受けて所定の定電流を生成する。トランジスタ１１１＿２は自身のゲート（非反転入力端子）で上記入力電圧ＶＩ＿２を受け、トランジスタ１１２＿２は自身のゲート（反転入力端子）で出力電圧信号Ｖｏｕｔを受ける。トランジスタ１１１＿２及び１１２＿２各々のソースは電流源１１３＿２に接続されており、トランジスタ１１１＿２のドレインがノードｎ１１に接続されており、トランジスタ１１２＿２のドレインがノードｎ１２に接続されている。これにより、トランジスタ１１１＿２は電流源１１３＿２の定電流のうち入力電圧ＶＩ＿２に対応した差動電流をノードｎ１１に流し、トランジスタ１１２＿２は電流源１１３＿２の定電流のうち出力電圧信号Ｖｏｕｔに対応した差動電流をノードｎ１２に流す。

【0039】

また、例えば、差動段１１＿Ｎは、Ｎチャネル型のトランジスタ１１１＿Ｎ及び１１２＿Ｎからなる差動対、及び電流源１１３＿Ｎを含む。電流源１１３＿Ｎは、電源電圧Ｅ２を受けて所定の定電流を生成する。トランジスタ１１１＿Ｎは自身のゲート（非反転入力端子）で上記入力電圧ＶＩ＿Ｎを受け、トランジスタ１１２＿Ｎは自身のゲート（反転入力端子）で出力電圧信号Ｖｏｕｔを受ける。トランジスタ１１１＿Ｎ及び１１２＿Ｎ各々のソースは電流源１１３＿Ｎに接続されており、トランジスタ１１１＿Ｎのドレインがノードｎ１１に接続されており、トランジスタ１１２＿Ｎのドレインがノードｎ１２に接続されている。これにより、トランジスタ１１１＿Ｎは電流源１１３＿Ｎの定電流のうち入力電圧ＶＩ＿Ｎに対応した差動電流をノードｎ１１に流し、トランジスタ１１２＿Ｎは電流源１１３＿Ｎの定電流のうち出力電圧信号Ｖｏｕｔに対応した差動電流をノードｎ１２に流す。

【0040】

よって、Ｎチャネル型の差動段１１＿１～１１＿Ｎにより、入力電圧ＶＩ＿１～ＶＩ＿Ｎに夫々対応したＮ個の差動電流を結合した電流がノードｎ１１に流れ、出力電圧信号Ｖｏｕｔに夫々対応したＮ個の差動電流を結合した電流がノードｎ１２に流れる。

【0041】

Ｐチャネル型の差動段１２＿１は、Ｐチャネル型のトランジスタ１２１及び１２２からなる差動対、電流源１２３、及びスイッチ素子１２４を含む。電流源１２３は、電源電圧Ｅ１（Ｅ１＞Ｅ２）を受けて所定の定電流を生成する。

【0042】

スイッチ素子１２４は、制御信号ＣＴＬを受け、当該制御信号ＣＴＬがＰチャネル差動段の活性化を指示する場合にはオン状態となり、電流源１２３で生成された定電流をテイル電流としてトランジスタ１２１及び１２２各々のソースに送出する。これにより、差動段１２＿１は、活性状態となる。一方、制御信号ＣＴＬがＰチャネル差動段の非活性化を指示する場合には、スイッチ素子１２４はオフ状態となり、電流源１２３と差動対（１２１、１２２）との接続を遮断する。これにより、差動段１２＿１は、自身の動作を停止させた、いわゆる非活性状態となる。

【0043】

トランジスタ１２１は自身のゲート（非反転入力端子）で上記した入力電圧ＶＩ＿Ｐを受け、トランジスタ１２２は自身のゲート（非反転入力端子）で出力電圧信号Ｖｏｕｔを受ける。トランジスタ１２１及び１２２各々のソースはスイッチ素子１２４に接続されており、トランジスタ１２１のドレインがノードｎ２１に接続されており、トランジスタ１２２のドレインがノードｎ２２に接続されている。これにより、差動段１２＿１が活性状態にある間、トランジスタ１２１は電流源１２３の定電流のうち入力電圧ＶＩ＿Ｐに対応した差動電流をノードｎ２１を介して出力増幅段１５に送出し、トランジスタ１２２は電流源１２３の定電流のうち出力電圧信号Ｖｏｕｔに対応した差動電流をノードｎ２２を介して出力増幅段１５に送出する。

【0044】

よって、差動段１２＿１により、入力電圧ＶＩ＿Ｐに対応した差動電流がノードｎ２１に流れ、出力電圧信号Ｖｏｕｔに対応した差動電流がノードｎ２２に流れる。

【0045】

出力増幅段１５は、差動段１１＿１～１１＿Ｎが入力電圧ＶＩ＿１～ＶＩ＿Ｎに応じてノードｎ１１及びｎ１２に夫々流す差動電流同士の差分（Ｎｃｈ側差動電流と称する）、又は差動段１２＿１が入力電圧ＶＩ＿Ｐに応じてノードｎ２１及びｎ２２に夫々流す差動電流同士の差分（Ｐｃｈ側差動電流と称する）に基づく出力電流を出力端子３に流すことで当該出力端子３に生じた電圧を出力電圧信号Ｖｏｕｔとして出力する。なお、差動段１１＿１～１１＿Ｎに入力電圧ＶＩ＿１～ＶＩ＿Ｎとして電圧ＶＡ又はＶＢが所定の組合せで供給されるときに、出力電圧信号Ｖｏｕｔは上記した電圧ＶＡ及びＶＢ間を２のべき乗個に分割する各電圧レベルのうちの１の電圧レベルを有する電圧となる。また差動段１２＿１が活性化され、差動段１２＿１に入力電圧ＶＩ＿Ｐが供給されるときは、出力電圧信号Ｖｏｕｔは入力電圧ＶＩ＿Ｐと同等電圧となる。

【0046】

したがって、図２に示す差動増幅回路１０＿１は、デコーダ５０＿１から供給された、デジタルデータ信号ＤＴに基づく入力電圧ＶＩ＿１～ＶＩ＿Ｎに応じて、
Ｖｏｕｔ＝（ＶＩ＿１＋ＶＩ＿２＋ＶＩ＿３＋、・・・、＋ＶＩ＿Ｎ）／Ｎ
にて示される出力電圧信号Ｖｏｕｔを生成する。

【0047】

また、差動増幅回路１０＿１は、デジタルデータ信号ＤＴにて表される階調レベルが所定範囲に含まれる場合には、
Ｖｏｕｔ＝ＶＩ＿Ｐ
にて示される出力電圧信号Ｖｏｕｔを生成する。

【0048】

このように、差動増幅回路１０＿１では、デジタルデータ信号ＤＴに基づきデコーダ５０＿１が参照電圧Ｖ０～ＶＲのうちから選択した２つの電圧ＶＡ及びＶＢ間をＮ個に分割した電圧値各々のうちのデジタルデータ信号ＤＴに対応した１の電圧値を有する出力電圧信号Ｖｏｕｔを、Ｎチャネル型の差動段１１＿１～１１＿Ｎによって生成する。ただし、デジタルデータ信号ＤＴにて表される階調レベルが所定範囲に含まれる場合には単一のＰチャネル型の差動段１２＿１を活性化し、当該Ｐチャネル型の差動段１２＿１により、この所定範囲内の各階調レベルに対応した電圧値各々のうちのデジタルデータ信号ＤＴに対応した１の電圧値を有する出力電圧信号Ｖｏｕｔを生成する。

【0049】

そして、差動増幅回路１０＿１は、生成した出力電圧信号Ｖｏｕｔを出力端子３から出力すると共に、自身に含まれる差動段１１＿１～１１＿Ｎ及び１２＿１に帰還供給する。

【0050】

図３は、図２に示すＤＡ変換器１００＿１を実際に動作させる際の仕様の一例を示す図である。すなわち、図３は、ＤＡ変換器１００＿１内のＮチャネル型の差動段の数Ｎを４とし、映像信号の輝度レベルを８ビット（Ｄ７～Ｄ０）で表すデジタルデータ信号ＤＴをＤＡ変換の対象とした場合の仕様を示す。尚、ＤＡ変換器１００＿１は、図４に示す正極ガンマ特性γＰ又は負極ガンマ特性γＮに沿ってデジタルデータ信号ＤＴを２５６段階のアナログの電圧Ｖ０～Ｖ２５５に変換するものであるが、図３では、図４に示す負極ガンマ特性γＮに対応した仕様例のみを示す。

【0051】

図３に示す仕様では、階調レベル０側を高電位（電源電圧Ｅ１近傍）、階調レベル２５５側を低電位（電源電圧Ｅ２近傍）の電圧に変換するものとする。更に、図３に示す仕様では、ガンマ特性の階調レベルの変化やレベル間電圧差の大きい階調レベル０～７の範囲及び階調レベル２４８～２５５の範囲を線形補間除外区間ＯＬに設定し、ガンマ特性の階調レベルの変化が緩やかでレベル間電圧差が小さい階調レベル８～２４７の範囲を線形補間区間ＩＬに設定する。

【0052】

また、図３に示す仕様により、参照電圧生成回路９０は、階調レベル０～７に夫々対応した電圧値を有する参照電圧Ｖ０～Ｖ７と、階調レベル７～２４７における４個置きの各階調レベルに夫々対応した電圧値を有する参照電圧Ｖ７、Ｖ１１、Ｖ１５、・・・、Ｖ２４７と、階調レベル２４８～２５５に夫々対応した電圧値を有する参照電圧Ｖ２４８～Ｖ２５５を生成して、デコーダ５０＿１に供給する。

【0053】

デコーダ５０＿１は、デジタルデータ信号ＤＴによって示される階調レベルが図３に示す線形補間除外区間ＯＬに含まれる場合には、参照電圧Ｖ０～Ｖ２５５のうちから、その階調レベルに対応した参照電圧を選択する。例えば図３に示すように、デジタルデータ信号ＤＴが階調レベル６を示すビットＤ７～Ｄ０［０００００１１０］を表す場合、デコーダ５０＿１は、参照電圧Ｖ０～Ｖ２５５のうちから参照電圧Ｖ６を選択する。そして、デコーダ５０＿１は、この選択した１つの参照電圧を夫々が有する入力電圧ＶＩ＿１～ＶＩ＿４を、Ｎチャネル型の差動段１１＿１～１１＿４に夫々供給する。

【0054】

一方、デジタルデータ信号ＤＴによって示される階調レベルが線形補間区間ＩＬに含まれる場合、デコーダ５０＿１は、ビットＤ７～Ｄ２に基づき、４階調置きの参照電圧Ｖ７、Ｖ１１、Ｖ１５、・・・、Ｖ２４７のうちから、互いに異なる電圧値を有する２つの電圧ＶＡ及びＶＢを選択する。そして、デコーダ５０＿１は、ビットＤ１及びＤ０に基づき、当該２つの電圧ＶＡ及びＶＢを入力電圧ＶＩ＿１～ＶＩ＿４各々の電圧値として振り分けたものを、差動段１１＿１～１１＿４に夫々供給する。例えば図３に示すように、デジタルデータ信号ＤＴが階調レベル１３を示すビットＤ７～Ｄ０［００００１１０１］を表す場合、デコーダ５０＿１は、参照電圧Ｖ０～Ｖ２５５のうちから参照電圧Ｖ１１及びＶ１５を選択する。そして、デコーダ５０＿１は、この選択した参照電圧Ｖ１１を有する入力電圧ＶＩ＿１を差動段１１＿１に供給すると共に、当該参照電圧Ｖ１１を有する入力電圧ＶＩ＿２を差動段１１＿２に供給する。更に、デコーダ５０＿１は、選択した参照電圧Ｖ１５を有する入力電圧ＶＩ＿３を差動段１１＿３に供給すると共に、当該参照電圧Ｖ１５を有する入力電圧ＶＩ＿４を差動段１１＿４に供給する。

【0055】

更に、デコーダ５０＿１は、デジタルデータ信号ＤＴによって示される階調レベルに基づき、上記した入力電圧ＶＩ＿１～ＶＩ＿４のうちのいずれか１つと同一の電圧値を有する入力電圧ＶＩ＿ＰをＰチャネル型の差動段１２＿１に供給する。尚、図３に示す仕様では、入力電圧ＶＩ＿１と同一の電圧値を有する入力電圧ＶＩ＿Ｐを差動段１２＿１に供給している。

【0056】

また、図３に示す仕様では、Ｐチャネル差動段制御回路５１は、デジタルデータ信号ＤＴにて表される階調レベルが階調レベル２４８～２５５の範囲に含まれる場合にはＰチャネル差動段の活性化を促す制御信号ＣＴＬを差動段１２＿１に供給する。一方、デジタルデータ信号ＤＴにて表される階調レベルが階調レベル２４８～２５５の範囲に含まれない場合には、Ｐチャネル差動段制御回路５１は、Ｐチャネル差動段の非活性化を促す制御信号ＣＴＬを差動段１２＿１に供給する。

【0057】

尚、階調レベル２４８～２５５の範囲とは、その範囲に含まれる階調レベルに対応した入力電圧（ＶＩ＿１～ＶＩ＿４、ＶＩ＿Ｐ）の電圧値が、Ｎチャネル型のトランジスタ（１１１＿１～１１１＿４）の閾値電圧を下回り、差動段１１＿１～１１＿４が動作不可な状態となる階調レベルを含む範囲である。

【0058】

上記したように、図３に示す仕様では、デジタルデータ信号ＤＴが階調レベル２４８～２５５の範囲以外の階調レベルを表す場合、つまりＮチャネル型の差動段１１＿１～１１＿４が動作可能となる場合には、差動段１１＿１～１１＿４によって、
Ｖｏｕｔ＝（ＶＩ＿１＋ＶＩ＿２＋ＶＩ＿３＋ＶＩ＿４）／４ …（１）
式（１）にて示される出力電圧信号Ｖｏｕｔが生成される。

【0059】

尚、Ｎ個のＮチャネル型の差動段１１＿１～１１＿Ｎで構成される場合には、
Ｖｏｕｔ＝（ＶＩ＿１＋ＶＩ＿２＋ＶＩ＿３＋…＋ＶＩ＿Ｎ）／Ｎ …（２）
式（２）にて示される出力電圧信号Ｖｏｕｔが生成される。

【0060】

また、デジタルデータ信号ＤＴが階調レベル２４８～２５５の範囲の階調レベルを表す場合、つまりＮチャネル型の差動段１１＿１～１１＿４が動作不可となる場合でも、活性化されたＰチャネル型の差動段１２＿１によって、
Ｖｏｕｔ＝ＶＩ＿Ｐ …（３）
式（３）にて示される出力電圧信号Ｖｏｕｔが生成される。

【0061】

このように、図３の仕様で動作するＤＡ変換器１００＿１では、デジタルデータ信号ＤＴで表される階調レベルがＮチャネル型の差動段１１＿１～１１＿４が動作可能な電圧範囲（階調レベル０～２４７）では、差動段１１＿１～１１＿４により、当該階調レベルに対応した入力電圧ＶＩ＿１～ＶＩ＿４を線形補間又は平均化した電圧値を有する出力電圧信号Ｖｏｕｔを生成する。

【0062】

一方、デジタルデータ信号ＤＴで表される階調レベルがＮチャネル型の差動段１１＿１～１１＿４が動作不可能な電圧を含む所定範囲（階調レベル２４８～２５５）では、差動段１２＿１を活性化し、この差動段１２＿１により、当該階調レベルに対応した入力電圧ＶＩ＿Ｐに対応した電圧値を有する出力電圧信号Ｖｏｕｔを生成する。

【0063】

すなわち、ＤＡ変換器１００＿１は、デジタルデータ信号ＤＴで表される階調レベルに対応した入力電圧ＶＩ＿１～ＶＩ＿４の電圧値がＮチャネル型のトランジスタの閾値電圧以上となる場合には、Ｎチャネル型の差動段１１＿１～１１＿４を用いて出力電圧信号Ｖｏｕｔを生成する。一方、当該階調レベルに対応した入力電圧ＶＩ＿１～ＶＩ＿４の電圧値がＮチャネル型のトランジスタの閾値電圧未満となる場合には、Ｐチャネル型の差動段１２＿１を用いて出力電圧信号Ｖｏｕｔを生成する。

【0064】

この際、Ｎチャネル型のトランジスタの閾値電圧未満の電圧は所定範囲（階調レベル２４８～２５５）内に設定される。この階調レベル２４８～２５５では、Ｎチャネル型の差動段１１＿１～１１＿４の入力電圧ＶＩ＿１～ＶＩ＿４とＰチャネル型の差動段１２＿１の入力電圧ＶＩ＿Ｐに同一の電圧値が入力される。この階調レベル２４８～２５５において、Ｎチャネル型のトランジスタの閾値電圧以上の入力電圧に対しては、Ｎチャネル型の差動段１１＿１～１１＿４とＰチャネル型の差動段１２＿１が共に動作して、入力電圧ＶＩ＿Ｐに対応した電圧値を有する出力電圧信号Ｖｏｕｔが出力される。一方、Ｎチャネル型のトランジスタの閾値電圧未満の入力電圧に対しては、Ｎチャネル型の差動段１１＿１～１１＿４は非活性となり、Ｐチャネル型の差動段１２＿１のみが動作して、入力電圧ＶＩ＿Ｐに対応した電圧値を有する出力電圧信号Ｖｏｕｔが出力される。尚、所定範囲（階調レベル２４８～２５５）において、Ｎチャネル型の差動段１１＿１～１１＿４を非活性に制御してもよい。よって、図２に示すように、Ｎ系統のＮチャネル型の差動段１１＿１～１１＿Ｎと共に、１系統のＰチャネル型の差動段１２＿１を設けるだけで、電源電圧の全範囲（Ｅ１～Ｅ２）で動作する、いわゆるレール・ツー・レール型の差動増幅回路１０＿１を含むＤＡ変換器１００＿１を実現することが可能となる。

【0065】

よって、ＤＡ変換器１００＿１によれば、Ｎチャネル型の差動段１１＿１～１１＿Ｎと同規模なＮ系統のＰチャネル型の差動段を追加することで差動増幅回路のレール・ツー・レール化を図る場合に比べて、回路面積の増大を抑えることが可能となる。

【実施例0066】

図５は、本発明に係る第２の実施例としてのＤＡ変換器１００＿２の構成を示す回路図である。

【0067】

尚、図５に示すＤＡ変換器１００＿２では、図２に示す差動増幅回路１０＿１に代えて差動増幅回路１０＿２を採用したものであり、その他の構成（９０、５０＿１、５１）については図２に示されるものと同一である。また、差動増幅回路１０＿２では、図２に示すＰチャネル型の差動段１２＿１に代えてＰチャネル型の差動段１２＿２を採用したものであり、Ｎチャネル型の差動段１１＿１～１１＿Ｎについては図２に示されるものと同一である。

【0068】

よって、以下に差動段１２＿２の構成及びその動作についてのみ説明する。

【0069】

差動段１２＿２は、差動段１２＿１と同様に、Ｐチャネル型のトランジスタ１２１及び１２２からなる差動対と、電流源１２３とを含む。

【0070】

ただし、差動段１２＿２では、図２に示すスイッチ素子１２４に代えてスイッチ素子１２４Ａ及び１２４Ｂを採用している。

【0071】

差動段１２＿２に含まれる電流源１２３は、電源電圧Ｅ１（Ｅ１＞Ｅ２）を受けて所定の定電流を生成し、これをトランジスタ１２１及び１２２各々のソースに送出する。

【0072】

差動段１２＿２に含まれるトランジスタ１２１は、デコーダ５０＿１から供給された入力電圧ＶＩ＿Ｐを自身のゲート（非反転入力端子）で受け、当該入力電圧ＶＩ＿Ｐに対応した差動電流を自身のドレインからスイッチ素子１２４Ｂに送出する。差動段１２＿２に含まれるトランジスタ１２２は、出力電圧信号Ｖｏｕｔを自身のゲート（反転入力端子）で受け、当該出力電圧信号Ｖｏｕｔに対応した差動電流を自身のドレインからスイッチ素子１２４Ａに送出する。

【0073】

スイッチ素子１２４Ａ及び１２４Ｂの各々は、制御信号ＣＴＬを受け、当該制御信号ＣＴＬがＰチャネル差動段の活性化を指示する場合にはオン状態となる一方、非活性を指示する場合にはオフ状態となる。スイッチ素子１２４Ａ及び１２４Ｂは、オン状態となった場合に、トランジスタ１２１及び１２２から送出された電流を夫々ノードｎ２１及びｎ２２を介し出力増幅段１５に送出する。これにより、差動段１２＿２は活性状態となる。一方、スイッチ素子１２４Ａ及び１２４Ｂがオフ状態となった場合には、トランジスタ１２１及び１２２とノードｎ２１及びｎ２２との間の接続を遮断する。これにより、差動段１２＿２は非活性状態となる。

【0074】

すなわち、かかる構成により、差動段１２＿２は、差動段１２＿１と同様に、デジタルデータ信号ＤＴにて表される階調レベルがＮチャネル型の差動段１１＿１～１１＿４が動作不可となる電圧範囲を含む所定範囲（例えば図３に示す階調レベル２４８～２５５）で活性化される。これにより、デジタルデータ信号ＤＴにて表される階調レベルが所定範囲内において、Ｎチャネル型の差動段１１＿１～１１＿Ｎが動作不可となっても差動段１２＿２の動作により、当該階調レベルに対応した電圧値を有する出力電圧信号Ｖｏｕｔを生成する。