(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024157940
(43)【公開日】2024-11-08
(54)【発明の名称】炭化珪素半導体装置
(51)【国際特許分類】
H01L 21/76 20060101AFI20241031BHJP
H01L 29/78 20060101ALI20241031BHJP
H01L 29/12 20060101ALI20241031BHJP
H01L 29/06 20060101ALI20241031BHJP
H01L 21/336 20060101ALI20241031BHJP
H01L 29/739 20060101ALI20241031BHJP
【ＦＩ】
H01L29/78 652R
H01L29/78 657F
H01L29/78 652T
H01L29/78 652F
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/78 652N
H01L29/78 652J
H01L29/78 653C
H01L29/78 652H
H01L29/78 658A
H01L29/78 658G
H01L29/78 655A
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023072620
(22)【出願日】2023-04-26
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】片野 拓真
(57)【要約】
【課題】素子分離領域での耐圧を確保しつつ、メインセル領域とセンスセル領域の素子分離を的確に行えるＳｉＣ半導体装置を提供する。
【解決手段】素子分離領域Ｉｎに、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間に配置され、ベース層１８よりも深い複数本の分離トレンチ４０を形成することでベース層１８をメインセル領域Ｒｍ側とセンスセル領域Ｒｓ側とに分離する。さらに、複数本の分離トレンチ４０それぞれの底部に、互いに離れて配置されていると共に該分離トレンチ４０の底面と接して形成された第２導電型の分離ディープ層４１を備える。
【選択図】図５
【解決手段】素子分離領域Ｉｎに、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間に配置され、ベース層１８よりも深い複数本の分離トレンチ４０を形成することでベース層１８をメインセル領域Ｒｍ側とセンスセル領域Ｒｓ側とに分離する。さらに、複数本の分離トレンチ４０それぞれの底部に、互いに離れて配置されていると共に該分離トレンチ４０の底面と接して形成された第２導電型の分離ディープ層４１を備える。
【選択図】図５
【特許請求の範囲】
【請求項1】
トレンチゲート構造を有する半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域（１）に形成され、前記メインセル領域と前記センスセル領域とが素子分離領域（Ｉｎ）によって電気的に分離された炭化珪素半導体装置であって、
炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、
前記メインセル領域および前記センスセル領域は、
前記第１不純物領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなるＪＦＥＴ層（１４）と、
前記第１不純物領域の表層部に形成され、前記基板の面方向において前記ＪＦＥＴ層と交互に配置された第２導電型の炭化珪素からなるディープ層（１５）と、
前記ＪＦＥＴ層および前記ディープ層上に形成された第２導電型の炭化珪素からなるベース層（１８）と、
前記ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記ゲートトレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、
前記ベース層の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
前記メインセル領域および前記センスセル領域のそれぞれに分離して備えられ、前記メインセル領域の前記第２不純物領域および前記ベース層に電気的に接続されると共に、前記センスセル領域の前記第２不純物領域および前記ベース層に電気的に接続される第１電極（２５）と、
前記基板の裏面側に配置され、前記基板と電気的に接続される第２電極（２８）と、を有し、
前記素子分離領域は、
前記メインセル領域と前記センスセル領域との間に配置され、前記ベース層よりも深く複数本の分離トレンチ（４０）が形成されることで前記ベース層が前記メインセル領域側と前記センスセル領域側とに分離され、
さらに、複数本の前記分離トレンチそれぞれの底部に、互いに離れて配置されていると共に該分離トレンチの底面と接して形成された第２導電型の分離ディープ層（４１）が備えられている、炭化珪素半導体装置。
炭化珪素からなる第１導電型または第２導電型の基板（１１）と、
前記基板の表面上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、
前記メインセル領域および前記センスセル領域は、
前記第１不純物領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなるＪＦＥＴ層（１４）と、
前記第１不純物領域の表層部に形成され、前記基板の面方向において前記ＪＦＥＴ層と交互に配置された第２導電型の炭化珪素からなるディープ層（１５）と、
前記ＪＦＥＴ層および前記ディープ層上に形成された第２導電型の炭化珪素からなるベース層（１８）と、
前記ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記ゲートトレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、
前記ベース層の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
前記メインセル領域および前記センスセル領域のそれぞれに分離して備えられ、前記メインセル領域の前記第２不純物領域および前記ベース層に電気的に接続されると共に、前記センスセル領域の前記第２不純物領域および前記ベース層に電気的に接続される第１電極（２５）と、
前記基板の裏面側に配置され、前記基板と電気的に接続される第２電極（２８）と、を有し、
前記素子分離領域は、
前記メインセル領域と前記センスセル領域との間に配置され、前記ベース層よりも深く複数本の分離トレンチ（４０）が形成されることで前記ベース層が前記メインセル領域側と前記センスセル領域側とに分離され、
さらに、複数本の前記分離トレンチそれぞれの底部に、互いに離れて配置されていると共に該分離トレンチの底面と接して形成された第２導電型の分離ディープ層（４１）が備えられている、炭化珪素半導体装置。
【請求項2】
前記ディープ層を第１ディープ層（１５）として、
複数本の前記ゲートトレンチのそれぞれの底部には、該ゲートトレンチの底面と接して形成された第２導電型の第２ディープ層（３０）が備えられている、請求項１に記載の炭化珪素半導体装置。
複数本の前記ゲートトレンチのそれぞれの底部には、該ゲートトレンチの底面と接して形成された第２導電型の第２ディープ層（３０）が備えられている、請求項１に記載の炭化珪素半導体装置。
【請求項3】
前記分離トレンチ同士の間隔（Ｂ２）は、前記ゲートトレンチ同士の間隔（Ｂ１）よりも小さい、請求項２に記載の炭化珪素半導体装置。
【請求項4】
前記分離トレンチの幅は、前記ゲートトレンチの幅に揃えられている、請求項３に記載の炭化珪素半導体装置。
【請求項5】
複数本の前記分離トレンチによって前記センスセル領域が囲まれている、請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、セル領域にメインセル領域とセンスセル領域とが備えられたトレンチゲート構造の半導体素子を有する炭化珪素（以下では、ＳｉＣともいう）半導体装置に関するものである。
【背景技術】
【0002】
従来、特許文献１において、セル領域にメインセル領域とセンスセル領域とが備えられ、メインセル領域に流れる電流をセンスセル領域にて検出するようにしたＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置では、メインセル領域とセンスセル領域に同じ構造のＭＯＳＦＥＴ素子が形成されている。また、このＳｉＣ半導体装置では、メインセル領域とセンスセル領域との間に素子分離領域が備えられ、メインセル領域とセンスセル領域との素子分離が行われている。
【0003】
メインセル領域およびセンスセル領域は、トレンチゲート構造を有しており、トレンチゲート構造におけるトレンチ底部に、ｐ型の保護層が形成されることで保護層からドリフト層へと空乏層を広げ、トレンチ底部にかかる電界を緩和している。
【0004】
素子分離領域には、メインセル領域とセンスセル領域の間においてドリフト層まで達する幅広の１本のトレンチが形成され、このトレンチの底部におけるメインセル領域側とセンスセル側それぞれの両端に電界緩和層を構成するｐ型の保護層が形成されている。このように、１本の幅広のトレンチの両端に電界緩和層を備えることで耐圧を得つつ、メインセル領域側の電界緩和層とセンスセル側の電界緩和層を分断部によって分断し、メインセル領域とセンスセル領域とが電界緩和層を通して短絡しないようにされている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０２１－４８２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１のＳｉＣ半導体装置の製造方法では、ＭＯＳＦＥＴのトレンチ形成に用いるレジストマスクを幅広のトレンチの中央位置に配置し、レジストマスクで覆われた場所以外のトレンチの底部に一様に電界緩和層を設けている。しかしながら、このように電界緩和層を設ける場合、マスクの加工が不安定になり、電界緩和層が繋がってメインセル領域とセンスセル領域とを素子分離できなくなる。
【0007】
本開示は、素子分離領域での耐圧を確保しつつ、メインセル領域とセンスセル領域の素子分離を的確に行えるＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本開示の１つの観点は、トレンチゲート構造を有する半導体素子がメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）を含むセル領域（１）に形成され、メインセル領域とセンスセル領域とが素子分離領域（Ｉｎ）によって電気的に分離されたＳｉＣ半導体装置であって、ＳｉＣからなる第１導電型または第２導電型の基板（１１）と、基板の表面上に形成され、基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有している。メインセル領域およびセンスセル領域は、第１不純物領域の表層部に形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなるＪＦＥＴ層（１４）と、第１不純物領域の表層部に形成され、基板の面方向においてＪＦＥＴ層と交互に配置された第２導電型のＳｉＣからなるディープ層（１５）と、ＪＦＥＴ層およびディープ層上に形成された第２導電型のＳｉＣからなるベース層（１８）と、ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、ゲートトレンチ内において、ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、ベース層の表層部においてトレンチゲート構造と接して形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなる第２不純物領域（１９）と、メインセル領域およびセンスセル領域のそれぞれに分離して備えられ、メインセル領域の第２不純物領域およびベース層に電気的に接続されると共に、センスセル領域の第２不純物領域およびベース層に電気的に接続される第１電極（２５）と、基板の裏面側に配置され、基板と電気的に接続される第２電極（２８）と、を有している。そして、素子分離領域は、メインセル領域とセンスセル領域との間に配置され、ベース層よりも深く複数本の分離トレンチ（４０）が形成されることでベース層がメインセル領域側とセンスセル領域側とに分離され、さらに、複数本の分離トレンチそれぞれの底部に、互いに離れて配置されていると共に該分離トレンチの底面と接して形成された第２導電型の分離ディープ層（４１）が備えられている。
【0009】
このように、素子分離領域に分離トレンチを形成してメインセル領域側とセンスセル領域側のベース層を分離している。これにより、メインセル領域側のベース層と、センスセル領域側のベース層とを電気的に分離することができる。また、分離ディープ層が備えられることにより、メインセル領域とセンスセル領域との間への等電位線のせり上がりを抑制でき、耐圧を確保することができる。そして、分離トレンチを複数本としており、１本のトレンチとする場合のように幅広にする必要がないため、分離トレンチの出来映えやその底部に形成する分離ディープ層の出来映えが良好になり、各分離ディープ層が的確に間隔を空けて離れて形成される。このため、メインセル領域側とセンスセル領域側とで分離ディープ層が繋がって短絡することによるソースリークを抑制できる。よって、素子分離領域での耐圧を確保しつつ、メインセル領域とセンスセル領域の素子分離を的確に行えるＳｉＣ半導体装置にできる。
【0010】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0013】
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態のＳｉＣ半導体装置は、図１に示されるように、素子動作するアクティブ領域となるセル領域１と、セル領域１を囲む外周領域２とを有する構成とされている。セル領域１は、メインセルが備えられたメインセル領域Ｒｍとセンスセルが備えられたセンスセル領域Ｒｓと、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間に配置され、メインセル領域Ｒｍとセンスセル領域Ｒｓとを電気的に分離する素子分離領域Ｉｎとを有している。そして、本実施形態のＳｉＣ半導体装置は、センスセル領域Ｒｓに流れるセンス電流および面積比によってメインセル領域Ｒｍに流れるメイン電流が検出可能とされている。
第１実施形態について、図面を参照しつつ説明する。本実施形態のＳｉＣ半導体装置は、図１に示されるように、素子動作するアクティブ領域となるセル領域１と、セル領域１を囲む外周領域２とを有する構成とされている。セル領域１は、メインセルが備えられたメインセル領域Ｒｍとセンスセルが備えられたセンスセル領域Ｒｓと、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間に配置され、メインセル領域Ｒｍとセンスセル領域Ｒｓとを電気的に分離する素子分離領域Ｉｎとを有している。そして、本実施形態のＳｉＣ半導体装置は、センスセル領域Ｒｓに流れるセンス電流および面積比によってメインセル領域Ｒｍに流れるメイン電流が検出可能とされている。
【0014】
なお、図１中のセル領域１の下方には、ＳｉＣ半導体装置にセル領域１に備えられる素子の制御用や温度検出用などの各種パッド３が形成されている。
【0015】
本実施形態では、センスセル領域Ｒｓがメインセル領域Ｒｍに隣接して配置されている。そして、素子分離領域Ｉｎは、センスセル領域Ｒｓを囲むように枠状に配置されている。メインセル領域Ｒｍおよびセンスセル領域Ｒｓには、同様の構造のトレンチゲート構造の半導体素子が形成されている。
【0016】
外周領域２は、図２に示されるように、外周耐圧構造が構成されたガードリング部２ａと、ガードリング部２ａよりも内側に配置される繋ぎ部２ｂとを有する構成とされている。言い換えると、外周領域２は、ガードリング部２ａと、セル領域１とガードリング部２ａとの間に配置される繋ぎ部２ｂとを有する構成とされている。
【0017】
以下、セル領域１にトレンチゲート構造の半導体素子としてｎチャネルの縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置について、図２～図５を参照しつつ説明する。なお、上記のように、メインセル領域Ｒｍおよびセンスセル領域Ｒｓには、同様の構造の縦型ＭＯＳＦＥＴが形成されている。また、以下では、後述する半導体基板１０の面方向における一方向をＸ軸方向とし、半導体基板の１０面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と交差する方向をＺ軸方向として説明する。ここでは、Ｘ軸方向とＹ軸方向とＺ方向を互いに直交した軸としている。また、本実施形態におけるＺ軸方向は、後述する半導体基板１０の厚さ方向に相当し、後述する基板１１と低濃度層１３との積層方向にも相当している。Ｙ軸方向は、例えば、＜１１－２０＞方向とされる。
【0018】
ＳｉＣ半導体装置は、縦型ＭＯＳＦＥＴの素子形成がされた半導体基板１０を用いて構成されている。半導体基板１０は、ＳｉＣからなるｎ＋型の基板１１に対してＳｉＣで構成される各種半導体層を形成することで構成される。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０１９／ｃｍ３とされ、厚さが３００μｍ程度とされたものが用いられる。縦型ＭＯＳＦＥＴの場合、基板１１は、ドレイン領域を構成するものとなる。
【0019】
基板１１の表面上には、必要に応じて、ＳｉＣからなるｎ型のバッファ層１２が形成されている。バッファ層１２は、基板１１の表面にエピタキシャル成長を行うことによって構成される。そして、バッファ層１２は、ｎ型不純物濃度が、基板１１と、後述する低濃度層１３との間の濃度とされ、厚さが１μｍ程度とされている。
【0020】
バッファ層１２の表面上には、例えば、ｎ型不純物濃度が５．０×１０１５～２．０×１０１６／ｃｍ３とされ、厚さが７～１５μｍ程度とされたＳｉＣからなるｎ－型の低濃度層１３が形成されている。この低濃度層１３は、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。なお、本実施形態では、低濃度層１３が第１不純物領域に相当する。
【0021】
セル領域１における低濃度層１３の表層部には、ＪＦＥＴ層１４および第１ディープ層１５が形成されている。本実施形態では、ＪＦＥＴ層１４および第１ディープ層１５は、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有している。つまり、ＪＦＥＴ層１４および第１ディープ層１５は、基板１１の表面に対する法線方向（以下では、単に法線方向ともいう）において、それぞれＸ軸方向に沿って延設されたストライプ状とされ、それらがＹ軸方向に沿って交互に並べられたレイアウトとなる構成とされている。なお、基板１１の表面に対する法線方向においてとは、言い換えると、基板１１の表面に対する法線方向から視たときということもできる。また、基板１１の表面に対する法線方向とは、後述するドリフト層１７とベース層１８との積層方向に沿った方向でもあり、Ｚ軸方向に沿った方向である。
【0022】
ＪＦＥＴ層１４は、低濃度層１３よりも高不純物濃度とされたｎ型とされており、厚さが０．３～１．５μｍとされている。本実施形態では、ＪＦＥＴ層１４は、ｎ型不純物濃度が５．０×１０１６～１．０×１０１７／ｃｍ３程度とされている。第１ディープ層１５は、ｐ型不純物濃度が２．０×１０１７～２．０×１０１８／ｃｍ３程度とされている。なお、本実施形態では、セル領域１のうちの素子分離領域ＩｎにはＪＦＥＴ層１４が形成されていない。つまり、ＪＦＥＴ層１４は、セル領域１においては、メインセル領域Ｒｍおよびセンスセル領域Ｒｓのみに形成されている。そして、本実施形態では、セル領域１のうちのＪＦＥＴ層１４が形成されていない領域が素子分離領域Ｉｎとされている。
【0023】
また、第１ディープ層１５については、ＪＦＥＴ層１４と同じ深さでも、ＪＦＥＴ層１４より深くもしくは浅くても良いが、本実施形態では第１ディープ層１５をＪＦＥＴ層１４より浅く形成している。つまり、第１ディープ層１５は、底部がＪＦＥＴ層１４内に位置するように形成されている。言い換えると、第１ディープ層１５は、低濃度層１３との間にＪＦＥＴ層１４が位置するように形成されている。これにより、第１ディープ層１５の間におけるＪＦＥＴ層１４内への空乏層の拡がりを抑制して、オン抵抗低減を図っている。なお、このようなＪＦＥＴ層１４および第１ディープ層１５は、低濃度層１３の表層部に適宜不純物をイオン注入することで形成される。
【0024】
一方、外周領域２のうちのガードリング部２ａにおける低濃度層１３の表層部には、ＪＦＥＴ層１４が延設され、このＪＦＥＴ層１４内において、セル領域１を囲むように、複数本のｐ型のガードリング１６が備えられている。本実施形態では、ガードリング１６の上面レイアウトは、法線方向において、四隅が丸められた四角形状や円形状等とされている。
【0025】
さらに、外周領域２のうちの繋ぎ部２ｂにおける低濃度層１３の表層部には、ｐ型の繋ぎ層１５ａが備えられている。繋ぎ層１５ａは、内縁側がセル領域１を囲むように配置され、外縁側がガードリング部２ａとの境界位置まで配置されている。繋ぎ層１５ａは、第１ディープ層１５を繋ぎ部２ｂまで延設することで形成され、第１ディープ層１５と同じ深さ、同じｐ型不純物濃度とされている。
【0026】
また、セル領域１におけるＪＦＥＴ層１４および第１ディープ層１５上には、ベース層１８、ソース領域１９、コンタクト領域２０等が形成されている。
【0027】
ベース層１８は、ｐ型とされ、ＪＦＥＴ層１４および第１ディープ層１５上に形成されている。このため、第１ディープ層１５は、ベース層１８と接続された状態となっている。ベース層１８は、例えば、ｐ型不純物濃度が５．０×１０１６～２．０×１０１９／ｃｍ３とされ、厚さが２．０μｍ程度とされている。
【0028】
ソース領域１９は、ｎ＋型とされており、ベース層１８の表層部に形成されている。コンタクト領域２０は、ｐ＋型とされており、ベース層１８の表層部に形成されている。具体的には、ソース領域１９は、後述するトレンチ２１の側面に接するように形成されており、コンタクト領域２０は、ソース領域１９を挟んで後述するトレンチ２１と反対側に形成されている。本実施形態では、ソース領域１９は、表層部におけるｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０１８／ｃｍ３とされ、厚さが０．３μｍ程度とされている。コンタクト領域２０は、表層部におけるｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０２１／ｃｍ３とされ、厚さが０．３μｍ程度とされている。なお、本実施形態では、ソース領域１９が第２不純物領域に相当する。
【0029】
外周領域２のうちの繋ぎ部２ｂにおける低濃度層１３、ＪＦＥＴ層１４、第１ディープ層１５、繋ぎ層１５ａ上には、ベース層１８、コンタクト領域２０および低濃度層１３の表層部分等が形成されている。繋ぎ部２ｂのうちの内縁側では、ベース層１８およびコンタクト領域２０が繋ぎ層１５ａ上に形成されており、セル領域１から延設されている。また、繋ぎ部２ｂのうちの外縁側ではベース層１８およびコンタクト領域２０が形成されておらず、低濃度層１３の表層部分が形成されている。つまり、本実施形態では、外周領域２におけるベース層１８およびコンタクト領域２０は、セル領域１から延設されて繋ぎ部２ｂのうちの途中まで形成されており、それより外側の繋ぎ部２ｂおよびガードリング部２ａには形成されていない。そして、セル領域１と外周領域２との境界位置から繋ぎ部２ｂの途中までは、繋ぎ部２ｂの表層の全面がコンタクト領域２０とされ、それより外側では繋ぎ部２ｂおよびガードリング部２ａの表層の全面が低濃度層１３とされている。
【0030】
本実施形態では、以上のように、基板１１、バッファ層１２、低濃度層１３、ＪＦＥＴ層１４、第１ディープ層１５、ベース層１８、ソース領域１９、コンタクト領域２０等を含んで半導体基板１０が構成されている。そして、半導体基板１０を構成する各層がＳｉＣで構成されているため、半導体基板１０は、ＳｉＣで構成されているといえる。また、本実施形態では、セル領域１や繋ぎ部２ｂのうちの内縁側において、半導体基板１０の一面１０ａがソース領域１９やコンタクト領域２０などで構成され、半導体基板１０の他面１０ｂが基板１１で構成されている。
【0031】
なお、ＪＦＥＴ層１４、第１ディープ層１５、繋ぎ層１５ａ、ガードリング１６、ベース層１８、ソース領域１９、コンタクト領域２０は、本実施形態ではイオン注入で形成されたイオン注入層で構成されている。
【0032】
また、セル領域１において、半導体基板１０には、ソース領域１９やベース層１８等を貫通して、一面１０ａ側からＪＦＥＴ層１４および第１ディープ層１５に達するトレンチ２１が形成されている。トレンチ２１は、ゲートトレンチに相当し、底面がＪＦＥＴ層１４および第１ディープ層１５内に位置する深さとされ、幅が例えば０．４～０．８μｍとされている。
【0033】
また、トレンチ２１は、Ｙ軸方向に沿って延びるように複数本が延設されると共に、図３に示すようにＸ軸方向において間隔Ｂ１ずつ空けて等間隔で並べられてストライプ状となるように形成されている。つまり、本実施形態では、トレンチ２１は、長手方向が第１ディープ層１５の長手方向と直交するように形成されている。
【0034】
トレンチ２１の底部には、トレンチ２１の底面と接するように、電界緩和層となる第２ディープ層３０が形成されている。本実施形態では、第２ディープ層３０は、第１ディープ層１５よりも低不純物濃度のｐ型層によって構成されている。具体的には、第２ディープ層３０は、トレンチ２１の長手方向に沿って形成されている。つまり、第２ディープ層３０は、第１ディープ層１５と交差するＹ軸方向に沿って延設されている。また、本実施形態の第２ディープ層３０は、ＪＦＥＴ層１４および第１ディープ層１５を貫通して底面が低濃度層１３に達するように形成されている。
【0035】
第２ディープ層３０をトレンチ２１の底面に沿って形成することで、トレンチ２１の底部に位置するゲート絶縁膜２２への電界の侵入を抑制でき、酸化膜破壊を抑制できる。また、第２ディープ層３０をトレンチ２１の底面と接するように形成することで、ゲート電極２３と下部電極２８との間の静電容量、すなわち帰還容量を小さくでき、スイッチング速度を向上できる。さらに、第２ディープ層３０をＪＦＥＴ層１４および第１ディープ層１５を貫通して底面が低濃度層１３に達するように形成しているため、第２ディープ層３０間に配置されるＪＦＥＴ層１４への電界の這い上がりが抑制され、耐圧を向上できる。加えて、過電圧が印加された際に下方に突出する第２ディープ層３０でブレークダウンが発生し易くなるため、セル領域１でブレークダウンを発生させ易くなり、アバランシェ耐量の向上を図ることができる。
【0036】
なお、第２ディープ層３０は、Ｙ軸方向に沿って複数に分断されて形成されていてもよい。但し、第２ディープ層３０は、第１ディープ層１５を介してベース層１８と電気的に接続されるように形成されている。
【0037】
また、トレンチ２１には、内壁面にゲート絶縁膜２２が形成され、ゲート絶縁膜２２上には、ドープドＰｏｌｙ－Ｓｉ等によって構成されるゲート電極２３が形成されている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２２は、トレンチ２１の内壁面を熱酸化する、またはＣＶＤ（chemical vapor depositionの略）法で絶縁膜を成膜することで形成される。ゲート絶縁膜２２は、厚さがトレンチ２１の側面側および底面側で共に１００ｎｍ程度とされている。
【0038】
ゲート絶縁膜２２は、トレンチ２１の内壁面に加えて半導体基板１０の一面１０ａにも形成されている。そして、セル領域１において、ゲート絶縁膜２２には、コンタクトホール２２ａが形成され、ソース領域１９およびコンタクト領域２０が露出させられている。
【0039】
半導体基板１０の一面１０ａ上には、ゲート電極２３やゲート絶縁膜２２等を覆うように、層間絶縁膜２４が形成されている。層間絶縁膜２４は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。なお、図２では、半導体基板１０の一面１０ａより上方に位置する側に位置する層間絶縁膜２４等を省略してある。
【0040】
図３に示すように、層間絶縁膜２４には、セル領域１において、コンタクトホール２２ａと連通してソース領域１９やコンタクト領域２０を露出させるコンタクトホール２４ａが形成されている。また、図４に示すように、層間絶縁膜２４には、ゲート電極２３のうちの繋ぎ部２ｂまで延設された部分を露出させるコンタクトホール２４ｂが形成されている。
【0041】
層間絶縁膜２４上には、コンタクトホール２２ａおよびコンタクトホール２４ａを通じてソース領域１９およびコンタクト領域２０と電気的に接続される上部電極２５が形成されている。上部電極２５は、メインセル領域Ｒｍおよびセンスセル領域Ｒｓに対して別々に備えられている。そして、それぞれの上部電極２５は、別々に外部との電気的な接続が行えるようになっている。本実施形態では、上部電極２５が第１電極に相当している。また、層間絶縁膜２４上には、コンタクトホール２４ｂを通じてゲート電極２３と電気的に接続されるゲート配線２６が形成されている。ゲート配線２６は、図１中には示していないが、セル領域１の外縁部分に沿って形成されており、例えば図１に示した四角形のチップとされたＳｉＣ半導体装置のうちの右側と左側および下側の各辺に沿って形成されている。
【0042】
本実施形態の上部電極２５は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ、すなわちソース領域１９を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ、すなわちコンタクト領域２０と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ゲート配線２６は、上部電極２５と同様の構成とされていてもよいし、Ａｌ－Ｓｉ等で構成されていてもよい。
【0043】
さらに、繋ぎ部２ｂおよびガードリング部２ａを覆うように、ポリイミド等によって構成される保護膜２７が形成されている。本実施形態では、保護膜２７は、上部電極２５と後述する下部電極２８との間で沿面放電が発生することを抑制するため、外周領域２からセル領域１の外縁部上まで形成されている。具体的には、保護膜２７は、セル領域１において、上部電極２５のうちの外周領域２側の部分を覆いつつ、上部電極２５のうちの内縁側の部分を露出させるように形成されている。
【0044】
半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極２８が形成されている。なお、本実施形態では、下部電極２８が第２電極に相当している。
【0045】
本実施形態のＳｉＣ半導体装置では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴがメインセル領域Ｒｍおよびセンスセル領域Ｒｓに形成されている。次に、素子分離領域Ｉｎの構成について説明する。
【0046】
図１において破線で示すように、素子分離領域Ｉｎは、センスセル領域Ｒｓを囲むようにして形成され、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間に配置されている。そして、素子分離領域Ｉｎは、図４に示されるように、セル領域１と同様に、基板１１、バッファ層１２、低濃度層１３を有する構成とされている。
【0047】
素子分離領域Ｉｎにおいて、低濃度層１３の表層部には、第１ディープ層１５が形成されているが、ＪＦＥＴ層１４は形成されていない。つまり、セル領域１のうち、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間に位置するＪＦＥＴ層１４が形成されていない領域が素子分離領域Ｉｎになっている。
【0048】
また、第１ディープ層１５は、メインセル領域Ｒｍ側の部分とセンスセル領域Ｒｓ側の部分とが間隔を空けて配置されており、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間において分離されている。そして、この第１ディープ層１５上にも、ベース層１８、コンタクト領域２０が形成されている。ベース層１８は、第１ディープ層１５と接して配置されている。また、コンタクト領域２０は、ベース層１８の表層部に形成されている。これらベース層１８とコンタクト領域２０も、メインセル領域Ｒｍ側の部分とセンスセル領域Ｒｓ側の部分とが間隔を空けて離れて配置されており、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間において分離されている。
【0049】
なお、素子分離領域Ｉｎにおける各構成要素は、セル領域１と同様の不純物濃度とされている。
【0050】
また、素子分離領域Ｉｎには、分離構造としての分離トレンチ４０が第１ディープ層１５に達するように形成されている。分離トレンチ４０は、複数本、本実施形態では２本が設けられ、それぞれセンスセル領域Ｒｓを囲むように形成されている。各分離トレンチ４０は、同じ深さ、同じ幅で形成されており、それぞれ間隔Ｂ２を空けて離れて配置されていて、繋がっていない状態になっている。間隔Ｂ２は、セル領域１に形成されたトレンチ２１の隣り合うもの同士の間隔Ｂ１以下とされている。さらに、この分離トレンチ４０の底部に、分離トレンチ４０の底面に接するように分離ディープ層４１が形成されている。分離ディープ層４１は、分離トレンチ４０の底部の全域に形成されている。分離ディープ層４１は、メインセル領域Ｒｍ側とセンスセル領域Ｒｓ側とで離れていれば良く、分離トレンチ４０の底面から外側にはみ出していても良い。
【0051】
これら素子分離領域Ｉｎに形成された分離トレンチ４０と分離ディープ層４１は、セル領域１に形成されたトレンチ２１および第２ディープ層３０と同様の構成とされている。すなわち、分離トレンチ４０はトレンチ２１と同じ深さ、同じ幅で形成されている。分離ディープ層４１は、第２ディープ層３０とｐ型不純物濃度が同じで、深さも同じにされている。また、分離トレンチ４０についてはトレンチ２１と同時に形成することができ、分離ディープ層４１については第２ディープ層３０と同時に形成することができる。分離トレンチ４０や分離ディープ層４１の形成工程をトレンチ２１や第２ディープ層３０の形成工程と共通化させれば、製造工程の簡略化が図れる。
【0052】
それぞれの分離トレンチ４０の幅や深さが全て同じである必要はなく、トレンチ２１の幅や深さと同じでなくても良い。ただし、分離トレンチ４０をトレンチ２１と同時に形成する場合、分離トレンチ４０の幅を大きくし、例えばトレンチ２１を二つ繋げた幅よりも大きくすると、トレンチ２１および分離トレンチ４０を形成する際の出来映えにバラツキが生じる。また、その表面に形成されるゲート絶縁膜２２の形状や出来映えもセル領域１のトレンチ２１の表面に形成されるものとバラツキが生じ、歩留まりに影響し得る。このため、それぞれの分離トレンチ４０の幅をトレンチ２１の幅に揃えると好ましい。また、それぞれの分離トレンチ４０の幅をトレンチ２１の幅に揃えると、セル領域１と素子分離領域Ｉｎとの耐圧や耐量バランスの調整も行いやすくすることができる。なお、ここでいう幅を揃えるとは、同じであることが好ましいが、同じ幅になることを狙って製造されていることを意味し、製造誤差が含まれていても構わない。
【0053】
さらに、分離トレンチ４０の内部を含めて素子分離領域Ｉｎにおける半導体基板１０の表面には、ゲート絶縁膜２２が形成されている。また、ゲート絶縁膜２２の上には分離ゲート電極４２が形成されている。ここでは、分離ゲート電極４２は、ゲート電極２３と電気的に接続された状態とされているが、分離されていても良い。分離ゲート電極４２がゲート電極２３から電気的に分離されている方が、素子動作時に分離ゲート電極４２にゲート電圧が印加されない分、耐圧向上が図れる。そして、分離ゲート電極４２を覆うように層間絶縁膜２４および保護膜２７が形成されている。このような構造により、素子分離領域Ｉｎが構成されている。
【0054】
このように、分離トレンチ４０および分離ディープ層４１が備えられることにより、メインセル領域Ｒｍ側のベース層１８およびコンタクト領域２０と、センスセル領域Ｒｓ側のベース層１８およびコンタクト領域２０とが電気的に分離されている。また、分離ディープ層４１が備えられることにより、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間への等電位線のせり上がりを抑制でき、耐圧が確保されている。
【0055】
以上が本実施形態におけるＳｉＣ半導体装置の構成である。なお、本実施形態では、ｎ－型、ｎ型、ｎ＋型が第１導電型に相当しており、ｐ型、ｐ＋型が第２導電型に相当している。次に、上記ＳｉＣ半導体装置の作動について説明する。
【0056】
まず、上記ＳｉＣ半導体装置は、ゲート電極２３にゲート電圧が印加される前のオフ状態では、ベース層１８に反転層が形成されない。このため、下部電極２８に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域１９からベース層１８内に電子が流れず、上部電極２５と下部電極２８との間には電流が流れない。
【0057】
また、ゲート電極２３にゲート電圧が印加される前の状態では、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２２の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２１よりも深い位置に、第１ディープ層１５およびＪＦＥＴ層１４が備えられている。このため、第１ディープ層１５およびＪＦＥＴ層１４との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２２に入り込み難くなる。さらに、トレンチ２１の底部に電界緩和層となる第２ディープ層３０が備えられているため、より高電界がゲート絶縁膜２２に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２２が破壊されることを抑制できる。
【0058】
また、ゲート電極２３に所定のゲート電圧が印加されると、ベース層１８のうちのトレンチ２１に接している表面にチャネルが形成される。このため、上部電極２５から注入された電子は、ソース領域１９からベース層１８に形成されたチャネルを通った後、ＪＦＥＴ層１４を通過して低濃度層１３に流れ、その後にドレイン層としての基板１１を通過して下部電極２８へ流れる。これにより、上部電極２５と下部電極２８との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、チャネルを通過した電子がＪＦＥＴ層１４および低濃度層１３を通過して基板１１へ流れるため、ＪＦＥＴ層１４および低濃度層１３を有するドリフト層１７が構成されているといえる。
【0059】
そして、素子分離領域Ｉｎにおいて、分離トレンチ４０によりメインセル領域Ｒｍ側とセンスセル側のベース層１８およびコンタクト領域２０を電気的に分離しつつ、分離トレンチ４０の底部に分離ディープ層４１を形成している。このため、素子分離領域Ｉｎでもドレイン電圧の影響による等電位線のせり上がりが抑制される。
【0060】
さらに、分離トレンチ４０の間隔Ｂ２をセル領域１に形成されたトレンチ２１同士の間隔Ｂ１以下としているため、素子分離領域Ｉｎの方がセル領域１よりも耐圧を高くできる。これにより、面積が小さくなり易い素子分離領域Ｉｎが先にブレークダウンすることを抑制できる。したがって、ＳｉＣ半導体装置としての耐圧がセル領域１の耐圧に律速させられ、セル領域１での耐圧設計に基づいてＳｉＣ半導体装置の耐圧を設計できる。
【0061】
ここで、本発明者らは、ドレイン－ソース間耐圧について検討した。具体的には、２５℃の温度下において、メインセル領域Ｒｍとセンスセル領域Ｒｓのソース電圧を共に０Ｖとし、ゲート電圧を－３．５Ｖとして、間隔Ｂ２を変化させてＳｉｍ解析に基づいて耐圧を調べた。その結果、間隔Ｂ２がセル領域１のトレンチ２１の間隔Ｂ１以下である場合、いずれの場合も１４００Ｖ以上の高い耐圧を得ることができていた。また、同様の解析を１７５℃の温度下として行った場合にも、１４００Ｖ以上の高い耐圧を得ることができていた。また、Ｓｉｍ解析によってメインセル領域Ｒｍとセンスセル領域Ｒｓとの間のソースリークを調べたが、分離ディープ層４１がメインセル領域Ｒｍ側とセンスセル領域Ｒｓ側とで離されているため、短絡によるソースリークを抑制できていた。
【0062】
なお、素子分離領域Ｉｎの幅については、耐圧を確保でき、かつ、ソースリークを抑制できる範囲であれば問わない。ただし、素子分離領域Ｉｎは、電流が流れ難い無効領域となる。したがって、素子分離領域Ｉｎの幅は、耐圧とソースリークを考慮しつつ、可能な限り狭くすることが好ましい。これに基づき、分離トレンチ４０の間隔Ｂ１や幅、本数を設定すれば良い。
【0063】
続いて、本実施形態のＳｉＣ半導体装置の製造方法について、図６Ａ～図６Ｅを参照して説明する。なお、図６Ａ～図６Ｅでは、左側にメインセル領域Ｒｍやセンスセル領域Ｒｓでの断面、右側に素子分離領域Ｉｎでの断面を示してある。メインセル領域Ｒｍやセンスセル領域Ｒｓについては同様の断面となるため、纏めて記載してある。
【0064】
まず、図６Ａに示すように、基板１１を用意したのち、基板１１の一面側にバッファ層１２および低濃度層１３をエピタキシャル成長させる。そして、低濃度層１３の表面にＪＦＥＴ層１４と対応する部分が開口した図示しないマスクを配置したのちｎ型不純物をイオン注入してＪＦＥＴ層１４を形成する。
【0065】
続いて、再び第１ディープ層１５と対応する部分が開口した図示しないマスクを形成したのちｐ型不純物をイオン注入して、図６Ｂに示すように第１ディープ層１５を形成する。また、ベース層１８と対応する部分が開口した図示しないマスクを形成したのち、ｐ型不純物をイオン注入してベース層１８を形成する。さらに、コンタクト領域２０と対応する部分が開口したマスクを用いてｐ型不純物を更にイオン注入してベース層１８の上にコンタクト領域２０を形成する。
【0066】
この後、ソース領域１９と対応する部分が開口した図示しないマスクを形成したのちｎ型不純物をイオン注入して、図６Ｃに示すようにソース領域１９を形成する。このとき、ソース領域１９となる部分までコンタクト領域２０が形成されているが、ｎ型不純物のドーズ量を多くすることでｎ型に打ち返してソース領域１９を形成できる。
【0067】
次に、図６Ｄに示すようにトレンチ２１および分離トレンチ４０と対応する部分が開口するマスク５０を配置したのち、ドライエッチングによりトレンチ２１および分離トレンチ４０を同時に形成する。また、図６Ｅに示すように同じマスク５０を用いてｐ型不純物をイオン注入し、トレンチ２１の底部に第２ディープ層３０を形成すると同時に、分離トレンチ４０の底部に分離ディープ層４１を形成する。
【0068】
この後、熱酸化もしくはＣＶＤによってゲート絶縁膜２２を形成したのち、ドープドポリシリコンの成膜およびパターニングによってゲート電極２３および分離ゲート電極４２を同時に形成する。そして、層間絶縁膜２４の形成工程、上部電極２５やゲート配線２６の形成工程、保護膜２７の形成工程、基板１１の裏面側への下部電極２８の形成工程を従来から行われている工程で実施する。これにより、本実施形態にかかるＳｉＣ半導体装置が完成する。
【0069】
以上説明した本実施形態のＳｉＣ半導体装置によれば、素子分離領域Ｉｎに分離トレンチ４０を形成してメインセル領域Ｒｍ側とセンスセル領域Ｒｓ側のベース層１８およびコンタクト領域２０を分離している。これにより、メインセル領域Ｒｍ側のベース層１８およびコンタクト領域２０と、センスセル領域Ｒｓ側のベース層１８およびコンタクト領域２０との電気的分離を的確に行える。
【0070】
また、分離ディープ層４１が備えられることにより、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間への等電位線のせり上がりを抑制でき、耐圧を確保することができる。そして、分離トレンチ４０を複数本形成しているため、幅広の１つの分離トレンチ４０の両端に分離ディープ層４１を形成する場合のように、各分離トレンチ４０の幅を広くしなくても良いため、隣り合う分離ディープ層４１が繋がらないようにできる。
【0071】
すなわち、セル領域に形成されるトレンチ２１と分離トレンチ４０を同時に形成する際に、幅が異なっていると出来映えにバラツキが生じ、幅広の１つの分離トレンチ４０の両端に分離ディープ層４１を形成する場合にはトレンチ形状が安定しない。また、第２ディープ層３０や分離ディープ層４１を形成する際のイオン注入マスクが半導体基板１０の一面１０ａ上に配置されることになるが、分離トレンチ４０内では分離ディープ層４１を分離するためのマスクが分離トレンチ４０の底面から配置される。このため、分離トレンチ４０内ではマスク高さが異なることになり、分離ディープ層４１の出来映えにもバラツキが生じる。このため、幅広の１つの分離トレンチ４０の両端に分離ディープ層４１を形成する場合には、分離ディープ層４１が繋がってメインセル領域Ｒｍとセンスセル領域Ｒｓが素子分離できなくなる。
【0072】
これに対して、本実施形態のように、分離トレンチ４０を複数本にすれば、各分離トレンチ４０の幅を広くしなくても良いため、分離トレンチ４０の出来映えを良好にできる。そして、各分離トレンチ４０がメインセル領域Ｒｍ側とセンスセル領域Ｒｓ側とで間隔Ｂ２を空けて離れるようにしているため、その底部に配置される各分離ディープ層４１も互いに離れて配置される。これにより、メインセル領域Ｒｍ側とセンスセル領域Ｒｓ側との短絡によるソースリークを抑制できる。
【0073】
また、本実施形態のＳｉＣ半導体装置の製造方法によれば、以下の効果を得ることもできる。
【0074】
（１）本実施形態では、分離構造が分離トレンチ４０で形成されている。このため、トレンチ２１を形成する工程と分離トレンチ４０を形成する工程とを共通化でき、製造工程の簡略化を図ることができて、素子製造コストを軽減できる。また、素子分離領域Ｉｎでは、メインセル領域Ｒｍ側のベース層１８およびコンタクト領域２０と、センスセル領域Ｒｓ側のベース層１８およびコンタクト領域２０を貫通するように分離トレンチ４０を形成する。このため、ベース層１８およびコンタクト領域２０を詳細にパターニングして形成しなくてもよい。この点においても、製造工程の簡略化を図ることができる。
【0075】
（２）また、分離トレンチ４０の形成時に用いたマスクを用いて、分離トレンチ４０の底部にｐ型不純物をイオン注入して分離ディープ層４１を形成しており、マスクずれなく分離ディープ層４１を形成できる。このため、分離トレンチ４０と分離ディープ層４１とを位置ずれなく形成でき、出来映えのバラツキを無くして歩留まりを向上させることが可能となる。また、分離ディープ層４１の形成工程についても、第２ディープ層３０の形成工程と共通化できるため、製造工程の簡略化を図ることができ、素子製造コストを低減できる。
【0076】
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0077】
例えば、上記実施形態では、第１ディープ層１５がメインセル領域Ｒｍとセンスセル領域Ｒｓの境界位置まで形成されていて、素子分離領域Ｉｎに形成された分離ディープ層４１と接する構造とされている。これに対して、第１ディープ層１５が分離トレンチ４０の底部まで入り込んでいて分離ディープ層４１と部分的に重なった構造とされていても良いし、第１ディープ層１５が分離ディープ層４１から離れていても良い。ただし、第１ディープ層１５と分離ディープ層４１との間が離れすぎると等電位線のせり上がりによる耐圧低下が懸念されるため、メインセル領域Ｒｍのトレンチ２１の間隔Ｂ１以下となるようにすると良い。
【0078】
また、上記実施形態では、複数の分離トレンチ４０を２本形成する場合を例に挙げたが、３本以上としても良い。ただし、分離トレンチ４０の本数が増える程、素子分離領域Ｉｎの面積が大型化することになり、チップ面積の増大に繋がるため、面積効率を考えると２本が良い。
【0079】
また、上記実施形態において、第２ディープ層３０の底面を浅くし、ＪＦＥＴ層１４および第１ディープ層１５内に位置するようにしてもよい。つまり、第２ディープ層３０は、低濃度層１３に達しないように形成されていてもよい。これによれば、第２ディープ層３０から空乏層が伸び難くなるため、オン抵抗の低減を図ることができる。第２ディープ層３０と分離ディープ層４１を同時に形成する場合、分離ディープ層４１の底面も浅く形成されることになるが、耐圧設計に基づいて第２ディープ層３０および分離ディープ層４１の底面の位置を調整すれば良い。
【0080】
また、上記実施形態において、ＪＦＥＴ層１４、第１ディープ層１５、ベース層１８やコンタクト領域２０もしくはソース領域１９についてイオン注入で形成した。これらのうちの一部もしくは全部がエピタキシャル成長によって形成したエピタキシャル層で構成されていてもよい。
【0081】
また、素子分離領域Ｉｎにおいて、ベース層１８の表層部にソース領域１９が形成されるようにしてもよいし、コンタクト領域２０やソース領域１９が形成されておらず、ベース層１８の表面にゲート絶縁膜２２が形成されるようにしても良い。
【0082】
また、上記実施形態では、ＪＦＥＴ層１４および第１ディープ層１５の表面にベース層１８を形成したが、これらの間に低濃度層１３よりもｎ型不純物濃度が高くされたｎ型の電流分散層を形成しても良い。その場合、電流分散層に加えて、トレンチ２１の両側にｐ型の連結層を形成し、これら電流分散層や連結層の上にベース層１８が形成されるようにしても良い。この場合、連結層を通じて第１ディープ層１５とベース層１８とが連結される構造になる。また、低濃度層１３、ＪＦＥＴ層１４、および電流分散層が繋がり、これらによってドリフト層１７が構成されることになる。このような構造とする場合も、第２ディープ層３０や分離ディープ層４１の深さについては、第１ディープ層１５より深くまで形成されていても良いし、第１ディープ層１５の厚み内となる深さで形成されていても良い。さらに、外周領域２にもＪＦＥＴ層１４を形成したが、ＪＦＥＴ層１４を形成せずに低濃度層１３だけとされていても良い。
【0083】
さらに、上記実施形態において、分離トレンチ４０の深さは、トレンチ２１と異なっていてもよい。また、分離トレンチ４０について、トレンチ２１を形成する工程と別の工程で形成してもよい。分離ディープ層４１についても、第２ディープ層３０を形成する工程と別の工程で形成しても良い。
【0084】
また、上記実施形態では、セル領域１に備える半導体素子として、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造の縦型ＭＯＳＦＥＴを例に挙げた。しかしながら、これは一例を挙げたに過ぎず、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造の縦型ＭＯＳＦＥＴとしてもよい。さらに、縦型ＭＯＳＦＥＴではなく、同様の構造の縦型ＩＧＢＴとしてもよい。ＩＧＢＴの場合、上記各実施形態における基板１１の導電型をｎ型からｐ型に変更する以外は、上記実施形態で説明した縦型ＭＯＳＦＥＴと同様である。
【0085】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付してある。
【符号の説明】
【0086】
１…セル領域、２…外周領域、２ａ…ガードリング部、２ｂ…繋ぎ部、１１…基板
１３…低濃度層（第１不純物領域）、１４…ＪＦＥＴ層、１５…第１ディープ層
１６…ガードリング、１７…ドリフト層、１８…ベース層、１９…ソース領域
２０…コンタクト領域、２１…トレンチ、２２…ゲート絶縁膜、２３…ゲート電極
２４…層間絶縁膜、２５…上部電極（第１電極）、２６…ゲート配線
２７…保護膜、２８…下部電極（第２電極）、３０…第２ディープ層
４０…分離トレンチ、４１…分離ディープ層
１３…低濃度層（第１不純物領域）、１４…ＪＦＥＴ層、１５…第１ディープ層
１６…ガードリング、１７…ドリフト層、１８…ベース層、１９…ソース領域
２０…コンタクト領域、２１…トレンチ、２２…ゲート絶縁膜、２３…ゲート電極
２４…層間絶縁膜、２５…上部電極（第１電極）、２６…ゲート配線
２７…保護膜、２８…下部電極（第２電極）、３０…第２ディープ層
４０…分離トレンチ、４１…分離ディープ層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】