特開 2024-157941 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024157941

(43)【公開日】2024-11-08

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241031BHJP

   H01L 29/06 20060101ALI20241031BHJP

   H01L 29/12 20060101ALI20241031BHJP

   H01L 29/739 20060101ALI20241031BHJP

   H01L 21/336 20060101ALI20241031BHJP

【ＦＩ】

H01L29/78 652N

H01L29/78 652F

H01L29/78 652H

H01L29/78 652J

H01L29/78 652P

H01L29/78 652T

H01L29/78 653C

H01L29/78 655A

H01L29/78 657F

H01L29/78 658A

H01L29/78 658G

H01L29/06 301G

H01L29/06 301V

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023072621

(22)【出願日】2023-04-26

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】片野 拓真

(57)【要約】

【課題】耐量の律速場所にかかわらずスイッチング耐量を向上できるＳｉＣ半導体装置を提供する。
【解決手段】トレンチゲート構造の半導体素子が形成されるＳｉＣ半導体装置において、セル領域１に、ｎ型のＪＦＥＴ層１４とｐ型の第１ディープ層１５とを形成する。そして、セル領域１の外周に位置する繋ぎ部２ｂにおいて、ＪＦＥＴ層１４におけるセル領域１の外周側の終端位置となる外周終端位置Ｐｏがゲート配線２６におけるセル領域１側の終端位置となる内周終端位置Ｐｉよりもセル領域１側に位置するように配置する。
【選択図】図４

【特許請求の範囲】

【請求項1】

トレンチゲート構造の半導体素子が形成されたセル領域（１）と、前記セル領域を囲む外周に、外周耐圧構造（１６）を構成する外周耐圧構造部（２ａ）および前記外周耐圧構造部と前記セル領域との間に位置する繋ぎ部（２ｂ）が備えられた外周領域（２）と、を有する炭化珪素半導体装置であって、
第１導電型または第２導電型の炭化珪素で構成された基板（１１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、
前記セル領域には、
前記第１不純物領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなるＪＦＥＴ層（１４）と、
前記第１不純物領域の表層部に形成され、前記基板の面方向において前記ＪＦＥＴ層と交互に配置された第２導電型の炭化珪素からなるディープ層（１５）と、
前記ＪＦＥＴ層および前記ディープ層上に形成された第２導電型の炭化珪素からなるベース層（１８）と、
前記ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記ゲートトレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、
前記ベース層の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
前記第２不純物領域および前記ベース層に電気的に接続される第１電極（２５）と、
前記基板の裏面側に配置され、前記基板と電気的に接続される第２電極（２８）と、を有した前記半導体素子が構成され、
前記繋ぎ部には、
前記セル領域から延設されており、前記第１不純物領域の上に形成された前記ゲート絶縁膜と、
前記セル領域から延設されており、前記ゲート絶縁膜の上に配置された前記ゲート電極と、
前記ゲート電極に接続されたゲート配線（２６）と、が備えられ、
前記ＪＦＥＴ層における前記セル領域の外周側の終端位置となる外周終端位置（Ｐｏ）が前記ゲート配線における前記セル領域側の終端位置となる内周終端位置（Ｐｉ）よりも前記セル領域側とされている、炭化珪素半導体装置。

【請求項2】

前記ＪＦＥＴ層は、前記セル領域にのみ形成されている、請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記基板の表面に対する法線方向において、前記ＪＦＥＴ層を形成するためのイオン注入層の形成範囲と前記第２不純物領域を形成するためのイオン注入層の形成範囲が揃っている、請求項１または２に記載の炭化珪素半導体装置。

【請求項4】

前記基板の表面に対する法線方向において、前記ＪＦＥＴ層を形成するためのイオン注入層の形成範囲と前記第２不純物領域を形成するためのイオン注入層の形成範囲、および、前記ベース層を形成するためのイオン注入層の形成範囲が揃っている、請求項１または２に記載の炭化珪素半導体装置。

【請求項5】

トレンチゲート構造の半導体素子が形成されたセル領域（１）と、前記セル領域を囲む外周に、外周耐圧構造（１６）を構成する外周耐圧構造部（２ａ）および前記外周耐圧構造部と前記セル領域との間に位置する繋ぎ部（２ｂ）が備えられた外周領域（２）と、を有する炭化珪素半導体装置であって、
第１導電型または第２導電型の炭化珪素で構成された基板（１１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、
前記セル領域には、
前記第１不純物領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなるＪＦＥＴ層（１４）と、
前記第１不純物領域の表層部に形成され、前記基板の面方向において前記ＪＦＥＴ層と交互に配置された第２導電型の炭化珪素からなるディープ層（１５）と、
前記ＪＦＥＴ層および前記ディープ層上に形成された第２導電型の炭化珪素からなるベース層（１８）と、
前記ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記ゲートトレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、
前記ベース層の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
前記第２不純物領域および前記ベース層に電気的に接続される第１電極（２５）と、
前記基板の裏面側に配置され、前記基板と電気的に接続される第２電極（２８）と、を有した前記半導体素子が構成され、
前記繋ぎ部には、
前記セル領域から延設されており、前記第１不純物領域の上に形成された前記ゲート絶縁膜と、
前記セル領域から延設されており、前記ゲート絶縁膜の上に配置された前記ゲート電極と、
前記ゲート電極に接続されたゲート配線（２６）と、が備えられ、
前記ＪＦＥＴ層は、前記セル領域および前記繋ぎ部のうちの前記セル領域側にのみ形成されている、炭化珪素半導体装置。

【請求項6】

トレンチゲート構造の半導体素子が形成されたセル領域（１）と、前記セル領域を囲む外周に、外周耐圧構造（１６）を構成する外周耐圧構造部（２ａ）および前記外周耐圧構造部と前記セル領域との間に位置する繋ぎ部（２ｂ）が備えられた外周領域（２）と、を有する炭化珪素半導体装置であって、
第１導電型または第２導電型の炭化珪素で構成された基板（１１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有し、
前記セル領域には、
前記第１不純物領域の表層部に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなるＪＦＥＴ層（１４）と、
前記第１不純物領域の表層部に形成され、前記基板の面方向において前記ＪＦＥＴ層と交互に配置された第２導電型の炭化珪素からなるディープ層（１５）と、
前記ＪＦＥＴ層および前記ディープ層上に形成された第２導電型の炭化珪素からなるベース層（１８）と、
前記ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記ゲートトレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、
前記ベース層の表層部において前記トレンチゲート構造と接して形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の炭化珪素からなる第２不純物領域（１９）と、
前記第２不純物領域および前記ベース層に電気的に接続される第１電極（２５）と、
前記基板の裏面側に配置され、前記基板と電気的に接続される第２電極（２８）と、を有した前記半導体素子が構成され、
前記繋ぎ部には、
前記セル領域から延設されており、前記第１不純物領域の上に形成された前記ゲート絶縁膜と、
前記セル領域から延設されており、前記ゲート絶縁膜の上に配置された前記ゲート電極と、
前記ゲート電極に接続されたゲート配線（２６）と、が備えられ、
前記ＪＦＥＴ層は、前記繋ぎ部にも形成されており、該ＪＦＥＴ層のうち前記ゲート配線における前記セル領域側の終端位置となる内周終端位置（Ｐｉ）よりも外側の部分は、第１導電型不純物濃度が前記第１不純物領域以下になっている、炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、トレンチゲート構造の半導体素子を有する炭化珪素（以下では、ＳｉＣともいう）半導体装置に関するものである。

【背景技術】

【0002】

トレンチゲート構造のＭＯＳＦＥＴを有するＳｉＣ半導体装置では、ＭＯＳＦＥＴが形成されたセル領域の外周までゲート絶縁膜が延設されるとともにその上にフィールド酸化膜が配置される。そして、セル領域に備えられたＭＯＳＦＥＴのゲート電極がセル領域の外周まで配置されたゲート絶縁膜やフィールド絶縁膜上まで延設され、ゲート配線に接続される。
このように構成されるＳｉＣ半導体装置では、高速スイッチング時に変位電流が流れることによってゲート絶縁膜などの薄い絶縁膜が破壊され易い。このため、特許文献１では、セル領域のソースコンタクトからゲート絶縁膜とフィールド絶縁膜との境界部となる段差部までの距離を短く設定することで電流経路の距離が短くなるようにしている。これにより、電流経路抵抗が低下し、変位電流に起因するゲート絶縁膜の破壊が抑制されて、スイッチング耐量を向上させられる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５－５７８５０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１の構造では、フィールド酸化膜の段差部以外の箇所でＳｉＣ半導体装置の耐量が律速している場合には、特許文献１の構成としても電流経路抵抗を下げるという効果が得られず、スイッチング耐量を向上させられない。

【0005】

本開示は、耐量の律速場所にかかわらずスイッチング耐量を向上できるＳｉＣ半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の１つの観点は、トレンチゲート構造の半導体素子が形成されたセル領域（１）と、セル領域を囲む外周に、外周耐圧構造（１６）を構成する外周耐圧構造部（２ａ）および外周耐圧構造部とセル領域との間に位置する繋ぎ部（２ｂ）が備えられた外周領域（２）と、を有するＳｉＣ半導体装置であって、第１導電型または第２導電型のＳｉＣで構成された基板（１１）と、基板の表面上に形成され、基板よりも低不純物濃度とされた第１導電型の第１不純物領域（１３）と、を有している。セル領域には、第１不純物領域の表層部に形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなるＪＦＥＴ層（１４）と、第１不純物領域の表層部に形成され、基板の面方向においてＪＦＥＴ層と交互に配置された第２導電型のＳｉＣからなるディープ層（１５）と、ＪＦＥＴ層およびディープ層上に形成された第２導電型のＳｉＣからなるベース層（１８）と、ベース層よりも深く一方向を長手方向として複数本並べられたゲートトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、ゲートトレンチ内において、ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有するトレンチゲート構造と、ベース層の表層部においてトレンチゲート構造と接して形成され、第１不純物領域よりも高不純物濃度とされた第１導電型のＳｉＣからなる第２不純物領域（１９）と、第２不純物領域およびベース層に電気的に接続される第１電極（２５）と、基板の裏面側に配置され、基板と電気的に接続される第２電極（２８）と、を有した半導体素子が構成されている。また、繋ぎ部には、セル領域から延設されており、第１不純物領域の上に形成されたゲート絶縁膜と、セル領域から延設されており、ゲート絶縁膜の上に配置されたゲート電極と、ゲート電極に接続されたゲート配線（２６）と、が備えられている。そして、ＪＦＥＴ層におけるセル領域の外周側の終端位置となる外周終端位置（Ｐｏ）がゲート配線におけるセル領域側の終端位置となる内周終端位置（Ｐｉ）よりもセル領域側とされている。

【0007】

このように、特に、ゲート配線の下方ではゲート絶縁膜にかかる電界が大きくなりやすいが、その部分において、ＪＦＥＴ層が形成されないようにし、ＪＦＥＴ層の外周終端位置がゲート配線の内周終端位置よりセル領域側となるようにしている。このような構造とされているため、ｐｎ接合を構成するｐ型層とｎ型層の不純物濃度が小さくなり、スイッチングの際の電圧急増時に発生する変位電流を小さくできる。したがって、変位電流に起因する電界集中が緩和され、ゲート絶縁膜の破壊を抑制できて、スイッチング耐量を向上させられる。そして、耐量の律速場所にかかわらず、この効果を得ることができる。よって、耐量の律速場所にかかわらずスイッチング耐量を向上できるＳｉＣ半導体装置とすることが可能となる。

【0008】

本開示の第２の観点では、ＪＦＥＴ層は、セル領域および繋ぎ部のうちのセル領域側にのみ形成されている。

【0009】

このように、セル領域および繋ぎ部のうちのセル領域側にはＪＦＥＴ層を形成しているが、その外側にはＪＦＥＴ層が形成されていない構造になっている。このため、繋ぎ部のうちの外縁側の部分のｐｎ接合は低濃度層とディープ層とによって構成されることになる。このため、第１の観点の効果を得ることができる。

【0010】

本開示の第３の観点では、ＪＦＥＴ層は、繋ぎ部にも形成されており、該ＪＦＥＴ層のうちゲート配線におけるセル領域側の終端位置となる内周終端位置よりも外側の部分は、第１導電型不純物濃度が第１不純物領域以下になっている。

【0011】

このように、繋ぎ部にＪＦＥＴ層が形成されていても、ゲート配線の内周終端位置よりも外側において第１導電型不純物濃度を低くすれば、外周領域でのｐｎ接合を構成するｐ型層とｎ型層の不純物濃度が低くなる。したがって、時間変化量ｄＶ／ｄｔが小さくなり、変位電流を小さくできるため、スイッチング耐量を向上できて、耐量の律速場所にかかわらずスイッチング耐量を向上できるＳｉＣ半導体装置とすることが可能となる。

【0012】

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

【図面の簡単な説明】

【0013】

【図1】第１実施形態にかかるＳｉＣ半導体装置の平面図である。

【図2】図１中の領域ＲＡをII方向から見たときの斜視断面図。

【図3】図１中のIII－III線に沿った断面図である。

【図4】図１中のIV－IV線に沿った断面図である。

【図5】外周領域で発生した変位電流について説明した断面図である。

【図6A】第１実施形態のＳｉＣ半導体装置の製造工程を示した断面図である。

【図6B】図６Ａに続く製造工程を示した断面図である。

【図6C】図６Ｂに続く製造工程を示した断面図である。

【図6D】図６Ｃに続く製造工程を示した断面図である。

【図6E】図６Ｄに続く製造工程を示した断面図である。

【図7】第２実施形態にかかるＳｉＣ半導体装置の断面図である。

【図8A】第１実施形態のＳｉＣ半導体装置の製造工程を示した断面図である。

【図8B】図８Ａに続く製造工程を示した断面図である。

【図8C】図８Ｂに続く製造工程を示した断面図である。

【図8D】図８Ｃに続く製造工程を示した断面図である。

【図8E】図８Ｄに続く製造工程を示した断面図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0015】

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態のＳｉＣ半導体装置は、図１に示されるように、素子動作するアクティブ領域となるセル領域１と、セル領域１を囲む外周領域２とを有する構成とされている。

【0016】

なお、図１中のセル領域１の下方には、ＳｉＣ半導体装置にセル領域１に備えられる素子の制御用や温度検出用などの各種パッド３が形成されている。

【0017】

外周領域２は、図２に示されるように、外周耐圧構造が構成された外周耐圧構造部に相当するガードリング部２ａと、ガードリング部２ａよりも内側に配置される繋ぎ部２ｂとを有する構成とされている。言い換えると、外周領域２は、ガードリング部２ａと、セル領域１とガードリング部２ａとの間に配置される繋ぎ部２ｂとを有する構成とされている。

【0018】

以下、セル領域１にトレンチゲート構造の半導体素子としてｎチャネルの縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置について、図２～図４を参照しつつ説明する。また、以下では、後述する半導体基板１０の面方向における一方向をＸ軸方向とし、半導体基板の１０面方向における一方向と交差する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と交差する方向をＺ軸方向として説明する。ここでは、Ｘ軸方向とＹ軸方向とＺ方向を互いに直交した軸としている。また、本実施形態におけるＺ軸方向は、後述する半導体基板１０の厚さ方向に相当し、後述する基板１１と低濃度層１３との積層方向にも相当している。Ｙ軸方向は、例えば、＜１１－２０＞方向とされる。

【0019】

ＳｉＣ半導体装置は、縦型ＭＯＳＦＥＴの素子形成がされた半導体基板１０を用いて構成されている。半導体基板１０は、ＳｉＣからなるｎ^＋型の基板１１に対してＳｉＣで構成される各種半導体層を形成することで構成される。本実施形態では、基板１１として、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が１．０×１０^１９／ｃｍ^３とされ、厚さが３００μｍ程度とされたものが用いられる。縦型ＭＯＳＦＥＴの場合、基板１１は、ドレイン領域を構成するものとなる。

【0020】

基板１１の表面上には、必要に応じて、ＳｉＣからなるｎ型のバッファ層１２が形成されている。バッファ層１２は、基板１１の表面にエピタキシャル成長を行うことによって構成される。そして、バッファ層１２は、ｎ型不純物濃度が、基板１１と、後述する低濃度層１３との間の濃度とされ、厚さが１μｍ程度とされている。

【0021】

バッファ層１２の表面上には、例えば、ｎ型不純物濃度が５．０×１０^１５～２．０×１０^１６／ｃｍ^３とされ、厚さが７～１５μｍ程度とされたＳｉＣからなるｎ^－型の低濃度層１３が形成されている。この低濃度層１３は、不純物濃度がＺ軸方向において一定とされていてもよいが、濃度分布に傾斜が付けられ、低濃度層１３のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにされると好ましい。なお、本実施形態では、低濃度層１３が第１不純物領域に相当する。

【0022】

セル領域１における低濃度層１３の表層部には、ＪＦＥＴ層１４および第１ディープ層１５が形成されている。本実施形態では、ＪＦＥＴ層１４および第１ディープ層１５は、それぞれＸ軸方向に沿って延設されると共に、Ｙ軸方向において交互に繰り返し並べて配置された線状部分を有している。つまり、ＪＦＥＴ層１４および第１ディープ層１５は、基板１１の表面に対する法線方向（以下では、単に法線方向ともいう）において、それぞれＸ軸方向に沿って延設されたストライプ状とされ、それらがＹ軸方向に沿って交互に並べられたレイアウトとなる構成とされている。なお、基板１１の表面に対する法線方向においてとは、言い換えると、基板１１の表面に対する法線方向から視たときということもできる。また、基板１１の表面に対する法線方向とは、後述するドリフト層１７とベース層１８との積層方向に沿った方向でもあり、Ｚ軸方向に沿った方向である。

【0023】

ＪＦＥＴ層１４は、低濃度層１３よりも高不純物濃度とされたｎ型とされており、厚さが０．３～１．５μｍとされている。本実施形態では、ＪＦＥＴ層１４は、ｎ型不純物濃度が５．０×１０^１６～１．０×１０^１７／ｃｍ^３程度とされている。第１ディープ層１５は、ｐ型不純物濃度が２．０×１０^１７～２．０×１０^１８／ｃｍ^３程度とされている。

【0024】

また、第１ディープ層１５については、ＪＦＥＴ層１４と同じ深さでも、ＪＦＥＴ層１４より深くもしくは浅くても良いが、本実施形態では第１ディープ層１５をＪＦＥＴ層１４より浅く形成している。つまり、第１ディープ層１５は、底部がＪＦＥＴ層１４内に位置するように形成されている。言い換えると、第１ディープ層１５は、低濃度層１３との間にＪＦＥＴ層１４が位置するように形成されている。これにより、第１ディープ層１５の間におけるＪＦＥＴ層１４内への空乏層の拡がりを抑制して、オン抵抗低減を図っている。なお、このようなＪＦＥＴ層１４および第１ディープ層１５は、低濃度層１３の表層部に適宜不純物をイオン注入することで形成される。

【0025】

一方、外周領域２のうちのガードリング部２ａにおける低濃度層１３の表層部には、外周耐圧構造として、セル領域１を囲むように、複数本のｐ型のガードリング１６が備えられている。本実施形態では、ガードリング１６の上面レイアウトは、法線方向において、四隅が丸められた四角形状や円形状等とされている。

【0026】

さらに、外周領域２のうちの繋ぎ部２ｂにおける低濃度層１３の表層部には、ｐ型の繋ぎ層１５ａが備えられている。繋ぎ層１５ａは、内縁側がセル領域１を囲むように配置され、外縁側がガードリング部２ａとの境界位置まで配置されている。繋ぎ層１５ａは、第１ディープ層１５を繋ぎ部２ｂまで延設することで形成され、第１ディープ層１５と同じ深さ、同じｐ型不純物濃度とされている。

【0027】

なお、外周領域２のうち繋ぎ部２ｂの一部、具体的には繋ぎ部２ｂのうちのセル領域１側にはＪＦＥＴ層１４が形成されているが、その外側にはＪＦＥＴ層１４が形成されていない。このため、ＪＦＥＴ層１４が第１ディープ層１５よりも深い位置まで形成されている位置では、繋ぎ層１５ａのうちのセル領域１側の下方にはＪＦＥＴ層１４が存在するが、繋ぎ部２ｂのうちの外縁側やガードリング部２ａ側にはＪＦＥＴ層１４が存在していない。

【0028】

また、セル領域１におけるＪＦＥＴ層１４および第１ディープ層１５上には、ベース層１８、ソース領域１９、コンタクト領域２０等が形成されている。

【0029】

ベース層１８は、ｐ型とされ、ＪＦＥＴ層１４および第１ディープ層１５上に形成されている。このため、第１ディープ層１５は、ベース層１８と接続された状態となっている。ベース層１８は、例えば、ｐ型不純物濃度が５．０×１０^１６～２．０×１０^１９／ｃｍ^３とされ、厚さが２．０μｍ程度とされている。

【0030】

ソース領域１９は、ｎ^＋型とされており、ベース層１８の表層部に形成されている。コンタクト領域２０は、ｐ^＋型とされており、ベース層１８の表層部に形成されている。具体的には、ソース領域１９は、後述するトレンチ２１の側面に接するように形成されており、コンタクト領域２０は、ソース領域１９を挟んで後述するトレンチ２１と反対側に形成されている。本実施形態では、ソース領域１９は、表層部におけるｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０^１８／ｃｍ^３とされ、厚さが０．３μｍ程度とされている。コンタクト領域２０は、表層部におけるｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２１／ｃｍ^３とされ、厚さが０．３μｍ程度とされている。なお、本実施形態では、ソース領域１９が第２不純物領域に相当する。

【0031】

外周領域２のうちの繋ぎ部２ｂにおける低濃度層１３、ＪＦＥＴ層１４、第１ディープ層１５、繋ぎ層１５ａ上には、ベース層１８、コンタクト領域２０および低濃度層１３の表層部分等が形成されている。繋ぎ部２ｂのうちの内縁側では、ベース層１８およびコンタクト領域２０が繋ぎ層１５ａ上に形成されており、セル領域１から延設されている。また、繋ぎ部２ｂのうちの外縁側ではベース層１８およびコンタクト領域２０が形成されておらず、低濃度層１３の表層部分が形成されている。つまり、本実施形態では、外周領域２におけるベース層１８およびコンタクト領域２０は、セル領域１から延設されて繋ぎ部２ｂのうちの途中まで形成されており、それより外側の繋ぎ部２ｂおよびガードリング部２ａには形成されていない。また、セル領域１と外周領域２との境界位置から繋ぎ部２ｂの途中までは、繋ぎ部２ｂの表層の全面がコンタクト領域２０とされ、それより外側では繋ぎ部２ｂおよびガードリング部２ａの表層の全面が低濃度層１３とされている。

【0032】

本実施形態では、以上のように、基板１１、バッファ層１２、低濃度層１３、ＪＦＥＴ層１４、第１ディープ層１５、ベース層１８、ソース領域１９、コンタクト領域２０等を含んで半導体基板１０が構成されている。そして、半導体基板１０を構成する各層がＳｉＣで構成されているため、半導体基板１０は、ＳｉＣで構成されているといえる。また、本実施形態では、セル領域１や繋ぎ部２ｂのうちの内縁側において、半導体基板１０の一面１０ａがソース領域１９やコンタクト領域２０などで構成され、半導体基板１０の他面１０ｂが基板１１で構成されている。

【0033】

なお、ＪＦＥＴ層１４、第１ディープ層１５、繋ぎ層１５ａ、ガードリング１６、ベース層１８、ソース領域１９、コンタクト領域２０は、本実施形態ではイオン注入で形成されたイオン注入層で構成されている。

【0034】

また、セル領域１において、半導体基板１０には、ソース領域１９やベース層１８等を貫通して、一面１０ａ側からＪＦＥＴ層１４および第１ディープ層１５に達するトレンチ２１が形成されている。トレンチ２１は、ゲートトレンチに相当し、底面がＪＦＥＴ層１４および第１ディープ層１５内に位置する深さとされ、幅が例えば０．４～０．８μｍとされている。

【0035】

また、トレンチ２１は、Ｙ軸方向に沿って延びるように複数本が延設されると共に、図３に示すようにＸ軸方向において間隔Ｂ１ずつ空けて等間隔で並べられてストライプ状となるように形成されている。つまり、本実施形態では、トレンチ２１は、長手方向が第１ディープ層１５の長手方向と直交するように形成されている。

【0036】

トレンチ２１の底部には、トレンチ２１の底面と接するように、電界緩和層となる第２ディープ層３０が形成されている。本実施形態では、第２ディープ層３０は、第１ディープ層１５よりも低不純物濃度のｐ型層によって構成されている。具体的には、第２ディープ層３０は、トレンチ２１の長手方向に沿って形成されている。つまり、第２ディープ層３０は、第１ディープ層１５と交差するＹ軸方向に沿って延設されている。また、本実施形態の第２ディープ層３０は、ＪＦＥＴ層１４および第１ディープ層１５を貫通して底面が低濃度層１３に達するように形成されている。

【0037】

第２ディープ層３０をトレンチ２１の底面に沿って形成することで、トレンチ２１の底部に位置するゲート絶縁膜２２への電界の侵入を抑制でき、酸化膜破壊を抑制できる。また、第２ディープ層３０をトレンチ２１の底面と接するように形成することで、ゲート電極２３と下部電極２８との間の静電容量、すなわち帰還容量を小さくでき、スイッチング速度を向上できる。さらに、第２ディープ層３０をＪＦＥＴ層１４および第１ディープ層１５を貫通して底面が低濃度層１３に達するように形成しているため、第２ディープ層３０間に配置されるＪＦＥＴ層１４への電界の這い上がりが抑制され、耐圧を向上できる。加えて、過電圧が印加された際に下方に突出する第２ディープ層３０でブレークダウンが発生し易くなるため、セル領域１でブレークダウンを発生させ易くなり、アバランシェ耐量の向上を図ることができる。

【0038】

なお、第２ディープ層３０は、Ｙ軸方向に沿って複数に分断されて形成されていてもよい。但し、第２ディープ層３０は、第１ディープ層１５を介してベース層１８と電気的に接続されるように形成されている。

【0039】

また、トレンチ２１には、内壁面にゲート絶縁膜２２が形成され、ゲート絶縁膜２２上には、ドープドＰｏｌｙ－Ｓｉ等によって構成されるゲート電極２３が形成されている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２２は、トレンチ２１の内壁面を熱酸化する、またはＣＶＤ（chemical vapor depositionの略）法で絶縁膜を成膜することで形成される。ゲート絶縁膜２２は、厚さがトレンチ２１の側面側および底面側で共に１００ｎｍ程度とされている。

【0040】

ゲート絶縁膜２２は、トレンチ２１の内壁面に加えて半導体基板１０の一面１０ａにも形成されている。そして、セル領域１において、ゲート絶縁膜２２には、コンタクトホール２２ａが形成され、ソース領域１９およびコンタクト領域２０が露出させられている。

【0041】

半導体基板１０の一面１０ａ上には、セル領域１の外縁を囲むようにフィールド酸化膜２４１が形成され、さらにゲート電極２３やゲート絶縁膜２２およびフィールド酸化膜２４１等を覆うように、層間絶縁膜２４２が形成されている。層間絶縁膜２４２は、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成されている。なお、図２では、半導体基板１０の一面１０ａより上方に位置する側に位置するフィールド酸化膜２４１や層間絶縁膜２４２等を省略してある。

【0042】

図３に示すように、層間絶縁膜２４２には、セル領域１において、コンタクトホール２２ａと連通してソース領域１９やコンタクト領域２０を露出させるコンタクトホール２４２ａが形成されている。また、図４に示すように、層間絶縁膜２４２には、ゲート電極２３のうちの繋ぎ部２ｂまで延設された部分を露出させるコンタクトホール２４２ｂが形成されている。

【0043】

層間絶縁膜２４２上には、コンタクトホール２２ａおよびコンタクトホール２４２ａを通じてソース領域１９およびコンタクト領域２０と電気的に接続される上部電極２５が形成されている。上部電極２５は、外部との電気的な接続が行えるようになっている。本実施形態では、上部電極２５が第１電極に相当している。また、層間絶縁膜２４２上には、コンタクトホール２４２ｂを通じてゲート電極２３と電気的に接続されるゲート配線２６が形成されている。ゲート配線２６は、図１中には示していないが、セル領域１の外縁部分に沿って形成されており、例えば図１に示した四角形のチップとされたＳｉＣ半導体装置のうちの右側と左側および下側の各辺に沿って形成されている。

【0044】

上記したようにＪＦＥＴ層１４は、セル領域１および繋ぎ部２ｂのうちのセル領域１側にのみ形成されているが、ゲート配線２６の下方には配置されないようにしている。つまり、つまり、図４に示すＪＦＥＴ層１４のうちセル領域１の外周側に位置する外周終端位置Ｐｏがゲート配線２６のうちセル領域１側に位置する内周終端位置Ｐｉよりセル領域１側となるようにしている。そして、内周終端位置Ｐｉより外側は、繋ぎ層１５ａが形成されているか、低濃度層１３となるようにしている。

【0045】

本実施形態の上部電極２５は、例えば、Ｎｉ／Ａｌ等の複数の金属にて構成されている。そして、複数の金属のうちのｎ型ＳｉＣ、すなわちソース領域１９を構成する部分と接触する部分は、ｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうちの少なくともｐ型ＳｉＣ、すなわちコンタクト領域２０と接触する部分は、ｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ゲート配線２６は、上部電極２５と同様の構成とされていてもよいし、Ａｌ－Ｓｉ等で構成されていてもよい。

【0046】

さらに、繋ぎ部２ｂおよびガードリング部２ａを覆うように、ポリイミド等によって構成される保護膜２７が形成されている。本実施形態では、保護膜２７は、上部電極２５と後述する下部電極２８との間で沿面放電が発生することを抑制するため、外周領域２からセル領域１の外縁部上まで形成されている。具体的には、保護膜２７は、セル領域１において、上部電極２５のうちの外周領域２側の部分を覆いつつ、上部電極２５のうちの内縁側の部分を露出させるように形成されている。

【0047】

半導体基板１０の他面１０ｂ側には、基板１１と電気的に接続される下部電極２８が形成されている。なお、本実施形態では、下部電極２８が第２電極に相当している。

【0048】

本実施形態のＳｉＣ半導体装置では、このような構造により、ｎチャネルタイプの反転型であるトレンチゲート構造のＭＯＳＦＥＴが形成されている。

【0049】

以上が本実施形態におけるＳｉＣ半導体装置の構成である。なお、本実施形態では、ｎ^－型、ｎ型、ｎ^＋型が第１導電型に相当しており、ｐ型、ｐ^＋型が第２導電型に相当している。次に、上記ＳｉＣ半導体装置の作動について説明する。

【0050】

まず、上記ＳｉＣ半導体装置は、ゲート電極２３にゲート電圧が印加される前のオフ状態では、ベース層１８に反転層が形成されない。このため、下部電極２８に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域１９からベース層１８内に電子が流れず、上部電極２５と下部電極２８との間には電流が流れない。

【0051】

また、ゲート電極２３にゲート電圧が印加される前の状態では、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２２の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２１よりも深い位置に、第１ディープ層１５およびＪＦＥＴ層１４が備えられている。このため、第１ディープ層１５およびＪＦＥＴ層１４との間に構成される空乏層により、ドレイン電圧の影響による等電位線のせり上がりが抑制され、高電界がゲート絶縁膜２２に入り込み難くなる。さらに、トレンチ２１の底部に電界緩和層となる第２ディープ層３０が備えられているため、より高電界がゲート絶縁膜２２に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２２が破壊されることを抑制できる。

【0052】

また、ゲート電極２３に所定のゲート電圧が印加されると、ベース層１８のうちのトレンチ２１に接している表面にチャネルが形成される。このため、上部電極２５から注入された電子は、ソース領域１９からベース層１８に形成されたチャネルを通った後、ＪＦＥＴ層１４を通過して低濃度層１３に流れ、その後にドレイン層としての基板１１を通過して下部電極２８へ流れる。これにより、上部電極２５と下部電極２８との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、チャネルを通過した電子がＪＦＥＴ層１４および低濃度層１３を通過して基板１１へ流れるため、ＪＦＥＴ層１４および低濃度層１３を有するドリフト層１７が構成されているといえる。

【0053】

ここで、上記したように、ＪＦＥＴ層１４をセル領域１および繋ぎ部２ｂのうちのセル領域１側にしか配置せずに、それよりも外側には配置しないようにしている。このような構成にすることで、ゲート電圧の印加に基づいて縦型ＭＯＳＦＥＴをオンオフさせる際のスイッチング耐量を向上できる。以下、このスイッチング耐量について説明する。

【0054】

図５は、ＪＦＥＴ層１４をセル領域１だけでなく繋ぎ部２ｂなどにも形成した場合を想定した比較例を示している。図５は、隣り合うトレンチゲート構造同士の間、つまりトレンチゲート構造ではない位置において、トレンチゲート構造の長手方向となるＹ方向に沿ってＳｉＣ半導体装置を切断した断面での変位電流Ａ１の様子を示している。

【0055】

縦型ＭＯＳＦＥＴの高速スイッチング時には、図５中の破線矢印で示すように変位電流Ａ１が流れる。すなわち、外周領域２では、下部電極２８から基板１１、低濃度層１３およびＪＦＥＴ層１４を通って繋ぎ層１５ａに進んだのち、ベース層１８およびコンタクト領域２０に至り、コンタクト領域２０内において半導体基板１０の面方向に移動しながら上部電極２５に変位電流Ａ１が流れる。このときの変位電流Ａ１は、スイッチング時に発生する高電圧の時間変化量ｄＶ／ｄｔに比例する。そして、外周領域２でのｐｎ接合を構成するｐ型層とｎ型層の不純物濃度が高いほどソース－ドレイン間容量が大きくなるために時間変化量ｄＶ／ｄｔが大きくなり、変位電流Ａ１が大きくなる。図５に示す比較例のように繋ぎ部２ｂにＪＦＥＴ層１４が形成されている場合、ｐｎ接合がＪＦＥＴ層１４と繋ぎ層１５ａとによって構成されることになり、不純物濃度が大きくなる。このため、変位電流Ａ１が大きくなって、電界集中が生じると薄いゲート絶縁膜２２が破壊され、スイッチング耐量が得られなくなる。特に、図中に示したゲート絶縁膜２２とフィールド酸化膜２４１との境界位置ＲＢにおいて絶縁破壊が生じる。

【0056】

これに対して、本実施形態のように繋ぎ部２ｂのうちの少なくとも外縁側にＪＦＥＴ層１４を備えないようにすれば、その部分のｐｎ接合は低濃度層１３と第１ディープ層１５とによって構成されることになる。このような構造とされているため、本実施形態の場合、比較例と比べてｐｎ接合を構成するｐ型層とｎ型層の不純物濃度が小さくなり、スイッチングの際の電圧急増時に発生する変位電流Ａ１を小さくできる。このため、変位電流Ａ１に起因する電界集中が緩和され、ゲート絶縁膜２２の破壊を抑制できて、スイッチング耐量を向上させられる。

【0057】

特に、ゲート配線２６の下方ではゲート絶縁膜２２にかかる電界が大きくなりやすい。このため、ゲート配線２６の下方において、ＪＦＥＴ層１４が形成されないようにし、ＪＦＥＴ層１４のうちのセル領域１の外周側の終端位置となる外周終端位置Ｐｏがゲート配線２６の内周終端位置Ｐｉよりもセル領域１側となるようにするよい。このような構造にすると、よりゲート絶縁膜２２の破壊を抑制できて、スイッチング耐量を向上させられる。

【0058】

続いて、本実施形態のＳｉＣ半導体装置の製造方法について図６Ａ～図６Ｅを参照して説明する。なお、図６Ａ～図６Ｅは、図４のうちのセル領域１と繋ぎ部２ｂの断面に相当する製造工程を示している。

【0059】

まず、図６Ａに示すように、基板１１を用意したのち、基板１１の一面側にバッファ層１２および低濃度層１３をエピタキシャル成長させる。そして、低濃度層１３の表面にＪＦＥＴ層１４と対応する部分が開口した図示しないマスクを配置したのちｎ型不純物をイオン注入してＪＦＥＴ層１４を形成する。

【0060】

続いて、再び第１ディープ層１５と対応する部分が開口した図示しないマスクを形成したのちｐ型不純物をイオン注入して、図６Ｂに示すように第１ディープ層１５を形成する。このとき、第１ディープ層１５となる部分までＪＦＥＴ層１４が形成されているが、ｐ型不純物のドーズ量を多くすることでｐ型に打ち返して第１ディープ層１５を形成できる。また、ベース層１８と対応する部分が開口した図示しないマスクを形成したのち、ｐ型不純物をイオン注入してベース層１８を形成する。さらに、コンタクト領域２０と対応する部分が開口したマスクを用いてｐ型不純物を更にイオン注入してベース層１８の上にコンタクト領域２０を形成する。

【0061】

この後、ソース領域１９と対応する部分が開口した図示しないマスクを形成したのちｎ型不純物をイオン注入して、図６Ｃに示すようにソース領域１９を形成する。このとき、ソース領域１９となる部分までコンタクト領域２０が形成されているが、ｎ型不純物のドーズ量を多くすることでｎ型に打ち返してソース領域１９を形成できる。

【0062】

次に、図６Ｄに示すようにトレンチ２１と対応する部分が開口するマスク５０を配置したのち、ドライエッチングによりトレンチ２１を形成する。また、同じマスク５０を用いてｐ型不純物をイオン注入し、トレンチ２１の底部に第２ディープ層３０を形成する。

【0063】

続いて、図６Ｅに示すように、熱酸化もしくはＣＶＤによってゲート絶縁膜２２を形成したのち、ドープドポリシリコンの成膜およびパターニングによってゲート電極２３を形成する。さらに、フィールド酸化膜２４１や層間絶縁膜２４２の形成工程を行ったのち、層間絶縁膜２４２に対してコンタクトホール２４２ａ、２４２ｂを形成する。その後は、上部電極２５やゲート配線２６の形成工程、保護膜２７の形成工程、基板１１の裏面側への下部電極２８の形成工程を従来から行われている工程で実施する。これにより、本実施形態にかかるＳｉＣ半導体装置が完成する。

【0064】

このようにして形成したＳｉＣ半導体装置は、繋ぎ部２ｂのうちのセル領域１側にはＪＦＥＴ層１４が形成されているが、その外側にはＪＦＥＴ層１４が形成されていない構造になる。また、ＪＦＥＴ層１４が繋ぎ部２ｂのうちのゲート配線２６の下方には配置されず、ゲート配線２６よりもセル領域１側のみに配置された構造になる。

【0065】

以上説明したように、本実施形態のＳｉＣ半導体装置では、繋ぎ部２ｂのうちのセル領域１側にはＪＦＥＴ層１４を形成しつつも、その外側にはＪＦＥＴ層１４が形成されないようにしている。このため、繋ぎ部２ｂのうちの外縁側の部分のｐｎ接合は低濃度層１３と第１ディープ層１５とによって構成されることになる。このような構造とされているため、ｐｎ接合を構成するｐ型層とｎ型層の不純物濃度が小さくなり、スイッチングの際の電圧急増時に発生する変位電流Ａ１を小さくできる。したがって、変位電流Ａ１に起因する電界集中が緩和され、ゲート絶縁膜２２の破壊を抑制できて、スイッチング耐量を向上させられる。そして、耐量の律速場所にかかわらず、この効果を得ることができる。よって、耐量の律速場所にかかわらずスイッチング耐量を向上できるＳｉＣ半導体装置とすることが可能となる。また、スイッチング耐量を向上させられるため、縦型ＭＯＳＦＥＴのスイッチングの高速化を実現できる。

【0066】

特に、ゲート配線２６の下方ではゲート絶縁膜２２にかかる電界が大きくなりやすいが、その部分において、ＪＦＥＴ層１４が形成されないようにし、ＪＦＥＴ層１４の外周終端位置Ｐｏがゲート配線２６の内周終端位置Ｐｉよりセル領域１側となるようにしている。このため、よりゲート絶縁膜２２の破壊を抑制できて、スイッチング耐量を向上させられる。

【0067】

また、特許文献１のように、電流経路の距離を短くすると、ソースコンタクトやフィールド酸化膜、トレンチなどの構造物の端部が密集するが、各構成を精度よく製造するのが難しく、製造プロセスが不安定になって、歩留まりを低下させる。これに対し、本実施形態の構成によれば、電流経路の距離にかかわらずスイッチング耐量を向上できるため、歩留まりの低下も抑制できる。

【0068】

さらに、ＪＦＥＴ層１４の形成位置をセル領域１および繋ぎ部２ｂのうちのセル領域１側に限定するだけでスイッチング耐量の向上が図れるため、従来の製造方法に対してＪＦＥＴ層１４の形成用マスクを変更するだけで良い。このため、製造工程の簡略化を図ることが可能となる。

【0069】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対してＪＦＥＴ層１４の形成範囲などを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0070】

第１実施形態では、セル領域１や繋ぎ部２ｂのうちのセル領域１側にＪＦＥＴ層１４を形成していたが、本実施形態では、ＪＦＥＴ層１４の形成範囲をセル領域１のみとしている。

【0071】

また、第１実施形態では、ＪＦＥＴ層１４やソース領域１９を形成するためのイオン注入層の形成範囲についてはそれぞれで設定していたが、本実施形態では、基板１１の表面に対する法線方向において、ＪＦＥＴ層１４やソース領域１９を形成するためのイオン注入層の形成範囲を揃えるようにしている。

【0072】

具体的には、図７に示すように、ＪＦＥＴ層１４がセル領域１のみに形成されており、繋ぎ部２ｂを含む外周領域２にはＪＦＥＴ層１４が形成されていない。そして、ＪＦＥＴ層１４を形成する際のイオン注入層の形成範囲がセル領域１のみとなるようにしている。また、後述する図８Ｂに示すように、ソース領域１９を形成する際のｎ型不純物のイオン注入範囲をＪＦＥＴ層１４の形成範囲と同じとしている。

【0073】

なお、ＪＦＥＴ層１４を形成するためのイオン注入層の形成範囲とは、基板１１の法線方向から見てＪＦＥＴ層１４を形成する際にｎ型不純物のイオン注入が行われるすべての範囲を意味している。この範囲には、ｐ型不純物の打ち返しによってｐ型の第１ディープ層１５となる部分も含まれる。また、ソース領域１９を形成する際のイオン注入層の形成範囲とは、基板１１の法線方向から見てソース領域１９を形成する際にｎ型不純物のイオン注入が行われるすべての範囲を意味している。この範囲にも、ｐ型不純物の打ち返しによってｐ型のコンタクト領域２０となる部分も含まれる。また、イオン注入層の形成範囲を揃えるとは、同じであることが好ましいが、同じ形成範囲になることを狙って製造されていることを意味し、製造誤差が含まれていても構わない。また、図７中に示した一点鎖線は、ソース領域１９を形成する際のｎ型不純物のイオン注入範囲を示している。

【0074】

このように、ＪＦＥＴ層１４とソース領域１９を形成する際のイオン注入層の形成範囲を揃えると、ＪＦＥＴ層１４やソース領域１９をイオン注入で形成する場合のイオン注入用マスクを共通化させられる。図８Ａ～図８Ｅを参照して、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。なお、図８Ａ～図８Ｅは、図４のうちのセル領域１と繋ぎ部２ｂの断面に相当する製造工程を示している。

【0075】

まず、図８Ａに示す工程では、図６Ａと同様に基板１１の上にバッファ層１２および低濃度層１３を形成したのち、ＪＦＥＴ層１４を形成する。このとき、低濃度層１３の表面にＪＦＥＴ層１４と対応する部分が開口したマスク５１を配置したのちｎ型不純物をイオン注入してＪＦＥＴ層１４を形成することで、セル領域１のみにイオン注入が行われるようにする。続いて、図８Ｂに示すように、ＪＦＥＴ層１４の形成時に使用したマスク５１をそのまま用いて、ｎ型不純物をイオン注入してソース領域１９を形成する。なお、ＪＦＥＴ層１４とソース領域１９の形成については、イオン注入エネルギーを変えることで注入深さを異ならせている。

【0076】

続いて、図８Ｃに示す工程では、図６Ｃと同様の工程を行うことで第１ディープ層１５、ベース層１８およびコンタクト領域２０を形成する。コンタクト領域２０を形成する際には、ソース領域１９がコンタクト領域２０となる部分まで形成された状態になっているが、ｐ型不純物のドーズ量を多くすることでｐ型に打ち返してコンタクト領域２０を形成できる。

【0077】

さらに、図８Ｄに示す工程として図６Ｄと同様の工程を行うことでトレンチ２１を形成したのち第２ディープ層３０を形成する。さらに、図８Ｅに示す工程として図６Ｅと同様の工程を行うことで、ゲート絶縁膜２２の形成工程、ゲート電極２３の形成工程、フィールド酸化膜２４１や層間絶縁膜２４２の形成工程、層間絶縁膜２４２へのコンタクトホール２４２ａ、２４２ｂの形成工程を行う。その後、上部電極２５やゲート配線２６の形成工程、保護膜２７の形成工程、基板１１の裏面側への下部電極２８の形成工程を実施する。これにより、本実施形態にかかるＳｉＣ半導体装置が完成する。

【0078】

以上説明したように、本実施形態では、ＪＦＥＴ層１４やソース領域１９を形成するためのイオン注入層の形成範囲を揃えるようにしている。これにより、ＪＦＥＴ層１４やソース領域１９のイオン注入用マスクを共用でき、製造工程の簡略化、製造コスト削減を図ることが可能となる。

【0079】

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0080】

例えば、上記各実施形態では、繋ぎ部２ｂにおいて、低濃度層１３の表層部にベース層１８やコンタクト領域２０を備える構造とされているが、これらの一方もしくは双方が繋ぎ部２ｂに備えられていない構造とされていても良い。ベース層１８をセル領域１のみに形成する場合、第２実施形態のようにＪＦＥＴ層１４やソース領域１９のイオン注入用マスクを用いてベース層１８を形成することもできる。このようにすれば、ＪＦＥＴ層１４やソース領域１９に加えてベース層１８のイオン注入用マスクについても共用できるため、さらに製造工程の簡略化、製造コスト削減を図ることが可能となる。

【0081】

上記第１実施形態では、繋ぎ部２ｂのうち、ＪＦＥＴ層１４の外周終端位置Ｐｏがゲート配線２６の内周終端位置Ｐｉよりセル領域１側となるようにし、それより外側は、繋ぎ層１５ａが形成されているか、低濃度層１３になっている。つまり、ゲート配線２６の内周終端位置Ｐｉよりも外側において、ＪＦＥＴ層１４を形成していない。これに対して、ゲート配線２６の内周終端位置Ｐｉよりも外側にもＪＦＥＴ層１４を形成しつつ、その部分のｎ型不純物濃度が低濃度層１３以下となるようにしても良い。このように、ＪＦＥＴ層１４が形成されていても、ゲート配線２６の内周終端位置Ｐｉよりも外側においてｎ型不純物濃度を低くすれば、外周領域２でのｐｎ接合を構成するｐ型層とｎ型層の不純物濃度が低くなり、ソース－ドレイン間容量を低減できる。したがって、第１実施形態と同様の効果を得ることができる。

【0082】

また、上記実施形態において、第２ディープ層３０の底面を浅くし、ＪＦＥＴ層１４および第１ディープ層１５内に位置するようにしてもよい。つまり、第２ディープ層３０は、低濃度層１３に達しないように形成されていてもよい。これによれば、第２ディープ層３０から空乏層が伸び難くなるため、オン抵抗の低減を図ることができる。

【0083】

また、上記第１実施形態において、ＪＦＥＴ層１４、第１ディープ層１５、ベース層１８やコンタクト領域２０もしくはソース領域１９についてイオン注入で形成した。これらのうちの一部もしくは全部がエピタキシャル成長によって形成したエピタキシャル層で構成されていてもよい。

【0084】

また、上記実施形態では、ＪＦＥＴ層１４および第１ディープ層１５の表面にベース層１８を形成したが、これらの間に低濃度層１３よりもｎ型不純物濃度が高くされたｎ型の電流分散層を形成しても良い。その場合、電流分散層に加えて、トレンチ２１の両側にｐ型の連結層を形成し、これら電流分散層や連結層の上にベース層１８が形成されるようにしても良い。この場合、連結層を通じて第１ディープ層１５とベース層１８とが連結される構造になる。また、低濃度層１３、ＪＦＥＴ層１４、および電流分散層が繋がり、これらによってドリフト層１７が構成されることになる。このような構造とする場合も、第２ディープ層３０については、第１ディープ層１５より深くまで形成されていても良いし、第１ディープ層１５の厚み内となる深さで形成されていても良い。

【0085】

また、上記実施形態では、セル領域１に備える半導体素子として、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのトレンチゲート構造の縦型ＭＯＳＦＥＴを例に挙げた。しかしながら、これは一例を挙げたに過ぎず、例えばｎチャネルタイプに対して各構成要素の導電型を反転させたｐチャネルタイプのトレンチゲート構造の縦型ＭＯＳＦＥＴとしてもよい。さらに、縦型ＭＯＳＦＥＴではなく、同様の構造の縦型ＩＧＢＴとしてもよい。ＩＧＢＴの場合、上記各実施形態における基板１１の導電型をｎ型からｐ型に変更する以外は、上記実施形態で説明した縦型ＭＯＳＦＥＴと同様である。

【0086】

なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付してある。

【符号の説明】

【0087】

１…セル領域、２…外周領域、２ａ…ガードリング部、２ｂ…繋ぎ部、１１…基板
１３…低濃度層（第１不純物領域）、１４…ＪＦＥＴ層、１５…第１ディープ層
１６…ガードリング、１７…ドリフト層、１８…ベース層、１９…ソース領域
２０…コンタクト領域、２１…トレンチ、２２…ゲート絶縁膜、２３…ゲート電極
２４…層間絶縁膜、２５…上部電極（第１電極）、２６…ゲート配線
２７…保護膜、２８…下部電極（第２電極）、３０…第２ディープ層
Ｐｉ…内周終端位置、Ｐｏ…外周終端位置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】