特開 2024-158156 発振回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024158156

(43)【公開日】2024-11-08

(54)【発明の名称】発振回路

(51)【国際特許分類】

   H03K 3/0231 20060101AFI20241031BHJP

   H03K 4/06 20060101ALI20241031BHJP

【ＦＩ】

H03K3/0231

H03K4/06

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023073116

(22)【出願日】2023-04-27

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100104710

【弁理士】

【氏名又は名称】竹腰 昇

(74)【代理人】

【識別番号】100090479

【弁理士】

【氏名又は名称】井上 一

(74)【代理人】

【識別番号】100124682

【弁理士】

【氏名又は名称】黒田 泰

(74)【代理人】

【識別番号】100166523

【弁理士】

【氏名又は名称】西河 宏晃

(72)【発明者】

【氏名】山口 淑幸

【テーマコード（参考）】

5J300

【Ｆターム（参考）】

5J300AA01

5J300AA26

(57)【要約】

【課題】キャパシターの充放電により発振する発振回路において発振周波数の偏差を低減できる発振回路等を提供すること。
【解決手段】発振回路３００は、基準電圧ＶＲＥＦを生成する基準電圧生成回路１１０と、基準電圧生成回路１１０からの基準電圧ＶＲＥＦが入力され、基準電圧ＶＲＥＦに応じた第１充電電流ＩＣ１を出力する電流源回路１２０と、一端に第１充電電流ＩＣ１が入力される第１キャパシター１３１と、第１キャパシター１３１の一端の電圧ＣＴ１が第１入力端子に入力され、基準電圧生成回路１１０からの基準電圧ＶＲＥＦが第２入力端子に入力される第１コンパレーター１５１と、第１コンパレーター１５１の出力信号ＣＰ１に基づくタイミングで第１キャパシター１３１を放電する第１放電回路１４１と、第１コンパレーター１５１の出力信号ＣＰ１に基づいてクロック信号ＣＬＫを出力するクロック信号出力回路１６０と、を含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

基準電圧を生成する基準電圧生成回路と、
前記基準電圧生成回路からの前記基準電圧が入力され、前記基準電圧に応じた第１充電電流を出力する電流源回路と、
一端に前記第１充電電流が入力される第１キャパシターと、
第１入力端子に、前記第１キャパシターの一端の電圧が入力され、第２入力端子に、前記基準電圧生成回路からの前記基準電圧が入力される第１コンパレーターと、
前記第１コンパレーターの出力信号に基づくタイミングで前記第１キャパシターを放電する第１放電回路と、
前記第１コンパレーターの出力信号に基づいてクロック信号を出力するクロック信号出力回路と、
を含むことを特徴とする発振回路。

【請求項2】

請求項１に記載された発振回路において、
第２キャパシターと、
第１入力端子に、前記第２キャパシターの一端の電圧が入力され、第２入力端子に前記基準電圧が入力される第２コンパレーターと、
前記第２コンパレーターの出力信号に基づくタイミングで前記第２キャパシターを放電する第２放電回路と、
を含み、
前記電流源回路は、前記基準電圧に応じた第２充電電流を前記第２キャパシターの一端へ出力し、
前記クロック信号出力回路は、前記第１コンパレーターの出力信号及び前記第２コンパレーターの出力信号に基づいて前記クロック信号を出力することを特徴とする発振回路。

【請求項3】

請求項２に記載された発振回路において、
前記クロック信号が第１論理レベルであるとき、前記第１放電回路は前記第１キャパシターを放電し、前記第２キャパシターは前記第２充電電流により充電され、前記クロック信号出力回路は、前記第２コンパレーターの出力信号が変化したとき前記クロック信号を前記第１論理レベルから第２論理レベルにし、
前記クロック信号が前記第２論理レベルであるとき、前記第２放電回路は前記第２キャパシターを放電し、前記第１キャパシターは前記第１充電電流により充電され、前記クロック信号出力回路は、前記第１コンパレーターの出力信号が変化したとき前記クロック信号を前記第２論理レベルから前記第１論理レベルにすることを特徴とする発振回路。

【請求項4】

請求項２に記載された発振回路において、
前記クロック信号出力回路は、
前記第１コンパレーターの出力信号がリセット端子に入力され、前記第２コンパレーターの出力信号がセット端子に入力されるＲＳラッチ回路を含み、
前記ＲＳラッチ回路がリセットされたとき第１論理レベルの前記クロック信号を出力し、前記ＲＳラッチ回路がセットされたとき第２論理レベルの前記クロック信号を出力することを特徴とする発振回路。

【請求項5】

請求項４に記載された発振回路において、
前記クロック信号が第１論理レベルのとき、前記第１放電回路が放電動作を行い、
前記クロック信号が第２論理レベルのとき、前記第２放電回路が放電動作を行うことを特徴とする発振回路。

【請求項6】

請求項２に記載された発振回路において、
前記第１キャパシターの容量値をＣ１とし、前記第２キャパシターの容量値をＣ２とし、前記基準電圧をＶＲＥＦとし、前記基準電圧に応じた前記第１充電電流をＶＲＥＦ／α１とし、前記基準電圧に応じた前記第２充電電流をＶＲＥＦ／α２とし、前記クロック信号の周期をＴｓとしたとき、
Ｔｓ＝Ｃ１×α１＋Ｃ２×α２
であることを特徴とする発振回路。

【請求項7】

請求項１に記載された発振回路において、
前記電流源回路は、
前記基準電圧が非反転入力端子に入力され、出力端子が反転入力端子に入力されるアンプ回路と、
一端が前記アンプ回路の出力端子に接続され、他端が低電位側電源ノードに接続される抵抗と、
前記抵抗に流れる電流を可変の電流比でミラーし、ミラー後の電流を前記第１充電電流として出力する電流調整回路と、
を含むことを特徴とする発振回路。

【請求項8】

請求項２に記載された発振回路において、
前記電流源回路は、
前記基準電圧が非反転入力端子に入力され、出力端子が反転入力端子に入力されるアンプ回路と、
一端が前記アンプ回路の出力端子に接続され、他端が低電位側電源ノードに接続される抵抗と、
前記抵抗に流れる電流を可変の電流比でミラーし、ミラー後の電流を前記第１充電電流及び前記第２充電電流として出力する電流調整回路と、
を含むことを特徴とする発振回路。

【請求項9】

請求項７又は８に記載された発振回路において、
前記電流比の情報を記憶する記憶回路を含み、
前記電流調整回路は、
前記抵抗に流れる電流を、前記情報が示す電流比でミラーすることを特徴とする発振回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、発振回路等に関する。

【背景技術】

【0002】

特許文献１には、バンドギャップ基準電圧を出力するバンドギャップ回路と、バンドギャップ基準電圧を電流に変換する電圧電流変換部と、変換された電流により充電されるキャパシターと、キャパシターに充電された電圧と基準電圧とを比較する比較器と、比較器の比較結果に基づいてキャパシターを放電する充放電スイッチと、比較器の比較結果に基づいてクロック信号を出力するＴフリップフロップと、を含むオシレーターが開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１４－３３４２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記特許文献１では、キャパシターの充電電流は、バンドギャップ基準電圧を用いて生成されているが、比較器は、キャパシターに充電された電圧と基準電圧とを比較している。温度等の影響によってバンドギャップ基準電圧と基準電圧が変化するが、その変化の特性が異なることで、発振周波数が変化する恐れがある。

【課題を解決するための手段】

【0005】

本開示の一態様は、基準電圧を生成する基準電圧生成回路と、前記基準電圧生成回路からの前記基準電圧が入力され、前記基準電圧に応じた第１充電電流を出力する電流源回路と、一端に前記第１充電電流が入力される第１キャパシターと、第１入力端子に、前記第１キャパシターの一端の電圧が入力され、第２入力端子に、前記基準電圧生成回路からの前記基準電圧が入力される第１コンパレーターと、前記第１コンパレーターの出力信号に基づくタイミングで前記第１キャパシターを放電する第１放電回路と、前記第１コンパレーターの出力信号に基づいてクロック信号を出力するクロック信号出力回路と、を含む発振回路に関係する。

【図面の簡単な説明】

【0006】

【図1】本実施形態の手法を用いない場合における発振回路の構成例。

【図2】出力回路の詳細構成例。

【図3】本実施形態の手法を用いない場合における発振回路の信号波形例。

【図4】本実施形態における発振回路の第１構成例。

【図5】クロック信号出力回路の詳細構成例。

【図6】本実施形態における発振回路の動作を説明する信号波形例。

【図7】電流源回路の第１詳細構成例。

【図8】発振回路の第２構成例。

【図9】電流源回路の第２詳細構成例。

【図10】ミラー比調整回路の詳細構成例。

【発明を実施するための形態】

【0007】

以下、本開示の好適な実施形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。なお、本実施形態における接続は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子又は能動素子等を介した接続であってもよい。

【0008】

図１は、本実施形態の手法を用いない場合における発振回路の構成例である。発振回路３００は、電流源回路３１０とキャパシター３３０とＮ型トランジスターＴＲＢｃと出力回路３２０とを含む。

【0009】

電流源回路３１０は、バンドギャップリファレンス回路からの基準電圧ＶＲＥＦＢに基づいて充電電流ＩＣＢを出力する。電流源回路３１０は、演算増幅器ＯＰＢとＰ型トランジスターＴＲＢａ、ＴＲＢｂとキャパシターＣＣＢと抵抗ＲＢとを含む。

【0010】

演算増幅器ＯＰＢは、Ｐ型トランジスターＴＲＢａのドレイン電圧が、バンドギャップリファレンス回路からの基準電圧ＶＲＥＦＢと同じ電圧になるように、フィードバック制御する。抵抗ＲＢは、Ｐ型トランジスターＴＲＢａのドレイン電圧を電流に変換する。その電流値は、ＶＲＥＦＢ／ＲＢである。Ｐ型トランジスターＴＲＢｂは、抵抗ＲＢに流れる電流をミラーすることで充電電流ＩＣＢを出力する。ミラー比をｍとしたとき、ＩＣＢ＝ｍ×（ＶＲＥＦＢ／ＲＢ）である。

【0011】

キャパシター３３０の一端に充電電流ＩＣＢが入力されることで、キャパシター３３０が充電される。出力回路３２０は、キャパシター３３０の一端の電圧ＣＴＢに基づいて、Ｎ型トランジスターＴＲＢｃをオン又はオフに制御する制御信号ＳＷＢを出力する。キャパシター３３０は、Ｎ型トランジスターＴＲＢｃがオフのとき充電され、Ｎ型トランジスターＴＲＢｃがオンのとき放電される。キャパシター３３０は周期的に充放電され、出力回路３２０は、その周期的な充放電に基づくクロック信号ＣＬＫＢを出力する。

【0012】

図２は、出力回路の詳細構成例である。出力回路３２０は、コンパレーターＣＰＢａ、ＣＰＢｂとＲＳラッチ回路ＲＳＢとフリップフロップ回路ＦＦＢとを含む。

【0013】

コンパレーターＣＰＢａは、電圧ＣＴＢと基準電圧ＶＨＢとを比較し、その結果である信号ＳＩＢを出力する。コンパレーターＣＰＢｂは、電圧ＣＴＢと、基準電圧ＶＨＢより低い基準電圧ＶＬＢとを比較し、その結果である信号ＲＩＢを出力する。基準電圧ＶＨＢ、ＶＬＢは、バンドギャップリファレンス回路からの基準電圧ＶＲＥＦＢとは異なる基準電圧である。

【0014】

ＲＳラッチ回路ＲＳＢには、信号ＳＩＢがセット信号として入力され、信号ＲＩＢがリセット信号として入力される。ＲＳラッチ回路ＲＳＢの出力信号は、制御信号ＳＷＢである。制御信号ＳＷＢはフリップフロップ回路ＦＦＢのクロック端子に入力され、フリップフロップ回路ＦＦＢは、制御信号ＳＷＢを２分周したクロック信号ＣＬＫＢを出力する。

【0015】

図３は、本実施形態の手法を用いない場合における発振回路の信号波形例である。

【0016】

制御信号ＳＷＢがローレベルのとき、Ｎ型トランジスターＴＲＢｃはオフであるため、キャパシター３３０が充電される。これにより、電圧ＣＴＢが徐々に上昇する。電圧ＣＴＢが基準電圧ＶＨＢに達すると信号ＳＩＢがローレベルからハイレベルになるので、ＲＳラッチ回路ＲＳＢがセットされ、制御信号ＳＷＢがローレベルからハイレベルになる。

【0017】

制御信号ＳＷＢがハイレベルのとき、Ｎ型トランジスターＴＲＢｃはオンであるため、キャパシター３３０が放電される。これにより、電圧ＣＴＢが下降する。電圧ＣＴＢが基準電圧ＶＬＢに達すると信号ＲＩＢがローレベルからハイレベルになるので、ＲＳラッチ回路ＲＳＢがリセットされ、制御信号ＳＷＢがハイレベルからローレベルになる。

【0018】

フリップフロップ回路ＦＦＢは、制御信号ＳＷＢの立ち上がり毎にクロック信号ＣＬＫＢの論理レベルを反転させる。クロック信号ＣＬＫＢの周期ＴＢｓは、制御信号ＳＷＢの周期の２倍である。

【0019】

クロック信号ＣＬＫＢの周期ＴＢｓは、充電電流ＩＣＢの電流値ｎ×（ＶＲＥＦＢ／ＲＢ）、基準電圧ＶＨＢの電圧値、基準電圧ＶＬＢの電圧値、及び放電時間に影響される。周期ＴＢｓが変化すると、クロック信号ＣＬＫＢの発振周波数１／ＴＢｓが変化する。

【0020】

具体的には、充電電流ＩＣＢの電流値は、バンドギャップリファレンス回路からの基準電圧ＶＲＥＦＢによって決まることから、バンドギャップリファレンス電圧の温度依存性に影響を受けている。一方、基準電圧ＶＨＢ及び基準電圧ＶＬＢは、基準電圧ＶＲＥＦＢとは異なる基準電圧であることから、その温度依存性は基準電圧ＶＲＥＦＢの温度依存性と異なっている。このため、充電電流ＩＣＢの温度依存性と基準電圧ＶＨＢ、ＶＬＢの温度依存性とがキャンセルせず、周期ＴＢｓが変化し、クロック信号ＣＬＫＢの発振周波数が変化する恐れがある。図３には、一例として波形例ＣＴＢａを示す。ＣＴＢａは、ＣＴＢに比べて基準電圧ＶＲＥＦＢが高いときの波形例である。基準電圧ＶＲＥＦＢが高くなると、充電電流ＩＣＢの電流値が増加するが、基準電圧ＶＨＢ、ＶＬＢは基準電圧ＶＲＥＦＢとは独立しているため変化しない。この例では、ＣＴＢａの傾きがＣＴＢの傾きより大きくなるため、クロック信号ＣＬＫＢの発振周波数が高くなる。このように、図１及び図２の構成例では、基準電圧ＶＲＥＦＢの変化により発振周波数が変化してしまう。

【0021】

また、クロック信号ＣＬＫＢの周期ＴＢｓには、キャパシター３３０の放電時間が含まれる。この放電時間は、Ｎ型トランジスターＴＲＢｃの温度特性又はプロセス変動等の影響を受けて変化するので、クロック信号ＣＬＫＢの発振周波数が変化する恐れがある。

【0022】

図４は、本実施形態における発振回路の第１構成例である。発振回路１００は、基準電圧生成回路１１０と電流源回路１２０と第１キャパシター１３１と第２キャパシター１３２と第１放電回路１４１と第２放電回路１４２と第１コンパレーター１５１と第２コンパレーター１５２とクロック信号出力回路１６０とを含む。発振回路３００は、例えば、半導体基板に複数の回路素子が集積された集積回路装置に含まれる。

【0023】

基準電圧生成回路１１０は、一定の電圧である基準電圧ＶＲＥＦを生成する。基準電圧生成回路１１０は、例えば、基準電圧ＶＲＥＦとしてバンドギャップリファレンス電圧を生成するバンドギャップリファレンス回路である。但し、後述のように本実施形態では基準電圧ＶＲＥＦが変化しても発振周波数の変化は抑えられる。このため、基準電圧生成回路１１０は、抵抗分圧回路又はレギュレーター等の様々な電圧生成回路であってもよい。

【0024】

電流源回路１２０は、基準電圧ＶＲＥＦに応じた第１充電電流ＩＣ１及び第２充電電流ＩＣ２を生成し、第１充電電流ＩＣ１をノードＮＣＴ１に出力し、第２充電電流ＩＣ２をノードＮＣＴ２に出力する。具体的には、ＩＣ１＝ＶＲＥＦ／α１、ＩＣ２＝ＶＲＥＦ／α２である。α１及びα２の各々は、単位がオームである正の実数であり、その詳細については図７で後述する。第１充電電流ＩＣ１の電流値と第２充電電流ＩＣ２の電流値は、基本的には同じであるが、異なっていてもよい。

【0025】

第１キャパシター１３１の一端は、ノードＮＣＴ１に接続され、他端は、低電位側電源ＶＳＳが供給される低電位側電源ノードに接続される。低電位側電源ＶＳＳの電圧は、例えばグランド電圧である。

【0026】

第２キャパシター１３２の一端は、ノードＮＣＴ２に接続され、他端は、低電位側電源ノードに接続される。なお、第１キャパシター１３１の容量値と第２キャパシター１３２の容量値は、基本的には同じであるが、異なっていてもよい。

【0027】

第１コンパレーター１５１の非反転入力端子は、ノードＮＣＴ１に接続され、反転入力端子は、基準電圧生成回路１１０の出力ノードに接続される。第１コンパレーター１５１は、ノードＮＣＴ１の電圧ＣＴ１と基準電圧ＶＲＥＦとを比較し、その結果を出力信号ＣＰ１として出力する。

【0028】

第２コンパレーター１５２の非反転入力端子は、ノードＮＣＴ２に接続され、反転入力端子は、基準電圧生成回路１１０の出力ノードに接続される。第２コンパレーター１５２は、ノードＮＣＴ２の電圧ＣＴ２と基準電圧ＶＲＥＦとを比較し、その結果を出力信号ＣＰ２として出力する。

【0029】

クロック信号出力回路１６０は、出力信号ＣＰ１及び出力信号ＣＰ２に基づいてクロック信号ＣＬＫを出力する。具体的には、クロック信号出力回路１６０は、出力信号ＣＰ１のエッジでクロック信号ＣＬＫを立ち下げ、出力信号ＣＰ２のエッジでクロック信号ＣＬＫを立ち上げる。

【0030】

第１放電回路１４１は、クロック信号ＣＬＫに基づくタイミングで第１キャパシター１３１を放電する。クロック信号ＣＬＫのエッジタイミングは出力信号ＣＰ１及び出力信号ＣＰ２のエッジタイミングで決まることから、第１放電回路１４１は、出力信号ＣＰ１及び出力信号ＣＰ２に基づくタイミングで第１キャパシター１３１を放電する、とも言える。第１放電回路１４１は、インバーターＩＮＶとＮ型トランジスターＴＲ１とを含む。Ｎ型トランジスターＴＲ１のドレインは、ノードＮＣＴ１に接続され、ソースは、低電位側電源ノードに接続される。インバーターＩＮＶは、クロック信号ＣＬＫの論理反転信号をＮ型トランジスターＴＲ１のゲートへ出力する。

【0031】

第２放電回路１４２は、クロック信号ＣＬＫに基づくタイミングで第２キャパシター１３２を放電する。第２放電回路１４２は、出力信号ＣＰ１及び出力信号ＣＰ２に基づくタイミングで第２キャパシター１３２を放電する、とも言える。第２放電回路１４２は、Ｎ型トランジスターＴＲ２を含む。Ｎ型トランジスターＴＲ２のドレインは、ノードＮＣＴ２に接続され、ソースは、低電位側電源ノードに接続される。

【0032】

図５は、クロック信号出力回路の詳細構成例である。クロック信号出力回路１６０はＲＳラッチ回路１６１である。ＲＳラッチ回路１６１のリセット端子には、第１コンパレーター１５１の出力信号ＣＰ１が入力され、セット端子には、第２コンパレーター１５２の出力信号ＣＰ２が入力される。ＲＳラッチ回路１６１の出力端子から、クロック信号ＣＬＫが出力される。

【0033】

図６は、本実施形態における発振回路の動作を説明する信号波形例である。クロック信号ＣＬＫがハイレベルのとき、第１放電回路１４１のＮ型トランジスターＴＲ１はオフである。このため、第１キャパシター１３１が第１充電電流ＩＣ１により充電され、第１キャパシター１３１の一端の電圧ＣＴ１が上昇する。電圧ＣＴ１が基準電圧ＶＲＥＦに達すると、第１コンパレーター１５１の出力信号ＣＰ１がローレベルからハイレベルになる。これにより、ＲＳラッチ回路１６１がリセットされ、クロック信号ＣＬＫがハイレベルからローレベルになる。

【0034】

クロック信号ＣＬＫがローレベルのとき、第１放電回路１４１のＮ型トランジスターＴＲ１がオンである。Ｎ型トランジスターＴＲ１が第１キャパシター１３１の両端を短絡し、第１キャパシター１３１の電荷を放電する。図６には、放電が瞬時に生じるような電圧ＣＴ１の波形を示しているが、実際には、第１キャパシター１３１の容量値とＮ型トランジスターＴＲ１のオン抵抗で決まる時定数で、放電時間が決まる。

【0035】

また、クロック信号ＣＬＫがローレベルのとき、第２放電回路１４２のＮ型トランジスターＴＲ２はオフである。このため、第２キャパシター１３２が第２充電電流ＩＣ２により充電され、第２キャパシター１３２の一端の電圧ＣＴ２が上昇する。電圧ＣＴ２が基準電圧ＶＲＥＦに達すると、第２コンパレーター１５２の出力信号ＣＰ２がローレベルからハイレベルになる。これにより、ＲＳラッチ回路１６１がセットされ、クロック信号ＣＬＫがローレベルからハイレベルになる。

【0036】

クロック信号ＣＬＫがハイレベルのとき、第１放電回路１４１のＮ型トランジスターＴＲ１はオフである。上述したように、第１キャパシター１３１の一端の電圧ＣＴ１が基準電圧ＶＲＥＦに達すると、クロック信号ＣＬＫがハイレベルからローレベルになる。

【0037】

また、クロック信号ＣＬＫがハイレベルのとき、第２放電回路１４２のＮ型トランジスターＴＲ２がオンである。Ｎ型トランジスターＴＲ２が第２キャパシター１３２の両端を短絡し、第２キャパシター１３２の電荷を放電する。図６には、放電が瞬時に生じるような電圧ＣＴ２の波形を示しているが、実際には、第２キャパシター１３２の容量値とＮ型トランジスターＴＲ２のオン抵抗で決まる時定数で、放電時間が決まる。

【0038】

本実施形態では、クロック信号ＣＬＫの周期Ｔｓは、第１キャパシター１３１の充電時間と第２キャパシター１３２の充電時間との和である。後述のように、充電時間は基準電圧ＶＲＥＦの変化の影響を受けないので、クロック信号ＣＬＫの周期Ｔｓが変化しにくい。バンドギャップリファレンス回路が基準電圧ＶＲＥＦを生成する場合であっても、温度或いはその他の環境要因によって基準電圧ＶＲＥＦは多少変化する。本実施形態によれば、そのような基準電圧ＶＲＥＦの変化にも対応可能である。また、放電時間の影響を受けないことから、放電時間が変化してもクロック信号ＣＬＫの周期Ｔｓに影響しない。以上により、基準電圧ＶＲＥＦが変化した場合であっても、発振周波数の偏差が生じにくい。

【0039】

周期Ｔｓが基準電圧ＶＲＥＦの変化の影響を受けない点について、説明する。周期Ｔｓは下式（１）で表される。なお、Ｃ１は第１キャパシター１３１の容量値であり、Ｃ２は第２キャパシター１３２の容量値である。なお、ＶＳＳ＝０Ｖとする。
Ｔｓ＝（Ｃ１×ＶＲＥＦ）／ＩＣ１＋（Ｃ２×ＶＲＥＦ）／ＩＣ２ ・・・（１）

【0040】

上述したように、第１充電電流はＩＣ１＝ＶＲＥＦ／α１であり、第２充電電流はＩＣ２＝ＶＲＥＦ／α２である。これらを上式（１）に代入すると下式（２）となる。
Ｔｓ＝Ｃ１×α１＋Ｃ２×α２ ・・・（２）

【0041】

このように、コンパレーターの閾値が基準電圧ＶＲＥＦであり、且つ充電電流が基準電圧ＶＲＥＦに比例することから、それらがキャンセルして周期Ｔｓが変化しない。これを波形として示したのが図６のＣＴ１ａ、ＣＴ２ａ、ＣＴ１ｂ及びＣＴ２ｂである。ＣＴ１ａ、ＣＴ２ａは、基準電圧ＶＲＥＦがＶＲＥＦａに上昇したときのキャパシターの電圧ＣＴ１、ＣＴ２の波形例であり、ＣＴ１ｂ、ＣＴ２ｂは、基準電圧ＶＲＥＦがＶＲＥＦｂに低下したときのキャパシターの電圧ＣＴ１、ＣＴ２の波形例である。例えば、電圧ＣＴ１ａの傾きは、第１充電電流ＩＣ１で決まるので、基準電圧ＶＲＥＦａに比例する。第１コンパレーター１５１の閾値は基準電圧ＶＲＥＦａなので、クロック信号ＣＬＫのハイレベル期間は変化しない。即ち、基準電圧ＶＲＥＦがＶＲＥＦａに変化しても、周期Ｔｓに影響しない。

【0042】

図７は、電流源回路の第１詳細構成例である。電流源回路１２０は、アンプ回路１２１と抵抗ＲＡとカレントミラー回路１２２とを含む。

【0043】

アンプ回路１２１は、基準電圧ＶＲＥＦを電流ＩＡに変換し、その電流ＩＡをノードＮＩＡへ出力する。抵抗ＲＡの一端は、ノードＮＩＡに接続され、他端は、低電位側電源ＶＳＳが供給される低電位側電源ノードに接続される。アンプ回路１２１は、ノードＮＩＡの電圧が基準電圧ＶＲＥＦとなるように制御するので、ＩＡ＝ＶＲＥＦ／ＲＡとなる。アンプ回路１２１は、演算増幅器ＯＰＡとＰ型トランジスターＴＡとキャパシターＣＡとを含む。

【0044】

Ｐ型トランジスターＴＡのソースは、高電位側電源ＶＤＤが供給される高電位側電源ノードに接続され、ドレインは、ノードＮＩＡに接続される。高電位側電源ＶＤＤは、低電位側電源ＶＳＳより高い電圧の電源である。演算増幅器ＯＰＡの反転入力端子は、基準電圧生成回路１１０の出力ノードに接続される。即ち、反転入力端子には基準電圧ＶＲＥＦが入力される。演算増幅器ＯＰＡの非反転入力端子は、ノードＮＩＡに接続される。演算増幅器ＯＰＡの出力端子は、Ｐ型トランジスターＴＡのゲートに接続され、Ｐ型トランジスターＴＡのゲートには演算増幅器ＯＰＡの出力電圧ＯＰＡＱが入力される。キャパシターＣＡは、位相補償用のキャパシターである。キャパシターＣＡの一端は、演算増幅器ＯＰＡの出力端子に接続され、他端は、ノードＮＩＡに接続される。

【0045】

なお、アンプ回路１２１全体として見ると、基準電圧ＶＲＥＦが入力される端子が、アンプ回路１２１の非反転入力端子に該当し、アンプ回路１２１の反転入力端子及び出力端子が、ノードＮＩＡに接続されている。

【0046】

カレントミラー回路１２２は、電流ＩＡを所定の電流比でミラーすることで、第１充電電流ＩＣ１及び第２充電電流ＩＣ２を出力する。カレントミラー回路１２２は、Ｐ型トランジスターＴＢ１、ＴＢ２、ＴＣ１及びＴＣ２と、Ｎ型トランジスターＴＢ３及びＴＢ４と、を含む。

【0047】

Ｐ型トランジスターＴＡ及びＴＢ１はカレントミラーを構成している。即ち、Ｐ型トランジスターＴＡのドレイン電流である電流ＩＡがミラーされ、そのミラー電流がＰ型トランジスターＴＢ１のドレイン電流となる。このドレイン電流は、Ｎ型トランジスターＴＢ３のドレイン電流となる。

【0048】

Ｎ型トランジスターＴＢ３及びＴＢ４はカレントミラーを構成している。即ち、Ｎ型トランジスターＴＢ３のドレイン電流がミラーされ、そのミラー電流がＮ型トランジスターＴＢ４のドレイン電流となる。このドレイン電流は、Ｐ型トランジスターＴＢ２のドレイン電流となる。

【0049】

Ｐ型トランジスターＴＢ２及びＴＣ１はカレントミラーを構成している。即ち、Ｐ型トランジスターＴＢ２のドレイン電流がミラーされ、そのミラー電流がＰ型トランジスターＴＣ１のドレイン電流となる。このドレイン電流は、第１充電電流ＩＣ１として出力される。

【0050】

Ｐ型トランジスターＴＢ２及びＴＣ２はカレントミラーを構成している。即ち、Ｐ型トランジスターＴＢ２のドレイン電流がミラーされ、そのミラー電流がＰ型トランジスターＴＣ２のドレイン電流となる。このドレイン電流は、第２充電電流ＩＣ２として出力される。

【0051】

電流ＩＡから第１充電電流ＩＣ１へのミラーの電流比をｎ１とし、電流ＩＡから第２充電電流ＩＣ２へのミラーの電流比をｎ２とする。ｎ１及びｎ２の各々は、０より大きい実数であればよい。このとき、第１充電電流はＩＣ１＝ｎ１×ＩＡ＝ｎ１×（ＶＲＥＦ／ＲＡ）である。上述のＩＣ１＝ＶＲＥＦ／α１において、下式（３）である。第２充電電流はＩＣ２＝ｎ２×ＩＡ＝ｎ２×（ＶＲＥＦ／ＲＡ）である。上述のＩＣ２＝ＶＲＥＦ／α２において、下式（４）である。ｎ１＝ｎ２の場合には、α１＝α２なので、ＩＣ１＝ＩＣ２である。
α１＝ＲＡ／ｎ１ ・・・（３）
α２＝ＲＡ／ｎ２ ・・・（４）

【0052】

本実施形態において、発振回路３００は、基準電圧ＶＲＥＦを生成する基準電圧生成回路１１０と、電流源回路１２０と、第１キャパシター１３１と、第１コンパレーター１５１と、第１放電回路１４１と、クロック信号出力回路１６０と、を含む。電流源回路１２０は、基準電圧生成回路１１０からの基準電圧ＶＲＥＦが入力され、基準電圧ＶＲＥＦに応じた第１充電電流ＩＣ１を出力する。第１キャパシター１３１の一端に、第１充電電流ＩＣ１が入力される。第１コンパレーター１５１の第１入力端子に、第１キャパシター１３１の一端の電圧ＣＴ１が入力され、第２入力端子に、基準電圧生成回路１１０からの基準電圧ＶＲＥＦが入力される。第１放電回路１４１は、第１コンパレーター１５１の出力信号ＣＰ１に基づくタイミングで第１キャパシター１３１を放電する。クロック信号出力回路１６０は、第１コンパレーター１５１の出力信号ＣＰ１に基づいてクロック信号ＣＬＫを出力する。

【0053】

本実施形態によれば、電流源回路１２０が、基準電圧ＶＲＥＦに応じた第１充電電流ＩＣ１を出力し、第１キャパシター１３１が第１充電電流ＩＣ１により充電され、第１コンパレーター１５１が、第１キャパシター１３１の一端の電圧ＣＴ１と基準電圧ＶＲＥＦとを比較する。上式（１）と（２）で説明したように、基準電圧ＶＲＥＦの変化による第１充電電流ＩＣ１の変化と、第１コンパレーター１５１の閾値である基準電圧ＶＲＥＦの変化とがキャンセルするので、発振周波数の偏差が生じにくい。

【0054】

なお、図４には、第１コンパレーター１５１の第１入力端子が非反転入力端子であり、第２入力端子が反転入力端子である例を示した。但し、第１コンパレーター１５１の第１入力端子が反転入力端子であり、第２入力端子が非反転入力端子となるように、発振回路３００が構成されてもよい。

【0055】

また本実施形態では、発振回路３００は、第２キャパシター１３２と第２コンパレーター１５２と第２放電回路１４２とを含む。第２コンパレーター１５２は、第１入力端子に、第２キャパシター１３２の一端の電圧ＣＴ２が入力され、第２入力端子に基準電圧ＶＲＥＦが入力される。第２放電回路１４２は、第２コンパレーター１５２の出力信号ＣＰ２に基づくタイミングで第２キャパシター１３２を放電する。電流源回路１２０は、基準電圧ＶＲＥＦに応じた第２充電電流ＩＣ２を第２キャパシター１３２の一端へ出力する。クロック信号出力回路１６０は、第１コンパレーター１５１の出力信号ＣＰ１及び第２コンパレーター１５２の出力信号ＣＰ２に基づいてクロック信号ＣＬＫを出力する。

【0056】

本実施形態によれば、基準電圧ＶＲＥＦの変化による第２充電電流ＩＣ２の変化と、第２コンパレーター１５２の閾値である基準電圧ＶＲＥＦの変化とがキャンセルするので、発振周波数の偏差が生じにくい。また、第１キャパシター１３１の一端の電圧ＣＴ１が低電位側電源ＶＳＳの電位から基準電圧ＶＲＥＦに達するまでの充電期間と、第２キャパシター１３２の一端の電圧ＣＴ２が低電位側電源ＶＳＳの電位から基準電圧ＶＲＥＦに達するまでの充電期間とによって、クロック信号ＣＬＫの周期Ｔｓが決まる。これにより、周期Ｔｓがキャパシターの放電時間に影響されないので、キャパシターの放電時間が変化しても発振周波数が変化しない。

【0057】

なお、図４には、第２コンパレーター１５２の第１入力端子が非反転入力端子であり、第２入力端子が反転入力端子である例を示した。但し、第２コンパレーター１５２の第１入力端子が反転入力端子であり、第２入力端子が非反転入力端子となるように、発振回路３００が構成されてもよい。

【0058】

また本実施形態では、クロック信号ＣＬＫが第１論理レベルであるとき、第１放電回路１４１は第１キャパシター１３１を放電する。第２キャパシター１３２は第２充電電流ＩＣ２により充電される。クロック信号出力回路１６０は、第２コンパレーター１５２の出力信号ＣＰ２が変化したときクロック信号ＣＬＫを第１論理レベルから第２論理レベルにする。クロック信号ＣＬＫが第２論理レベルであるとき、第２放電回路１４２は第２キャパシター１３２を放電する。第１キャパシター１３１は第１充電電流ＩＣ１により充電される。クロック信号出力回路１６０は、第１コンパレーター１５１の出力信号ＣＰ１が変化したときクロック信号ＣＬＫを第２論理レベルから第１論理レベルにする。

【0059】

本実施形態によれば、第１キャパシター１３１の一端の電圧ＣＴ１が基準電圧ＶＲＥＦに達するまでの充電期間と、第２キャパシター１３２の一端の電圧ＣＴ２が基準電圧ＶＲＥＦに達するまでの充電期間とによって、クロック信号ＣＬＫの周期Ｔｓが決まる。

【0060】

なお、図４と図６には、第１論理レベルがローレベルであり、第２論理レベルがハイレベルである例を示した。但し、第１論理レベルがハイレベルであり、第２論理レベルがローレベルとなるように発振回路３００が構成されてもよい。

【0061】

また本実施形態では、クロック信号出力回路１６０は、ＲＳラッチ回路１６１を含む。ＲＳラッチ回路１６１のリセット端子には、第１コンパレーター１５１の出力信号ＣＰ１が入力され、セット端子には、第２コンパレーター１５２の出力信号ＣＰ２が入力される。クロック信号出力回路１６０、ＲＳラッチ回路１６１がリセットされたとき第１論理レベルのクロック信号ＣＬＫを出力し、ＲＳラッチ回路１６１がセットされたとき第２論理レベルのクロック信号ＣＬＫを出力する。また本実施形態では、クロック信号ＣＬＫが第１論理レベルのとき、第１放電回路１４１が放電動作を行う。クロック信号ＣＬＫが第２論理レベルのとき、第２放電回路１４２が放電動作を行う。

【0062】

本実施形態によれば、クロック信号ＣＬＫが第１論理レベルのとき、第２キャパシター１３２が充電され、第２キャパシター１３２の一端の電圧ＣＴ２が基準電圧ＶＲＥＦに達したとき、ＲＳラッチ回路１６１がセットされ、クロック信号ＣＬＫが第１論理レベルから第２論理レベルになる。クロック信号ＣＬＫが第２論理レベルのとき、第１キャパシター１３１が充電され、第１キャパシター１３１の一端の電圧ＣＴ１が基準電圧ＶＲＥＦに達したとき、ＲＳラッチ回路１６１がリセットされ、クロック信号ＣＬＫが第２論理レベルから第１論理レベルになる。これにより、第１キャパシター１３１の充電期間と、第２キャパシター１３２の充電期間とによって、クロック信号ＣＬＫの周期Ｔｓが決まる。

【0063】

なお、図５には、ＲＳラッチ回路１６１がクロック信号ＣＬＫを出力する例を示した。その場合、第１論理レベルがローレベルであり、第２論理レベルがハイレベルである。但し、ＲＳラッチ回路１６１の出力信号に基づいてクロック信号ＣＬＫが出力されていればよく、第１論理レベルがハイレベルであり、第２論理レベルがローレベルであってもよい。例えば、ＲＳラッチ回路１６１の出力とクロック信号出力回路１６０の出力との間に、何らかのロジック素子が挿入されていてもよい。

【0064】

また本実施形態では、第１キャパシター１３１の容量値をＣ１とし、第２キャパシター１３２の容量値をＣ２とし、基準電圧をＶＲＥＦとし、基準電圧ＶＲＥＦに応じた第１充電電流ＩＣ１をＶＲＥＦ／α１とし、基準電圧ＶＲＥＦに応じた第２充電電流ＩＣ２をＶＲＥＦ／α２とし、クロック信号ＣＬＫの周期をＴｓとする。このとき、Ｔｓ＝Ｃ１×α１＋Ｃ２×α２である。

【0065】

このように、基準電圧ＶＲＥＦの変化による第１充電電流ＩＣ１の変化と、第１コンパレーター１５１の閾値である基準電圧ＶＲＥＦの変化とがキャンセルするので、クロック信号ＣＬＫの周期Ｔｓが変化しにくい。これにより、基準電圧ＶＲＥＦが変化した場合であっても、発振周波数の偏差が生じにくい。

【0066】

図８は、発振回路の第２構成例である。発振回路１００は、記憶回路１７０を更に含む。なお、図４で説明した構成要素と同じ構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

【0067】

記憶回路１７０は、電流源回路１２０における電流ミラーの電流比を示す情報ＭＲＴを記憶する。電流源回路１２０は、可変の電流比で電流ミラーを行うことで第１充電電流ＩＣ１及び第２充電電流ＩＣ２を出力する。その電流比は、情報ＭＲＴによって指示された電流比である。これにより、情報ＭＲＴによって第１充電電流ＩＣ１及び第２充電電流ＩＣ２が調整され、それによってクロック信号ＣＬＫの発振周波数が調整される。記憶回路１７０は、レジスター又はメモリーである。メモリーは、ＲＡＭ等の揮発性メモリー、或いは、ＯＴＰメモリー又はＥＥＰＲＯＭ等の不揮発性メモリーである。ＲＡＭはRandom Access Memoryの略である。ＯＴＰはOne Time Programmableの略である。ＥＥＰＲＯＭはElectrically Erasable Programmable Read Only Memoryの略である。例えば、発振回路３００は、外部から電流比の情報ＭＲＴを受信するインターフェース回路を含み、記憶回路１７０は、その受信された電流比の情報ＭＲＴを記憶する。記憶回路１７０が不揮発性メモリーである場合には、検査工程等において予め電流比の情報ＭＲＴが不揮発性メモリーに格納されてもよい。

【0068】

図９は、電流源回路の第２詳細構成例である。電流源回路１２０は、アンプ回路１２１と抵抗ＲＡと電流調整回路１２５とを含む。なお、図７で説明した構成要素と同じ構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

【0069】

電流調整回路１２５は、ミラー比調整回路１２６と、Ｐ型トランジスターＴＢ２、ＴＣ１及びＴＣ２と、Ｎ型トランジスターＴＢ３及びＴＢ４と、を含む。

【0070】

ミラー比調整回路１２６は、電流比の情報ＭＲＴにより指示される電流比で、電流ＩＡをミラーすることで、電流ＩＢを出力する。この電流ＩＢは、Ｎ型トランジスターＴＢ３のドレイン電流となる。電流ＩＡから電流ＩＢへのミラーの電流比をｎａとし、電流ＩＢから第１充電電流ＩＣ１へのミラーの電流比をｎ１ｂとし、電流ＩＢから第２充電電流ＩＣ２へのミラーの電流比をｎ２ｂとする。このとき、第１充電電流はＩＣ１＝（ｎａ×ｎ１ｂ）×ＩＡであり、第２充電電流はＩＣ２＝（ｎａ×ｎ２ｂ）×ＩＡである。情報ＭＲＴにより電流比ｎａが可変に調整されることで、第１充電電流ＩＣ１及び第２充電電流ＩＣ２が可変に調整される。

【0071】

上記（３）と（４）において、α１＝ＲＡ／（ｎａ×ｎ１ｂ）、α２＝ＲＡ／（ｎａ×ｎ２ｂ）である。これを上式（２）に代入すると下式（５）となる。即ち、電流比の情報ＭＲＴにより電流比ｎａを変えることで、クロック信号ＣＬＫの周期Ｔｓを調整できる、即ちクロック信号ＣＬＫの発振周波数を調整できる。
Ｔｓ＝Ｃ１×ＲＡ／（ｎａ×ｎ１ｂ）＋Ｃ２×ＲＡ／（ｎａ×ｎ２ｂ） ・・・（５）

【0072】

図１０は、ミラー比調整回路の詳細構成例である。ミラー比調整回路１２６は、Ｐ型トランジスターＴＤ１～ＴＤ８、ＴＥ１～ＴＥ８を含む。ここでは、電流比の情報ＭＲＴが８ビットデータＭＲＴ［７：０］である例を説明するが、そのビット数は２以上であればよい。

【0073】

ｉを１以上８以下の整数とする。Ｐ型トランジスターＴＤｉ及びＴＥｉは高電位側電源ノードとＮ型トランジスターＴＢ３のドレインとの間に直列接続される。具体的には、Ｐ型トランジスターＴＤｉのソースは、高電位側電源ノードに接続され、ドレインは、Ｐ型トランジスターＴＥｉのソースに接続される。Ｐ型トランジスターＴＥｉのドレインは、Ｎ型トランジスターＴＢ３のドレインに接続される。Ｐ型トランジスターＴＤｉのゲートは、Ｐ型トランジスターＴＡのゲートに接続され、Ｐ型トランジスターＴＡ及びＴＤｉがカレントミラーを構成する。Ｐ型トランジスターＴＥｉのゲートには、ビットＭＲＴ［ｉ－１］が入力される。ＭＲＴ［ｉ－１］＝０のとき、Ｐ型トランジスターＴＥｉがオンであり、Ｐ型トランジスターＴＤｉのドレイン電流を含む電流ＩＢが出力される。ＭＲＴ［ｉ－１］＝１のとき、Ｐ型トランジスターＴＥｉがオフであり、Ｐ型トランジスターＴＤｉのドレイン電流は遮断される。

【0074】

電流ＩＡからＰ型トランジスターＴＤｉのドレイン電流へのミラーの電流比をｎａｉとする。この電流比は２のべき乗で重み付けされており、一例として、ｎａｉ＝０．２５×２^{（ｉ－１）}である。

【0075】

本実施形態では、電流源回路１２０は、アンプ回路１２１と抵抗ＲＡと電流調整回路１２５とを含む。アンプ回路１２１の非反転入力端子に基準電圧ＶＲＥＦが入力され、反転入力端子に出力端子が接続される。抵抗ＲＡの一端がアンプ回路１２１の出力端子に接続され、他端が低電位側電源ノードに接続される。電流調整回路１２５は、抵抗ＲＡに流れる電流ＩＡを可変の電流比でミラーし、ミラー後の電流を第１充電電流ＩＣ１及び第２充電電流ＩＣ２として出力する。

【0076】

上式（５）で説明したように、電流比を可変に調整することで、クロック信号ＣＬＫの発振周波数を可変に調整可能になる。例えば、クロック信号ＣＬＫを用いる回路の仕様に適合するように、発振周波数を合わせることができる。なお、上式（５）に示すように、電流比を変更しても、クロック信号ＣＬＫの周期Ｔｓは基準電圧ＶＲＥＦに依存しないので、基準電圧ＶＲＥＦが変動した場合であっても発振周波数の偏差が生じないことに変わりはない。

【0077】

また本実施形態では、電流比の情報ＭＲＴを記憶する記憶回路１７０を含む。電流調整回路１２５は、抵抗ＲＡに流れる電流ＩＡを、情報ＭＲＴが示す電流比でミラーする。

【0078】

本実施形態によれば、記憶回路１７０に、所望の発振周波数に対応した電流比の情報ＭＲＴを格納することで、クロック信号ＣＬＫの発振周波数を所望の発振周波数に調整できる。

【0079】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また、基準電圧生成回路、電流源回路、放電回路、クロック信号出力回路、及び発振回路等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0080】

１００…発振回路、１１０…基準電圧生成回路、１２０…電流源回路、１２１…アンプ回路、１２２…カレントミラー回路、１２５…電流調整回路、１２６…ミラー比調整回路、１３１…第１キャパシター、１３２…第２キャパシター、１４１…第１放電回路、１４２…第２放電回路、１５１…第１コンパレーター、１５２…第２コンパレーター、１６０…クロック信号出力回路、１６１…ＲＳラッチ回路、１７０…記憶回路、ＣＬＫ…クロック信号、ＩＣ１…第１充電電流、ＩＣ２…第２充電電流、ＭＲＴ…電流比の情報、Ｔｓ…周期、ＶＲＥＦ…基準電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】