特開 2024-158402 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024158402

(43)【公開日】2024-11-08

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/06 20060101AFI20241031BHJP

   H01L 21/822 20060101ALI20241031BHJP

【ＦＩ】

H01L27/06 311C

H01L27/04 H

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023073568

(22)【出願日】2023-04-27

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100105854

【弁理士】

【氏名又は名称】廣瀬 一

(74)【代理人】

【識別番号】100103850

【弁理士】

【氏名又は名称】田中 秀▲てつ▼

(72)【発明者】

【氏名】田中 公徳

(72)【発明者】

【氏名】山路 将晴

【テーマコード（参考）】

5F038

5F048

【Ｆターム（参考）】

5F038BH07

5F038BH15

5F038BH18

5F038EZ01

5F038EZ02

5F038EZ20

5F048AC03

5F048BA14

5F048BA15

5F048BE02

5F048BE09

5F048CC09

5F048CC13

5F048CC18

(57)【要約】

【課題】保護素子が接続された端子の電圧が急峻に上昇した際に、保護素子の誤動作を防止することができる半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の半導体基体と、半導体基体の上部に設けられた第２導電型の第１ウェル領域と、第１ウェル領域に設けられ、互いに短絡した担体供給領域及びゲート電極をそれぞれ有する複数段のトランジスタを含む保護素子５と、半導体基体の上面側に設けられたＶＣＣパッド４と、半導体基体の上面側に設けられたＡＧＮＤパッド２と、を備え、保護素子５に含まれる最前段のトランジスタの担体受領領域がＶＣＣパッド４に接続され、保護素子５に含まれる最後段のトランジスタの担体供給領域及びゲート電極がＡＧＮＤパッド２に第１配線６を介して接続されている。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１導電型の半導体基体と、
前記半導体基体の上部に設けられた第２導電型の第１ウェル領域と、
前記第１ウェル領域に設けられ、互いに短絡した担体供給領域及びゲート電極をそれぞれ有する複数段のトランジスタを含む保護素子と、
前記半導体基体の上面側に設けられた第１パッドと、
前記半導体基体の上面側に設けられた第２パッドと、
を備え、
前記保護素子に含まれる最前段の前記トランジスタの担体受領領域が前記第１パッドに接続され、前記保護素子に含まれる最後段の前記トランジスタの前記担体供給領域及び前記ゲート電極が前記第２パッドに第１配線を介して接続されている、
半導体装置。

【請求項2】

前記半導体基体の上部に設けられ、前記第２パッドに第２配線を介して接続された第１導電型の基板コンタクト領域を更に備える
請求項１に記載の半導体装置。

【請求項3】

前記第１配線が、前記第２配線と同層で平行に延伸する部分を有する
請求項２に記載の半導体装置。

【請求項4】

前記第１配線が、前記第２配線と異なる層で重なる部分を有する
請求項２に記載の半導体装置。

【請求項5】

前記半導体基体の上面側に設けられ、前記第２パッドに電気的に接続された第３パッドを更に備える
請求項１又は２に記載の半導体装置。

【請求項6】

前記第１パッドが、前記第２パッドよりも前記保護素子の近くに設けられている
請求項１又は２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

特許文献１は、入力保護素子において、被保護素子の入力側に接続された入力端子と電源ラインの間に、ＰチャンネルＭＯＳ型トランジスタからなる保護素子と、ＮチャンネルＭＯＳ型トランジスタからなる保護素子とを直列接続した構成を開示する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１０－３２２６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来のスイッチング制御回路は、静電気放電（ＥＳＤ）等のサージや高電圧から内部回路を保護する保護素子を備える。しかし、保護素子が接続された端子に印加される電圧が急峻に上昇すると、保護素子が誤動作し、大電流が流れる可能性がある。

【0005】

上記問題に鑑み、本開示は、保護素子が接続された端子の電圧が急峻に上昇した際に、保護素子の誤動作を防止することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一態様によれば、第１導電型の半導体基体と、半導体基体の上部に設けられた第２導電型の第１ウェル領域と、第１ウェル領域に設けられ、互いに短絡した担体供給領域及びゲート電極をそれぞれ有する複数段のトランジスタを含む保護素子と、半導体基体の上面側に設けられた第１パッドと、半導体基体の上面側に設けられた第２パッドと、を備え、保護素子に含まれる最前段のトランジスタの担体受領領域が第１パッドに接続され、保護素子に含まれる最後段のトランジスタの担体供給領域及びゲート電極が第２パッドに第１配線を介して接続されている半導体装置であることを要旨とする。

【発明の効果】

【0007】

本開示によれば、保護素子が接続された端子の電圧が急峻に上昇した際に、保護素子の誤動作を防止することができる半導体装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係る半導体装置の回路図である。

【図2】第１実施形態に係る保護素子の回路図である。

【図3】第１実施形態に係る保護素子の他の回路図である。

【図4】第１実施形態に係る駆動用レギュレータの回路図である。

【図5】第１実施形態に係る半導体装置の平面図である。

【図6】図５の領域Ａを拡大した平面図である。

【図7】図６のＡ－Ａ´線で切断した断面図である。

【図8】比較例に係る半導体装置の平面図である。

【図9】図８のＡ－Ａ´線で切断した断面図である。

【図10】図６のＡ－Ａ´線で切断した他の断面図である。

【図11】第１実施形態に係る半導体装置及び比較例に係る半導体装置のタイミングチャートである。

【図12】第２実施形態に係る半導体装置の平面図である。

【発明を実施するための形態】

【0009】

以下、図面を参照して、本開示の第１及び第２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれる。また、以下に示す第１及び第２実施形態は、本開示の技術的思想を具体化するための装置や方法を例示するものであって、本開示の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。

【0010】

本明細書において、「担体供給領域」とは、電界効果トランジスタ（ＦＥＴ）又は静電誘導トランジスタ（ＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域等の主電流を構成する多数キャリアを供給する半導体領域を意味する。また、ダイオード、静電誘導（ＳＩ）サイリスタ又はゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域が担体供給領域となる。また、「担体受領領域」とは、ＦＥＴ又はＳＩＴのドレイン領域、ＩＧＢＴのコレクタ領域等の主電流を構成する多数キャリアを受領する半導体領域を意味する。ダイオード、ＳＩサイリスタ又はＧＴＯサイリスタにおいてはカソード領域が担体受領領域として機能する。

【0011】

また、本明細書において、上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。

【0012】

また、本明細書において、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味する。

【0013】

（第１実施形態）
＜半導体装置の回路＞
第１実施形態に係る半導体装置（半導体集積回路）として、所定の入力電圧から目的レベルの出力電圧を負荷に生成するＬＣＣ電流共振型の電源回路であるスイッチング電源回路を一例として説明する。第１実施形態に係る半導体装置は、図１に示すように、スイッチング素子Ｓ１，Ｓ２と、トランス１１８と、スイッチング制御回路（制御回路）１００とを備える。

【0014】

なお、第１実施形態に係る半導体装置は、図１に示した構成のすべてを含んでもよく、図１に示した構成の一部のみを含んでもよい。例えば、第１実施形態に係る半導体装置は、スイッチング素子Ｓ１，Ｓ２及びトランス１１８を備えず、制御回路１００を備える構成としてもよい。或いは、第１実施形態に係る半導体装置は、トランス１１８を備えず、スイッチング素子Ｓ１，Ｓ２及び制御回路１００を備える構成としてもよい。

【0015】

スイッチング素子Ｓ１は、高電位側（ハイサイド側）のパワートランジスタである。スイッチング素子Ｓ２は、低電位側（ローサイド側）のパワートランジスタである。図１では、スイッチング素子Ｓ１，Ｓ２がｎチャネルＭＯＳＦＥＴで構成されている場合を例示するが、ｐチャネルＭＯＳＦＥＴやＩＧＢＴで構成されていてもよい。スイッチング素子Ｓ１，Ｓ２は互いに直列接続されて、ハーフブリッジ回路を構成している。スイッチング素子Ｓ１のドレインには入力電位が印加される。スイッチング素子Ｓ１のソースにはスイッチング素子Ｓ２のドレインが接続されている。スイッチング素子Ｓ２のソースは接地されている。

【0016】

トランス１１８は、１次コイルＬ１と、１次コイルＬ１に同極性で電磁結合した補助コイルＬ２を含む。１次コイルＬ１の一端は、スイッチング素子Ｓ１のソースとスイッチング素子Ｓ２のドレインとの接続点に接続されている。１次コイルＬ１の他端は、コンデンサＣ１４を介してスイッチング素子Ｓ２のソースに接続されると共に、接地されている。１次コイルＬ１の両端の電圧は、スイッチング素子Ｓ１，Ｓ２のスイッチング動作により変化する。

【0017】

補助コイルＬ２は、１次コイルＬ１の両端の電圧の変化に応じて電圧を発生させる。図１では図示を省略するが、トランス１１８は、１次コイルＬ１に異極性で電磁結合された２次コイルを更に含む。２次コイルは、１次コイルＬ１の両端の電圧の変化に応じて電圧を発生させる。

【0018】

制御回路１００は、スイッチング素子Ｓ１，Ｓ２のスイッチング動作を制御する。制御回路１００は、ＶＢ端子１１１、ＨＯ端子１１２、ＶＳ端子１１３、ＬＯ端子１１４、ＲＥＧ端子１１５、ＶＣＣ端子１１６及びＧＮＤ端子１１７を備える。

【0019】

ＶＢ端子１１１は、電源電位ＶＢが印加される端子である。ＶＢ端子１１１には、コンデンサＣ１１の一端が接続されている。コンデンサＣ１１は、電源電位ＶＢを安定化させる機能を有する。更に、ＶＢ端子１１１には、ダイオードＤ１１のカソードが接続されている。

【0020】

ＨＯ端子１１２は、ハイサイド側のスイッチング素子Ｓ１を駆動する駆動信号ＨＯが出力される端子である。ＨＯ端子１１２には、スイッチング素子Ｓ１のゲートが接続されている。

【0021】

ＶＳ端子１１３は、電源電位ＶＢよりも低い基準電位ＶＳが印加される端子である。スイッチング素子Ｓ２がオンすると、基準電位ＶＳとして接地電位が印加され、スイッチング素子Ｓ１がオンすると、基準電位ＶＳとして入力電位が印加される。ＶＳ端子１１３には、スイッチング素子Ｓ１のソースとスイッチング素子Ｓ２のドレインとの接続点、及びコンデンサＣ１１の他端が接続されている。

【0022】

ＬＯ端子１１４は、ローサイド側のスイッチング素子Ｓ２を駆動する駆動信号ＬＯが出力される端子である。ＬＯ端子１１４には、スイッチング素子Ｓ２のゲートが接続されている。

【0023】

ＲＥＧ端子１１５は、電源電位ＶＢよりも低い電源電位ＲＥＧを出力する端子である。ＲＥＧ端子１１５には、コンデンサＣ１２の一端と、ダイオードＤ１１のアノードが接続されている。コンデンサＣ１２は、電源電位ＲＥＧを安定化させる機能を有する。ダイオードＤ１１は、スイッチング素子Ｓ２がオンし、基準電位ＶＳが接地電圧となる場合に、電源電位ＲＥＧに基づいてコンデンサＣ１１を充電する。

【0024】

ＶＣＣ端子１１６は、補助コイルＬ２からの電圧に応じた、電源電位ＶＢよりも低い電源電位ＶＣＣが印加される端子である。ＶＣＣ端子１１６には、ダイオードＤ１２のカソード及びコンデンサＣ１３の一端が接続されている。ダイオードＤ１２のアノードには、補助コイルＬ２の一端が接続されている。コンデンサＣ１３の他端には、コンデンサＣ１２の他端及び補助コイルＬ２の他端が接続されると共に、接地されている。

【0025】

ＧＮＤ端子１１７は、電源電位ＶＢ、電源電位ＲＥＧ、電源電位ＶＣＣ及び基準電位ＶＳよりも低い接地電位ＧＮＤが印加される端子である。ＧＮＤ端子１１７は、例えば制御回路１００が設けられる装置の筐体等に接続される。

【0026】

制御回路１００は、出力段素子Ｔ１１，Ｔ１２と、出力段素子Ｔ１１，Ｔ１２を駆動する高電位側駆動回路（ハイサイドドライバ）１０１を備える。出力段素子Ｔ１１がｐチャネルＭＯＳＦＥＴで構成され、出力段素子Ｔ１２がｎチャネルＭＯＳＦＥＴで構成されて、出力段素子Ｔ１１，Ｔ１２がＣＭＯＳ回路を構成する。

【0027】

出力段素子Ｔ１１のゲートは、ハイサイドドライバ１０１に接続されている。出力段素子Ｔ１１のソースは、ＶＢ端子１１１及びハイサイドドライバ１０１に接続されている。出力段素子Ｔ１１のドレインは、ＨＯ端子１１２及び出力段素子Ｔ１２のドレインに接続されている。出力段素子Ｔ１２のゲートは、ハイサイドドライバ１０１に接続されている。出力段素子Ｔ１２のソースは、ＶＳ端子１１３及びハイサイドドライバ１０１に接続されている。

【0028】

ハイサイドドライバ１０１は、ＶＳ端子１１３に印加される基準電位ＶＳを基準電位とし、ＶＢ端子１１１に印加される電源電位ＶＢを電源電位として動作する。ハイサイドドライバ１０１は、出力段素子Ｔ１１，Ｔ１２を駆動する駆動信号を出力段素子Ｔ１１，Ｔ１２のゲートに出力する。

【0029】

更に、第１実施形態に係る半導体装置は、出力段素子Ｔ２１，Ｔ２２と、出力段素子Ｔ２１，Ｔ２２を駆動する低電位側駆動回路（ローサイドドライバ）１０２を備える。出力段素子Ｔ２１がｐチャネルＭＯＳＦＥＴで構成され、出力段素子Ｔ２２がｎチャネルＭＯＳＦＥＴで構成されて、出力段素子Ｔ２１，Ｔ２２がＣＭＯＳ回路を構成する。

【0030】

出力段素子Ｔ２１のゲートは、ローサイドドライバ１０２に接続されている。出力段素子Ｔ２１のソースは、ＲＥＧ端子１１５及びローサイドドライバ１０２に接続されている。出力段素子Ｔ２１のドレインは、ＬＯ端子１１４及び出力段素子Ｔ２２のドレインに接続されている。出力段素子Ｔ２２のゲートは、ローサイドドライバ１０２に接続されている。出力段素子Ｔ２２のソースは、接地されている。

【0031】

ローサイドドライバ１０２は、ＧＮＤ端子１１７に印加される接地電位を基準電位とし、ＲＥＧ端子１１５に印加される電源電位ＲＥＧを電源電位として動作する。ローサイドドライバ１０２は、出力段素子Ｔ２１，Ｔ２２を駆動する駆動信号を出力段素子Ｔ２１，Ｔ２２のゲートに出力する。

【0032】

更に、第１実施形態に係る半導体装置は、保護素子１１０と、ローサイドドライバ１０２用のレギュレータ（駆動用レギュレータ）１０３と、内部電源用のレギュレータ（内部電源用レギュレータ）１０４を備える。

【0033】

保護素子１１０の一端は、ＶＣＣ端子１１６、駆動用レギュレータ１０３及び内部電源用レギュレータ１０４に接続され、保護素子１１０の他端は、接地されている。保護素子１１０は、ＶＣＣ端子１１６にＥＳＤ等のサージや高電圧が印加された際に、サージや高電圧を引き抜くことにより、駆動用レギュレータ１０３及び内部電源用レギュレータ１０４等のＶＣＣ端子１１６に接続されている内部回路を保護する機能を有する。

【0034】

保護素子１１０は、図２に示すように、互いに直列接続された複数段（５段）のダイオードＤ１～Ｄ５を含む。保護素子１１０を構成するダイオードの数（段数）は限定されず、少なくとも２段以上あればよい。ダイオードの数（段数）が多いほど、耐圧が高くなる。最前段（１段目）のダイオードＤ１のカソードがＶＣＣ端子１１６に接続されている。最後段（５段目）のダイオードＤ５のアノードが接地されている。

【0035】

保護素子１１０を構成するダイオードＤ１～Ｄ５は、図３に示すように、複数段（５段）のトランジスタＴ１～Ｔ５で構成されている。トランジスタＴ１～Ｔ５は、ｎチャネルＭＯＳＦＥＴで構成されている。トランジスタＴ１～Ｔ５のそれぞれにおいて、ゲートとソースが短絡されているため、図２に示したダイオードＤ１～Ｄ５として機能する。

【0036】

最前段（１段目）のトランジスタＴ１のドレインがＶＣＣ端子１１６に接続されている。１段目のトランジスタＴ１のソースが２段目のトランジスタＴ２のドレインに接続されている。２段目のトランジスタＴ２のソースが３段目のトランジスタＴ３のドレインに接続されている。３段目のトランジスタＴ３のソースが４段目のトランジスタＴ４のドレインに接続されている。４段目のトランジスタＴ４のソースが５段目のトランジスタＴ５のドレインに接続されている。５段目のトランジスタＴ５のソースが接地されている。

【0037】

図１に示した駆動用レギュレータ１０３は、ＲＥＧ端子１１５、出力段素子Ｔ２１のソース及びローサイドドライバ１０２に接続されている。更に、駆動用レギュレータ１０３は、ＶＣＣ端子１１６、内部電源用レギュレータ１０４及び保護素子１１０に接続されている。

【0038】

駆動用レギュレータ１０３は、電源電位ＶＣＣを電圧降下させて電源電位ＶＣＣよりも低い電源電位ＲＥＧを出力する。駆動用レギュレータ１０３は、図４に示すように、オペアンプ１０５と、トランジスタＴ４１，Ｔ４２と、抵抗Ｒ１～Ｒ３を含む。トランジスタＴ４１，Ｔ４２は、例えばｐチャネルＭＯＳＦＥＴで構成されている。

【0039】

オペアンプ１０５は、抵抗Ｒ１，Ｒ２の接続点の電位Ｖｄｉｖが、反転入力に印加される電位Ｖｒｅｆとなるように、トランジスタＴ４１のゲート電位を出力する。オペアンプ１０５は、非反転入力に印加される電位Ｖｄｉｖに基づいて、トランジスタＴ４１のゲート電位を出力する。

【0040】

トランジスタＴ４１は、オペアンプ１０５からのゲート電位に基づいて、電源電位ＶＣＣを電圧降下させた電源電位ＲＥＧを出力する。抵抗Ｒ１，Ｒ２は、互いに直列接続され、一端に電源電位ＲＥＧが印加され、他端は接地される。抵抗Ｒ１，Ｒ２は、抵抗Ｒ１，Ｒ２の接続点において電位Ｖｄｉｖを出力する。

【0041】

トランジスタＴ４２は、トランジスタＴ４１に流れる電流に応じた電流を流す。トランジスタＴ４２のゲートにはトランジスタＴ４１のゲート電位が印加される。トランジスタＴ４２のソースには抵抗Ｒ３を介して電源電位ＶＣＣが印加される。トランジスタＴ４２のドレインには電源電位ＲＥＧが印加される。

【0042】

図１に示した内部電源用レギュレータ１０４は、電源電位ＶＣＣを電圧降下させて、電源電位ＶＣＣよりも低い内部電源回路用の電源電圧を出力する。内部電源用レギュレータ１０４は、図４に示した駆動用レギュレータ１０３と同様の構成であってよい。

【0043】

＜半導体装置の構造＞
図５は、第１実施形態に係る半導体装置の制御回路１００の要素を１チップに集積した半導体チップ１の平面レイアウトを示す。半導体チップ１は、略矩形の平面パターンを有する。半導体チップ１は、アナログ接地パッド（ＡＧＮＤパッド）２、パワー接地パッド（ＰＧＮＤパッド）３、基準電位パッド（ＶＣＣパッド）４及び保護素子５を備える。図５では便宜的に、ＡＧＮＤパッド２、ＰＧＮＤパッド３、ＶＣＣパッド４及び保護素子５以外の要素の図示を省略している。

【0044】

また、図５の例では、半導体装置が図１で示したスイッチング素子Ｓ１，Ｓ２及びトランス１１８を備えず、制御回路１００を備える構成である。この場合、図１で示した制御回路１００のＶＢ端子１１１、ＨＯ端子１１２、ＶＳ端子１１３、ＬＯ端子１１４、ＲＥＧ端子１１５、ＶＣＣ端子１１６及びＧＮＤ端子１１７等の端子は、半導体装置のパッケージに取り付けられる外部出力端子となる。図５では、制御回路１００の外部接続端子のうち、ＶＣＣ端子１１６及びＧＮＤ端子１１７のみを示している。また、図５ではパッケージは図示を省略している。

【0045】

ＰＧＮＤパッド３は、ローサイドドライバ１０２専用の接地用パッドである。ＰＧＮＤパッド３には、図１に示したローサイドドライバ１０２が接続されている。ＰＧＮＤパッド３は、ボンディングワイヤ３６を介してＧＮＤ端子１１７に電気的に接続され、接地電位ＧＮＤが印加される。

【0046】

ＡＧＮＤパッド２は、ＰＧＮＤパッド３の近傍に、ＰＧＮＤパッド３から離間して設けられている。ＡＧＮＤパッド２は、ローサイドドライバ１０２以外の制御回路１００の要素（回路）用の接地用パッドである。ローサイドドライバ１０２以外の回路としては、例えば５Ｖ耐圧ＭＯＳ等の低耐圧トランジスタや抵抗である。ＡＧＮＤパッド２は、ボンディングワイヤ３５を介してＧＮＤ端子１１７に電気的に接続され、接地電位ＧＮＤが印加される。ＡＧＮＤパッド２は、ＡＧＮＤパッド２とＧＮＤ端子１１７とを接続するボンディングワイヤ３５、ＧＮＤ端子１１７、及びＧＮＤ端子１１７とＰＧＮＤパッド３とを接続するボンディングワイヤ３６を介して、ＰＧＮＤパッド３に電気的に接続されている。

【0047】

ＶＣＣパッド４は、ＡＧＮＤパッド２及びＰＧＮＤパッド３から離間して、ＡＧＮＤパッド２及びＰＧＮＤパッド３よりも保護素子５の近くに設けられている。ＶＣＣパッド４は、ＶＣＣ端子１１６にボンディングワイヤ３７を介して電気的に接続され、電源電位ＶＣＣが印加される。

【0048】

保護素子５は、図１に示した保護素子１１０に対応する。保護素子５は、配線６を介してＡＧＮＤパッド２に接続され、配線３２を介して、ＶＣＣパッド４に接続されている。配線６は、半導体チップ１の外周に沿って延伸するように設けられている。ＡＧＮＤパッド２には、配線７が接続されている。配線７は、半導体チップ１の外周に沿って、配線６と並列して延伸し、保護素子５の近傍まで設けられている。配線６、配線７及び配線３２は、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の金属配線（メタル配線）で構成されている。

【0049】

図６は、図５の保護素子５を囲む領域Ａを拡大した平面図であり、メタル配線のうち、配線６及び配線７のみを示している。図７は、図６のＡ－Ａ´線で切断した部分を含む断面図であり、ＡＧＮＤパッド２及びＰＧＮＤパッド３も図示している。

【0050】

半導体チップ１は、第１導電型（ｐ型）の半導体基体１１を備える。半導体基体１１は、図１に示したＧＮＤ端子１１７に接続されて接地電位ＧＮＤで固定されていてよい。半導体基体１１は、例えばシリコン（Ｓｉ）基板で構成されている。なお、半導体基体１１は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）、ガリウムヒ素（ＧａＡｓ）、ダイヤモンド等の半導体基板で構成されていてもよい。また、半導体基体１１は、半導体基板と、半導体基板上に設けられたｐ型のエピタキシャル層とで構成されていてもよい。

【0051】

図７では、半導体基体１１の上面よりも上方の部材の配置は、Ａ－Ａ´線の位置から適宜変更している。また、図６及び図７では、図３に示した保護素子５を構成する５段のトランジスタＴ１～Ｔ５のうち、１段目のトランジスタＴ１から３段目のトランジスタＴ３に対応するトランジスタが設けられた領域を省略し、４段目のトランジスタＴ４に対応するトランジスタ２１と、５段目のトランジスタＴ５に対応するトランジスタ２２を示している。

【0052】

図６及び図７に示すように、半導体基体１１の上面側（上部）には、第２導電型（ｎ型）のウェル領域１２が設けられている。図６で模式的に示すように、半導体基体１１及びウェル領域１２により寄生容量Ｃ１が形成されている。図７に示すように、ウェル領域１２は、略矩形の平面パターンを有する。

【0053】

図６及び図７に示すように、ウェル領域１２の上面側（上部）には、ｐ型のウェル領域１５ａ，１５ｂが互いに離間して設けられている。図６で模式的に示すように、ウェル領域１５ａ及びウェル領域１２により寄生容量Ｃ２が形成され、ウェル領域１５ｂ及びウェル領域１２により寄生容量Ｃ３が形成されている。図７に示すように、ウェル領域１５ａ，１５ｂは、略矩形の平面パターンを有する。

【0054】

図６及び図７に示すように、ウェル領域１５ａには、４段目のトランジスタ２１が設けられている。トランジスタ２１は、ウェル領域１５ａの上面側（上部）に設けられたｎ^＋型の担体受領領域（ドレイン領域）１６ａ、ｎ^＋型の担体供給領域（ソース領域）１７ａ及びｐ^＋型のコンタクト領域１８ａを備える。ドレイン領域１６ａは、ソース領域１７ａ及びコンタクト領域１８ａから離間して設けられている。ソース領域１７ａ及びコンタクト領域１８ａは互いに接している。図７で模式的に示すように、ソース領域１７ａ、ウェル領域１５ａに及びウェル領域１２により、寄生ｎｐｎバイポーラトランジスタＴ３１が形成されている。

【0055】

ドレイン領域１６ａ及びソース領域１７ａに挟まれたウェル領域１５ａの上面側には、ゲート絶縁膜１９ａを介してゲート電極２０ａが設けられている。図７に示すように、ドレイン領域１６ａ、ソース領域１７ａ、コンタクト領域１８ａ及びゲート電極２０ａは、互いに平行に延伸する略直線状の平面パターンを有する。

【0056】

図６に示すように、半導体基体１１の上面側には絶縁膜２３が設けられている。４段目のトランジスタ２１のドレイン領域１６ａには、絶縁膜２３のコンタクトホールに設けられたビア１０ａを介して、絶縁膜２３の内部に設けられた配線１０が接続されている。配線１０には、図示を省略するが、３段目のトランジスタのゲート電極、ソース領域及びコンタクト領域が接続されている。

【0057】

４段目のトランジスタ２１のゲート電極２０ａ、ソース領域１７ａ及びコンタクト領域１８ａには、絶縁膜２３のコンタクトホールに設けられたビア８ａ～８ｃを介して、絶縁膜２３の内部に設けられた配線８の一端が接続されている。４段目のトランジスタ２１のゲート電極２０ａ、ソース領域１７ａ及びコンタクト領域１８ａは、ビア８ａ～８ｃ及び配線８を介して互いに短絡している。配線８の他端には、絶縁膜２３のコンタクトホールに設けられたビア８ｄを介して、５段目のトランジスタ２２のドレイン領域１６ｂが接続されている。図７では、絶縁膜２３、ビア１０ａ、配線１０、ビア８ａ～８ｄ、配線８の図示を省略している。

【0058】

図６及び図７に示すように、ウェル領域１５ｂには、５段目のトランジスタ２２が設けられている。トランジスタ２２は、ウェル領域１５ｂの上面側（上部）に設けられたｎ^＋型の担体受領領域（ドレイン領域）１６ｂ、ｎ^＋型の担体供給領域（ソース領域）１７ｂ及びｐ^＋型のコンタクト領域１８ｂを備える。ドレイン領域１６ｂは、ソース領域１７ｂ及びコンタクト領域１８ｂから離間して設けられている。ソース領域１７ｂ及びコンタクト領域１８ｂは互いに接している。図７で模式的に示すように、ソース領域１７ｂ、ウェル領域１５ｂに及びウェル領域１２により、寄生ｎｐｎバイポーラトランジスタＴ３２が形成されている。

【0059】

ドレイン領域１６ｂ及びソース領域１７ｂに挟まれたウェル領域１５ｂの上面側には、ゲート絶縁膜１９ｂを介してゲート電極２０ｂが設けられている。図７に示すように、ドレイン領域１６ｂ、ソース領域１７ｂ、コンタクト領域１８ｂ及びゲート電極２０ｂは、互いに平行に延伸する略直線状の平面パターンを有する。

【0060】

図６及び図７に示すように、５段目のトランジスタ２２のゲート電極２０ｂ、ソース領域１７ｂ及びコンタクト領域１８ｂには、絶縁膜２３のコンタクトホールに設けられたビア６ａ～６ｃを介して、絶縁膜２３の内部に設けられた下層配線層６１の一端が接続されている。５段目のトランジスタ２２のゲート電極２０ｂ、ソース領域１７ｂ及びコンタクト領域１８ｂは、ビア６ａ～６ｃ及び下層配線層６１を介して、互いに短絡している。下層配線層６１の他端には、絶縁膜２３のコンタクトホールに設けられたビア６ｄを介して、絶縁膜２３の内部で下層配線層６１よりも上層に設けられた上層配線層６２の一端が接続されている。上層配線層６２の他端には、絶縁膜２３のコンタクトホールに設けられたビア６ｅを介して、ＡＧＮＤパッド２が接続されている。

【0061】

下層配線層６１及び上層配線層６２により配線６が構成されている。なお、配線６としては、互いに異なる高さの下層配線層６１及び上層配線層６２を設けずに、ビア６ａ～６ｃに一端が接続され、ビア６ｅに他端が接続された単層の配線で構成してもよい。

【0062】

図６及び図７に示すように、ウェル領域１２の上面側（上部）には、ウェル領域１２よりも高不純物濃度の第２導電型（ｎ型）のウェル領域１３ａ～１３ｃが互いに離間して設けられている。ウェル領域１３ａ，１３ｂは、ウェル領域１５ａを挟むように設けられている。ウェル領域１３ｂ，１３ｃは、ウェル領域１５ｂを挟むように設けられている。図７に示すように、ウェル領域１３ａ～１３ｃは、互いに平行に延伸する略直線状の平面パターンを有する。ウェル領域１３ａ～１３ｃの上面側には、ウェル領域１３ａ～１３ｃよりも高不純物濃度の第２導電型（ｎ^＋型）のコンタクト領域（ピックアップ領域）１４ａ～１４ｃが設けられている。コンタクト領域１４ａ～１４ｃには、図１に示したＶＣＣ端子１１６が接続され、電源電位ＶＣＣが印加される。

【0063】

なお、図示を省略するが、ウェル領域１５ａのウェル領域１５ｂが設けられた側とは反対側には、１～３段目のトランジスタがそれぞれ設けられた３つのｎ型のウェル領域が設けられている。１～３段目のトランジスタは、４段目のトランジスタ２１及び５段目のトランジスタ２２と同様の構成を有する。１段目のトランジスタのドレイン領域（不図示）には、絶縁膜２３のコンタクトホールに設けられたビア（不図示）を介して、絶縁膜２３の内部に設けられた図５に示した配線３２を介して、ＶＣＣパッド４が接続されている。図示を省略するが、ＶＣＣパッド４は、半導体基体１１の上面側に絶縁膜を介して設けられている。

【0064】

また、１～３段目のトランジスタのそれぞれを挟むように、ウェル領域１３ａ～１３ｃと同様のｎ型のウェル領域が設けられ、ウェル領域の上面側にはｎ^＋型のコンタクト領域が設けられている。ｎ^＋型のコンタクト領域には、図１に示したＶＣＣ端子１１６が接続され、電源電位ＶＣＣが印加される。

【0065】

図６及び図７に示すように、半導体基体１１の上面側（上部）には、ウェル領域１２から離間して、半導体基体１１よりも高不純物濃度のｐ^＋型の基板コンタクト領域１８が設けられている。基板コンタクト領域１８には、５Ｖ耐圧ＭＯＳ等の低耐圧トランジスタや抵抗等も接続されている。基板コンタクト領域１８には、絶縁膜２３のコンタクトホールに設けられたビア７ａを介して、絶縁膜２３の内部に設けられた配線７が接続されている。配線７は、絶縁膜２３のコンタクトホールに設けられたビア７ｂを介してＡＧＮＤパッド２に接続されている。

【0066】

図６では、配線７は、下層配線層６１と同層に設けられている場合を例示するが、上層配線層６２と同層に設けられていてもよい。例えば、配線７及び上層配線層６２が互いに同層に設けられ、水平方向において離間して平行に延伸する部分を有していてよい。

【0067】

図５及び図７に示すように、半導体基体１１の上面側に絶縁膜９を介してＡＧＮＤパッド２及びＰＧＮＤパッド３が設けられている。ＡＧＮＤパッド２はボンディングワイヤ３５及びボンディングワイヤ３６を介してＰＧＮＤパッド３と接続されている。

【0068】

＜比較例＞
図８に、比較例に係る半導体装置の半導体チップ１の平面レイアウトを示し、図９に、図８のＡ－Ａ´線で切断した断面を示す。図８及び図９に示すように、比較例に係る半導体装置では、保護素子５の５段目のトランジスタ２２のゲート電極２０ｂ、ソース領域１７ｂ及びコンタクト領域１８ｂの接続先がＡＧＮＤパッド２ではなく、ｐ^＋型の基板コンタクト領域１８である点が、図５～図７に示した第１実施形態に係る半導体装置と異なる。５段目のトランジスタ２２のゲート電極２０ｂ、ソース領域１７ｂ及びコンタクト領域１８ｂには、ビア６ａ～６ｃを介して、配線６ｘの一端が接続されている。配線６ｘの他端には、ビア６ｙを介して、基板コンタクト領域１８が接続されている。このように比較例では、５段目のトランジスタ２２のゲート電極２０ｂ、ソース領域１７ｂ及びコンタクト領域１８ｂは、基板コンタクト領域１８を介してＡＧＮＤパッド２に接続されている。

【0069】

比較例に係る半導体装置において、ＶＣＣ端子１１６に印加される電源電位ＶＣＣがＥＳＤ等のサージや高電圧により急峻に上昇したタイミングと、出力段素子Ｔ２２がオン状態となるタイミングが重なると、保護素子５の５段目のトランジスタ２２のソース電位が持ち上がり、保護素子５が誤動作でオンしてしまい、大電流が流れて破壊に至る可能性がある。

【0070】

具体的には、ＶＣＣ端子１１６に印加される電源電位ＶＣＣが急峻に上昇すると、図９に示すように、半導体基体１１に変位電流Ｉ１が流れる。変位電流Ｉ１が流れると、半導体基体１１の抵抗Ｒ３により、半導体基体１１の基板電位が持ち上がる。半導体基体１１の基板電位の持ち上がりが、基板コンタクト領域１８に伝わる。電源電位ＶＣＣが急峻に上昇すると、寄生容量Ｃ３を通じて変位電流が寄生ｎｐｎバイポーラトランジスタＴ３２のベースに流れ込み、寄生ｎｐｎバイポーラトランジスタＴ３２がオンする。

【0071】

一方、図１に模式的に図示するように、出力段素子Ｔ２２がオン状態であるときに瞬間的に電流Ｉ０が流れ、ＰＧＮＤパッド３の接地電位ＧＮＤが持ち上がる。ＰＧＮＤパッド３とＡＧＮＤパッド２がボンディングワイヤ３５、ボンディングワイヤ３６及びＧＮＤ端子１１７を介して低インピーダンスで接続されているので、ＡＧＮＤパッド２に接続されている基板コンタクト領域１８が持ち上がる。

【0072】

ＶＣＣ端子１１６に印加される電源電位ＶＣＣの急峻な上昇と、出力段素子Ｔ２２の電流Ｉ０のタイミングが重なると、基板コンタクト領域１８に接続されている５段目のトランジスタ２２が設けられているウェル領域１５ｂの電位が持ち上がり、５段目のトランジスタ２２のドレイン領域１６ｂとウェル領域１５ｂとの接合障壁を乗り越える。また、この時、電源電位ＶＣＣが急峻に上昇すると、寄生容量Ｃ２を通じて変位電流が寄生ｎｐｎバイポーラトランジスタＴ３１のベースに流れ込み、寄生ｎｐｎバイポーラトランジスタＴ３１がオンする。

【0073】

寄生ｎｐｎバイポーラトランジスタＴ３１がオンすると、４段目のトランジスタ２１のソース電位が持ち上がり、ウェル領域１５ｂとドレイン領域１６ｂとで構成されるダイオードＤ６が逆回復状態となる。これにより、寄生ｎｐｎバイポーラトランジスタＴ３２に対して逆回復電流Ｉ２で大きなベース電流が注入され、寄生ｎｐｎバイポーラトランジスタＴ３２に大電流Ｉ３が流れて破壊に至る。

【0074】

これに対して、第１実施形態に係る半導体装置によれば、図１０に示すように、５段目のトランジスタ２１のゲート電極２０ａ、ソース領域１７ａ及びコンタクト領域１８ａを、基板コンタクト領域１８を介さずに、配線６を介してＡＧＮＤパッド２に直接的に接続（直結）している。これにより、ＶＣＣ端子１１６に印加される電源電位ＶＣＣが急峻に上昇し、且つ出力段素子Ｔ２２のオン状態が重なった場合でも、変位電流Ｉ１による半導体基体１１の基板電位の持ち上がりが５段目のトランジスタ２２のソース領域１７ｂに伝わらず、ＰＧＮＤパッド３のＰＧＮＤ電位の持ち上がり分しか５段目のトランジスタ２２のソース領域１７ｂに伝わらない。このため、５段目のトランジスタ２１のドレイン領域１６ｂとウェル領域１５ｂの接合障壁を乗り越えることがなくなる。よって、保護素子５の誤動作による大電流の発生を防止することができ、破壊を防止することができる。

【0075】

次に、図１１のタイミングチャートを参照して、第１実施形態に係る半導体装置及び比較例に係る半導体装置の動作を説明する。図１１中の「ＬＯ」、「ＰＧＮＤ，ＡＧＮＤ」、「ＶＣＣ」、「Ｖｓｕｂ」は、第１実施形態に係る半導体装置及び比較例に係る半導体装置で共通である。「ＬＯ」は、ＬＯ端子１１４に印加される駆動信号ＬＯに対応する。「ＰＧＮＤ，ＡＧＮＤ」は、ＰＧＮＤパッド３の接地電位ＧＮＤ及びＡＧＮＤパッド２の接地電位ＧＮＤの持ち上がり分に対応する。「ＶＣＣ」は、ＶＣＣ端子１１６に印加される電源電位ＶＣＣに対応する。「Ｖｓｕｂ」は、半導体基体１１の基板電位の持ち上がり分に対応する。

【0076】

図１１中の「ＶＳ１」は、比較例に係る半導体装置の５段目のトランジスタ２２のソース領域１７ｂの電位（ソース電位）に対応し、「ＶＳ１」の上側の「Φ」は５段目のトランジスタ２１のドレイン領域１６ｂとウェル領域１５ｂの接合障壁に対応する。図１１中の「ＶＳ２」は、第１実施形態に係る半導体装置の５段目のトランジスタ２２のソース領域１７ｂの電位（ソース電位）に対応し、「ＶＳ２」の上側の「Φ」は５段目のトランジスタ２１のドレイン領域１６ｂとウェル領域１５ｂの接合障壁に対応する。

【0077】

時刻ｔ０の直前に「ＶＣＣ」が急峻に上昇すると、「Ｖｓｕｂ」が持ち上がる。時刻ｔ０において、「ＬＯ」がローレベルになると、「ＰＧＮＤ，ＡＧＮＤ」が持ち上がる。比較例に係る半導体装置では、「ＶＳ１」が、「Ｖｓｕｂ」と「ＰＧＮＤ，ＡＧＮＤ」の持ち上がり分を合わせた分だけ持ち上がり、「Φ」の接合障壁を超えている。一方、第１実施形態に係る半導体装置では、「ＶＳ２」は、「Ｖｓｕｂ」の持ち上がりの影響は受けず、「ＰＧＮＤ，ＡＧＮＤ」の持ち上がり分だけ持ち上がるため、「Φ」の接合障壁未満となる。

【0078】

（第２実施形態）
第２実施形態に係る半導体装置は、図１２に示すように、保護素子５の５段目のトランジスタ２２のゲート電極２０ｂ、ソース領域１７ｂ及びコンタクト領域１８ｂに電気的に接続される配線６の上層配線層６２が、ｐ^＋型の基板コンタクト領域１８に電気的に接続される配線７と重なるように設けられた部分を有する点が、図６に示した第１実施形態に係る半導体装置と異なる。

【0079】

第２実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、ＶＣＣ端子１１６に印加される電源電位ＶＣＣが急峻に上昇し、且つ出力段素子Ｔ２２のオン状態が重なった場合でも、保護素子５の誤動作を防止することができる。更に、第２実施形態に係る半導体装置によれば、上層配線層６２及び配線７を互いに重なるように設けることにより、半導体チップ１のサイズを小さくすることができる。

【0080】

なお、配線７及び下層配線層６１が互いに同層に設けられており、上層配線層６２が配線７及び下層配線層６１よりも上層に設けられていてもよい。また、配線７が上層配線層６２よりも上層に設けられていてもよい。

【0081】

（その他の実施形態）
上記のように、本開示は第１及び第２実施形態によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

【0082】

例えば、第１及び第２実施形態に係る半導体装置として、スイッチング電源回路を一例として例示したが、スイッチング電源回路以外の回路にも適用可能である。

【0083】

また、第１及び第２実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本開示はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0084】

１…半導体チップ
２…ＡＧＮＤパッド
３…ＰＧＮＤパッド
４…ＶＣＣパッド
５…保護素子
６，６ｘ…配線
６ａ～６ｅ，６ｙ…ビア
７…配線
７ａ，７ｂ…ビア
８…配線
８ａ～８ｄ…ビア
９…絶縁膜
１０…配線
１０ａ…ビア
１１…半導体基体
１２，１３ａ～１３ｃ，１５ａ，１５ｂ…ウェル領域
１４ａ～１４ｃ…コンタクト領域（ピックアップ領域）
１６ａ，１６ｂ…担体受領領域（ドレイン領域）
１７ａ，１７ｂ…担体供給領域（ソース領域）
１８…基板コンタクト領域
１８ａ，１８ｂ…コンタクト領域
１９ａ，１９ｂ…ゲート絶縁膜
２０ａ，２０ｂ…ゲート電極
２１，２２…トランジスタ
２３…絶縁膜
３５，３６，３７…ボンディングワイヤ
３２…配線
６１…下層配線層
６２…上層配線層
１００…スイッチング制御回路（制御回路）
１０１…高電位側駆動回路（ハイサイドドライバ）
１０２…低電位側駆動回路（ローサイドドライバ）
１０３…レギュレータ（駆動用レギュレータ）
１０４…レギュレータ（内部電源用レギュレータ）
１０５…オペアンプ
１１０…保護素子
１１１…ＶＢ端子
１１２…ＨＯ端子
１１３…ＶＳ端子
１１４…ＬＯ端子
１１５…ＲＥＧ端子
１１６…ＶＣＣ端子
１１７…ＧＮＤ端子
１１８…トランス
Ｃ１～Ｃ３…寄生容量
Ｃ１１～Ｃ１４…コンデンサ
Ｄ１～Ｄ６，Ｄ１１，Ｄ１２…ダイオード
Ｌ１…１次コイル
Ｌ２…補助コイル
Ｒ１～Ｒ３…抵抗
Ｓ１，Ｓ２…スイッチング素子
Ｔ１～Ｔ５…トランジスタ
Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２ 出力段素子
Ｔ３１，Ｔ３１…寄生ｎｐｎバイポーラトランジスタ
Ｔ４１，Ｔ４２…トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】