特開 2024-158518 電圧検出回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024158518

(43)【公開日】2024-11-08

(54)【発明の名称】電圧検出回路

(51)【国際特許分類】

   G01R 19/165 20060101AFI20241031BHJP

【ＦＩ】

G01R19/165 L

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023073775

(22)【出願日】2023-04-27

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】大竹 久雄

【テーマコード（参考）】

2G035

【Ｆターム（参考）】

2G035AA17

2G035AB01

2G035AC01

2G035AC16

2G035AD03

2G035AD08

2G035AD56

(57)【要約】

【課題】高耐圧素子の数を減らすように構成された電圧検出回路を提供する。
【解決手段】電圧検出回路１１は、入力電圧を受けるように構成される入力ライン１３、並びに入力ライン１３と第１電源ライン１６との間に接続された第１電流路１７及び入力ライン１３と第２電源ライン２１との間に接続された第２電流路１９を含む伝達回路１５を備え、第１電流路１７は、第１電流源３１、電圧差生成回路３３、及び入力側回路部２５を含み、電圧差生成回路３３は、一端３３ｂ及び他端３３ｃの一方から他方への電流経路に抵抗性の素子を有し、第２電流路１９は、分流回路４３、第２電流源４１、及び出力側回路部２７を含み、分流回路４３は、一端４３ｂ及び他端４３ｃの一方から他方への電流経路に抵抗性の素子を有し、出力側回路部２７は、共有ノード４５において第２電流源４１及び分流回路４３に接続され、共有ノード４５は電圧検出回路１１の出力ＯＵＴに接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

電圧検出回路であって、
入力電圧を受けるように構成される入力ラインと、
前記入力ラインと第１電源ラインとの間に接続された第１電流路、及び前記入力ラインと第２電源ラインとの間に接続された第２電流路を含む伝達回路と、
を備え、
前記伝達回路は、前記第１電流路の電流を流す入力側回路部及び前記第２電流路の電流を流す出力側回路部を含む電流ミラー回路を含み、
前記第１電流路は、第１電流源、電圧差生成回路、及び前記入力側回路部を含み、前記第１電流源、前記電圧差生成回路、及び前記入力側回路部は、前記入力ラインと前記第１電源ラインとの間に直列に接続され、
前記電圧差生成回路は、一端、他端、並びに前記一端及び前記他端の一方から他方への電流経路に抵抗性の素子を有し、
前記第２電流路は、分流回路、第２電流源、及び前記出力側回路部を含み、前記第２電流源及び前記出力側回路部は、前記入力ラインと前記第２電源ラインとの間に直列に接続され、前記分流回路は、前記第２電流源に並列に接続され、
前記分流回路は、一端、他端、並びに前記一端及び前記他端の一方から他方への電流経路に抵抗性の素子を有し、
前記出力側回路部は、共有ノードにおいて前記第２電流源及び前記分流回路に接続され、前記共有ノードは、前記電圧検出回路の出力に接続される、
電圧検出回路。

【請求項2】

前記出力側回路部の流す電流は、前記第２電流源の定電流より大きい、
請求項１に記載された電圧検出回路。

【請求項3】

前記電流ミラー回路は、カスコード型を有する、
請求項１又は請求項２に記載された電圧検出回路。

【請求項4】

前記電圧差生成回路の前記素子は、非線形な又は線形な電流電圧特性を有する、
請求項１又は請求項２に記載された電圧検出回路。

【請求項5】

前記電圧差生成回路は、１又は複数のツェナーダイオードを含み、前記電流電圧特性は、前記ツェナーダイオードの逆方向特性である、
請求項４に記載された電圧検出回路。

【請求項6】

前記電圧差生成回路は、ダイオード接続されたトランジスタを含む、
請求項４に記載された電圧検出回路。

【請求項7】

前記分流回路の前記素子は、前記一端及び前記他端の一方から他方への電流経路に非線形な又は線形な電流電圧特性を有する、
請求項１又は請求項２に記載された電圧検出回路。

【請求項8】

前記分流回路は、１又は複数のツェナーダイオードを含み、前記電流電圧特性は、前記ツェナーダイオードの逆方向特性である、
請求項７に記載された電圧検出回路。

【請求項9】

前記分流回路は、ダイオード接続されたトランジスタを含む、
請求項７に記載された電圧検出回路。

【請求項10】

前記第１電源ライン及び前記第２電源ラインは、同電位である、
請求項１又は請求項２に記載された電圧検出回路。

【請求項11】

前記伝達回路は、前記入力ラインと前記第１電源ラインとの間に接続された第３電流路を含み、
前記電流ミラー回路は、前記第１電流路の電流を前記第３電流路の電流に関連付ける第１電流ミラー回路、及び前記第３電流路の電流を前記第２電流路の電流に関連付ける第２電流ミラー回路を含み、
前記第１電源ライン及び前記第２電源ラインは、異電位である、
請求項１又は請求項２に記載された電圧検出回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電圧検出回路に関する。

【背景技術】

【0002】

特許文献１は、電源投入時に誤動作しないコンパレータ及び検出回路を提供する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０－１５３９７４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１に記載の検出回路はコンパレータを有し、当該コンパレータは入力電圧と基準電圧との差分電圧に基づき、ハイまたはローの出力電圧を出力する。このようなコンパレータにおいて、入力電圧の電圧範囲が高電圧（例えば２０Ｖ程度）であるような場合や、基準電圧の電圧値を高電圧としたい場合には、高耐圧素子を複数用いる必要がある。

【0005】

高耐圧素子は、一般的に大きな電位差に耐えるため大きな素子分離領域及び素子サイズを有する。そのため、高耐圧素子を複数用いることにより、検出回路の面積が大きくなり、製造コスト等が増大してしまう。求められていることは、電圧検出回路における高耐圧素子の数を減らすことである。

【0006】

本発明は、高耐圧素子の数を減らすように構成された電圧検出回路を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の第１態様に係る電圧検出回路は、入力電圧を受けるように構成される入力ラインと、前記入力ラインと第１電源ラインとの間に接続された第１電流路、及び前記入力ラインと第２電源ラインとの間に接続された第２電流路を含む伝達回路と、を備え、前記伝達回路は、前記第１電流路の電流を流す入力側回路部及び前記第２電流路の電流を流す出力側回路部を含む電流ミラー回路を含み、前記第１電流路は、第１電流源、電圧差生成回路、及び前記入力側回路部を含み、前記第１電流源、前記電圧差生成回路、及び前記入力側回路部は、前記入力ラインと前記第１電源ラインとの間に直列に接続され、前記電圧差生成回路は、一端、他端、並びに前記一端及び前記他端の一方から他方への電流経路に抵抗性の素子を有し、前記第２電流路は、分流回路、第２電流源、及び前記出力側回路部を含み、前記第２電流源及び前記出力側回路部は、前記入力ラインと前記第２電源ラインとの間に直列に接続され、前記分流回路は、前記第２電流源に並列に接続され、前記分流回路は、一端、他端、並びに前記一端及び前記他端の一方から他方への電流経路に抵抗性の素子を有し、前記出力側回路部は、共有ノードにおいて前記第２電流源及び前記分流回路に接続され、前記共有ノードは、前記電圧検出回路の出力に接続される。

【発明の効果】

【0008】

上記の態様によれば、高耐圧素子の数を減らすように構成された電圧検出回路を提供できる。

【図面の簡単な説明】

【0009】

【図1】図１は、本実施形態に係る電圧検出回路を概略的に示す図面である。

【図2】図２は、本実施形態に係る例示的な電圧検出回路を概略的に示す図面である。

【図3】図３は、本実施形態に係る例示的な電圧検出回路を概略的に示す図面である。

【発明を実施するための形態】

【0010】

以下、図面を参照して本発明を実施するための実施形態について説明する。引き続く説明において、同一又は類似の部分には、同一又は類似の符号を付して、繰り返しの説明を省略する。また、ＭＯＳトランジスタが例示として示される。ＭＯＳトランジスタのソース、ドレイン及びゲートは、それぞれ、「Ｓ」、「Ｄ」及び「Ｇ」として参照される。

【0011】

図１は、本実施形態に係る電圧検出回路を概略的に示す図面である。

【0012】

電圧検出回路１１は、入力ライン１３、及び伝達回路１５を含む。入力ライン１３は、入力ＩＮに入力電圧Ｖｉｎを受けるように構成される。伝達回路１５は、第１電流路１７及び第２電流路１９を含む。第１電流路１７は、入力ライン１３と第１電源ライン１６との間に接続される。第２電流路１９は、入力ライン１３と第２電源ライン２１との間に接続される。

【0013】

伝達回路１５は、電流ミラー回路２３を含み、電流ミラー回路２３は、第１電流路１７の電流を流す入力側回路部２５及び第２電流路１９の電流を流す出力側回路部２７を含む。電流ミラー回路２３は、入力側回路部２５から出力側回路部２７に伝わる電気信号ＳＣＭによって出力側回路部２７にミラー電流を生成し、或いは出力側回路部２７にミラー電流を生成しない。

【0014】

第１電流路１７は、入力側回路部２５、第１電流源３１、及び電圧差生成回路３３を含み、第１電流源３１、電圧差生成回路３３、及び入力側回路部２５は、入力ライン１３と第１電源ライン１６との間に直列に接続される。第２電流路１９は、第２電流源４１、分流回路４３、及び出力側回路部２７を含み、第２電流源４１及び出力側回路部２７は、入力ライン１３と第２電源ライン２１との間に直列に接続され、分流回路４３は、第２電流源４１に並列に接続される。

【0015】

電圧差生成回路３３は、一端３３ｂ、他端３３ｃ、並びに一端３３ｂ及び他端３３ｃの一方から他方への電流経路に抵抗性の素子を有する。

【0016】

出力側回路部２７は、共有ノード４５において第２電流源４１及び分流回路４３に接続され、共有ノード４５は、電圧検出回路１１の出力ＯＵＴに接続される。分流回路４３は、一端４３ｂ、他端４３ｃ、並びに一端４３ｂ及び他端４３ｃの一方から他方への電流経路に抵抗性の素子を有する。

【0017】

この電圧検出回路１１によれば、伝達回路１５の電流ミラー回路２３及び電圧差生成回路３３の両方が電流を流せるような電圧（「最低動作電圧」として参照する）を入力ライン１３が受けると、第１電流源３１の電流が電流ミラー回路２３の入力側回路部２５に流れる。電流ミラー回路２３の出力側回路部２７は、入力側回路部２５に関連付けられた電流（ミラー電流）を流す。出力側回路部２７に流れる電流は、分流回路４３及び第２電流源４１を流れて、共有ノード４５の電圧は、分流回路４３の一端４３ｂと他端４３ｃとの間の電流経路に抵抗性の素子によって生成される。この電圧は、第２電流源４１及び出力側回路部２７に加わる。この値が電圧検出回路１１の出力ＯＵＴに提供される。

【0018】

伝達回路１５の電流ミラー回路２３及び第１電流源３１が動作可能でなく電流を流せないような電圧を入力ライン１３が受けると、電流ミラー回路２３の入力側回路部２５及び出力側回路部２７は、電流を流さない。これ故に、共有ノード４５の電圧は、第２電流源４１が電流を流さないように特定される。具体的には、第２電流源４１の端子間電圧が０ボルトである。例示的には、出力電圧ＶＯＵＴは、例えば０ボルトであることができる。

【0019】

多くの場合、電圧差生成回路３３の端子間電圧は、電圧差生成回路３３を含まない第１電流路１７における最低動作電圧を増加させるように働く。また、電圧差生成回路３３は、伝達回路１５の電流ミラー回路２３の入力側回路部２５の電圧がそのまま第１電流源３１に加わることを妨げる。

【0020】

電圧検出回路１１、例えば第１電流源３１の電流値、電流ミラー回路２３のミラー比、及び第２電流源４１は、出力側回路部２７の流す電流が第２電流源４１の定電流より大きくなるように構成される。

【0021】

この電圧検出回路１１によれば、出力側回路部２７の流す電流が第２電流源４１の定電流より大きいと、共有ノード４５の電圧は分流回路４３の（端子間電圧）出力電圧まで変化する。出力側回路部２７の流す電流は、第２電流源４１の定電流だけでなく分流回路４３の分流電流として流れる。共有ノード４５の電圧は、出力ＯＵＴに提供される。

【0022】

最低動作電圧は、第１電流路１７の回路素子によって規定される。第１電流路１７は、直列に接続された第１電流源３１、電圧差生成回路３３、及び入力側回路部２５を含む。入力側回路部２５の最低動作電圧は、電流ミラー回路２３の回路構成によって規定される。最低動作電圧は、具体的には、第１電流路１７の電流を流す入力側回路部２５の電位差、第１電流路１７の電流を流す電圧差生成回路３３の端子間の電位差、及び第１電流源３１の定電流性を保つ端子間の電位差の和である。

【0023】

電流ミラー回路２３は、様々な回路構成を有することができる。例示的な電流ミラー回路２３では、入力側回路部２５と出力側回路部２７とのミラー比が、出力側回路部２７の流す電流が第２電流源４１の定電流より大きくなるように構成される。

【0024】

電流ミラー回路２３は、例えばカスコード型を有することができる。この電圧検出回路１１によれば、最低動作電圧は、電流ミラー回路２３の入力側回路部２５における縦続接続の段数に応じて変更される。

【0025】

電圧差生成回路３３の素子は、非線形な又は線形な電流電圧特性を有することができる。分流回路４３の素子は、非線形な又は線形な電流電圧特性を有することができる。

【0026】

入力ＩＮへの入力電圧Ｖｉｎが最低動作電圧を越えるとき、電圧検出回路１１の出力ＯＵＴは、出力側回路部２７の流す電流と第２電流源４１の定電流との差分電流を受ける分流回路４３の端子間電圧を出力する。

【0027】

入力ＩＮへの入力電圧Ｖｉｎが最低動作電圧を越えないとき、電圧検出回路１１の出力ＯＵＴは、第２電流源４１が電流を生成しない電圧、つまり第２電源ライン２１の電位（例えば０ボルト）を出力する。

【0028】

半導体装置１０は、第２電源ライン２１と第３電源ライン２０との間に接続される入力回路４７を含むことができる。入力回路４７は、電圧検出回路１１の出力ＯＵＴからの判定信号を受けて、この判定信号を第２電源ライン２１と第３電源ライン２０との間の電圧範囲の電圧信号ＶＤＥＴに変換する。

【0029】

図２は、本実施形態に係る例示的な電圧検出回路を概略的に示す図面である。図２を参照すると、電圧検出回路１１ａが示される。電圧検出回路１１ａでは、第１電源ライン１６及び第２電源ライン２１は、同電位であって、図２では、第１電源ライン１６が参照符号として使用される。

【0030】

伝達回路１５は、電流ミラー回路２３を含み、電流ミラー回路２３は、カスコード型電流ミラー回路を有することができる。

【0031】

入力側回路部２５は、第１ＭＯＳトランジスタ（Ｍ１）及び第２ＭＯＳトランジスタ（Ｍ２）を有する。第１ＭＯＳトランジスタ（Ｍ１）のソース（Ｓ）は、入力ライン１３に接続される。第１ＭＯＳトランジスタ（Ｍ１）のゲート（Ｇ）及びドレイン（Ｄ）は、互いに接続されて、ダイオード接続されたＭＯＳトランジスタを形成する。第１ＭＯＳトランジスタ（Ｍ１）のゲート（Ｇ）及びドレイン（Ｄ）は、第２ＭＯＳトランジスタ（Ｍ３）のソース（Ｓ）に接続される。第２ＭＯＳトランジスタ（Ｍ３）のゲート（Ｇ）及びドレイン（Ｄ）は、互いに接続されて、ダイオード接続されたＭＯＳトランジスタを形成する。第２ＭＯＳトランジスタ（Ｍ３）のゲート（Ｇ）及びドレイン（Ｄ）は、電圧差生成回路３３の一端３３ｂに接続される。電圧差生成回路３３は、例えばツェナーダイオード（Ｄ１）を含むことができる。電圧差生成回路３３、具体的にはツェナーダイオード（Ｄ１）のカソード端子は、入力側回路部２５に接続され、またツェナーダイオード（Ｄ１）のアノード端子は、電流Ｉ１を生成する第１電流源３１の一端３１ｂに接続される。第１電流源３１の他端３１ｃは、第１電源ライン１６（ＧＮＤ）に接続される。ツェナーダイオード（Ｄ１）は、第１電流源３１に直列に接続される。

【0032】

出力側回路部２７は、第３ＭＯＳトランジスタ（Ｍ２）及び第４ＭＯＳトランジスタ（Ｍ４）を有する。第３ＭＯＳトランジスタ（Ｍ２）のソース（Ｓ）は、入力ライン１３に接続される。第３ＭＯＳトランジスタ（Ｍ２）のゲート（Ｇ）は、第１ＭＯＳトランジスタ（Ｍ１）のゲート（Ｇ）及びドレイン（Ｄ）に接続される。第４ＭＯＳトランジスタ（Ｍ４）のゲート（Ｇ）は、第２ＭＯＳトランジスタ（Ｍ３）のゲート（Ｇ）及びドレイン（Ｄ）に接続される。第３ＭＯＳトランジスタ（Ｍ２）及び第４ＭＯＳトランジスタ（Ｍ４）は、入力ライン１３と出力ＯＵＴとの間に縦積みに接続される。第３ＭＯＳトランジスタ（Ｍ２）のドレイン（Ｄ）は、第４ＭＯＳトランジスタ（Ｍ４）のソース（Ｓ）に接続される。第４ＭＯＳトランジスタ（Ｍ４）のドレイン（Ｄ）は、出力ＯＵＴに接続される。

【0033】

第４ＭＯＳトランジスタ（Ｍ４）のドレイン（Ｄ）は、第２電流源４１の一端４１ｂに接続される。第２電流源４１の他端４１ｃは、第１電源ライン１６（ＧＮＤ）に接続される。

【0034】

分流回路４３は、ツェナーダイオード（Ｄ２）を含むことができる。分流回路４３は、定電流Ｉ２を生成する第２電流源４１に並列に接続される。第２電流源４１の一端４１ｂ及び分流回路４３の一端４３ｂは、出力ＯＵＴに接続される。第１電流源３１の他端３１ｃ及び第２電流源４１の他端４１ｃは、第１電源ライン１６（ＧＮＤ）に接続される。分流回路４３のツェナーダイオード（Ｄ２）のアノード端子（４３ｃ）は、第１電源ライン１６（例えばＧＮＤ）に接続される。カソード端子（４３ｂ）は、出力側回路部２７及び出力ＯＵＴに接続される。

【0035】

最低動作電圧は、第１ＭＯＳトランジスタ（Ｍ１）の閾値電圧Ｖｔ１、第２ＭＯＳトランジスタ（Ｍ３）の閾値電圧Ｖｔ３、及びツェナーダイオード（Ｄ１）のツェナー電圧Ｖｚ１の和として規定される。

【0036】

入力電圧Ｖｉｎが最低動作電圧を越えて第１電流路１７に電流が流れると、電流ミラー回路２３は、第２電流路１９にミラー電流を生成する。第２電流源４１の定電流は、ミラー電流より小さいので、ミラー電流は、第２電流源４１及び分流回路４３の両方に流れる。具体的には、第２電流源４１はミラー電流の一部の定電流Ｉ２を流し、ミラー電流の残りは分流回路４３に流れる。分流回路４３は、ツェナーダイオード（Ｄ２）が残りの電流を流す端子電圧を生成する。この端子電圧が、出力電圧Ｖｏｕｔになる。

【0037】

入力電圧Ｖｉｎが最低動作電圧を越えてないと、第１電流路１７に電流が流れない。ミラー電流が生成されずに、出力電圧Ｖｏｕｔは、第２電流源４１の電流がゼロになるように規定されて、第１電源ライン１６の電位に等しくなる。

【0038】

電流ミラー回路２３の入力側回路部２５は、１又は複数のダイオード接続されたＭＯＳトランジスタを含む。これらのダイオード接続されたＭＯＳトランジスタには、入力ＩＮに大きい入力電圧Ｖｉｎが加わるとき、耐圧違反となるような電圧は加わらない。電流ミラー回路２３の出力側回路部２７では、入力ＩＮに大きい入力電圧Ｖｉｎが加わるとき、ＭＯＳトランジスタ（Ｍ４）のドレイン（Ｄ）には、分流回路４３の出力電圧が加わる。これ故に、第４ＭＯＳトランジスタ（Ｍ４）には、高耐圧構造を提供する。

【0039】

引き続き、例示的な電圧検出回路を説明する。

【0040】

既に説明したように、ＭＯＳトランジスタ（Ｍ１～Ｍ４）は、カスコード電流ミラー回路を構成する。電圧差生成回路３３の素子は、ツェナーダイオード（Ｄ１）であり、分流回路４３の素子は、ツェナーダイオード（Ｄ２）である。電圧差生成回路３３及び分流回路４３の各々は、ツェナーダイオードに限定されることなく、ダイオード、ダイオード接続のＭＯＳ、バイポーラトランジスタ、抵抗といった素子、及びこれらの任意の複数の組み合わせであることができる。第１電流源３１は、定電流Ｉ１を流し、第２電流源４１は、定電流Ｉ２を流す。ツェナーダイオードは、電流の変化に対する電圧の変化が微小であるという特長を有する。降伏状態における電圧はツェナー電圧（Ｖｚ）として参照され、降伏状態における電流はツェナー電流（Ｉｚ）として参照される。ＭＯＳトランジスタ（Ｍ１）及びＭＯＳトランジスタ（Ｍ２）を含む電流ミラー回路は、ＭＯＳトランジスタ（Ｍ２）がＭＯＳトランジスタ（Ｍ１）の電流の、例えば２倍の電流を流すミラー比を構成する。第１電流源３１の電流Ｉ１と第２電流源Ｉ２の電流Ｉ２は、例えば１マイクロアンペアに設定される。

【0041】

十分に大きい電圧がＩＮ端子に加わるとき、第１電流源３１の電流Ｉ１はトランジスタ（Ｍ１）に流れ、トランジスタ（Ｍ２）は、電流ミラー比２倍の電流を流す。トランジスタ（Ｍ２）は、２マイクロアンペアの電流を流す。

【0042】

一方、第２電流源４１の電流Ｉ２は１マイクロアンペアであるので、分流回路４３のツェナーダイオード（Ｄ２）は、１マイクロアンペアの電流を流す。ツェナーダイオード（Ｄ２）が１マイクロアンペアの電流を流すと、出力ＯＵＴには、例えばツェナー電圧Ｖｚ２、例えば５ボルトが出力される。

【0043】

次いで、ＩＮ端子が十分に小さい電圧を受けるとき、ツェナーダイオード（Ｄ１）のアノードとカソードとの間の電位差が小さく、ツェナーダイオード（Ｄ１）に流れる電流は、ほぼ０マイクロアンペアとなる。これに従って、トランジスタ（Ｍ１）に流れる電流も、ほぼ０マイクロアンペアとなる。トランジスタ（Ｍ２）に流れる電流は、電流ミラー比２倍に関係無く、ほぼ０マイクロアンペアである。第２電流源４１は、出力ＯＵＴの電圧を０ボルトまで引き下げる。ツェナーダイオード（Ｄ２）のツェナー電流は、ほぼ０マイクロアンペアである。

【0044】

出力ＯＵＴの電圧Ｖｏｕｔが５Ｖ又は０Ｖのいずれかであるかについては、以下の式によって表される。
Ｖｉｎ＞Ｖｔ１＋Ｖｔ３＋Ｖｚ１の時に出力ＯＵＴの電圧は、Ｖｏｕｔ＝５Ｖ、である。
Ｖｉｎ＜Ｖｔ１＋Ｖｔ３＋Ｖｚ１の時に出力ＯＵＴの電圧は、Ｖｏｕｔ＝０Ｖ、である。
「Ｖｔ１」及び「Ｖｔ３」は、トランジスタ（Ｍ１）及びトランジスタ（Ｍ３）の閾値を表す。「Ｖｚ１」は、ツェナーダイオード（Ｄ１）のツェナー電圧を表す。
例示的な電圧検出回路では、第１電流源３１の出力素子及びトランジスタ（Ｍ４）を高耐圧素子にすれば、入力ＩＮの入力電圧Ｖｉｎが高電圧でも対応可能である。

【0045】

また、電圧差生成回路３３、具体的にはツェナーダイオードは、入力ライン１３と電流ミラー回路２３との間に接続されることができる。或いは、例示的な電圧検出回路は、第１電流源３１と電流ミラー回路２３との間のツェナーダイオード（Ｄ１）に加えて、入力ライン１３と電流ミラー回路２３との間に接続される追加のツェナーダイオードを含むことができる。

【0046】

ＭＯＳトランジスタ（Ｍ４）を高耐圧素子として構成することによって、入力ＩＮからの外部電圧を検出することができる。また、電圧差生成回路３３の電位差に応じて、第１電流源３１の出力素子を高耐圧素子として構成することによって、入力ＩＮからの外部電圧を検出することができる。例えば、コンパレータ及び基準電圧発生回路を用いて外部電圧を検出する回路に比べて、高耐圧素子の個数を低減できる。

【0047】

例示的な電圧検出回路では、入力ＩＮと第１電源線（ＧＮＤ）との間に第１電流源３１、電圧差生成回路３３、電流ミラー回路２３が配置される。電流ミラー回路２３の出力に第２電流源４１と分流回路４３を接続する。入力電圧Ｖｉｎが、この電圧検出回路の検出電圧値より大きい場合に、電流ミラー回路２３の出力電流が第２電流源の電流より大きくなるように、電流ミラー回路２３のミラー比、第１電流源３１の電流値及び第２電流源の電流値を設定する。

【0048】

図３は、本実施形態に係る例示的な電圧検出回路を概略的に示す図面である。

【0049】

図３を参照すると、電圧検出回路１１ｂ（１１）が示される。第１電源ライン１６及び第２電源ライン２１は異電位である。

【0050】

伝達回路１５は、入力ライン１３と第１電源ライン１６（例えばＶＤＤ）との間に接続された第３電流路１８を含む。電流ミラー回路２３は、第１電流路１７の電流を第３電流路１８の電流に関連付ける第１電流ミラー回路２２、及び第３電流路１８の電流を第２電流路１９の電流に関連付ける第２電流ミラー回路２４を含む。

【0051】

この電圧検出回路１１ｂ（１１）によれば、電流ミラー回路２３の電流路の数が奇数であるとき、この入力電圧Ｖｉｎと第１電源ライン１６との間の電圧差が大きくなるように、電圧検出回路１１ｂ（１１）の入力への入力電圧Ｖｉｎを変化させることができる。第２電源ライン２１が、内部回路（例えば図１の入力回路４７）の電源ラインと共用である。

【0052】

また、電流ミラー回路２３の電流路の数が偶数であるとき、この入力電圧Ｖｉｎと第１電源ライン１６又は第２電源ライン２１の電位との間の電圧差が大きくなるように、電圧検出回路１１ｂ（１１）の入力ＩＮへの入力電圧Ｖｉｎを変化させることができる。第１電源ライン１６及び第２電源ラインが、内部回路（例えば図１の入力回路４７）の電源ラインと共用である。

【0053】

第１電流ミラー回路２２は、カスコード型を有することができる。この電圧検出回路１１ｂ（１１）によれば、最低動作電圧は、第１電流ミラー回路２２の入力側回路部２５における縦続接続の段数に応じて変更される。第１電流ミラー回路２２は、第１導電型のトランジスタを含み、第２電流ミラー回路２４は、第１導電型と異なる第２導電型のトランジスタを含むことができる。

【0054】

第１電流ミラー回路２２は入力側回路部２５を含み、第２電流ミラー回路２４は出力側回路部２７を含む。第３電流路１８が、第１電流ミラー回路２２及び第２電流ミラー回路２４を互いに繋ぐ。

【0055】

第１電流ミラー回路２２は、第５ＭＯＳトランジスタ（Ｍ２１）、第６ＭＯＳトランジスタ（Ｍ２２）、第７ＭＯＳトランジスタ（Ｍ２３）、及び第８ＭＯＳトランジスタ（Ｍ２４）の電流ミラー回路を含む。これらのトランジスタ（Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４）は、図２の電流ミラー回路２３のトランジスタ（Ｍ１、Ｍ２、Ｍ３、及びＭ４）と同様に、カスコード型電流ミラー回路を構成するように接続される。

【0056】

第２電流ミラー回路２４は、第９ＭＯＳトランジスタ（Ｍ２５）、第１０ＭＯＳトランジスタ（Ｍ２６）、第１１ＭＯＳトランジスタ（Ｍ２７）、及び第１２ＭＯＳトランジスタ（Ｍ２８）の電流ミラー回路を含む。これらのトランジスタ（Ｍ２５、Ｍ２６、Ｍ２７、Ｍ２８）は、図２の電流ミラー回路２３のトランジスタ（Ｍ１、Ｍ２、Ｍ３、及びＭ４）と同様に、カスコード型電流ミラー回路を構成するように接続される。

【0057】

第１電流路１７においては、第１電流源３１の他端３１ｃは、第１電源ライン１６（ＶＤＤ）に接続される。第１電流源３１の一端３１ｂは、電圧差生成回路３３の他端３３ｃに接続される。電圧差生成回路３３の一端３３ｂは、入力側回路部２５に接続される。入力側回路部２５は、入力ライン１３に接続される。具体的には、電圧差生成回路３３は、ツェナーダイオード（Ｄ２１）を含み、ツェナーダイオード（Ｄ２１）のアノード端子（３３ｂ）は入力側回路部２５に接続され、カソード端子（３３ｃ）は第１電流源３１に接続される。

【0058】

第２電流路１９においては、第２電流源４１の他端４１ｃは、第２電源ライン２１（ＧＮＤ）に接続される。出力側回路部２７は、第２電流源４１の一端４１ｂ及び分流回路４３の一端４３ｂに共有ノード４５において接続される。具体的には、分流回路４３は、ツェナーダイオード（Ｄ２２）を含み、ツェナーダイオード（Ｄ２２）のカソード端子（４３ｂ）は出力側回路部２７に接続され、アノード端子（４３ｃ）は、第２電源ライン２１に接続される。

【0059】

最低動作電圧は、第５ＭＯＳトランジスタ（Ｍ２１）の閾値電圧Ｖｔ２１、第７ＭＯＳトランジスタ（Ｍ２３）の閾値電圧Ｖｔ２３、及びツェナーダイオード（Ｄ２１）のツェナー電圧Ｖｚ２１の和として規定される。

【0060】

入力電圧Ｖｉｎが最低動作電圧を越えて第１電流路１７に電流が流れると、電流ミラー回路２３は、第３電流路１８を介して第２電流路１９にミラー電流を生成する。第２電流源４１の定電流は、ミラー電流より小さいので、ミラー電流は、第２電流源４１及び分流回路４３の両方に流れる。具体的には、第２電流源４１はミラー電流の一部として定電流Ｉ２２を流し、ミラー電流の残りは分流回路４３に流れる。分流回路４３は、ツェナーダイオード（Ｄ２２）が残りの電流を流す端子電圧を生成する。この端子電圧が、出力電圧Ｖｏｕｔになる。

【0061】

入力電圧Ｖｉｎが最低動作電圧を越えてないと、第１電流路１７に電流が流れない。ミラー電流が生成されずに、出力電圧Ｖｏｕｔは、第２電流源４１の電流がゼロになるように規定されて、第２電源ライン２１の電位に等しくなる。

【0062】

第１電流路１７では、電流ミラー回路２３の入力側回路部２５は、１又は複数のダイオード接続されたＭＯＳトランジスタ（Ｍ２１、Ｍ２３）を含む。これらのダイオード接続されたＭＯＳトランジスタ（Ｍ２１、Ｍ２３）には、第１電源ライン１６の電位に対して大きな電位差を生成する入力電圧Ｖｉｎが入力ＩＮに加わるとき、耐圧違反となるような電圧は素子に加わらない。また、電圧差生成回路３３の電位差に応じて、第１電流源３１の出力素子を高耐圧素子として構成することによって、入力ＩＮからの外部電圧を検出することができる。

【0063】

第３電流路１８では、入力ＩＮに大きい入力電圧Ｖｉｎが加わるとき、ＭＯＳトランジスタ（Ｍ２４）のドレイン（Ｄ）には、第１電源ライン１６からトランジスタの２段の閾値電圧だけ低い電圧が加わる。このＭＯＳトランジスタ（Ｍ２４）には、高耐圧構造を提供する。

【0064】

第２電流路１９では、第１電源ライン１６に大きい電源電圧ＶＤＤが加わるとき、ＭＯＳトランジスタ（Ｍ２８）のゲート（Ｇ）には、トランジスタ（Ｍ２７）のゲート（Ｇ）の電圧が加わり、ＭＯＳトランジスタ（Ｍ２８）のドレイン（Ｄ）には、分流回路４３からの電圧ＶＯＵＴが加わる。このＭＯＳトランジスタ（Ｍ２８）に、高耐圧構造を提供する。

【0065】

引き続き、例示的な電圧検出回路を説明する。

【0066】

既に説明したように、ＭＯＳトランジスタ（Ｍ２１～Ｍ２４）及びＭＯＳトランジスタ（Ｍ２５～Ｍ２８）の各々は、カスコード電流ミラー回路を構成する。

【0067】

電圧差生成回路３３の素子は、ツェナーダイオード（Ｄ２１）であり、分流回路４３の素子は、ツェナーダイオード（Ｄ２２）である。電圧差生成回路３３及び分流回路４３の各々は、ツェナーダイオードに限定されることなく、ダイオード、ダイオード接続のＭＯＳ、バイポーラトランジスタ、抵抗といった素子、及びこれらの任意の複数の組み合わせであることができる。第１電流源３１は、定電流Ｉ２１を流し、第２電流源４１は、定電流Ｉ２２を流す。例示的な電流ミラー回路２３では、ＭＯＳトランジスタ（Ｍ２１）及びＭＯＳトランジスタ（Ｍ２２）を含む電流ミラー回路は、ＭＯＳトランジスタ（Ｍ２１）がＭＯＳトランジスタ（Ｍ２２）の電流の、例えば１倍の電流を流すミラー比を構成する。ＭＯＳトランジスタ（Ｍ２５）及びＭＯＳトランジスタ（Ｍ２６）を含む電流ミラー回路は、ＭＯＳトランジスタ（Ｍ２６）がＭＯＳトランジスタ（Ｍ２５）の電流の、例えば２倍の電流を流すミラー比を構成する。例えば、定電流Ｉ２１は定電流Ｉ２２と同じ値であることができ、この値は、例えば１マイクロアンペアであることができる。

【0068】

入力ＩＮと第１電源ライン１６（ＶＤＤ）との電位差が十分に大きいとき、第１電流源３１の電流Ｉ２１の電流は、ＭＯＳトランジスタ（Ｍ２１）に流れ、電流ミラー回路を構成するＭＯＳトランジスタ（Ｍ２２）に流れる。次いで、ＭＯＳトランジスタ（Ｍ２２）の電流はＭＯＳトランジスタ（Ｍ２５）に流れる。ＭＯＳトランジスタ（Ｍ２５）は、電流ミラー回路を構成するＭＯＳトランジスタ（Ｍ２６）にミラーされて、ＭＯＳトランジスタ（Ｍ２６）は、ＭＯＳトランジスタ（Ｍ２５）の２倍の電流を流す。

【0069】

第１電流源３１の電流が１マイクロアンペアに設定されているので、ＭＯＳトランジスタ（Ｍ２１）及びＭＯＳトランジスタ（Ｍ２２）の電流は、１マイクロアンペアである。ＭＯＳトランジスタ（Ｍ２６）の電流は、２マイクロアンペアである。第２電流源４１の電流Ｉ２２が１マイクロアンペアに設定されているので、分流回路４３のツェナーダイオード（Ｄ２２）は、１マイクロアンペアの電流を流す。１マイクロアンペアの電流を流すツェナーダイオード（Ｄ２２）は、分流回路４３の出力にツェナー電圧Ｖｚ２２として例えば５Ｖを発生する。

【0070】

入力ＩＮと第１電源ライン１６（ＶＤＤ）との電位差が十分に小さいとき、電圧差生成回路３３のツェナーダイオード（Ｄ２１）のアノードとカソードとの間の電位差が小さくなり、Ｄ２１のツェナー電流は、ほぼ０マイクロアンペアとなる。ＭＯＳトランジスタ（Ｍ２２）、ＭＯＳトランジスタ（Ｍ２５）、及びＭＯＳトランジスタ（Ｍ２６）に流れる電流も、ほぼ０マイクロアンペアとなる。第２電流源４１の働きによって出力ＯＵＴの電圧はほぼ０Ｖとなる。分流回路４３のツェナーダイオード（Ｄ２２）は、０マイクロアンペアの電流を流す。

【0071】

出力ＯＵＴの電圧Ｖｏｕｔが５Ｖ又は０Ｖのいずれかであるかについては、以下の式によって表される。
ＶＤＤ－Ｖｉｎ＞Ｖｔ２１＋Ｖｔ２３＋Ｖｚ２１の時に出力ＯＵＴの電圧は、Ｖｏｕｔ＝５Ｖ、である。
ＶＤＤ－Ｖｉｎ＜Ｖｔ２１＋Ｖｔ２３＋Ｖｚ２１の時に出力ＯＵＴの電圧は、Ｖｏｕｔ＝０Ｖ、である。
「Ｖｔ２１」及び「Ｖｔ２３」は、トランジスタ（Ｍ２１）及びトランジスタ（Ｍ２３）の閾値を表す。「Ｖｚ２１」は、ツェナーダイオード（Ｄ２１）のツェナー電圧を表す。
例示的な電圧検出回路では、第１電流源３１の出力素子、ＭＯＳトランジスタ（Ｍ２４）、及びＭＯＳトランジスタ（Ｍ２８）に高耐圧素子を提供すれば、入力ＩＮの電圧Ｖｉｎと電源ＶＤＤとの間の電位差が高電圧でも対応可能である。

【0072】

例示的な電圧検出回路では、入力ＩＮと第１電源線（ＧＮＤ）との間に第１電流源３１、電圧差生成回路３３、第１電流ミラー回路２２が配置される。第１電流ミラー回路２２の出力は、第２電流ミラー回路２４の入力に接続される。第２電流ミラー回路２４の出力は、第２電流源４１及び分流回路４３に接続される。入力電圧Ｖｉｎが例示的な電圧検出回路の検出電圧値より大きい場合に、電流ミラー回路２３の出力電流が第２電流源４１の電流より大きくなるように、電流ミラー回路２３のミラー比、第１電流源３１の電流値及び第２電流源の電流値を設定する。

【0073】

図２及び図３に示された本実施形態に係る例示的な電圧検出回路から理解されるように、電圧差生成回路３３及び分流回路４３の各々は、非線形な又は線形な電流電圧特性を有することができる。

【0074】

電圧差生成回路３３の非線形な電流電圧特性の素子は、例えばダイオード、ゲート及びドレインを互いに接続したＭＯＳトランジスタ（以下「ダイオード接続されたＭＯＳトランジスタ」として参照する）といった２端子又は３端子の素子を包含する。電圧差生成回路３３の線形な電流電圧特性の素子は、例えば抵抗体を包含する。第１電流源３１の定電流が抵抗体に流れるので、抵抗体の両端の電位差は、抵抗体の抵抗値に比例して大きくなる。

【0075】

電圧差生成回路３３の素子は、１又は複数のダイオードを含むことができる。具体的には、電圧差生成回路３３の素子は、ツェナーダイオードを含み、電流電圧特性は、ツェナーダイオードの逆方向特性である。この電圧検出回路１１によれば、電圧差生成回路３３の端子間電圧は、ツェナーダイオードの逆方向特性に従って変化する。

【0076】

電圧差生成回路３３の素子は、１又は複数のダイオード接続されたトランジスタを包含することができる。この電圧検出回路１１によれば、電圧差生成回路３３の端子間電圧は、ダイオード接続されたトランジスタの順方向特性に従って変化する。

【0077】

電圧差生成回路３３は、電圧差生成回路３３の一端３３ｂと他端３３ｃとの電位差が閾値（例えば、ツェナーダイオードの逆方向耐圧）を越えると電流を流す非線形な電流電圧特性を示す。この電圧検出回路１１によれば、電圧差生成回路３３の閾値は、電圧差生成回路３３が電流を流す端子間電圧の最小値であって、最低動作電圧を調整（増加又は低減）するように働く。

【0078】

分流回路４３の非線形な電流電圧特性の素子は、例えばダイオード、ダイオード接続されたＭＯＳトランジスタといった２端子又は３端子の素子を包含する。分流回路４３の線形な電流電圧特性の素子は、例えば抵抗体を包含する。電流ミラー回路２３の出力側回路部２７の定電流の一部が抵抗体に流れるので、抵抗体の両端の電位差は、抵抗体の抵抗値に比例して大きくなる。

【0079】

分流回路４３の素子は、１又は複数のダイオードを含むことができる。具体的には、分流回路４３の素子は、ツェナーダイオードを含み、電流電圧特性は、ツェナーダイオードの逆方向特性である。この電圧検出回路１１によれば、分流回路４３の端子間電圧は、ツェナーダイオードの逆方向特性に従って変化する。

【0080】

分流回路４３の素子は、１又は複数のダイオード接続されたトランジスタを包含することができる。この電圧検出回路１１によれば、分流回路４３の端子間電圧は、ダイオード接続されたトランジスタの順方向特性に従って変化する。

【0081】

分流回路４３は、分流回路４３の一端４３ｂと他端４３ｃとの電位差が閾値（例えば、ツェナーダイオードの逆方向耐圧）より大きいときに電流を流す非線形な電流電圧特性を示す。この電圧検出回路１１によれば、分流回路４３の閾値は、出力ＯＵＴの電圧を変更するように働く。

【0082】

分流回路４３の素子は、線形な電流電圧特性を有することができる。具体的には、分流回路４３の素子は、抵抗体を含むことができる。電流ミラー回路２３の出力電流の一部は第２電流源４１に流し、分流回路４３にミラー電流の残りを流す。分流回路４３の抵抗体は、ミラー電流の残りの電流に応じた電位差を生成し、この電圧差が出力ＯＵＴに提供される。

【0083】

本実施形態では、入力ライン１３に加わる電圧と半導体装置の内部の電源線の電位との電位差が大きいときにも、コンパレータを用いて電圧検出を行う回路に比べて高耐圧素子の数を減らせる。

【0084】

しかしながら、検出する電圧は、このように大きな電位差に限定されることない。具体的には、本実施形態の電圧検出回路１１では、最低動作電圧を調整することによって、様々な検出電圧を設定できる。

【0085】

本実施形態は、様々な側面を有することができる。

【0086】

本実施形態に係る一側面の電圧検出回路は、入力電圧を受けるように構成される入力ラインと、前記入力ラインと第１電源ラインとの間に接続された第１電流路、及び前記入力ラインと第２電源ラインとの間に接続された第２電流路を含む伝達回路と、を備え、前記伝達回路は、前記第１電流路の電流を流す入力側回路部及び前記第２電流路の電流を流す出力側回路部を含む電流ミラー回路を含み、前記第１電流路は、第１電流源、電圧差生成回路、及び前記入力側回路部を含み、前記第１電流源、前記電圧差生成回路、及び前記入力側回路部は、前記入力ラインと前記第１電源ラインとの間に直列に接続され、前記電圧差生成回路は、一端、他端、並びに前記一端及び前記他端の一方から他方への電流経路に抵抗性の素子を有し、前記第２電流路は、分流回路、第２電流源、及び前記出力側回路部を含み、前記第２電流源及び前記出力側回路部は、前記入力ラインと前記第２電源ラインとの間に直列に接続され、前記分流回路は、前記第２電流源に並列に接続され、前記分流回路は、一端、他端、並びに前記一端及び前記他端の一方から他方への電流経路に抵抗性の素子を有し、前記出力側回路部は、共有ノードにおいて前記第２電流源及び前記分流回路に接続され、前記共有ノードは、前記電圧検出回路の出力に接続される。

【0087】

本実施形態に係る第１側面に従う第２側面の電圧検出回路では、前記出力側回路部の流す電流は、前記第２電流源の定電流より大きい。

【0088】

本実施形態に係る第１側面又は第２側面に従う第３側面の電圧検出回路では、前記電流ミラー回路は、カスコード型を有することができる。

【0089】

本実施形態に係る第１側面から第３側面のいずれか一側面に従う第４側面の電圧検出回路では、前記電圧差生成回路の前記素子は、非線形な又は線形な電流電圧特性を有することができる。

【0090】

本実施形態に係る第４側面に従う第５側面の電圧検出回路では、前記電圧差生成回路は、１又は複数のツェナーダイオードを含み、前記電流電圧特性は、前記ツェナーダイオードの逆方向特性であることができる。

【0091】

本実施形態に係る第４側面に従う第５側面の電圧検出回路では、前記電圧差生成回路は、ダイオード接続されたトランジスタを含むことができる。

【0092】

本実施形態に係る第１側面から第６側面のいずれか一側面に従う第７側面の電圧検出回路では、前記分流回路の前記素子は、前記一端及び前記他端の一方から他方への電流経路に非線形な又は線形な電流電圧特性を有することができる。

【0093】

本実施形態に係る第７側面に従う第８側面の電圧検出回路では、前記分流回路は、１又は複数のツェナーダイオードを含み、前記電流電圧特性は、前記ツェナーダイオードの逆方向特性であることができる。

【0094】

本実施形態に係る第７側面に従う第９側面の電圧検出回路では、前記分流回路は、ダイオード接続されたトランジスタを含むことができる。

【0095】

本実施形態に係る第１側面から第９側面のいずれか一側面に従う第１０側面の電圧検出回路では、前記第１電源ライン及び前記第２電源ラインは、同電位であることができる。

【0096】

本実施形態に係る第１側面から第９側面のいずれか一側面に従う第１１側面の電圧検出回路では、前記伝達回路は、前記入力ラインと前記第１電源ラインとの間に接続された第３電流路を含み、前記電流ミラー回路は、前記第１電流路の電流を前記第３電流路の電流に関連付ける第１電流ミラー回路、及び前記第３電流路の電流を前記第２電流路の電流に関連付ける第２電流ミラー回路を含み、前記第１電源ライン及び前記第２電源ラインは、異電位であることができる。

【0097】

本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。そして、それらはすべて、本発明の技術思想に含まれるものである。

【符号の説明】

【0098】

１０・・・半導体装置、１１、１１ａ、１１ｂ・・・電圧検出回路、１３・・・入力ライン、１５・・・伝達回路、１６・・・第１電源ライン、１７・・・第１電流路、１８・・・第３電流路、１９・・・第２電流路、２０・・・第３電源ライン、２１・・・第２電源ライン、２２・・・第１電流ミラー回路、２３・・・電流ミラー回路、２４・・・第２電流ミラー回路、２５・・・入力側回路部、２７・・・出力側回路部、３１・・・第１電流源、３３・・・電圧差生成回路、４１・・・第２電流源、４３・・・分流回路、４５・・・共有ノード、４７・・・入力回路、Ｉ１、Ｉ２、Ｉ２２・・・定電流、ＩＮ・・・入力、ＯＵＴ・・・出力、ＳＣＭ・・・電気信号、ＶＤＥＴ・・・電圧信号、ＶＯＵＴ・・・出力電圧、Ｖｉｎ・・・入力電圧、Ｖｏｕｔ・・・出力電圧、Ｖｔ１、Ｖｔ３、Ｖｔ２１、Ｖｔ２３・・・閾値電圧、Ｖｚ１、Ｖｚ２１・・・ツェナー電圧（逆方向電圧）。

【図1】

【図2】

【図3】