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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024158701
(43)【公開日】2024-11-08
(54)【発明の名称】半導体試験装置
(51)【国際特許分類】
G01R 31/26 20200101AFI20241031BHJP
【ＦＩ】
G01R31/26 A
G01R31/26 B
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023074105
(22)【出願日】2023-04-28
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】橋本 優史
【テーマコード（参考）】
2G003
【Ｆターム（参考）】
2G003AA01
2G003AA02
2G003AB09
2G003AE09
2G003AG00
2G003AH05
2G003AH07
(57)【要約】
【課題】高耐圧かつ高速遮断が可能な遮断回路を備えた半導体試験装置を提供する。
【解決手段】半導体試験装置は、高電圧電源と試験用パワー半導体素子との間の電流経路５に過電流が流れた場合に、電流経路５を遮断する遮断回路１２を備える。遮断回路１２は、電流経路５上に直列に接続されたｎ個（ｎは２以上の整数）のパワー半導体素子１と、ｎ個のパワー半導体素子１にそれぞれ対応するｎ個の駆動回路３とを含む。ｎ個の駆動回路３の各々は、過電流検出部１０４によって過電流が検出された場合に、対応するパワー半導体素子１をオン状態からオフ状態にする。
【選択図】図２
【解決手段】半導体試験装置は、高電圧電源と試験用パワー半導体素子との間の電流経路５に過電流が流れた場合に、電流経路５を遮断する遮断回路１２を備える。遮断回路１２は、電流経路５上に直列に接続されたｎ個（ｎは２以上の整数）のパワー半導体素子１と、ｎ個のパワー半導体素子１にそれぞれ対応するｎ個の駆動回路３とを含む。ｎ個の駆動回路３の各々は、過電流検出部１０４によって過電流が検出された場合に、対応するパワー半導体素子１をオン状態からオフ状態にする。
【選択図】図２
【特許請求の範囲】
【請求項1】
試験用パワー半導体素子の電気特性を試験するための半導体試験装置であって、
前記試験用パワー半導体素子に高電圧を印加する高電圧電源と、
前記高電圧電源と前記試験用パワー半導体素子との間の電流経路に過電流が流れた場合に、前記電流経路を遮断する遮断回路とを備え、
前記遮断回路は、
前記電流経路に流れる電流を検出する電流検出部と、
前記電流検出部の検出電流に基づいて前記電流経路に過電流が流れているか否かを判定する過電流検出部と、
前記電流経路上に直列に接続されたｎ個のパワー半導体素子（ｎは２以上の整数）と、
前記ｎ個のパワー半導体素子にそれぞれ対応するｎ個の駆動回路とを含み、
前記ｎ個の駆動回路の各々は、前記過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子をオン状態からオフ状態にする、半導体試験装置。
前記試験用パワー半導体素子に高電圧を印加する高電圧電源と、
前記高電圧電源と前記試験用パワー半導体素子との間の電流経路に過電流が流れた場合に、前記電流経路を遮断する遮断回路とを備え、
前記遮断回路は、
前記電流経路に流れる電流を検出する電流検出部と、
前記電流検出部の検出電流に基づいて前記電流経路に過電流が流れているか否かを判定する過電流検出部と、
前記電流経路上に直列に接続されたｎ個のパワー半導体素子（ｎは２以上の整数）と、
前記ｎ個のパワー半導体素子にそれぞれ対応するｎ個の駆動回路とを含み、
前記ｎ個の駆動回路の各々は、前記過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子をオン状態からオフ状態にする、半導体試験装置。
【請求項2】
前記電流検出部は、前記ｎ個の駆動回路にそれぞれ対応し、各々が前記電流経路に流れる電流を検出するｎ個の電流センサを含み、
前記過電流検出部は、前記ｎ個の駆動回路にそれぞれ対応するｎ個の過電流検出回路を含み、
前記ｎ個の駆動回路の各々は、対応する電流センサの電流検出値に基づいて、対応する過電流検出回路が過電流を検出した場合に、対応するパワー半導体素子をオン状態からオフ状態にする、請求項１に記載の半導体試験装置。
前記過電流検出部は、前記ｎ個の駆動回路にそれぞれ対応するｎ個の過電流検出回路を含み、
前記ｎ個の駆動回路の各々は、対応する電流センサの電流検出値に基づいて、対応する過電流検出回路が過電流を検出した場合に、対応するパワー半導体素子をオン状態からオフ状態にする、請求項１に記載の半導体試験装置。
【請求項3】
前記ｎ個のパワー半導体素子とそれぞれ並列に接続されたｎ個のスナバ回路をさらに備える、請求項１に記載の半導体試験装置。
【請求項4】
前記ｎ個のパワー半導体素子とそれぞれ並列に接続され、各々が並列接続されたパワー半導体素子に印加される電圧を耐圧未満に制限するｎ個のツェナーダイオードをさらに備える、請求項１に記載の半導体試験装置。
【請求項5】
前記ｎ個のパワー半導体素子にそれぞれ対応するｎ個の遅延回路をさらに備え、
前記ｎ個の遅延回路の各々は、ターンオフのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、請求項１に記載の半導体試験装置。
前記ｎ個の遅延回路の各々は、ターンオフのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、請求項１に記載の半導体試験装置。
【請求項6】
前記ｎ個のパワー半導体素子の各々に対して並列接続された１個以上の付加パワー半導体素子がさらに設けられ、
前記ｎ個の駆動回路の各々は、前記過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子および対応するパワー半導体素子に並列に接続された１個以上の付加パワー半導体素子をオン状態からオフ状態にする、請求項１に記載の半導体試験装置。
前記ｎ個の駆動回路の各々は、前記過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子および対応するパワー半導体素子に並列に接続された１個以上の付加パワー半導体素子をオン状態からオフ状態にする、請求項１に記載の半導体試験装置。
【請求項7】
前記ｎ個のパワー半導体素子の各々に対応して、さらに前記ｎ個のパワー半導体素子の各々と並列接続された１個以上の付加パワー半導体素子の各々に対応して、遅延回路が前記遮断回路に設けられ、
前記遮断回路に設けられた前記遅延回路は、ターンオフのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、請求項６に記載の半導体試験装置。
前記遮断回路に設けられた前記遅延回路は、ターンオフのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、請求項６に記載の半導体試験装置。
【請求項8】
前記電流経路に過電流が流れた場合に前記電流経路の一部と並列の迂回経路に電流を流す迂回回路をさらに備え、
前記迂回回路は、
前記電流経路に流れる電流を検出する第２の電流検出部と、
前記第２の電流検出部の検出電流に基づいて前記電流経路に過電流が流れているか否かを判定する第２の過電流検出部と、
前記迂回経路上に直列に接続されたｐ個のパワー半導体素子（ｐは２以上の整数）と、
前記ｐ個のパワー半導体素子にそれぞれ対応するｐ個の駆動回路とを含み、
前記ｐ個の駆動回路の各々は、前記第２の過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子をオフ状態からオン状態にする、請求項１～７のいずれか１項に記載の半導体試験装置。
前記迂回回路は、
前記電流経路に流れる電流を検出する第２の電流検出部と、
前記第２の電流検出部の検出電流に基づいて前記電流経路に過電流が流れているか否かを判定する第２の過電流検出部と、
前記迂回経路上に直列に接続されたｐ個のパワー半導体素子（ｐは２以上の整数）と、
前記ｐ個のパワー半導体素子にそれぞれ対応するｐ個の駆動回路とを含み、
前記ｐ個の駆動回路の各々は、前記第２の過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子をオフ状態からオン状態にする、請求項１～７のいずれか１項に記載の半導体試験装置。
【請求項9】
前記第２の電流検出部は、前記ｐ個の駆動回路にそれぞれ対応し、各々が前記電流経路に流れる電流を検出するｐ個の電流センサを含み、
前記第２の過電流検出部は、前記ｐ個の駆動回路にそれぞれ対応するｐ個の過電流検出回路を含み、
前記ｐ個の駆動回路の各々は、対応する電流センサの電流検出値に基づいて、対応する過電流検出回路が過電流を検出した場合に、対応するパワー半導体素子をオフ状態からオン状態にする、請求項８に記載の半導体試験装置。
前記第２の過電流検出部は、前記ｐ個の駆動回路にそれぞれ対応するｐ個の過電流検出回路を含み、
前記ｐ個の駆動回路の各々は、対応する電流センサの電流検出値に基づいて、対応する過電流検出回路が過電流を検出した場合に、対応するパワー半導体素子をオフ状態からオン状態にする、請求項８に記載の半導体試験装置。
【請求項10】
前記ｐ個のパワー半導体素子とそれぞれ並列に接続されたｐ個のスナバ回路をさらに備える、請求項８に記載の半導体試験装置。
【請求項11】
前記ｐ個のパワー半導体素子とそれぞれ並列に接続され、各々が並列接続されたパワー半導体素子に印加される電圧を耐圧未満に制限するｐ個のツェナーダイオードをさらに備える、請求項８に記載の半導体試験装置。
【請求項12】
前記ｐ個のパワー半導体素子にそれぞれ対応するｐ個の遅延回路をさらに備え、
前記ｐ個の遅延回路の各々は、ターンオンのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、請求項８に記載の半導体試験装置。
前記ｐ個の遅延回路の各々は、ターンオンのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、請求項８に記載の半導体試験装置。
【請求項13】
前記ｐ個のパワー半導体素子の各々に対して並列接続された１個以上の付加パワー半導体素子がさらに設けられ、
前記ｐ個の駆動回路の各々は、前記第２の過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子および対応するパワー半導体素子に並列に接続された１個以上の付加パワー半導体素子をオフ状態からオン状態にする、請求項８に記載の半導体試験装置。
前記ｐ個の駆動回路の各々は、前記第２の過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子および対応するパワー半導体素子に並列に接続された１個以上の付加パワー半導体素子をオフ状態からオン状態にする、請求項８に記載の半導体試験装置。
【請求項14】
前記ｐ個のパワー半導体素子の各々に対応して、さらに前記ｐ個のパワー半導体素子の各々と並列接続された１個以上の付加パワー半導体素子の各々に対応して、遅延回路が前記迂回回路に設けられ、
前記迂回回路に設けられた前記遅延回路は、ターンオンのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、請求項１３に記載の半導体試験装置。
前記迂回回路に設けられた前記遅延回路は、ターンオンのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、請求項１３に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体試験装置に関する。
【背景技術】
【0002】
パワー半導体素子の出荷前にその品質と性能を確認するために電気特性試験が行われる。パワー半導体素子の電気特性試験において、試験中の製品（ＤＵＴ：Device Under Test）が不良のために破壊することがある。このとき、大きな破壊電流が流れるため、試験装置および治具がダメージを受ける。この破壊電流から試験装置および治具を保護するために遮断回路が用いられる。
【0003】
遮断回路では高電圧かつ大電流を高速に遮断する必要があるので、遮断用スイッチにはメカニカルリレーではなく高速応答が可能なパワー半導体素子が用いられる。この遮断用パワー半導体素子の定格電圧および定格電流は試験対象のパワー半導体素子に印加される試験電圧および試験電流よりも大きい必要がある。試験電流が不足する場合には先行文献１（特開２０１６－０１１９５３号公報）のように電流供給用のコンデンサを並列に接続して電流量を確保する場合がある。この場合、遮断用のパワー半導体素子も並列に接続される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１６－０１１９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＤＵＴが破壊した場合、試験条件、電圧、電流、遮断回路の構成などによって破壊電流を遮断するまでの時間は異なる。試験回路および治具に対するダメージを小さくするためには遮断時間が短いほど望ましいので、いずれにしてもパワー半導体素子を高速に遮断させることが重要である。
【0006】
通常、遮断用パワー半導体素子の耐電圧は試験電圧よりも高電圧である必要があるので、高耐圧なパワー半導体モジュールが用いられる。しかしながら、一般に高耐圧なパワー半導体モジュールはディスクリートタイプのパワー半導体素子よりも応答速度が遅いために破壊電流の遮断に時間がかかるという問題がある。一方で、ディスクリートタイプのパワー半導体素子はパワー半導体モジュールよりも耐圧が低いために試験電圧によっては遮断用として用いることができない。
【0007】
本開示は、上記の問題点を考慮してなされたものであり、その目的の一つは、高耐圧かつ高速遮断が可能な遮断回路を備えた半導体試験装置を提供することである。
【課題を解決するための手段】
【0008】
一実施形態において、試験用パワー半導体素子の電気特性を試験するための半導体試験装置が提供される。半導体試験装置は、試験用パワー半導体素子に高電圧を印加する高電圧電源と、高電圧電源と試験用パワー半導体素子との間の電流経路に過電流が流れた場合に、電流経路を遮断する遮断回路とを備える。遮断回路は、電流経路に流れる電流を検出する電流検出部と、電流検出部の検出電流に基づいて電流経路に過電流が流れているか否かを判定する過電流検出部と、電流経路上に直列に接続されたｎ個（ｎは２以上の整数）のパワー半導体素子と、ｎ個のパワー半導体素子にそれぞれ対応するｎ個の駆動回路とを含む。ｎ個の駆動回路の各々は、過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子をオン状態からオフ状態にする。
【発明の効果】
【0009】
上記の実施形態によれば、遮断回路には電流経路上に直列に接続されたｎ個（ｎは２以上の整数）のパワー半導体素子が設けられるので、高耐圧かつ高速遮断が可能な遮断回路を備えた半導体試験装置を提供できる。
【図面の簡単な説明】
【0010】
【図1】半導体試験装置の基本的構成例を示す回路図である。
【図3】実施の形態２の半導体試験装置において、遮断回路の構成例を示す回路図である。
【図4】実施の形態３の半導体試験装置において、遮断回路の構成例を示す回路図である。
【図5】実施の形態４の半導体試験装置において、遮断回路の構成例を示す回路図である。
【図6】実施の形態５の半導体試験装置において、遮断回路の構成例を示す回路図である。
【図7】実施の形態５の半導体試験装置において、他の遮断回路の構成例を示す回路図である。
【図8】実施の形態６の半導体試験装置において、遮断回路の構成例を示す回路図である。
【図9】実施の形態６の半導体試験装置において、他の遮断回路の構成例を示す回路図である。
【図10】実施の形態７の半導体試験装置の構成例を示す回路図である。
【発明を実施するための形態】
【0011】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
【0012】
実施の形態１．
［半導体試験装置の基本的構成例］
図１は、半導体試験装置の基本的構成例を示す回路図である。半導体試験装置２０は、試験対象のパワー半導体素子１１の電気特性の試験を行う。半導体試験装置２０の一例として図１にアバランシェ耐量試験のための回路構成を示すが、アバランシェ耐量試験以外の試験項目でも以下に述べる遮断回路１２の動作は同様である。図１に示すように、半導体試験装置２０は、高電圧電源２１と、コンデンサ２２と、試験用パワー半導体素子１１を駆動する駆動回路２３と、遮断回路１２と、インダクタ２５とを備える。
［半導体試験装置の基本的構成例］
図１は、半導体試験装置の基本的構成例を示す回路図である。半導体試験装置２０は、試験対象のパワー半導体素子１１の電気特性の試験を行う。半導体試験装置２０の一例として図１にアバランシェ耐量試験のための回路構成を示すが、アバランシェ耐量試験以外の試験項目でも以下に述べる遮断回路１２の動作は同様である。図１に示すように、半導体試験装置２０は、高電圧電源２１と、コンデンサ２２と、試験用パワー半導体素子１１を駆動する駆動回路２３と、遮断回路１２と、インダクタ２５とを備える。
【0013】
図１では、試験用パワー半導体素子１１としてＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が示されているがこれに限定されない。たとえば、試験用パワー半導体素子１１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
【0014】
高電圧電源２１は、パワー半導体素子１１に高電圧を印加する。コンデンサ２２は、高電圧電源２１と並列に接続され、パワー半導体素子１１へ試験電流を放出する。インダクタ２５は、高電圧電源２１およびコンデンサ２２とパワー半導体素子１１との間の電流経路５上に設けられる。駆動回路２３は、試験用パワー半導体素子１１のオンおよびオフを制御するために、ゲート駆動信号をパワー半導体素子１１のゲート端子に出力する。上記の高電圧電源２１および駆動回路２３は、図示しないコントローラによって制御される。
【0015】
遮断回路１２は、高電圧電源２１およびコンデンサ２２とパワー半導体素子１１との間の電流経路５に、インダクタ２５と直列に設けられる。遮断回路１２は、試験用パワー半導体素子１１の故障によって電流経路５に過電流が流れた場合に、電流経路５を遮断することにより半導体試験装置２０を保護する。
【0016】
［遮断回路の基本構成と動作］
図２は、図１の遮断回路の構成例を示す回路図である。図２に示すように、遮断回路１２は、電流経路５上に直列接続された遮断用のｎ個（ｎは２以上の整数）のパワー半導体素子１（１ａ，１ｂ）と、ｎ個のパワー半導体素子にそれぞれ対応するｎ個のゲート駆動回路３（３ａ，３ｂ）と、電流検出部１０２と、過電流検出部１０４とを備える。図２では、ｎ＝２の場合が示されている。
図２は、図１の遮断回路の構成例を示す回路図である。図２に示すように、遮断回路１２は、電流経路５上に直列接続された遮断用のｎ個（ｎは２以上の整数）のパワー半導体素子１（１ａ，１ｂ）と、ｎ個のパワー半導体素子にそれぞれ対応するｎ個のゲート駆動回路３（３ａ，３ｂ）と、電流検出部１０２と、過電流検出部１０４とを備える。図２では、ｎ＝２の場合が示されている。
【0017】
図１では、遮断用パワー半導体素子１としてＮチャネルＭＯＳＦＥＴが示されているがこれに限定されない。たとえば、遮断用パワー半導体素子１はＩＧＢＴであってもよい。
【0018】
電流検出部１０２は、高電圧電源２１およびコンデンサ２２と試験対象のパワー半導体素子１１との間の電流経路５に流れる電流を検出する。図１の場合、電流検出部１０２は、ｎ個の遮断用パワー半導体素子１（１ａ，１ｂ）にそれぞれ対応するｎ個の電流センサ２（２ａ，２ｂ）を含む。また、図１の場合、電流センサ２としてカレントトランスを図示しているが、電流センサ２の電流検知方式には、巻線方式、ホール素子方式、フラックスゲート方式などがあり、特に限定されない。
【0019】
過電流検出部１０４は、電流検出部１０２の検出電流に基づいて、電流経路５に過電流が流れているか否かを判定する。図２の場合、過電流検出部１０４は、ｎ個の遮断用パワー半導体素子１（１ａ，１ｂ）にそれぞれ対応するｎ個の過電流検出回路４を含む。たとえば、過電流検出回路４は、電流センサ２の出力電圧を参照電圧と比較する比較器と、比較器の比較結果を保持するためのラッチ回路とを有する。
【0020】
各ゲート駆動回路３は、対応する過電流検出回路４によって過電流が検出されていない通常時に、対応する遮断用パワー半導体素子１をオン状態にするためのゲート駆動信号を出力する。各ゲート駆動回路３は、対応する過電流検出回路４によって過電流が検出された場合に、対応する遮断用パワー半導体素子１をオフ状態にするためのゲート駆動信号を出力する。これにより、電流経路５に破壊電流が流れた場合に、その破壊電流が遮断される。
【0021】
なお、電流検出部１０２はｎ個の遮断用パワー半導体素子１で共通の１個の電流センサ２を備え、過電流検出部１０４はｎ個の遮断用パワー半導体素子１で共通の１個の過電流検出回路４を備える構成であってもよい。この場合、各ゲート駆動回路３は、過電流検出部１０４に備えられた共通の過電流検出回路４によって過電流が検出された場合に、対応する遮断用パワー半導体素子１をオン状態からオフ状態に切り替える。
【0022】
［実施の形態１の効果］
過電流発生時に高速応答できることを優先するとディスクリートタイプのような耐電圧の比較的低い素子を用いる必要がある。そこで、不足する耐電圧を補うためにｎ個（ｎは２以上の整数）の遮断用パワー半導体素子１が直列に接続される。
過電流発生時に高速応答できることを優先するとディスクリートタイプのような耐電圧の比較的低い素子を用いる必要がある。そこで、不足する耐電圧を補うためにｎ個（ｎは２以上の整数）の遮断用パワー半導体素子１が直列に接続される。
【0023】
上記の構成のため、ｎ個の遮断用パワー半導体素子１をオフするタイミングがずれると特定の遮断用パワー半導体素子１に印加される電圧が絶対最大定格を超えることになる。この結果、その特定の遮断用パワー半導体素子１が破損してしまう。各遮断用パワー半導体素子１を破損しないために直列接続しているｎ個の遮断用パワー半導体素子１を同時にオフする必要がある。実施の形態１の半導体試験装置２０ではｎ個の遮断用パワー半導体素子１にそれぞれ対応するｎ個のカレントトランス方式の電流センサ２を用いて同一の破壊電流を検出するように構成される。このため、破壊電流の検出タイミングはほぼ同期しており、過電流検出時にほぼ同時にｎ個の遮断用パワー半導体素子１をオフできる。
【0024】
なお、絶縁のために過電流検出回路４とゲート駆動回路３との間の接続に光信号を用いてもよい。しかしながら、電気信号と光信号との間の変換に遅延時間が生じることになるので、信号変換のための遅延時間を削減するために電流センサ２、過電流検出回路４、ゲート駆動回路３のすべてを電気信号のみで直結するほうが望ましい。
【0025】
実施の形態２．
図２に示す実施の形態１の半導体試験装置２０の遮断回路１２の構成の場合、ｎ個の過電流検出回路４、ｎ個のゲート駆動回路３、およびｎ個のパワー半導体素子１の各々に個別に使われている部品の電気特性のばらつきに起因して、直列に接続したｎ個のパワー半導体素子１が厳密に同時にオフしない場合がある。この場合、特定のパワー半導体素子１に電圧が集中してその特定のパワー半導体素子１が破壊してしまう可能性がある。そこで、ターンオフのタイミングのズレを吸収するために直列に接続したｎ個の遮断用パワー半導体素子１のそれぞれについてスナバ回路３０が並列に接続される。以下、図面を参照して説明する。
図２に示す実施の形態１の半導体試験装置２０の遮断回路１２の構成の場合、ｎ個の過電流検出回路４、ｎ個のゲート駆動回路３、およびｎ個のパワー半導体素子１の各々に個別に使われている部品の電気特性のばらつきに起因して、直列に接続したｎ個のパワー半導体素子１が厳密に同時にオフしない場合がある。この場合、特定のパワー半導体素子１に電圧が集中してその特定のパワー半導体素子１が破壊してしまう可能性がある。そこで、ターンオフのタイミングのズレを吸収するために直列に接続したｎ個の遮断用パワー半導体素子１のそれぞれについてスナバ回路３０が並列に接続される。以下、図面を参照して説明する。
【0026】
［遮断回路の構成例と動作］
図３は、実施の形態２の半導体試験装置２０において、遮断回路１２の構成例を示す回路図である。図３の遮断回路１２は、各遮断用パワー半導体素子１（１ａ，１ｂ）と並列に接続されたスナバ回路３０（３０ａ，３０ｂ）をさらに備える点で図２の遮断回路１２と異なる。
図３は、実施の形態２の半導体試験装置２０において、遮断回路１２の構成例を示す回路図である。図３の遮断回路１２は、各遮断用パワー半導体素子１（１ａ，１ｂ）と並列に接続されたスナバ回路３０（３０ａ，３０ｂ）をさらに備える点で図２の遮断回路１２と異なる。
【0027】
図３のスナバ回路３０は、抵抗器６、ダイオード７、およびコンデンサ８を備える。順方向のダイオード７およびコンデンサ８は、遮断用パワー半導体素子１としてのＮチャネルＭＯＳＦＥＴのドレインとソースとの間に直列に接続される。抵抗器６は、コンデンサ８と並列に接続される。図３のその他の構成は図２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【0028】
次に、図３の遮断回路１２の動作について説明する。以下、遮断用パワー半導体素子１をＭＯＳＦＥＴとして説明するがこれに限定されない。たとえば、遮断用パワー半導体素子１はＩＧＢＴであってもよい。
【0029】
試験用パワー半導体素子１１の故障によって生じた破壊電流を遮断するために、遮断用パワー半導体素子１がオフすると、遮断用パワー半導体素子１のドレイン・ソース間電圧が大きくなる。このとき、遮断用パワー半導体素子１と並列に接続されているスナバ回路３０のダイオード７に破壊電流が流れ、破壊電流によってコンデンサ８が充電される。図１の高電圧電源２１によって供給される試験電圧をＶＣＣとし、パワー半導体素子１の直列数をｎとすると、コンデンサ８はその両端間の電圧がＶＣＣ／ｎになるまで破壊電流で充電される。コンデンサ８が充電されるために、遮断用パワー半導体素子１のドレイン・ソース間電圧の立上りが遅くなる。この結果、遮断用パワー半導体素子１のターンオフのタイミングがずれたとしてもドレイン・ソース間電圧のサージが抑制されるため遮断用パワー半導体素子１の破壊を防止できる。
【0030】
［実施の形態２の効果］
上記のとおり、実施の形態２の半導体試験装置２０の遮断回路１２によれば、直列接続されたｎ個の遮断用パワー半導体素子１の各々と並列にスナバ回路３０が設けられる。これにより、電流センサ２、ゲート駆動回路３、および過電流検出回路４を構成する個々の電子部品の特性ばらつきによって、破壊電流の発生時にｎ個の遮断用パワー半導体素子１がターンオフするタイミングがずれたとしても、ドレイン・ソース間電圧のサージが抑制されるため、遮断用パワー半導体素子１の破壊を防止できる。
上記のとおり、実施の形態２の半導体試験装置２０の遮断回路１２によれば、直列接続されたｎ個の遮断用パワー半導体素子１の各々と並列にスナバ回路３０が設けられる。これにより、電流センサ２、ゲート駆動回路３、および過電流検出回路４を構成する個々の電子部品の特性ばらつきによって、破壊電流の発生時にｎ個の遮断用パワー半導体素子１がターンオフするタイミングがずれたとしても、ドレイン・ソース間電圧のサージが抑制されるため、遮断用パワー半導体素子１の破壊を防止できる。
【0031】
なお、上記のスナバ回路３０の構成においてコンデンサ８の容量が大きいほど遮断用パワー半導体素子１のドレイン・ソース間電圧の立上りが遅くなり、遮断時間が長くなってしまう。したがって、コンデンサ８の容量は遮断用パワー半導体素子１のターンオフのタイミングのズレを吸収する程度の必要最低限にすることが望ましい。
【0032】
実施の形態３．
実施の形態３では、実施の形態２と同様の理由で直列接続された遮断用パワー半導体素子１が同時にターンオフしない場合の対策について説明する。実施の形態３では実施の形態２とは別の対策が示される。
実施の形態３では、実施の形態２と同様の理由で直列接続された遮断用パワー半導体素子１が同時にターンオフしない場合の対策について説明する。実施の形態３では実施の形態２とは別の対策が示される。
【0033】
［遮断回路の構成例と動作］
図４は、実施の形態３の半導体試験装置２０において、遮断回路１２の構成例を示す回路図である。図４の遮断回路１２は、各遮断用パワー半導体素子１（１ａ，１ｂ）と並列に接続されたツェナーダイオード９（９ａ，９ｂ）をさらに備える点で図２の遮断回路１２と異なる。各ツェナーダイオード９のアノードは、対応する遮断用パワー半導体素子１としてのＮチャネルＭＯＳＦＥＴのソースに接続される。各ツェナーダイオード９のカソードは、対応する遮断用パワー半導体素子１としてのＮチャネルＭＯＳＦＥＴのドレインに接続される。図４のその他の構成は図２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
図４は、実施の形態３の半導体試験装置２０において、遮断回路１２の構成例を示す回路図である。図４の遮断回路１２は、各遮断用パワー半導体素子１（１ａ，１ｂ）と並列に接続されたツェナーダイオード９（９ａ，９ｂ）をさらに備える点で図２の遮断回路１２と異なる。各ツェナーダイオード９のアノードは、対応する遮断用パワー半導体素子１としてのＮチャネルＭＯＳＦＥＴのソースに接続される。各ツェナーダイオード９のカソードは、対応する遮断用パワー半導体素子１としてのＮチャネルＭＯＳＦＥＴのドレインに接続される。図４のその他の構成は図２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【0034】
次に、図４の遮断回路１２の動作について説明する。図１の高電圧電源２１によって供給される試験電圧をＶＣＣとし、遮断用パワー半導体素子１の直列数をｎとし、遮断用パワー半導体素子１の耐圧をＶｍａｘとする。この場合、ツェナーダイオード９のツェナー電圧Ｖｚは、
Ｖｍａｘ＞Ｖｚ＞ＶＣＣ／ｎ …(1)
を満たすように選択される。
Ｖｍａｘ＞Ｖｚ＞ＶＣＣ／ｎ …(1)
を満たすように選択される。
【0035】
直列に接続したｎ個のパワー半導体素子１のそれぞれのオフタイミングがずれた場合、先にターンオフしたパワー半導体素子１のドレイン・ソース間電圧が他のパワー半導体素子１のドレイン・ソース間電圧よりも先に立ち上がる。しかしながら、ドレイン・ソース間電圧がＶｚまで立ち上がったところでツェナーダイオード９によってドレイン・ソース間電圧がクランプされてそれ以上立ち上がらなくなる。この動作により、それぞれのパワー半導体素子１のドレイン・ソース間電圧は耐圧Ｖｍａｘ以上にならないため、パワー半導体素子１の破壊を防止できる。
【0036】
ツェナーダイオード９のツェナー電圧ＶｚがＶＣＣ／ｎに満たない場合はツェナーダイオード９を複数直列に接続する構成としてもよい。
【0037】
［実施の形態３の効果］
以上のとおり、実施の形態３の半導体試験装置２０の遮断回路１２によれば、直列接続されたｎ個の遮断用パワー半導体素子１の各々と並列にツェナーダイオード９が設けられる。これにより、破壊電流の発生時にｎ個の遮断用パワー半導体素子１がターンオフするタイミングがずれたとしても、各遮断用パワー半導体素子１のドレイン・ソース間電圧はツェナーダイオード９によってクランプされるため、耐圧Ｖｍａｘ以上になることを防止できる。
以上のとおり、実施の形態３の半導体試験装置２０の遮断回路１２によれば、直列接続されたｎ個の遮断用パワー半導体素子１の各々と並列にツェナーダイオード９が設けられる。これにより、破壊電流の発生時にｎ個の遮断用パワー半導体素子１がターンオフするタイミングがずれたとしても、各遮断用パワー半導体素子１のドレイン・ソース間電圧はツェナーダイオード９によってクランプされるため、耐圧Ｖｍａｘ以上になることを防止できる。
【0038】
実施の形態４．
図５は、実施の形態４の半導体試験装置２０において、遮断回路１２の構成例を示す回路図である。実施の形態４は、実施の形態２と実施の形態３とを組み合わせたものである。
図５は、実施の形態４の半導体試験装置２０において、遮断回路１２の構成例を示す回路図である。実施の形態４は、実施の形態２と実施の形態３とを組み合わせたものである。
【0039】
すなわち、図５の遮断回路１２は、直列接続されたｎ個の遮断用パワー半導体素子１（１ａ，１ｂ）の各々と並列にスナバ回路３０（３０ａ，３０ｂ）およびツェナーダイオード９（９ａ，９ｂ）を有する点で図２の遮断回路１２と異なる。各遮断用パワー半導体素子１に対して、対応するスナバ回路３０とツェナーダイオード９とは互いに並列に接続される。
【0040】
スナバ回路３０の構成および接続は図３の場合と同様であり、ツェナーダイオード９の接続は図４の場合と同様である。また、図５のスナバ回路３０は図３の場合と同様に動作し、図５のツェナーダイオード９は図４の場合と同様に動作する。
【0041】
スナバ回路３０のみまたはツェナーダイオード９のみの構成では遮断用パワー半導体素子１のターンオフのタイミングのズレに起因するドレイン・ソース間電圧のサージを吸収できない場合には、図５に示すようにスナバ回路３０とツェナーダイオード９とを組み合わせることが望ましい。
【0042】
実施の形態５．
図１の高電圧電源２１およびコンデンサ２２によって生成される試験電流に対して、各遮断用パワー半導体素子１の定格電流が不足する場合には、直列接続されたｎ個の遮断用パワー半導体素子１の各々に対して並列に、遮断用パワー半導体素子１をさらに接続してもよい。並列接続される遮断用パワー半導体素子１の個数ｍ（元の遮断用パワー半導体素子１と付加された遮断用パワー半導体素子１との総個数）は、各遮断用パワー半導体素子１の定格電流のｍ倍が試験電流を超えるように定められる。実施の形態５は、実施の形態１～４のいずれとも組み合わせることができる。以下、図面を参照して具体的に説明する。
図１の高電圧電源２１およびコンデンサ２２によって生成される試験電流に対して、各遮断用パワー半導体素子１の定格電流が不足する場合には、直列接続されたｎ個の遮断用パワー半導体素子１の各々に対して並列に、遮断用パワー半導体素子１をさらに接続してもよい。並列接続される遮断用パワー半導体素子１の個数ｍ（元の遮断用パワー半導体素子１と付加された遮断用パワー半導体素子１との総個数）は、各遮断用パワー半導体素子１の定格電流のｍ倍が試験電流を超えるように定められる。実施の形態５は、実施の形態１～４のいずれとも組み合わせることができる。以下、図面を参照して具体的に説明する。
【0043】
図６は、実施の形態５の半導体試験装置２０において、遮断回路１２の構成例を示す回路図である。図６の遮断回路１２は、図２の遮断回路１２を変形した回路であり、遮断用パワー半導体素子１ａ，１ｂとそれぞれ並列に接続された遮断用パワー半導体素子１ａ＿ｐ，１ｂ＿ｐをさらに備える。ゲート駆動回路３は、対応する並列接続された複数の遮断用パワー半導体素子１に対して共通のゲート駆動信号を供給する。
【0044】
図７は、実施の形態５の半導体試験装置２０において、他の遮断回路１２の構成例を示す回路図である。図７の遮断回路１２は、図５の遮断回路１２を変形した回路であり、遮断用パワー半導体素子１ａ，１ｂとそれぞれ並列に接続された遮断用パワー半導体素子１ａ＿ｐ，１ｂ＿ｐをさらに備える。ゲート駆動回路３は、対応する並列接続された複数の遮断用パワー半導体素子１に対して共通のゲート駆動信号を供給する。
【0045】
図６の遮断回路１２のように、スナバ回路３０およびツェナーダイオード９が両方とも設けられていない場合、互いに並列接続された遮断用パワー半導体素子１，１＿ｐのターンオフタイミングにずれが生じると、特定の遮断用パワー半導体素子１に破壊電流が集中する可能性がある。この場合、上記の特定の遮断用パワー半導体素子１に絶対最大定格電流以上の電流が流れるとこの遮断用パワー半導体素子１が破壊する可能性がある。この問題は、直列接続されたいずれかの遮断用パワー半導体素子１のドレイン・ソース間に電圧が集中する問題とはまた別の問題である。
【0046】
図７のようにスナバ回路３０およびツェナーダイオード９の両方、またはいずれか一方を、並列接続されたｍ個の遮断用パワー半導体素子１，１＿ｐと並列に設けることにより、スナバ回路３０および／またはツェナーダイオード９が電流の迂回路になる。これにより、電流集中による遮断用パワー半導体素子１の破壊を抑制できる。
【0047】
実施の形態６．
実施の形態１～５において、直列および並列接続された遮断用パワー半導体素子１は、試験用パワー半導体素子１１の故障時に生じる破壊電流の検出をトリガにしてターンオフ動作を開始する。したがって、各遮断用パワー半導体素子１の電気特性が一致していれば、基本的には各遮断用パワー半導体素子１のターンオフのタイミングは一致する。しかしながら、個々の遮断用パワー半導体素子１の電気特性（たとえば、閾値電圧）のばらつきに起因してターンオフのタイミングがずれる場合がある。ターンオフのタイミングのズレ量が大きすぎる場合は実施の形態２～５に示す対策を行ってもなお遮断用パワー半導体素子１を破壊してしまう可能性がある。もしくは、遮断用パワー半導体素子１を破壊しないようにマージンを大きくする必要があり、結果として破壊電流の遮断速度が遅くなり、目標の遮断時間を達成できない可能性がある。
実施の形態１～５において、直列および並列接続された遮断用パワー半導体素子１は、試験用パワー半導体素子１１の故障時に生じる破壊電流の検出をトリガにしてターンオフ動作を開始する。したがって、各遮断用パワー半導体素子１の電気特性が一致していれば、基本的には各遮断用パワー半導体素子１のターンオフのタイミングは一致する。しかしながら、個々の遮断用パワー半導体素子１の電気特性（たとえば、閾値電圧）のばらつきに起因してターンオフのタイミングがずれる場合がある。ターンオフのタイミングのズレ量が大きすぎる場合は実施の形態２～５に示す対策を行ってもなお遮断用パワー半導体素子１を破壊してしまう可能性がある。もしくは、遮断用パワー半導体素子１を破壊しないようにマージンを大きくする必要があり、結果として破壊電流の遮断速度が遅くなり、目標の遮断時間を達成できない可能性がある。
【0048】
そこで、実施の形態６の半導体試験装置２０の遮断回路１２では、各遮断用パワー半導体素子１に対して、対応するゲート駆動回路３から当該遮断用パワー半導体素子１のゲート端子までの間にタイミング調整用の遅延回路１０が設けられる。遅延回路１０によってゲート駆動信号のタイミングを調整することによって、各遮断用パワー半導体素子１のターンオフのタイミングを一致させる。遅延回路１０として抵抗器とコンデンサとを用いたＣＲ遅延回路を利用してもよいし、直列接続された複数のバッファ回路を利用してもよい。実施の形態６は、実施の形態１～５のいずれとも組み合わせることができる。以下、図面を参照して具体的に説明する。
【0049】
図８は、実施の形態６の半導体試験装置２０において、遮断回路１２の構成例を示す回路図である。図８の遮断回路１２は、図２の遮断回路１２を変形した回路であり、ゲート駆動回路３ａと対応する遮断用パワー半導体素子１ａのゲート端子との間に遅延回路１０ａが設けられ、ゲート駆動回路３ｂと対応する遮断用パワー半導体素子１ｂのゲート端子との間に遅延回路１０ｂが設けられる。
【0050】
図９は、実施の形態６の半導体試験装置２０において、他の遮断回路１２の構成例を示す回路図である。図９の遮断回路１２は、図７の遮断回路１２を変形した回路である。具体的に、ゲート駆動回路３ａと対応する並列接続された遮断用パワー半導体素子１ａ，１ａ＿ｐのゲート端子との間に遅延回路１０ａ，１０ａ＿ｐがそれぞれ設けられ、ゲート駆動回路３ｂと対応する並列接続された遮断用パワー半導体素子１ｂ，１ｂ＿ｐのゲート端子との間に遅延回路１０ｂ，１０ｂ＿ｐがそれぞれ設けられる。
【0051】
図８に示すように、タイミング調整用の遅延回路１０ａ，１０ｂを設けただけでは、各遮断用パワー半導体素子１のターンオフのタイミングを一致することができない場合には、図９に示すように、遅延回路１０にさらにスナバ回路３０およびツェナーダイオード９を組み合わせることにより、各遮断用パワー半導体素子１の破壊を防止できる。
【0052】
実施の形態７．
実施の形態７の半導体試験装置２０では、過電流検出時に破壊電流を迂回させるための迂回回路１３をさらに備える点で、図１の半導体試験装置２０と異なる。これにより、試験装置の治具などを破壊電流による破壊から防止できる。実施の形態７は、実施の形態１～６のいずれとも組み合わせることができる。以下、図面を参照して具体的に説明する。
実施の形態７の半導体試験装置２０では、過電流検出時に破壊電流を迂回させるための迂回回路１３をさらに備える点で、図１の半導体試験装置２０と異なる。これにより、試験装置の治具などを破壊電流による破壊から防止できる。実施の形態７は、実施の形態１～６のいずれとも組み合わせることができる。以下、図面を参照して具体的に説明する。
【0053】
図１０は、実施の形態７の半導体試験装置２０の構成例を示す回路図である。図１０に示すように、半導体試験装置２０は、高電圧電源２１と、コンデンサ２２と、インダクタ２５と、試験用パワー半導体素子１１を駆動する駆動回路２３と、遮断回路１２と、迂回回路１３と、ダイオード２６とを備える。図１０では、図１の場合と同様にインダクタ２５を用いたアバランシェモードの動特性試験回路の例が示されている。
【0054】
高電圧電源２１は、パワー半導体素子１１に高電圧を印加する。コンデンサ２２は、高電圧電源２１と並列に接続され、パワー半導体素子１１へ試験電流を放出する。駆動回路２３は、試験用パワー半導体素子１１のオンおよびオフを制御するためのゲート駆動信号をパワー半導体素子１１のゲート端子に出力する。
【0055】
インダクタ２５は、試験用パワー半導体素子１１の負荷として、高電圧電源２１およびコンデンサ２２と試験用パワー半導体素子１１との間を接続する電流経路５上に設けられる。
【0056】
遮断回路１２は、上記の電流経路５上においてインダクタ２５と直列に設けられ、電流経路５での過電流検出時に電流経路５を流れる電流を遮断する。図１０では、遮断回路１２の一例として図６に示す構成が示されているが、図２～図９のいずれの遮断回路１２の構成であっても構わない。
【0057】
迂回回路１３は、電流経路５での過電流検出時に電流経路５の一部と並列の迂回経路２７を導通させる。図１０の場合には、迂回経路２７はインダクタ２５と並列に設けられる。迂回回路１３はインダクタ２５の電流を迂回経路２７にバイパスさせる。ダイオード２６は、迂回経路２７上においてカソードが高電圧電源２１側でアノードが試験用パワー半導体素子１１側になるように接続される。
【0058】
具体的には図１０に示すように、迂回回路１３は、迂回経路２７上に直列接続されたｐ個（ｐは２以上の整数）のパワー半導体素子３１（３１ａ，３１ｂ）と、ｐ個のパワー半導体素子３１にそれぞれ対応するｐ個のゲート駆動回路３３（３３ａ，３３ｂ）と、電流検出部１３２（第２の電流検出部とも称する）と、過電流検出部１３４（第２の過電流検出部とも称する）とを備える。図１０では、ｐ＝２の場合が示されている。
【0059】
さらに、図１０に示すように、ｐ個のパワー半導体素子３１（３１ａ，３１ｂ）の各々に１個以上のパワー半導体素子３１＿ｐ（３１ａ＿ｐ，３１ｂ＿ｐ）が並列に接続されていてもよい。
【0060】
電流検出部１３２は、電流経路５に流れる電流を検出する。図１０の場合、電流検出部１３２は、ｐ個のパワー半導体素子３１（３１ａ，３１ｂ）にそれぞれ対応するｐ個の電流センサ３２（３２ａ，３２ｂ）を含む。また、図１０の場合、電流センサ３２としてカレントランスを図示しているが、電流検出方式は巻き線方式に限定しない。
【0061】
過電流検出部１３４は、電流検出部１３２の検出電流に基づいて、電流経路５に過電流が流れているか否かを判定する。図１０の場合、過電流検出部１３４は、ｐ個のパワー半導体素子３１（３１ａ，３１ｂ）にそれぞれ対応するｐ個の過電流検出回路３４（３４ａ，３４ｂ）を含む。
【0062】
各ゲート駆動回路３３は、対応する過電流検出回路３４によって過電流が検出されていない通常時に、対応するパワー半導体素子３１，３１＿ｐをオフ状態にするためのゲート駆動信号を出力する。各ゲート駆動回路３３は、対応する過電流検出回路４によって過電流が検出された場合に、対応するパワー半導体素子３１，３１＿ｐをオン状態にするためのゲート駆動信号を出力する。
【0063】
なお、電流検出部１３２はｐ個のパワー半導体素子３１で共通の１個の電流センサ３２を備え、過電流検出部１３４はｐ個のパワー半導体素子３１で共通の１個の過電流検出回路３４を備える構成であってもよい。この場合、各ゲート駆動回路３３は、過電流検出部１３４に備えられた共通の過電流検出回路３４によって過電流が検出された場合に、対応するパワー半導体素子３１をオフ状態からオン状態に切り替える。
【0064】
上記の構成により、半導体試験装置２０は、試験用パワー半導体素子１１の故障により電流経路５に破壊電流が流れた場合に、遮断回路１２を遮断することにより試験用パワー半導体素子１１および治具などに流れる破壊電流を遮断し、同時に迂回回路１３を導通させることにより試験用パワー半導体素子１１および治具等に破壊電流が流れることを防止する。
【0065】
なお、迂回回路１３は、各パワー半導体素子３１と並列に図３、図５、図７、図９に示されているスナバ回路３０をさらに備えていてもよい。また、迂回回路１３は、各パワー半導体素子３１と並列に図４、図５、図７、図９に示されているツェナーダイオード９をさらに備えていてもよい。また、迂回回路１３は、各ゲート駆動回路３３と対応するパワー半導体素子３１，３１＿ｐのゲート端子との間に、図８および図９に示されている遅延回路１０をさらに備えていてもよい。
【0066】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0067】
以下、本開示の諸態様を付記としてまとめて記載する。
【0068】
（付記１）
試験用パワー半導体素子の電気特性を試験するための半導体試験装置であって、
前記試験用パワー半導体素子に高電圧を印加する高電圧電源と、
前記高電圧電源と前記試験用パワー半導体素子との間の電流経路に過電流が流れた場合に、前記電流経路を遮断する遮断回路とを備え、
前記遮断回路は、
前記電流経路に流れる電流を検出する電流検出部と、
前記電流検出部の検出電流に基づいて前記電流経路に過電流が流れているか否かを判定する過電流検出部と、
前記電流経路上に直列に接続されたｎ個のパワー半導体素子（ｎは２以上の整数）と、
前記ｎ個のパワー半導体素子にそれぞれ対応するｎ個の駆動回路とを含み、
前記ｎ個の駆動回路の各々は、前記過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子をオン状態からオフ状態にする、半導体試験装置。
試験用パワー半導体素子の電気特性を試験するための半導体試験装置であって、
前記試験用パワー半導体素子に高電圧を印加する高電圧電源と、
前記高電圧電源と前記試験用パワー半導体素子との間の電流経路に過電流が流れた場合に、前記電流経路を遮断する遮断回路とを備え、
前記遮断回路は、
前記電流経路に流れる電流を検出する電流検出部と、
前記電流検出部の検出電流に基づいて前記電流経路に過電流が流れているか否かを判定する過電流検出部と、
前記電流経路上に直列に接続されたｎ個のパワー半導体素子（ｎは２以上の整数）と、
前記ｎ個のパワー半導体素子にそれぞれ対応するｎ個の駆動回路とを含み、
前記ｎ個の駆動回路の各々は、前記過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子をオン状態からオフ状態にする、半導体試験装置。
【0069】
（付記２）
前記電流検出部は、前記ｎ個の駆動回路にそれぞれ対応し、各々が前記電流経路に流れる電流を検出するｎ個の電流センサを含み、
前記過電流検出部は、前記ｎ個の駆動回路にそれぞれ対応するｎ個の過電流検出回路を含み、
前記ｎ個の駆動回路の各々は、対応する電流センサの電流検出値に基づいて、対応する過電流検出回路が過電流を検出した場合に、対応するパワー半導体素子をオン状態からオフ状態にする、付記１に記載の半導体試験装置。
前記電流検出部は、前記ｎ個の駆動回路にそれぞれ対応し、各々が前記電流経路に流れる電流を検出するｎ個の電流センサを含み、
前記過電流検出部は、前記ｎ個の駆動回路にそれぞれ対応するｎ個の過電流検出回路を含み、
前記ｎ個の駆動回路の各々は、対応する電流センサの電流検出値に基づいて、対応する過電流検出回路が過電流を検出した場合に、対応するパワー半導体素子をオン状態からオフ状態にする、付記１に記載の半導体試験装置。
【0070】
（付記３）
前記ｎ個のパワー半導体素子とそれぞれ並列に接続されたｎ個のスナバ回路をさらに備える、付記１または２に記載の半導体試験装置。
前記ｎ個のパワー半導体素子とそれぞれ並列に接続されたｎ個のスナバ回路をさらに備える、付記１または２に記載の半導体試験装置。
【0071】
（付記４）
前記ｎ個のパワー半導体素子とそれぞれ並列に接続され、各々が並列接続されたパワー半導体素子に印加される電圧を耐圧未満に制限するｎ個のツェナーダイオードをさらに備える、付記１～３のいずれか１項に記載の半導体試験装置。
前記ｎ個のパワー半導体素子とそれぞれ並列に接続され、各々が並列接続されたパワー半導体素子に印加される電圧を耐圧未満に制限するｎ個のツェナーダイオードをさらに備える、付記１～３のいずれか１項に記載の半導体試験装置。
【0072】
（付記５）
前記ｎ個のパワー半導体素子にそれぞれ対応するｎ個の遅延回路をさらに備え、
前記ｎ個の遅延回路の各々は、ターンオフのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、付記１～４のいずれか１項に記載の半導体試験装置。
前記ｎ個のパワー半導体素子にそれぞれ対応するｎ個の遅延回路をさらに備え、
前記ｎ個の遅延回路の各々は、ターンオフのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、付記１～４のいずれか１項に記載の半導体試験装置。
【0073】
（付記６）
前記ｎ個のパワー半導体素子の各々に対して並列接続された１個以上の付加パワー半導体素子がさらに設けられ、
前記ｎ個の駆動回路の各々は、前記過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子および対応するパワー半導体素子に並列に接続された１個以上の付加パワー半導体素子をオン状態からオフ状態にする、付記１～４のいずれか１項に記載の半導体試験装置。
前記ｎ個のパワー半導体素子の各々に対して並列接続された１個以上の付加パワー半導体素子がさらに設けられ、
前記ｎ個の駆動回路の各々は、前記過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子および対応するパワー半導体素子に並列に接続された１個以上の付加パワー半導体素子をオン状態からオフ状態にする、付記１～４のいずれか１項に記載の半導体試験装置。
【0074】
（付記７）
前記ｎ個のパワー半導体素子の各々に対応して、さらに前記ｎ個のパワー半導体素子の各々と並列接続された１個以上の付加パワー半導体素子の各々に対応して、遅延回路が前記遮断回路に設けられ、
前記遮断回路に設けられた前記遅延回路は、ターンオフのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、付記６に記載の半導体試験装置。
前記ｎ個のパワー半導体素子の各々に対応して、さらに前記ｎ個のパワー半導体素子の各々と並列接続された１個以上の付加パワー半導体素子の各々に対応して、遅延回路が前記遮断回路に設けられ、
前記遮断回路に設けられた前記遅延回路は、ターンオフのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、付記６に記載の半導体試験装置。
【0075】
（付記８）
前記電流経路に過電流が流れた場合に前記電流経路の一部と並列の迂回経路に電流を流す迂回回路をさらに備え、
前記迂回回路は、
前記電流経路に流れる電流を検出する第２の電流検出部と、
前記第２の電流検出部の検出電流に基づいて前記電流経路に過電流が流れているか否かを判定する第２の過電流検出部と、
前記迂回経路上に直列に接続されたｐ個のパワー半導体素子（ｐは２以上の整数）と、
前記ｐ個のパワー半導体素子にそれぞれ対応するｐ個の駆動回路とを含み、
前記ｐ個の駆動回路の各々は、前記第２の過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子をオフ状態からオン状態にする、付記１～７のいずれか１項に記載の半導体試験装置。
前記電流経路に過電流が流れた場合に前記電流経路の一部と並列の迂回経路に電流を流す迂回回路をさらに備え、
前記迂回回路は、
前記電流経路に流れる電流を検出する第２の電流検出部と、
前記第２の電流検出部の検出電流に基づいて前記電流経路に過電流が流れているか否かを判定する第２の過電流検出部と、
前記迂回経路上に直列に接続されたｐ個のパワー半導体素子（ｐは２以上の整数）と、
前記ｐ個のパワー半導体素子にそれぞれ対応するｐ個の駆動回路とを含み、
前記ｐ個の駆動回路の各々は、前記第２の過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子をオフ状態からオン状態にする、付記１～７のいずれか１項に記載の半導体試験装置。
【0076】
（付記９）
前記第２の電流検出部は、前記ｐ個の駆動回路にそれぞれ対応し、各々が前記電流経路に流れる電流を検出するｐ個の電流センサを含み、
前記第２の過電流検出部は、前記ｐ個の駆動回路にそれぞれ対応するｐ個の過電流検出回路を含み、
前記ｐ個の駆動回路の各々は、対応する電流センサの電流検出値に基づいて、対応する過電流検出回路が過電流を検出した場合に、対応するパワー半導体素子をオフ状態からオン状態にする、付記８に記載の半導体試験装置。
前記第２の電流検出部は、前記ｐ個の駆動回路にそれぞれ対応し、各々が前記電流経路に流れる電流を検出するｐ個の電流センサを含み、
前記第２の過電流検出部は、前記ｐ個の駆動回路にそれぞれ対応するｐ個の過電流検出回路を含み、
前記ｐ個の駆動回路の各々は、対応する電流センサの電流検出値に基づいて、対応する過電流検出回路が過電流を検出した場合に、対応するパワー半導体素子をオフ状態からオン状態にする、付記８に記載の半導体試験装置。
【0077】
（付記１０）
前記ｐ個のパワー半導体素子とそれぞれ並列に接続されたｐ個のスナバ回路をさらに備える、付記８または９に記載の半導体試験装置。
前記ｐ個のパワー半導体素子とそれぞれ並列に接続されたｐ個のスナバ回路をさらに備える、付記８または９に記載の半導体試験装置。
【0078】
（付記１１）
前記ｐ個のパワー半導体素子とそれぞれ並列に接続され、各々が並列接続されたパワー半導体素子に印加される電圧を耐圧未満に制限するｐ個のツェナーダイオードをさらに備える、付記８～１０のいずれか１項に記載の半導体試験装置。
前記ｐ個のパワー半導体素子とそれぞれ並列に接続され、各々が並列接続されたパワー半導体素子に印加される電圧を耐圧未満に制限するｐ個のツェナーダイオードをさらに備える、付記８～１０のいずれか１項に記載の半導体試験装置。
【0079】
（付記１２）
前記ｐ個のパワー半導体素子にそれぞれ対応するｐ個の遅延回路をさらに備え、
前記ｐ個の遅延回路の各々は、ターンオンのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、付記８～１１のいずれか１項に記載の半導体試験装置。
前記ｐ個のパワー半導体素子にそれぞれ対応するｐ個の遅延回路をさらに備え、
前記ｐ個の遅延回路の各々は、ターンオンのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、付記８～１１のいずれか１項に記載の半導体試験装置。
【0080】
（付記１３）
前記ｐ個のパワー半導体素子の各々に対して並列接続された１個以上の付加パワー半導体素子がさらに設けられ、
前記ｐ個の駆動回路の各々は、前記第２の過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子および対応するパワー半導体素子に並列に接続された１個以上の付加パワー半導体素子をオフ状態からオン状態にする、付記８～１１のいずれか１項に記載の半導体試験装置。
前記ｐ個のパワー半導体素子の各々に対して並列接続された１個以上の付加パワー半導体素子がさらに設けられ、
前記ｐ個の駆動回路の各々は、前記第２の過電流検出部によって過電流が検出された場合に、対応するパワー半導体素子および対応するパワー半導体素子に並列に接続された１個以上の付加パワー半導体素子をオフ状態からオン状態にする、付記８～１１のいずれか１項に記載の半導体試験装置。
【0081】
（付記１４）
前記ｐ個のパワー半導体素子の各々に対応して、さらに前記ｐ個のパワー半導体素子の各々と並列接続された１個以上の付加パワー半導体素子の各々に対応して、遅延回路が前記迂回回路に設けられ、
前記迂回回路に設けられた前記遅延回路は、ターンオンのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、付記１３に記載の半導体試験装置。
前記ｐ個のパワー半導体素子の各々に対応して、さらに前記ｐ個のパワー半導体素子の各々と並列接続された１個以上の付加パワー半導体素子の各々に対応して、遅延回路が前記迂回回路に設けられ、
前記迂回回路に設けられた前記遅延回路は、ターンオンのタイミングを揃えるように、対応する駆動回路から対応するパワー半導体素子に出力される駆動信号を遅延させる、付記１３に記載の半導体試験装置。
【符号の説明】
【0082】
１ 遮断用パワー半導体素子、２，３２ 電流センサ、３，３３ ゲート駆動回路、４，３４ 過電流検出回路、５ 電流経路、６ 抵抗器、７，２６ ダイオード、８，２２ コンデンサ、９ ツェナーダイオード、１０ 遅延回路、１１ 試験用パワー半導体素子、１２ 遮断回路、１３ 迂回回路、２０ 半導体試験装置、２１ 高電圧電源、２３ 駆動回路、２５ インダクタ、２７ 迂回経路、３０ スナバ回路、１０２，１３２ 電流検出部、１０４，１３４ 過電流検出部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】