(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024159123
(43)【公開日】2024-11-08
(54)【発明の名称】半導体記憶装置及び半導体記憶装置の制御方法
(51)【国際特許分類】
G11C 16/34 20060101AFI20241031BHJP
G11C 16/04 20060101ALI20241031BHJP
G11C 16/08 20060101ALI20241031BHJP
H10B 43/27 20230101ALI20241031BHJP
H01L 21/336 20060101ALI20241031BHJP
【ＦＩ】
G11C16/34 110
G11C16/04 170
G11C16/08 130
G11C16/08 140
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】26
【出願形態】ＯＬ
(21)【出願番号】P 2023074911
(22)【出願日】2023-04-28
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】シリュコワ ヴィクトリア ダイアナ
(72)【発明者】
【氏名】田中 玲華
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225CA19
5B225DE16
5B225EA05
5B225FA02
5B225FA05
5F083EP18
5F083EP22
5F083EP33
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5F083EP42
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5F083ER03
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5F083FR06
5F083GA10
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD33
5F101BD34
5F101BE07
5F101BH04
(57)【要約】
【課題】高い信頼性を備えた半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、半導体層に接続された第１の配線及び第２の配線と、Ｓｉ、Ｏ、及びＮを含むゲート絶縁層を含む複数のメモリセルと、制御回路と、を備える。制御回路は、メモリセルの書き込み処理、メモリセルの消去処理を実行可能である。制御回路は、メモリセルへの消去処理の実行回数が所定の回数に達したか否かを判定可能である。制御回路は、消去処理の実行回数が所定の回数に達しと判定した場合に、メモリセルへの第１の処理と、メモリセルへの第２の処理を実行可能である。第１の処理は、ゲート電極層と第１の配線又は第２の配線との間に、書き込み処理と同極性の電圧を、書き込み処理よりも大きいパルス幅で印加する。第２の処理は、書き込み処理と逆極性の電圧をゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に印加する。
【選択図】図１
【解決手段】実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、半導体層に接続された第１の配線及び第２の配線と、Ｓｉ、Ｏ、及びＮを含むゲート絶縁層を含む複数のメモリセルと、制御回路と、を備える。制御回路は、メモリセルの書き込み処理、メモリセルの消去処理を実行可能である。制御回路は、メモリセルへの消去処理の実行回数が所定の回数に達したか否かを判定可能である。制御回路は、消去処理の実行回数が所定の回数に達しと判定した場合に、メモリセルへの第１の処理と、メモリセルへの第２の処理を実行可能である。第１の処理は、ゲート電極層と第１の配線又は第２の配線との間に、書き込み処理と同極性の電圧を、書き込み処理よりも大きいパルス幅で印加する。第２の処理は、書き込み処理と逆極性の電圧をゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に印加する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の方向に延びる第１の半導体層と、
前記第１の方向に積層された複数のゲート電極層と、
前記第１の半導体層に電気的に接続された第１の配線と、
前記第１の半導体層に電気的に接続された第２の配線と、
複数の第１のメモリセルであって、前記第１のメモリセルが、前記第１の半導体層と、前記複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み前記第１の半導体層と前記一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第１のメモリセルと、
を含むメモリセルアレイと、
前記複数の第１のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記複数の第１のメモリセルから選ばれる一つの第１のメモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記一つの第１のメモリセルの前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加し、
前記制御回路は、前記複数の第１のメモリセルへの消去処理を実行可能であり、前記消去処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加し、
前記制御回路は、前記複数の第１のメモリセルへの前記消去処理の実行回数が第１の所定の回数に達したか否かを判定可能であり、
前記制御回路は、前記実行回数が前記第１の所定の回数に達したと判定した場合に、前記複数の第１のメモリセルへの第１の処理を実行可能であり、前記第１の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加し、
前記制御回路は、前記第１の処理の後に、前記複数の第１のメモリセルへの第２の処理を実行可能であり、前記第２の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する、半導体記憶装置。
前記第１の方向に積層された複数のゲート電極層と、
前記第１の半導体層に電気的に接続された第１の配線と、
前記第１の半導体層に電気的に接続された第２の配線と、
複数の第１のメモリセルであって、前記第１のメモリセルが、前記第１の半導体層と、前記複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み前記第１の半導体層と前記一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第１のメモリセルと、
を含むメモリセルアレイと、
前記複数の第１のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記複数の第１のメモリセルから選ばれる一つの第１のメモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記一つの第１のメモリセルの前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加し、
前記制御回路は、前記複数の第１のメモリセルへの消去処理を実行可能であり、前記消去処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加し、
前記制御回路は、前記複数の第１のメモリセルへの前記消去処理の実行回数が第１の所定の回数に達したか否かを判定可能であり、
前記制御回路は、前記実行回数が前記第１の所定の回数に達したと判定した場合に、前記複数の第１のメモリセルへの第１の処理を実行可能であり、前記第１の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加し、
前記制御回路は、前記第１の処理の後に、前記複数の第１のメモリセルへの第２の処理を実行可能であり、前記第２の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する、半導体記憶装置。
【請求項2】
前記第３のパルス幅は１０ｍｓｅｃ以上１ｓｅｃ以下である、請求項１記載の半導体記憶装置。
【請求項3】
前記第３のパルス幅は前記第１のパルス幅の１０倍以上である、請求項１記載の半導体記憶装置。
【請求項4】
前記第３のパルス幅は前記第２のパルス幅よりも大きい、請求項１記載の半導体記憶装置。
【請求項5】
前記第４のパルス幅は前記第２のパルス幅よりも大きい、請求項１記載の半導体記憶装置。
【請求項6】
前記第３の電圧の絶対値は前記第１の電圧の絶対値よりも大きい、請求項１記載の半導体記憶装置。
【請求項7】
前記ゲート絶縁層は、前記第１の絶縁領域と前記ゲート電極層との間の第２の絶縁領域と、前記第１の絶縁領域と前記第２の絶縁領域との間の電荷蓄積領域と、を更に有する、請求項１記載の半導体記憶装置。
【請求項8】
前記ゲート絶縁層は、前記第１の絶縁領域と前記ゲート電極層との間に強誘電体を含む、請求項１記載の半導体記憶装置。
【請求項9】
前記第１極性は、前記ゲート電極層が前記第１の配線及び前記第２の配線の前記少なくともいずれか一方に対して正電圧となる極性であり、
前記第２極性は、前記ゲート電極層が前記第１の配線及び前記第２の配線の前記少なくともいずれか一方に対して負電圧となる極性である、請求項１記載の半導体記憶装置。
前記第２極性は、前記ゲート電極層が前記第１の配線及び前記第２の配線の前記少なくともいずれか一方に対して負電圧となる極性である、請求項１記載の半導体記憶装置。
【請求項10】
前記制御回路は、前記第１の処理の後に、前記書き込み処理を行わずに、前記第２の処理を実行可能である、請求項１記載の半導体記憶装置。
【請求項11】
前記制御回路は、前記消去処理の後に、前記書き込み処理を行わずに、前記第１の処理を実行可能である、請求項１記載の半導体記憶装置。
【請求項12】
前記メモリセルアレイは、
前記第１の方向に延び、前記第１の配線に接続された第２の半導体層と、
前記第２の半導体層に接続された第３の配線と、
複数の第２のメモリセルであって、前記第２のメモリセルが、前記第２の半導体層と、前記複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第３の絶縁領域を含み前記第２の半導体層と前記一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第２のメモリセルと、を更に含み、
前記制御回路は、前記複数の第２のメモリセルを更に制御し、
前記制御回路は、前記複数の第２のメモリセルから選ばれる一つの第２のメモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記一つの第２のメモリセルの前記ゲート電極層と前記第１の配線及び前記第３の配線の少なくともいずれか一方との間に前記第１の電圧パルスを印加し、
前記消去処理は、前記複数の第２のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第３の配線の少なくともいずれか一方との間に前記第２の電圧パルスを印加し、
前記第１の処理は、前記複数の第２のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第３の配線の少なくともいずれか一方との間に前記第３の電圧パルスを印加し、
前記第２の処理は、前記複数の第２のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第３の配線の少なくともいずれか一方との間に前記第４の電圧パルスを印加する、請求項１記載の半導体記憶装置。
前記第１の方向に延び、前記第１の配線に接続された第２の半導体層と、
前記第２の半導体層に接続された第３の配線と、
複数の第２のメモリセルであって、前記第２のメモリセルが、前記第２の半導体層と、前記複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第３の絶縁領域を含み前記第２の半導体層と前記一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第２のメモリセルと、を更に含み、
前記制御回路は、前記複数の第２のメモリセルを更に制御し、
前記制御回路は、前記複数の第２のメモリセルから選ばれる一つの第２のメモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記一つの第２のメモリセルの前記ゲート電極層と前記第１の配線及び前記第３の配線の少なくともいずれか一方との間に前記第１の電圧パルスを印加し、
前記消去処理は、前記複数の第２のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第３の配線の少なくともいずれか一方との間に前記第２の電圧パルスを印加し、
前記第１の処理は、前記複数の第２のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第３の配線の少なくともいずれか一方との間に前記第３の電圧パルスを印加し、
前記第２の処理は、前記複数の第２のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第３の配線の少なくともいずれか一方との間に前記第４の電圧パルスを印加する、請求項１記載の半導体記憶装置。
【請求項13】
前記制御回路は、前記第２の処理の後の前記複数の第１のメモリセルへの前記消去処理の実行回数が第２の所定の回数に達したか否かを判定可能であり、
前記制御回路は、前記実行回数が前記第２の所定の回数に達したと判定した場合に、前記複数の第１のメモリセルへの第３の処理を実行可能であり、前記第３の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第５の電圧と前記第３のパルス幅よりも大きい第５のパルス幅とを有する第５の電圧パルスを印加し、
前記制御回路は、前記第３の処理の後に、前記複数の第１のメモリセルへの第４の処理を実行可能であり、前記第４の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第６の電圧と第６のパルス幅とを有する第６の電圧パルスを印加する、請求項１記載の半導体記憶装置。
前記制御回路は、前記実行回数が前記第２の所定の回数に達したと判定した場合に、前記複数の第１のメモリセルへの第３の処理を実行可能であり、前記第３の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第５の電圧と前記第３のパルス幅よりも大きい第５のパルス幅とを有する第５の電圧パルスを印加し、
前記制御回路は、前記第３の処理の後に、前記複数の第１のメモリセルへの第４の処理を実行可能であり、前記第４の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第６の電圧と第６のパルス幅とを有する第６の電圧パルスを印加する、請求項１記載の半導体記憶装置。
【請求項14】
前記第６のパルス幅は、前記第４のパルス幅よりも大きい、請求項１３記載の半導体記憶装置。
【請求項15】
前記第１の処理において、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間への前記第３の電圧パルスの印加は、前記複数の第１のメモリセルに対して一括して行われる、請求項１記載の半導体記憶装置。
【請求項16】
前記第１の処理において、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間への前記第３の電圧パルスの印加は、前記複数の第１のメモリセルを複数のグループに分割し前記グループ毎に行われる、請求項１記載の半導体記憶装置。
【請求項17】
半導体層と、ゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み前記半導体層と前記ゲート電極層との間に設けられたゲート絶縁層と、を含むメモリセルと、
前記半導体層に電気的に接続された第１の配線及び第２の配線と、
前記メモリセルを制御する制御回路と、を備え、
前記制御回路は、前記メモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加し、
前記制御回路は、前記メモリセルへの消去処理を実行可能であり、前記消去処理は、前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加し、
前記制御回路は、前記メモリセルへの前記消去処理の実行回数が所定の回数に達したか否かを判定可能であり、
前記制御回路は、前記実行回数が前記所定の回数に達したと判定した場合に、前記メモリセルへの第１の処理を実行可能であり、前記第１の処理は、前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加し、
前記制御回路は、前記第１の処理の後に、前記メモリセルへの第２の処理を実行可能であり、前記第２の処理は、前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する、半導体記憶装置。
前記半導体層に電気的に接続された第１の配線及び第２の配線と、
前記メモリセルを制御する制御回路と、を備え、
前記制御回路は、前記メモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加し、
前記制御回路は、前記メモリセルへの消去処理を実行可能であり、前記消去処理は、前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加し、
前記制御回路は、前記メモリセルへの前記消去処理の実行回数が所定の回数に達したか否かを判定可能であり、
前記制御回路は、前記実行回数が前記所定の回数に達したと判定した場合に、前記メモリセルへの第１の処理を実行可能であり、前記第１の処理は、前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加し、
前記制御回路は、前記第１の処理の後に、前記メモリセルへの第２の処理を実行可能であり、前記第２の処理は、前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する、半導体記憶装置。
【請求項18】
前記第３のパルス幅は１０ｍｓｅｃ以上１ｓｅｃ以下である、請求項１７記載の半導体記憶装置。
【請求項19】
前記第３のパルス幅は前記第１のパルス幅の１０倍以上である、請求項１７記載の半導体記憶装置。
【請求項20】
前記第３のパルス幅は前記第２のパルス幅よりも大きい、請求項１７記載の半導体記憶装置。
【請求項21】
前記第４のパルス幅は前記第２のパルス幅よりも大きい、請求項１７記載の半導体記憶装置。
【請求項22】
前記第３の電圧の絶対値は前記第１の電圧の絶対値よりも大きい、請求項１７記載の半導体記憶装置。
【請求項23】
第１の方向に延びる第１の半導体層と、
前記第１の方向に並ぶ第１及び第２のゲート電極層と、
シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み、前記第１の半導体層と前記及び第１及び第２のゲート電極層との間に設けられたゲート絶縁層と、
前記第１の半導体層と、前記第１のゲート電極層と、前記ゲート絶縁層と、を含む第１のメモリセルと、
前記第１の半導体層と、前記第２のゲート電極層と、前記ゲート絶縁層と、を含む第２のメモリセルと、
前記第１の半導体層に電気的に接続された第１の配線と、
前記第１の半導体層に電気的に接続された第２の配線と、
前記第１及び第２のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記第１及び第２のメモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記第１及び第２のゲート電極層の一つと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加し、
前記制御回路は、前記第１及び第２のメモリセルへの消去処理を実行可能であり、前記消去処理は、前記第１及び第２のゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加し、
前記制御回路は、前記第１及び第２のメモリセルへの前記消去処理の実行回数が第１の所定の回数に達したか否かを判定可能であり、
前記制御回路は、前記実行回数が前記第１の所定の回数に達したと判定した場合に、前記第１及び第２のメモリセルへの第１の処理を実行可能であり、前記第１の処理は、前記第１及び第２のゲート電極層のそれぞれと前記第１の配線及び第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加し、
前記制御回路は、前記第１の処理の後に、前記第１及び第２のメモリセルへの第２の処理を実行可能であり、前記第２の処理は、前記第１及び第２のゲート電極層のそれぞれと前記第１の配線及び第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する、半導体記憶装置。
前記第１の方向に並ぶ第１及び第２のゲート電極層と、
シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み、前記第１の半導体層と前記及び第１及び第２のゲート電極層との間に設けられたゲート絶縁層と、
前記第１の半導体層と、前記第１のゲート電極層と、前記ゲート絶縁層と、を含む第１のメモリセルと、
前記第１の半導体層と、前記第２のゲート電極層と、前記ゲート絶縁層と、を含む第２のメモリセルと、
前記第１の半導体層に電気的に接続された第１の配線と、
前記第１の半導体層に電気的に接続された第２の配線と、
前記第１及び第２のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記第１及び第２のメモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記第１及び第２のゲート電極層の一つと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加し、
前記制御回路は、前記第１及び第２のメモリセルへの消去処理を実行可能であり、前記消去処理は、前記第１及び第２のゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加し、
前記制御回路は、前記第１及び第２のメモリセルへの前記消去処理の実行回数が第１の所定の回数に達したか否かを判定可能であり、
前記制御回路は、前記実行回数が前記第１の所定の回数に達したと判定した場合に、前記第１及び第２のメモリセルへの第１の処理を実行可能であり、前記第１の処理は、前記第１及び第２のゲート電極層のそれぞれと前記第１の配線及び第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加し、
前記制御回路は、前記第１の処理の後に、前記第１及び第２のメモリセルへの第２の処理を実行可能であり、前記第２の処理は、前記第１及び第２のゲート電極層のそれぞれと前記第１の配線及び第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する、半導体記憶装置。
【請求項24】
第１の方向に延びる第１の半導体層と、
前記第１の方向に積層された複数のゲート電極層と、
前記第１の半導体層に電気的に接続された第１の配線と、
前記第１の半導体層に電気的に接続された第２の配線と、
複数の第１のメモリセルであって、前記第１のメモリセルが、前記第１の半導体層と、前記複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み前記第１の半導体層と前記一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第１のメモリセルと、
を含むメモリセルアレイを備える半導体記憶装置の制御方法であって、
前記複数の第１のメモリセルから選ばれる一つの第１のメモリセルへの書き込み処理を実行し、前記書き込み処理は、前記一つの第１のメモリセルの前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加し、
前記複数の第１のメモリセルへの消去処理を実行し、前記消去処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加し、
前記消去処理の実行回数が所定の回数に達したか否かを判定し、
前記実行回数が前記所定の回数に達したと判定した場合に、前記複数の第１のメモリセルへの第１の処理を実行し、前記第１の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加し、
前記第１の処理の後に、前記複数の第１のメモリセルへの第２の処理を実行し、前記第２の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する、半導体記憶装置の制御方法。
前記第１の方向に積層された複数のゲート電極層と、
前記第１の半導体層に電気的に接続された第１の配線と、
前記第１の半導体層に電気的に接続された第２の配線と、
複数の第１のメモリセルであって、前記第１のメモリセルが、前記第１の半導体層と、前記複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み前記第１の半導体層と前記一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第１のメモリセルと、
を含むメモリセルアレイを備える半導体記憶装置の制御方法であって、
前記複数の第１のメモリセルから選ばれる一つの第１のメモリセルへの書き込み処理を実行し、前記書き込み処理は、前記一つの第１のメモリセルの前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加し、
前記複数の第１のメモリセルへの消去処理を実行し、前記消去処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加し、
前記消去処理の実行回数が所定の回数に達したか否かを判定し、
前記実行回数が前記所定の回数に達したと判定した場合に、前記複数の第１のメモリセルへの第１の処理を実行し、前記第１の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加し、
前記第１の処理の後に、前記複数の第１のメモリセルへの第２の処理を実行し、前記第２の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する、半導体記憶装置の制御方法。
【請求項25】
前記第１の処理において、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間への前記第３の電圧パルスの印加は、前記複数の第１のメモリセルに対して一括して行われる、請求項２４記載の半導体記憶装置の制御方法。
【請求項26】
前記第１の処理において、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間への前記第３の電圧パルスの印加は、前記複数の第１のメモリセルを複数のグループに分割し前記グループ毎に行われる、請求項２４記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置及び半導体記憶装置の制御方法に関する。
【背景技術】
【0002】
メモリセルに電界効果型トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を用いる不揮発性の半導体記憶装置では、電界効果型トランジスタの閾値電圧が変動する場合がある。電界効果型トランジスタの閾値電圧の変動を抑制し、高い信頼性を備えた半導体記憶装置の実現が望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１６０３７４号公報
【特許文献2】米国特許第５８３８６１８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、高い信頼性を備えた半導体記憶装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１の方向に延びる第１の半導体層と、前記第１の方向に積層された複数のゲート電極層と、前記第１の半導体層に電気的に接続された第１の配線と、前記第１の半導体層に電気的に接続された第２の配線と、複数の第１のメモリセルであって、前記第１のメモリセルが、前記第１の半導体層と、前記複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み前記第１の半導体層と前記一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第１のメモリセルと、を含むメモリセルアレイと、前記複数の第１のメモリセルを制御する制御回路と、を備える。前記制御回路は、前記複数の第１のメモリセルから選ばれる一つの第１のメモリセルへの書き込み処理を実行可能であり、前記書き込み処理は、前記一つの第１のメモリセルの前記ゲート電極層と前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加する。前記制御回路は、前記複数の第１のメモリセルへの消去処理を実行可能であり、前記消去処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加する。前記制御回路は、前記複数の第１のメモリセルへの前記消去処理の実行回数が第１の所定の回数に達したか否かを判定可能である。前記制御回路は、前記実行回数が前記第１の所定の回数に達したと判定した場合に、前記複数の第１のメモリセルへの第１の処理を実行可能であり、前記第１の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第１極性で絶対値が前記第１の電圧の絶対値以上の第３の電圧と前記第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加する。前記制御回路は、前記第１の処理の後に、前記複数の第１のメモリセルへの第２の処理を実行可能であり、前記第２の処理は、前記複数の第１のメモリセルの前記ゲート電極層のそれぞれと前記第１の配線及び前記第２の配線の少なくともいずれか一方との間に前記第２極性で絶対値が前記第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態の半導体記憶装置を含むメモリシステムのブロック図。
【図2】第１の実施形態の半導体記憶装置のメモリブロックの等価回路図。
【図3】第１の実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路図。
【図4】第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。
【図5】第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図。
【図6】第１の実施形態の半導体記憶装置のメモリセルの一部の模式断面図。
【図7】第１の実施形態の半導体記憶装置の制御を説明するタイミングチャート。
【図8】第１の実施形態の半導体記憶装置及び半導体記憶装置の制御方法の作用及び効果の説明図。
【図9】第１の実施形態の半導体記憶装置及び半導体記憶装置の制御方法の作用及び効果の説明図。
【図10】第２の実施形態の半導体記憶装置の制御を説明するタイミングチャート。
【図11】第３の実施形態の半導体記憶装置のメモリセルの一部の模式断面図。
【図12】第４の実施形態の半導体記憶装置のメモリセルの一部の模式断面図。
【図13】第５の実施形態の半導体記憶装置を含むメモリシステムのブロック図。
【図14】第５の実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路図。
【図15】第５の実施形態の半導体記憶装置のメモリセルの模式断面図。
【図16】第５の実施形態の半導体記憶装置の制御を説明するタイミングチャート。
【発明を実施するための形態】
【0007】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。また、区別化のための数字又は英字を末尾に伴った参照符号が付された構成要素については、説明上、当該構成要素の間で相互に区別する必要が無い場合、末尾の数字又は英字が省略された参照符号を用いる場合がある。
【0008】
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、電子エネルギー損失分光法（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）、又はＸ線光電分光分析（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）などにより行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
【0009】
（第１の実施形態）
第１の実施形態の半導体記憶装置は、第１の方向に延びる第１の半導体層と、第１の方向に積層された複数のゲート電極層と、第１の半導体層に電気的に接続された第１の配線と、第１の半導体層に電気的に接続された第２の配線と、複数の第１のメモリセルであって、第１のメモリセルが、第１の半導体層と、複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み第１の半導体層と一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第１のメモリセルと、を含むメモリセルアレイと、複数の第１のメモリセルを制御する制御回路と、を備える。制御回路は、複数の第１のメモリセルから選ばれる一つの第１のメモリセルへの書き込み処理を実行可能であり、書き込み処理は、一つの第１のメモリセルのゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加する。制御回路は、複数の第１のメモリセルへの消去処理を実行可能であり、消去処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加する。制御回路は、複数の第１のメモリセルへの消去処理の実行回数が第１の所定の回数に達したか否かを判定可能である。制御回路は、実行回数が第１の所定の回数に達したと判定した場合に、複数の第１のメモリセルへの第１の処理を実行可能であり、第１の処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性で絶対値が第１の電圧の絶対値以上の第３の電圧と第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加する。制御回路は、第１の処理の後に、複数の第１のメモリセルへの第２の処理を実行可能であり、第２の処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第２極性で絶対値が第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する。
第１の実施形態の半導体記憶装置は、第１の方向に延びる第１の半導体層と、第１の方向に積層された複数のゲート電極層と、第１の半導体層に電気的に接続された第１の配線と、第１の半導体層に電気的に接続された第２の配線と、複数の第１のメモリセルであって、第１のメモリセルが、第１の半導体層と、複数のゲート電極層の中の一つのゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み第１の半導体層と一つのゲート電極層との間に設けられたゲート絶縁層と、を含む複数の第１のメモリセルと、を含むメモリセルアレイと、複数の第１のメモリセルを制御する制御回路と、を備える。制御回路は、複数の第１のメモリセルから選ばれる一つの第１のメモリセルへの書き込み処理を実行可能であり、書き込み処理は、一つの第１のメモリセルのゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加する。制御回路は、複数の第１のメモリセルへの消去処理を実行可能であり、消去処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加する。制御回路は、複数の第１のメモリセルへの消去処理の実行回数が第１の所定の回数に達したか否かを判定可能である。制御回路は、実行回数が第１の所定の回数に達したと判定した場合に、複数の第１のメモリセルへの第１の処理を実行可能であり、第１の処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性で絶対値が第１の電圧の絶対値以上の第３の電圧と第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加する。制御回路は、第１の処理の後に、複数の第１のメモリセルへの第２の処理を実行可能であり、第２の処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第２極性で絶対値が第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する。
【0010】
第１の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリを含む。第１の実施形態の半導体記憶装置のメモリセルは、いわゆる、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型（ＭＯＮＯＳ型）のメモリセルである。
【0011】
図１は、第１の実施形態の半導体記憶装置を含むメモリシステムのブロック図である。第１の実施形態のメモリシステムは、例えば、３次元ＮＡＮＤフラッシュメモリ１００、コントローラ２００、及びホスト機器３００を含む。第１の実施形態の半導体記憶装置は、例えば、３次元ＮＡＮＤフラッシュメモリ１００とコントローラ２００を含む。
【0012】
３次元ＮＡＮＤフラッシュメモリ１００は、例えば、３次元ＮＡＮＤフラッシュメモリチップである。また、コントローラ２００は、例えば、コントローラチップである。
【0013】
３次元ＮＡＮＤフラッシュメモリ１００とコントローラ２００は、例えば、両者が組み合わされて実装されたメモリカード、又は、両者が組み合わされて実装されたＳｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ（ＳＳＤ）である。
【0014】
３次元ＮＡＮＤフラッシュメモリ１００とコントローラ２００は、例えば、同一の半導体チップ内に設けられても構わない。
【0015】
ホスト機器３００は、例えば、デジタルカメラやパーソナルコンピュータである。
【0016】
図１に示すように、３次元ＮＡＮＤフラッシュメモリ１００は、メモリセルアレイ１１０と周辺回路１２０を含む。
【0017】
メモリセルアレイ１１０は、複数のメモリブロックＭＢ０～ＭＢｊ（ｊは自然数）を含む。複数のメモリブロックＭＢ０～ＭＢｊのそれぞれは、複数のページＰを含む。第１の実施形態において、データの書き込み処理（ｄａｔａ ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）、及び、データの読み出し処理（ｄａｔａ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）はページＰを単位として行われる。また、第１の実施形態において、データの消去処理（ｄａｔａ ｅｒａｓｅ ｏｐｅｒａｔｉｏｎ）は、メモリブロックＭＢｉ（ｉはｊ以下の自然数）を一つの単位として行われる。また、第１の実施形態において、回復処理（ｒｅｃｏｖｅｒｙ ｏｐｅｒａｔｉｏｎ）、及び、電荷除去処理（ｃｈａｒｅｇｅ ｒｅｍｏｖｉｎｇ ｏｐｅｒａｔｉｏｎ）はメモリブロックＭＢｉ（ｉはｊ以下の自然数）を一つの単位として行われる。
【0018】
回復処理は、第１の処理の一例である。電荷除去処理は、第２の処理の一例である。
【0019】
周辺回路１２０は、メモリセルアレイ１１０の周辺に設けられる。周辺回路１２０は、例えば、コントローラ２００から受信した命令に応じて、メモリセルアレイ１１０の動作を制御する機能を備える。周辺回路１２０は、例えば、コントローラ２００から指定されたページＰに対するデータの書き込み処理、又は、データの読み出し処理を実行する。また、周辺回路１２０は、例えば、コントローラ２００から指定されたメモリブロックＭＢｉに対するデータの消去処理を実行する。また、周辺回路１２０は、例えば、コントローラ２００から指定されたメモリブロックＭＢｉに対する回復処理、又は、電荷消去処理を実行する。
【0020】
コントローラ２００は、３次元ＮＡＮＤフラッシュメモリ１００を制御する。また、コントローラ２００は、ホスト機器３００から受信した命令に応答して、３次元ＮＡＮＤフラッシュメモリ１００にアクセスする。
【0021】
３次元ＮＡＮＤフラッシュメモリ１００の周辺回路１２０とコントローラ２００が、第１の実施形態の制御回路の一例である。
【0022】
図１に示すように、コントローラ２００は、プロセッサ２１０（ＣＰＵ）、内蔵メモリ２２０（ＲＡＭ、ＲＯＭ）、ＮＡＮＤインターフェース回路２３０、バッファメモリ２４０、ホストインターフェース回路２５０を備える。プロセッサ２１０は、判定回路２１１（Ｊｕｄｇｅｍｅｎｔ Ｃｉｒｃｕｉｔ）を含む。
【0023】
プロセッサ２１０は、コントローラ２００全体の動作を制御する。プロセッサ２１０は、３次元ＮＡＮＤフラッシュメモリ１００を管理するための様々な処理を実行する機能を有する。判定回路２１１は、特定のメモリセルへの消去処理の実行回数が所定の回数に達したか否かを判定することが可能である。
【0024】
内蔵メモリ２２０は、例えば、半導体メモリである。内蔵メモリ２２０は、例えば、プロセッサの作業領域として使用される。また、内蔵メモリ２２０は、例えば、３次元ＮＡＮＤフラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブルを記憶する。
【0025】
内蔵メモリ２２０は、例えば、３次元ＮＡＮＤフラッシュメモリ１００に含まれるメモリセルに対して実行された消去処理の実行回数を記憶する。また、内蔵メモリ２２０は、例えば、回復処理を実行するか否かの判定基準となる消去処理の所定の回数を記憶する。判定回路２１１は、内蔵メモリ２２０に記憶された消去処理の実行回数と、消去処理の所定の回数に基づき、特定のメモリセルへの消去処理の実行回数が所定の回数に達したか否かを判定する。
【0026】
ＮＡＮＤインターフェース回路２３０は、ＮＡＮＤバスを介して３次元ＮＡＮＤフラッシュメモリ１００と接続される。ＮＡＮＤインターフェース回路２３０は、３次元ＮＡＮＤフラッシュメモリ１００との通信を制御する機能を有する。
【0027】
バッファメモリ２４０は、例えば、メモリセルへの書き込みデータや、メモリセルからの読み出しデータを一時的に保管する機能を有する。
【0028】
ホストインターフェース回路２５０は、ホストバスを介してホスト機器３００と接続される。ホストインターフェース回路２５０は、例えば、ホスト機器３００から受信された命令をプロセッサ２１０に転送する。また、ホストインターフェース回路２５０は、例えば、ホスト機器３００から受信されたデータを、バッファメモリ２４０に転送する。また、ホストインターフェース回路２５０は、例えば、プロセッサ２１０の命令に応答して、バッファメモリ２４０の中のデータをホスト機器３００へ転送する。
【0029】
【0030】
メモリブロックＭＢｉは、共通ソース線ＣＳＬ、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース選択ゲート線ＳＧＳ、及び、ドレイン選択ゲート線ＳＧＤによって、周辺回路１２０に接続される。
【0031】
メモリブロックＭＢｉは、複数のメモリフィンガーＭＦを備える。それぞれのメモリフィンガーＭＦは、複数のメモリストリングＭＳを含む。
【0032】
複数のメモリストリングＭＳのそれぞれの一端は、共通ソース線ＣＳＬに接続される。複数のメモリストリングＭＳのそれぞれの他端は、ビット線ＢＬに接続される。
【0033】
複数のメモリストリングＭＳのそれぞれは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列に接続されたソース選択トランジスタＳＴＳ、複数のメモリセルＭＣ、及び、ドレイン選択トランジスタＳＴＤを含む。ソース選択トランジスタＳＴＳ、複数のメモリセルＭＣ、及び、ドレイン選択トランジスタＳＴＤは、ゲート電極に印加される電圧によって動作が制御される電界効果型トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。
【0034】
複数のメモリセルＭＣのそれぞれのゲート電極には、ワード線ＷＬが接続される。ワード線ＷＬは、一つのメモリフィンガーＭＦ中の全てのメモリストリングＭＳに共通に接続される。また、一つのメモリブロックＭＢｉ中において、一つのメモリフィンガーＭＦに接続された複数のワード線ＷＬは、残りのメモリフィンガーＭＦに接続された複数のワード線に共通に接続される。なお、一つのメモリフィンガーＭＦ中において、一つのワード線ＷＬに共通に接続された複数のメモリセルＭＣは、ページＰを構成する。
【0035】
ソース選択トランジスタＳＴＳのゲート電極には、ソース選択ゲート線ＳＧＳが接続される。ドレイン選択トランジスタＳＴＤのゲート電極には、ドレイン選択ゲート線ＳＧＤが接続される。
【0036】
図３は、第１の実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路図である。図３は、３次元ＮＡＮＤフラッシュメモリ１００のメモリセルアレイ１１０の一部の等価回路図である。図３は、３次元ＮＡＮＤフラッシュメモリ１００のメモリブロックＭＢｉの一部の等価回路図である。
【0037】
複数のワード線ＷＬは、互いに離間してｚ方向に配置される。複数のワード線ＷＬがｚ方向に積層して配置される。複数のメモリストリングＭＳは、ｚ方向に延びる。複数のビット線ＢＬは、例えば、ｘ方向に延びる。複数のメモリストリングＭＳは、第１のメモリストリングＭＳ１及び第２のメモリストリングＭＳ２を含む。
【0038】
以下、ｘ方向を第３の方向、ｙ方向を第２の方向、ｚ方向を第１の方向と定義する。ｘ方向、ｙ方向、ｚ方向は互いに交差し、例えば、互いに垂直である。
【0039】
図３に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＴＳ、複数のメモリセルＭＣ、及び、ドレイン選択トランジスタＳＴＤを備える。メモリストリングＭＳは、共通ソース線ＣＳＬ及びビット線ＢＬに電気的に接続される。共通ソース線ＣＳＬは第１の配線の一例である。ビット線ＢＬは、第２の配線又は第３の配線の一例である。
【0040】
第１のメモリストリングＭＳ１は、例えば、複数の第１のメモリセルＭＣ１ａ、ＭＣ１ｂ、ＭＣ１ｃ、及び、ＭＣ１ｄを含む。また、第２のメモリストリングＭＳ２は、例えば、複数の第２のメモリセルＭＣ２ａ、ＭＣ２ｂ、ＭＣ２ｃ、及び、ＭＣ２ｄを含む。
【0041】
なお、図３では、一つのメモリストリングＭＳに含まれるメモリセルＭＣの数が４個の場合を示しているが、メモリセルＭＣの数は４個に限定されない。メモリセルＭＣの数は３個以下であっても５個以上であっても構わない。
【0042】
１本のビット線ＢＬと１本のドレイン選択ゲート線ＳＧＤを選択することにより１本のメモリストリングＭＳが選択され、１個のワード線ＷＬを選択することにより１個のメモリセルＭＣが選択可能となる。ワード線ＷＬは、メモリセルＭＣを構成するメモリセルトランジスタのゲート電極である。
【0043】
図４及び図５は、第１の実施形態の半導体記憶装置のメモリセルアレイの一部の模式断面図である。図４及び図５は、図３のメモリセルアレイ１１０の中の、第１のメモリストリングＭＳ１と第２のメモリストリングＭＳ２の中の複数のメモリセルＭＣの断面を示す。
【0044】
図４は、メモリセルアレイ１１０のｙｚ断面図である。図４は、図５のＢＢ’断面である。図５は、メモリセルアレイ１１０のｘｙ断面図である。図５は、図４のＡＡ’断面である。図４中、破線で囲まれた領域が、１個のメモリセルＭＣである。
【0045】
【0046】
メモリセルアレイ１１０は、図４、図５、図６に示すように、ワード線ＷＬ、半導体層１０、ゲート絶縁層１１、層間絶縁層１３、コア絶縁領域２０を備える。複数のワード線ＷＬと複数の層間絶縁層１３が積層体３０を構成する。
【0047】
複数のワード線ＷＬは、第１のワード線ＷＬ１、第２のワード線ＷＬ２、第３のワード線ＷＬ３、及び、第４のワード線ＷＬ４を含む。ゲート絶縁層１１は、トンネル絶縁層１４、電荷蓄積層１６、及び、ブロック絶縁層１８を含む。
【0048】
ワード線ＷＬは、ゲート電極層の一例である。トンネル絶縁層１４は、第１の絶縁領域又は第３の絶縁領域の一例である。ブロック絶縁層１８は、第２の絶縁領域の一例である。電荷蓄積層１６は、電荷蓄積領域の一例である。
【0049】
メモリセルアレイ１１０は、例えば、図示しない半導体基板の上に設けられる。半導体基板は、例えば、ｘ方向及びｙ方向に平行な表面を有する。
【0050】
ワード線ＷＬと層間絶縁層１３は、半導体基板の上に、ｚ方向に交互に積層される。ワード線ＷＬは、互いに離間してｚ方向に繰り返し配置される。ワード線ＷＬは、メモリセルトランジスタの制御電極として機能する。
【0051】
ワード線ＷＬは、例えば、板状の導電体である。ワード線ＷＬは、例えば、金属である。
【0052】
ワード線ＷＬのｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
【0053】
層間絶縁層１３は、ワード線ＷＬのｚ方向に設けられる。ワード線ＷＬと層間絶縁層１３は、ｚ方向に繰り返し配置される。
【0054】
層間絶縁層１３は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１３は、ワード線ＷＬとワード線ＷＬを電気的に分離する。
【0055】
層間絶縁層１３は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１３は、例えば、酸化シリコン層である。層間絶縁層１３のｚ方向の厚さは、例えば、５ｎｍ以上２０ｎｍ以下である。
【0056】
半導体層１０は、積層体３０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、半導体基板の表面に垂直な方向に延びる。
【0057】
半導体層１０は、積層体３０を貫通して設けられる。半導体層１０は、複数のワード線ＷＬに囲まれる。半導体層１０は、例えば、円筒状である。半導体層１０は、メモリセルトランジスタのチャネルとして機能する。
【0058】
半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。
【0059】
半導体層１０は、例えば、第１の半導体層１０ａ及び第２の半導体層１０ｂを含む。
【0060】
半導体層１０は、共通ソース線ＣＳＬ及びビット線ＢＬに電気的に接続される。第１の半導体層１０ａ及び第２の半導体層１０ｂは、共通ソース線ＣＳＬ及びビット線ＢＬに電気的に接続される。
【0061】
共通ソース線ＣＳＬは、第１の配線の一例である。また、ビット線ＢＬは、第２の配線又は第３の配線の一例である。例えば、第１の半導体層１０ａに電気的に接続されるビット線が、第２の配線の一例である。また、例えば、第２の半導体層１０ｂに電気的に接続されるビット線が、第３の配線の一例である。
【0062】
トンネル絶縁層１４は、半導体層１０とワード線ＷＬとの間に設けられる。トンネル絶縁層１４は、半導体層１０と電荷蓄積層１６との間に設けられる。トンネル絶縁層１４は、ワード線ＷＬと半導体層１０との間に印加される電圧に応じて電荷を通過させる機能を有する。
【0063】
トンネル絶縁層１４は、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。トンネル絶縁層１４は、例えば、酸窒化シリコンを含む。トンネル絶縁層１４は、例えば、酸窒化シリコン層である。トンネル絶縁層１４の厚さは、例えば、１ｎｍ以上８ｎｍ以下である。
【0064】
トンネル絶縁層１４は、複数の膜の積層構造を備えていても構わない。トンネル絶縁層１４は、図６に示すように、例えば、酸化シリコン膜１４ａと酸窒化シリコン膜１４ｂの積層構造を含む。
【0065】
電荷蓄積層１６は、トンネル絶縁層１４とブロック絶縁層１８との間に設けられる。
【0066】
電荷蓄積層１６は、電荷をトラップして蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層１６に蓄積される電荷の量に応じて、メモリセルトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルＭＣがデータを記憶することが可能となる。
【0067】
例えば、メモリセルトランジスタの閾値電圧が変化することで、メモリセルトランジスタがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
【0068】
電荷蓄積層１６は、絶縁体である。電荷蓄積層１６は、例えば、シリコン（Ｓｉ）、及び窒素（Ｎ）を含む。電荷蓄積層１６は、例えば、窒化シリコンを含む。電荷蓄積層１６は、例えば、窒化シリコン層である。電荷蓄積層１６の厚さは、例えば、３ｎｍ以上１０ｎｍ以下である。
【0069】
ブロック絶縁層１８は、トンネル絶縁層１４とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層１６とワード線ＷＬとの間に流れる電流を阻止する機能を有する。
【0070】
ブロック絶縁層１８は、絶縁体である。ブロック絶縁層１８は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。ブロック絶縁層１８は、例えば、酸化シリコンを含む。ブロック絶縁層１８は、例えば、酸化シリコン層である。
【0071】
ブロック絶縁層１８は、例えば、アルミニウム（Ａｌ）及び酸素（Ｏ）を含む。ブロック絶縁層１８は、例えば、酸化アルミニウムを含む。ブロック絶縁層１８は、例えば、酸化アルミニウム層である。
【0072】
ブロック絶縁層１８は、例えば、酸化シリコン層と酸化アルミニウム層との積層構造である。
【0073】
ブロック絶縁層１８の、半導体層１０からワード線ＷＬに向かうｙ方向の厚さは、例えば、１ｎｍ以上８ｎｍ以下である。
【0074】
コア絶縁領域２０は、積層体３０の中に設けられる。コア絶縁領域２０は、ｚ方向に延びる。コア絶縁領域２０は、積層体３０を貫通して設けられる。コア絶縁領域２０は、半導体層１０に囲まれる。コア絶縁領域２０は、複数のワード線ＷＬに囲まれる。コア絶縁領域２０は、柱状である。コア絶縁領域２０は、例えば、円柱状である。
【0075】
コア絶縁領域２０は、例えば、酸化物、酸窒化物、又は、窒化物である。コア絶縁領域２０は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。コア絶縁領域２０は、例えば、酸化シリコン層である。
【0076】
図７は、第１の実施形態の半導体記憶装置の制御を説明するタイミングチャートである。図７は、第１のメモリストリングＭＳ１に含まれる第１のメモリセルＭＣ１ａ～ＭＣ１ｄのそれぞれのゲート絶縁層１１に印加される電圧パルスを示す。
【0077】
３次元ＮＡＮＤフラッシュメモリ１００の周辺回路１２０とコントローラ２００は、例えば、メモリセルアレイ１１０の中の複数のメモリセルＭＣを制御する。例えば、周辺回路１２０とコントローラ２００は、第１のメモリストリングＭＳ１に含まれる第１のメモリセルＭＣ１ａ～ＭＣ１ｄを制御する。また、例えば、周辺回路１２０とコントローラ２００は、第２のメモリストリングＭＳ２に含まれる第２のメモリセルＭＣ２ａ～ＭＣ２ｄを制御する。
【0078】
周辺回路１２０とコントローラ２００は、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄから選ばれる任意の一つの第１のメモリセルＭＣ１へのデータの書き込み処理を実行可能である。
【0079】
書き込み処理は、例えば、任意の一つの第１のメモリセルＭＣ１のゲート電極層とビット線ＢＬとの間に、書き込み電圧パルスＷＰを印加する。書き込み処理は、例えば、上記任意の一つの第１のメモリセルＭＣ１のゲート電極層とビット線ＢＬとの間に書き込み電圧パルスＷＰを印加することで、上記任意の一つの第１のメモリセルＭＣ１のゲート電極層と第１の半導体層１０ａとの間に書き込み電圧パルスＷＰを印加する。書き込み処理は、例えば、任意の一つの第１のメモリセルＭＣ１のゲート電極層と第１の半導体層１０ａとの間に書き込み電圧パルスＷＰを印加することで、上記任意の一つの第１のメモリセルＭＣ１のゲート絶縁層に、書き込み電圧パルスＷＰを印加する。
【0080】
書き込み電圧パルスＷＰは、第１極性の書き込み電圧Ｖｗｒｉｔｅと第１のパルス幅ｗ１とを有する。書き込み処理は、ページＰを単位として行われる。
【0081】
書き込み電圧パルスＷＰは、第１の電圧パルスの一例である。書き込み電圧Ｖｗｒｉｔｅは、第１の電圧の一例である。
【0082】
また、周辺回路１２０とコントローラ２００は、例えば、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２へのデータの消去処理を実行可能である。
【0083】
消去処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬと共通ソース線ＣＳＬとの間に、消去電圧パルスＥＰを印加する。消去処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬと共通ソース線ＣＳＬとの間に消去電圧パルスＥＰを印加することで、複数の第１のメモリセルＭＣ１のワード線ＷＬと第１の半導体層１０ａとの間に消去電圧パルスＥＰを印加する。消去処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬと第１の半導体層１０ａとの間に消去電圧パルスＥＰを印加することで、複数の第１のメモリセルＭＣ１のゲート絶縁層に、消去電圧パルスＥＰを印加する。
【0084】
消去処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬと共通ソース線ＣＳＬとの間に、消去電圧パルスＥＰを印加する。消去処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬと共通ソース線ＣＳＬとの間に消去電圧パルスＥＰを印加することで、複数の第２のメモリセルＭＣ２のワード線ＷＬと第２の半導体層１０ｂとの間に消去電圧パルスＥＰを印加する。消去処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬと第２の半導体層１０ｂとの間に消去電圧パルスＥＰを印加することで、複数の第２のメモリセルＭＣ２のゲート絶縁層に、消去電圧パルスＥＰを印加する。
【0085】
消去電圧パルスＥＰは、第１極性と反対の第２極性の消去電圧Ｖｅｒａｓｅと第２のパルス幅ｗ２とを有する。消去処理は、メモリブロックＭＢｉを単位として行われる。
【0086】
消去電圧パルスＥＰは、第２の電圧パルスの一例である。消去電圧Ｖｅｒａｓｅは、第２の電圧の一例である。図７における、消去電圧パルスＥＰ１、消去電圧パルスＥＰ２、消去電圧パルスＥＰｘ、消去電圧パルスＥＰ２ｘは、第２の電圧パルスの一例である。
【0087】
また、周辺回路１２０とコントローラ２００は、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への消去処理の実行回数が第１の所定の回数に達したか否かを判定可能である。具体的には、コントローラ２００の判定回路２１１が、内蔵メモリ２２０に記憶された消去処理の実行回数と、内蔵メモリ２２０に記憶された消去処理の第１の所定の回数に基づき、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への消去処理の実行回数が所定の回数に達したか否かを判定する。
【0088】
また、周辺回路１２０とコントローラ２００は、消去処理の実行回数が第１の所定の回数に達したと判定した場合に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への第１の回復処理を実行可能である。第１の回復処理は、第１の処理の一例である。
【0089】
第１の回復処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれとビット線ＢＬとの間に、第１の回復電圧パルスＲＰ１を印加する。第１の回復処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれとビット線ＢＬとの間に第１の回復電圧パルスＲＰ１を印加することで、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれと第１の半導体層１０ａとの間に、第１の回復電圧パルスＲＰ１を印加する。第１の回復処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれと第１の半導体層１０ａとの間に第１の回復電圧パルスＲＰ１を印加することで、複数の第１のメモリセルＭＣ１のゲート絶縁層のそれぞれに第１の回復電圧パルスＲＰ１を印加する。
【0090】
第１の回復処理において、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれと共通ソース線ＣＳＬとの間への第１の回復電圧パルスＲＰ１の印加は、例えば、複数の第１のメモリセルＭＣ１に対して一括して行われる。
【0091】
第１の回復処理において、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれと共通ソース線ＣＳＬとの間への第１の回復電圧パルスＲＰ１の印加は、例えば、複数の第１のメモリセルＭＣ１を複数のグループに分割しグループ毎に行われる。例えば、第１のメモリセルＭＣ１ａと第１のメモリセルＭＣ１ｃを第１のグループ、第１のメモリセルＭＣ１ｂと第１のメモリセルＭＣ１ｄを第２のグループとする。そして、第１のグループの第１のメモリセルＭＣ１のワード線ＷＬと共通ソース線ＣＳＬとの間へ第１の回復電圧パルスＲＰ１を印加し、その後、第２のグループの第１のメモリセルＭＣ１のワード線ＷＬと共通ソース線ＣＳＬとの間へ第１の回復電圧パルスＲＰ１を印加する。また、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄのワード線のそれぞれと共通ソース線ＣＳＬとの間に、順に時間をずらして、第１の回復電圧パルスＲＰ１を印加する。
【0092】
また、第１の回復処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれとビット線ＢＬとの間に、第１の回復電圧パルスＲＰ１を印加する。第１の回復処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれとビット線ＢＬとの間に第１の回復電圧パルスＲＰ１を印加することで、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれと第２の半導体層１０ｂとの間に、第１の回復電圧パルスＲＰ１を印加する。第１の回復処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれと第２の半導体層１０ｂとの間に第１の回復電圧パルスＲＰ１を印加することで、複数の第２のメモリセルＭＣ２のゲート絶縁層のそれぞれに第１の回復電圧パルスＲＰ１を印加する。
【0093】
第１の回復処理において、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれと共通ソース線ＣＳＬとの間への第１の回復電圧パルスＲＰ１の印加は、例えば、複数の第２のメモリセルＭＣ２に対して一括して行われる。第１の回復処理において、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれと共通ソース線ＣＳＬとの間への第１の回復電圧パルスＲＰ１の印加は、例えば、複数の第２のメモリセルＭＣ２を複数のグループに分割しグループ毎に行われる。
【0094】
第１の回復電圧パルスＲＰ１は、第１極性で絶対値が書き込み電圧Ｖｗｒｉｔｅの絶対値以上の第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１と第１のパルス幅ｗ１よりも大きい第３のパルス幅ｗ３とを有する。
【0095】
第１の回復電圧パルスＲＰ１は、第３の電圧パルスの一例である。第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１は、第３の電圧の一例である。
【0096】
第３のパルス幅ｗ３は、例えば、１０ｍｓｅｃ以上１ｓｅｃ以下である。第３のパルス幅ｗ３は、例えば、第１のパルス幅ｗ１の１０倍以上１０００倍以下である。第３のパルス幅ｗ３は、例えば、第２のパルス幅ｗ２よりも大きい。
【0097】
第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１の絶対値は、例えば、書き込み電圧Ｖｗｒｉｔｅの絶対値と等しくても良いし或いはそれよりも大きくても良い。
【0098】
周辺回路１２０とコントローラ２００は、例えば、消去処理の直後に、第１の回復処理を実行可能である。周辺回路１２０とコントローラ２００は、例えば、消去処理の後に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２のいずれにも書き込み処理を行わずに、第１の回復処理を実行可能である。
【0099】
周辺回路１２０とコントローラ２００は、例えば、消去処理の後に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２のいずれのワード線ＷＬとビット線ＢＬとの間にも電圧パルスを印加せずに、第１の回復処理を実行可能である。周辺回路１２０とコントローラ２００は、例えば、消去処理の後に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２のいずれのゲート絶縁層にも電圧パルスを印加せずに、第１の回復処理を実行可能である。
【0100】
また、周辺回路１２０とコントローラ２００は、第１の回復処理の後に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への第１の電荷除去処理を実行可能である。第１の電荷除去処理は、第２の処理の一例である。
【0101】
第１の電荷除去処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬと共通ソース線ＣＳＬとの間に、第１の電荷除去電圧パルスＣＲＰ１を印加する。第１の電荷除去処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬと共通ソース線ＣＳＬとの間に第１の電荷除去電圧パルスＣＲＰ１を印加することで、複数の第１のメモリセルＭＣ１のワード線ＷＬと第１の半導体層１０ａとの間に第１の電荷除去電圧パルスＣＲＰ１を印加する。第１の電荷除去処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬと第１の半導体層１０ａとの間に第１の電荷除去電圧パルスＣＲＰ１を印加することで、複数の第１のメモリセルＭＣ１のゲート絶縁層に、第１の電荷除去電圧パルスＣＲＰ１を印加する。
【0102】
第１の電荷除去処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬと共通ソース線ＣＳＬとの間に、第１の電荷除去電圧パルスＣＲＰ１を印加する。第１の電荷除去処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬと共通ソース線ＣＳＬとの間に第１の電荷除去電圧パルスＣＲＰ１を印加することで、複数の第２のメモリセルＭＣ２のワード線ＷＬと第２の半導体層１０ｂとの間に第１の電荷除去電圧パルスＣＲＰ１を印加する。第１の電荷除去処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬと第２の半導体層１０ｂとの間に第１の電荷除去電圧パルスＣＲＰ１を印加することで、複数の第２のメモリセルＭＣ２のゲート絶縁層に、第１の電荷除去電圧パルスＣＲＰ１を印加する。
【0103】
第１の電荷除去電圧パルスＣＲＰ１は、第２極性で絶対値が消去電圧Ｖｅｒａｓｅ以上の第１の電荷除去電圧Ｖｒｅｍｏｖｅ１と第４のパルス幅ｗ４とを有する。
【0104】
第１の電荷除去電圧パルスＣＲＰ１は、第４の電圧パルスの一例である。第１の電荷除去電圧Ｖｒｅｍｏｖｅ１は、第４の電圧の一例である。
【0105】
第４のパルス幅ｗ４は、例えば、第２のパルス幅ｗ２よりも大きい。
【0106】
周辺回路１２０とコントローラ２００は、例えば、第１の回復処理の直後に、第１の電荷除去処理を実行可能である。周辺回路１２０とコントローラ２００は、例えば、第１の回復処理の後に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２のいずれにも書き込み処理を行わずに、第１の電荷除去処理を実行可能である。
【0107】
周辺回路１２０とコントローラ２００は、例えば、第１の回復処理の後に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２のいずれのワード線ＷＬとビット線ＢＬとの間にも電圧パルスを印加せずに、第１の電荷除去処理を実行可能である。周辺回路１２０とコントローラ２００は、例えば、第１の回復処理の後に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２のいずれのゲート絶縁層にも電圧パルスを印加せずに、第１の電荷除去処理を実行可能である。
【0108】
また、周辺回路１２０とコントローラ２００は、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２へ実行された消去処理の回数が第２の所定の回数に達したか否かを判定可能である。具体的には、コントローラ２００の判定回路２１１が、内蔵メモリ２２０に記憶された消去処理の実行回数と、内蔵メモリ２２０に記憶された消去処理の第２の所定の回数に基づき、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への消去処理の実行回数が第２の所定の回数に達したか否かを判定する。
【0109】
周辺回路１２０とコントローラ２００は、消去処理の実行回数が第２の所定の回数に達したと判定した場合に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への第２の回復処理を実行可能である。
【0110】
第２の回復処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれとビット線ＢＬとの間に、第２の回復電圧パルスＲＰ２を印加する。第２の回復処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれとビット線ＢＬとの間に第２の回復電圧パルスＲＰ２を印加することで、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれと第１の半導体層１０ａとの間に、第２の回復電圧パルスＲＰ２を印加する。第２の回復処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれと第１の半導体層１０ａとの間に第２の回復電圧パルスＲＰ２を印加することで、複数の第１のメモリセルＭＣ１のゲート絶縁層のそれぞれに第２の回復電圧パルスＲＰ２を印加する。
【0111】
第２の回復処理において、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれと共通ソース線ＣＳＬとの間への第２の回復電圧パルスＲＰ２の印加は、例えば、複数の第１のメモリセルＭＣ１に対して一括して行われる。第２の回復処理において、複数の第１のメモリセルＭＣ１のワード線ＷＬのそれぞれと共通ソース線ＣＳＬとの間への第２の回復電圧パルスＲＰ２の印加は、例えば、複数の第１のメモリセルＭＣ１を複数のグループに分割しグループ毎に行われる。
【0112】
また、第２の回復処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれとビット線ＢＬとの間に、第２の回復電圧パルスＲＰ２を印加する。第２の回復処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれとビット線ＢＬとの間に第２の回復電圧パルスＲＰ２を印加することで、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれと第２の半導体層１０ｂとの間に、第２の回復電圧パルスＲＰ２を印加する。第２の回復処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれと第２の半導体層１０ｂとの間に第２の回復電圧パルスＲＰ２を印加することで、複数の第２のメモリセルＭＣ２のゲート絶縁層のそれぞれに第２の回復電圧パルスＲＰ２を印加する。
【0113】
第２の回復処理において、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれと共通ソース線ＣＳＬとの間への第２の回復電圧パルスＲＰ２の印加は、例えば、複数の第２のメモリセルＭＣ２に対して一括して行われる。第２の回復処理において、複数の第２のメモリセルＭＣ２のワード線ＷＬのそれぞれと共通ソース線ＣＳＬとの間への第２の回復電圧パルスＲＰ２の印加は、例えば、複数の第２のメモリセルＭＣ２を複数のグループに分割しグループ毎に行われる。
【0114】
第２の回復電圧パルスＲＰ２は、第１極性で絶対値が書き込み電圧Ｖｗｒｉｔｅの絶対値以上の第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２と第１のパルス幅ｗ１よりも大きい第３のパルス幅ｗ３とを有する。例えば、第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２は、第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１と等しい。
【0115】
また、周辺回路１２０とコントローラ２００は、第２の回復処理の後に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への第２の電荷除去処理を実行可能である。
【0116】
第２の電荷除去処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬと共通ソース線ＣＳＬとの間に、第２の電荷除去電圧パルスＣＲＰ２を印加する。第２の電荷除去処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬと共通ソース線ＣＳＬとの間に第２の電荷除去電圧パルスＣＲＰ２を印加することで、複数の第１のメモリセルＭＣ１のワード線ＷＬと第１の半導体層１０ａとの間に第２の電荷除去電圧パルスＣＲＰ２を印加する。第２の電荷除去処理は、例えば、複数の第１のメモリセルＭＣ１のワード線ＷＬと第１の半導体層１０ａとの間に第２の電荷除去電圧パルスＣＲＰ２を印加することで、複数の第１のメモリセルＭＣ１のゲート絶縁層に、第２の電荷除去電圧パルスＣＲＰ２を印加する。
【0117】
第２の電荷除去処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬと共通ソース線ＣＳＬとの間に、第２の電荷除去電圧パルスＣＲＰ２を印加する。第２の電荷除去処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬと共通ソース線ＣＳＬとの間に第２の電荷除去電圧パルスＣＲＰ２を印加することで、複数の第２のメモリセルＭＣ２のワード線ＷＬと第２の半導体層１０ｂとの間に第２の電荷除去電圧パルスＣＲＰ２を印加する。第２の電荷除去処理は、例えば、複数の第２のメモリセルＭＣ２のワード線ＷＬと第２の半導体層１０ｂとの間に第２の電荷除去電圧パルスＣＲＰ２を印加することで、複数の第２のメモリセルＭＣ２のゲート絶縁層に、第２の電荷除去電圧パルスＣＲＰ２を印加する。
【0118】
第２の電荷除去電圧パルスＣＲＰ２は、第２極性で絶対値が消去電圧Ｖｅｒａｓｅ以上の第２の電荷除去電圧Ｖｒｅｍｏｖｅ２と第４のパルス幅ｗ４とを有する。例えば、第２の電荷除去電圧Ｖｒｅｍｏｖｅ２は、第１の電荷除去電圧Ｖｒｅｍｏｖｅ１と等しい。
【0119】
次に、図７を参照して、第１の実施形態の半導体記憶装置の制御方法について説明する。以下、第１極性は、ワード線ＷＬが共通ソース線ＣＳＬ又はビット線ＢＬに対して正電圧となる極性であり、第２極性は、ワード線ＷＬが共通ソース線ＣＳＬ又はビット線ＢＬに対して負電圧となる極性である場合を例に説明する。言い換えれば、以下、第１極性は、ワード線ＷＬが半導体層１０に対して正電圧となる極性であり、第２極性は、ワード線ＷＬが半導体層１０に対して負電圧となる極性である場合を例に説明する。
【0120】
例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄから選ばれる第１のメモリセルＭＣ１ｂへの書き込み処理が実行される。第１のメモリセルＭＣ１ｂへの書き込み処理は、第１のメモリセルＭＣ１ｂのゲート絶縁層１１に、書き込み電圧パルスＷＰを印加する。書き込み電圧パルスＷＰは、第１極性の書き込み電圧Ｖｗｒｉｔｅと第１のパルス幅ｗ１とを有する。
【0121】
書き込み電圧パルスＷＰは、第１の電圧パルスの一例である。書き込み電圧Ｖｗｒｉｔｅは、第１の電圧の一例である。
【0122】
具体的には、ワード線ＷＬ２に、例えば、２０Ｖが印加される。また、第１の半導体層１０ａに電気的に接続されるビット線ＢＬは、例えば、グラウンド電位に固定される。ワード線ＷＬ２が２０Ｖ、第１の半導体層１０ａが０Ｖとなり、第１のメモリセルＭＣ１ｂのゲート絶縁層１１に、２０Ｖの書き込み電圧Ｖｗｒｉｔｅが印加される。
【0123】
書き込み処理により、第１のメモリセルＭＣ１ｂにデータが書き込まれる。書き込み処理により、例えば、第１のメモリセルＭＣ１ｂの電荷蓄積層１６に電子が蓄積されることで、データが書き込まれる。
【0124】
次に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去処理を実行する。消去処理は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの、それぞれのゲート絶縁層に、消去電圧パルスＥＰ１を印加する。消去電圧パルスＥＰ１は、第２極性の消去電圧Ｖｅｒａｓｅと第２のパルス幅ｗ２とを有する。
【0125】
消去電圧Ｖｅｒａｓｅは、第２の電圧の一例である。消去電圧パルスＥＰ１は、第２の電圧パルスの一例である。
【0126】
具体的には、例えば、ワード線ＷＬ１～ＷＬ４はグラウンド電位に固定される。また、共通ソース線ＣＳＬには、２０Ｖが印加される。ワード線ＷＬ１～ＷＬ４が０Ｖ、第１の半導体層１０ａが２０Ｖとなり、第１のメモリセルＭＣ１ａ～ＭＣ１ｄのゲート絶縁層１１に、－２０Ｖの消去電圧Ｖｅｒａｓｅが印加される。
【0127】
消去処理により、第１のメモリセルＭＣ１ａ～ＭＣ１ｄのデータが消去される。消去処理により、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの電荷蓄積層１６に蓄積されていた電子が半導体層１０側に引き抜かれることにより、第１のメモリセルＭＣ１ａ～ＭＣ１ｄのデータが消去される。
【0128】
なお、消去処理は、メモリブロックＭＢｉを単位として行われる。このため、消去処理は、第１のメモリストリングＭＳ１と同じメモリブロックＭＢｉに属する第２のメモリストリングＭＳ２に属するメモリセルＭＣへも同時に実行される。すなわち、第２のメモリセルＭＣ２ａ～ＭＣ２ｄへの消去処理も第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去処理と同時に実行される。
【0129】
第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去処理を実行するたびに、消去処理の実行回数を記録する。そして、消去処理を実行するたびに、消去処理の実行回数が所定の回数（図７ではｘ回）に達したか否かを判定する。
【0130】
なお、消去処理と、次の消去処理との間に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄに対してデータの書き込み処理が行われても構わない。また、消去処理と、次の消去処理との間に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄに対してデータの読み出し処理が行われても構わない。図７では、１回目の消去処理と２回目の消去処理との間に、第１のメモリセルＭＣ１ｄへの書き込み処理が行われる場合を例示している。
【0131】
消去処理の実行回数が第１の所定の回数（図７ではｘ回）に達したと判定した場合に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第１の回復処理を実行する。第１の回復処理は、第１の処理の一例である。
【0132】
第１の回復処理は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの、それぞれのゲート絶縁層に、第１の回復電圧パルスＲＰ１を印加する。第１の回復電圧パルスＲＰ１は、第１極性の第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１と第３のパルス幅ｗ３を有する。
【0133】
第１の回復電圧パルスＲＰ１は、第３の電圧パルスの一例である。第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１は、第３の電圧の一例である。
【0134】
第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１の絶対値は、書き込み電圧Ｖｗｒｉｔｅの絶対値以上である。
【0135】
また、第３のパルス幅ｗ３は第１のパルス幅ｗ１よりも大きい。第３のパルス幅ｗ３は、例えば、第１のパルス幅の１０倍以上である。また、第３のパルス幅ｗ３は、例えば、第２のパルス幅ｗ２よりも大きい。第３のパルス幅ｗ３は、例えば、１０ｍｓｅｃ以上１ｓｅｃ以下である。
【0136】
具体的には、例えば、ワード線ＷＬ１～ＷＬ４に２０Ｖが印加される。また、ビット線ＢＬはグラウンド電位に固定される。ワード線ＷＬ１～ＷＬ４が２０Ｖ、第１の半導体層１０ａが０Ｖとなり、第１のメモリセルＭＣ１ａ～ＭＣ１ｄのゲート絶縁層１１に、２０Ｖの第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１が印加される。
【0137】
第１の回復処理により、第１のメモリセルＭＣ１ａ～ＭＣ１ｄのトンネル絶縁層１４に生成されていたトラップ準位が減少し、トンネル絶縁層１４の状態が回復する。また、第１の回復処理により、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの電荷蓄積層１６に電子が蓄積される。
【0138】
第１の回復処理は、例えば、消去処理の直後に実行される。第１の回復処理は、消去処理の後に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの書き込み処理又は読み出し処理を行わずに実行される。
【0139】
なお、第１の回復処理は、例えば、メモリブロックＭＢｉを単位として行われる。この場合、第１の回復処理は、第１のメモリストリングＭＳ１と同じメモリブロックＭＢｉに属する第２のメモリストリングＭＳ２に属するメモリセルＭＣへも同時に実行される。すなわち、第２のメモリセルＭＣ２ａ～ＭＣ２ｄへの第１の回復処理も、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第１の回復処理と同時に実行される。
【0140】
第１の回復処理において、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第１の回復電圧パルスＲＰ１の印加は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄに対して一括して行われる。また、第１の回復処理において、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第１の回復電圧パルスＲＰ１の印加は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄを複数のグループに分割しグループ毎に行われる。
【0141】
消去処理の実行回数が第１の所定の回数（図７ではｘ回）に達していないと判定された場合には、第１の回復処理を実行しない。次の消去処理までの間に、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄに対する書き込み処理又は読み出し処理が実行される。
【0142】
次に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第１の電荷除去処理を実行する。第１の電荷除去処理は、第２の処理の一例である。
【0143】
第１の電荷除去処理は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄのそれぞれのゲート絶縁層に、第１の電荷除去電圧パルスＣＲＰ１を印加する。第１の電荷除去電圧パルスＣＲＰ１は、第２極性の第１の電荷除去電圧Ｖｒｅｍｏｖｅ１と第４のパルス幅ｗ４とを有する。
【0144】
第１の電荷除去電圧パルスＣＲＰ１は第４の電圧パルスの一例である。第１の電荷除去電圧Ｖｒｅｍｏｖｅ１は、第４の電圧の一例である。
【0145】
第１の電荷除去電圧Ｖｒｅｍｏｖｅ１の絶対値は、消去電圧Ｖｅｒａｓｅの絶対値以上である。第４のパルス幅ｗ４は、例えば、第２のパルス幅ｗ２以上である。
【0146】
具体的には、例えば、ワード線ＷＬ１～ＷＬ４はグラウンド電位に固定される。また、共通ソース線ＣＳＬには２０Ｖが印加される。ワード線ＷＬ１～ＷＬ４が０Ｖ、第１の半導体層１０ａが２０Ｖとなり、第１のメモリセルＭＣ１ａ～ＭＣ１ｄのゲート絶縁層１１に、－２０Ｖの第１の電荷除去電圧Ｖｒｅｍｏｖｅ１が印加される。
【0147】
第１の電荷除去処理により、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの電荷蓄積層１６に蓄積されていた電子が除去される。第１の電荷除去処理により、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの電荷蓄積層１６に蓄積されていた電子が半導体層１０側に引き抜かれる。結果的に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄのデータが消去された状態と同様の状態となる。
【0148】
第１の電荷除去処理は、例えば、第１の回復処理の直後に実行される。第１の電荷除去処理は、第１の回復処理の後に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの書き込み処理又は読み出し処理を行わずに実行される。
【0149】
なお、第１の電荷除去処理は、メモリブロックＭＢｉを単位として行われる。このため、第１の電荷除去処理は、第１のメモリストリングＭＳ１と同じメモリブロックＭＢｉに属する第２のメモリストリングＭＳ２に属するメモリセルＭＣへも同時に実行される。すなわち、第２のメモリセルＭＣ２ａ～ＭＣ２ｄへの第１の電荷除去処理も、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第１の電荷除去処理と同時に実行される。
【0150】
第１の電荷除去処理の後に、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの書き込み処理又は読み出し処理が実行される。また、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去処理が繰り返し行われる。第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去電圧パルスＥＰの印加が繰り返し行われる。
【0151】
第１の電荷除去処理の後、消去処理の実行回数が第２の所定の回数（図７では２ｘ回）に達したと判定した場合に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第２の回復処理を実行する。第２の回復処理は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの、それぞれのゲート絶縁層に、第２の回復電圧パルスＲＰ２を印加する。第２の回復電圧パルスＲＰ２は、第１極性の第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２と第３のパルス幅ｗ３を有する。
【0152】
例えば、第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２は、第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１と等しい。
【0153】
第２の回復処理において、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第２の回復電圧パルスＲＰ２の印加は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄに対して一括して行われる。また、第２の回復処理において、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第２の回復電圧パルスＲＰ２の印加は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄを複数のグループに分割しグループ毎に行われる。
【0154】
次に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第２の電荷除去処理を実行する。第２の電荷除去処理は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの、それぞれのゲート絶縁層に、第２の電荷除去電圧パルスＣＲＰ２を印加する。第２の電荷除去電圧パルスＣＲＰ２は、第２極性の第２の電荷除去電圧Ｖｒｅｍｏｖｅ２と第４のパルス幅ｗ４とを有する。
【0155】
例えば、第２の電荷除去電圧Ｖｒｅｍｏｖｅ２は、第１の電荷除去電圧Ｖｒｅｍｏｖｅ１と等しい。
【0156】
第２の電荷除去処理の後に、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの書き込み処理又は読み出し処理が実行される。また、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去処理が繰り返し行われる。第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去電圧パルスＥＰの印加が繰り返し行われる。
【0157】
次に、第１の実施形態の半導体記憶装置及び半導体記憶装置の作用及び効果について説明する。
【0158】
メモリセルに電界効果型トランジスタを用いる不揮発性の半導体記憶装置では、電界効果型トランジスタの閾値電圧が変動する場合がある。例えば、３次元ＮＡＮＤフラッシュメモリでは、メモリセルへの消去処理を繰り返すことで、メモリセルトランジスタの閾値電圧が変動する場合がある。メモリセルトランジスタの閾値電圧が変動すると、例えば、メモリセルへの書き込み動作や、メモリセルの読み出し動作に誤動作が生じる場合がある。メモリセルトランジスタの閾値電圧が変動することで、３次元ＮＡＮＤフラッシュメモリの信頼性が低下する。
【0159】
【0160】
【0161】
例えば、メモリセルへの消去処理の際に、ゲート電極層に印加する電圧が負電圧となる場合を考える。図８に示すように、メモリセルに消去処理を繰り返すと、メモリセルトランジスタの消去処理後の閾値電圧は負側に変動する。言い換えれば、メモリセルトランジスタの消去処理後の閾値電圧は低下する。
【0162】
発明者らの検討により、消去処理を繰り返した場合のメモリセルトランジスタの閾値電圧の変動は、メモリセルのシリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含むトンネル絶縁層に、トラップ準位が形成されるためであることが明らかになった。消去処理の際に印加される電圧ストレスにより、トンネル絶縁層にトラップ準位が形成される。消去処理の際に、トンネル絶縁層のトラップ準位に正孔（ｈｏｌｅ）がトラップされることで、メモリセルトランジスタの消去処理後の閾値電圧が低下すると考えられる。
【0163】
消去処理を繰り返すことで、トンネル絶縁層のトラップ準位は増加する。したがって、消去処理を繰り返すことで、正孔のトラップ量も増加する。よって、図８に示すように、消去処理後のメモリセルトランジスタの閾値電圧の低下量も大きくなる。
【0164】
図９に示すように、メモリセルの消去処理後のメモリセルトランジスタの閾値電圧は、負側に変動する。閾値電圧が負側に変動したメモリセルに、書き込み処理を行う場合を考える。閾値電圧が負側に変動していることで、メモリセルのゲート電極層に正電圧の書き込み電圧Ｖｗｒｉｔｅを印加した場合に、ゲート絶縁層に印加される電界強度が大きくなる。
【0165】
したがって、電荷蓄積層に蓄積される電子の量が多くなる。よって、図９に示すように、書き込み処理後のメモリセルトランジスタの閾値電圧が正側に変動する。言い換えれば、書き込み処理後のメモリセルトランジスタの閾値電圧が上昇する。
【0166】
３次元ＮＡＮＤフラッシュメモリでは、選択されたメモリセルに対して読み出し処理を実行する場合、選択されたメモリセルと同じメモリストリングに属する非選択のメモリセルのゲート電極層には、全てのメモリセルの閾値電圧よりも高い読み出し電圧Ｖｒｅａｄが印加される。非選択のメモリセルのゲート電極層に読み出し電圧Ｖｒｅａｄを印加することで、非選択のメモリセルのチャネル抵抗が低減し、選択されたメモリセルのデータの読み出しが可能となる。
【0167】
しかし、図９に示すように、書き込み処理後のメモリセルトランジスタの閾値電圧が上昇すると、非選択のメモリセルのゲート電極層に読み出し電圧Ｖｒｅａｄを印加しても、非選択のメモリセルのメモリセルトランジスタがオン状態とならない場合がある。または、非選択のメモリセルのゲート電極層に読み出し電圧Ｖｒｅａｄを印加しても、非選択のメモリセルのチャネル抵抗が十分に低減しない場合がある。
【0168】
非選択のメモリセルのメモリセルトランジスタがオン状態とならなかったり、非選択のメモリセルのチャネル抵抗が十分に低減しなかったりすると、選択されたメモリセルのデータの読み出しが実行できないおそれがある。言い換えれば、メモリセルの読み出し動作に誤動作が生じるおそれがある。
【0169】
第１の実施形態の半導体記憶装置は、メモリセルＭＣに対する第１の回復処理を実行可能な制御回路を備える。メモリセルＭＣに対して第１の所定の回数の消去処理が実行された後に、第１の回復処理を実行することで、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含むトンネル絶縁層１４に生成されたトラップ準位が減少する。
【0170】
トンネル絶縁層１４に生成されたトラップ準位が減少することで、消去処理後のトンネル絶縁層１４への正孔のトラップ量が減少する。したがって、消去処理後のメモリセルトランジスタの閾値電圧の低下が抑制できる。よって、書き込み処理後のメモリセルトランジスタの閾値電圧の上昇も抑制され、メモリセルの読み出し動作の誤動作が抑制される。よって、３次元ＮＡＮＤフラッシュメモリの信頼性が向上する。
【0171】
なお、第１の回復処理の実行のタイミングを定める、消去処理の実行回数の第１の所定の回数は、メモリセルＭＣの動作上許容される閾値電圧の変動量に基づき決定される。例えば、図８では、閾値電圧の変動量が－０．１の場合の実行回数を第１の所定の回数とする場合を示している。
【0172】
第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１の絶対値は、書き込み電圧Ｖｗｒｉｔｅの絶対値以上であることで、トンネル絶縁層１４に生成されたトラップ準位を減少させることが可能となる。トンネル絶縁層１４に生成されたトラップ準位を減少させる観点から、第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１の絶対値は、書き込み電圧Ｖｗｒｉｔｅの絶対値より大きいことが好ましい。
【0173】
また、第３のパルス幅ｗ３が第１のパルス幅ｗ１よりも大きいことで、トンネル絶縁層１４に生成されたトラップ準位を減少させることが可能となる。
【0174】
第３のパルス幅ｗ３は、１０ｍｓｅｃ以上１ｓｅｃ以下であることが好ましく、５０ｍｓｅｃ以上５００ｍｓｅｃ以下であることがより好ましい。第３のパルス幅ｗ３が上記下限値より大きいことで、トンネル絶縁層１４に生成されたトラップ準位を更に減少させることができる。また、第３のパルス幅ｗ３が上記上限値より小さいことで、第１の回復処理の電圧ストレスにより、トンネル絶縁層１４にトラップ準位が生成されることが抑制される。
【0175】
第３のパルス幅ｗ３は、第１のパルス幅ｗ１の１０倍以上１０００倍以下であることが好ましい。上記下限値より大きいことで、トンネル絶縁層１４に生成されたトラップ準位を更に減少させることができる。また、上記上限値より小さいことで、第１の回復処理の電圧ストレスにより、トンネル絶縁層１４にトラップ準位が生成されることが抑制される。
【0176】
トンネル絶縁層１４に生成されたトラップ準位を更に減少させる観点から、第３のパルス幅ｗ３は、第２のパルス幅ｗ２よりも大きいことが好ましい。
【0177】
３次元ＮＡＮＤフラッシュメモリ１００の動作シークエンスを簡潔にする観点から、第１の回復処理は、消去処理の直後に実行されることが好ましい。第１の回復処理は、消去処理の後に、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの書き込み処理又は読み出し処理を行わずに実行されることが好ましい。
【0178】
第１の回復処理により、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの電荷蓄積層１６に電子が蓄積される。第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第１の電荷除去処理を実行することにより、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの電荷蓄積層１６に蓄積されていた電子が除去される。結果的に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄのデータが消去された状態と同様の状態となる。
【0179】
第１の電荷除去電圧Ｖｒｅｍｏｖｅ１の絶対値が、消去電圧Ｖｅｒａｓｅの絶対値以上であることで、電荷蓄積層１６に蓄積されていた電子を除去することが可能となる。電荷蓄積層１６に蓄積されていた電子を更に除去する観点から、第１の電荷除去電圧Ｖｒｅｍｏｖｅ１の絶対値が、消去電圧Ｖｅｒａｓｅの絶対値より大きいことが好ましい。
【0180】
電荷蓄積層１６に蓄積されていた電子を更に除去する観点から、第４のパルス幅ｗ４は、第２のパルス幅ｗ２以上であることが好ましい。電荷蓄積層１６に蓄積されていた電子を更に除去する観点から、第４のパルス幅ｗ４は、第２のパルス幅ｗ２より大きいことが更に好ましい。
【0181】
３次元ＮＡＮＤフラッシュメモリ１００の動作シークエンスを簡潔にする観点から、第１の電荷除去処理は、第１の回復処理の直後に実行されることが好ましい。第１の電荷除去処理は、第１の回復処理の後に、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの書き込み処理又は読み出し処理を行わずに実行されることが好ましい。
【0182】
以上、第１の実施形態によれば、メモリセルトランジスタの閾値電圧の変動が抑制され、高い信頼性を備えた半導体記憶装置が実現できる。
【0183】
（第２の実施形態）
第２の実施形態の半導体記憶装置は、第２の処理の後の複数の第１のメモリセルへの消去処理の実行回数が第２の所定の回数に達したか否かを判定可能であり、制御回路は、実行回数が第２の所定の回数に達したと判定した場合に、複数の第１のメモリセルへの第３の処理を実行可能であり、第３の処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性で絶対値が第１の電圧の絶対値以上の第５の電圧と第３のパルス幅よりも大きい第５のパルス幅とを有する第５の電圧パルスを印加し、制御回路は、第３の処理の後に、複数の第１のメモリセルへの第４の処理を実行可能であり、第４の処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第２極性で絶対値が第２の電圧の絶対値以上の第６の電圧と第６のパルス幅とを有する第６の電圧パルスを印加する点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第２の実施形態の半導体記憶装置は、第２の処理の後の複数の第１のメモリセルへの消去処理の実行回数が第２の所定の回数に達したか否かを判定可能であり、制御回路は、実行回数が第２の所定の回数に達したと判定した場合に、複数の第１のメモリセルへの第３の処理を実行可能であり、第３の処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性で絶対値が第１の電圧の絶対値以上の第５の電圧と第３のパルス幅よりも大きい第５のパルス幅とを有する第５の電圧パルスを印加し、制御回路は、第３の処理の後に、複数の第１のメモリセルへの第４の処理を実行可能であり、第４の処理は、複数の第１のメモリセルのゲート電極層のそれぞれと第１の配線及び第２の配線の少なくともいずれか一方との間に第２極性で絶対値が第２の電圧の絶対値以上の第６の電圧と第６のパルス幅とを有する第６の電圧パルスを印加する点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
【0184】
第２の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリを含む。第２の実施形態の半導体記憶装置のメモリセルは、いわゆる、ＭＯＮＯＳ型のメモリセルである。第２の実施形態の３次元ＮＡＮＤフラッシュメモリは、第１の実施形態の３次元ＮＡＮＤフラッシュメモリ１００と同様の構造を備える。
【0185】
図１０は、第２の実施形態の半導体記憶装置の制御を説明するタイミングチャートである。図１０は、第１のメモリストリングＭＳ１に含まれる第１のメモリセルＭＣ１ａ～ＭＣ１ｄのそれぞれのゲート絶縁層１１に印加される電圧パルスを示す。
【0186】
第２の実施形態の３次元ＮＡＮＤフラッシュメモリの、周辺回路１２０とコントローラ２００は、第１の回復処理の後に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への消去処理の実行回数が第２の所定の回数に達したか否かを判定可能である。具体的には、コントローラ２００の判定回路２１１が、内蔵メモリ２２０に記憶された消去処理の実行回数と、内蔵メモリ２２０に記憶された消去処理の第２の所定の回数に基づき、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への消去処理の実行回数が第２の所定の回数に達したか否かを判定する。
【0187】
また、周辺回路１２０とコントローラ２００は、消去処理の実行回数が第２の所定の回数（図１０では２ｘ回）に達したと判定した場合に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への第２の回復処理を実行可能である。第２の回復処理は、第３の処理の一例である。
【0188】
第２の回復処理は、例えば、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２のゲート絶縁層のそれぞれに、第２の回復電圧パルスＲＰ２を印加する。第２の回復電圧パルスＲＰ２は、第１極性で絶対値が書き込み電圧Ｖｗｒｉｔｅの絶対値以上の第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２と、第３のパルス幅ｗ３よりも大きい第５のパルス幅ｗ５とを有する。
【0189】
第２の回復電圧パルスＲＰ２は、第５の電圧パルスの一例である。第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２は、第５の電圧の一例である。
【0190】
また、周辺回路１２０とコントローラ２００は、第２の回復処理の後に、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２への第２の電荷除去処理を実行可能である。第２の電荷除去処理は、第４の処理の一例である。
【0191】
第２の電荷除去処理は、例えば、複数の第１のメモリセルＭＣ１及び複数の第２のメモリセルＭＣ２のゲート絶縁層に、第２の電荷除去電圧パルスＣＲＰ２を印加する。第２の電荷除去電圧パルスＣＲＰ２は、第２極性で絶対値が消去電圧Ｖｅｒａｓｅ以上の第２の電荷除去電圧Ｖｒｅｍｏｖｅ２と、第４のパルス幅ｗ４よりも大きい第６のパルス幅ｗ６とを有する。例えば、第２の電荷除去電圧Ｖｒｅｍｏｖｅ２は、第１の電荷除去電圧Ｖｒｅｍｏｖｅ１と等しい。
【0192】
第２の電荷除去電圧パルスＣＲＰ２は、第６の電圧パルスの一例である。第２の電荷除去電圧Ｖｒｅｍｏｖｅ２は、第６の電圧の一例である。
【0193】
第２の実施形態の３次元ＮＡＮＤフラッシュメモリの制御方法において、第１の電荷除去処理の後に、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの書き込み処理又は読み出し処理が実行される。また、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去処理が繰り返し行われる。第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去電圧パルスＥＰの印加が繰り返し行われる。
【0194】
消去処理の実行回数が第２の所定の回数（図１０では２ｘ回）に達したと判定した場合に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第２の回復処理を実行する。第２の回復処理は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの、それぞれのゲート絶縁層に、第１極性の第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２と第５のパルス幅ｗ５を有する第２の回復電圧パルスＲＰ２を印加する。
【0195】
第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２の絶対値は、第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１の絶対値以上である。第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２の絶対値は、例えば、第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１の絶対値と等しい。第５のパルス幅ｗ５は、第３のパルス幅ｗ３よりも大きい。
【0196】
次に、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの第２の電荷除去処理を実行する。第２の電荷除去処理は、第１のメモリセルＭＣ１ａ～ＭＣ１ｄの、それぞれのゲート絶縁層に第２極性の第２の電荷除去電圧Ｖｒｅｍｏｖｅ２と第６のパルス幅ｗ６とを有する第２の電荷除去電圧パルスＣＲＰ２を印加する。
【0197】
第２の電荷除去電圧Ｖｒｅｍｏｖｅ２の絶対値は、第１の電荷除去電圧Ｖｒｅｍｏｖｅ１の絶対値以上である。第２の電荷除去電圧Ｖｒｅｍｏｖｅ２の絶対値は、例えば、第１の電荷除去電圧Ｖｒｅｍｏｖｅ１の絶対値と等しい。第６のパルス幅ｗ６は、例えば、第４のパルス幅ｗ４よりも大きい。
【0198】
第２の電荷除去処理の後に、例えば、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの書き込み処理又は読み出し処理が実行される。また、第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去処理が繰り返し行われる。第１のメモリセルＭＣ１ａ～ＭＣ１ｄへの消去電圧パルスＥＰの印加が繰り返し行われる。
【0199】
例えば、第１の回復処理の後に、トンネル絶縁層１４に生成されたトラップ準位の一部が回復せずに残存する場合を考える。この場合、第１の回復処理の第３のパルス幅ｗ３と第２の回復処理の第５のパルス幅ｗ５を等しくすると、第２の回復処理の後にトンネル絶縁層１４に残存するトラップ準位が、第１の回復処理の後よりも更に増加するおそれがある。
【0200】
第２の実施形態の３次元ＮＡＮＤフラッシュメモリにおいては、第２の回復処理の第５のパルス幅ｗ５を第１の回復処理の第３のパルス幅ｗ３よりも大きくする。第２の回復処理の第５のパルス幅ｗ５を第１の回復処理の第３のパルス幅ｗ３よりも大きくすることで、第２の回復処理の後にトンネル絶縁層１４に残存するトラップ準位が、第１の回復処理の後よりも増加することを抑制できる。
【0201】
第２の実施形態の３次元ＮＡＮＤフラッシュメモリにおいては、第２の回復処理の第５のパルス幅ｗ５を第１の回復処理の第３のパルス幅ｗ３よりも大きくする。このため、第２の回復処理により電荷蓄積層１６に蓄積される電子の量が、第１の回復処理により電荷蓄積層１６に蓄積される電子の量よりも多くなることが考えられる。この場合、第２の電荷除去処理の第６のパルス幅ｗ６と第１の電荷除去処理の第４のパルス幅ｗ４を等しくすると、電荷蓄積層１６に蓄積されていた電子を第２の電荷除去処理で十分に除去できないおそれがある。
【0202】
第２の実施形態の３次元ＮＡＮＤフラッシュメモリにおいては、第２の電荷除去処理の第６のパルス幅ｗ６を第１の電荷除去処理の第４のパルス幅ｗ４よりも大きくすることが好ましい。第２の電荷除去処理の第６のパルス幅ｗ６を第１の電荷除去処理の第４のパルス幅ｗ４よりも大きくすることで、電荷蓄積層１６に蓄積されていた電子を第２の電荷除去処理で十分に除去することが可能となる。
【0203】
以上、第２の実施形態によれば、第１の実施形態よりもメモリセルトランジスタの閾値電圧の変動が更に抑制され、高い信頼性を備えた半導体記憶装置が実現できる。
【0204】
（第３の実施形態）
第３の実施形態の半導体記憶装置は、電荷蓄積領域が導電体である点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第３の実施形態の半導体記憶装置は、電荷蓄積領域が導電体である点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
【0205】
第３の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリを含む。第３の実施形態の半導体記憶装置のメモリセルは、いわゆる、フローティングゲート型のメモリセルである。
【0206】
【0207】
ゲート絶縁層２１は、トンネル絶縁層１４、電荷蓄積層２６、及び、ブロック絶縁層１８を含む。トンネル絶縁層１４は、第１の絶縁領域の一例である。ブロック絶縁層１８は、第２の絶縁領域の一例である。電荷蓄積層２６は、電荷蓄積領域の一例である。
【0208】
トンネル絶縁層１４は、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。トンネル絶縁層１４は、例えば、酸窒化シリコンを含む。トンネル絶縁層１４は、例えば、酸窒化シリコン層である。
【0209】
トンネル絶縁層１４は、複数の膜の積層構造を備えていても構わない。トンネル絶縁層１４は、図１１に示すように、例えば、酸化シリコン膜１４ａと酸窒化シリコン膜１４ｂの積層構造を含む。
【0210】
電荷蓄積層２６は、トンネル絶縁層１４とブロック絶縁層１８との間に設けられる。
【0211】
電荷蓄積層２６は、電荷を蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層２６に蓄積される電荷の量に応じて、メモリセルトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。
【0212】
電荷蓄積層２６は、導電体である。電荷蓄積層２６は、例えば、多結晶シリコンである。
【0213】
ブロック絶縁層１８は、トンネル絶縁層１４とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層２６とワード線ＷＬとの間に設けられる。
【0214】
ブロック絶縁層１８は、絶縁体である。ブロック絶縁層１８は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。ブロック絶縁層１８は、例えば、酸化シリコンを含む。ブロック絶縁層１８は、例えば、酸化シリコン層である。
【0215】
以上、第３の実施形態によれば、第１の実施形態と同様、メモリセルトランジスタの閾値電圧の変動が抑制され、高い信頼性を備えた半導体記憶装置が実現できる。
【0216】
（第４の実施形態）
第４の実施形態の半導体記憶装置は、ゲート絶縁層が強誘電体を含む点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
第４の実施形態の半導体記憶装置は、ゲート絶縁層が強誘電体を含む点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
【0217】
第４の実施形態の半導体記憶装置は、３次元強誘電体メモリを含む。第４の実施形態の半導体記憶装置のメモリセルは、ゲート絶縁層に強誘電体層を適用し、トランジスタの閾値電圧を変調するＦｅｒｒｏｅｌｅｃｔｒｉｃ ＦＥＴ（ＦｅＦＥＴ）型の３端子型メモリである。
【0218】
【0219】
ゲート絶縁層３１は、絶縁層３４、及び、強誘電体層１７を含む。絶縁層３４は、第１の絶縁領域の一例である。
【0220】
絶縁層３４は、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。絶縁層３４は、例えば、又は酸窒化シリコンを含む。絶縁層３４は、例えば、酸窒化シリコン層である。
【0221】
絶縁層３４は、複数の膜の積層構造を備えていても構わない。絶縁層３４は、図１２に示すように、例えば、酸化シリコン膜３４ａと酸窒化シリコン膜３４ｂの積層構造を含む。
【0222】
強誘電体層１７は、絶縁層３４とワード線ＷＬとの間に設けられる。
【0223】
強誘電体層１７の分極状態により、メモリセルＭＣのメモリセルトランジスタの閾値電圧が変化する。メモリセルトランジスタの閾値電圧が変化することで、メモリセルトランジスタのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
【0224】
強誘電体層１７は、強誘電体を含む。強誘電体層１７は、例えば、酸化ハフニウム及び酸化ジルコニウムの少なくともいずれか一方を含む酸化物である。
【0225】
以上、第４の実施形態によれば、第１の実施形態と同様、メモリセルトランジスタの閾値電圧の変動が抑制され、高い信頼性を備えた半導体記憶装置が実現できる。
【0226】
（第５の実施形態）
第５の実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み半導体層とゲート電極層との間に設けられたゲート絶縁層と、を含むメモリセルと、半導体層に電気的に接続された第１の配線及び第２の配線と、メモリセルを制御する制御回路と、を備える。制御回路は、メモリセルへの書き込み処理を実行可能であり、書き込み処理は、ゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加する。制御回路は、メモリセルへの消去処理を実行可能であり、消去処理は、ゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加する。制御回路は、メモリセルへの消去処理の実行回数が所定の回数に達したか否かを判定可能である。制御回路は、実行回数が所定の回数に達したと判定した場合に、メモリセルへの第１の処理を実行可能であり、第１の処理は、ゲート電極層と第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性で絶対値が第１の電圧の絶対値以上の第３の電圧と第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加する。制御回路は、第１の処理の後に、メモリセルへの第２の処理を実行可能であり、第２の処理は、ゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に第２極性で絶対値が第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する。
第５の実施形態の半導体記憶装置は、半導体層と、ゲート電極層と、シリコン（Ｓｉ）、酸素（Ｏ）、及び窒素（Ｎ）を含む第１の絶縁領域を含み半導体層とゲート電極層との間に設けられたゲート絶縁層と、を含むメモリセルと、半導体層に電気的に接続された第１の配線及び第２の配線と、メモリセルを制御する制御回路と、を備える。制御回路は、メモリセルへの書き込み処理を実行可能であり、書き込み処理は、ゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性の第１の電圧と第１のパルス幅とを有する第１の電圧パルスを印加する。制御回路は、メモリセルへの消去処理を実行可能であり、消去処理は、ゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に第１極性と反対の第２極性の第２の電圧と第２のパルス幅とを有する第２の電圧パルスを印加する。制御回路は、メモリセルへの消去処理の実行回数が所定の回数に達したか否かを判定可能である。制御回路は、実行回数が所定の回数に達したと判定した場合に、メモリセルへの第１の処理を実行可能であり、第１の処理は、ゲート電極層と第１の配線及び前記第２の配線の少なくともいずれか一方との間に第１極性で絶対値が第１の電圧の絶対値以上の第３の電圧と第１のパルス幅よりも大きい第３のパルス幅とを有する第３の電圧パルスを印加する。制御回路は、第１の処理の後に、メモリセルへの第２の処理を実行可能であり、第２の処理は、ゲート電極層と第１の配線及び第２の配線の少なくともいずれか一方との間に第２極性で絶対値が第２の電圧の絶対値以上の第４の電圧と第４のパルス幅とを有する第４の電圧パルスを印加する。
【0227】
第５の実施形態の半導体記憶装置は、２次元ＮＯＲフラッシュメモリを含む点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する場合がある。
【0228】
第５の実施形態の半導体記憶装置は、２次元ＮＯＲフラッシュメモリを含む。第５の実施形態の半導体記憶装置のメモリセルは、いわゆる、フローティングゲート型のメモリセルである。
【0229】
図１３は、第５の実施形態の半導体記憶装置を含むメモリシステムのブロック図である。第５の実施形態のメモリシステムは、例えば、２次元ＮＯＲフラッシュメモリ４００、コントローラ５００、及びホスト機器３００を含む。第５の実施形態の半導体記憶装置は、例えば、２次元ＮＯＲフラッシュメモリ４００とコントローラ５００を含む。
【0230】
２次元ＮＯＲフラッシュメモリ４００は、例えば、２次元ＮＯＲフラッシュメモリチップである。また、コントローラ５００は、例えば、コントローラチップである。
【0231】
図１３に示すように、２次元ＮＯＲフラッシュメモリ４００は、メモリセルアレイ４１０と周辺回路４２０を含む。
【0232】
周辺回路４２０は、メモリセルアレイ４１０の周辺に設けられる。周辺回路４２０は、例えば、コントローラ５００から受信した命令に応じて、メモリセルアレイ４１０の動作を制御する機能を備える。
【0233】
コントローラ５００は、２次元ＮＯＲフラッシュメモリ４００を制御する。また、コントローラ５００は、ホスト機器３００から受信した命令に応答して、２次元ＮＯＲフラッシュメモリ４００にアクセスする。
【0234】
２次元ＮＯＲフラッシュメモリ４００の周辺回路４２０とコントローラ５００が、第５の実施形態の制御回路の一例である。
【0235】
図１３に示すように、コントローラ５００は、プロセッサ５１０（ＣＰＵ）、内蔵メモリ５２０（ＲＡＭ、ＲＯＭ）、ＮＯＲインターフェース回路５３０、バッファメモリ５４０、ホストインターフェース回路５５０を備える。プロセッサ５１０は、判定回路５１１を含む。
【0236】
プロセッサ５１０は、コントローラ５００全体の動作を制御する。プロセッサ５１０は、２次元ＮＯＲフラッシュメモリ４００を管理するための様々な処理を実行する機能を有する。判定回路５１１は、特定のメモリセルへの消去処理の実行回数が所定の回数に達したか否かを判定することが可能である。
【0237】
内蔵メモリ５２０は、例えば、半導体メモリである。内蔵メモリ５２０は、例えば、プロセッサの作業領域として使用される。また、内蔵メモリ５２０は、例えば、２次元ＮＯＲフラッシュメモリ４００を管理するためのファームウェアや、各種の管理テーブルを記憶する。
【0238】
内蔵メモリ５２０は、例えば、２次元ＮＯＲフラッシュメモリ４００に含まれるメモリセルに対して実行された消去処理の実行回数を記憶する。また、内蔵メモリ５２０は、例えば、回復処理を実行するか否かの判定基準となる消去処理の所定の回数を記憶する。判定回路５１１は、内蔵メモリ５２０に記憶された消去処理の実行回数と、消去処理の所定の回数に基づき、特定のメモリセルへの消去処理の実行回数が所定の回数に達したか否かを判定する。
【0239】
ＮＯＲインターフェース回路５３０は、ＮＯＲバスを介して２次元ＮＯＲフラッシュメモリ４００と接続される。ＮＯＲインターフェース回路５３０は、２次元ＮＯＲフラッシュメモリ４００との通信を制御する機能を有する。
【0240】
バッファメモリ５４０は、例えば、メモリセルへの書き込みデータや、メモリセルからの読み出しデータを一時的に保管する機能を有する。
【0241】
ホストインターフェース回路５５０は、ホストバスを介してホスト機器３００と接続される。ホストインターフェース回路５５０は、例えば、ホスト機器３００から受信された命令をプロセッサ５１０に転送する。また、ホストインターフェース回路５５０は、例えば、ホスト機器３００から受信されたデータを、バッファメモリ５４０に転送する。また、ホストインターフェース回路５５０は、例えば、プロセッサ５１０の命令に応答して、バッファメモリ５４０の中のデータをホスト機器３００に転送する。
【0242】
【0243】
メモリセルアレイ４１０は、図１４に示すように、複数のメモリセルＭＣ、複数のソース線ＳＬ、複数のビット線ＢＬ、及び、複数のワード線ＷＬを含む。複数のメモリセルＭＣは、メモリセルＭＣａ、メモリセルＭＣｂ、メモリセルＭＣｃ、及び、メモリセルＭＣｄを含む。複数のソース線ＳＬは、第１のソース線ＳＬ１及び第２のソース線ＳＬ２を含む。複数のビット線ＢＬは、第１のビット線ＢＬ１及び第２のビット線ＢＬ２を含む。複数のワード線ＷＬは、第１のワード線ＷＬ１及び第２のワード線ＷＬ２を含む。
【0244】
複数のワード線ＷＬは、互いに離間して平行に配置される。複数のビット線ＢＬは、例えば、ワード線ＷＬと交差する。複数のビット線ＢＬは、互いに離間して平行に配置される。複数のソース線ＳＬは、例えば、ワード線ＷＬと交差する。複数のソース線ＳＬは、互いに離間して平行に配置される。
【0245】
１本のソース線ＳＬ、１本のビット線ＢＬ、及び、１本のワード線ＷＬを選択することにより１個のメモリセルＭＣが選択可能となる。ワード線ＷＬは、メモリセルＭＣを構成するメモリセルトランジスタのゲート電極である。メモリセルトランジスタは、ゲート電極に印加される電圧によって、動作が制御される電界効果型トランジスタである。
【0246】
２次元ＮＯＲフラッシュメモリ４００は、メモリセルアレイ４１０に含まれる複数のメモリセルＭＣに対するランダムアクセスが可能となるように構成される。
【0247】
図１５は、第５の実施形態の半導体記憶装置のメモリセルの模式断面図である。
【0248】
メモリセルＭＣは、図１５に示すように、半導体層１０、ワード線ＷＬ、ゲート絶縁層４１を備える。半導体層１０は、ソース領域１０ｘ、ドレイン領域１０ｙ、及び、チャネル領域１０ｚを含む。ゲート絶縁層４１は、トンネル絶縁層１４、電荷蓄積層２６、及び、ブロック絶縁層１８を含む。
【0249】
ワード線ＷＬは、ゲート電極層の一例である。トンネル絶縁層１４は、第１の絶縁領域の一例である。ブロック絶縁層１８は、第２の絶縁領域の一例である。電荷蓄積層２６は、電荷蓄積領域の一例である。
【0250】
半導体層１０は、例えば、単結晶シリコンである。ソース領域１０ｘ及びドレイン領域１０ｙは、例えば、ｎ形半導体である。チャネル領域１０ｚは、例えば、ｐ形半導体である。
【0251】
ソース領域１０ｘにソース線ＳＬが電気的に接続される。ドレイン領域１０ｙにビット線ＢＬが電気的に接続される。
【0252】
ワード線ＷＬは、導電体である。ワード線ＷＬは、例えば、金属である。
【0253】
トンネル絶縁層１４は、半導体層１０とワード線ＷＬとの間に設けられる。トンネル絶縁層１４は、半導体層１０と電荷蓄積層２６との間に設けられる。トンネル絶縁層１４は、ワード線ＷＬと半導体層１０との間に印加される電圧に応じて電荷を通過させる機能を有する。
【0254】
トンネル絶縁層１４は、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む。トンネル絶縁層１４は、例えば、又は酸窒化シリコンを含む。トンネル絶縁層１４は、例えば、酸窒化シリコン層である。
【0255】
トンネル絶縁層１４は、複数の膜の積層構造を備えていても構わない。トンネル絶縁層１４は、図１５に示すように、例えば、酸化シリコン膜１４ａと酸窒化シリコン膜１４ｂの積層構造を含む。
【0256】
電荷蓄積層２６は、トンネル絶縁層１４とブロック絶縁層１８との間に設けられる。
【0257】
電荷蓄積層２６は、電荷を蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層２６に蓄積される電荷の量に応じて、メモリセルトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。
【0258】
電荷蓄積層２６は、導電体である。電荷蓄積層２６は、例えば、多結晶シリコンである。
【0259】
ブロック絶縁層１８は、トンネル絶縁層１４とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層２６とワード線ＷＬとの間に設けられる。ブロック絶縁層１８は、電荷蓄積層２６とワード線ＷＬとの間に流れる電流を阻止する機能を有する。
【0260】
ブロック絶縁層１８は、絶縁体である。ブロック絶縁層１８は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。ブロック絶縁層１８は、例えば、酸化シリコンを含む。ブロック絶縁層１８は、例えば、酸化シリコン層である。
【0261】
図１６は、第５の実施形態の半導体記憶装置の制御を説明するタイミングチャートである。図１６は、メモリセルアレイ４１０に含まれるメモリセルＭＣａ～ＭＣｄのそれぞれのゲート絶縁層１１に印加される電圧パルスを示す。
【0262】
２次元ＮＯＲフラッシュメモリ４００の周辺回路４２０とコントローラ５００は、例えば、メモリセルアレイ４１０の中の複数のメモリセルＭＣを制御する。例えば、周辺回路４２０とコントローラ５００は、メモリセルＭＣａ～ＭＣｄを制御する。
【0263】
周辺回路４２０とコントローラ５００は、例えば、メモリセルＭＣａ～ＭＣｄから選ばれる任意の一つのメモリセルＭＣへのデータの書き込み処理を実行可能である。
【0264】
図１６では、メモリセルＭＣｃ及びメモリセルＭＣｄに書き込み処理を行う場合を例示している。この場合、例えば、メモリセルＭＣｃは、メモリセルの一例である。この場合、例えば、第１のソース線ＳＬ１は第１の配線、第１のビット線ＢＬ１は、第２の配線の一例である。
【0265】
書き込み処理は、例えば、任意の一つのメモリセルＭＣのワード線ＷＬと、ソース線ＳＬ又はビット線との間に、書き込み電圧パルスＷＰを印加する。書き込み処理は、例えば、任意の一つのメモリセルＭＣのワード線ＷＬと、半導体層１０との間に、書き込み電圧パルスＷＰを印加する。書き込み処理は、例えば、任意の一つのメモリセルＭＣのゲート絶縁層に、書き込み電圧パルスＷＰを印加する。
【0266】
例えば、メモリセルＭＣｃの第２のワード線ＷＬ２と、第１のソース線ＳＬ１及び第１のビット線ＢＬ１の少なくともいずれか一方との間に、書き込み電圧パルスＷＰを印加する。また、例えば、メモリセルＭＣｄの第２のワード線ＷＬ２と、第２のソース線ＳＬ２及び第２のビット線ＢＬ２の少なくともいずれか一方との間に、書き込み電圧パルスＷＰを印加する。
【0267】
書き込み電圧パルスＷＰは、第１極性の書き込み電圧Ｖｗｒｉｔｅと第１のパルス幅ｗ１とを有する。
【0268】
書き込み電圧パルスＷＰは、第１の電圧パルスの一例である。書き込み電圧Ｖｗｒｉｔｅは、第１の電圧の一例である。
【0269】
また、周辺回路４２０とコントローラ５００は、例えば、メモリセルＭＣａ～ＭＣｄから選ばれる任意の一つのメモリセルＭＣへのデータの消去処理を実行可能である。図１６では、メモリセルＭＣａ～ＭＣｄへの消去処理を同時に行う場合を例示している。
【0270】
消去処理は、例えば、メモリセルＭＣのワード線ＷＬと、ソース線ＳＬ及びビット線のいずれか一方との間に、消去電圧パルスＥＰを印加する。消去処理は、例えば、メモリセルＭＣのワード線ＷＬと、半導体層１０との間に、消去電圧パルスＥＰを印加する。消去処理は、例えば、メモリセルＭＣのゲート絶縁層に、消去電圧パルスＥＰを印加する。
【0271】
消去処理は、例えば、第１のワード線ＷＬ１と、第１のソース線ＳＬ１及び第１のビット線ＢＬ１の少なくともいずれか一方との間に、消去電圧パルスＥＰを印加する。また、例えば、第１のワード線ＷＬ１と、第２のソース線ＳＬ２及び第２のビット線ＢＬ２の少なくともいずれか一方との間に、消去電圧パルスＥＰを印加する。また、例えば、第２のワード線ＷＬ２と、第１のソース線ＳＬ１及び第１のビット線ＢＬ１の少なくともいずれか一方との間に、消去電圧パルスＥＰを印加する。また、例えば、第２のワード線ＷＬ２と、第２のソース線ＳＬ２及び第２のビット線ＢＬ２の少なくともいずれか一方との間に、消去電圧パルスＥＰを印加する。
【0272】
消去電圧パルスＥＰは、第１極性と反対の第２極性の消去電圧Ｖｅｒａｓｅと、第２のパルス幅ｗ２とを有する。
【0273】
消去電圧パルスＥＰは、第２の電圧パルスの一例である。消去電圧Ｖｅｒａｓｅは、第２の電圧の一例である。図１６における、消去電圧パルスＥＰ１、消去電圧パルスＥＰ２、消去電圧パルスＥＰｘ、消去電圧パルスＥＰ２ｘは、第２の電圧パルスの一例である。
【0274】
例えば、メモリセルＭＣｃのみを選択して消去処理を行うことも可能である。
【0275】
また、消去処理において、例えば、チャネル領域１０ｚに接続される図１４に図示しない配線を用いて、メモリセルＭＣのワード線ＷＬと半導体層１０のチャネル領域１０ｚとの間に、消去電圧パルスＥＰを印加することも可能である。この場合、チャネル領域１０ｚに接続される図１４に図示しない配線が第１の配線又は第２の配線の一例となる。
【0276】
また、周辺回路４２０とコントローラ５００は、メモリセルＭＣへの消去処理の実行回数が第１の所定の回数に達したか否かを判定可能である。具体的には、コントローラ５００の判定回路５１１が、内蔵メモリ５２０に記憶された消去処理の実行回数と、内蔵メモリ５２０に記憶された消去処理の第１の所定の回数に基づき、メモリセルＭＣへの消去処理の実行回数が所定の回数に達したか否かを判定する。
【0277】
また、周辺回路４２０とコントローラ５００は、消去処理の実行回数が第１の所定の回数に達したと判定した場合に、メモリセルＭＣへの第１の回復処理を実行可能である。第１の回復処理は、第１の処理の一例である。
【0278】
第１の回復処理は、例えば、消去処理の実行回数が第１の所定の回数に達したメモリセルＭＣのワード線ＷＬと、ソース線ＳＬ及びビット線ＢＬの少なくともいずれか一方との間に、第１の回復電圧パルスＲＰ１を印加する。第１の回復処理は、例えば、消去処理の実行回数が第１の所定の回数に達したメモリセルＭＣのワード線ＷＬと、半導体層との間に、第１の回復電圧パルスＲＰ１を印加する。第１の回復処理は、例えば、消去処理の実行回数が第１の所定の回数に達したメモリセルＭＣのゲート絶縁層に、第１の回復電圧パルスＲＰ１を印加する。
【0279】
第１の回復処理は、例えば、第１のワード線ＷＬ１と、第１のソース線ＳＬ１及び第１のビット線ＢＬ１の少なくともいずれか一方との間に、第１の回復電圧パルスＲＰ１を印加する。また、例えば、第１のワード線ＷＬ１と、第２のソース線ＳＬ２及び第２のビット線ＢＬ２の少なくともいずれか一方との間に、第１の回復電圧パルスＲＰ１を印加する。また、例えば、第２のワード線ＷＬ２と、第１のソース線ＳＬ１及び第１のビット線ＢＬ１の少なくともいずれか一方との間に、第１の回復電圧パルスＲＰ１を印加する。また、例えば、第２のワード線ＷＬ２と、第２のソース線ＳＬ２及び第２のビット線ＢＬ２の少なくともいずれか一方との間に、第１の回復電圧パルスＲＰ１を印加する。
【0280】
第１の回復電圧パルスＲＰ１は、第１極性で絶対値が書き込み電圧Ｖｗｒｉｔｅの絶対値以上の第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１と、第１のパルス幅ｗ１よりも大きい第３のパルス幅ｗ３とを有する。
【0281】
第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１は、第３の電圧の一例である。第１の回復電圧パルスＲＰ１は、第３の電圧パルスの一例である。
【0282】
第３のパルス幅ｗ３は、例えば、１０ｍｓｅｃ以上１ｓｅｃ以下である。第３のパルス幅ｗ３は、例えば、第１のパルス幅ｗ１の１０倍以上１０００倍以下である。第３のパルス幅ｗ３は、例えば、第２のパルス幅ｗ２よりも大きい。
【0283】
第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１の絶対値は、例えば、書き込み電圧Ｖｗｒｉｔｅの絶対値と等しくても良いし或いはそれよりも大きくても良い。
【0284】
周辺回路４２０とコントローラ５００は、例えば、消去処理の直後に、第１の回復処理を実行可能である。周辺回路４２０とコントローラ５００は、例えば、消去処理の後に、メモリセルＭＣのいずれにも書き込み処理を行わずに、第１の回復処理を実行可能である。
【0285】
例えば、消去処理の回数がメモリセルＭＣ毎に異なる場合、消去処理の実行回数が第１の所定の回数に達したメモリセルＭＣのみを選択して消去処理を行うことも可能である。
【0286】
また、周辺回路４２０とコントローラ５００は、第１の回復処理の後に、メモリセルＭＣへの第１の電荷除去処理を実行可能である。第１の電荷除去処理は、第２の処理の一例である。
【0287】
第１の電荷除去処理は、例えば、第１の回復処理を行ったメモリセルＭＣのワード線ＷＬと、ソース線ＳＬ及びビット線ＢＬの少なくともいずれか一方との間に、第１の電荷除去電圧パルスＣＲＰ１を印加する。第１の電荷除去処理は、例えば、第１の回復処理を行ったメモリセルＭＣのワード線ＷＬと、半導体層１０との間に、第１の電荷除去電圧パルスＣＲＰ１を印加する。第１の電荷除去処理は、例えば、第１の回復処理を行ったメモリセルＭＣのゲート絶縁層に、第１の電荷除去電圧パルスＣＲＰ１を印加する。
【0288】
第１の電荷除去処理は、例えば、第１のワード線ＷＬ１と、第１のソース線ＳＬ１及び第１のビット線ＢＬ１の少なくともいずれか一方との間に、第１の電荷除去電圧パルスＣＲＰ１を印加する。また、例えば、第１のワード線ＷＬ１と、第２のソース線ＳＬ２及び第２のビット線ＢＬ２の少なくともいずれか一方との間に、第１の電荷除去電圧パルスＣＲＰ１を印加する。また、例えば、第２のワード線ＷＬ２と、第１のソース線ＳＬ１及び第１のビット線ＢＬ１の少なくともいずれか一方との間に、第１の電荷除去電圧パルスＣＲＰ１を印加する。また、例えば、第２のワード線ＷＬ２と、第２のソース線ＳＬ２及び第２のビット線ＢＬ２の少なくともいずれか一方との間に、第１の電荷除去電圧パルスＣＲＰ１を印加する。
【0289】
第１の電荷除去電圧パルスＣＲＰ１は、第２極性で絶対値が消去電圧Ｖｅｒａｓｅ以上の第１の電荷除去電圧Ｖｒｅｍｏｖｅ１と、第４のパルス幅ｗ４とを有する。
【0290】
第１の電荷除去電圧パルスＣＲＰ１は、第４の電圧パルスの一例である。第１の電荷除去電圧Ｖｒｅｍｏｖｅ１は、第４の電圧の一例である。
【0291】
第４のパルス幅ｗ４は、例えば、第２のパルス幅ｗ２よりも大きい。
【0292】
周辺回路４２０とコントローラ５００は、例えば、第１の回復処理の直後に、第１の電荷除去処理を実行可能である。周辺回路４２０とコントローラ５００は、例えば、第１の回復処理の後に、メモリセルＭＣのいずれにも書き込み処理を行わずに、第１の電荷除去処理を実行可能である。
【0293】
また、周辺回路４２０とコントローラ５００は、第１の回復処理の後に、メモリセルＭＣへの消去処理の実行回数が第２の所定の回数に達したか否かを判定可能である。具体的には、コントローラ５００の判定回路５１１が、内蔵メモリ５２０に記憶された消去処理の実行回数と、内蔵メモリ５２０に記憶された消去処理の第２の所定の回数に基づき、メモリセルＭＣへの消去処理の実行回数が第２の所定の回数に達したか否かを判定する。
【0294】
また、周辺回路４２０とコントローラ５００は、消去処理の実行回数が第２の所定の回数に達したと判定した場合に、メモリセルＭＣへの第２の回復処理を実行可能である。
【0295】
第２の回復処理は、例えば、消去処理の実行回数が第２の所定の回数に達したメモリセルＭＣのワード線ＷＬと、ソース線ＳＬ及びビット線ＢＬの少なくともいずれか一方との間に、第２の回復電圧パルスＲＰ２を印加する。第２の回復処理は、例えば、消去処理の実行回数が第２の所定の回数に達したメモリセルＭＣのワード線ＷＬと、半導体層との間に、第２の回復電圧パルスＲＰ２を印加する。第２の回復処理は、例えば、消去処理の実行回数が第２の所定の回数に達したメモリセルＭＣのゲート絶縁層に、第２の回復電圧パルスＲＰ２を印加する。
【0296】
第２の回復電圧パルスＲＰ２は、第１極性で絶対値が書き込み電圧Ｖｗｒｉｔｅの絶対値以上の第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２と、第１のパルス幅ｗ１よりも大きい第３のパルス幅ｗ３とを有する。例えば、第２の回復電圧Ｖｒｅｃｏｖｅｒｙ２は、第１の回復電圧Ｖｒｅｃｏｖｅｒｙ１と等しい。
【0297】
また、周辺回路４２０とコントローラ５００は、第２の回復処理の後に、メモリセルＭＣへの第２の電荷除去処理を実行可能である。
【0298】
第２の電荷除去処理は、例えば、第２の回復処理を行ったメモリセルＭＣのワード線ＷＬと、ソース線ＳＬ及びビット線ＢＬの少なくともいずれか一方との間に、第２の電荷除去電圧Ｖｒｅｍｏｖｅ２を印加する。第２の電荷除去処理は、例えば、第２の回復処理を行ったメモリセルＭＣのワード線ＷＬと、半導体層１０との間に、第２の電荷除去電圧Ｖｒｅｍｏｖｅ２を印加する。第２の電荷除去処理は、例えば、第２の回復処理を行ったメモリセルＭＣのゲート絶縁層に、第２の電荷除去電圧パルスＣＲＰ２を印加する。
【0299】
第２の電荷除去電圧パルスＣＲＰ２は、第２極性で絶対値が消去電圧Ｖｅｒａｓｅ以上の第２の電荷除去電圧Ｖｒｅｍｏｖｅ２と、第４のパルス幅ｗ４とを有する。例えば、第２の電荷除去電圧Ｖｒｅｍｏｖｅ２は、第１の電荷除去電圧Ｖｒｅｍｏｖｅ１と等しい。
【0300】
メモリセルへの消去処理の際に、ゲート電極層に印加する電圧が負電圧となる場合を考える。メモリセルに消去処理を繰り返すと、メモリセルトランジスタの消去処理後の閾値電圧は負側に変動する。言い換えれば、メモリセルトランジスタの消去処理後の閾値電圧は低下する。
【0301】
２次元ＮＯＲフラッシュメモリにおいて、メモリセルトランジスタの閾値電圧が低下すると、メモリセルトランジスタのリーク電流が大きくなる。メモリセルトランジスタのリーク電流が大きくなると、例えば、２次元ＮＯＲフラッシュメモリの消費電力が大きくなる。また、例えば、非選択のメモリセルのリーク電流が大きくなることで、選択されたメモリセルのデータの読み出しに誤動作が生じるおそれがある。このように、メモリセルトランジスタの閾値電圧が変動することで、２次元ＮＯＲフラッシュメモリの信頼性が低下する。
【0302】
第５の実施形態の半導体記憶装置は、メモリセルＭＣに対する第１の回復処理を実行可能な制御回路を備える。メモリセルＭＣに対して第１の所定の回数の消去処理が実行された後に、第１の回復処理を実行することで、シリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含むトンネル絶縁層１４に生成されたトラップ準位が減少する。
【0303】
トンネル絶縁層１４に生成されたトラップ準位が減少することで、消去処理後のトンネル絶縁層１４への正孔のトラップ量が減少する。したがって、消去処理後のメモリセルトランジスタの閾値電圧の低下が抑制できる。よって、２次元ＮＯＲフラッシュメモリの信頼性が向上する。
【0304】
以上、第５の実施形態によれば、第１の実施形態と同様の作用により、メモリセルトランジスタの閾値電圧の変動が抑制され、高い信頼性を備えた半導体記憶装置が実現できる。
【0305】
また、第１ないし第４の実施形態では、半導体層１０がワード線ＷＬに囲まれる構造を例に説明したが、半導体層１０が２つに分割されたワード線ＷＬに挟まれる構造とすることも可能である。この構造の場合、積層体３０の中のメモリセルの数を２倍にすることが可能となる。
【0306】
また、第１ないし第４の実施形態では、１つのメモリ穴に１つの半導体層１０を設ける構造を例に説明したが、１つのメモリ穴に２つ以上に分割された複数の半導体層１０を設ける構造とすることも可能である。この構造の場合、積層体３０の中のメモリセルの数を２倍以上にすることが可能となる。
【0307】
また、第１ないし第３の実施形態では、３次元構造のＮＡＮＤフラッシュメモリを例に説明したが、ＮＡＮＤフラッシュメモリは２次元構造であっても構わない。
【0308】
また、第１ないし第３の実施形態では３次元ＮＡＮＤフラッシュメモリ、第４の実施形態では強誘電体メモリ、第５の実施形態では２次元ＮＯＲフラッシュメモリを例に、説明したが、本発明は、メモリセルとして、ゲート絶縁層にシリコン（Ｓｉ）、窒素（Ｎ）、及び酸素（Ｏ）を含む電界効果トランジスタを用いる、その他の半導体記憶装置にも適用することが可能である。
【0309】
また、第１ないし第５の実施形態では、第１極性が、ワード線ＷＬが半導体層１０に対して正電圧となる極性であり、第２極性が、ワード線ＷＬが半導体層１０に対して負電圧となる極性である場合を例に説明した。しかし、第１極性を、ワード線ＷＬが半導体層１０に対して負電圧となる極性とし、第２極性を、ワード線ＷＬが半導体層１０に対して正電圧となる極性とすることも可能である。
【0310】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0311】
１０ 半導体層
１０ａ 第１の半導体層
１０ｂ 第２の半導体層
１１ ゲート絶縁層
１４ トンネル絶縁層（第１の絶縁領域、第３の絶縁領域）
１６ 電荷蓄積層（電荷蓄積領域）
１７ 強誘電体層
１８ ブロック絶縁層（第２の絶縁領域）
２１ ゲート絶縁層
２６ 電荷蓄積層（電荷蓄積領域）
３１ ゲート絶縁層
４１ ゲート絶縁層
１１０ メモリセルアレイ
１２０ 周辺回路（制御回路）
２００ コントローラ（制御回路）
５００ コントローラ（制御回路）
５１０ メモリセルアレイ
５２０ 周辺回路（制御回路）
ｗ１ 第１のパルス幅
ｗ２ 第２のパルス幅
ｗ３ 第３のパルス幅
ｗ４ 第４のパルス幅
ｗ５ 第５のパルス幅
ｗ６ 第６のパルス幅
ＢＬ ビット線（第２の配線、第３の配線）
ＢＬ１ 第１のビット線（第２の配線）
ＣＲＰ１ 第１の電荷除去電圧パルス（第４の電圧パルス）
ＣＲＰ２ 第２の電荷除去電圧パルス（第６の電圧パルス）
ＣＳＬ 共通ソース線（第１の配線）
ＥＰ 消去電圧パルス（第２の電圧パルス）
ＭＣｂ 第２のメモリセル
ＭＣｃ 第１のメモリセル
ＭＣ１ 第１のメモリセル
ＭＣ２ 第２のメモリセル
ＲＰ１ 第１の回復電圧パルス（第３の電圧パルス）
ＲＰ２ 第２の回復電圧パルス（第５の電圧パルス）
ＳＬ１ 第１のソース線（第１の配線）
Ｖｅｒａｓｅ 消去電圧（第２の電圧）
Ｖｒｅｃｏｖｅｒｙ１ 第１の回復電圧（第３の電圧）
Ｖｒｅｃｏｖｅｒｙ２ 第２の回復電圧（第５の電圧）
Ｖｒｅｍｏｖｅ１ 第１の電荷除去電圧（第４の電圧）
Ｖｒｅｍｏｖｅ２ 第２の電荷除去電圧（第６の電圧）
Ｖｗｒｉｔｅ 書き込み電圧（第１の電圧）
ＷＬ ワード線（ゲート電極層）
ＷＰ 書き込み電圧パルス（第１の電圧パルス）
１０ａ 第１の半導体層
１０ｂ 第２の半導体層
１１ ゲート絶縁層
１４ トンネル絶縁層（第１の絶縁領域、第３の絶縁領域）
１６ 電荷蓄積層（電荷蓄積領域）
１７ 強誘電体層
１８ ブロック絶縁層（第２の絶縁領域）
２１ ゲート絶縁層
２６ 電荷蓄積層（電荷蓄積領域）
３１ ゲート絶縁層
４１ ゲート絶縁層
１１０ メモリセルアレイ
１２０ 周辺回路（制御回路）
２００ コントローラ（制御回路）
５００ コントローラ（制御回路）
５１０ メモリセルアレイ
５２０ 周辺回路（制御回路）
ｗ１ 第１のパルス幅
ｗ２ 第２のパルス幅
ｗ３ 第３のパルス幅
ｗ４ 第４のパルス幅
ｗ５ 第５のパルス幅
ｗ６ 第６のパルス幅
ＢＬ ビット線（第２の配線、第３の配線）
ＢＬ１ 第１のビット線（第２の配線）
ＣＲＰ１ 第１の電荷除去電圧パルス（第４の電圧パルス）
ＣＲＰ２ 第２の電荷除去電圧パルス（第６の電圧パルス）
ＣＳＬ 共通ソース線（第１の配線）
ＥＰ 消去電圧パルス（第２の電圧パルス）
ＭＣｂ 第２のメモリセル
ＭＣｃ 第１のメモリセル
ＭＣ１ 第１のメモリセル
ＭＣ２ 第２のメモリセル
ＲＰ１ 第１の回復電圧パルス（第３の電圧パルス）
ＲＰ２ 第２の回復電圧パルス（第５の電圧パルス）
ＳＬ１ 第１のソース線（第１の配線）
Ｖｅｒａｓｅ 消去電圧（第２の電圧）
Ｖｒｅｃｏｖｅｒｙ１ 第１の回復電圧（第３の電圧）
Ｖｒｅｃｏｖｅｒｙ２ 第２の回復電圧（第５の電圧）
Ｖｒｅｍｏｖｅ１ 第１の電荷除去電圧（第４の電圧）
Ｖｒｅｍｏｖｅ２ 第２の電荷除去電圧（第６の電圧）
Ｖｗｒｉｔｅ 書き込み電圧（第１の電圧）
ＷＬ ワード線（ゲート電極層）
ＷＰ 書き込み電圧パルス（第１の電圧パルス）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】