特開 2024-159160 ゲートドライブ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024159160

(43)【公開日】2024-11-08

(54)【発明の名称】ゲートドライブ回路

(51)【国際特許分類】

   H03F 3/26 20060101AFI20241031BHJP

   H04L 25/02 20060101ALI20241031BHJP

   H04L 25/03 20060101ALI20241031BHJP

   H03K 17/691 20060101ALI20241031BHJP

   H03K 19/0175 20060101ALI20241031BHJP

   H02M 1/08 20060101ALI20241031BHJP

【ＦＩ】

H03F3/26

H04L25/02 303B

H04L25/02 V

H04L25/03 Z

H03K17/691

H03K19/0175 280

H02M1/08 A

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023074978

(22)【出願日】2023-04-28

(71)【出願人】

【識別番号】000144393

【氏名又は名称】株式会社三社電機製作所

(74)【代理人】

【識別番号】100206184

【弁理士】

【氏名又は名称】幅 敦司

(74)【代理人】

【識別番号】100114834

【弁理士】

【氏名又は名称】幅 慶司

(72)【発明者】

【氏名】深井 真志

(72)【発明者】

【氏名】西村 直樹

【テーマコード（参考）】

5H740

5J055

5J056

5J500

5K029

【Ｆターム（参考）】

5H740BA12

5H740BB05

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK03

5J055AX23

5J055BX16

5J055CX24

5J055DX09

5J055DX13

5J055DX14

5J055DX22

5J055EY01

5J055EY07

5J055EY17

5J055EY21

5J055EZ25

5J055GX01

5J055GX02

5J055GX04

5J056AA05

5J056BB21

5J056DD53

5J056FF08

5J056KK01

5J500AA01

5J500AA15

5J500AA49

5J500AC53

5J500AF07

5J500AF08

5J500AF16

5J500AH02

5J500AH17

5J500AH25

5J500AH37

5J500AK02

5J500AK36

5J500AK59

5J500AK66

5J500AQ04

5J500AS16

5J500AT01

5J500WU09

5K029AA04

5K029DD24

5K029JJ03

(57)【要約】

【課題】出力側及び入力側に重畳したコモンモードノイズを除去する。
【解決手段】ゲートドライブ回路１００は、ゲート制御信号１１を、ポジティブ信号２１Ａとネガティブ信号２１Ｂとからなる差動信号２１に変換する信号変換回路２と、それぞれ中性点を有する一次巻線及び二次巻線を有し、一次巻線の中性点が第１グランドの電位とされるとともに一次巻線の両端にポジティブ信号２１Ａ及びネガティブ信号２１Ｂがそれぞれ入力される第１パルストランス３と、第１パルストランス３の二次巻線の両端電圧に基づいて一対の抵抗素子の両端に一対の入力差電圧２２Ａ，２２Ｂを生成する入力差電圧生成回路６と、一対の入力差電圧２２Ａ，２２Ｂを差動増幅して一対の出力差電圧２３Ａ，２３Ｂを出力する差動増幅回路７と、一対の出力差電圧２３Ａ，２３Ｂに基づいて、ゲート駆動信号２５Ａを生成するゲート駆動信号生成回路９と、を備える。
【選択図】図２Ａ

【特許請求の範囲】

【請求項1】

第１グランドの電位を基準電位として動作し、シングルエンド信号であるゲート制御信号を、互いの信号レベル差が前記ゲート制御信号に対応するポジティブ信号及びネガティブ信号とからなる差動信号に変換する信号変換回路と、
互いに電気的に絶縁され且つそれぞれ中性点を有する一次巻線及び二次巻線を有し、前記一次巻線の前記中性点が前記第１グランドの電位とされるとともに前記一次巻線の両端に前記差動信号のポジティブ信号及びネガティブ信号がそれぞれ入力される第１パルストランスと、
互いに直列に接続された一対の抵抗素子を有し、当該一対の抵抗素子の両端及び接続点が、直接電気的に又は伝送ケーブル及び第２パルストランスを介して、前記第１パルストランスの前記二次巻線の両端及び前記中性点にそれぞれ接続され、前記一対の抵抗素子の両端に前記接続点の電位を基準とする一対の入力差電圧を生成する入力差電圧生成回路と、
前記入力差電圧生成回路に電気的に接続され、前記一対の入力差電圧を差動増幅して一対の出力差電圧を出力する差動増幅回路と、
前記差動増幅回路に電気的に接続され、前記一対の出力差電圧に基づいて、所定電位を基準とするシングルエンド信号であるゲート駆動信号を生成し、当該ゲート駆動信号を、第２グランドの電位を基準として動作するスイッチング素子に出力するゲート駆動信号生成回路と、を備える、ゲートドライブ回路。

【請求項2】

前記第２パルストランスは、互いに電気的に絶縁され且つそれぞれ中性点を有する一次巻線及び二次巻線を有し、前記一次巻線の両端及び中性点が前記伝送ケーブルを介してそれぞれ前記第１パルストランスの前記二次巻線の両端及び前記中性点に電気的に接続され、
前記入力差電圧生成回路は、前記一対の抵抗素子の両端及び前記接続点が、前記第２パルストランスの前記二次巻線の両端及び前記中性点にそれぞれ接続されている、請求項１に記載のゲートドライブ回路。

【請求項3】

２つの前記スイッチング素子が、互いにプッシュプル接続された第１スイッチング素子及び第２スイッチング素子を構成しており、
前記差動増幅回路として、第１差動増幅回路及び第２差動増幅回路を備え、
前記ゲート駆動信号生成回路として、第１及び第２ゲート駆動信号生成回路を備え、
前記第１差動増幅回路は、前記入力差電圧生成回路に電気的に接続され、前記一対の入力差電圧を差動増幅して、高電位の一対の第１出力差電圧を出力する回路であり、
前記第２差動増幅回路は、前記入力差電圧生成回路に電気的に接続され、前記一対の入力差電圧を差動増幅して、前記一対の第１出力差電圧より低い低電位の一対の第２出力差電圧を出力する回路であり、
前記第１ゲート駆動信号生成回路は、前記第１差動増幅回路に電気的に接続され、前記一対の第１出力差電圧に基づいて、正電位を基準とする前記ゲート駆動信号である第１ゲート駆動信号を生成し、当該第１ゲート駆動信号を前記第１スイッチング素子に出力する回路であり、
前記第２ゲート駆動信号生成回路は、前記第２差動増幅回路に電気的に接続され、前記一対の第２出力差電圧に基づいて、負電位を基準とする前記ゲート駆動信号である第２ゲート駆動信号を生成し、当該第２ゲート駆動信号を前記第２スイッチング素子に出力する回路である、請求項１又は２に記載のゲートドライブ回路。

【請求項4】

前記ゲート駆動信号生成回路は、前記一対の出力差電圧が入力され且つ所定電位を基準とするシングルエンド信号を出力するフリップフロップを含み、当該シングルエンド信号を前記ゲート駆動信号として出力する回路である、請求項１乃至３に記載のゲートドライブ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ゲートドライブ回路に関する。

【背景技術】

【0002】

従来、フローティング状態で動作するスイッチング素子を駆動するゲート駆動回路において、入力側と出力側とを絶縁することが知られている。そのような場合、スイッチング素子のスイッチング等に起因して、コモンモードノイズが発生する場合がある。このコモンモードノイズ対策として種々の提案がなされている。例えば、特許文献１のゲート駆動回路では、パルストランスによって入力側と出力側とが絶縁され、入力側が第１の接地電位点に接地されるとともに出力側が第２の接地電位点に接地される。そして、パルストランスの一次巻線に一次側ゲート駆動信号が入力され、パルストランスの二次側の出力が比較器によって差動増幅されて、二次側ゲート駆動信号として出力される。さらに、パルストランスの一次巻線と二次巻線との間に、第２の接地電位点に接地された静電シールド板が配置される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１３－０７４０７９公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１のゲート駆動回路は、出力側に重畳したコモンモードノイズを除去することができるが、入力側に重畳したコモンモードノイズを除去することができない。

【0005】

本発明はこのような課題を解決するためになされたもので、出力側及び入力側に重畳したコモンモードノイズを除去することが可能なゲートドライブ回路を提供することを目的としている。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本開示のある形態（aspect）に係るゲートドライブ回路は、第１グランドの電位を基準電位として動作し、シングルエンド信号であるゲート制御信号を、互いの信号レベル差が前記ゲート制御信号に対応するポジティブ信号及びネガティブ信号とからなる差動信号に変換する信号変換回路と、互いに電気的に絶縁され且つそれぞれ中性点を有する一次巻線及び二次巻線を有し、前記一次巻線の前記中性点が前記第１グランドの電位とされるとともに前記一次巻線の両端に前記差動信号のポジティブ信号及びネガティブ信号がそれぞれ入力される第１パルストランスと、互いに直列に接続された一対の抵抗素子を有し、当該一対の抵抗素子の両端及び接続点が、直接電気的に又は伝送ケーブル及び第２パルストランスを介して、前記第１パルストランスの前記二次巻線の両端及び前記中性点にそれぞれ接続され、前記一対の抵抗素子の両端に前記接続点の電位を基準とする一対の入力差電圧を生成する入力差電圧生成回路と、前記入力差電圧生成回路に電気的に接続され、前記一対の入力差電圧を差動増幅して一対の出力差電圧を出力する差動増幅回路と、前記差動増幅回路に電気的に接続され、前記一対の出力差電圧に基づいて、所定電位を基準とするシングルエンド信号であるゲート駆動信号を生成し、当該ゲート駆動信号を、第２グランドの電位を基準として動作するスイッチング素子に出力するゲート駆動信号生成回路と、を備える。

【発明の効果】

【0007】

本発明は、出力側及び入力側に重畳したコモンモードノイズを除去することが可能なゲートドライブ回路を提供できるという効果を奏する。

【図面の簡単な説明】

【0008】

【図1】図１は、本開示のゲートドライブ回路が用いられるプッシュプル増幅回路の構成を示す回路図である。

【図2A】図２Ａは、図１のゲートドライブ回路の第１構成例を示すブロック図である。

【図2B】図２Ｂは、図１のゲートドライブ回路の第２構成例を示すブロック図である。

【図3】図３は、図２Ａのゲートドライブ回路の第１構成例の具体的な回路構成の一例を示す回路図である。

【図4A】図４Ａは、コモンモードノイズが重畳した差動信号の波形を示す波形図である。

【図4B】図４Ｂは、図４Ａの差動信号によって第１パルストランスに誘起された差動信号の波形を示す波形図である。

【図4C】図４Ｃは、図４Ｂの第１パルストランスに誘起された差動信号に由来する信号から入力差電圧生成回路によって生成された入力差電圧の波形を示す波形図である。

【図5】図５は、図３のプッシュプル増幅回路を用いたスイッチング電源装置の動作を示す回路図である。

【図6】図６は、図５のスイッチングモジュールが発生するスイッチングノイズを示す模式図である。

【発明を実施するための形態】

【0009】

本開示のある形態（aspect）に係るゲートドライブ回路は、第１グランドの電位を基準電位として動作し、シングルエンド信号であるゲート制御信号を、互いの信号レベル差が前記ゲート制御信号に対応するポジティブ信号及びネガティブ信号とからなる差動信号に変換する信号変換回路と、互いに電気的に絶縁され且つそれぞれ中性点を有する一次巻線及び二次巻線を有し、前記一次巻線の前記中性点が前記第１グランドの電位とされるとともに前記一次巻線の両端に前記差動信号のポジティブ信号及びネガティブ信号がそれぞれ入力される第１パルストランスと、互いに直列に接続された一対の抵抗素子を有し、当該一対の抵抗素子の両端及び接続点が、直接電気的に又は伝送ケーブル及び第２パルストランスを介して、前記第１パルストランスの前記二次巻線の両端及び前記中性点にそれぞれ接続され、前記一対の抵抗素子の両端に前記接続点の電位を基準とする一対の入力差電圧を生成する入力差電圧生成回路と、前記入力差電圧生成回路に電気的に接続され、前記一対の入力差電圧を差動増幅して一対の出力差電圧を出力する差動増幅回路と、前記差動増幅回路に電気的に接続され、前記一対の出力差電圧に基づいて、所定電位を基準とするシングルエンド信号であるゲート駆動信号を生成し、当該ゲート駆動信号を、第２グランドの電位を基準として動作するスイッチング素子に出力するゲート駆動信号生成回路と、を備える。

【0010】

この構成によれば、ゲートドライブ回路の入力側と出力側とが第１パルストランスによって互いに絶縁され、第１グランドの電位を基準とする入力側に対し、出力側がスイッチング素子に繋がっていて第２グランドの電位を基準とするフローティング状態になる。この状態において、シングルエンド信号であるゲート制御信号が信号変換回路によって、互いの信号レベル差がゲート制御信号に対応するポジティブ信号及びネガティブ信号とからなる差動信号に変換され、且つ、第１パルストランスの１次巻線の中性点が第１グランドの電位とされるとともに一次巻線の両端に当該差動信号が入力される。これにより、ポジティブ信号及びネガティブ信号は、同じトランスの巻線にその両端電圧として誘起される、それぞれ２倍の振幅を有し且つ互いに逆位相（正負が逆）の一対のシングルエンド電圧信号に変換される。従って、入力側において、これらのポジティブ信号及びネガティブ信号にそれぞれコモンモードノイズが重畳した場合、ポジティブ信号のコモンモードノイズとネガティブ信号のコモンモードノイズとは互いに正負（プラスマイナス）が逆になるので、第１パルストランスにおいて相殺されて除去される。

【0011】

また、出力側においては、入力差電圧生成回路の一対の抵抗素子の両端及び接続点が、直接電気的に又は伝送ケーブル及び第２パルストランスを介して、第１パルストランスの二次巻線の両端及び中性点にそれぞれ接続されていて、当該一対の抵抗素子の両端に前記接続点の電位を基準とする一対の入力差電圧が成され、この一対の入力差電圧が差動増幅回路によって差動増幅される。従って、出力側において、第１パルストランスの二次巻線の両端に直接又は間接に接続された一対の配線にコモンモードノイズが重畳した場合、当該一対の配線のコモンモードノイズは、入力差電圧生成回路により生成される一対の入力差電圧において互いに正負が逆になり、差動増幅回路によって除去される。また、入力差電圧生成回路の一対の抵抗素子に第１パルストランスの負荷電流が流れるので、差動信号の伝送経路のインピーダンスが低くなり、コモンモードノイズの除去能力が向上する。

【0012】

その結果、出力側及び入力側に重畳したコモンモードノイズを除去することが可能なゲートドライブ回路を提供できる。

【0013】

前記第２パルストランスは、互いに電気的に絶縁され且つそれぞれ中性点を有する一次巻線及び二次巻線を有し、前記一次巻線の両端及び中性点が前記伝送ケーブルを介してそれぞれ前記第１パルストランスの前記二次巻線の両端及び前記中性点に電気的に接続され、前記入力差電圧生成回路は、前記一対の抵抗素子の両端及び前記接続点が、前記第２パルストランスの前記二次巻線の両端及び前記中性点にそれぞれ接続されていてもよい。

【0014】

この構成によれば、第１パルストランスの二次巻線及び伝送ケーブルにコモンモードノイズが重畳した場合、第１パルストランスと同様に、第２パルストランスによって当該コモンモードノイズを除去することができる。その結果、伝送ケーブルを長くすることによって、ゲート制御信号を生成する制御装置をスイッチング素子から離して配置することができ、制御装置を構成するコンピュータを、スイッチング素子のスイッチング動作によって発生するノイズから好適に保護することができる。

【0015】

２つの前記スイッチング素子が、互いにプッシュプル接続された第１スイッチング素子及び第２スイッチング素子を構成しており、前記差動増幅回路として、第１差動増幅回路及び第２差動増幅回路を備え、前記ゲート駆動信号生成回路として、第１及び第２ゲート駆動信号生成回路を備え、前記第１差動増幅回路は、前記入力差電圧生成回路に電気的に接続され、前記一対の入力差電圧を差動増幅して、高電位の一対の第１出力差電圧を出力する回路であり、前記第２差動増幅回路は、前記入力差電圧生成回路に電気的に接続され、前記一対の入力差電圧を差動増幅して、前記一対の第１出力差電圧より低い低電位の一対の第２出力差電圧を出力する回路であり、前記第１ゲート駆動信号生成回路は、前記第１差動増幅回路に電気的に接続され、前記一対の第１出力差電圧に基づいて、正電位を基準とする前記ゲート駆動信号である第１ゲート駆動信号を生成し、当該第１ゲート駆動信号を前記第１スイッチング素子に出力する回路であり、前記第２ゲート駆動信号生成回路は、前記第２差動増幅回路に電気的に接続され、前記一対の第２出力差電圧に基づいて、負電位を基準とする前記ゲート駆動信号である第２ゲート駆動信号を生成し、当該第２ゲート駆動信号を前記第２スイッチング素子に出力する回路であってもよい。

【0016】

この構成によれば、互いにプッシュプル接続された第１スイッチング素子及び第２スイッチング素子を、出力側及び入力側に重畳したコモンモードノイズを除去しながら駆動することができる。

【0017】

前記ゲート駆動信号生成回路は、前記一対の出力差電圧が入力され且つ所定電位を基準とするシングルエンド信号を出力するフリップフロップを含み、当該シングルエンド信号を前記ゲート駆動信号として出力する回路であってもよい。

【0018】

この構成によれば、フリップフロップによって、所定電位を基準とするシングルエンド信号であるゲート駆動信号を生成できる。また、差動増幅回路の一対の出力差電圧の波形を整形することができ、それによって、さらに、コモンモードノイズを除去することができる。

【0019】

以下、本開示の具体的な実施形態を、図面を参照しながら説明する。なお、以下では全ての図面を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。また、以下の図は、本開示を説明するための図であるので、本開示に無関係な要素が省略される場合、誇張等のために寸法が正確でない場合、簡略化される場合、複数の図において互いに対応する要素の形態が一致しない場合等がある。また、本開示は、以下の実施形態に限定されない。

【0020】

（実施形態）
最初に本開示のゲートドライブ回路の使用環境を説明する。

【0021】

［使用環境］
図１は、本開示のゲートドライブ回路１００が用いられるプッシュプル増幅回路５００の構成を示す回路図である。図１を参照すると、プッシュプル増幅回路５００は、プッシュプル接続された一対のスイッチング素子６０と、ゲートドライブ回路１００と、を含む。一対のスイッチング素子６０は、例えばＰＭＯＳＦＥＴで構成されるハイサイドの第１スイッチング素子６１と、例えばＮＭＯＳＦＥＴで構成されるローサイドの第２スイッチング素子６２とが正電源ＶＤＤと第２グランドＧＮＤ２との間に直列に接続されて構成されており、それらの接続点から出力が取り出される。ゲートドライブ回路１００は、入力側と出力側とが絶縁されていて、入力側が第１グランドＧＮＤ１に接続され、且つ、出力側が一対のスイッチング素子６０に電気的に接続されている。従って、出力側は入力側の第１グランドＧＮＤ１に対し、フローティング状態となっている。ゲートドライブ回路１００は、制御基板１から入力されるゲート制御信号１１からゲート駆動信号を生成し、当該ゲート駆動信号によって、一対のスイッチング素子６０を駆動する。次に、ゲートドライブ回路１００の構成を説明する。

【0022】

［ゲートドライブ回路１００の構成］
まず、ゲートドライブ回路１００の構成の概要を説明する。ゲートドライブ回路１００は第１乃至第３構成例を含む。

【0023】

｛概要｝
図２Ａは、図１のゲートドライブ回路１００の第１構成例を示すブロック図である。

【0024】

まず、第１構成例を説明する。第１構成例は、伝送ケーブル４及び第２パルストランスを備える場合のゲートドライブ回路１００の構成例である。図２Ａを参照すると、ゲートドライブ回路１００は、信号変換回路２と、第１パルストランス３と、伝送ケーブル４と、第２パルストランス５と、入力差電圧生成回路６と、第１差動増幅回路７と、第２差動増幅回路８と、第１ゲート駆動信号生成回路９と、第２ゲート駆動信号生成回路１０とを含む。

【0025】

信号変換回路２は、第１グランドＧＮＤ１の電位を基準電位として動作し、制御基板１からのシングルエンド信号であるゲート制御信号１１を、互いの信号レベル差がゲート制御信号１１に対応するポジティブ信号２１Ａとネガティブ信号２１Ｂとからなる差動信号２１に変換する。

【0026】

第１パルストランス３は、この差動信号２１を、伝送ケーブル４及び第２パルストランス５を介して、入力差電圧生成回路６に伝送する。これにより、ゲートドライブ回路１００の入力側と出力側とが第１パルストランス３及び第２パルストランス５によって絶縁される。

【0027】

入力差電圧生成回路６は、この伝送された差動信号２１に基づいて一対の入力差電圧２２Ａ，２２Ｂを生成する。第１差動増幅回路７は、この一対の入力差電圧２２Ａ，２２Ｂを差動増幅して高電位の一対の第１出力差電圧２３Ａ，２３Ｂを出力する。第１ゲート駆動信号生成回路９は、この一対の第１出力差電圧２３Ａ，２３Ｂに基づいて所定の正電位を基準とする第１ゲート駆動信号２５Ａを生成し、当該第１ゲート駆動信号２５Ａを第１スイッチング素子６１（図１参照）に出力する。一方、第２差動増幅回路８は、この一対の入力差電圧２２Ａ，２２Ｂを差動増幅して、一対の第１出力差電圧２３Ａ，２３Ｂより低電位の一対の第２出力差電圧２４Ａ，２４Ｂを出力する。第２ゲート駆動信号生成回路１０は、この一対の第２出力差電圧２４Ａ，２４Ｂに基づいて所定の負電位を基準とする第２ゲート駆動信号２５Ｂを生成し、当該第２ゲート駆動信号２５Bを第２スイッチング素子６２（図１参照）に出力する。

【0028】

このような第１構成例は、コモンモードノイズの発生源から制御基板（制御装置）１を構成するコンピュータをできるだけ遠ざけて保護したい場合に適用される。

【0029】

次に、第２構成例を説明する。図２Ｂは、図１のゲートドライブ回路１００の第２構成例を示すブロック図である。図２Ｂを参照すると、第２構成例では、伝送ケーブル４及び第２パルストランス５が省略されている。従って、第２構成例では、ゲートドライブ回路１００の入力側と出力側とは、第１パルストランス３によって絶縁されている。また、入力差電圧生成回路６は、第１パルストランス３の二次巻線に出力された差動信号２１に基づいて一対の入力差電圧２２Ａ，２２Ｂを生成する。これ以外の構成は第１構成例と同じであるので、その説明を省略する。このような第２構成例は、コモンモードノイズの発生源から制御基板１を遠ざける必要がない場合に適用される。

【0030】

次に、第３構成例を説明する。第３構成例では、ゲートドライブ回路１００は１組のみの差動増幅回路及びゲート駆動信号生成回路（例えば、第１差動増幅回路７及び第１ゲート駆動信号生成回路９又は第２差動増幅回路８及び第２ゲート駆動信号生成回路１０）を備える。これ以外の構成は、第１構成例又は第２構成例と同じであるので、その説明を省略する。このような第３構成例は、単独のスイッチング素子（例えば図１の第１スイッチング素子６１又は第２スイッチング素子６２）を駆動する場合に適用される。

【0031】

次に、図２Ａの第１構成例のゲートドライブ回路１００の詳細な構成及び動作を説明する。なお、第２構成例及び第３構成例は、第１構成例の要素が省略されているだけであるので、それらの詳細な構成及び動作の説明を省略する。

【0032】

｛詳細な構成｝
図３は、図２Ａのゲートドライブ回路１００の第１構成例の具体的な回路構成の一例を示す回路図である。

【0033】

図３を参照すると、図３に示された回路は、図２Ａのゲートドライブ回路１００と図１のプッシュプル接続された一対のスイッチング素子６０とを含んでいて、プッシュプル増幅回路５００として構成されている。

【0034】

信号変換回路２は、ロジック回路３１と、ポジティブ信号生成回路３２と、ネガティブ信号生成回路３３と、を含む。

【0035】

ロジック回路３１は、論理回路を用いて、制御基板１からのゲート制御信号１１からその同位相信号１２Ａ及び逆位相信号１２Ｂを生成する。

【0036】

ポジティブ信号生成回路３２は、プッシュプル接続された一対のトランジスタＱ１，Ｑ２が、それぞれ、抵抗素子Ｒ３，Ｒ４を介して、５Ｖの正電源及び第１グランドＧＮＤ１に接続されて構成されている。なお、一対のトランジスタＱ１，Ｑ２に逆方向を向いたダイオードが並列に接続されている。トランジスタＱ１及びトランジスタＱ２は、例えば、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴで構成されていて、それらのゲートにロジック回路３１からの同位相信号１２Ａが抵抗素子Ｒ１を介して入力される。これにより、ポジティブ信号生成回路３２は、トランジスタＱ１とトランジスタＱ２との接続点から、同位相信号１２Ａを増幅したポジティブ信号を出力する。

【0037】

ネガティブ信号生成回路３３は、プッシュプル接続された一対のトランジスタＱ３，Ｑ４が、それぞれ、抵抗素子Ｒ５，Ｒ６を介して、５Ｖの正電源及び第１グランドＧＮＤ１に接続されて構成されている。一対のトランジスタＱ３，Ｑ４には逆方向を向いたダイオードが並列に接続されている。トランジスタＱ３及びトランジスタＱ４は、例えば、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴで構成されていて、それらのゲートにロジック回路３１からの逆位相信号１２Ｂが抵抗素子Ｒ２を介して入力される。これにより、ネガティブ信号生成回路３３は、トランジスタＱ３とトランジスタＱ４との接続点から、逆位相信号１２Ｂを増幅したネガティブ信号２１Bを出力する。

【0038】

第１パルストランス３は、互いに電気的に絶縁され且つそれぞれ中性点ＭＰ１，ＭＰ２を有する一次巻線及び二次巻線を有する。一次巻線の中性点ＭＰ１は第１グランドＧＮＤ１に接続されている。一次巻線の第１端ＥＰ１は、ポジティブ信号生成回路３２のトランジスタＱ１とトランジスタＱ２との接続点に接続されていて、第１端ＥＰ１にポジティブ信号２１Aが入力される。一次巻線の第２端ＥＰ２は、ネガティブ信号生成回路３３のトランジスタＱ３とトランジスタＱ４との接続点に接続されていて、第２端ＥＰ２にネガティブ信号２１Bが入力される。

【0039】

第２パルストランス５は、互いに電気的に絶縁され且つそれぞれ中性点ＭＰ３，ＭＰ４を有する一次巻線及び二次巻線を有する。一次巻線の第１端ＥＰ５、第２端ＥＰ６、及び中性点ＭＰ３が、伝送ケーブル４を介して、それぞれ、第１パルストランス３の二次巻線の第１端ＥＰ３、第２端ＥＰ４、及び中性点ＭＰ２に接続されていている。

【0040】

入力差電圧生成回路６は、互いに直列に接続された一対の抵抗素子Ｒ９，Ｒ１０を有する。一対の抵抗素子Ｒ９，Ｒ１０は、互いに等しい適宜な抵抗値を有する。なお、一対の抵抗素子Ｒ９，Ｒ１０の抵抗値は、コモンモードノイズを完全に相殺する観点から互いに等しいことが好ましい。しかし、一対の抵抗素子Ｒ９，Ｒ１０の抵抗値は、互いに等しくなくてもよい。この場合においても、コモンモードノイズを、不完全ではあるが、低減できる。一対の抵抗素子Ｒ９，Ｒ１０の高電位側の端、低電位側の端、及び互いの接続点Ｎ１は、それぞれ、第２パルストランス５の二次巻線の第１端ＥＰ７、第２端ＥＰ８、及び中性点ＭＰ４に接続されている。これにより、一対の抵抗素子Ｒ９，Ｒ１０の両端に接続点Ｎ１の電位を基準とする一対の入力差電圧２２Ａ，２２Ｂを生成する。

【0041】

第１差動増幅回路７は、増幅素子として、一対のトランジスタＱ５，Ｑ６を含む。一方のトランジスタＱ５は、トランジスタＱ７及び抵抗素子Ｒ１９を介して正電源ＶＣＣに接続されるとともに共通の抵抗素子Ｒ２１を介して負電源ＶＥＥに接続されている。他方のトランジスタＱ６は、トランジスタＱ８及び抵抗素子Ｒ２０を介して正電源ＶＣＣに接続されるとともに共通の抵抗素子Ｒ２１を介して負電源ＶＥＥに接続されている。一対のトランジスタＱ５，Ｑ６は、例えば、ｎｐｎ形バイポーラトランジスタで構成されている。トランジスタＱ５のベースは、ベース抵抗素子Ｒ１７を介して、一対の抵抗素子Ｒ９，Ｒ１０の高電位側の端に接続されていて、トランジスタＱ５のベースに入力差電圧２２Ａ（高電位側差電圧）が入力される。トランジスタＱ６のベースは、ベース抵抗素子Ｒ１８を介して、一対の抵抗素子Ｒ９，Ｒ１０の低電位側の端に接続されていて、トランジスタＱ６のベースに入力差電圧２２Ｂ（低電位側差電圧）が入力される。

【0042】

また、ゲートドライブ回路１００には、正電源ＶＣＣと負電源ＶＥＥとの間の電圧を抵抗分圧する回路が形成されている。この回路では、正電源ＶＣＣと負電源ＶＥＥとの間に、例えば、４つの抵抗素子Ｒ１１～Ｒ１４が直列に接続されていて、抵抗素子Ｒ１１と抵抗素子１４とが互いに等しい抵抗値を有するとともに抵抗素子Ｒ１２と抵抗素子Ｒ１３とが互いに等しい抵抗値を有する。これにより、抵抗素子Ｒ１２と抵抗素子Ｒ１３との接続点Ｎ２が正電源ＶＣＣと負電源ＶＥＥとの中間の電位を有しており、この接続点Ｎ２が入力差電圧生成回路６の接続点Ｎ１に接続されている。これにより、接続点Ｎ１の電位が正電源ＶＣＣ及び負電源ＶＥＥによって固定されるが、この構成は省略されてもよい。

【0043】

トランジスタＱ７，Ｑ８のベースは、抵抗素子Ｒ１１と抵抗素子Ｒ１２との接続点に接続されていて、トランジスタＱ７，Ｑ８が所定の高抵抗値を有するように、これらの抵抗素子Ｒ１１，Ｒ１２の抵抗値が適宜選択されている。

【0044】

以上の構成により、第１差動増幅回路７は、一対の入力差電圧２２Ａ，２２Ｂを差動増幅して、接続点Ｎ３及び接続点Ｎ４に、それぞれ、一対の第１出力差電圧２３Ａ，２３Ｂを出力する。

【0045】

第２差動増幅回路８は、増幅素子として、一対のトランジスタＱ９，Ｑ１０を含む。一方のトランジスタＱ９は、共通の抵抗素子Ｒ２２を介して正電源ＶＣＣに接続されるとともにトランジスタＱ１１及び抵抗素子Ｒ２３を介して負電源ＶＥＥに接続されている。他方のトランジスタＱ１０は、共通の抵抗素子Ｒ２２を介して正電源ＶＣＣに接続されるとともにトランジスタＱ１２及び抵抗素子Ｒ２４を介して負電源ＶＥＥに接続されている。一対のトランジスタＱ９，Ｑ１０は、例えば、ｐｎｐ形バイポーラトランジスタで構成されている。トランジスタＱ９のベースは、ベース抵抗素子Ｒ１６を介して、一対の抵抗素子Ｒ９，Ｒ１０の高電位側の端に接続されていて、トランジスタＱ９のベースに入力差電圧２２Ａ（高電位側差電圧）が入力される。トランジスタＱ１０のベースは、ベース抵抗素子Ｒ１５を介して、一対の抵抗素子Ｒ９，Ｒ１０の低電位側の端に接続されていて、トランジスタＱ９のベースに入力差電圧２２Ｂ（低電位側差電圧）が入力される。

【0046】

トランジスタＱ１１，Ｑ１２のベースは、抵抗素子Ｒ１３と抵抗素子Ｒ１４との接続点に接続されていて、トランジスタＱ１１，Ｑ１２が所定の高抵抗値を有するように、これらの抵抗素子Ｒ１３，Ｒ１４の抵抗値が適宜選択されている。

【0047】

以上の構成により、第２差動増幅回路８は、一対の入力差電圧２２Ａ，２２Ｂを差動増幅して、接続点Ｎ５及び接続点Ｎ６に、それぞれ、一対の第２出力差電圧２４Ａ，２４Ｂを出力する。

【0048】

第１ゲート駆動信号生成回路９は、矩形波の波形整形回路で構成される。この波形整形回路として、例えば、論理回路であるＲＳフリップフロップが用いられる。このＲＳフリップフロップは、所定の高電位を基準として動作する。このＲＳフリップフロップでは、例えば、セット入力端子が抵抗素子Ｒ２５を介して接続点Ｎ３に接続され、リセット入力端子が抵抗素子Ｒ２６を介して接続点Ｎ４に接続され、且つ、セット出力端子が第１スイッチング素子６１のゲートに接続されている。セット入力端子及びリセット入力端子には、互いに逆位相のシングルエンド信号からなる一対の第１出力差電圧２３Ａ，２３Ｂが入力されるので、セット出力端子には、第１出力差電圧２３Ａと同位相のシングルエンド信号が出力される。第１ゲート駆動信号生成回路９は、このシングルエンド信号を第１ゲート駆動信号２５Ａとして、第１スイッチング素子６１に出力する。

【0049】

第２ゲート駆動信号生成回路１０は、矩形波の波形整形回路で構成される。この波形整形回路として、例えば、論理回路であるＲＳフリップフロップが用いられる。このＲＳフリップフロップは、所定の低電位を基準として動作する。このＲＳフリップフロップでは、例えば、セット入力端子が抵抗素子Ｒ２８を介して接続点Ｎ５に接続され、リセット入力端子が抵抗素子Ｒ２７を介して接続点Ｎ６に接続され、且つ、セット出力端子が第２スイッチング素子６２のゲートに接続されている。セット入力端子及びリセット入力端子には、互いに逆位相のシングルエンド信号からなる一対の第２出力差電圧２４Ａ，２４Ｂが入力されるので、セット出力端子には、第２出力差電圧２４Ａと同位相のシングルエンド信号が出力される。第２ゲート駆動信号生成回路１０は、このシングルエンド信号を第２ゲート駆動信号２５Ｂとして、第２スイッチング素子６２に出力する。

【0050】

なお、上記波形整形回路として、他の矩形波整形回路を用いてもよい。

【0051】

［ゲートドライブ回路１００の動作］
次に、以上のように構成されたゲートドライブ回路１００の動作を、図３及び図４Ａ乃至図４Ｃを参照しながら説明する。図４Ａは、コモンモードノイズが重畳した差動信号２１の波形を示す波形図である。図４Ａの上段の波形図は、ポジティブ信号２１Ａの波形を示し、図４Ａの下段の波形図は、ネガティブ信号２１Ｂの波形を示す。図４Ｂは、図４Ａの差動信号２１によって第１パルストランス３に誘起された差動信号２１の波形を示す波形図である。図４Ｃは、図４Ｂの第１パルストランス３に誘起された差動信号２１に由来する信号から入力差電圧生成回路６によって生成された入力差電圧２２Ａ，２２Ｂの波形を示す波形図である。

【0052】

図３を参照すると、ロジック回路３１が、制御基板１からのゲート制御信号１１から同位相信号１２Ａ及び逆位相信号１２Ｂを生成する。ポジティブ信号生成回路３２は、同位相信号１２Ａを増幅したポジティブ信号２１Ａを出力する。ネガティブ信号生成回路３３は、逆位相信号１２Ｂを増幅したネガティブ信号２１Ｂを出力する。ポジティブ信号２１Ａ及びネガティブ信号２１Ｂは、それぞれ、第１パルストランス３の一次巻線の第１端ＥＰ１及び第２端ＥＰ２に入力される。

【0053】

図４Ａを参照すると、ポジティブ信号２１Ａ及びネガティブ信号２１Ｂは、ここでは、共に、正電圧（５Ｖ）のハイレベルと零電圧（第１グランドＧＮＤ１の電位０Ｖ）のローレベルとの二値を取るシングルエンド信号であり、互いに逆の位相を有する。時刻ｔ０において、一次巻線の第１端ＥＰ１及び第２端ＥＰ２に、それぞれ、ポジティブ信号２１Ａ及びネガティブ信号２１Ｂが入力される。

【0054】

ポジティブ信号２１Ａ及びネガティブ信号２１Ｂの最初の半サイクルでは、時刻ｔ０になると、第１パルストランスの一次巻線において、第１端ＥＰ１にポジティブ信号２１Ａの正電圧が印加され、第２端ＥＰ２にネガティブ信号２１Ｂの零電圧が印加されるので、第１端ＥＰ１から中性点ＭＰ１に向かって励磁電流が流れる。図４Ｂを参照すると、これにより、第１パルストランス３の一次巻線に第２端ＥＰ２から第１端ＥＰ１に向かう電圧が誘起される。この場合、一次巻線の中性点ＭＰ１の電位が０Ｖであるので、第１端ＥＰ１の電圧Ｖ１は正電圧となる。一方、第２端ＥＰ２は、この時刻ｔ０において、抵抗素子Ｒ８を介して第１グランドＧＮＤ１と接続されているので、第２端ＥＰ２の電圧Ｖ２は負電圧となり、中性点ＭＰ１から第２端ＥＰ２に向けて電流が流れる。また、この時、上記励磁電流により、第１パルストランス３の二次巻線及び第２パルストランス５の一次巻線及び二次巻線には、第１パルストランス３及び第２パルストランス５の巻数比に応じた電圧が誘起される。

【0055】

ポジティブ信号２１Ａ及びネガティブ信号２１Ｂの次の半サイクルでは、時刻ｔ１になると、上記と逆に、第１パルストランス３の一次巻線において、第１端ＥＰ１にポジティブ信号２１Ａの零電圧が印加され、第２端ＥＰ２にネガティブ信号２１Ｂの正電圧が印加されるので、第２端ＥＰ２から中性点ＭＰ１に向かって励磁電流が流れる。これにより、第１パルストランス３の一次巻線に第１端ＥＰ１から第２端ＥＰ２に向かう電圧が誘起される。この場合、一次巻線の中性点ＭＰ１の電位が０Ｖであるので、第２端ＥＰ２の電圧Ｖ２は正電圧となる。一方、第１端ＥＰ１は、この時刻ｔ１において、抵抗素子Ｒ７を介して第１グランドＧＮＤ１と接続されているので、第１端ＥＰ１の電圧Ｖ１は負電圧となり、中性点ＭＰ１から第１端ＥＰ１に向けて電流が流れる。また、この時、上記励磁電流により、第１パルストランス３の二次巻線及び第２パルストランス５の一次巻線及び二次巻線には、第１パルストランス３及び第２パルストランス５の巻数比に応じた電圧が誘起される。以降（ｔ２、ｔ３、・・・）、上記の１サイクルが繰り返される。

【0056】

このようにして、ポジティブ信号２１Ａ及びネガティブ信号２１Ｂは、第１パルストランス３で、それぞれ、２倍の振幅を有する電圧Ｖ１及び電圧Ｖ２を有し、互いに逆位相（正負が逆）の一対のシングルエンド電圧信号に変換され、伝送ケーブル４を介して、第２パルストランス５の二次巻線に伝送される。

【0057】

ここで、ゲートドライブ回路１００の入力側におけるコモンモードノイズの除去作用を説明する。図４Ａを参照すると、例えば、時刻ｔ０と時刻ｔ１との間において、コモンモードノイズが、それぞれ、ポジティブ信号２１Ａ及びネガティブ信号２１Ｂに重畳したと仮定する。図３を参照すると、ポジティブ信号２１Ａに重畳したコモンモードノイズは、第１パルストランス３の一次巻線の第１端ＥＰ１と中性点ＭＰ１との間に励磁電流を流し、ネガティブ信号２１Ｂに重畳したコモンモードノイズは、第１パルストランス３の一次巻線の第２端ＥＰ２と中性点ＭＰ１との間に励磁電流を流す。しかし、図４Ｂに示すように、双方の励磁電流は互いに逆方向の電流であるため、一次巻線には互いに正負が逆の電圧が誘起され、両者は互いに相殺される。このようにして、ポジティブ信号２１Ａ及びネガティブ信号２１Ｂに重畳したコモンモードノイズは、第１パルストランス３でポジティブ信号２１Ａ及びネガティブ信号２１Ｂから変換された一対のシングルエンド電圧信号から除去される。なお、伝送ケーブル４に重畳したコモンモードノイズも、第２パルストランス５において、上記と同様の作用によって、一対のシングルエンド電圧信号から除去される。

【0058】

図３を参照すると、入力差電圧生成回路６において、第２パルストランス５の二次巻線に伝送され一対のシングルエンド電圧信号から以下のようにして、入力差電圧２２Ａ及び２２Ｂが生成される。図４Ｃを参照すると、抵抗素子Ｒ９の高電位側の端には、図４Ｂの電圧Ｖ１に対応するシングルエンド電圧信号が現れるが、このシングルエンド電圧信号は、接続点Ｎ２を基準にすると、その振幅の中間の電圧がローレベルの零電圧になるので、図４Ｃの上段に示すような波形を有するシングルエンド電圧信号になる。一方、抵抗素子Ｒ１０の低電位側の端には、図４Ｂの電圧Ｖ２に対応するシングルエンド電圧信号が現れるが、このシングルエンド電圧信号は、接続点Ｎ２を基準にすると、その振幅の中間の電圧がローレベルの零電圧になるので、図４Ｃの下段に示すような波形を有するシングルエンド電圧信号になる。従って、一対の入力差電圧２２Ａ，２２Ｂは、それぞれ、図４Ａのポジティブ信号２１Ａ及びネガティブ信号２１Ｂに対応する波形を有する。

【0059】

また、入力差電圧生成回路６では、一対の抵抗素子R９，R１０が、第２パルストランス５の負荷電流を流すので、第１パルストランス３にもこれに対応する負荷電流が流れる。図３には、ポジティブ信号２１Ａがハイレベルである場合における差動信号２１の伝送経路の電流が示されている。これにより、第１パルストランス３及び第２パルストランス５のインピーダンスが低くなって、第１パルストランス３、伝送ケーブル４、及び第２パルストランス５を含む差動信号２１の伝送経路に大きい電流を流すことができるので、ゲートドライブ回路１００の入力側におけるコモンモードノイズの除去能力を向上させることができる。

【0060】

図３を参照すると、第２パルストランス５の二次巻線から第１及び第２差動増幅回路７，８に至る一対の配線にコモンモードノイズが重畳した場合、当該一対の配線のコモンモードノイズは、入力差電圧生成回路６により生成される一対の入力差電圧２２Ａ，２２Ｂにおいて互いに正負が逆になる。第１及び第２差動増幅回路７，８は、この一対の入力差電圧２２Ａ，２２Ｂを差動増幅するので、それにより、当該重畳したコモンモードノイズが除去される。

【0061】

また、第２パルストランス５の二次巻線から第１及び第２差動増幅回路７，８に至る配線の態様に起因して、第１及び第２差動増幅回路７，８に一対の入力差電圧２２Ａ，２２Ｂがそれぞれ入力されるタイミングが互いにわずかにずれる場合があり、第１及び第２差動増幅回路７，８が高速動作する場合には、そのタイミングのわずかなずれによって、コモンモードノイズが完全に除去されない場合がある。しかしながら、第１及び第２ゲート駆動信号生成回路９，１０が波形整形回路で構成されているので、第１及び第２差動増幅回路７，８からそれぞれ出力される一対の第１出力差電圧２３Ａ，２３Ｂ及び一対の第２出力差電圧２４Ａ，２４Ｂの波形が整形され、それによって、当該一対の第１出力差電圧２３Ａ，２３Ｂ及び一対の第２出力差電圧２４Ａ，２４Ｂからコモンモードノイズの残存成分が除去される。特に、波形整形回路がフリップフロップであると、コモンモードノイズが前段の回路中でノーマルモードに変換されたノイズが、好適に除去される。このようにして、ゲートドライブ回路１００の出力側においてコモンモードノイズが除去される。

【0062】

［基板への実装］
図３を参照すると、プッシュプル増幅回路５００では、信号変換回路２及び第１パルストランス３が第１基板８１に実装されており、第２パルストランス５、入力差電圧生成回路６、第１差動増幅回路７、第２差動増幅回路８、第１ゲート駆動信号生成回路９、第２ゲート駆動信号生成回路１０、及び一対のスイッチング素子６０が第２基板８２に実装されている。そして、第１基板８１の第１パルストランス３の二次巻線と第２基板８２の第２パルストランス５の一次巻線とが伝送ケーブル４によって接続されている。

【0063】

従って、第２基板８２を、例えば、一対のスイッチング素子６０によって駆動されるスイッチングモジュール８００（図５参照）の近傍に配置し、伝送ケーブル４を延ばして、第１基板８１をスイッチングモジュール８００から遠ざけて制御基板１の近傍に配置することによって、制御基板１を構成するコンピュータを、スイッチングモジュール８００のスイッチング動作によって発生するコモンモードノイズから好適に保護することができる。

【0064】

［スイッチング電源装置への適用］
図５は、図３のプッシュプル増幅回路５００を用いたスイッチング電源装置１０００の動作を示す回路図である。図３においては、図を見やすくするために、細部の要素の参照符号が省略されている。

【0065】

図５を参照すると、スイッチング電源装置１０００は、スイッチングモジュール８００と第１及び第２プッシュプル増幅回路５００Ａ，５００Ｂとを含む。スイッチングモジュール８００は、ハイサイドスイッチング素子ＳＷＨとローサイドスイッチング素子ＳＷＬとを含む。ハイサイドスイッチング素子ＳＷＨ及びローサイドスイッチング素子ＳＷＬは、例えば、ＩＧＢＴで構成されている。また、ハイサイドスイッチング素子ＳＷＨ及びローサイドスイッチング素子ＳＷＬには、それぞれ、逆方向ダイオードが並列に接続されている。

【0066】

第１プッシュプル増幅回路５００Ａは、第１ゲートドライブ回路１００Ａ及び第１の一対のスイッチング素子６０Ａを含む。第２プッシュプル増幅回路５００Ｂは、第２ゲートドライブ回路１００Ｂ及び第２の一対のスイッチング素子６０Ｂを含む。

【0067】

ハイサイドスイッチング素子ＳＷＨは、第１プッシュプル増幅回路５００Ａの第１の一対のスイッチング素子６０Ａと接続されていて、そのゲートに当該第１の一対のスイッチング素子６０Ａの出力が入力される。ローサイドスイッチング素子ＳＷＬは、第２プッシュプル増幅回路５００Ｂの第２の一対のスイッチング素子６０Ｂと接続されていて、そのゲートに当該第２の一対のスイッチング素子６０Ｂの出力が入力される。また、制御基板１、並びに第１及び第２ゲートドライブ回路１００Ａ，１００Ｂの信号変換回路２が接地される。また、第１の一対のスイッチング素子６０Ａがフレームグランドに接続され、第２の一対のスイッチング素子６０Ｂがシグナルグランドに接続される。

【0068】

このように構成されたスイッチング電源装置１０００では、制御基板１からハイサイドゲート制御信号１１Ａが第１ゲートドライブ回路１００Ａのロジック回路３１に入力される。すると、第１ゲートドライブ回路１００Ａで第１及び第２ゲート駆動信号が生成され、それによって第１の一対のスイッチング素子６０Ａからハイサイドゲート駆動信号２６Ａがハイサイドスイッチング素子ＳＷＨのゲートに出力される。一方、制御基板１からローサイドゲート制御信号１１Ｂが第２ゲートドライブ回路１００Ｂのロジック回路３１に入力される。すると、第２ゲートドライブ回路１００Ｂで第１及び第２ゲート駆動信号が生成され、それによって第２の一対のスイッチング素子６０Ｂからローサイドゲート駆動信号２６Ｂがローサイドスイッチング素子ＳＷＬのゲートに出力される。ここで、ハイサイドゲート制御信号１１Ａとローサイドゲート制御信号１１Ｂとは、図５に示すように、互いに位相がずれている。

【0069】

これにより、ハイサイドスイッチング素子ＳＷＨ及びローサイドスイッチング素子ＳＷＬが互いに異なるタイミングでオンオフ動作し、ハイサイドスイッチング素子ＳＷＨとローサイドスイッチング素子ＳＷＬとの接続点Ｎｏｕｔからスイッチングモジュール８００の制御電力が出力される。

【0070】

ところで、ハイサイドスイッチング素子ＳＷＨ及びローサイドスイッチング素子ＳＷＬがそれぞれオンオフすることによって、接続点Ｎｏｕｔの電圧（電位）Ｖｍが変動する。この接続点Ｎｏｕｔの電圧Ｖｍの変動により、図６に示すようなスイッチングノイズが発生する。図６は、図５のスイッチングモジュール８００が発生するスイッチングノイズを示す模式図である。図６において、Ｖｍ１は、ハイサイドスイッチング素子ＳＷＨがオフしている場合にローサイドスイッチング素子ＳＷＬがオンする際の接続点Ｎｏｕｔの電圧変動を示し、Ｖｍ２は、ハイサイドスイッチング素子ＳＷＨがオンしている場合にローサイドスイッチング素子ＳＷＬがオフする際の接続点Ｎｏｕｔの電圧変動を示す。電圧変動Ｖｍ１と電圧変動Ｖｍ２とは異なるタイミングで発生するが、図６には、便宜上、同じタイミングで発生するように示されている。なお、図６は、実際に得られた電圧の波形画像をトレースして作成されたので、その波形は正確ではない。

【0071】

図６に示すような接続点Ｎｏｕｔの電圧Ｖｍ（Ｖｍ１，Ｖｍ２）の変動が発生すると、接続点Ｎｏｕｔからスイッチングノイズが輻射（放射）される。そして、このスイッチングノイズがコモンモードノイズとして、第１及び第２ゲートドライブ回路１００Ａ，１００Ｂの配線に重畳する。しかし、第１及び第２ゲートドライブ回路１００Ａ，１００Ｂの配線に重畳したコモンモードノイズは、上述のように、除去される。

【0072】

以上に説明したように、本開示のゲートドライブ回路１００によれば、出力側及び入力側に重畳したコモンモードノイズを除去することができる。また、制御基板１を構成するコンピュータを、スイッチングモジュール８００のスイッチング動作によって発生するコモンモードノイズから好適に保護することができる。

【0073】

上記説明から、当業者にとっては、多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきである。

【産業上の利用可能性】

【0074】

本発明のゲートドライブ回路は、出力側及び入力側に重畳したコモンモードノイズを除去することが可能なゲートドライブ回路として有用である。

【符号の説明】

【0075】

１ 制御基板
２ 信号変換回路
３ 第１パルストランス
４ 伝送ケーブル
５ 第２パルストランス
６ 入力差電圧生成回路
７ 第１差動増幅回路
８ 第２差動増幅回路
９ 第１ゲート駆動信号生成回路
１０ 第２ゲート駆動信号生成回路
１１ ゲート制御信号
１２Ａ 同位相信号
１２Ｂ 逆位相信号
２１ 差動信号
２１Ａ ポジティブ信号
２１Ｂ ネガティブ信号
２２Ａ，２２Ｂ 入力差電圧
２３Ａ，２３Ｂ 第１出力差電圧
２４Ａ，２４Ｂ 第２出力差電圧
２５Ａ 第１ゲート駆動信号
２５Ｂ 第２ゲート駆動信号
２６Ａ ハイサイドゲート駆動信号
２６Ｂ ローサイドゲート駆動信号
３１ ロジック回路
３２ ポジティブ信号生成回路
３３ ネガティブ信号生成回路
６０ 一対のスイッチング素子
６１ 第１スイッチング素子
６２ 第２スイッチング素子
８１ 第１基板
８２ 第２基板
１００ ゲートドライブ回路
５００ プッシュプル増幅回路
８００ スイッチングモジュール
１０００ スイッチング電源装置
ＧＮＤ１ 第１グランド
ＧＮＤ２ 第２グランド

【図1】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図4C】

【図5】

【図6】