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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024159431
(43)【公開日】2024-11-08
(54)【発明の名称】電界効果トランジスタ及びその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20241031BHJP
H01L 29/12 20060101ALI20241031BHJP
H01L 21/336 20060101ALI20241031BHJP
H01L 21/02 20060101ALI20241031BHJP
H01L 29/26 20060101ALI20241031BHJP
【ＦＩ】
H01L29/78 652J
H01L29/78 652T
H01L29/78 653A
H01L29/78 652K
H01L29/78 652C
H01L29/78 658K
H01L21/02 B
H01L29/78 658A
H01L21/02 C
H01L29/78 658F
H01L29/78 658G
H01L29/26
H01L29/78 652F
H01L29/78 652M
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023188600
(22)【出願日】2023-11-02
(31)【優先権主張番号】P 2023074795
(32)【優先日】2023-04-28
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】515277942
【氏名又は名称】株式会社ノベルクリスタルテクノロジー
(71)【出願人】
【識別番号】308035117
【氏名又は名称】株式会社イオンテクノセンター
(74)【代理人】
【識別番号】110002583
【氏名又は名称】弁理士法人平田国際特許事務所
(72)【発明者】
【氏名】根元 亮一
(72)【発明者】
【氏名】三井田 高
(72)【発明者】
【氏名】倉知 郁生
(72)【発明者】
【氏名】須山 篤志
(72)【発明者】
【氏名】横田 一広
(57)【要約】
【課題】トレンチゲート構造を有する電界効果トランジスタであって、トレンチの底部への電界の集中を効果的に緩和する構造を備えた特性ばらつきの少ない電界効果トランジスタ及びその製造方法を提供する。
【解決手段】酸化ガリウム系半導体からなるｎ型の第１の半導体層１０と、Ｓｉからなる第２の半導体層１１と、第１のトレンチ１２ａ及び第２のトレンチ１２ｂ中にそれぞれゲート絶縁膜１３に覆われて埋め込まれた第１のゲート電極１４ａと第２のゲート電極１４ｂと、第２の半導体層１１の表層の少なくとも一部に設けられたｎ型領域１１１と、第１の半導体層１０とｎ型領域１１１を隔離するように設けられたｐ型領域１１２と、第３のトレンチ１５ａと第４のトレンチ１５ｂの中にそれぞれ形成された第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂと、を備えた、電界効果トランジスタ１を提供する。
【選択図】図１
【解決手段】酸化ガリウム系半導体からなるｎ型の第１の半導体層１０と、Ｓｉからなる第２の半導体層１１と、第１のトレンチ１２ａ及び第２のトレンチ１２ｂ中にそれぞれゲート絶縁膜１３に覆われて埋め込まれた第１のゲート電極１４ａと第２のゲート電極１４ｂと、第２の半導体層１１の表層の少なくとも一部に設けられたｎ型領域１１１と、第１の半導体層１０とｎ型領域１１１を隔離するように設けられたｐ型領域１１２と、第３のトレンチ１５ａと第４のトレンチ１５ｂの中にそれぞれ形成された第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂと、を備えた、電界効果トランジスタ１を提供する。
【選択図】図１
【特許請求の範囲】
【請求項1】
酸化ガリウム系半導体からなるｎ型の第１の半導体層と、
前記第１の半導体層上に設けられた、Ｓｉからなる第２の半導体層と、
前記第２の半導体層の上面から前記第１の半導体層まで達する第１のトレンチと第２のトレンチ中にそれぞれゲート絶縁膜に覆われて埋め込まれた第１のゲート電極と第２のゲート電極と、
前記第２の半導体層の前記第１のトレンチと前記第２のトレンチの間のトレンチ間領域の表層の、少なくとも一部に設けられたｎ型領域と、
前記トレンチ間領域の前記第１の半導体層と前記ｎ型領域の間の領域に、前記第１の半導体層と前記ｎ型領域を隔離するように設けられたｐ型領域と、
前記第２の半導体層の上面から前記第１の半導体層まで達し、前記第１のトレンチと前記第２のトレンチよりも深く、前記第１のトレンチと前記第２のトレンチをそれぞれ幅方向に分割する第３のトレンチと第４のトレンチの中にそれぞれ形成され、前記ゲート絶縁膜にそれぞれ接触する第１のｐ型半導体部と第２のｐ型半導体部と、
前記ｎ型領域、前記第１のｐ型半導体部、及び前記第２のｐ型半導体部に接続されたソース電極と、
前記第１の半導体層に接続されたドレイン電極と、
を備えた、電界効果トランジスタ。
前記第１の半導体層上に設けられた、Ｓｉからなる第２の半導体層と、
前記第２の半導体層の上面から前記第１の半導体層まで達する第１のトレンチと第２のトレンチ中にそれぞれゲート絶縁膜に覆われて埋め込まれた第１のゲート電極と第２のゲート電極と、
前記第２の半導体層の前記第１のトレンチと前記第２のトレンチの間のトレンチ間領域の表層の、少なくとも一部に設けられたｎ型領域と、
前記トレンチ間領域の前記第１の半導体層と前記ｎ型領域の間の領域に、前記第１の半導体層と前記ｎ型領域を隔離するように設けられたｐ型領域と、
前記第２の半導体層の上面から前記第１の半導体層まで達し、前記第１のトレンチと前記第２のトレンチよりも深く、前記第１のトレンチと前記第２のトレンチをそれぞれ幅方向に分割する第３のトレンチと第４のトレンチの中にそれぞれ形成され、前記ゲート絶縁膜にそれぞれ接触する第１のｐ型半導体部と第２のｐ型半導体部と、
前記ｎ型領域、前記第１のｐ型半導体部、及び前記第２のｐ型半導体部に接続されたソース電極と、
前記第１の半導体層に接続されたドレイン電極と、
を備えた、電界効果トランジスタ。
【請求項2】
前記第１のｐ型半導体部と前記第２のｐ型半導体部が、前記第３のトレンチと前記第４のトレンチの中の底部から上部まで形成されている、
請求項１に記載の電界効果トランジスタ。
請求項１に記載の電界効果トランジスタ。
【請求項3】
前記第１のｐ型半導体部と前記第２のｐ型半導体部が、前記第３のトレンチと前記第４のトレンチの中の底部からの一部に形成され、
前記ゲート絶縁膜に覆われた前記第１のゲート電極が、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの前記第１のｐ型半導体部の上の領域の中に形成され、
前記ゲート絶縁膜に覆われた前記第２のゲート電極が、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの前記第２のｐ型半導体部の上の領域の中に形成された、
請求項１に記載の電界効果トランジスタ。
前記ゲート絶縁膜に覆われた前記第１のゲート電極が、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの前記第１のｐ型半導体部の上の領域の中に形成され、
前記ゲート絶縁膜に覆われた前記第２のゲート電極が、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの前記第２のｐ型半導体部の上の領域の中に形成された、
請求項１に記載の電界効果トランジスタ。
【請求項4】
前記第１のｐ型半導体部と前記第２のｐ型半導体部が、前記第３のトレンチと前記第４のトレンチの中の底部からの一部に形成され、
前記第３のトレンチの中の前記第１のｐ型半導体部の上の領域に、前記ソース電極と前記第１のｐ型半導体部を接続する第１のコンタクトが形成され、
前記第４のトレンチの中の前記第２のｐ型半導体部の上の領域に、前記ソース電極と前記第２のｐ型半導体部を接続する第２のコンタクトが形成され、
前記ゲート絶縁膜に覆われた前記第１のゲート電極が、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの中の前記第１のコンタクトの両側の領域に形成され、
前記ゲート絶縁膜に覆われた前記第２のゲート電極が、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの中の前記第２のコンタクトの両側の領域に形成され、
前記第１のゲート電極の底面と前記第１のｐ型半導体部の水平方向の位置に重なりがあり、
前記第２のゲート電極の底面と前記第２のｐ型半導体部の水平方向の位置に重なりがある、
請求項１に記載の電界効果トランジスタ。
前記第３のトレンチの中の前記第１のｐ型半導体部の上の領域に、前記ソース電極と前記第１のｐ型半導体部を接続する第１のコンタクトが形成され、
前記第４のトレンチの中の前記第２のｐ型半導体部の上の領域に、前記ソース電極と前記第２のｐ型半導体部を接続する第２のコンタクトが形成され、
前記ゲート絶縁膜に覆われた前記第１のゲート電極が、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの中の前記第１のコンタクトの両側の領域に形成され、
前記ゲート絶縁膜に覆われた前記第２のゲート電極が、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの中の前記第２のコンタクトの両側の領域に形成され、
前記第１のゲート電極の底面と前記第１のｐ型半導体部の水平方向の位置に重なりがあり、
前記第２のゲート電極の底面と前記第２のｐ型半導体部の水平方向の位置に重なりがある、
請求項１に記載の電界効果トランジスタ。
【請求項5】
前記トレンチ間領域の前記第１の半導体層と前記ｐ型領域の間の領域に、第２のｎ型領域が設けられた、
請求項１～４のいずれか１項に記載の電界効果トランジスタ。
請求項１～４のいずれか１項に記載の電界効果トランジスタ。
【請求項6】
前記第１の半導体層と前記第２の半導体層の間にｎ型の中間半導体層が設けられ、
前記中間半導体層が、酸化されたときにｎ型を維持することができるｎ型の非酸化物、又はｎ型のＳｉＣからなり、
前記中間半導体層が、前記ｎ型の非酸化物からなる場合、前記第１の半導体層側の一部若しくは全体が酸化されており、又は酸化されておらず、前記ｎ型のＳｉＣからなる場合、酸化されていない、
請求項１～４のいずれか１項に記載の電界効果トランジスタ。
前記中間半導体層が、酸化されたときにｎ型を維持することができるｎ型の非酸化物、又はｎ型のＳｉＣからなり、
前記中間半導体層が、前記ｎ型の非酸化物からなる場合、前記第１の半導体層側の一部若しくは全体が酸化されており、又は酸化されておらず、前記ｎ型のＳｉＣからなる場合、酸化されていない、
請求項１～４のいずれか１項に記載の電界効果トランジスタ。
【請求項7】
前記トレンチ間領域の前記中間半導体層と前記ｐ型領域の間の領域に、第２のｎ型領域が設けられた、
請求項６に記載の電界効果トランジスタ。
請求項６に記載の電界効果トランジスタ。
【請求項8】
前記第１のｐ型半導体部と前記第２のｐ型半導体部がｐ型の酸化物半導体からなる、
請求項１～４のいずれか１項に記載の電界効果トランジスタ。
請求項１～４のいずれか１項に記載の電界効果トランジスタ。
【請求項9】
前記ｐ型の酸化物半導体がｐ型のＮｉＯ、ＣｕＯ、又はＣｕ２Ｏである、
請求項８に記載の電界効果トランジスタ。
請求項８に記載の電界効果トランジスタ。
【請求項10】
酸化ガリウム系半導体からなるｎ型の第１の半導体層の上に、Ｓｉからなる第２の半導体層を形成する工程と、
前記第２の半導体層の上面から前記第１の半導体層まで達する第１のトレンチと第２のトレンチを形成する工程と、
前記第１のトレンチと前記第２のトレンチの内面を覆う被覆膜を形成する工程と、
前記被覆膜に異方性エッチングを施して、前記第１のトレンチと前記第２のトレンチの両側面を覆う側壁部分を残して、前記第１のトレンチと前記第２のトレンチの底面上の前記側壁部分の間の部分を除去する工程と、
前記被覆膜の前記側壁部分をマスクとして用いて、前記第１のトレンチと前記第２のトレンチの底面に露出した前記第１の半導体層にエッチングを施し、前記第１のトレンチと前記第２のトレンチをそれぞれ幅方向に分割する第３のトレンチと第４のトレンチを自己整合的に形成する工程と、
前記第３のトレンチと前記第４のトレンチの中にそれぞれ第１のｐ型半導体部と第２のｐ型半導体部を形成する工程と、
前記被覆膜を除去した後、前記第１のトレンチと前記第２のトレンチの中に、それぞれゲート絶縁膜に覆われた第１のゲート電極と第２のゲート電極を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極、前記第１のｐ型半導体部、及び前記第２のｐ型半導体部に接続されたソース電極と、前記第１の半導体層に接続されたドレイン電極とを形成する工程と、
を含む、
電界効果トランジスタの製造方法。
前記第２の半導体層の上面から前記第１の半導体層まで達する第１のトレンチと第２のトレンチを形成する工程と、
前記第１のトレンチと前記第２のトレンチの内面を覆う被覆膜を形成する工程と、
前記被覆膜に異方性エッチングを施して、前記第１のトレンチと前記第２のトレンチの両側面を覆う側壁部分を残して、前記第１のトレンチと前記第２のトレンチの底面上の前記側壁部分の間の部分を除去する工程と、
前記被覆膜の前記側壁部分をマスクとして用いて、前記第１のトレンチと前記第２のトレンチの底面に露出した前記第１の半導体層にエッチングを施し、前記第１のトレンチと前記第２のトレンチをそれぞれ幅方向に分割する第３のトレンチと第４のトレンチを自己整合的に形成する工程と、
前記第３のトレンチと前記第４のトレンチの中にそれぞれ第１のｐ型半導体部と第２のｐ型半導体部を形成する工程と、
前記被覆膜を除去した後、前記第１のトレンチと前記第２のトレンチの中に、それぞれゲート絶縁膜に覆われた第１のゲート電極と第２のゲート電極を形成する工程と、
前記第１のゲート電極、前記第２のゲート電極、前記第１のｐ型半導体部、及び前記第２のｐ型半導体部に接続されたソース電極と、前記第１の半導体層に接続されたドレイン電極とを形成する工程と、
を含む、
電界効果トランジスタの製造方法。
【請求項11】
前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成する工程において、前記第３のトレンチと前記第４のトレンチの中の底部から上部まで前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成し、
前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のｐ型半導体部の両側の前記第１のトレンチの中に前記ゲート絶縁膜に覆われた前記第１のゲート電極を形成し、前記第２のｐ型半導体部の両側の前記第２のトレンチの中に前記ゲート絶縁膜に覆われた前記第２のゲート電極を形成する、
請求項１０に記載の電界効果トランジスタの製造方法。
前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のｐ型半導体部の両側の前記第１のトレンチの中に前記ゲート絶縁膜に覆われた前記第１のゲート電極を形成し、前記第２のｐ型半導体部の両側の前記第２のトレンチの中に前記ゲート絶縁膜に覆われた前記第２のゲート電極を形成する、
請求項１０に記載の電界効果トランジスタの製造方法。
【請求項12】
前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成する工程において、前記第３のトレンチと前記第４のトレンチの中の底部からの一部にそれぞれ前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成し、
前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの前記第１のｐ型半導体部の上の領域の中に、前記ゲート絶縁膜に覆われた前記第１のゲート電極を形成し、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの前記第２のｐ型半導体部の上の領域の中に、前記ゲート絶縁膜に覆われた前記第２のゲート電極を形成する、
請求項１０に記載の電界効果トランジスタの製造方法。
前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの前記第１のｐ型半導体部の上の領域の中に、前記ゲート絶縁膜に覆われた前記第１のゲート電極を形成し、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの前記第２のｐ型半導体部の上の領域の中に、前記ゲート絶縁膜に覆われた前記第２のゲート電極を形成する、
請求項１０に記載の電界効果トランジスタの製造方法。
【請求項13】
前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成する工程において、前記第３のトレンチと前記第４のトレンチの中の底部からの一部にそれぞれ前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成し、
前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの中の、前記第１のｐ型半導体部の上の第１の間隙の両側に、前記ゲート絶縁膜に覆われた前記第１のゲート電極を形成し、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの中の、前記第２のｐ型半導体部の上の第２の間隙の両側に、前記ゲート絶縁膜に覆われた前記第２のゲート電極を形成し、
前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程の後、前記ソース電極を形成する前に、前記第１の間隙と前記第２の間隙の中にそれぞれ埋め込まれた第１のコンタクトと第２のコンタクトを形成する、
請求項１０に記載の電界効果トランジスタの製造方法。
前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの中の、前記第１のｐ型半導体部の上の第１の間隙の両側に、前記ゲート絶縁膜に覆われた前記第１のゲート電極を形成し、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの中の、前記第２のｐ型半導体部の上の第２の間隙の両側に、前記ゲート絶縁膜に覆われた前記第２のゲート電極を形成し、
前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程の後、前記ソース電極を形成する前に、前記第１の間隙と前記第２の間隙の中にそれぞれ埋め込まれた第１のコンタクトと第２のコンタクトを形成する、
請求項１０に記載の電界効果トランジスタの製造方法。
【請求項14】
前記第２の半導体層を形成する工程において、前記第１の半導体層上に、中間半導体層を介して前記第２の半導体層を形成し、
前記中間半導体層が、酸化されたときにｎ型を維持することができるｎ型の非酸化物、又はｎ型のＳｉＣからなる、
請求項１０～１３のいずれか１項に記載の電界効果トランジスタの製造方法。
前記中間半導体層が、酸化されたときにｎ型を維持することができるｎ型の非酸化物、又はｎ型のＳｉＣからなる、
請求項１０～１３のいずれか１項に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【0002】
従来、トレンチゲート構造を有する電界効果トランジスタであって、β－Ｇａ２Ｏ３とＳｉを半導体層として用いた、高耐圧のパワー半導体素子である電界効果トランジスタが知られている（特許文献１を参照）。Ｇａ２Ｏ３は、従来電界効果トランジスタの半導体層の材料として一般的に用いられているＳｉ、ＳｉＣ、ＧａＮよりもバンドギャップが大きい。特許文献１に記載の電界効果トランジスタにおいては、電界が集中するトレンチの底部が破壊電界強度の高いβ－Ｇａ２Ｏ３の層に設けられているため、トレンチの底部がＳｉ、ＳｉＣ、ＧａＮの層に設けられる電界効果トランジスタと比較して、高電圧を印加したときの半導体層の高電界による破壊をより効果的に抑えることができる。
【0003】
また、従来、トレンチゲート構造を有する電界効果トランジスタであって、ＳｉＣからなる半導体層にゲート酸化膜領域に重なるｐ型領域が設けられたものが知られている（非特許文献１を参照）。一般的に、トレンチゲート構造を有する電界効果トランジスタの耐圧を向上させるためには、トレンチ底部の電界集中を緩和する必要がある。非特許文献１に記載の電界効果トランジスタにおいては、ゲート酸化膜領域に重なるｐ型領域によりトレンチの底部への電界の集中を緩和することができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第６８７３５１６号公報
【非特許文献】
【0005】
【非特許文献1】D. Peters et, al., “CoolSiC Trench MOSFET Combining SiC Performance with Silicon Ruggedness”, Issue 3 Power electronics Europe 2017.
【発明の概要】
【発明が解決しようとする課題】
【0006】
特に信頼性に優れる電界効果トランジスタを得るためには、特許文献１に記載の電界効果トランジスタに非特許文献１に記載のゲート酸化膜領域に重なるｐ型領域を適用して、トレンチの底部への電界の集中を緩和することが理想的である。この場合、トレンチの底部周辺の半導体層の絶縁破壊のみならずゲート絶縁膜の絶縁破壊まで抑制し、電界効果トランジスタの信頼性のさらなる向上が期待できる。
【0007】
しかしながら、このようなｐ型領域を利用した電界効果トランジスタにおいては、ｐ型領域の位置がトレンチの底部への電界の集中を緩和する効果に影響を及ぼすため、ｐ型領域を形成する際の位置ずれによって特性にばらつきが生じるおそれがある。
【0008】
本発明の目的は、トレンチゲート構造を有する電界効果トランジスタであって、トレンチの底部への電界の集中を効果的に緩和する構造を備えた特性ばらつきの少ない電界効果トランジスタ、及びその製造方法を提供することにある。
【課題を解決するための手段】
【0009】
本発明の一態様は、上記目的を達成するために、下記の電界効果トランジスタ、及び電界効果トランジスタの製造方法を提供する。
【0010】
［１］酸化ガリウム系半導体からなるｎ型の第１の半導体層と、前記第１の半導体層上に設けられた、Ｓｉからなる第２の半導体層と、前記第２の半導体層の上面から前記第１の半導体層まで達する第１のトレンチと第２のトレンチ中にそれぞれゲート絶縁膜に覆われて埋め込まれた第１のゲート電極と第２のゲート電極と、前記第２の半導体層の前記第１のトレンチと前記第２のトレンチの間のトレンチ間領域の表層の、少なくとも一部に設けられたｎ型領域と、前記トレンチ間領域の前記第１の半導体層と前記ｎ型領域の間の領域に、前記第１の半導体層と前記ｎ型領域を隔離するように設けられたｐ型領域と、前記第２の半導体層の上面から前記第１の半導体層まで達し、前記第１のトレンチと前記第２のトレンチよりも深く、前記第１のトレンチと前記第２のトレンチをそれぞれ幅方向に分割する第３のトレンチと第４のトレンチの中にそれぞれ形成され、前記ゲート絶縁膜にそれぞれ接触する第１のｐ型半導体部と第２のｐ型半導体部と、前記ｎ型領域、前記第１のｐ型半導体部、及び前記第２のｐ型半導体部に接続されたソース電極と、前記第１の半導体層に接続されたドレイン電極と、を備えた、電界効果トランジスタ。
［２］前記第１のｐ型半導体部と前記第２のｐ型半導体部が、前記第３のトレンチと前記第４のトレンチの中の底部から上部まで形成されている、上記［１］に記載の電界効果トランジスタ。
［３］前記第１のｐ型半導体部と前記第２のｐ型半導体部が、前記第３のトレンチと前記第４のトレンチの中の底部からの一部に形成され、前記ゲート絶縁膜に覆われた前記第１のゲート電極が、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの前記第１のｐ型半導体部の上の領域の中に形成され、前記ゲート絶縁膜に覆われた前記第２のゲート電極が、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの前記第２のｐ型半導体部の上の領域の中に形成された、上記［１］に記載の電界効果トランジスタ。
［４］前記第１のｐ型半導体部と前記第２のｐ型半導体部が、前記第３のトレンチと前記第４のトレンチの中の底部からの一部に形成され、前記第３のトレンチの中の前記第１のｐ型半導体部の上の領域に、前記ソース電極と前記第１のｐ型半導体部を接続する第１のコンタクトが形成され、前記第４のトレンチの中の前記第２のｐ型半導体部の上の領域に、前記ソース電極と前記第２のｐ型半導体部を接続する第２のコンタクトが形成され、前記ゲート絶縁膜に覆われた前記第１のゲート電極が、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの中の前記第１のコンタクトの両側の領域に形成され、前記ゲート絶縁膜に覆われた前記第２のゲート電極が、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの中の前記第２のコンタクトの両側の領域に形成され、前記第１のゲート電極の底面と前記第１のｐ型半導体部の水平方向の位置に重なりがあり、前記第２のゲート電極の底面と前記第２のｐ型半導体部の水平方向の位置に重なりがある、記［１］に記載の電界効果トランジスタ。
［５］前記トレンチ間領域の前記第１の半導体層と前記ｐ型領域の間の領域に、第２のｎ型領域が設けられた、上記［１］～［４］のいずれか１項に記載の電界効果トランジスタ。
［６］前記第１の半導体層と前記第２の半導体層の間にｎ型の中間半導体層が設けられ、前記中間半導体層が、酸化されたときにｎ型を維持することができるｎ型の非酸化物、又はｎ型のＳｉＣからなり、前記中間半導体層が、前記ｎ型の非酸化物からなる場合、前記第１の半導体層側の一部若しくは全体が酸化されており、又は酸化されておらず、前記ｎ型のＳｉＣからなる場合、酸化されていない、上記［１］～［４］のいずれか１項に記載の電界効果トランジスタ。
［７］前記トレンチ間領域の前記中間半導体層と前記ｐ型領域の間の領域に、第２のｎ型領域が設けられた、上記［６］に記載の電界効果トランジスタ。
［８］前記第１のｐ型半導体部と前記第２のｐ型半導体部がｐ型の酸化物半導体からなる、上記［１］～［４］のいずれか１項に記載の電界効果トランジスタ。
［９］前記ｐ型の酸化物半導体がｐ型のＮｉＯ、ＣｕＯ、又はＣｕ２Ｏである、上記［８］に記載の電界効果トランジスタ。
［１０］酸化ガリウム系半導体からなるｎ型の第１の半導体層の上に、Ｓｉからなる第２の半導体層を形成する工程と、前記第２の半導体層の上面から前記第１の半導体層まで達する第１のトレンチと第２のトレンチを形成する工程と、前記第１のトレンチと前記第２のトレンチの内面を覆う被覆膜を形成する工程と、前記被覆膜に異方性エッチングを施して、前記第１のトレンチと前記第２のトレンチの両側面を覆う側壁部分を残して、前記第１のトレンチと前記第２のトレンチの底面上の前記側壁部分の間の部分を除去する工程と、前記被覆膜の前記側壁部分をマスクとして用いて、前記第１のトレンチと前記第２のトレンチの底面に露出した前記第１の半導体層にエッチングを施し、前記第１のトレンチと前記第２のトレンチをそれぞれ幅方向に分割する第３のトレンチと第４のトレンチを自己整合的に形成する工程と、前記第３のトレンチと前記第４のトレンチの中にそれぞれ第１のｐ型半導体部と第２のｐ型半導体部を形成する工程と、前記被覆膜を除去した後、前記第１のトレンチと前記第２のトレンチの中に、それぞれゲート絶縁膜に覆われた第１のゲート電極と第２のゲート電極を形成する工程と、前記第１のゲート電極、前記第２のゲート電極、前記第１のｐ型半導体部、及び前記第２のｐ型半導体部に接続されたソース電極と、前記第１の半導体層に接続されたドレイン電極とを形成する工程と、を含む、電界効果トランジスタの製造方法。
［１１］前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成する工程において、前記第３のトレンチと前記第４のトレンチの中の底部から上部まで前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成し、前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のｐ型半導体部の両側の前記第１のトレンチと前記第２のｐ型半導体部の両側の前記第２のトレンチの中に、それぞれ前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する、上記［１０］に記載の電界効果トランジスタの製造方法。
［１２］前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成する工程において、前記第３のトレンチと前記第４のトレンチの中の底部からの一部にそれぞれ前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成し、前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの前記第１のｐ型半導体部の上の領域の中に、前記ゲート絶縁膜に覆われた前記第１のゲート電極を形成し、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの前記第２のｐ型半導体部の上の領域の中に、前記ゲート絶縁膜に覆われた前記第２のゲート電極を形成する、上記［１０］に記載の電界効果トランジスタの製造方法。
［１３］前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成する工程において、前記第３のトレンチと前記第４のトレンチの中の底部からの一部にそれぞれ前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成し、前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの中の、前記第１のｐ型半導体部の上の第１の間隙の両側に、前記ゲート絶縁膜に覆われた前記第１のゲート電極を形成し、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの中の、前記第２のｐ型半導体部の上の第２の間隙の両側に、前記ゲート絶縁膜に覆われた前記第２のゲート電極を形成し、前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程の後、前記ソース電極を形成する前に、前記第１の間隙と前記第２の間隙の中にそれぞれ埋め込まれた第１のコンタクトと第２のコンタクトを形成する、上記［１０］に記載の電界効果トランジスタの製造方法。
［１４］前記第２の半導体層を形成する工程において、前記第１の半導体層上に、中間半導体層を介して前記第２の半導体層を形成し、前記中間半導体層が、酸化されたときにｎ型を維持することができるｎ型の非酸化物、又はｎ型のＳｉＣからなる、上記［１０］～［１３］のいずれか１項に記載の電界効果トランジスタの製造方法。
［２］前記第１のｐ型半導体部と前記第２のｐ型半導体部が、前記第３のトレンチと前記第４のトレンチの中の底部から上部まで形成されている、上記［１］に記載の電界効果トランジスタ。
［３］前記第１のｐ型半導体部と前記第２のｐ型半導体部が、前記第３のトレンチと前記第４のトレンチの中の底部からの一部に形成され、前記ゲート絶縁膜に覆われた前記第１のゲート電極が、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの前記第１のｐ型半導体部の上の領域の中に形成され、前記ゲート絶縁膜に覆われた前記第２のゲート電極が、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの前記第２のｐ型半導体部の上の領域の中に形成された、上記［１］に記載の電界効果トランジスタ。
［４］前記第１のｐ型半導体部と前記第２のｐ型半導体部が、前記第３のトレンチと前記第４のトレンチの中の底部からの一部に形成され、前記第３のトレンチの中の前記第１のｐ型半導体部の上の領域に、前記ソース電極と前記第１のｐ型半導体部を接続する第１のコンタクトが形成され、前記第４のトレンチの中の前記第２のｐ型半導体部の上の領域に、前記ソース電極と前記第２のｐ型半導体部を接続する第２のコンタクトが形成され、前記ゲート絶縁膜に覆われた前記第１のゲート電極が、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの中の前記第１のコンタクトの両側の領域に形成され、前記ゲート絶縁膜に覆われた前記第２のゲート電極が、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの中の前記第２のコンタクトの両側の領域に形成され、前記第１のゲート電極の底面と前記第１のｐ型半導体部の水平方向の位置に重なりがあり、前記第２のゲート電極の底面と前記第２のｐ型半導体部の水平方向の位置に重なりがある、記［１］に記載の電界効果トランジスタ。
［５］前記トレンチ間領域の前記第１の半導体層と前記ｐ型領域の間の領域に、第２のｎ型領域が設けられた、上記［１］～［４］のいずれか１項に記載の電界効果トランジスタ。
［６］前記第１の半導体層と前記第２の半導体層の間にｎ型の中間半導体層が設けられ、前記中間半導体層が、酸化されたときにｎ型を維持することができるｎ型の非酸化物、又はｎ型のＳｉＣからなり、前記中間半導体層が、前記ｎ型の非酸化物からなる場合、前記第１の半導体層側の一部若しくは全体が酸化されており、又は酸化されておらず、前記ｎ型のＳｉＣからなる場合、酸化されていない、上記［１］～［４］のいずれか１項に記載の電界効果トランジスタ。
［７］前記トレンチ間領域の前記中間半導体層と前記ｐ型領域の間の領域に、第２のｎ型領域が設けられた、上記［６］に記載の電界効果トランジスタ。
［８］前記第１のｐ型半導体部と前記第２のｐ型半導体部がｐ型の酸化物半導体からなる、上記［１］～［４］のいずれか１項に記載の電界効果トランジスタ。
［９］前記ｐ型の酸化物半導体がｐ型のＮｉＯ、ＣｕＯ、又はＣｕ２Ｏである、上記［８］に記載の電界効果トランジスタ。
［１０］酸化ガリウム系半導体からなるｎ型の第１の半導体層の上に、Ｓｉからなる第２の半導体層を形成する工程と、前記第２の半導体層の上面から前記第１の半導体層まで達する第１のトレンチと第２のトレンチを形成する工程と、前記第１のトレンチと前記第２のトレンチの内面を覆う被覆膜を形成する工程と、前記被覆膜に異方性エッチングを施して、前記第１のトレンチと前記第２のトレンチの両側面を覆う側壁部分を残して、前記第１のトレンチと前記第２のトレンチの底面上の前記側壁部分の間の部分を除去する工程と、前記被覆膜の前記側壁部分をマスクとして用いて、前記第１のトレンチと前記第２のトレンチの底面に露出した前記第１の半導体層にエッチングを施し、前記第１のトレンチと前記第２のトレンチをそれぞれ幅方向に分割する第３のトレンチと第４のトレンチを自己整合的に形成する工程と、前記第３のトレンチと前記第４のトレンチの中にそれぞれ第１のｐ型半導体部と第２のｐ型半導体部を形成する工程と、前記被覆膜を除去した後、前記第１のトレンチと前記第２のトレンチの中に、それぞれゲート絶縁膜に覆われた第１のゲート電極と第２のゲート電極を形成する工程と、前記第１のゲート電極、前記第２のゲート電極、前記第１のｐ型半導体部、及び前記第２のｐ型半導体部に接続されたソース電極と、前記第１の半導体層に接続されたドレイン電極とを形成する工程と、を含む、電界効果トランジスタの製造方法。
［１１］前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成する工程において、前記第３のトレンチと前記第４のトレンチの中の底部から上部まで前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成し、前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のｐ型半導体部の両側の前記第１のトレンチと前記第２のｐ型半導体部の両側の前記第２のトレンチの中に、それぞれ前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する、上記［１０］に記載の電界効果トランジスタの製造方法。
［１２］前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成する工程において、前記第３のトレンチと前記第４のトレンチの中の底部からの一部にそれぞれ前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成し、前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの前記第１のｐ型半導体部の上の領域の中に、前記ゲート絶縁膜に覆われた前記第１のゲート電極を形成し、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの前記第２のｐ型半導体部の上の領域の中に、前記ゲート絶縁膜に覆われた前記第２のゲート電極を形成する、上記［１０］に記載の電界効果トランジスタの製造方法。
［１３］前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成する工程において、前記第３のトレンチと前記第４のトレンチの中の底部からの一部にそれぞれ前記第１のｐ型半導体部と前記第２のｐ型半導体部を形成し、前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程において、前記第１のトレンチとそこに空間的に連続する前記第３のトレンチの中の、前記第１のｐ型半導体部の上の第１の間隙の両側に、前記ゲート絶縁膜に覆われた前記第１のゲート電極を形成し、前記第２のトレンチとそこに空間的に連続する前記第４のトレンチの中の、前記第２のｐ型半導体部の上の第２の間隙の両側に、前記ゲート絶縁膜に覆われた前記第２のゲート電極を形成し、前記ゲート絶縁膜に覆われた前記第１のゲート電極と前記第２のゲート電極を形成する工程の後、前記ソース電極を形成する前に、前記第１の間隙と前記第２の間隙の中にそれぞれ埋め込まれた第１のコンタクトと第２のコンタクトを形成する、上記［１０］に記載の電界効果トランジスタの製造方法。
［１４］前記第２の半導体層を形成する工程において、前記第１の半導体層上に、中間半導体層を介して前記第２の半導体層を形成し、前記中間半導体層が、酸化されたときにｎ型を維持することができるｎ型の非酸化物、又はｎ型のＳｉＣからなる、上記［１０］～［１３］のいずれか１項に記載の電界効果トランジスタの製造方法。
【発明の効果】
【0011】
本発明によれば、トレンチゲート構造を有する電界効果トランジスタであって、トレンチの底部への電界の集中を効果的に緩和する構造を備えた特性ばらつきの少ない電界効果トランジスタ及びその製造方法を提供することができる。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
〔第１の実施の形態〕
（電界効果トランジスタの構成）
図１は、本発明の第１の実施の形態に係る電界効果トランジスタ１の垂直断面図である。電界効果トランジスタ１は、トレンチゲート構造を有する縦型の電界効果トランジスタである。
（電界効果トランジスタの構成）
図１は、本発明の第１の実施の形態に係る電界効果トランジスタ１の垂直断面図である。電界効果トランジスタ１は、トレンチゲート構造を有する縦型の電界効果トランジスタである。
【0014】
電界効果トランジスタ１は、酸化ガリウム系半導体からなるｎ型の第１の半導体層１０と、第１の半導体層１０上に設けられた、Ｓｉからなる第２の半導体層１１と、第１のトレンチ１２ａ及び第２のトレンチ１２ｂ中にそれぞれゲート絶縁膜１３に覆われて埋め込まれた第１のゲート電極１４ａと第２のゲート電極１４ｂと、第２の半導体層１１の第１のトレンチ１２ａと第２のトレンチ１２ｂの間の領域（以下、トレンチ間領域と呼ぶ）の表層の、少なくとも一部に設けられたｎ型領域１１１と、上記トレンチ間領域の第１の半導体層１０とｎ型領域１１１の間の領域に、第１の半導体層１０とｎ型領域１１１を隔離するように設けられたｐ型領域１１２と、第３のトレンチ１５ａと第４のトレンチ１５ｂの中にそれぞれ形成され、第１のトレンチ１２ａと第２のトレンチ１２ｂ内のゲート絶縁膜１３にそれぞれ接触する第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂと、ｎ型領域１１１、第１のｐ型半導体部１６ａ、及び第２のｐ型半導体部１６ｂに接続されたソース電極１７と、第１の半導体層１０に接続されたドレイン電極１８とを備える。
【0015】
第１のトレンチ１２ａ及び第２のトレンチ１２ｂは、第２の半導体層１１の上面（第１の半導体層１０と反対側の面）から第１の半導体層１０まで達する。第３のトレンチ１５ａと第４のトレンチ１５ｂは、第２の半導体層１１の上面から第１の半導体層１０まで達し、第１のトレンチ１２ａと第２のトレンチ１２ｂよりも深い。また、第３のトレンチ１５ａと第４のトレンチ１５ｂは、第１のトレンチ１２ａと第２のトレンチ１２ｂをそれぞれ幅方向（図１における横方向）に分割する。
【0016】
電界効果トランジスタ１においては、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂが、第３のトレンチ１５ａと第４のトレンチ１５ｂの中の底部から上部まで形成されており、第１のゲート電極１４ａと第２のゲート電極１４ｂは第３のトレンチ１５ａと第４のトレンチ１５ｂの中には形成されていない。そのため、第１のゲート電極１４ａと第２のゲート電極１４ｂは、それぞれ第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂによって幅方向（図１における横方向）に分割されている。ここで、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの内側（図１の中央側）の第１のゲート電極１４ａと第２のゲート電極１４ｂが、電界効果トランジスタ１のゲート電極として用いられる。第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの外側の第１のゲート電極１４ａと第２のゲート電極１４ｂは、電界効果トランジスタ１に隣接して製造される電界効果トランジスタのゲート電極として用いることができる。
【0017】
電界効果トランジスタ１は、ノーマリーオフ型でもノーマリーオン型でもよいが、パワーデバイスとして用いられる場合には、安全性の観点から、通常、ノーマリーオフ型に製造される。ゲート回路の断線等によりゲートが制御不能になった時にソース電極１７とドレイン電極１８が導通することを防ぐためである。
【0018】
ノーマリーオフ型の電界効果トランジスタ１においては、第１のゲート電極１４ａとソース電極１７との間及び第２のゲート電極１４ｂとソース電極１７との間にゲート閾値電圧以上の電圧を印加することにより、トレンチ間領域におけるｐ型領域１１２のゲート絶縁膜１３の近傍の領域に縦方向のチャネルが形成され、ソース電極１７とドレイン電極１８との間に電流を流すことができる。
【0019】
第１の半導体層１０は、β型の結晶構造を有する酸化ガリウム系半導体の単結晶からなる。ここで、酸化ガリウム系半導体とは、Ｇａ２Ｏ３、又は、Ａｌ、Ｉｎなどの元素が添加されたＧａ２Ｏ３をいう。例えば、酸化ガリウム系半導体は、（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ≦１、０＜ｘ＋ｙ≦１）で表される組成を有する。Ｇａ２Ｏ３にＡｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。また、ｎ型である第１の半導体層１０は、Ｓｉ、Ｓｎなどのドナー不純物を含む。
【0020】
また、第１の半導体層１０は、典型的には、図１に示されるように、ドレイン電極１８をオーミック接続するためのドナー濃度の高い層１０１と、その上の層１０２を含む。例えば、層１０１は１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下のドナー濃度を有し、層１０２は１×１０１５ｃｍ－３以上、１×１０１７ｃｍ－３以下のドナー濃度を有する。また、例えば、層１０１の厚さは３０μｍ以上、６００μｍ以下であり、層１０２の厚さは５μｍ以上、１００μｍ以下である。
【0021】
第１の半導体層１０の層１０１は、典型的には、酸化ガリウム系半導体の基板からなる。この場合の基板は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法などの融液成長法により育成した酸化ガリウム系単結晶のバルク結晶をスライスし、表面を研磨することにより形成される。また、第１の半導体層１０の層１０２は、典型的には、層１０１の上面を下地面として成膜されたエピタキシャル膜である。
【0022】
第２の半導体層１１は、Ｓｉの単結晶からなる層である。第２の半導体層１１中に形成されるｎ型領域１１１やｐ型領域１１２は、例えば、第２の半導体層１１中にドナー不純物やアクセプター不純物を添加することにより形成される。
【0023】
第２の半導体層１１中に形成されるｎ型領域１１１は、電界効果トランジスタ１のソース領域として機能する。ｎ型領域１１１は、ヒ素などのドナー不純物を含み、ソース電極１７をオーミック接続するために、例えば、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下の高いドナー濃度を有する。
【0024】
第２の半導体層１１中に形成されるｐ型領域１１２は、ホウ素などのアクセプター不純物を含み、例えば、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下のアクセプター濃度を有する。
【0025】
第２の半導体層１１は、薄すぎるとｎ型領域１１１やｐ型領域１１２の形成が難しくなり、厚すぎると第１のトレンチ１２ａ、第２のトレンチ１２ｂ、第３のトレンチ１５ａ、及び第４のトレンチ１５ｂを深く形成しなければならなくなる。このため、第２の半導体層１１の厚さは、例えば、０．６μｍ以上、１．２μｍ以下であることが好ましい。
【0026】
第２の半導体層１１の形成方法は特に限定されず、例えば、第１の半導体層１０の上面を下地面としてＳｉ単結晶をエピタキシャル成長させてもよいが、結晶品質の高い第２の半導体層１１を形成するためには、表面活性化接合法などの基板貼り合わせ技術によりＳｉ基板を第１の半導体層１０に貼り合わせ、スマートカット法などの薄膜化技術により薄くしたＳｉ基板を第２の半導体層１１とすることが好ましい。
【0027】
なお、トレンチゲート構造を有する電界効果トランジスタにおいては、その動作上、ｎ型の半導体層とｐ型の半導体層がｐｎ接合を形成することが必要であるが、電界効果トランジスタ１のように半導体層が酸化ガリウム系半導体からなる層とＳｉからなる層により構成される場合、異種材料であるそれらの間にｐｎ接合を形成することは難しい。例えば、ｎ型の半導体層とｐ型の半導体層の界面にＳｉＧａやＧａメタルなどの層が形成されたり、Ｓｉが酸化ガリウム系半導体中でドナーとして働くため、ｐ型の半導体層からのＳｉの拡散によりｎ型の半導体層の界面近傍にドナー濃度が非常に高い層が形成されたりすることにより、ｐｎ接合が得られない場合がある。
【0028】
そのため、図１に示されるように、第２の半導体層１１のトレンチ間領域のｎ型の第１の半導体層１０とｐ型領域１１２の間の領域に、第２のｎ型領域１１３が設けられていることが好ましい。この場合、ｐｎ接合は酸化ガリウム系半導体からなる第１の半導体層１０とＳｉからなるｐ型領域１１２の間ではなく、ともにＳｉからなる第２のｎ型領域１１３とｐ型領域１１２の間に形成されるため、単にオーミック接触する界面が形成されればよく、その界面の平坦性や急峻性などを要求されない。すなわち、容易にｐｎ接合を形成することができる。第２のｎ型領域１１３は、リンなどのドナー不純物を含み、例えば、１×１０１５ｃｍ－３以上、１×１０１７ｃｍ－３以下のドナー濃度を有する。
【0029】
また、第２の半導体層１１のトレンチ間領域の表層の、ｎ型領域１１１が設けられる領域と異なる領域（例えば、図１におけるｎ型領域１１１の手前側と奥側）にｐ型の領域（以下、第２のｐ型領域と呼ぶ）が設けられていることが好ましい。第２のｐ型領域を用いることにより、トレンチ間領域のｐ型領域１１２の電界効果トランジスタ１のバルクをソース電位と共にグラウンド電位に固定できる。第２のｐ型領域は、ホウ素などのアクセプター不純物を含む。第２のｐ型領域のアクセプター濃度は、ｐ型領域１１２のアクセプター濃度よりも高く、例えば、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下である。
【0030】
上述のように、第３のトレンチ１５ａと第４のトレンチ１５ｂは、第２の半導体層１１の上面から第１の半導体層１０まで達する。すなわち、第３のトレンチ１５ａと第４のトレンチ１５ｂ及びこれらに埋め込まれる第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの底が、第１の半導体層１０の上面よりも下側に位置する。
【0031】
第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂは、ｐ型の半導体からなり、第１の半導体層１０を構成する酸化ガリウム系半導体と反応し難いＮｉＯ、ＣｕＯ、Ｃｕ２Ｏなどのｐ型の酸化物半導体からなることが好ましい。この第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの材料としてＮｉＯを用いる場合、ＮｉＯの有する３．７ｅＶという大きなバンドギャップにより、高い耐圧が得られる。ＣｕＯやＣｕ２Ｏを用いた場合、耐圧はＮｉＯより低くなるものの、ＮｉＯと比較して材料コストを低減することができる。なお、これらの材料はアモルファス、多結晶、単結晶のいずれであってもよく、また、それらのうちの２つ以上の複合体であってもよい。
【0032】
第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂを設けることにより、電界効果トランジスタ１の第１のゲート電極１４ａとソース電極１７との間、及び第２のゲート電極１４ｂとソース電極１７との間に逆バイアスを印加するとき（オフ時）に、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底に電界が集中する。第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底は、絶縁破壊電界強度の高い酸化ガリウム系半導体からなる第１の半導体層１０中に位置するため、電界集中による半導体層の絶縁破壊が抑えられ、電界効果トランジスタ１の耐圧が大きくなる。
【0033】
そして、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂを設けて第１の半導体層１０中に電界を集中させることにより、チャネルが形成される第２の半導体層１１の材料に酸化ガリウム系半導体よりも絶縁破壊電界強度が低い一方で電子の移動度が大きいＳｉを用いることができ、それによってチャネル抵抗を低減し、電界効果トランジスタ１のオン抵抗を低減することができる。また、Ｇａ２Ｏ３とＳｉはＳｉＣと比較して安価であり、また、Ｇａ２Ｏ３はＳｉＣを超える低損失性能を有している。
【0034】
さらに、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂは、それぞれ第１のゲート電極１４ａと第２のゲート電極１４ｂに近接している。このため、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの底に電界を集中させることにより、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の電界を低減することができる。その結果、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の周辺の第１の半導体層１０及びゲート絶縁膜１３の絶縁破壊を抑制し、電界効果トランジスタ１の信頼性を向上させることができる。
【0035】
第３のトレンチ１５ａと第４のトレンチ１５ｂは、第１のトレンチ１２ａと第２のトレンチ１２ｂをそれぞれ幅方向に分割するように設けられている。この構造により、後述するように、第３のトレンチ１５ａと第４のトレンチ１５ｂを自己整合的に形成し、それによって第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂを高い位置精度で形成することができる。その結果、ｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの位置のばらつきに起因する、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底への電界の集中を緩和する効果のばらつきを抑え、電界効果トランジスタ１の特性のばらつきを抑えることができる。
【0036】
第１のゲート電極１４ａ及び第２のゲート電極１４ｂは、例えば、高濃度のドナーが添加された多結晶Ｓｉや、タングステン、タングステンとＳｉの化合物であるタングステンシリサイドなどからなる。第１のゲート電極１４ａ及び第２のゲート電極１４ｂは、その側面及び底面がゲート絶縁膜１３に覆われ、その上面が層間絶縁膜１９に覆われている。なお、図１に示される例では、第１のゲート電極１４ａ及び第２のゲート電極１４ｂが連続した一枚のゲート絶縁膜１３に覆われているが、第１のゲート電極１４ａを覆うゲート絶縁膜と第２のゲート電極１４ｂを覆うゲート絶縁膜はそれぞれ独立した絶縁膜であってもよい。
【0037】
ゲート絶縁膜１３と層間絶縁膜１９は、ＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３などの絶縁材料からなる。層間絶縁膜１９は、ＰＳＧ（Phosphorous Silicate Glass）などの絶縁材料からなる。ゲート絶縁膜１３の厚さは、例えば３０ｎｍ以上、１００ｎｍ以下である。層間絶縁膜１９の厚さは、例えば３００ｎｍ以上、２０００ｎｍ以下である。
【0038】
ソース電極１７は、例えば、アルミニウムなどの金属からなり、第２の半導体層１１のｎ型領域１１１にオーミック接続されている。また、ドレイン電極１８は、例えば、チタンやアルミニウムなどの金属からなり、第１の半導体層１０にオーミック接続されている。
【0039】
第１のトレンチ１２ａと第２のトレンチ１２ｂの幅Ｗ１は、１００ｎｍ以上、５００ｎｍ以下であることが好ましく、例えば、３００ｎｍである。また、第２の半導体層１１の上面からの第１のトレンチ１２ａと第２のトレンチ１２ｂの深さＤ１は、１０００ｎｍ以上、３０００ｎｍ以下であることが好ましく、例えば、１６００ｎｍである。
【0040】
第３のトレンチ１５ａと第４のトレンチ１５ｂの幅、すなわち第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの幅Ｗ２は、５０ｎｍ以上、８００ｎｍ以下であることが好ましく、例えば、４００ｎｍである。また、第２の半導体層１１の上面からの第３のトレンチ１５ａと第４のトレンチ１５ｂの深さＤ２は、１０００ｎｍ以上、５０００ｎｍ以下であることが好ましく、例えば、２０００ｎｍである。
【0041】
第１のトレンチ１２ａと第２のトレンチ１２ｂの間隔、すなわちトレンチ間領域の幅Ｗ３は、１００ｎｍ以上、１５００ｎｍ以下であることが好ましく、例えば、９００ｎｍである。
【0042】
ゲート絶縁膜１３に覆われた第１のゲート電極１４ａ及び第２のゲート電極１４ｂの水平方向のパターン（すなわち第１のトレンチ１２ａ及び第２のトレンチ１２ｂの水平方向のパターン）、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの水平方向のパターン（すなわち第３のトレンチ１５ａと第４のトレンチ１５ｂの水平方向のパターン）、並びにｎ型領域１１１の水平方向のパターンは、特に限定されない。例えば、第１のトレンチ１２ａと第２のトレンチ１２ｂや、第３のトレンチ１５ａと第４のトレンチ１５ｂは、図１の断面に表れない部分でつながっていてもよい。
【0043】
（電界効果トランジスタの特性）
以下に、電界効果トランジスタ１のゲート特性、オン特性、及びオフ耐圧特性のシミュレーション結果について述べる。
以下に、電界効果トランジスタ１のゲート特性、オン特性、及びオフ耐圧特性のシミュレーション結果について述べる。
【0044】
本シミュレーションにおいては、第１のトレンチ１２ａと第２のトレンチ１２ｂの幅Ｗ１を０．３μｍ、第３のトレンチ１５ａと第４のトレンチ１５ｂの幅Ｗ２を０．４μｍ、トレンチ間領域の幅Ｗ３を０．９μｍ、第１のトレンチ１２ａと第２のトレンチ１２ｂの深さＤ１を１．６μｍ、第３のトレンチ１５ａと第４のトレンチ１５ｂの深さＤ２を２．０μｍ、ｎ型領域１１１の厚さを０．２μｍ、ｎ型領域１１１の下のｐ型領域１１２の厚さを０．４μｍ、第２のｎ型領域１１３の厚さを０．２μｍとした。
【0045】
また、第１の半導体層１０の材料をＧａ２Ｏ３、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの材料をＮｉＯ、第１のゲート電極１４ａ及び第２のゲート電極１４ｂの材料を多結晶Ｓｉ、ゲート絶縁膜１３の材料をＳｉＯ２とした。
【0046】
また、ゲート絶縁膜１３の厚さを５０ｎｍ、第１の半導体層１０の厚さを５μｍ、第１の半導体層１０と第２の半導体層１１の界面捕獲準位密度を２×１０１２ｃｍ－２／ｅＶ、図１の断面に表れている第１のトレンチ１２ａ、第２のトレンチ１２ｂ、第３のトレンチ１５ａ、及び第４のトレンチ１５ｂの底部の両端のコーナーの曲率半径を０．３μｍ、層間絶縁膜１９の比誘電率を３．９とした。
【0047】
次の表１に、本シミュレーションに用いた電界効果トランジスタ１の各部のドナー濃度又はアクセプター濃度を示す。
【0048】
【表1】
【0049】
図２（ａ）は、電界効果トランジスタ１のゲート特性を示すグラフである。図２（ａ）のグラフは、ドレイン電極１８に印加するドレイン電圧を１Ｖに固定して、第１のゲート電極１４ａ及び第２のゲート電極１４ｂに印加するゲート電圧を変化させたときのドレイン電流の変化を示している。
【0050】
図２（ｂ）は、電界効果トランジスタ１のオン特性を示すグラフである。図２（ｂ）のグラフは、第１のゲート電極１４ａ及び第２のゲート電極１４ｂに印加するゲート電圧を１５Ｖに固定して、ドレイン電極１８に印加するドレイン電圧を変化させたときのドレイン電流の変化を示している。
【0051】
図２（ｃ）は、電界効果トランジスタ１のオフ耐圧特性を示すグラフである。図２（ｃ）のグラフは、第１のゲート電極１４ａ及び第２のゲート電極１４ｂに印加するゲート電圧を－５Ｖに固定して、ドレイン電極１８に印加するドレイン電圧を変化させたときのドレイン電流の変化を示している。
【0052】
図２（ａ）は、ゲート閾値電圧が４Ｖ弱であることを示している。図２（ｂ）は、例えば、ゲート電圧が１５Ｖ、ドレイン電圧が１Ｖであるときにおよそ１９０Ａ／ｃｍ２の電流が流れることを示している。図２（ｃ）は、ドレイン電圧がおよそ２６００Ｖを超えるとアバランシェブレークダウンが生じることを示している。
【0053】
（電界効果トランジスタの製造）
図３（ａ）～（ｃ）、図４（ａ）～（ｃ）、図５（ａ）～（ｃ）、図６（ａ）、（ｂ）は、電界効果トランジスタ１の製造工程の一例を示す垂直断面図である。以下、これらの図を用いて電界効果トランジスタ１の製造工程の一例について説明する。
図３（ａ）～（ｃ）、図４（ａ）～（ｃ）、図５（ａ）～（ｃ）、図６（ａ）、（ｂ）は、電界効果トランジスタ１の製造工程の一例を示す垂直断面図である。以下、これらの図を用いて電界効果トランジスタ１の製造工程の一例について説明する。
【0054】
まず、図３（ａ）に示されるように、ｐ型のＳｉ基板５０に第２のｎ型領域１１３と面状のイオン注入領域５１を形成する。第２のｎ型領域１１３は、例えば、Ｓｉ基板５０の表層にヒ素などのドナー不純物をイオン注入することにより形成する。イオン注入の後には、イオン注入において生じたダメージを回復するための熱処理を施す。
【0055】
イオン注入領域５１は、Ｓｉ基板５０の表面から所定の深さの位置に水素イオンをイオン注入することにより形成する。後述するように、イオン注入領域５１を分割面としてＳｉ基板５０を分割し、Ｓｉ基板５０から分離される層が第２の半導体層１１となるため、Ｓｉ基板５０の表面からのイオン注入領域５１の深さは、目的とする第２の半導体層１１の厚さに応じて決定される。
【0056】
イオン注入領域５１の形成のためにイオン注入される水素イオンのドーズ量は、例えば、２×１０１６～８×１０１６／ｃｍ２である。また、イオン注入の注入エネルギーは、イオン注入領域５１の深さによって決定され、例えば、Ｓｉ基板５０の表面から９５０ｎｍ程度の深さにイオン注入領域５１を形成する場合には、およそ１１０ｋｅＶのエネルギーで水素イオンをイオン注入する。
【0057】
次に、図３（ｂ）に示されるように、酸化ガリウム系半導体からなるｎ型の第１の半導体層１０の層１０２の表面と、Ｓｉ基板５０の第２のｎ型領域１１３側の表面を表面活性化接合法により貼り合わせる。
【0058】
表面活性化接合法では、例えば、５×１０－６Ｐａ程度の圧力下の超高真空中チャンバー内において、ＣＭＰ（chemical mechanical polishing）などの平坦化処理により平坦化された第１の半導体層１０とＳｉ基板５０の接合面の最表面を１．５ｋｅＶのエネルギーで加速したＡｒ原子ビームを照射することにより除去して、露出したそれらの新生面同士を接触させて接合する。
【0059】
次に、図３（ｃ）に示されるように、スマートカットによりＳｉ基板５０を分割し、第１の半導体層１０上に第２の半導体層１１を残す。ここで、第１の半導体層１０上に残された第２の半導体層１１のうちの第２のｎ型領域１１３以外の領域がｐ型領域１１２となる。なお、ｎ型のＳｉ基板５０にアクセプター不純物を注入してｐ型領域１１２を形成し、アクセプター不純物を注入しない領域を第２のｎ型領域１１３としてもよい。
【0060】
スマートカットでは、４００℃以上の熱処理を施すことにより、イオン注入領域５１において水素脆化を生じさせてＳｉ基板５０を分割する。スマートカットにおける熱処理は、例えば、Ｎ２又はＡｒ雰囲気下で１～１０分間行われる。なお、熱処理は、減圧下の真空チャンバー内で行われてもよいし、真空チャンバー以外の他の炉内で行われてもよい。スマートカットの後には、再度の熱処理（例えば５００～１０００℃の熱処理）を施すことにより、イオン注入やスマートカットにおいて生じた第２の半導体層１１のダメージを回復する。その後、第２の半導体層１１の表面にＣＭＰなどの平坦化処理を施してもよい。
【0061】
次に、図４（ａ）に示されるように、第１の半導体層１０と第２の半導体層１１の積層体に第１のトレンチ１２ａ及び第２のトレンチ１２ｂを形成する。
【0062】
第１のトレンチ１２ａ及び第２のトレンチ１２ｂは、フォトリソグラフィとドライエッチングを用いて形成する。図４（ａ）に示される例では、第２の半導体層１１上にＳｉＯ２層５２を堆積させ、その上に第１のトレンチ１２ａ及び第２のトレンチ１２ｂのパターンが転写されたフォトレジスト５３を形成し、ＳｉＯ２層５２、第２の半導体層１１、及び第１の半導体層１０に異方性エッチングを施して、第１のトレンチ１２ａ及び第２のトレンチ１２ｂを形成する。
【0063】
次に、図４（ｂ）に示されるように、第１のトレンチ１２ａと第２のトレンチ１２ｂの内面を覆うようにＳｉＯ２（例えば、ＬＰ－ＴＥＯＳ）を堆積させ、ＳｉＯ２層５２を増大させる。これにより、ＳｉＯ２層５２は、第１のトレンチ１２ａと第２のトレンチ１２ｂの内面を覆う被覆膜となる。
【0064】
次に、図４（ｃ）に示されるように、ドライエッチングを用いてＳｉＯ２層５２と第１の半導体層１０に異方性エッチングを施し、第３のトレンチ１５ａと第４のトレンチ１５ｂを形成する。
【0065】
まず、第１のトレンチ１２ａと第２のトレンチ１２ｂの内面を覆う被覆膜であるＳｉＯ２層５２に異方性エッチングを施して、第１のトレンチ１２ａと第２のトレンチ１２ｂの両側面を覆う側壁部分を残して、第１のトレンチ１２ａと第２のトレンチ１２ｂの底面上の上記側壁部分の間の部分を除去する。
【0066】
続いて、ＳｉＯ２層５２の上記側壁部分をマスクとして用いて、第１のトレンチ１２ａと第２のトレンチ１２ｂの底面に露出した第１の半導体層１０にエッチングを施し、第１のトレンチ１２ａと第２のトレンチ１２ｂをそれぞれ幅方向に分割する第３のトレンチ１５ａと第４のトレンチ１５ｂを形成する。この時点では、ＳｉＯ２層５２と第１の半導体層１０によって第３のトレンチ１５ａと第４のトレンチ１５ｂの内面が構成されている。このように、ＳｉＯ２層５２の上記側壁部分がマスクとして機能することにより、第３のトレンチ１５ａと第４のトレンチ１５ｂは自己整合的に形成される（セルフアライン）。なお、第３のトレンチ１５ａと第４のトレンチ１５ｂの形成においてマスクとして機能する程度の第１の半導体層１０に対するエッチング選択比を有するのであれば、ＳｉＯ２層５２の代わりに他の材料からなる層を用いてもよい。
【0067】
次に、図５（ａ）に示されるように、第３のトレンチ１５ａと第４のトレンチ１５ｂの中にそれぞれ第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂを形成する。
【0068】
第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂは、第３のトレンチ１５ａと第４のトレンチ１５ｂを埋めるようにＮｉＯなどのｐ型材料を堆積させた後、エッチバックやＣＭＰなどを用いた平坦化処理を施すことにより形成する。これにより、第３のトレンチ１５ａと第４のトレンチ１５ｂの中の底部から上部まで第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂが形成される。
【0069】
上述のように、第３のトレンチ１５ａと第４のトレンチ１５ｂは自己整合的に形成されるため、高い位置精度で形成される。そのため、第３のトレンチ１５ａと第４のトレンチ１５ｂの中に形成される第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂも、高い位置精度で形成される。
【0070】
次に、図５（ｂ）に示されるように、ウェットエッチングを用いてＳｉＯ２層５２を除去した後、第１のトレンチ１２ａと第２のトレンチ１２ｂの内面及び第１のトレンチ１２ａと第２のトレンチ１２ｂ内に露出した第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの側面を覆うように、高温シリコン酸化膜（ＨＴＯ膜）などからなるゲート絶縁膜１３を形成する。
【0071】
次に、図５（ｃ）に示されるように、ゲート絶縁膜１３に内面を覆われた第１のトレンチ１２ａと第２のトレンチ１２ｂの中に、それぞれ第１のゲート電極１４ａと第２のゲート電極１４ｂを形成する。
【0072】
第１のゲート電極１４ａと第２のゲート電極１４ｂは、第１のトレンチ１２ａと第２のトレンチ１２ｂを埋めるように多結晶Ｓｉなどの材料を堆積させた後、これをフォトリソグラフィとエッチングなどを用いてエッチバックすることにより形成する。
【0073】
上記の工程により、第１のｐ型半導体部１６ａの両側の第１のトレンチ１２ａの中にゲート絶縁膜１３に覆われた第１のゲート電極１４ａが形成され、第２のｐ型半導体部１６ｂの両側の第２のトレンチ１２ｂの中にゲート絶縁膜１３に覆われた第２のゲート電極１４ｂが形成される。
【0074】
次に、図６（ａ）に示されるように、第２の半導体層１１の表層にヒ素などのドナー不純物を注入することによりｎ型領域１１１を形成する。また、第２の半導体層１１の表層のｎ型領域１１１と異なる領域にホウ素などのアクセプター不純物を注入することにより第２のｐ型領域を形成する。ｎ型領域１１１と第２のｐ型領域は、フォトリソグラフィとイオン注入を用いて形成する。イオン注入の後には、イオン注入において生じたダメージを回復するための熱処理を施す。なお、ｎ型領域１１１及び第２のｐ型領域を他のタイミング、例えば、第１のトレンチ１２ａと第２のトレンチ１２ｂを形成する前に形成してもよい。
【0075】
次に、図６（ｂ）に示されるように、層間絶縁膜１９、ソース電極１７、及びドレイン電極１８を形成して、電界効果トランジスタ１を得る。層間絶縁膜１９は、第２の半導体層１１の上にＰＳＧなどの絶縁材料を堆積することにより形成する。ソース電極１７は、フォトリソグラフィとドライエッチングなどを用いて層間絶縁膜１９とゲート絶縁膜１３を貫通するコンタクトホールを形成した後、そのコンタクトホールを埋めるように導電材料を堆積させて、その堆積させた材料をフォトリソグラフィとドライエッチングなどを用いてパターニングすることにより形成する。ドレイン電極１８は、第１の半導体層１０の下面に導電材料を堆積させることにより形成する。
【0076】
〔第２の実施の形態〕
本発明の第２の実施の形態に係る電界効果トランジスタ２は、第１の半導体層１０と第２の半導体層１１の間に中間半導体層２０を備える点において、第１の実施の形態に係る電界効果トランジスタ１と異なる。以下、第１の実施の形態と共通する部分については説明を省略又は簡略化する場合がある。
本発明の第２の実施の形態に係る電界効果トランジスタ２は、第１の半導体層１０と第２の半導体層１１の間に中間半導体層２０を備える点において、第１の実施の形態に係る電界効果トランジスタ１と異なる。以下、第１の実施の形態と共通する部分については説明を省略又は簡略化する場合がある。
【0077】
（電界効果トランジスタの構成）
図７は、本発明の第２の実施の形態に係る電界効果トランジスタ２の垂直断面図である。電界効果トランジスタ２においては、第１の半導体層１０と第２の半導体層１１の間にｎ型の中間半導体層２０が設けられている。
図７は、本発明の第２の実施の形態に係る電界効果トランジスタ２の垂直断面図である。電界効果トランジスタ２においては、第１の半導体層１０と第２の半導体層１１の間にｎ型の中間半導体層２０が設けられている。
【0078】
中間半導体層２０は、酸化されたときにｎ型を維持することができるｎ型の非酸化物、又はｎ型のＳｉＣからなる。中間半導体層２０がｎ型の非酸化物からなる場合、第１の半導体層１０側の一部若しくは全体が酸化されている場合と、酸化されていない場合がある。中間半導体層２０がｎ型のＳｉＣからなる場合は、酸化されていない。
【0079】
以下、中間半導体層２０が酸化されたときにｎ型を維持することができるｎ型の非酸化物からなる場合の、酸化されていない部分を非酸化層２０１、酸化された部分を酸化層２０２と呼ぶ。
【0080】
中間半導体層２０の酸化層２０２は、電界効果トランジスタ１の製造過程で加えられる熱により、形成された直後は非酸化層２０１のみからなる中間半導体層２０が第１の半導体層１０と反応し、酸化されることにより形成される。具体的には、酸化ガリウム系半導体からなる第１の半導体層１０から抜けた酸素により、非酸化層２０１が酸化され、第１の半導体層１０と接触している側から酸化層２０２が生成される。
【0081】
第１の半導体層１０と第２の半導体層１１が直接接触している場合は、電界効果トランジスタ１の製造過程においておよそ３００～４００℃以上の熱処理を行うと、第１の半導体層１０の酸化ガリウム系半導体から抜けた酸素が第２の半導体層１１のＳｉを酸化し、第１の半導体層１０と第２の半導体層１１の間に抵抗率の高いＳｉ酸化物が形成されてしまい、第１の半導体層１０と第２の半導体層１１の間に十分な電流を流せない場合がある。第１の半導体層１０と第２の半導体層１１の間に中間半導体層２０を設けることにより、第１の半導体層１０と第２の半導体層１１の間のＳｉ酸化物の形成を防ぐことができる。
【0082】
中間半導体層２０の非酸化層２０１は、酸素を含まない非酸化物からなるため、Ｓｉからなる第２の半導体層１１を酸化させてＳｉ酸化物を形成するおそれがない。このため、中間半導体層２０と第２の半導体層１１の間に十分な電流を流すことができる。また、中間半導体層２０の酸化層２０２は、非酸化層２０１と同様にｎ型であるため、第１の半導体層１０と中間半導体層２０の間に十分な電流を流すことができる。
【0083】
中間半導体層２０は、酸化されたときにｎ型を維持することができるｎ型の非酸化物からなる場合、典型的には、図７に示されるように、非酸化層２０１と酸化層２０２から構成される。しかしながら、中間半導体層２０の全体が酸化されても、中間半導体層２０と第２の半導体層１１の間にＳｉ酸化物が形成されていなければ問題はない。すなわち、中間半導体層２０が酸化層２０２のみから構成される場合もある。また、電界効果トランジスタ１の製造工程を非酸化層２０１の酸化が生じない温度で完結させた場合には、中間半導体層２０が非酸化層２０１のみから構成される。
【0084】
中間半導体層２０の厚さは１０ｎｍ以上であることが好ましい。厚さが１０ｎｍ以上であれば、電界効果トランジスタ１の通常の製造過程で加えられる熱により中間半導体層２０の全てが酸化されるおそれが少なく、中間半導体層２０と第２の半導体層１１の間に抵抗率の高いＳｉ酸化物が形成されることを防止できる。一方で、中間半導体層２０が厚くなるほど導通損失が大きくなってしまうため、中間半導体層２０の厚さは、例えば、１μｍ以下であることが好ましい。
【0085】
なお、中間半導体層２０の材料の１つであるＳｉＣは、酸化されると抵抗率の高いＳｉＯｘが生成され、ｎ型を維持できない。このため、中間半導体層２０がｎ型のＳｉＣからなる場合は、電界効果トランジスタ１の製造工程を非酸化層２０１の酸化が生じない温度、例えば１０００℃以下の温度で完結させる必要があり、中間半導体層２０が非酸化層２０１のみから構成される。
【0086】
中間半導体層２０は、（１）中間半導体層２０と第１の半導体層１０の界面及び第１の半導体層１０と第２の半導体層１１の界面における歪みの低減や剥離の防止のため、熱膨張係数が第１の半導体層１０を構成する酸化ガリウム系半導体の熱膨張係数と第２の半導体層１１を構成するＳｉの熱膨張係数の間にあること（以下、第１の条件と呼ぶ）、（２）中間半導体層２０と第１の半導体層１０の界面及び第１の半導体層１０と第２の半導体層１１の界面における導通損失を低減するため、第１の半導体層１０を構成する酸化ガリウム系半導体及び第２の半導体層１１を構成するＳｉとの伝導帯のバンドオフセット（伝導帯の底のエネルギー差）が小さい（以下、第２の条件と呼ぶ）、（３）高品質な中間半導体層２０を第２の半導体層１１となるＳｉ基板５０上にエピタキシャル成長させるため、Ｓｉとの格子不整合度が小さい（以下、第３の条件と呼ぶ）、の条件を満たすことが好ましい。
【0087】
上記第１の条件を満たすためには、中間半導体層２０が非酸化層２０１と酸化層２０２の両方を含む場合、中間半導体層２０の材料、すなわち非酸化層２０１を構成する物質と、中間半導体層２０の材料が酸化されたときに生成される酸化物、すなわち酸化層２０２を構成する物質の両方の熱膨張係数が、酸化ガリウム系半導体の熱膨張係数とＳｉの熱膨張係数の間にあることが求められる。また、中間半導体層２０が酸化層２０２のみからなる場合は、中間半導体層２０の材料が酸化されたときに生成される酸化物の熱膨張係数が、酸化ガリウム系半導体の熱膨張係数とＳｉの熱膨張係数の間にあることが求められる。また、中間半導体層２０が非酸化層２０１のみからなる場合は、中間半導体層２０の材料の熱膨張係数が、酸化ガリウム系半導体の熱膨張係数とＳｉの熱膨張係数の間にあることが求められる。
【0088】
以下の表２に、中間半導体層２０の材料、すなわち非酸化層２０１を構成する物質の例とそれらの熱膨張係数、及び中間半導体層２０の材料が酸化されたときに生成される酸化物、すなわち酸化層２０２を構成する物質とそれらの熱膨張係数を示す。なお、ＺｎＴｅの熱膨張係数は推測値である。表２の「非酸化層」は非酸化層２０１を構成する物質を意味し、「酸化層」は酸化層２０２を構成する物質を意味する。以降の表においても同様とする。
【0089】
【表2】
【0090】
Ｓｉの熱膨張係数は２．６×１０－６／Ｋであり、酸化ガリウム系半導体の典型例であるＧａ２Ｏ３の熱膨張係数は３．８～７．８×１０－６／Ｋである。このため、表２に示される中間半導体層２０の材料を用いる場合、中間半導体層２０が非酸化層２０１と酸化層２０２の両方を含む場合、いずれか一方を含む場合のいずれであっても、上記の第１の条件を満たす、又は満たす可能性がある。
【0091】
上記第２の条件を満たすためには、中間半導体層２０が非酸化層２０１と酸化層２０２の両方を含む場合、非酸化層２０１とＳｉの伝導帯のバンドオフセット、及び酸化層２０２と酸化ガリウム系半導体の伝導帯のバンドオフセットが小さいことが求められる。また、中間半導体層２０が酸化層２０２のみからなる場合は、酸化層２０２とＳｉの伝導帯のバンドオフセット、及び酸化層２０２と酸化ガリウム系半導体の伝導帯のバンドオフセットが小さいことが求められる。また、中間半導体層２０が非酸化層２０１のみからなる場合は、非酸化層２０１とＳｉの伝導帯のバンドオフセット、及び非酸化層２０１と酸化ガリウム系半導体の伝導帯のバンドオフセットが小さいことが求められる。なお、伝導帯のバンドオフセットに関して、中間半導体層２０が非酸化層２０１と酸化層２０２の両方を含む場合には、第２の条件に加えて、非酸化層２０１と酸化層２０２の伝導体バンドオフセットが小さいことも求められる。
【0092】
表２に示される中間半導体層２０の材料を用いた場合の、非酸化層２０１とＳｉの伝導帯のバンドオフセット及び酸化層２０２と酸化ガリウム系半導体の典型例であるＧａ２Ｏ３の伝導帯のバンドオフセット、並びに非酸化層２０１と酸化層２０２の伝導帯のバンドオフセットを以下の表３に、非酸化層２０１とＳｉの伝導帯のバンドオフセット、及び非酸化層２０１と酸化ガリウム系半導体の典型例であるＧａ２Ｏ３の伝導帯のバンドオフセットを以下の表４に、酸化層２０２とＳｉの伝導帯のバンドオフセット及び酸化層２０２と酸化ガリウム系半導体の典型例であるＧａ２Ｏ３の伝導帯のバンドオフセットを以下の表５に示す。表３～５における「ΔＥｃ」は、伝導帯のバンドオフセットを意味する。なお、ＧａＢｉは半金属であり、バンドギャップを有しないため、伝導帯のバンドオフセットの値を示していない。
【0093】
【表3】
【0094】
【表4】
【0095】
【表5】
【0096】
表３によれば、中間半導体層２０が非酸化層２０１と酸化層２０２の両方を含む場合、上記第２の条件を満たすためには、中間半導体層２０の材料としてＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅを用いることが好ましいといえる。また、表４によれば、中間半導体層２０が非酸化層２０１のみからなる場合、上記第２の条件を満たすためには、中間半導体層２０の材料としてＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＮ、ＩｎＰ、ＩｎＳｂ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、Ｇｅ、３Ｃ－ＳｉＣ用いることが好ましいといえる。また、表５によれば、中間半導体層２０が酸化層２０２のみからなる場合、上記第２の条件を満たすためには、中間半導体層２０の材料としてＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅを用いることが好ましいといえる。
【0097】
表２に示される中間半導体層２０の材料を用いた場合の、中間半導体層２０の材料、すなわち非酸化層２０１を構成する物質と第２の半導体層１１を構成するＳｉとの格子不整合度を以下の表６に示す。表６のＳｉとの格子不整合度（％）は、Ｓｉとの格子定数差をＳｉの格子定数で除したものである。Ｓｉとの格子不整合度の計算においては、Ｓｉ（００１）の格子定数５．４３１とＳｉ（１１１）の格子定数３．８４のうち、Ｓｉとの格子不整合度が小さくなる方をＳｉの格子定数として用いている。
【0098】
【表6】
【0099】
表６によれば、上記第３の条件を満たすためには、中間半導体層２０の材料としてＧａＰ、ＧａＡｓ、ＩｎＮ、ＩｎＰ、ＺｎＳ、ＺｎＳｅ、ＣｄＳ、Ｇｅを用いることが好ましいといえる。
【0100】
表２～６によれば、表２に示される非酸化層２０１を構成する物質、すなわち中間半導体層２０の材料は、上記の第１～３の条件をある程度以上満たす、又は満たすと推測されるため、中間半導体層２０の材料として好ましい。中でも、ＧａＰ、ＧａＡｓは、第１～３の条件を高い水準で満たすため、中間半導体層２０の材料として特に好ましい。
【0101】
このため、中間半導体層２０の材料としての、酸化されたときにｎ型を維持することができる非酸化物は、ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、及びＧａＢｉからなる群から選択される１つ若しくは２つ以上の混晶、ＩｎＮ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、及びＩｎＢｉからなる群から選択される１つ若しくは２つ以上の混晶、ＺｎＳ、ＺｎＳｅ、及びＺｎＴｅからなる群から選択される１つ若しくは２つ以上の混晶、ＣｄＳ、ＣｄＳｅ、及びＣｄＴｅからなる群から選択される１つ若しくは２つ以上の混晶、又はＧｅであることが好ましく、特に、ＧａＰ、ＧａＡｓ、又はこれらの混晶であることが好ましい。
【0102】
上述のように、トレンチゲート構造を有する電界効果トランジスタにおいては、その動作上、ｎ型の半導体層とｐ型の半導体層がｐｎ接合を形成することが必要であるが、異種材料からなる層の間にｐｎ接合を形成することは難しい。ｎ型の中間半導体層２０とｐ型の第２の半導体層１１を接合した場合、界面に意図しない化合物層や金属層が形成されたり、ｐ型の第２の半導体層１１から拡散したＳｉがｎ型の中間半導体層２０中でドナーとして働き、界面近傍にドナー濃度が非常に高い層が形成されたりすることにより、ｐｎ接合が得られない場合がある。
【0103】
そのため、図７に示されるように、第２の半導体層１１のトレンチ間領域のｎ型の中間半導体層２０とｐ型領域１１２の間の領域に、第２のｎ型領域１１３が設けられていることが好ましい。この場合、ｐｎ接合は異種材料からなる中間半導体層２０とｐ型領域１１２の間ではなく、ともにＳｉからなる第２のｎ型領域１１３とｐ型領域１１２の間に形成されるため、単にオーミック接触する界面が形成されればよく、その界面の平坦性や急峻性などを要求されない。すなわち、容易にｐｎ接合を形成することができる。第２のｎ型領域１１３は、リンなどのドナー不純物を含み、例えば、１×１０１５ｃｍ－３以上、１×１０１７ｃｍ－３以下のドナー濃度を有する。
【0104】
（電界効果トランジスタの製造）
図８（ａ）～（ｃ）は、電界効果トランジスタ２の製造工程の一例を示す垂直断面図である。以下、これらの図を用いて電界効果トランジスタ２の製造工程の一例について説明する。
図８（ａ）～（ｃ）は、電界効果トランジスタ２の製造工程の一例を示す垂直断面図である。以下、これらの図を用いて電界効果トランジスタ２の製造工程の一例について説明する。
【0105】
まず、図８（ａ）に示されるように、ｐ型のＳｉ基板５０に第２のｎ型領域１１３と面状のイオン注入領域５１を形成した後、第２のｎ型領域１１３上に中間半導体層２０を形成する。中間半導体層２０は、ＭＯＣＶＤ、ＭＢＥ、ＨＶＰＥ、スパッタ、ＡＬＤなどを用いて材料を堆積させることにより形成する。
【0106】
次に、図８（ｂ）に示されるように、酸化ガリウム系半導体からなるｎ型の第１の半導体層１０の層１０２の表面と、Ｓｉ基板５０上に形成された中間半導体層２０の表面を表面活性化接合法により貼り合わせる。
【0107】
表面活性化接合法では、例えば、５×１０－６Ｐａ程度の圧力下の超高真空中チャンバー内において、ＣＭＰなどの平坦化処理により平坦化された第１の半導体層１０と中間半導体層２０の接合面の最表面を１．５ｋｅＶのエネルギーで加速したＡｒ原子ビームを照射することにより除去して、露出したそれらの新生面同士を接触させて接合する。
【0108】
次に、図８（ｃ）に示されるように、スマートカットによりＳｉ基板５０を分割し、第１の半導体層１０上に中間半導体層２０及び第２の半導体層１１を残す。ここで、第１の半導体層１０上に残された第２の半導体層１１のうちの第２のｎ型領域１１３以外の領域がｐ型領域１１２となる。
【0109】
また、このとき、スマートカットが熱処理を伴うため、第１の半導体層１０の層１０２から抜けた酸素により中間半導体層２２が酸化され、層１０２側の一部が酸化層２０２に変化する。ここで、中間半導体層２２の酸化競れていない部分が非酸化層２０１となる。
【0110】
【0111】
〔第３の実施の形態〕
本発明の第３の実施の形態に係る電界効果トランジスタ３は、第１のゲート電極１４ａ、第２のゲート電極１４ｂ、第１のｐ型半導体部１６ａ、及び第２のｐ型半導体部１６ｂの形状において、第１の実施の形態に係る電界効果トランジスタ１と異なる。以下、第１の実施の形態と共通する部分については説明を省略又は簡略化する場合がある。
本発明の第３の実施の形態に係る電界効果トランジスタ３は、第１のゲート電極１４ａ、第２のゲート電極１４ｂ、第１のｐ型半導体部１６ａ、及び第２のｐ型半導体部１６ｂの形状において、第１の実施の形態に係る電界効果トランジスタ１と異なる。以下、第１の実施の形態と共通する部分については説明を省略又は簡略化する場合がある。
【0112】
（電界効果トランジスタの構成）
図９は、本発明の第３の実施の形態に係る電界効果トランジスタ３の垂直断面図である。電界効果トランジスタ３においては、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂが、第３のトレンチ１５ａと第４のトレンチ１５ｂの中の底部からの一部（図９に示される例では、第１のトレンチ１２ａ及び第２のトレンチ１２ｂの底面よりも深い部分）に形成される。
図９は、本発明の第３の実施の形態に係る電界効果トランジスタ３の垂直断面図である。電界効果トランジスタ３においては、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂが、第３のトレンチ１５ａと第４のトレンチ１５ｂの中の底部からの一部（図９に示される例では、第１のトレンチ１２ａ及び第２のトレンチ１２ｂの底面よりも深い部分）に形成される。
【0113】
そして、ゲート絶縁膜１３に覆われた第１のゲート電極１４ａが、第１のトレンチ１２ａとそこに空間的に連続する第３のトレンチ１５ａの第１のｐ型半導体部１６ａの上の領域の中に形成され、ゲート絶縁膜１３に覆われた第２のゲート電極１４ｂが、第２のトレンチ１２ｂとそこに空間的に連続する第４のトレンチ１５ｂの第２のｐ型半導体部１６ｂの上の領域の中に形成される。第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂは、それぞれ第３のトレンチ１５ａと第４のトレンチ１５ｂの中でゲート絶縁膜１３に接触する。第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂは、例えば、ゲート絶縁膜１３に覆われた第１のゲート電極１４ａと第２のゲート電極１４ｂが上方に存在しない部分（例えば、トランジスタアレイの周辺部）において、ソース電極１７に接続される。
【0114】
電界効果トランジスタ３においては、第１の実施の形態に係る電界効果トランジスタ１と同様に、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂを設けることにより、第１のゲート電極１４ａとソース電極１７との間、及び第２のゲート電極１４ｂとソース電極１７との間に逆バイアスを印加するとき（オフ時）に、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底に電界が集中する。第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底が、絶縁破壊電界強度の高い酸化ガリウム系半導体からなる第１の半導体層１０中に位置するため、電界集中による半導体層の絶縁破壊が抑えられ、電界効果トランジスタ３の耐圧が大きくなる。そして、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂを設けて第１の半導体層１０中に電界を集中させることにより、チャネルが形成される第２の半導体層１１の材料に酸化ガリウム系半導体よりも絶縁破壊電界強度が低い一方で電子の移動度が大きいＳｉを用いることができ、それによってチャネル抵抗を低減し、電界効果トランジスタ３のオン抵抗を低減することができる。
【0115】
さらに、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂは、それぞれ第１のゲート電極１４ａと第２のゲート電極１４ｂに近接している。このため、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの底に電界を集中させることにより、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の電界を低減することができる。その結果、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の周辺の第１の半導体層１０及びゲート絶縁膜１３の絶縁破壊を抑制し、電界効果トランジスタ３の信頼性を向上させることができる。
【0116】
第３のトレンチ１５ａと第４のトレンチ１５ｂは、第１のトレンチ１２ａと第２のトレンチ１２ｂをそれぞれ幅方向に分割するように設けられている。この構造により、第３のトレンチ１５ａと第４のトレンチ１５ｂを自己整合的に形成し、それによって第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂを高い位置精度で形成することができる。その結果、ｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの位置のばらつきに起因する、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底への電界の集中を緩和する効果のばらつきを抑え、電界効果トランジスタ３の特性のばらつきを抑えることができる。
【0117】
なお、電界効果トランジスタ３は、第２の実施の形態に係る電界効果トランジスタ２に含まれる中間半導体層２０を第１の半導体層１０と第２の半導体層１１の間に備えていてもよい。
【0118】
（電界効果トランジスタの製造）
図１０（ａ）～（ｃ）は、電界効果トランジスタ３の製造工程の一例を示す垂直断面図である。以下、これらの図を用いて電界効果トランジスタ３の製造工程の一例について説明する。
図１０（ａ）～（ｃ）は、電界効果トランジスタ３の製造工程の一例を示す垂直断面図である。以下、これらの図を用いて電界効果トランジスタ３の製造工程の一例について説明する。
【0119】
【0120】
次に、図１０（ａ）に示されるように、第３のトレンチ１５ａと第４のトレンチ１５ｂの中の底部からの一部（例えば、図１０（ａ）に示されるような第１のトレンチ１２ａと第２のトレンチ１２ｂよりも深い部分）にそれぞれ第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂを形成する。
【0121】
第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂは、第３のトレンチ１５ａと第４のトレンチ１５ｂを埋めるようにＮｉＯなどのｐ型材料を堆積させた後、これをフォトリソグラフィとエッチングを用いてエッチバックすることにより形成する。
【0122】
上述のように、第３のトレンチ１５ａと第４のトレンチ１５ｂは自己整合的に形成されるため、高い位置精度で形成される。そのため、第３のトレンチ１５ａと第４のトレンチ１５ｂの中に形成される第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂも、高い位置精度で形成される。
【0123】
次に、図１０（ｂ）に示されるように、ウェットエッチングを用いてＳｉＯ２層５２を除去した後、第１のトレンチ１２ａと第２のトレンチ１２ｂの内面、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの露出した表面（図１０（ｂ）に示される例では、第３のトレンチ１５ａと第４のトレンチ１５ｂの中にそれぞれ露出した第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの上面）、及び第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの上面が第１のトレンチ１２ａと第２のトレンチ１２ｂの底面よりも深い位置にある場合は第３のトレンチ１５ａと第４のトレンチ１５ｂの露出した側面を覆うように、高温シリコン酸化膜（ＨＴＯ膜）などからなるゲート絶縁膜１３を形成する。
【0124】
次に、図１０（ｃ）に示されるように、空間的に連続する第１のトレンチ１２ａと第３のトレンチ１５ａのゲート絶縁膜１３の内側に第１のゲート電極１４ａを形成し、空間的に連続する第２のトレンチ１２ｂと第４のトレンチ１５ｂのゲート絶縁膜１３の内側に第２のゲート電極１４ｂを形成する。
【0125】
第１のゲート電極１４ａと第２のゲート電極１４ｂは、空間的に連続する第１のトレンチ１２ａと第３のトレンチ１５ａ、及び空間的に連続する第２のトレンチ１２ｂと第４のトレンチ１５ｂを埋めるように多結晶Ｓｉなどの材料を堆積させた後、これをフォトリソグラフィとエッチングを用いてエッチバックすることにより形成する。
【0126】
上記の工程により、第１のトレンチ１２ａとそこに空間的に連続する第３のトレンチ１５ａの第１のｐ型半導体部１６ａの上の領域の中に、ゲート絶縁膜１３に覆われた第１のゲート電極１４ａが形成され、第２のトレンチ１２ｂとそこに空間的に連続する第４のトレンチ１５ｂの第２のｐ型半導体部１６ｂの上の領域の中に、ゲート絶縁膜１３に覆われた第２のゲート電極１４ｂが形成される。
【0127】
【0128】
〔第４の実施の形態〕
本発明の第４の実施の形態に係る電界効果トランジスタ４は、ソース電極１７と第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂとの接続構造などにおいて、第１～３の実施の形態に係る電界効果トランジスタ１～３と異なる。以下、第１～３の実施の形態と共通する部分については説明を省略又は簡略化する場合がある。
本発明の第４の実施の形態に係る電界効果トランジスタ４は、ソース電極１７と第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂとの接続構造などにおいて、第１～３の実施の形態に係る電界効果トランジスタ１～３と異なる。以下、第１～３の実施の形態と共通する部分については説明を省略又は簡略化する場合がある。
【0129】
（電界効果トランジスタの構成）
図１１（ａ）、（ｂ）は、本発明の第４の実施の形態に係る電界効果トランジスタ４の垂直断面図と水平断面図である。図１１（ｂ）に示される電界効果トランジスタ４の水平断面は、図１１（ａ）に示される切断線Ａ－Ａに沿った切断により現れる断面である。
図１１（ａ）、（ｂ）は、本発明の第４の実施の形態に係る電界効果トランジスタ４の垂直断面図と水平断面図である。図１１（ｂ）に示される電界効果トランジスタ４の水平断面は、図１１（ａ）に示される切断線Ａ－Ａに沿った切断により現れる断面である。
【0130】
電界効果トランジスタ４においては、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂが、第３のトレンチ１５ａと第４のトレンチ１５ｂの中の底部からの一部（図１１に示される例では、第１のトレンチ１２ａ及び第２のトレンチ１２ｂの底面よりも深い部分）に形成される。
【0131】
そして、第３のトレンチ１５ａの中の第１のｐ型半導体部１６ａの上の領域に、ソース電極１７と第１のｐ型半導体部１６ａを接続する第１のコンタクト４０ａが形成され、第４のトレンチ１５ｂの中の第２のｐ型半導体部１６ｂの上の領域に、ソース電極１７と第２のｐ型半導体部１６ｂを接続する第２のコンタクト４０ｂが形成される。
【0132】
ゲート絶縁膜１３ａとゲート絶縁膜４１ａに覆われた第１のゲート電極１４ａは、第１のトレンチ１２ａとそこに空間的に連続する第３のトレンチ１５ａの中の第１のコンタクト４０ａの両側の領域に形成され、ゲート絶縁膜１３ｂとゲート絶縁膜４１ｂに覆われた第２のゲート電極１４ｂは、第２のトレンチ１２ｂとそこに空間的に連続する第４のトレンチ１５ｂの中の第２のコンタクト４０ｂの両側の領域に形成される。第１のｐ型半導体部１６ａは、第３のトレンチ１５ａの中でゲート絶縁膜１３ａに接触し、第２のｐ型半導体部１６ｂは、第４のトレンチ１５ｂの中でゲート絶縁膜１３ｂに接触する。
【0133】
第１のコンタクト４０ａと第２のコンタクト４０ｂは、例えば、タングステンなどの金属からなる。また、第１のコンタクト４０ａと第２のコンタクト４０ｂは、その表面に、チタンなどからなる薄いバリア層を有していてもよい。
【0134】
第１のゲート電極１４ａは、その底面と外側の側面がゲート絶縁膜１３ａに覆われ、その内側（第１のコンタクト４０ａ側）の側面がゲート絶縁膜４１ａに覆われ、その上面が層間絶縁膜４２ａに覆われている。第２のゲート電極１４ｂは、その底面と外側の側面がゲート絶縁膜１３ｂに覆われ、その内側（第２のコンタクト４０ｂ側）の側面がゲート絶縁膜４１ｂに覆われ、その上面が層間絶縁膜４２ｂに覆われている。
【0135】
電界効果トランジスタ４においては、第１の実施の形態に係る電界効果トランジスタ１と同様に、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂを設けることにより、第１のゲート電極１４ａとソース電極１７との間、及び第２のゲート電極１４ｂとソース電極１７との間に逆バイアスを印加するとき（オフ時）に、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底に電界が集中する。第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底が、絶縁破壊電界強度の高い酸化ガリウム系半導体からなる第１の半導体層１０中に位置するため、電界集中による半導体層の絶縁破壊が抑えられ、電界効果トランジスタ４の耐圧が大きくなる。そして、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂを設けて第１の半導体層１０中に電界を集中させることにより、チャネルが形成される第２の半導体層１１の材料に酸化ガリウム系半導体よりも絶縁破壊電界強度が低い一方で電子の移動度が大きいＳｉを用いることができ、それによってチャネル抵抗を低減し、電界効果トランジスタ４のオン抵抗を低減することができる。
【0136】
さらに、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂは、それぞれ第１のゲート電極１４ａと第２のゲート電極１４ｂにセルフアラインで近接している。このため、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの底に電界を集中させることにより、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の絶縁膜の電界を低減することができる。第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂが形成されない場合は、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の絶縁膜に集中する電界の強度が臨界値である４ＭＶ／ｃｍを大幅に上回るが、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂを形成し、酸化ガリウム系半導体からなる層１０２内の電気力線を第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの方向に分散させることにより、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の絶縁膜の電界を緩和することができる。その結果、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の周辺の第１の半導体層１０及びゲート絶縁膜１３ａ、１３ｂの絶縁破壊を抑制し、電界効果トランジスタ４の信頼性を向上させることができる。
【0137】
第３のトレンチ１５ａと第４のトレンチ１５ｂは、第１のトレンチ１２ａと第２のトレンチ１２ｂをそれぞれ幅方向に分割するように設けられている。この構造により、第３のトレンチ１５ａと第４のトレンチ１５ｂを自己整合的に形成し、それによって第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂを高い位置精度で形成することができる。その結果、ｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの位置のばらつきに起因する、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底への電界の集中を緩和する効果のばらつきを抑え、電界効果トランジスタ４の特性のばらつきを抑えることができる。
【0138】
さらに、電界効果トランジスタ４においては、第１のゲート電極１４ａの底面と第１のｐ型半導体部１６ａの水平方向の位置に重なりがあり、第２のゲート電極１４ｂの底面と第２のｐ型半導体部１６ｂの水平方向の位置に重なりがある。そのため、電界効果トランジスタ１よりも効果的に、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の絶縁膜の電界を低減することができる。
【0139】
また、電界効果トランジスタ４においては、ソース電極１７と第１のｐ型半導体部１６ａとが、第３のトレンチ１５ａの中に設けられる第１のコンタクト４０ａによって接続され、ソース電極１７と第２のｐ型半導体部１６ｂとが、第４のトレンチ１５ｂの中に設けられる第２のコンタクト４０ｂによって接続される。そのため、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂがトランジスタアレイの周辺部などでソース電極１７に接続される電界効果トランジスタ３とは異なり、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂが全体的に低抵抗でソース電極１７に接続される。その結果、電界効果トランジスタ４がオン状態からオフ状態へ切り替わる際の過渡的な状態における第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂによる電界緩和効果の低減を抑えることができる。
【0140】
なお、電界効果トランジスタ４は、第２の実施の形態に係る電界効果トランジスタ２に含まれる中間半導体層２０を第１の半導体層１０と第２の半導体層１１の間に備えていてもよい。
【0141】
（電界効果トランジスタの製造）
図１２（ａ）～（ｃ）、図１３（ａ）～（ｃ）、図１４（ａ）～（ｃ）、図１５は、電界効果トランジスタ４の製造工程の一例を示す垂直断面図である。以下、これらの図を用いて電界効果トランジスタ４の製造工程の一例について説明する。
図１２（ａ）～（ｃ）、図１３（ａ）～（ｃ）、図１４（ａ）～（ｃ）、図１５は、電界効果トランジスタ４の製造工程の一例を示す垂直断面図である。以下、これらの図を用いて電界効果トランジスタ４の製造工程の一例について説明する。
【0142】
まず、図１２（ａ）に示されるように、上述の図３（ａ）～図４（ｂ）に示した第１のトレンチ１２ａと第２のトレンチ１２ｂの内面を覆うようにＳｉＯ２を堆積させてＳｉＯ２層５２を増大させるまでの工程と同様の工程を実施する。なお、図１２（ａ）に示される例では、ｎ型領域１１１及び第２のｐ型領域１１４が、第１のトレンチ１２ａと第２のトレンチ１２ｂを形成する前に形成されている。
【0143】
次に、図１２（ｂ）に示されるように、ＳｉＯ２層５２と第１の半導体層１０にＲＩＥ（Reactive Ion Etching）などの異方性エッチングを施し、第３のトレンチ１５ａと第４のトレンチ１５ｂを形成する。
【0144】
まず、第１のトレンチ１２ａと第２のトレンチ１２ｂの内面を覆う被覆膜であるＳｉＯ２層５２に異方性エッチングを施して、第１のトレンチ１２ａと第２のトレンチ１２ｂの両側面を覆う側壁部分を残して、第１のトレンチ１２ａと第２のトレンチ１２ｂの底面上の上記側壁部分の間の部分を除去する。
【0145】
続いて、ＳｉＯ２層５２の上記側壁部分をマスクとして用いて、第１のトレンチ１２ａと第２のトレンチ１２ｂの底面に露出した第１の半導体層１０にエッチングを施し、第１のトレンチ１２ａと第２のトレンチ１２ｂをそれぞれ幅方向に分割する第３のトレンチ１５ａと第４のトレンチ１５ｂを形成する。この時点では、ＳｉＯ２層５２と第１の半導体層１０によって第３のトレンチ１５ａと第４のトレンチ１５ｂの内面が構成されている。このように、ＳｉＯ２層５２の上記側壁部分がマスクとして機能することにより、第３のトレンチ１５ａと第４のトレンチ１５ｂは自己整合的に形成される（セルフアライン）。
【0146】
また、図１２（ａ）に示されるＳｉＯ２層５２の第１のトレンチ１２ａと第２のトレンチ１２ｂの内面を覆う部分の厚さが、第１のトレンチ１２ａと第３のトレンチ１５ａとの水平方向の端部のオフセット（水平方向の距離）、及び第２のトレンチ１２ｂと第４のトレンチ１５ｂとの水平方向の端部のオフセット、すなわちゲート絶縁膜１３ａ、ゲート絶縁膜４１ａに覆われた第１のゲート電極１４ａと第１のｐ型半導体部１６ａとの水平方向の端部のオフセット、及びゲート絶縁膜１３ｂ、ゲート絶縁膜４１ｂに覆われた第２のゲート電極１４ｂと第２のｐ型半導体部１６ｂとの水平方向の端部のオフセットを決定する。
【0147】
電界効果トランジスタ４では、ゲート絶縁膜１３ａ、ゲート絶縁膜４１ａに覆われた第１のゲート電極１４ａと第１のｐ型半導体部１６ａとの水平方向の端部のオフセット、及びゲート絶縁膜１３ｂ、ゲート絶縁膜４１ｂに覆われた第２のゲート電極１４ｂと第２のｐ型半導体部１６ｂとの水平方向の端部のオフセットを電界効果トランジスタ１よりも小さくするため、ＳｉＯ２層５２の第１のトレンチ１２ａと第２のトレンチ１２ｂの内面を覆う部分の厚さを電界効果トランジスタ１よりも薄くすることが好ましい。
【0148】
次に、図１２（ｃ）に示されるように、第３のトレンチ１５ａと第４のトレンチ１５ｂの中の底部からの一部（例えば図１２（ｃ）に示されるような第１のトレンチ１２ａと第２のトレンチ１２ｂよりも深い部分）を満たすように、ＮｉＯなどのｐ型材料５４をスパッタなどにより堆積させる。
【0149】
次に、図１３（ａ）に示されるように、ＳｉＯ２層５２をその上に堆積したｐ型材料５４とともに除去する。その結果、第３のトレンチ１５ａと第４のトレンチ１５ｂの中の底部からの一部に残ったｐ型材料５４が第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂとなる。
【0150】
上述のように、第３のトレンチ１５ａと第４のトレンチ１５ｂは自己整合的に形成されるため、高い位置精度で形成される。そのため、第３のトレンチ１５ａと第４のトレンチ１５ｂの中に形成される第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂも、高い位置精度で形成される。
【0151】
次に、図１３（ｂ）に示されるように、第１のトレンチ１２ａと第２のトレンチ１２ｂの内面、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの露出した表面（図１３（ｂ）に示される例では、第３のトレンチ１５ａと第４のトレンチ１５ｂの中にそれぞれ露出した第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの上面）、及び第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの上面が第１のトレンチ１２ａと第２のトレンチ１２ｂの底面よりも深い位置にある場合は第３のトレンチ１５ａと第４のトレンチ１５ｂの露出した側面を覆うように、高温シリコン酸化膜（ＨＴＯ膜）などからなる絶縁膜５５を形成する。例えば、絶縁膜５５を５０ｎｍの厚さに形成した後、ドーパントの活性化と酸化膜の高密度化のための８００℃以上のアニール処理を実施する。
【0152】
次に、図１３（ｃ）に示されるように、ドーパントを含む多結晶Ｓｉなどの第１のゲート電極１４ａと第２のゲート電極１４ｂの材料からなる導電膜５６を、絶縁膜５５の上に形成する。
【0153】
次に、図１４（ａ）に示されるように、導電膜５６にＲＩＥ（Reactive Ion Etching）などの異方性エッチングを施し、第１のトレンチ１２ａと第２のトレンチ１２ｂの両側面を覆う側壁部分を残して、第１のトレンチ１２ａと第２のトレンチ１２ｂの底面上の上記側壁部分の間の部分、及び第１のトレンチ１２ａと第２のトレンチ１２ｂの外側の部分を除去する。その結果、第１のトレンチ１２ａ内に残された導電膜５６の上記側壁部分が第１のゲート電極１４ａとなり、第２のトレンチ１２ｂ内に残された導電膜５６の上記側壁部分が第２のゲート電極１４ｂとなる。
【0154】
次に、図１４（ｂ）に示されるように、ＳｉＯ２などの絶縁体を堆積させ、第１のゲート電極１４ａと第２のゲート電極１４ｂの露出した側面と上面を覆う絶縁膜５７を形成する。
【0155】
次に、図１４（ｃ）に示されるように、フォトリソグラフィとエッチングなどにより、絶縁膜５５と絶縁膜５７の第１のゲート電極１４ａと第２のゲート電極１４ｂの表面を覆う部分を残してその他の部分を除去し、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの上面の一部と第２の半導体層１１の上面を露出させる。その結果、絶縁膜５５と絶縁膜５７の第１のゲート電極１４ａの表面に残された部分が、ゲート絶縁膜１３ａ、ゲート絶縁膜４１ａ、及び層間絶縁膜４２ａとなり、第２のゲート電極１４ｂの表面に残された部分が、ゲート絶縁膜１３ｂ、ゲート絶縁膜４１ｂ、及び層間絶縁膜４２ｂとなる。
【0156】
ここで、第３のトレンチ１５ａの中の、ゲート絶縁膜１３ａとゲート絶縁膜４１ａに覆われた第１のゲート電極１４ａに両側から挟まれた間隙を第１の間隙５８ａ、第４のトレンチ１５ｂの中の、ゲート絶縁膜１３ｂとゲート絶縁膜４１ｂに覆われた第２のゲート電極１４ｂに両側から挟まれた間隙を第２の間隙５８ｂと呼ぶ。すなわち、ゲート絶縁膜１３ａとゲート絶縁膜４１ａに覆われた第１のゲート電極１４ａは、第１のトレンチ１２ａとそこに空間的に連続する第３のトレンチ１５ａの中の、第１のｐ型半導体部１６ａの上の第１の間隙５８ａの両側に形成され、ゲート絶縁膜１３ｂとゲート絶縁膜４１ｂに覆われた第２のゲート電極１４ｂは、第２のトレンチ１２ｂとそこに空間的に連続する第４のトレンチ１５ｂの中の、第２のｐ型半導体部１６ｂの上の第２の間隙５８ｂの両側に形成される。
【0157】
次に、図１５に示されるように、第１の間隙５８ａと第２の間隙５８ｂの中を埋め込むように導電材料を堆積させ、第１の間隙５８ａと第２の間隙５８ｂの中にそれぞれ埋め込まれた第１のコンタクト４０ａと第２のコンタクト４０ｂと、第１のコンタクト４０ａと第２のコンタクト４０ｂに接続されたソース電極１７を形成する。例えば、第１のコンタクト４０ａ、第２のコンタクト４０ｂ、及びこれらと連続するソース電極１７の下層がタングステンから形成され、ソース電極１７の上層がＡｌ－Ｓｉ合金から形成される。
【0158】
第１のコンタクト４０ａと第２のコンタクト４０ｂは、ソース電極１７の前に形成されるが、上記のように、ソース電極１７を形成する工程においてソース電極１７と連続して形成されてもよいし、ソース電極１７と異なる材料からなる場合などで、ソース電極１７とは別の工程で形成されてもよい。
【0159】
その後、ドレイン電極１８を形成して、電界効果トランジスタ４を得る。
【0160】
（実施の形態の効果）
上記本発明の第１～４の実施の形態によれば、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底部に電界を集中させることにより、第１のゲート電極１４ａと第２のゲート電極１４ｂが埋め込まれた第１のトレンチ１２ａと第２のトレンチ１２ｂの底部周辺の電界を緩和し、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の周辺部分の絶縁破壊を抑制することができる。また、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部及び第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底部を、絶縁破壊電界強度の高い酸化ガリウム系半導体からなるｎ型の第１の半導体層１０中に設置することにより、これらの近傍に集中する電界による半導体層の絶縁破壊を抑制することができる。そのため、電界効果トランジスタ１～４は高い信頼性を有する。
上記本発明の第１～４の実施の形態によれば、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底部に電界を集中させることにより、第１のゲート電極１４ａと第２のゲート電極１４ｂが埋め込まれた第１のトレンチ１２ａと第２のトレンチ１２ｂの底部周辺の電界を緩和し、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部の周辺部分の絶縁破壊を抑制することができる。また、第１のトレンチ１２ａと第２のトレンチ１２ｂの底部及び第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底部を、絶縁破壊電界強度の高い酸化ガリウム系半導体からなるｎ型の第１の半導体層１０中に設置することにより、これらの近傍に集中する電界による半導体層の絶縁破壊を抑制することができる。そのため、電界効果トランジスタ１～４は高い信頼性を有する。
【0161】
また、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂを設けて第１の半導体層１０中に電界を集中させることにより、チャネルが形成される第２の半導体層１１の材料に酸化ガリウム系半導体よりも絶縁破壊電界強度が低い一方で電子の移動度が大きいＳｉを用いることができ、それによってチャネル抵抗を低減し、電界効果トランジスタ１～４のオン抵抗を低減することができる。
【0162】
また、第３のトレンチ１５ａと第４のトレンチ１５ｂを自己整合的に形成することができるため、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの形成位置を高い精度で制御することができる。その結果、ｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの位置のばらつきに起因する、第１のｐ型半導体部１６ａ及び第２のｐ型半導体部１６ｂの底への電界の集中を緩和する効果のばらつきを抑え、電界効果トランジスタ１～４の特性のばらつきを抑えることができる。また、第１のｐ型半導体部１６ａと第２のｐ型半導体部１６ｂの形成位置を高い精度で制御することができるため、電界効果トランジスタ１～４を狭ピッチで製造して、高電流密度化を図ることができる。
【0163】
また、電界効果トランジスタ１～４は、第１のゲート電極１４ａと第２のゲート電極１４ｂの２つのゲート電極を用いるデュアルゲート構造を備えているため、１つのゲート電極を用いる場合と比較して、オン抵抗を小さくすることができる。
【0164】
以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記実施の形態の構成要素を任意に組み合わせることができる。
【0165】
また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【0166】
１～４…電界効果トランジスタ、 １０…第１の半導体層、 １１…第２の半導体層、 １１１…ｎ型領域、 １１２…ｐ型領域、 １１３…第２のｎ型領域、 １２ａ…第１のトレンチ、 １２ｂ…第２のトレンチ、 １３、１３ａ、１３ｂ、４１ａ、４１ｂ…ゲート絶縁膜、 １４ａ…第１のゲート電極、 １４ｂ…第２のゲート電極、 １５ａ…第３のトレンチ、 １５ｂ…第４のトレンチ、 １６ａ…第１のｐ型半導体部、 １６ｂ…第２のｐ型半導体部、 １７…ソース電極、 １８…ドレイン電極、 ２０…中間半導体層、 ２０１…非酸化層、 ２０２…酸化層、 ４０ａ…第１のコンタクト、 ４０ｂ…第２のコンタクト
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
