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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024159473
(43)【公開日】2024-11-08
(54)【発明の名称】半導体素子及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20241031BHJP
H01L 21/8238 20060101ALI20241031BHJP
【ＦＩ】
H01L29/78 301X
H01L27/092 C
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024008205
(22)【出願日】2024-01-23
(31)【優先権主張番号】10-2023-0055096
(32)【優先日】2023-04-27
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】柳 宗烈
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AB04
5F048BB09
5F048BB11
5F048BB12
5F048BD06
5F048BF02
5F048BF06
5F048BF07
5F140AA10
5F140AB03
5F140BA01
5F140BA03
5F140BA05
5F140BB05
5F140BB06
5F140BC15
5F140BD09
5F140BD11
5F140BD12
5F140BD13
5F140BF10
5F140BF11
5F140BF15
5F140BF17
5F140BF42
5F140BF60
5F140BG08
5F140BG09
5F140BG11
5F140BG14
5F140BH06
5F140BH27
5F140BJ08
5F140BJ15
5F140BJ17
5F140BJ18
5F140BJ25
5F140BJ26
5F140BK18
5F140BK34
5F140CB04
(57)【要約】
【課題】信頼性及び電気的特性が向上された半導体素子を提供する。
【解決手段】本発明は半導体素子及びその製造方法に関し、さらに詳細には、活性領域を含む基板、前記活性領域上の活性パターン、前記活性パターン上のソース／ドレインパターン、前記ソース／ドレインパターンの上面から側壁に延びる活性コンタクトであり、前記ソース／ドレインパターンの側壁を覆う第１部分及び前記ソース／ドレインパターンの上面を覆う第２部分を含む活性コンタクト、前記ソース／ドレインパターンと前記第１部分との間に提供される第１層、及び前記第１部分を介して前記第１層と離隔される第２層を含み、前記第１層及び前記第２層の各々はシリサイド層を含むことができる。
【選択図】図８
【解決手段】本発明は半導体素子及びその製造方法に関し、さらに詳細には、活性領域を含む基板、前記活性領域上の活性パターン、前記活性パターン上のソース／ドレインパターン、前記ソース／ドレインパターンの上面から側壁に延びる活性コンタクトであり、前記ソース／ドレインパターンの側壁を覆う第１部分及び前記ソース／ドレインパターンの上面を覆う第２部分を含む活性コンタクト、前記ソース／ドレインパターンと前記第１部分との間に提供される第１層、及び前記第１部分を介して前記第１層と離隔される第２層を含み、前記第１層及び前記第２層の各々はシリサイド層を含むことができる。
【選択図】図８
【特許請求の範囲】
【請求項1】
活性領域を含む基板と、
前記活性領域上の活性パターンと、
前記活性パターン上のソース／ドレインパターンと、
前記ソース／ドレインパターンの上面から側壁に延びる活性コンタクトであり、前記ソース／ドレインパターンの側壁を覆う第１部分及び前記ソース／ドレインパターンの上面を覆う第２部分を含む活性コンタクトと、
前記ソース／ドレインパターンと前記第１部分との間に提供される第１層と、
前記第１部分を介して前記第１層と離隔される第２層と、を含み、
前記第１層及び前記第２層の各々は、シリサイド層を含む半導体素子。
前記活性領域上の活性パターンと、
前記活性パターン上のソース／ドレインパターンと、
前記ソース／ドレインパターンの上面から側壁に延びる活性コンタクトであり、前記ソース／ドレインパターンの側壁を覆う第１部分及び前記ソース／ドレインパターンの上面を覆う第２部分を含む活性コンタクトと、
前記ソース／ドレインパターンと前記第１部分との間に提供される第１層と、
前記第１部分を介して前記第１層と離隔される第２層と、を含み、
前記第１層及び前記第２層の各々は、シリサイド層を含む半導体素子。
【請求項2】
前記第１層は、前記ソース／ドレインパターンの上面及び両側壁を覆う第１シリコン層及び前記第１シリコン層上の第１シリサイド層を含む請求項１に記載の半導体素子。
【請求項3】
前記第２層は、前記第１部分の外側壁の上を覆う第２シリサイド層及び前記第２シリサイド層の上を覆う第２シリコン層を含む請求項１に記載の半導体素子。
【請求項4】
前記シリサイド層はチタニウム－シリサイド、タンタル－シリサイド、タングステン－シリサイド、ニッケル－シリサイド、及びコバルト－シリサイドの中で少なくとも１つを含む請求項１に記載の半導体素子。
【請求項5】
前記活性コンタクトは、導電パターン及び前記導電パターンを囲むバリアーパターンを含み、
前記バリアーパターンは、前記導電パターンと前記第１層との間及び前記導電パターンと前記第２層との間に提供される請求項１に記載の半導体素子。
前記バリアーパターンは、前記導電パターンと前記第１層との間及び前記導電パターンと前記第２層との間に提供される請求項１に記載の半導体素子。
【請求項6】
前記バリアーパターンは、前記シリサイド層の上面及び両側壁を覆う請求項５に記載の半導体素子。
【請求項7】
前記第２層の側壁上の停止膜をさらに含み、
前記停止膜は、ＳｉＮを含む請求項１に記載の半導体素子。
前記停止膜は、ＳｉＮを含む請求項１に記載の半導体素子。
【請求項8】
前記シリサイド層は、前記活性コンタクトと近いほど、不純物の濃度が増加する請求項１に記載の半導体素子。
【請求項9】
前記第１シリコン層は、前記シリサイド層と近いほど、不純物の濃度が増加する請求項２に記載の半導体素子。
【請求項10】
活性領域を含む基板と、
前記活性領域上の活性パターンと、
前記活性パターン上のソース／ドレインパターンと、
前記ソース／ドレインパターンに電気的に連結される活性コンタクトと、を含み、
前記ソース／ドレインパターンの側壁は、第１面及び第２面を含み、
前記第１面及び前記第２面は、互いに会って前記ソース／ドレインパターンの頂点を定義し、
前記活性コンタクトは、前記第１面を覆う第１拡張部及び前記第２面を覆う第２拡張部を含み、
前記第１拡張部は、第１勾配を有し、前記第１面に沿って延び、
前記第２拡張部は、第２勾配を有し、前記第２面に沿って延び、
前記第１勾配と前記第２勾配の中でいずれか１つは、正の勾配であり、他の１つは負の勾配である半導体素子。
前記活性領域上の活性パターンと、
前記活性パターン上のソース／ドレインパターンと、
前記ソース／ドレインパターンに電気的に連結される活性コンタクトと、を含み、
前記ソース／ドレインパターンの側壁は、第１面及び第２面を含み、
前記第１面及び前記第２面は、互いに会って前記ソース／ドレインパターンの頂点を定義し、
前記活性コンタクトは、前記第１面を覆う第１拡張部及び前記第２面を覆う第２拡張部を含み、
前記第１拡張部は、第１勾配を有し、前記第１面に沿って延び、
前記第２拡張部は、第２勾配を有し、前記第２面に沿って延び、
前記第１勾配と前記第２勾配の中でいずれか１つは、正の勾配であり、他の１つは負の勾配である半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子及びその製造方法に関し、より詳細には電界効果トランジスタを含む半導体素子及びその製造方法に関するものである。
【背景技術】
【0002】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎ ｒｕｌｅ）がだんだん縮小されるにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅ ｄｏｗｎ）もますます加速化されている。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下されてしまい得る。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許１１，３６２，１９４ Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は信頼性及び電気的特性が向上された半導体素子を提供することにある。
【0005】
本発明が解決しようとする他の課題は信頼性及び電気的特性が向上された半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の概念による半導体素子は、活性領域を含む基板、前記活性領域上の活性パターン、前記活性パターン上のソース／ドレインパターン、前記ソース／ドレインパターンの上面から側壁に延長される活性コンタクトであり、前記ソース／ドレインパターンの側壁を覆う第１部分及び前記ソース／ドレインパターンの上面を覆う第２部分を含む活性コンタクト、前記ソース／ドレインパターンと前記第１部分との間に提供される第１層、及び前記第１部分を介して前記第１層と離隔される第２層を含み、前記第１層及び前記第２層の各々はシリサイド層を含むことができる。
【0007】
本発明の他の概念による半導体素子は、活性領域を含む基板、前記活性領域上の活性パターン、前記活性パターン上のソース／ドレインパターン、及び前記ソース／ドレインパターンに電気的に連結される活性コンタクトを含み、前記ソース／ドレインパターンの側壁は第１面及び第２面を含み、前記第１面及び前記第２面は互いに会って前記ソース／ドレインパターンの頂点を定義し、前記活性コンタクトは前記第１面を覆う第１拡張部及び前記第２面を覆う第２拡張部を含み、前記第１拡張部は第１勾配を有し、前記第１面に沿って延び、前記第２拡張部は第２勾配を有し、前記第２面に沿って延び、前記第１勾配と前記第２勾配の中でいずれか１つは正の勾配であり、他の１つは負の勾配であり得る。
【0008】
本発明の他の概念による半導体素子の製造方法は、基板上に活性パターンを形成すること、前記活性パターン上のソース／ドレインパターンを形成すること、前記ソース／ドレインパターンの上面から側壁に延びる第１シリコン層、前記第１シリコン層上の犠牲膜層、前記犠牲膜層上の第２シリコン層を形成すること、前記第２シリコン層上の停止膜を形成すること、前記活性パターン上の第１層間絶縁膜及び前記第１層間絶縁膜上の第２層間絶縁膜を形成すること、前記第１及び第２層間絶縁膜をエッチングしてリセスホールを形成すること、前記リセスホールによって露出された前記停止膜の一部及び前記第２シリコン層の一部をエッチングして除去すること、前記リセスホールによって露出された前記犠牲膜層を除去すること、前記リセスホールによって露出された前記第１及び第２シリコン層を不純物でドーピングすること、前記リセスホールによって露出された前記第１及び第２シリコン層に金属物質を蒸着させてシリサイド層を形成すること、及び前記リセスホールの内部に活性コンタクトを形成することを含むことができる。
【発明の効果】
【0009】
本発明による半導体素子は、活性コンタクトがソース／ドレインパターンの上面及び両側壁を覆うことができる。この時、ソース／ドレインパターンと活性コンタクトとの間の第１層、及び前記活性コンタクトを介してソース／ドレインパターンと離隔される第２層が形成されることができる。第１層及び第２層の各々はシリサイド層及びシリコン層を含むことができる。したがって、活性コンタクトとソース／ドレインパターンの接触面積が増加して活性コンタクトとソース／ドレインパターンとの間のコンタクト抵抗を減少させることができる。また、第１層と活性コンタクトの接触面に不純物をドーピングして前記コンタクト抵抗を減少させることができる。結果的に、本発明が適用された半導体素子は信頼性が向上され電気的特性が向上されることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図2】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図3】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図4】本発明の実施形態による半導体素子を説明するための平面図である。
【図9A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図9B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図10A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図10B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12D】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12E】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図13A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図13B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図13C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図13D】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図14A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図14B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図14C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図14D】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図15A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図15B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図15C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図16A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図16B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図16C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図16D】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図17】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図18】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【発明を実施するための形態】
【0011】
【0012】
図１を参照すれば、シングルハイトセル（Ｓｉｎｇｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＳＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２が提供されることができる。第１パワー配線Ｍ１＿Ｒ１はソース電圧ＶＳＳ、一例として接地電圧が提供される通路であり得る。第２パワー配線Ｍ１＿Ｒ２はドレイン電圧ＶＤＤ、一例としてパワー電圧が提供される通路であり得る。
【0013】
第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間にシングルハイトセルＳＨＣが定義されることができる。シングルハイトセルＳＨＣは１つの第１活性領域ＡＲ１及び１つの第２活性領域ＡＲ２を含むことができる。第１及び第２活性領域ＡＲ１、ＡＲ２の中でいずれか１つはＰＭＯＳＦＥＴ領域であり、第１及び第２活性領域ＡＲ１、ＡＲ２の中で他の１つはＮＭＯＳＦＥＴ領域であり得る。換言すれば、シングルハイトセルＳＨＣは第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間に提供されたＣＭＯＳ構造を有することができる。
【0014】
ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲの各々は第１方向Ｄ１に第１幅Ｗ１を有することができる。シングルハイトセルＳＨＣの第１方向Ｄ１への長さは第１高さＨＥ１として定義されることができる。第１高さＨＥ１は、第１パワー配線Ｍ１＿Ｒ１と第２パワー配線Ｍ１＿Ｒ２との間の距離（例えば、ピッチ）と実質的に同一であることができる。
【0015】
シングルハイトセルＳＨＣは１つのロジックセルを構成することができる。本明細書で、ロジックセルは特定機能を遂行する論理素子（例えば、ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、ｉｎｖｅｒｔｅｒ等）を意味することができる。即ち、ロジックセルは論理素子を構成するためのトランジスタ及び前記トランジスタを互いに連結する配線を含むことができる。
【0016】
図２を参照すれば、ダブルハイトセル（Ｄｏｕｂｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＤＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第３パワー配線Ｍ１＿Ｒ３が提供されることができる。第１パワー配線Ｍ１＿Ｒ１は、第２パワー配線Ｍ１＿Ｒ２と第３パワー配線Ｍ１＿Ｒ３との間に配置されることができる。第３パワー配線Ｍ１＿Ｒ３はソース電圧ＶＳＳが提供される通路であり得る。
【0017】
第２パワー配線Ｍ１＿Ｒ２と第３パワー配線Ｍ１＿Ｒ３との間にダブルハイトセルＤＨＣが定義されることができる。ダブルハイトセルＤＨＣは第１ＰＭＯＳＦＥＴ領域ＰＲ１、第２ＰＭＯＳＦＥＴ領域ＰＲ２、第１ＮＭＯＳＦＥＴ領域ＮＲ１、及び第２ＮＭＯＳＦＥＴ領域ＮＲ２を含むことができる。
【0018】
第１ＮＭＯＳＦＥＴ領域ＮＲ１は第２パワー配線Ｍ１＿Ｒ２に隣接することができる。第２ＮＭＯＳＦＥＴ領域ＮＲ２は第３パワー配線Ｍ１＿Ｒ３に隣接することができる。第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２は第１パワー配線Ｍ１＿Ｒ１に隣接することができる。平面視において、第１パワー配線Ｍ１＿Ｒ１は第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２の間に配置されることができる。
【0019】
ダブルハイトセルＤＨＣの第１方向Ｄ１への長さは第２高さＨＥ２として定義されることができる。第２高さＨＥ２は図１の第１高さＨＥ１の約２倍であり得る。ダブルハイトセルＤＨＣの第１及び第２ＰＭＯＳＦＥＴ領域ＰＲ１、ＰＲ２は結ばれて１つのＰＭＯＳＦＥＴ領域として動作することができる。したがって、ダブルハイトセルＤＨＣのＰＭＯＳトランジスタのチャンネルのサイズは、先の図１のシングルハイトセルＳＨＣのＰＭＯＳトランジスタのチャンネルのサイズより大きいことができる。
【0020】
本発明において、図２に示したダブルハイトセルＤＨＣはマルチハイトセルとして定義されることができる。図示されないが、マルチハイトセルは、セル高さがシングルハイトセルＳＨＣの約３倍であるトリプルハイトセルを含むことができる。
【0021】
図３を参照すれば、基板１００上に第１シングルハイトセルＳＨＣ１、第２シングルハイトセルＳＨＣ２、及びダブルハイトセルＤＨＣが二次元的に配置されることができる。第１シングルハイトセルＳＨＣ１は第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１及び第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ３の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１シングルハイトセルＳＨＣ１と第１方向Ｄ１に隣接することができる。
【0022】
ダブルハイトセルＤＨＣは第２及び第３パワー配線Ｍ１＿Ｒ２、Ｍ１＿Ｒ３の間に配置されることができる。ダブルハイトセルＤＨＣは第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２と第２方向Ｄ２に隣接することができる。
【0023】
第１シングルハイトセルＳＨＣ１とダブルハイトセルＤＨＣとの間、及び第２シングルハイトセルＳＨＣ２とダブルハイトセルＤＨＣとの間に分離構造体ＤＢが提供されることができる。分離構造体ＤＢによって、ダブルハイトセルＤＨＣの活性領域は、第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２の各々の活性領域から電気的に分離されることができる。
【0024】
図４は本発明の実施形態による半導体素子を説明するための平面図である。図５Ａ乃至図５Ｄは各々図４のＡ－Ａ’線、Ｂ－Ｂ’線、Ｃ－Ｃ’線、及びＤ－Ｄ’線に沿う断面図である。図４及び図５Ａ乃至図５Ｄに図示された半導体素子は、図１のシングルハイトセルＳＨＣをより具体的に示した一例である。
【0025】
図４及び図５Ａ乃至図５Ｄを参照すれば、基板１００上にシングルハイトセルＳＨＣが提供されることができる。シングルハイトセルＳＨＣ上にはロジック回路を構成するロジックトランジスタが配置されることができる。基板１００はシリコン、ゲルマニウム、シリコン－ゲルマニウム等を含む半導体基板であるか、或いは化合物半導体基板であり得る。一例として、基板１００はシリコン基板であり得る。
【0026】
基板１００は第１ＰＭＯＳＦＥＴ領域ＰＲ及び第１ＮＭＯＳＦＥＴ領域ＮＲを含むことができる。第１ＰＭＯＳＦＥＴ領域ＰＲ及び第１ＮＭＯＳＦＥＴ領域ＮＲの各々は第２方向Ｄ２に延びることができる。
【0027】
基板１００の上部に形成されたトレンチＴＲによって第１活性パターンＡＰ１及び第２活性パターンＡＰ２が定義されることができる。第１活性パターンＡＰ１はＰＭＯＳＦＥＴ領域ＰＲ上に提供されることができ、第２活性パターンＡＰ２はＮＭＯＳＦＥＴ領域上に提供されることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は第２方向Ｄ２に延びることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は基板１００の一部として、垂直に突出された部分であり得る。
【0028】
基板１００上に素子分離膜ＳＴが提供されることができる。素子分離膜ＳＴはトレンチＴＲを満たすことができる。素子分離膜ＳＴはシリコン酸化膜を含むことができる。素子分離膜ＳＴは後述する第１及び第２チャンネルパターンＣＨ１、ＣＨ２を覆わないことができる。
【0029】
第１及び第２活性パターンＡＰ１、ＡＰ２と素子分離膜ＳＴとの間にライナー膜ＦＬが介在されることができる。ライナー膜ＦＬは第１及び第２活性パターンＡＰ１、ＡＰ２の各々の側壁を直接覆うことができる。換言すれば、ライナー膜ＦＬはトレンチＴＲの側壁を直接覆うことができる。ライナー膜ＦＬはトレンチＴＲの底面を直接覆うことができる。例えば、ライナー膜ＦＬはシリコン酸化膜、シリコン窒化膜、又はこれらの組合せを含むことができる。
【0030】
第１活性パターンＡＰ１上に第１チャンネルパターンＣＨ１が提供されることができる。第２活性パターンＡＰ２上に第２チャンネルパターンＣＨ２が提供されることができる。第１チャンネルパターンＣＨ１及び第２チャンネルパターンＣＨ２の各々は、順に積層された第１半導体パターンＳＰ１、第２半導体パターンＳＰ２、及び第３半導体パターンＳＰ３を含むことができる。第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は垂直方向（即ち、第３方向Ｄ３）に互いに離隔されることができる。半導体パターンの最下部に第１半導体パターンＳＰ１が形成されることができ、半導体パターンの最上部には第３半導体パターンＳＰ３が形成されることができる。
【0031】
第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。例えば、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々は結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）、より具体的に単結晶シリコンを含むことができる。本発明の一実施形態として、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は積層されたナノシートであり得る。
【0032】
第１活性パターンＡＰ１上に複数の第１ソース／ドレインパターンＳＤ１が提供されることができる。第１活性パターンＡＰ１の上部に複数の第１リセスＲＳ１が形成されることができる。第１ソース／ドレインパターンＳＤ１が第１リセスＲＳ１内に各々提供されることができる。第１ソース／ドレインパターンＳＤ１は第１導電型（例えば、ｐ型）の不純物領域であり得る。一対の第１ソース／ドレインパターンＳＤ１の間に第１チャンネルパターンＣＨ１が介在されることができる。換言すれば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第１ソース／ドレインパターンＳＤ１を互いに連結することができる。
【0033】
第２活性パターンＡＰ２上に複数の第２ソース／ドレインパターンＳＤ２が提供されることができる。第２活性パターンＡＰ２の上部に複数の第２リセスＲＳ２が形成されることができる。第２ソース／ドレインパターンＳＤ２が第２リセスＲＳ２内に各々提供されることができる。第２ソース／ドレインパターンＳＤ２は第２導電型（例えば、ｎ型）の不純物領域であり得る。一対の第２ソース／ドレインパターンＳＤ２の間に第２チャンネルパターンＣＨ２が介在されることができる。換言すれば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第２ソース／ドレインパターンＳＤ２を互いに連結することができる。
【0034】
第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２は選択的エピタキシャル成長（ＳＥＧ）工程で形成されたエピタキシャルパターンであり得る。一例として、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の上面は、第３半導体パターンＳＰ３の上面より高いことができる。他の例として、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の中で少なくとも１つの上面は、第３半導体パターンＳＰ３の上面と実質的に同一なレベルに位置することができる。
【0035】
本発明の一実施形態として、第１ソース／ドレインパターンＳＤ１は基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素を含むことができる。例えば、第１ソース／ドレインパターンＳＤ１はシリコン（Ｓｉ）及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で少なくとも１つを含むことができる。したがって、一対の第１ソース／ドレインパターンＳＤ１は、それらの間の第１チャンネルパターンＣＨ１に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を提供することができる。第２ソース／ドレインパターンＳＤ２は基板１００と同一な半導体元素を含むことができる。例えば、第２ソース／ドレインパターンＳＤ２はシリコン－ヒ素（ＳｉＡｓ）及びシリコン－リン（ＳｉＰ）の中で少なくとも１つを含むことができる。
【0036】
本発明の一実施形態として、第１ソース／ドレインパターンＳＤ１の側壁は凸凹のエンボッシング形状を有することができる。換言すれば、第１ソース／ドレインパターンＳＤ１の側壁は波模様のプロファイルを有することができる。第１ソース／ドレインパターンＳＤ１の側壁は後述するゲート電極ＧＥの第１乃至第３部分ＰＯ１、ＰＯ２、ＰＯ３に向かって突出されることができる。
【0037】
第１及び第２チャンネルパターンＣＨ１、ＣＨ２上にゲート電極ＧＥが提供されることができる。各々のゲート電極ＧＥは第１及び第２チャンネルパターンＣＨ１、ＣＨ２を横切り、第１方向Ｄ１に延びることができる。各々のゲート電極ＧＥは第１及び第２チャンネルパターンＣＨ１、ＣＨ２と垂直に重畳されることができる。ゲート電極ＧＥは第１ピッチに従って第２方向Ｄ２に配列されることができる。
【0038】
ゲート電極ＧＥは、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間に介在された第１部分ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に介在された第２部分ＰＯ２、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間に介在された第３部分ＰＯ３、及び第３半導体パターンＳＰ３上の第４部分ＰＯ４を含むことができる。
【0039】
図５Ｄを再び参照すれば、ゲート電極ＧＥは第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷ上に提供されることができる。換言すれば、本実施形態によるトランジスタは、ゲート電極ＧＥがチャンネルを３次元的に囲む３次元電界効果トランジスタ（例えば、ＭＢＣＦＥＴ又はＧＡＡＦＥＴ）であり得る。
【0040】
ＮＭＯＳＦＥＴ領域上で、ゲート電極ＧＥの第１乃至第３部分ＰＯ１、ＰＯ２、ＰＯ３と第２ソース／ドレインパターンＳＤ２との間に内側スペーサーＩＳＰが各々介在されることができる。ゲート電極ＧＥの第１乃至第３部分ＰＯ１、ＰＯ２、ＰＯ３の各々は、内側スペーサーＩＳＰを介して第２ソース／ドレインパターンＳＤ２から離隔されることができる。内側スペーサーＩＳＰはゲート電極ＧＥからの漏洩電流を防止することができる。
【0041】
図４及び図５Ａ乃至図５Ｄを再び参照すれば、ゲート電極ＧＥの第４部分ＰＯ４の両側壁上に一対のゲートスペーサーＧＳが各々配置されることができる。ゲートスペーサーＧＳはゲート電極ＧＥに沿って第１方向Ｄ１に延びることができる。ゲートスペーサーＧＳの上面はゲート電極ＧＥの上面より高いことができる。ゲートスペーサーＧＳの上面は後述する第１層間絶縁膜１１０の上面と共面をなすことができる。一実施形態として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の実施形態として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つで成された多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
【0042】
ゲート電極ＧＥ上にゲートキャッピングパターンＧＰが提供されることができる。ゲートキャッピングパターンＧＰはゲート電極ＧＥに沿って第１の方向Ｄ１に延びることができる。ゲートキャッピングパターンＧＰは後述する第１及び第２層間絶縁膜１１０、１２０に対してエッチング選択性がある物質を含むことができる。具体的に、ゲートキャッピングパターンＧＰはＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。
【0043】
ゲート電極ＧＥと第１チャンネルパターンＣＨ１との間及びゲート電極ＧＥと第２チャンネルパターンＣＨ２との間にゲート絶縁膜ＧＩが介在されることができる。ゲート絶縁膜ＧＩは、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷを覆うことができる。ゲート絶縁膜ＧＩは、ゲート電極ＧＥ下の素子分離膜ＳＴの上面を覆うことができる。
【0044】
本発明の一実施形態として、ゲート絶縁膜ＧＩはシリコン酸化膜、シリコン酸化窒化膜、及び／又は高誘電膜を含むことができる。前記高誘電膜は、シリコン酸化膜より誘電率が高い高誘電率物質を含むことができる。一例として、前記高誘電率物質はハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムジルコニウム酸化物、ハフニウムタンタル酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含むことができる。
【0045】
ゲート電極ＧＥは、第１電極パターン、及び前記第１電極パターン上の第２電極パターンを含むことができる。第１電極パターンはゲート絶縁膜ＧＩ上に提供されて、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３に隣接することができる。第１電極パターンはトランジスタの閾値電圧を調節する仕事関数金属を含むことができる。第１電極パターンの厚さ及び組成を調節して、トランジスタの目的とする閾値電圧を達成することができる。例えば、ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は仕事関数金属である第１電極パターンで構成されることができる。
【0046】
第１電極パターンは金属窒化膜を含むことができる。例えば、第１電極パターンはチタニウム（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された少なくとも１つの金属及び窒素（Ｎ）を含むことができる。さらに、第１電極パターンは炭素（Ｃ）をさらに含んでもよい。第１電極パターンは、積層された複数の仕事関数金属膜を含むことができる。
【0047】
第２電極パターンは第１電極パターンに比べて抵抗が低い金属を含むことができる。例えば、第２電極パターンはタングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、及びタンタル（Ｔａ）で成された群で選択された少なくとも１つの金属を含むことができる。例えば、ゲート電極ＧＥの外側電極ＰＯ４は第１電極パターン及び第１電極パターン上の第２電極パターンを含むことができる。
【0048】
基板１００上に第１層間絶縁膜１１０が提供されることができる。第１層間絶縁膜１１０はゲートスペーサーＧＳ及び第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２を覆うことができる。第１層間絶縁膜１１０の上面は、ゲートキャッピングパターンＧＰの上面及びゲートスペーサーＧＳの上面と実質的に共面をなすことができる。第１層間絶縁膜１１０上に、ゲートキャッピングパターンＧＰを覆う第２層間絶縁膜１２０が配置されることができる。第２層間絶縁膜１２０上に第３層間絶縁膜１３０が提供されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が提供されることができる。一例として、第１乃至第４層間絶縁膜１１０－１４０はシリコン酸化膜を含むことができる。
【0049】
シングルハイトセルＳＨＣは第２方向Ｄ２に互いに対向する第１境界ＢＤ１及び第２境界ＢＤ２を有することができる。第１及び第２境界ＢＤ１、ＢＤ２は第１方向Ｄ１に延びることができる。シングルハイトセルＳＨＣは第１方向Ｄ１に互いに対向する第３境界ＢＤ３及び第４境界ＢＤ４を有することができる。第３及び第４境界ＢＤ３、ＢＤ４は第２方向Ｄ２に延びることができる。
【0050】
シングルハイトセルＳＨＣの両側に第２方向Ｄ２に互いに対向する一対の分離構造体ＤＢが提供されることができる。例えば、一対の分離構造体ＤＢはシングルハイトセルＳＨＣの第１及び第２境界ＢＤ１、ＢＤ２上に各々提供されることができる。分離構造体ＤＢは第１方向Ｄ１にゲート電極ＧＥと平行に延びることができる。分離構造体ＤＢとそれに隣接するゲート電極ＧＥとの間のピッチは前記第１ピッチと同一であることができる。
【0051】
分離構造体ＤＢは第１及び第２層間絶縁膜１１０、１２０を貫通して、第１及び第２活性パターンＡＰ１、ＡＰ２の内部に延びることができる。分離構造体ＤＢは第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部を貫通することができる。分離構造体ＤＢは、シングルハイトセルＳＨＣの活性領域を隣接する他のセルの活性領域から電気的に分離させることができる。
【0052】
第１及び第２層間絶縁膜１１０、１２０を貫通して第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と各々電気的に連結される活性コンタクトＡＣが提供されることができる。一対の活性コンタクトＡＣが、ゲート電極ＧＥの両側に各々提供されることができる。平面視において、活性コンタクトＡＣは第１方向Ｄ１に延びるバー形状を有することができる。
【0053】
活性コンタクトＡＣは自己整列されたコンタクト（ｓｅｌｆ－ａｌｉｇｎｅｄ ｃｏｎａｔａｃｔ）であり得る。換言すれば、活性コンタクトＡＣはゲートキャッピングパターンＧＰ及びゲートスペーサーＧＳを利用して自己整列的に形成されることができる。例えば、活性コンタクトＡＣはゲートスペーサーＧＳの側壁の少なくとも一部を覆うことができる。図示されなかったが、活性コンタクトＡＣは、ゲートキャッピングパターンＧＰの上面の一部を覆うことができる。
【0054】
第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと各々電気的に連結されるゲートコンタクトＧＣが提供されることができる。平面視において、ゲートコンタクトＧＣは、第１活性領域ＡＲ１及び第２活性領域ＡＲ２に各々重畳されるように配置されることができる。一例として、ゲートコンタクトＧＣが第２活性パターンＡＰ２上に提供されることができる。
【0055】
ゲートコンタクトＧＣは、導電パターンＦＭ及び導電パターンＦＭを囲むバリアーパターンＢＭを含むことができる。例えば、導電パターンＦＭはアルミニウム、銅、タングステン、モリブデン、及びコバルトの中で少なくとも１つの金属を含むことができる。バリアーパターンＢＭは導電パターンＦＭの側壁及び底面を覆うことができる。バリアーパターンＢＭは金属膜／金属窒化膜を含むことができる。前記金属膜はチタニウム、タンタル、タングステン、ニッケル、コバルト、及び白金の中で少なくとも１つを含むことができる。前記金属窒化膜はチタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、ニッケル窒化膜（ＮｉＮ）、コバルト窒化膜（ＣｏＮ）、及び白金窒化膜（ＰｔＮ）の中で少なくとも１つを含むことができる。
【0056】
第３層間絶縁膜１３０内に第１金属層Ｍ１が提供されることができる。例えば、第１金属層Ｍ１は第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第１配線Ｍ１＿Ｉを含むことができる。第１金属層Ｍ１の配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｉの各々は第２方向Ｄ２に互いに平行に延びることができる。
【0057】
具体的に、第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２はシングルハイトセルＳＨＣの第３及び第４境界ＢＤ３、ＢＤ４上に各々提供されることができる。第１パワー配線Ｍ１＿Ｒ１は第３境界ＢＤ３に沿って第２方向Ｄ２に延びることができる。第２パワー配線Ｍ１＿Ｒ２は第４境界ＢＤ４に沿って第２方向Ｄ２に延びることができる。
【0058】
第１金属層Ｍ１の第１配線Ｍ１＿Ｉは第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第１金属層Ｍ１の第１配線Ｍ１＿Ｉは第２ピッチで第１方向Ｄ１に沿って配列されることができる。前記第２ピッチは前記第１ピッチより小さいことができる。第１配線Ｍ１＿Ｉの各々の線幅は、第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の各々の線幅より小さいことができる。
【0059】
第１金属層Ｍ１は、第１ビアＶＩ１をさらに含むことができる。第１ビアＶＩ１は第１金属層Ｍ１の配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｉ下に各々提供されることができる。第１ビアＶＩ１を通じて活性コンタクトＡＣと第１金属層Ｍ１の配線が互いに電気的に連結されることができる。第１ビアＶＩ１を通じてゲートコンタクトＧＣと第１金属層Ｍ１の配線が互いに電気的に連結されることができる。
【0060】
第１金属層Ｍ１の配線とその下の第１ビアＶＩ１は互いに各々別の工程で形成されることができる。換言すれば、第１金属層Ｍ１の配線及び第１ビアＶＩ１の各々はシングルダマシン工程で形成されることができる。本実施形態による半導体素子は、２０ｎｍ未満のプロセスを利用して形成されたものであり得る。
【0061】
第４層間絶縁膜１４０内に第２金属層Ｍ２が提供されることができる。第２金属層Ｍ２は複数の第２配線Ｍ２＿Ｉを含むことができる。第２金属層Ｍ２の第２配線Ｍ２＿Ｉの各々は第１方向Ｄ１に延びるライン形状又はバー形状を有することができる。換言すれば、第２配線Ｍ２＿Ｉは第１方向Ｄ１に互いに平行に延びることができる。
【0062】
第２金属層Ｍ２は、第２配線Ｍ２＿Ｉ下に各々提供された第２ビアＶＩ２をさらに含むことができる。第２ビアＶＩ２を通じて第１金属層Ｍ１の配線と第２金属層Ｍ２の配線が互いに電気的に連結されることができる。一例として、第２金属層Ｍ２の配線とその下の第２ビアＶＩ２はデュアルダマシン工程で共に形成されることができる。
【0063】
第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は互いに同一であるか、或いは異なる導電物質を含むことができる。例えば、第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は、アルミニウム、銅、タングステン、モリブデン、ルテニウム、及びコバルトの中で選択された少なくとも１つの金属物質を含むことができる。図示されなかったが、第４層間絶縁膜１４０上に積層された金属層（例えば、Ｍ３、Ｍ４、Ｍ５．．．）が追加で配置されることができる。前記積層された金属層の各々はセル間のルーティングのための配線を含むことができる。
【0064】
図６、図７、及び図８を参照して活性コンタクトＡＣ及び第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２について、より詳細に説明する。図６は図５ＡのＭ領域の実施形態を示した拡大図である。図７は図５ＢのＮ領域の実施形態を示した拡大図である。図８は図５ＣのＡ領域の実施形態を示した拡大図である。
【0065】
図６を参照すれば、第１ソース／ドレインパターンＳＤ１はバッファ層ＢＦＬ及び前記バッファ層ＢＦＬ上のメイン層ＭＡＬを含むことができる。バッファ層ＢＦＬは第１リセスＲＳ１の内側壁を覆うことができる。バッファ層ＢＦＬは、第１リセスＲＳ１のプロファイルに沿ってＵ字形状を有することができる。
【0066】
バッファ層ＢＦＬは基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。バッファ層ＢＦＬは相対的に低濃度のゲルマニウム（Ｇｅを）含有することができる。本発明の他の実施形態として、バッファ層ＢＦＬはゲルマニウム（Ｇｅ）を除いたシリコン（Ｓｉ）のみを含有してもよい。例えば、バッファ層ＢＦＬのゲルマニウム（Ｇｅ）の濃度は０ａｔ％乃至３０ａｔ％であり得る。メイン層ＭＡＬは相対的に高濃度のゲルマニウム（Ｇｅ）を含むことができる。メイン層ＭＡＬのゲルマニウム（Ｇｅ）濃度はバッファ層ＢＦＬのゲルマニウム（Ｇｅ）濃度より高いことができる。例えば、メイン層ＭＡＬのゲルマニウム（Ｇｅ）の濃度は３０ａｔ％乃至７０ａｔ％であり得る。
【0067】
第１ソース／ドレインパターンＳＤ１上に活性コンタクトＡＣが形成されることができる。活性コンタクトＡＣの下面は、最上位の半導体パターンＳＰ３の上面より低いことができる。活性コンタクトＡＣの下部は第１リセスＲＳ１内に提供されることができる。第１ソース／ドレインパターンＳＤ１と活性コンタクトＡＣとの間に第１シリコン層ＳＬ１及び第１シリサイド層ＳＣ１が提供されることができる。具体的に、第１シリコン層ＳＬ１はバッファ層ＢＦＬ及びメイン層ＭＡＬ上に提供されることができる。第１シリコン層ＳＬ１と活性コンタクトＡＣとの間に第１シリサイド層ＳＣ１が提供されることができる。
【0068】
活性コンタクトＡＣは、第１シリサイド層ＳＣ１を通じてソース／ドレインパターンＳＤ１、ＳＤ２と電気的に連結されることができる。例えば、第１シリサイド層ＳＣ１はチタニウム－シリサイド、タンタル－シリサイド、タングステン－シリサイド、ニッケル－シリサイド、及びコバルト－シリサイドの中で少なくとも１つを含むことができる。第１シリサイド層ＳＣ１は不純物でドーピングされることができる。第１シリサイド層ＳＣ１は活性コンタクトＡＣと隣接する部分であるほど、不純物の濃度が増加することができる。第１シリコン層ＳＬ１及び第１ソース／ドレインパターンＳＤ１も不純物でドーピングされることができ、第１シリサイド層ＳＣ１と隣接する部分であるほど、不純物の濃度が増加することができる。前記不純物は、Ｂ（ホウ素）、Ｇａ（ガリウム）、及びＩｎ（インジウム）の中で少なくとも１つを含むことができる。
【0069】
図８を参照すれば、活性コンタクトＡＣは第１ソース／ドレインパターンＳＤ１の上面から両側壁に延長されることができる。活性コンタクトＡＣは第１ソース／ドレインパターンＳＤ１の上面及び両側壁を覆うラップ－アラウンド（Ｗｒａｐ－ａｒｏｕｎｄ）構造であり得る。
【0070】
第１ソース／ドレインパターンＳＤ１の側壁は第１面ＳＰＷ１及び第２面ＳＰＷ２を含むことができる。第１面ＳＰＷ１及び第２面ＳＰＷ２は互いに会って第１ソース／ドレインパターンＳＤ１の頂点を定義することができる。第１面ＳＰＷ１の勾配と第２面ＳＰＷ２の勾配の中でいずれか１つは正の勾配であり、他の１つは負の勾配であり得る。
【0071】
活性コンタクトＡＣは第１面ＳＰＷ１を覆う第１拡張部ＡＣ１ａ及び第２面ＳＰＷ２を覆う第２拡張部ＡＣ１ｂを含むことができる。第１拡張部ＡＣ１ａは第１勾配を有し、第１面ＳＰＷ１に沿って延び、第２拡張部ＡＣ１ｂは第２勾配を有し、第２面ＳＰＷ２に沿って延びることができる。第１勾配と第２勾配の中でいずれか１つは正の勾配であり、他の１つは負の勾配であり得る。したがって、活性コンタクトＡＣは第１ソース／ドレインパターンＳＤ１の両側壁に沿って延びることができる。後述する第１層Ｌ１、第２層Ｌ２及び停止膜ＳＴＬも、活性コンタクトの第１及び第２拡張部ＡＣ１ａ、ＡＣ１ｂのように第１ソース／ドレインパターンＳＤ１の両側壁に沿って延びることができる。
【0072】
活性コンタクトＡＣは第１ソース／ドレインパターンＳＤ１の両側壁を覆う第１部分ＡＣ１、及び第１ソース／ドレインパターンＳＤ１の上面を覆う第２部分ＡＣ２を含むことができる。第１ソース／ドレインパターンＳＤ１と活性コンタクトＡＣとの間に第１層Ｌ１が提供されることができる。第１層Ｌ１は、第１シリコン層ＳＬ１及び前記第１シリコン層ＳＬ１上の第１シリサイド層ＳＣ１を含むことができる。第１シリコン層ＳＬ１は第１ソース／ドレインパターンＳＤ１の上面及び両側壁を覆うことができる。第１シリサイド層ＳＣ１は第１シリコン層ＳＬ１の上面及び両側壁を覆うことができる。
【0073】
第１部分ＡＣ１を介して第１層Ｌ１と離隔される第２層Ｌ２が提供されることができる。第２層Ｌ２は、第２シリサイド層ＳＣ２及び前記第２シリサイド層ＳＣ２上の第２シリコン層ＳＬ２を含むことができる。第２シリサイド層ＳＣ２は第１部分ＡＣ１の外側壁を覆うことができる。前記第１部分ＡＣ１の外側壁は、第１部分ＡＣ１が第１層Ｌ１と接する面の反対側面であり得る。第２シリコン層ＳＬ２は第２シリサイド層ＳＣ２の外側壁を覆うことができる。前記第２シリサイド層ＳＣ２の外側壁は、第２シリサイド層ＳＣ２が第１部分ＡＣと接する面の反対側面であり得る。
【0074】
第２層Ｌ２の外側壁上に停止膜ＳＴＬが提供されることができる。前記第２層Ｌ２の外側壁は、第２層Ｌ２が活性コンタクトＡＣと接する側壁の反対側壁であり得る。停止膜ＳＴＬはシリコン窒化膜（ＳｉＮ）を含むことができる。
【0075】
活性コンタクトＡＣは導電パターンＦＭ及び導電パターンＦＭを囲むバリアーパターンＢＭを含むことができる。バリアーパターンＢＭは、導電パターンＦＭと第１層Ｌ１との間及び導電パターンＦＭと第２層Ｌ２との間に提供されることができる。バリアーパターンＢＭは第１シリサイド層ＳＣ１の上面及び両側壁を覆うことができる。
【0076】
例えば、導電パターンＦＭはアルミニウム、銅、タングステン、モリブデン、及びコバルトの中で少なくとも１つの金属を含むことができる。バリアーパターンＢＭは導電パターンＦＭの側壁及び底面を覆うことができる。バリアーパターンＢＭは金属膜／金属窒化膜を含むことができる。前記金属膜はチタニウム、タンタル、タングステン、ニッケル、コバルト、及び白金の中で少なくとも１つを含むことができる。前記金属窒化膜はチタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、ニッケル窒化膜（ＮｉＮ）、コバルト窒化膜（ＣｏＮ）、及び白金窒化膜（ＰｔＮ）の中で少なくとも１つを含むことができる。
【0077】
図７を参照すれば、第２ソース／ドレインパターンＳＤ２上の活性コンタクトＡＣは、前記第１ソース／ドレインパターンＳＤ１上の活性コンタクトＡＣと同一な技術的特徴を含むことができる。但し、第２ソース／ドレインパターンＳＤ２上の第１シリサイド層ＳＣ１の不純物は、Ａｓ（ヒ素）、Ｐ（リン）、及びＳｂ（アンチモン）の中で少なくとも１つを含むことができる。
【0078】
本発明によれば、活性コンタクトＡＣが第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の上面及び両側壁を覆うことができる。したがって、活性コンタクトＡＣと第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の接触面積が増加して活性コンタクトＡＣと第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２との間のコンタクト抵抗を減少させることができる。第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と活性コンタクトＡＣとの間に第１層Ｌ１、及び前記活性コンタクトＡＣを介して第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２と離隔される第２層Ｌ２が形成されることができる。前記第１及び第２シリサイド層ＳＣ１、ＳＣ２の各々は不純物でドーピングされることによって、活性コンタクトＡＣと第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２との間のコンタクト抵抗をさらに減少させることができる。結果的に、本発明が適用された半導体素子は信頼性が向上され電気的特性が向上されることができる。
【0079】
図９Ａ乃至図１８は本発明の実施形態による半導体素子の製造方法を説明するための断面図である。図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、及び図１４Ａは図４のＡ－Ａ’線に沿う断面図である。図１１Ｂ、図１２Ｂ、図１３Ｂ、及び図１４Ｂは図４のＢ－Ｂ’線に沿う断面図である。図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ａ、図１６Ａ、及び図１８は図４のＣ－Ｃ’線に沿う断面図である。図９Ｂ、図１０Ｂ、図１３Ｄ、及び図１４Ｄは図４のＤ－Ｄ’線に沿う断面図である。
【0080】
図１２Ｄ及び図１２Ｅは各々図１２ＡのＭ領域及び図１２ＢのＮ領域を示した拡大図である。図１５Ｂ及び図１５Ｃは図６に示した第１ソース／ドレインパターンＳＤ１を形成するための製造方法を説明するための図面である。図１６Ｂ及び図１６Ｃは図７に示した第２ソース／ドレインパターンＳＤ２を形成するための製造方法を説明するための図面である。図１６Ｄ及び図１７は図８に示した第１ソース／ドレインパターンＳＤ１を形成するための製造方法を説明するための図面である。
【0081】
図９Ａ及び図９Ｂを参照すれば、ＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲを含む基板１００が提供されることができる。基板１００上に互いに交互に積層された活性層ＡＣＬ及び犠牲層ＳＡＬが形成されることができる。活性層ＡＣＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で１つを含むことができ、犠牲層ＳＡＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で他の１つを含むことができる。
【0082】
犠牲層ＳＡＬは活性層ＡＣＬに対してエッチング選択比を有することができる物質を含むことができる。例えば、活性層ＡＣＬはシリコン（Ｓｉ）を含むことができ、犠牲層ＳＡＬはシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。犠牲層ＳＡＬの各々のゲルマニウム（Ｇｅ）の濃度は１０ａｔ％乃至５０ａｔ％であり得る。
【0083】
基板１００のＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲ上にマスクパターンが各々形成されることができる。前記マスクパターンは第２方向Ｄ２に延びるライン形状又はバー（ｂａｒ）形状を有することができる。
【0084】
前記マスクパターンをエッチングマスクとしてパターニング工程を遂行して、第１活性パターンＡＰ１及び第２活性パターンＡＰ２を定義するトレンチＴＲが形成されることができる。第１活性パターンＡＰ１及び第２活性パターンＡＰ２はＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲ上に各々形成されることができる。
【0085】
各々の第１及び第２活性パターンＡＰ１、ＡＰ２上に積層パターンＳＴＰが形成されることができる。積層パターンＳＴＰは互いに交互に積層された活性層ＡＣＬ及び犠牲層ＳＡＬを含むことができる。積層パターンＳＴＰは前記パターニング工程の間に第１及び第２活性パターンＡＰ１、ＡＰ２と共に形成されることができる。
【0086】
トレンチＴＲを満たす素子分離膜ＳＴが形成されることができる。ライナー膜ＦＬ上に素子分離膜ＳＴが形成されることができる。具体的に、基板１００の全面上に第１及び第２活性パターンＡＰ１、ＡＰ２及び積層パターンＳＴＰを覆う絶縁膜が形成されることができる。積層パターンＳＴＰが露出される時まで前記絶縁膜をリセスして、素子分離膜ＳＴが形成されることができる。
【0087】
素子分離膜ＳＴはシリコン酸化膜のような絶縁材料を含むことができる。積層パターンＳＴＰは素子分離膜ＳＴ上に露出されることができる。換言すれば、積層パターンＳＴＰは素子分離膜ＳＴ上に垂直に突出されることができる。
【0088】
図１０Ａ及び図１０Ｂを参照すれば、基板１００上に積層パターンＳＴＰを横切る犠牲パターンＰＰが形成されることができる。各々の犠牲パターンＰＰは第１方向Ｄ１に延びるライン形状（ｌｉｎｅ ｓｈａｐｅ）又はバー形状（ｂａｒ ｓｈａｐｅ）で形成されることができる。犠牲パターンＰＰは第１ピッチで第２方向Ｄ２に沿って配列されることができる。
【0089】
具体的に、犠牲パターンＰＰを形成することは、基板１００の全面上に犠牲膜を形成すること、前記犠牲膜上にハードマスクパターンＭＰを形成すること、ハードマスクパターンＭＰをエッチングマスクとして前記犠牲膜をパターニングすることを含むことができる。前記犠牲膜はポリシリコンを含むことができる。
【0090】
犠牲パターンＰＰの各々の両側壁上に一対のゲートスペーサーＧＳが形成されることができる。ゲートスペーサーＧＳを形成することは、基板１００の全面上にゲートスペーサー膜をコンフォーマルに形成すること、前記ゲートスペーサー膜を異方性エッチングすることを含むことができる。前記ゲートスペーサー膜はＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の例として、前記ゲートスペーサー膜はＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つを含む多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）であり得る。
【0091】
図１１Ａ乃至図１１Ｃを参照すれば、第１活性パターンＡＰ１上の積層パターンＳＴＰ内に第１リセスＲＳ１が形成されることができる。第２活性パターンＡＰ２上の積層パターンＳＴＰ内に第２リセスＲＳ２が形成されることができる。第１及び第２リセスＲＳ１、ＲＳ２を形成する間に、第１及び第２活性パターンＡＰ１、ＡＰ２の各々の両側上の素子分離膜ＳＴがさらにリセスされることができる（図１１Ｃ参照）。
【0092】
具体的に、ハードマスクパターンＭＰ及びゲートスペーサーＧＳをエッチングマスクとして第１活性パターンＡＰ１上の積層パターンＳＴＰをエッチングして、第１リセスＲＳ１が形成されることができる。第１リセスＲＳ１は、一対の犠牲パターンＰＰの間に形成されることができる。第１リセスＲＳ１を形成することは、露出された犠牲層ＳＡＬに対する選択的エッチング工程を追加で遂行することを含むことができる。したがって、第１リセスＲＳ１は波形状の内側壁を有することができる。
【0093】
第２活性パターンＡＰ２上の積層パターンＳＴＰ内の第２リセスＲＳ２は、第１リセスＲＳ１を形成することと同一な方法で形成されることができる。但し、第２リセスＲＳ２を形成することは、犠牲層ＳＡＬがリセスされた領域内に内側スペーサーＩＳＰを形成することをさらに含むことができる。結果的に、第２リセスＲＳ２の内側壁は、第１リセスＲＳ１の内側壁のように波模様を有しなくなり得る。
【0094】
活性層ＡＣＬから、互いに隣接する第１リセスＲＳ１の間に順に積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が形成されることができる。活性層ＡＣＬから、互いに隣接する第２リセスＲＳ２の間に順に積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が形成されることができる。したがって、半導体パターンの最下部に第１半導体パターンＳＰ１が形成されることができ、半導体パターンの最上部には第３半導体パターンＳＰ３が形成されることができる。互いに隣接する第１リセスＲＳ１の間の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第１チャンネルパターンＣＨ１を構成することができる。互いに隣接する第２リセスＲＳ２の間の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第２チャンネルパターンＣＨ２を構成することができる。
【0095】
図１２Ａ乃至図１２Ｅを参照すれば、第１リセスＲＳ１内に第１ソース／ドレインパターンＳＤ１が各々形成されることができる。図１２Ｄ及び図１２Ｅはそれぞれ図１２ＡのＭ領域及び図１２ＢのＮ領域を示した拡大図である。
【0096】
図１２Ａ及び図１２Ｄを参照すれば、第１リセスＲＳ１の内側壁をシード層（ｓｅｅｄ ｌａｙｅｒ）とするＳＥＧ工程を遂行して、バッファ層ＢＦＬが形成されることができる。バッファ層ＢＦＬは、第１リセスＲＳ１によって露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３及び基板１００をシードとして成長されることができる。一例として、前記ＳＥＧ工程は化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含むことができる。
【0097】
バッファ層ＢＦＬは基板１００の半導体元素の格子定数より大きい格子定数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。バッファ層ＢＦＬは相対的に低濃度のゲルマニウム（Ｇｅ）を含有することができる。本発明の他の実施形態として、バッファ層ＢＦＬはゲルマニウム（Ｇｅ）を除いたシリコン（Ｓｉ）のみを含有してもよい。バッファ層ＢＦＬのゲルマニウム（Ｇｅ）の濃度は０ａｔ％乃至３０ａｔ％であり得る。
【0098】
バッファ層ＢＦＬ上にＳＥＧ工程を遂行して、メイン層ＭＡＬが形成されることができる。メイン層ＭＡＬは第１リセスＲＳ１を完全に満たすように形成されることができる。メイン層ＭＡＬは相対的に高濃度のゲルマニウム（Ｇｅ）を含有することができる。一例として、メイン層ＭＡＬのゲルマニウム（Ｇｅ）の濃度は３０ａｔ％乃至７０ａｔ％であり得る。
【0099】
バッファ層ＢＦＬ及びメイン層ＭＡＬを形成する間に、第１ソース／ドレインパターンＳＤ１がｐ型を有するようにする不純物（例えば、ボロン、ガリウム、又はインジウム）がインサイチュ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第１ソース／ドレインパターンＳＤ１が形成された後に、第１ソース／ドレインパターンＳＤ１に不純物が注入されることができる。
【0100】
第２リセスＲＳ２内に第２ソース／ドレインパターンＳＤ２が各々形成されることができる。具体的に、第２ソース／ドレインパターンＳＤ２は第２リセスＲＳ２の内側壁をシード層とするＳＥＧ工程を遂行して形成されることができる。一例として、第２ソース／ドレインパターンＳＤ２は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。
【0101】
第２ソース／ドレインパターンＳＤ２が形成される間に、第２ソース／ドレインパターンＳＤ２がｎ型を有するようにする不純物（例えば、リン、ヒ素、又はアンチモン）がインサイチュ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第２ソース／ドレインパターンＳＤ２が形成された後に、第２ソース／ドレインパターンＳＤ２に不純物が注入されることができる。
【0102】
図１２Ｃ乃至図１２Ｄを参照すれば、バッファ層ＢＦＬ及びメイン層ＭＡＬ上に第１シリコン層ＳＬ１が形成されることができる。第１シリコン層ＳＬ１は第１ソース／ドレインパターンＳＤ１の上面及び両側壁を覆うことができる。第１シリコン層ＳＬ１上にエッチングパターンＳＦ、前記エッチングパターンＳＦ上に第２シリコン層ＳＬ２が形成されることができる。エッチングパターンＳＦは第１シリコン層ＳＬ１の上面から両側壁に延びることができる。第２シリコン層ＳＬ２はエッチングパターンＳＦの上面から両側壁に延びることができる。エッチングパターンＳＦは第１シリコン層ＳＬ１及び第２シリコン層ＳＬ２の間に形成されることができる。エッチングパターンＳＦの平均厚さは第１及び第２シリコン層ＳＬ１、ＳＬ２の平均厚さより大きいことができる。
【0103】
エッチングパターンＳＦはシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。エッチングパターンＳＦのゲルマニウム（Ｇｅ）の濃度は第１及び第２シリコン層ＳＬ１、ＳＬ２より高いことができる。エッチングパターンＳＦは第１及び第２シリコン層ＳＬ１、ＳＬ２に対してエッチング選択性がある物質を含むことができる。第１及び第２シリコン層ＳＬ１、ＳＬ２はゲルマニウム（Ｇｅ）を含まなくともよい。第１シリコン層ＳＬ１と第２シリコン層ＳＬ２は実質的に同一な物質を含むことができる。
【0104】
第２シリコン層ＳＬ２上に停止膜ＳＴＬが形成されることができる。停止膜ＳＴＬは第２シリコン層ＳＬ２の上面から両側壁に延びることができる。停止膜ＳＴＬは後述する第１層間絶縁膜１１０に対してエッチング選択性がある物質を含むことができる。例えば、停止膜ＳＴＬはシリコン窒化膜（ＳｉＮ）を含むことができる。
【0105】
図１３Ａ乃至図１３Ｄを参照すれば、第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２、ハードマスクパターンＭＰ及びゲートスペーサーＧＳを覆う第１層間絶縁膜１１０が形成されることができる。一例として、第１層間絶縁膜１１０はシリコン酸化膜を含むことができる。
【0106】
犠牲パターンＰＰの上面が露出される時まで第１層間絶縁膜１１０が平坦化されることができる。第１層間絶縁膜１１０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行されることができる。前記平坦化工程の間に、ハードマスクパターンＭＰは全て除去されることができる。結果的に、第１層間絶縁膜１１０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなすことができる。
【0107】
露出された犠牲パターンＰＰが選択的に除去されることができる。犠牲パターンＰＰが除去されることによって、第１及び第２チャンネルパターンＣＨ１、ＣＨ２を露出する外側領域ＯＲＧが形成されることができる（図１３Ｄ参照）。犠牲パターンＰＰを除去することは、ポリシリコンを選択的にエッチングするエッチング液を利用した湿式エッチングを含むことができる。
【0108】
外側領域ＯＲＧを通じて露出された犠牲層ＳＡＬが選択的に除去されて、内側領域ＩＲＧが形成されることができる（図１３Ｄ参照）。具体的に、犠牲層ＳＡＬを選択的にエッチングするエッチング工程を遂行して、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３はそのまま残留させたまま犠牲層ＳＡＬのみを除去することができる。前記エッチング工程は、相対的に高いゲルマニウム濃度を有するシリコン－ゲルマニウムに対して高いエッチングレートを有することができる。例えば、前記エッチング工程はゲルマニウム濃度が１０ａｔ％より大きいシリコン－ゲルマニウムに対して高いエッチングレートを有することができる。
【0109】
前記エッチング工程の間にＰＭＯＳＦＥＴ領域ＰＲ及びＮＭＯＳＦＥＴ領域ＮＲ上の犠牲層ＳＡＬが除去されることができる。前記エッチング工程は湿式エッチングであり得る。前記エッチング工程に使用されるエッチング物質は相対的に高いゲルマニウム濃度を有する犠牲層ＳＡＬを早く除去することができる。
【0110】
図１３Ｄを再び参照すれば、犠牲層ＳＡＬが選択的に除去されることによって、各々の第１及び第２活性パターンＡＰ１、ＡＰ２上には積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３のみが残留することができる。犠牲層ＳＡＬが除去された領域を通じて第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３が各々形成されることができる。
【0111】
具体的に、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間に第１内側領域ＩＲＧ１が形成され、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に第２内側領域ＩＲＧ２が形成され、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間に第３内側領域ＩＲＧ３が形成されることができる。
【0112】
図１３Ａ乃至図１３Ｄを再び参照すれば、露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３上にゲート絶縁膜ＧＩが形成されることができる。ゲート絶縁膜ＧＩは各々の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３を囲むように形成されることができる。各々の第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内にゲート絶縁膜ＧＩが形成されることができる。外側領域ＯＲＧ内にゲート絶縁膜ＧＩが形成されることができる。
【0113】
図１４Ａ乃至図１４Ｄを参照すれば、ゲート絶縁膜ＧＩ上にゲート電極ＧＥが形成されることができる。ゲート電極ＧＥは第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３及び外側領域ＯＲＧを満たすように形成されることができる。ゲート電極ＧＥは、第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３をそれぞれ満たす第１部分ＰＯ１、第２部分ＰＯ２、及び第３部分ＰＯ３を含むことができる。ゲート電極ＧＥは、外側領域ＯＲＧを満たす第４部分ＰＯ４を含むことができる。ゲート電極ＧＥ上にゲートキャッピングパターンＧＰが形成されることができる。
【0114】
【0115】
図１５Ａ乃至図１８を参照して、活性コンタクトＡＣを形成する方法について、より詳細に説明する。図１５Ｂ及び図１５Ｃは図６に示した第１ソース／ドレインパターンＳＤ１を形成するための製造方法を説明するための図面である。
【0116】
図１５Ａ乃至図１５Ｃを参照すれば、第１及び第２層間絶縁膜１１０、１２０をエッチングして、停止膜ＳＴＬを露出する第１及び第２リセスホールＲＳＨ１、ＲＳＨ２が形成されることができる。第１リセスホールＲＳＨ１はＰＭＯＳＦＥＴ領域ＰＲ上に、第２リセスホールＲＳＨ２はＮＭＯＳＦＥＴ領域ＮＲ上に形成されることができる。第１及び第２リセスホールＲＳＨ１、ＲＳＨ２の各々の下面のレベルは停止膜ＳＴＬの上面のレベル及びエッチングパターンＳＦの上面のレベルより低いことができる。前記エッチング工程によって、停止膜ＳＴＬは除去されないとし得る。
【0117】
第１及び第２リセスホールＲＳＨ１、ＲＳＨ２が形成された後、停止膜ＳＴＬの一部及び第２シリコン層ＳＬ２の一部が除去されることができる。具体的に、第１及び第２リセスホールＲＳＨ１、ＲＳＨ２によって露出された停止膜ＳＴＬの上部及び第２シリコン層ＳＬ２の上部のみが除去されることができる。したがって、第１及び第２リセスホールＲＳＨ１、ＲＳＨ２の各々の最下面のレベルより低い位置にある停止膜ＳＴＬ及び第２シリコン層ＳＬ２は除去されずに残ることができる。停止膜ＳＴＬの上部及び第２シリコン層ＳＬ２の上部が除去されながら、第１及び第２リセスホールＲＳＨ１、ＲＳＨ２によってエッチングパターンＳＦが露出されることができる。
【0118】
図１６Ｂ及び図１６Ｃは図７に示した第２ソース／ドレインパターンＳＤ２を形成するための製造方法を説明するための図面である。図１６Ｄ及び図１７は図８に示した第１ソース／ドレインパターンＳＤ１を形成するための製造方法を説明するための図面である。
【0119】
図１６Ａ乃至図１６Ｄを参照すれば、第１及び第２リセスホールＲＳＨ１、ＲＳＨ２によって露出された前記エッチングパターンＳＦは第１エッチング工程によって除去されることができる。より具体的に、第１エッチング工程は湿式エッチング（Ｗｅｔ ｅｔｃｈ）又は乾式エッチング（Ｄｒｙ ｅｔｃｈ）であり得る。乾式エッチングはフロン（Ｆ２）、塩素（Ｃｌ２）、及び塩化水素（ＨＣｌ）の中で少なくとも１つを含むガスが使用されることができ、湿式エッチングは過酸化水素（Ｈ２Ｏ２）、酢酸（ＣＨ３ＣＯＯＨ）、及びフッ化水素（ＨＦ）の中で少なくとも１つを含む溶液が使用されることができる。
【0120】
したがって、第１及び第２リセスホールＲＳＨ１、ＲＳＨ２によって第１及び第２シリコン層ＳＬ１、ＳＬ２が露出されることができる。第１シリコン層ＳＬ１の露出された外壁ＯＷ及び第２シリコン層ＳＬ２の露出された外壁ＩＷ上に不純物が注入されドーピングされることができる。不純物はプラズマドーピング（ＰＬＡＤ、ｐｌａｓｍａ ｄｏｐｉｎｇ）法で前記外壁ＯＷ、ＩＷ上に注入されることができる。より具体的に、プラズマ状態の不純物イオンが第１及び第２シリコン層ＳＬ１、ＳＬ２の外壁ＯＷ、ＩＷ上に直接的に注入されることができる。ＰＭＯＳＦＥＴ領域ＰＲ上の不純物はＢ（ホウ素）、Ｇａ（ガリウム）及びＩｎ（インジウム）の中で少なくとも１つを含むことができる。ＮＭＯＳＦＥＴ領域ＮＲ上の不純物はＡｓ（ヒ素）、Ｐ（リン）、及びＳｂ（アンチモン）の中で少なくとも１つを含むことができる。
【0121】
図１６Ｄを参照すれば、第１及び第２シリコン層ＳＬ１、ＳＬ２の各々は外壁ＯＷ、ＩＷと隣接する部分であるほど、不純物の濃度が高いことができる。不純物を注入することによって、後述する活性コンタクトＡＣと第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２のコンタクト抵抗が減少することができる。
【0122】
図１７を参照すれば、第１シリコン層ＳＬ１の露出された外壁ＯＷ上に第１シリサイド層ＳＣ１が形成されることができる。第２シリコン層ＳＬ２の露出された外壁ＩＷ上には第２シリサイド層ＳＣ２が形成されることができる。具体的に、第１シリコン層ＳＬ１の外壁ＯＷ上に金属物質を蒸着させて第１シリサイド層ＳＣ１を形成することができる。第２シリコン層ＳＬ２の外壁ＩＷ上に金属物質を蒸着させて第２シリサイド層ＳＣ２を形成することができる。金属物質はチタニウム、タンタル、タングステン、ニッケル、及びコバルトの中で少なくとも１つを含むことができる。金属物質を蒸着させることは化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程を含むことができる。
【0123】
図１８及び図８を再び参照すれば、第１及び第２リセスホールＲＳＨ１、ＲＳＨ２の各々に活性コンタクトＡＣが形成されることができる。活性コンタクトＡＣを形成することは、バリアーパターンＢＭを形成すること及びバリアーパターンＢＭ上に導電パターンＦＭを形成することを含むことができる。バリアーパターンＢＭはコンフォーマルに形成されることができ、金属膜／金属窒化膜を含むことができる。前記金属膜はチタニウム、タンタル、タングステン、ニッケル、コバルト、及び白金の中で少なくとも１つを含むことができる。前記金属窒化膜はチタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、ニッケル窒化膜（ＮｉＮ）、コバルト窒化膜（ＣｏＮ）、及び白金窒化膜（ＰｔＮ）の中で少なくとも１つを含むことができる。導電パターンＦＭは低抵抗金属を含むことができる。例えば、導電パターンＦＭはアルミニウム、銅、タングステン、モリブデン、及びコバルトの中で少なくとも１つの金属を含むことができる。
【0124】
第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと電気的に連結されるゲートコンタクトＧＣが形成されることができる。ゲートコンタクトＧＣを形成することは活性コンタクトＡＣを形成することと同一であることができる。
【0125】
シングルハイトセルＳＨＣの第１境界ＢＤ１及び第２境界ＢＤ２に分離構造体ＤＢが各々形成されることができる。分離構造体ＤＢは、第２層間絶縁膜１２０からゲート電極ＧＥを貫通して活性パターンＡＰ１又はＡＰ２の内部に延びることができる。分離構造体ＤＢはシリコン酸化膜又はシリコン窒化膜のような絶縁材料を含むことができる。
【0126】
活性コンタクトＡＣ及びゲートコンタクトＧＣ上に第３層間絶縁膜１３０が形成されることができる。第３層間絶縁膜１３０内に第１金属層Ｍ１が形成されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が形成されることができる。第４層間絶縁膜１４０内に第２金属層Ｍ２が形成されることができる。
【0127】
図１９は本発明の他の実施形態として、図５ＣのＡ領域を示した拡大図である。図１９を参照すれば、第１及び第２活性パターンＡＰ１、ＡＰ２の側壁上のフェンス部ＦＥＰが素子分離膜ＳＴ上に突出されることができる。前記フェンス部ＦＥＰは第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部側壁上に残留するゲートスペーサーＧＳの一部分であり得る。換言すれば、本実施形態によるフェンス部ＦＥＰはゲートスペーサーＧＳと同一な絶縁材料を含むことができる。
【0128】
前記フェンス部ＦＥＰは第１及び第２ソース／ドレインパターンＳＤ１、ＳＤ２の各々の下部側壁を覆うことができる。前記フェンス部ＦＥＰの上面は第１リセスＲＳ１の底より高いことができる。この時、第１層Ｌ１の側壁はフェンス部ＦＥＰと直接接することができる。第２層Ｌ２の少なくとも一部は前記フェンス部ＦＥＰと接することができる。
【0129】
フェンス部ＦＥＰは第１及び第２シリサイド層ＳＣ１、ＳＣ２の各々の下面と直接接触することができる。フェンス部ＦＥＰは第１及び第２シリコン層ＳＬ１、ＳＬ２の各々の下面と直接的に接触することができる。フェンス部ＦＥＰはバリアーパターンＢＭの下面及び導電パターンＦＭの下面とも直接的に接触することができる。
【0130】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須の特徴を変形しなくとも他の具体的な形態に実施されることもできる。したがって、以上で記述した実施形態にはすべての面で例示的なことであり、限定的ではないことと理解しなければならない。
【符号の説明】
【0131】
１００ 基板
１１０、１２０、１３０、１４０ 層間絶縁膜
ＡＣ 活性コンタクト
ＡＰ１、ＡＰ２ 活性パターン
ＡＲ１、ＡＲ２ 活性領域
ＢＭ バリアーパターン
ＦＭ 導電パターン
ＧＣ ゲートコンタクト
ＧＰ ゲートキャッピングパターン
ＧＳ ゲートスペーサー
ＳＣ１、ＳＣ２ シリサイド層
ＳＤ１、ＳＤ２ ソース／ドレインパターン
１１０、１２０、１３０、１４０ 層間絶縁膜
ＡＣ 活性コンタクト
ＡＰ１、ＡＰ２ 活性パターン
ＡＲ１、ＡＲ２ 活性領域
ＢＭ バリアーパターン
ＦＭ 導電パターン
ＧＣ ゲートコンタクト
ＧＰ ゲートキャッピングパターン
ＧＳ ゲートスペーサー
ＳＣ１、ＳＣ２ シリサイド層
ＳＤ１、ＳＤ２ ソース／ドレインパターン
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図13A】
【図13B】
【図13C】
【図13D】
【図14A】
【図14B】
【図14C】
【図14D】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図16D】
【図17】
【図18】
【図19】