(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024159609
(43)【公開日】2024-11-08
(54)【発明の名称】半導体メモリ素子及びその製造方法
(51)【国際特許分類】
H10B 10/00 20230101AFI20241031BHJP
H01L 29/786 20060101ALI20241031BHJP
【ＦＩ】
H10B10/00
H01L29/78 613B
H01L29/78 612C
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024069066
(22)【出願日】2024-04-22
(31)【優先権主張番号】10-2023-0056019
(32)【優先日】2023-04-28
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】金 知雄
(72)【発明者】
【氏名】趙 敬熙
【テーマコード（参考）】
5F083
5F110
【Ｆターム（参考）】
5F083BS01
5F083BS13
5F083BS27
5F083GA01
5F083GA09
5F083HA02
5F083JA03
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA60
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F083PR39
5F083PR40
5F083ZA28
5F110AA01
5F110AA04
5F110BB07
5F110BB11
5F110CC10
5F110DD05
5F110EE02
5F110EE03
5F110EE04
5F110EE22
5F110FF12
5F110GG01
5F110GG04
5F110GG22
5F110GG30
5F110GG44
5F110HK02
5F110HK03
5F110HK04
5F110HM02
5F110QQ04
5F110QQ19
(57)【要約】
【課題】電気的特性及び集積度が向上された半導体メモリ素子を提供する。
【解決手段】本発明は半導体メモリ素子及びその製造方法に関し、より詳細には、第１面及び第１面に対向する第２面を含む基板、第１面上の下部活性領域、下部活性領域は下部ゲート電極及び下部ゲート電極から離隔された下部活性コンタクトを含み、下部活性領域上に積層された上部活性領域、上部活性領域は上部ゲート電極及び上部ゲート電極から離隔された上部活性コンタクトを含み、第１面上の第１金属層、及び第２面上の背面金属層を含む。背面金属層は下部ゲート電極と下部活性コンタクトを互いに電気的に連結する第１共有パッドを含み、第１金属層は上部ゲート電極と上部活性コンタクトを互いに電気的に連結する第２共有パッドを含む。
【選択図】図４
【解決手段】本発明は半導体メモリ素子及びその製造方法に関し、より詳細には、第１面及び第１面に対向する第２面を含む基板、第１面上の下部活性領域、下部活性領域は下部ゲート電極及び下部ゲート電極から離隔された下部活性コンタクトを含み、下部活性領域上に積層された上部活性領域、上部活性領域は上部ゲート電極及び上部ゲート電極から離隔された上部活性コンタクトを含み、第１面上の第１金属層、及び第２面上の背面金属層を含む。背面金属層は下部ゲート電極と下部活性コンタクトを互いに電気的に連結する第１共有パッドを含み、第１金属層は上部ゲート電極と上部活性コンタクトを互いに電気的に連結する第２共有パッドを含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１面及び前記第１面に対向する第２面を含む基板と、
前記第１面上の下部活性領域と、
前記下部活性領域上に積層された上部活性領域と、
前記第１面上の第１金属層と、
前記第２面上の背面金属層と、を含み、
前記下部活性領域は、下部ゲート電極及び前記下部ゲート電極から離隔された下部活性コンタクトを含み、
前記上部活性領域は、上部ゲート電極及び前記上部ゲート電極から離隔された上部活性コンタクトを含み、
前記背面金属層は、前記下部ゲート電極と前記下部活性コンタクトを互いに電気的に連結する第１共有パッドを含み、
前記第１金属層は、前記上部ゲート電極と前記上部活性コンタクトを互いに電気的に連結する第２共有パッドを含む半導体メモリ素子。
前記第１面上の下部活性領域と、
前記下部活性領域上に積層された上部活性領域と、
前記第１面上の第１金属層と、
前記第２面上の背面金属層と、を含み、
前記下部活性領域は、下部ゲート電極及び前記下部ゲート電極から離隔された下部活性コンタクトを含み、
前記上部活性領域は、上部ゲート電極及び前記上部ゲート電極から離隔された上部活性コンタクトを含み、
前記背面金属層は、前記下部ゲート電極と前記下部活性コンタクトを互いに電気的に連結する第１共有パッドを含み、
前記第１金属層は、前記上部ゲート電極と前記上部活性コンタクトを互いに電気的に連結する第２共有パッドを含む半導体メモリ素子。
【請求項2】
前記第１共有パッドと前記第２共有パッドは、垂直に互いに重畳される請求項１に記載の半導体メモリ素子。
【請求項3】
前記第１共有パッドの面積は、前記第２共有パッドの面積と異なる請求項２に記載の半導体メモリ素子。
【請求項4】
前記第１共有パッドは、ＳＲＡＭセルの第１インバータ出力端として使用され、
前記第２共有パッドは、前記ＳＲＡＭセルの第２インバータ出力端として使用される請求項１に記載の半導体メモリ素子。
前記第２共有パッドは、前記ＳＲＡＭセルの第２インバータ出力端として使用される請求項１に記載の半導体メモリ素子。
【請求項5】
前記背面金属層は、電源ラインをさらに含む請求項１に記載の半導体メモリ素子。
【請求項6】
前記第１金属層は、ビットラインをさらに含む請求項１に記載の半導体メモリ素子。
【請求項7】
前記下部ゲート電極と前記下部活性コンタクトとの間及び前記上部ゲート電極と前記上部活性コンタクトとの間に介在されたカッティング構造体をさらに含み、
平面視において、前記カッティング構造体は、一方向に延長されるライン形状である請求項１に記載の半導体メモリ素子。
平面視において、前記カッティング構造体は、一方向に延長されるライン形状である請求項１に記載の半導体メモリ素子。
【請求項8】
前記カッティング構造体は、前記下部活性領域及び前記上部活性領域を貫通する請求項７に記載の半導体メモリ素子。
【請求項9】
前記下部活性領域は、第１半導体パターン及び前記第１半導体パターン上の第２半導体パターンを含み、
前記下部ゲート電極は、前記第１及び第２半導体パターンを囲み、
前記上部活性領域は、第３半導体パターン及び前記第３半導体パターン上の第４半導体パターンを含み、
前記上部ゲート電極は、前記第３及び第４半導体パターンを囲む請求項１に記載の半導体メモリ素子。
前記下部ゲート電極は、前記第１及び第２半導体パターンを囲み、
前記上部活性領域は、第３半導体パターン及び前記第３半導体パターン上の第４半導体パターンを含み、
前記上部ゲート電極は、前記第３及び第４半導体パターンを囲む請求項１に記載の半導体メモリ素子。
【請求項10】
前記下部活性領域は、第１プルアップトランジスタ及び第２プルアップトランジスタを含み、
前記上部活性領域は、第１プルダウントランジスタ及び第２プルダウントランジスタを含み、
前記第１プルダウントランジスタは、前記第１プルアップトランジスタ上に積層され、
前記第２プルダウントランジスタは、前記第２プルアップトランジスタ上に積層される請求項１に記載の半導体メモリ素子。
前記上部活性領域は、第１プルダウントランジスタ及び第２プルダウントランジスタを含み、
前記第１プルダウントランジスタは、前記第１プルアップトランジスタ上に積層され、
前記第２プルダウントランジスタは、前記第２プルアップトランジスタ上に積層される請求項１に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体メモリ素子及びその製造方法に関し、より詳細にはＳＲＡＭセルを含む半導体メモリ素子及びその製造方法に関するものである。
【背景技術】
【0002】
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分されることができる。電子産業が高度に発展することに連れ、半導体素子の特性に対する要求がますます増加されている。例えば、半導体素子に対する高信頼性、高速化、及び／又は多機能化等に対して要求がますます増加されている。このような要求特性を充足させるために半導体素子内構造はますます複雑になり、また、半導体素子はますます高集積化されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１１５３８８１４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は電気的特性及び集積度が向上された半導体メモリ素子を提供することにある。
【0005】
本発明が解決しようとする他の課題は電気的特性及び集積度が向上された半導体メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の概念による半導体メモリ素子は、第１面及び前記第１面に対向する第２面を含む基板、前記第１面上の下部活性領域、前記下部活性領域は下部ゲート電極及び前記下部ゲート電極から離隔された下部活性コンタクトを含み、前記下部活性領域上に積層された上部活性領域、前記上部活性領域は上部ゲート電極及び前記上部ゲート電極から離隔された上部活性コンタクトを含み、前記第１面上の第１金属層、及び前記第２面上の背面金属層を含むことができる。前記背面金属層は前記下部ゲート電極と前記下部活性コンタクトを互いに電気的に連結する第１共有パッドを含み、前記第１金属層は前記上部ゲート電極と前記上部活性コンタクトを互いに電気的に連結する第２共有パッドを含むことができる。
【0007】
本発明の他の概念による半導体メモリ素子は、基板の上のＳＲＡＭセルを含むことができる。前記ＳＲＡＭセルは、背面金属層、前記背面金属層上の下部活性領域、前記下部活性領域上の上部活性領域、及び前記上部活性領域上の第１金属層を含むことができる。前記下部活性領域は２Ｘ２に配列された４つのＰＭＯＳＦＥＴを含み、前記上部活性領域は２Ｘ２に配列された４つのＮＭＯＳＦＥＴを含み、前記下部活性領域は第１プルアップトランジスタ及び第２プルアップトランジスタを含み、前記上部活性領域は第１プルダウントランジスタ及び第２プルダウントランジスタを含み、前記第１プルダウントランジスタは前記第１プルアップトランジスタ上に積層され、前記第２プルダウントランジスタは前記第２プルアップトランジスタ上に積層されることができる。本発明のその他の概念による半導体メモリ素子は、第１面及び前記第１面に対向する第２面を含む基板、前記第１面上の下部活性領域、前記下部活性領域は下部チャンネルパターン及び下部ソース／ドレーンパターンを含み、前記下部活性領域上に積層された上部活性領域、前記上部活性領域は上部チャンネルパターン及び上部ソース／ドレーンパターンを含み、前記下部チャンネルパターン上の下部ゲート電極、前記上部チャンネルパターン上の上部ゲート電極、前記上部ゲート電極及び前記上部ソース／ドレーンパターン上の層間絶縁膜、前記基板を貫通して前記下部ソース／ドレーンパターンに電気的に連結される下部活性コンタクト、前記層間絶縁膜を貫通して前記上部ソース／ドレーンパターンに電気的に連結される上部活性コンタクト、前記基板の前記第２面上の背面金属層、前記背面金属層と前記下部活性コンタクトを互いに電気的に連結する下部ビア、前記層間絶縁膜上の第１金属層、前記第１金属層と前記上部活性コンタクトを互いに電気的に連結する上部ビア、及び前記下部ゲート電極、前記下部活性コンタクト、前記上部ゲート電極、及び前記上部活性コンタクトを貫通するカッティング構造体を含むことができる。
【発明の効果】
【0008】
本発明によれば、ＳＲＡＭセルのノードは基板の背面と前面に各々提供された第１共有パッドと第２共有パッドを含むことができる。再び言えば、ＳＲＡＭセルの第１ノードと第２ノードが各々基板の背面と前面に分かれて配置されることによって、セル面積を減少させることができる。また、本発明のＳＲＡＭセルは２Ｘ２に配列された下部トランジスタと２Ｘ２に配列された上部トランジスタの積層構造を有することによって、セル面積を減少させ、素子の集積度を向上させることができる。
【0009】
本発明のＳＲＡＭセルの電源ライン及び接地ラインは背面配線層に提供されることができる。したがって、ＢＥＯＬ層の混雑度を低減し、ＢＥＯＬ層内の配線のサイズを増加させて、ＢＥＯＬ層内の抵抗を減少させることができる。結果的に、本発明による半導体メモリ素子の電気的特性が向上されることができる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態によるＳＲＡＭセルの等価回路図である。
【図2A】本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
【図2B】本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
【図4】本発明の実施形態による第１ビットセルを構成する層を簡略に示した斜視図である。
【図10A】本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
【図10B】本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
【図11A】本発明のその他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
【図11B】本発明のその他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
【発明を実施するための形態】
【0011】
図１は本発明の実施形態に係るＳＲＡＭセルの等価回路図である。図１を参照すれば、本発明の実施形態によるＳＲＡＭセルは第１プルアップトランジスタＴＵ１、第１プルダウントランジスタＴＤ１、第２プルアップトランジスタＴＵ２、第２プルダウントランジスタＴＤ２、第１パス－ゲートトランジスタＴＡ１、及び第２パス－ゲートトランジスタＴＡ２を含むことができる。第１及び第２プルアップトランジスタＴＵ１、ＴＵ２はＰＭＯＳトランジスタであり得る。第１及び第２プルダウントランジスタＴＤ１、ＴＤ２及び第１及び第２パス－ゲートトランジスタＴＡ１、ＴＡ２はＮＭＯＳトランジスタであり得る。
【0012】
第１プルアップトランジスタＴＵ１の第１ソース／ドレーン及び第１プルダウントランジスタＴＤ１の第１ソース／ドレーンは第１ノードＮ１に連結されることができる。第１プルアップトランジスタＴＵ１の第２ソース／ドレーンは電源ラインＶＤＤに連結されることができ、第１プルダウントランジスタＴＤ１の第２ソース／ドレーンは接地ラインＶＳＳに連結されることができる。第１プルアップトランジスタＴＵ１のゲート及び第１プルダウントランジスタＴＤ１のゲートは互いに電気的に連結されることができる。第１プルアップトランジスタＴＵ１及び第１プルダウントランジスタＴＤ１は第１インバータを構成することができる。第１プルアップ及び第１プルダウントランジスタＴＵ１、ＴＤ１の互いに連結されたゲートは第１インバータ入力端に該当することができ、第１ノードＮ１は第１インバータ出力端に該当することができる。
【0013】
第２プルアップトランジスタＴＵ２の第１ソース／ドレーン及び第２プルダウントランジスタＴＤ２の第１ソース／ドレーンは第２ノードＮ２に連結されることができる。第２プルアップトランジスタＴＵ２の第２ソース／ドレーンは電源ラインＶＤＤに連結されることができ、第２プルダウントランジスタＴＤ２の第２ソース／ドレーンは接地ラインＶＳＳに連結されることができる。第２プルアップトランジスタＴＵ２のゲート及び第２プルダウントランジスタＴＤ２のゲートは互いに電気的に連結されることができる。したがって、第２プルアップトランジスタＴＵ２及び第２プルダウントランジスタＴＤ２は第２インバータを構成することができる。第２プルアップ及び第２プルダウントランジスタＴＵ２、ＴＤ２の互いに連結されたゲートは第２インバータ入力端に該当することができ、第２ノードＮ２は第２インバータ出力端に該当することができる。
【0014】
第１及び第２インバータが結合されてラッチ構造（ｌａｔｃｈ ｓｔｒｕｃｔｕｒｅ）を構成することができる。即ち、第１プルアップ及び第１プルダウントランジスタＴＵ１、ＴＤ１のゲートが第２ノードＮ２に電気的に連結されることができ、第２プルアップ及び第２プルダウントランジスタＴＵ２、ＴＤ２のゲートが第１ノードＮ１に電気的に連結されることができる。第１パス－ゲートトランジスタＴＡ１の第１ソース／ドレーンは第１ノードＮ１に連結されることができ、第１パス－ゲートトランジスタＴＡ１の第２ソース／ドレーンは第１ビットラインＢＬ１に連結されることができる。第２パス－ゲートトランジスタＴＡ２の第１ソース／ドレーンは第２ノードＮ２に連結されることができ、第２パス－ゲートトランジスタＴＡ２の第２ソース／ドレーンは第２ビットラインＢＬ２に連結されることができる。第１及び第２パス－ゲートトランジスタＴＡ１、ＴＡ２のゲートはワードラインＷＬに電気的に接続されることができる。したがって、本発明の実施形態によるＳＲＡＭセルが具現されることができる。
【0015】
図２Ａは本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。図２Ｂは本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。図３Ａは図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。図３Ｂは図２Ａ及び図２ＢのＢ－Ｂ’線に沿う断面図である。図３Ｃは図２Ａ及び図２ＢのＣ－Ｃ’線に沿う断面図である。本実施形態による第１乃至第４ビットセルＣＥ１－ＣＥ４の各々は、図１の回路図にしたがうＳＲＡＭセルを含むことができる。
【0016】
図１、図２Ａ、図２Ｂ、図３Ａ乃至図３Ｃを参照すれば、第１面１００Ａ及び第２面１００Ｂを含む基板１００が提供されることができる。第１面１００Ａは基板１００の前面であり、第２面１００Ｂは基板１００の背面であり得る。本発明の一実施形態として、基板１００はシリコン基盤の絶縁材料を含む絶縁基板であり得る。本発明の他の実施形態として、基板１００はシリコン、ゲルマニウム、シリコンゲルマニウム等を含む半導体基板であり得る。
【0017】
基板１００の第１面１００Ａ上に順次的に積層された下部活性領域ＬＡＲ及び上部活性領域ＵＡＲを含むことができる。本発明の実施形態によれば、下部活性領域ＬＡＲはＰＭＯＳＦＥＴ領域であり、上部活性領域ＵＡＲはＮＭＯＳＦＥＴ領域であり得る。下部活性領域ＬＡＲはＦＥＯＬ層の下位ティア（ｂｏｔｔｏｍ ｔｉｅｒ）に提供されることができ、上部活性領域ＵＡＲはＦＥＯＬ層の上位ティア（ｔｏｐ ｔｉｅｒ）に提供されることができる。下部及び上部活性領域ＬＡＲ、ＵＡＲのＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴは垂直に積層されて、３次元積層トランジスタを構成することができる。
【0018】
平面視において、下部活性領域ＬＡＲは第２方向Ｄ２に延長されることができる。下部活性領域ＬＡＲは下部チャンネルパターンＬＣＨ及び下部ソース／ドレーンパターンＬＳＤを含むことができる。下部チャンネルパターンＬＣＨは、一対の下部ソース／ドレーンパターンＬＳＤの間に介在されることができる。下部チャンネルパターンＬＣＨは、一対の下部ソース／ドレーンパターンＬＳＤを互いに連結することができる。
【0019】
下部チャンネルパターンＬＣＨは、互いに離隔されて積層された第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２を含むことができる。第１及び第２半導体パターンＳＰ１、ＳＰ２の各々はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）を含むことができる。好ましくは、第１及び第２半導体パターンＳＰ１、ＳＰ２の各々は結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）を含むことができる。
【0020】
下部ソース／ドレーンパターンＬＳＤは選択的エピタキシアル成長（ＳＥＧ）工程で形成されたエピタキシアルパターンであり得る。一例として、下部ソース／ドレーンパターンＬＳＤの上面は、下部チャンネルパターンＬＣＨの第２半導体パターンＳＰ２の上面より高いことができる。
【0021】
下部ソース／ドレーンパターンＬＳＤは不純物でドーピングされて第１導電形を有することができる。一例として、第１導電形はＰ形であり得る。下部ソース／ドレーンパターンＬＳＤはシリコン（Ｓｉ）及び／又はシリコンゲルマニウム（ＳｉＧｅ）を含むことができる。
【0022】
下部ソース／ドレーンパターンＬＳＤ上に下部活性コンタクトＬＡＣが提供されることができる。下部活性コンタクトＬＡＣは下部ソース／ドレーンパターンＬＳＤと電気的に連結されることができる。本発明の一実施形態として、下部活性コンタクトＬＡＣは下部ソース／ドレーンパターンＬＳＤの下に提供されることができる。平面視において、下部活性コンタクトＬＡＣは第１方向Ｄ１に延長されるバー（ｂａｒ）形状を有することができる（図２Ｂ参照）。
【0023】
本発明の一実施形態として、下部活性コンタクトＬＡＣは銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。下部活性コンタクトＬＡＣは基板１００内に埋め込まれることができる。
【0024】
第１層間絶縁膜１１０上に第２層間絶縁膜１２０及び上部活性領域ＵＡＲが提供されることができる。上部活性領域ＵＡＲは上部チャンネルパターンＵＣＨ及び上部ソース／ドレーンパターンＵＳＤを含むことができる。上部チャンネルパターンＵＣＨは下部チャンネルパターンＬＣＨと各々垂直に重畳されることができる。上部ソース／ドレーンパターンＵＳＤは下部ソース／ドレーンパターンＬＳＤと各々垂直に重畳されることができる。上部チャンネルパターンＵＣＨは、一対の上部ソース／ドレーンパターンＵＳＤの間に介在されることができる。上部チャンネルパターンＵＣＨは、一対の上部ソース／ドレーンパターンＵＳＤを互いに連結することができる。
【0025】
上部チャンネルパターンＵＣＨは、互いに離隔されて積層された第３半導体パターンＳＰ３及び第４半導体パターンＳＰ４を含むことができる。上部チャンネルパターンＵＣＨの第３及び第４半導体パターンＳＰ３、ＳＰ４は、上述した下部チャンネルパターンＬＣＨの第１及び第２半導体パターンＳＰ１、ＳＰ２と同一な半導体物質を含むことができる。
【0026】
下部チャンネルパターンＬＣＨとその上の上部チャンネルパターンＵＣＨの間に少なくとも１つのダミーチャンネルパターンＤＳＰが介在されることができる。ダミーチャンネルパターンＤＳＰと上部チャンネルパターンＵＣＨとの間にシード層ＳＤＬが介在されることができる。
【0027】
ダミーチャンネルパターンＤＳＰは下部及び上部ソース／ドレーンパターンＬＳＤ、ＵＳＤと離隔されることができる。即ち、ダミーチャンネルパターンＤＳＰはいかなるソース／ドレーンパターンとも連結されなくともよい。ダミーチャンネルパターンＤＳＰはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）のような半導体物質を含むか、或いはシリコン酸化膜又はシリコン窒化膜のようなシリコン基盤の絶縁材料を含むことができる。本発明の一実施形態で、ダミーチャンネルパターンＤＳＰはシリコン基盤の絶縁材料を含むことができる。
【0028】
上部ソース／ドレーンパターンＵＳＤは第１層間絶縁膜１１０の上面上に提供されることができる。上部ソース／ドレーンパターンＵＳＤは選択的エピタキシアル成長（ＳＥＧ）工程で形成されたエピタキシアルパターンであり得る。一例として、上部ソース／ドレーンパターンＵＳＤの上面は、上部チャンネルパターンＵＣＨの第４半導体パターンＳＰ４の上面より高いことができる。
【0029】
上部ソース／ドレーンパターンＵＳＤは不純物でドーピングされて第２導電形を有することができる。第２導電形はＮ形であり得る。上部ソース／ドレーンパターンＵＳＤはシリコンゲルマニウム（ＳｉＧｅ）及び／又はシリコン（Ｓｉ）を含むことができる。
【0030】
第２層間絶縁膜１２０が上部ソース／ドレーンパターンＵＳＤを覆うことができる。第２層間絶縁膜１２０の上面は、後述する上部活性コンタクトＵＡＣの上面と共面をなすことができる。
【0031】
上部ソース／ドレーンパターンＵＳＤ上に上部活性コンタクトＵＡＣが提供されることができる。上部活性コンタクトＵＡＣは上部ソース／ドレーンパターンＵＳＤと電気的に連結されることができる。本発明の一実施形態として、上部活性コンタクトＵＡＣは上部ソース／ドレーンパターンＵＳＤの上に提供されることができる。平面視において、上部活性コンタクトＵＡＣは第１方向Ｄ１に延長されるバー（ｂａｒ）形状を有することができる（図２Ａ参照）。
【0032】
本発明の一実施形態として、上部活性コンタクトＵＡＣは銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。上部活性コンタクトＵＡＣは第２層間絶縁膜１２０内に提供されることができる。
【0033】
下部チャンネルパターンＬＣＨ上に下部ゲート電極ＬＧＥが各々提供されることができる。上部チャンネルパターンＵＣＨ上に上部ゲート電極ＵＧＥが各々提供されることができる。下部ゲート電極ＬＧＥは下位ティア、即ち下部活性領域ＬＡＲ内に提供されることができる。上部ゲート電極ＵＧＥは上位ティア、即ち上部活性領域ＵＡＲ内に提供されることができる。上部ゲート電極ＵＧＥは、その下の下部ゲート電極ＬＧＥと垂直に重畳されることができる。平面視において、互いに重畳される下部及び上部ゲート電極ＬＧＥ、ＵＧＥは第１方向Ｄ１に延長されるバー（ｂａｒ）形状を有することができる。
【0034】
本発明の一実施形態として、上部ゲート電極ＵＧＥと下部ゲート電極ＬＧＥとの間に分離絶縁膜ＳＰＬが介在されることができる。分離絶縁膜ＳＰＬによって上部ゲート電極ＵＧＥと下部ゲート電極ＬＧＥは互いに垂直に離隔されることができる。
【0035】
下部ゲート電極ＬＧＥは第１及び第２半導体パターンＳＰ１、ＳＰ２の各々の上面、底面、及び両側壁上に提供されることができる。上部ゲート電極ＵＧＥは第３及び第４半導体パターンＳＰ３、ＳＰ４の各々の上面、底面、及び両側壁上に提供されることができる。再び言えば、本実施形態によるトランジスタは、ゲート電極がチャンネルを３次元的に囲む３次元電界効果トランジスタ（例えば、ＭＢＣＦＥＴ又はＧＡＡＦＥＴ）を含むことができる。
【0036】
下部ゲート電極ＬＧＥは基板１００と第１半導体パターンＳＰ１との間に介在された第１部分ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に介在された第２部分ＰＯ２、及び第２半導体パターンＳＰ２とダミーチャンネルパターンＤＳＰとの間に介在された第３部分ＰＯ３を含むことができる。
【0037】
上部ゲート電極ＵＧＥは、ダミーチャンネルパターンＤＳＰ（又はシード層ＳＤＬ）と第３半導体パターンＳＰ３との間に介在された第４部分ＰＯ４、第３半導体パターンＳＰ３と第４半導体パターンＳＰ４との間に介在された第５部分ＰＯ５、及び第４半導体パターンＳＰ４上の第６部分ＰＯ６を含むことができる。
【0038】
上部ゲート電極ＵＧＥの両側壁上に一対のゲートスペーサーＧＳが各々配置されることができる。ゲートスペーサーＧＳは上部ゲート電極ＵＧＥに沿って第１方向Ｄ１に延長されることができる。ゲートスペーサーＧＳの上面は上部ゲート電極ＵＧＥの上面より高いことができる。一実施形態として、ゲートスペーサーＧＳの上面は第２層間絶縁膜１２０の上面より低いことができる。ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の例として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つで成された多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
【0039】
上部ゲート電極ＵＧＥの上面上にゲートキャッピングパターンＧＰが提供されることができる。ゲートキャッピングパターンＧＰは上部ゲート電極ＵＧＥに沿って第１方向Ｄ１に延長されることができる。例えば、ゲートキャッピングパターンＧＰはＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。
【0040】
下部ゲート電極ＬＧＥと第１及び第２半導体パターンＳＰ１、ＳＰ２の間にゲート絶縁膜ＧＩが介在されることができる。上部ゲート電極ＵＧＥと第３及び第４半導体パターンＳＰ３、ＳＰ４の間にゲート絶縁膜ＧＩが介在されることができる。下部ゲート電極ＬＧＥの最下部の第１部分ＰＯ１と基板１００との間にゲート絶縁膜ＧＩが介在されることができる。下部ゲート電極ＬＧＥの内側電極（例えば、ＰＯ１乃至ＰＯ３）と下部ソース／ドレーンパターンＬＳＤとの間にゲート絶縁膜ＧＩが介在されることができる。上部ゲート電極ＵＧＥの内側電極（例えば、ＰＯ４及びＰＯ５）と上部ソース／ドレーンパターンＵＳＤとの間にゲート絶縁膜ＧＩが介在されることができる。上部ゲート電極ＵＧＥの外側電極（例えば、ＰＯ６）とゲートスペーサーＧＳとの間にゲート絶縁膜ＧＩが介在されることができる。
【0041】
ゲート絶縁膜ＧＩはシリコン酸化膜、シリコン酸化窒化膜及び／又は高誘電膜を含むことができる。本発明の一実施形態として、ゲート絶縁膜ＧＩは半導体パターンＳＰ１－ＳＰ４の表面を直接覆うシリコン酸化膜及びシリコン酸化膜上の高誘電膜を含むことができる。再び言えば、ゲート絶縁膜ＧＩはシリコン酸化膜と高誘電膜の多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
【0042】
高誘電膜は、シリコン酸化膜より誘電常数が高い高誘電率物質を含むことができる。一例として、高誘電率物質はハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムジルコニウム酸化物、ハフニウムタンタル酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含むことができる。
【0043】
下部ゲート電極ＬＧＥは第１及び第２半導体パターンＳＰ１、ＳＰ２上の第１仕事関数金属を含むことができる。上部ゲート電極ＵＧＥは第３乃至第４半導体パターンＳＰ３、ＳＰ４上の第２仕事関数金属を含むことができる。一例として、第１仕事関数金属はＰ形の仕事関数金属として金属窒化物（例えば、ＴｉＮ）を含むことができる。第２仕事関数金属はＮ形の仕事関数金属として金属炭化物（例えば、ＴｉＣ、ＡｌＣ、又はＴｉＡｌＣ）を含むことができる。
【0044】
各々のビットセルＣＥ１－ＣＥ４の中心を横切り、第２方向Ｄ２に延長されるカッティング構造体ＬＣＴが提供されることができる。図３Ｂ及び図３Ｃを再び参照すれば、カッティング構造体ＬＣＴは上部活性コンタクトＵＡＣから下部活性コンタクトＬＡＣまで垂直に延長されることができる。カッティング構造体ＬＣＴは上部活性コンタクトＵＡＣ、上部ゲート電極ＵＧＥ、下部ゲート電極ＬＧＥ、及び下部活性コンタクトＬＡＣを貫通することができる。カッティング構造体ＬＣＴはシリコン酸化膜、シリコン窒化膜、又はこれらの組合のような絶縁材料を含むことができる。
【0045】
カッティング構造体ＬＣＴによって上部活性コンタクトＵＡＣが第１方向Ｄ１に互いに隣接する第１上部活性コンタクトＵＡＣ１及び第２上部活性コンタクトＵＡＣ２に分離されることができる。カッティング構造体ＬＣＴによって上部ゲート電極ＵＧＥが第１方向Ｄ１に互いに隣接する第１上部ゲート電極ＵＧＥ１及び第２上部ゲート電極ＵＧＥ２に分離されることができる。カッティング構造体ＬＣＴによって下部ゲート電極ＬＧＥが第１方向Ｄ１に互いに隣接する第１下部ゲート電極ＬＧＥ１及び第２下部ゲート電極ＬＧＥ２に分離されることができる。カッティング構造体ＬＣＴによって下部活性コンタクトＬＡＣが第１方向Ｄ１に互いに隣接する第１下部活性コンタクトＬＡＣ１及び第２下部活性コンタクトＬＡＣ２に分離されることができる。
【0046】
互いに垂直に重畳される上部活性コンタクトＵＡＣと下部活性コンタクトＬＡＣとの間に第１連結構造体ＣＮＳ１が提供されることができる。第１連結構造体ＣＮＳ１は上部活性コンタクトＵＡＣと下部活性コンタクトＬＡＣを互いに垂直的及び電気的に連結することができる（図３Ｂ参照）。
【0047】
互いに垂直に重畳される上部ゲート電極ＵＧＥと下部ゲート電極ＬＧＥとの間に第２連結構造体ＣＮＳ２が提供されることができる。第２連結構造体ＣＮＳ２は上部ゲート電極ＵＧＥと下部ゲート電極ＬＧＥを互いに垂直的及び電気的に連結することができる（図３Ｃ参照）。
【0048】
基板１００の第２面１００Ｂ上に下部層間絶縁膜２１０が提供されることができる。下部層間絶縁膜２１０内に背面金属層ＢＳＭが提供されることができる。背面金属層ＢＳＭは電源ラインＶＤＤ、接地ラインＶＳＳ、及び第１共有パッドＮＤ１を含むことができる。背面金属層ＢＳＭ内の各々の配線は、銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。
【0049】
背面金属層ＢＳＭ上に下部ビアＬＶＩが提供されることができる。下部ビアＬＶＩの中でいずれか１つは下部層間絶縁膜２１０及び基板１００を貫通して、下部ゲート電極ＬＧＥと連結されることができる（図３Ｄ参照）。下部ビアＬＶＩの中で他の１つは下部層間絶縁膜２１０を貫通して下部活性コンタクトＬＡＣと連結されることができる（図３Ｂ参照）。例えば、下部ビア（ＬＶＩ）は銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。
【0050】
背面金属層ＢＳＭ下にパワー伝送ネットワーク層がさらに提供されることができる。パワー伝送ネットワーク層は接地及び電源ラインＶＳＳ、ＶＤＤと電気的に連結された複数の下部配線を含むことができる。一例として、パワー伝送ネットワーク層は接地ラインＶＳＳに接地電圧を印加するための配線ネットワークを含むことができる。パワー伝送ネットワーク層は電源ラインＶＤＤに電源電圧を印加するための配線ネットワークを含むことができる。
【0051】
第２層間絶縁膜１２０上に第３層間絶縁膜１３０が提供されることができる。第３層間絶縁膜１３０内に第１金属層Ｍ１が提供されることができる。第１金属層Ｍ１は第１及び第２ビットラインＢＬ１、ＢＬ２、第２共有パッドＮＤ２、ワードラインパッドＷＬＰ及びダミーパッドＤＭＰを含むことができる。第１金属層Ｍ１内の各々の配線は、銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。
【0052】
第１金属層Ｍ１下に上部ビアＵＶＩが提供されることができる。上部ビアＵＶＩの中でいずれか１つは第３層間絶縁膜１３０、第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通して上部ゲート電極ＵＧＥと連結されることができる（図３Ｃ参照）。上部ビアＵＶＩの中で他の１つは第３層間絶縁膜１３０を貫通して上部活性コンタクトＵＡＣと連結されることができる（図３Ｂ参照）。例えば、上部ビアＵＶＩは銅（Ｃｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群で選択された金属を含むことができる。
【0053】
第１金属層Ｍ１上に追加的な金属層（例えば、Ｍ２、Ｍ３、Ｍ４等）が積層されることができる。第１金属層Ｍ１及び第１金属層Ｍ１上の金属層（例えば、Ｍ２、Ｍ３、Ｍ４等）は半導体素子のＢＥＯＬ（ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）層を構成することができる。
【0054】
本発明の実施形態によれば、ビットセルＣＥ１－ＣＥ４に接地電圧及び電源電圧を供給するためのパワー配線は、パワー伝送ネットワーク層の形態に基板１００の下に配置されることができる。したがって、第１金属層Ｍ１を含むＢＥＯＬ層内にはパワー配線が省略されることができる。ＢＥＯＬ層内にパワー配線が省略することによって、ＢＥＯＬ層内の配線の混雑度が減少されることができる。また、ＢＥＯＬ層内の配線のサイズを増加させて、ＢＥＯＬ層内の抵抗を減少させることができる。
【0055】
図２Ａ及び図２Ｂを再び参照すれば、基板１００上にメモリセルＣＥ１－ＣＥ４が提供されることができる。メモリセルＣＥ１－ＣＥ４は２Ｘ２に配列された第１乃至第４ビットセルＣＥ１－ＣＥ４を含むことができる。各々の第１乃至第４ビットセルＣＥ１－ＣＥ４は、先に図１を参照して説明したＳＲＡＭセルであり得る。
【0056】
【0057】
基板１００は第１面１００Ａ及び第１面１００Ａの反対側に第２面１００Ｂを含むことができる。第１面１００Ａは基板１００の前面であり得る。第２面１００Ｂは基板１００の背面であり得る。
【0058】
基板１００の第１面１００Ａ上に第１金属層Ｍ１が提供されることができる。第１金属層Ｍ１はＢＥＯＬ層の最下部金属層であり得る。基板１００の第２面１００Ｂ上に背面金属層（ｂａｃｋｓｉｄｅ ｍｅｔａｌ ｌａｙｅｒ、ＢＳＭ）が提供されることができる。背面金属層（ｂａｃｋｓｉｄｅ ｍｅｔａｌ ｌａｙｅｒ、ＢＳＭ）は背面パワー伝送ネットワーク（ｂａｃｋｓｉｄｅ ｐｏｗｅｒ ｄｅｌｉｖｅｒｙ ｎｅｔｗｏｒｋ）の最上端金属層であり得る。第１金属層Ｍ１及び背面金属層ＢＳＭの各々は導電性金属窒化物（例えば、チタニウム窒化物又はタンタルニウム窒化物）及び金属物質（例えば、チタニウム、タンタルニウム、タングステン、銅、又はアルミニウム）の中で少なくとも１つを含むことができる。
【0059】
背面金属層ＢＳＭは第２方向Ｄ２に延長される電源ラインＶＤＤを含むことができる。電源ラインＶＤＤの各々は第２方向Ｄ２に延長されるライン形状を有することができる。背面金属層ＢＳＭは電源ラインＶＤＤの間の接地ラインＶＳＳ及び第１共有パッドＮＤ１をさらに含むことができる。平面視において、接地ラインＶＳＳ及び第１共有パッドＮＤ１の各々は島形状（ｉｓｌａｎｄ ｓｈａｐｅ）を有することができる。第１共有パッドＮＤ１は図１の第１ノードＮ１に該当することができる。
【0060】
第１金属層Ｍ１は第２方向Ｄ２に延長される第１ビットラインＢＬ１及び第２ビットラインＢＬ２を含むことができる。平面視において、第１及び第２ビットラインＢＬ１、ＢＬ２の各々は第２方向Ｄ２に延長されるライン形状を有することができる。
【0061】
第１金属層Ｍ１は、ワードラインパッドＷＬＰ及びダミーパッドＤＭＰを含むことができる。一実施形態として、第１及び第２ビットラインＢＬ１、ＢＬ２の各々の一側にワードラインパッドＷＬＰ及びダミーパッドＤＭＰが提供されることができる。ワードラインパッドＷＬＰ及びダミーパッドＤＭＰは第２方向Ｄ２に沿って配列されることができる。平面視において、ワードラインパッドＷＬＰ及びダミーパッドＤＭＰの各々は島形状を有することができる。図示されなかったが、ワードラインパッドＷＬＰは第２金属層Ｍ２内のワードラインＷＬと電気的に連結されることができる。ダミーパッドＤＭＰはフローティングされた金属パターンであり得る。
【0062】
第１金属層Ｍ１は、第１及び第２ビットラインＢＬ１、ＢＬ２の間に提供された第２共有パッドＮＤ２をさらに含むことができる。平面視において、第２共有パッドＮＤ２は島形状を有することができる。第２共有パッドＮＤ２は図１の第２ノードＮ２に該当することができる。
【0063】
第１共有パッドＮＤ１と第２共有パッドＮＤ２は垂直に互いに重畳されることができる（図３Ｂ及び図４参照）。第１共有パッドＮＤ１の面積と第２共有パッドＮＤ２の面積は互いに異なることができる。第１共有パッドＮＤ１はいずれか１つの上部活性コンタクトＵＡＣといずれか１つの上部ゲート電極ＵＧＥを互いに電気的に連結させることができる。第２共有パッドＮＤ２はいずれか１つの下部活性コンタクトＬＡＣといずれか１つの下部ゲート電極ＬＧＥを互いに電気的に連結させることができる。
【0064】
本発明の実施形態によれば、第１金属層Ｍ１を始めて第１面１００Ａ上のＢＥＯＬ層には接地ラインＶＳＳ及び電源ラインＶＤＤが完全に省略されることができる。第１金属層Ｍ１を含む第１面１００Ａ上のＢＥＯＬ層はビットラインＢＬ及びワードラインＷＬのみで構成されることができる。
【0065】
第１ビットセルＣＥ１は下位ティアである下部活性領域ＬＡＲ及び上位ティアである上部活性領域ＵＡＲを含むことができる。下部活性領域ＬＡＲには２Ｘ２に配列された４つのＰＭＯＳＦＥＴが提供されることができる。具体的に、下部活性領域ＬＡＲは第１プルアップトランジスタＴＵ１、第２プルアップトランジスタＴＵ２、第１ダミートランジスタＤＴ１、及び第２ダミートランジスタＤＴ２を含むことができる。
【0066】
上部活性領域ＵＡＲには２Ｘ２に配列された４つのＮＭＯＳＦＥＴが提供されることができる。具体的に、上部活性領域ＵＡＲは第１プルダウントランジスタＴＤ１、第２プルダウントランジスタＴＤ２、第１パス－ゲートトランジスタＴＡ１、及び第２パス－ゲートトランジスタＴＡ２を含むことができる。
【0067】
下部活性領域ＬＡＲ上に上部活性領域ＵＡＲが重畳されて配置されることができる。したがって、第１プルダウントランジスタＴＤ１と第１プルアップトランジスタＴＵ１は互いに垂直に重畳されることができる。第２プルダウントランジスタＴＤ２と第２プルアップトランジスタＴＵ２は互いに垂直に重畳されることができる。第１パス－ゲートトランジスタＴＡ１と第１ダミートランジスタＤＴ１は互いに垂直に重畳されることができる。第２パス－ゲートトランジスタＴＡ２と第２ダミートランジスタＤＴ２は互いに垂直に重畳されることができる。
【0068】
図３Ｂ及び図３Ｄを参照すれば、第２下部活性コンタクトＬＡＣ２と第２上部活性コンタクトＵＡＣ２は第１連結構造体ＣＮＳ１を通じて互いに電気的に連結されることができる。第２下部活性コンタクトＬＡＣ２は下部ビアＬＶＩを通じて第１共有パッドＮＤ１に電気的に連結されることができる。結果的に、これらは図１の第１ノードＮ１を構成することができる。
【0069】
第１下部ゲート電極ＬＧＥ１と第１上部ゲート電極ＵＧＥ１が第２連結構造体ＣＮＳ２を通じて互いに電気的に連結されることができる。第１共有パッドＮＤ１はその他の下部ビアＬＶＩを通じて第１下部ゲート電極ＬＧＥ１と連結されることができる。即ち、プルアップトランジスタのゲートＴＵＧとプルダウントランジスタのゲートＴＤＧが第１共有パッドＮＤ１を通じて第１ノードＮ１に連結されることができる。
【0070】
図３Ｂ及び図３Ｃを参照すれば、第１下部活性コンタクトＬＡＣ１と第１上部活性コンタクトＵＡＣ１は第１連結構造体ＣＮＳ１を通じて互いに電気的に連結されることができる。第１上部活性コンタクトＵＡＣ１は上部ビアＵＶＩを通じて第２共有パッドＮＤ２に電気的に連結されることができる。結果的に、これらは図１の第２ノードＮ２を構成することができる。
【0071】
第２下部ゲート電極ＬＧＥ２と第２上部ゲート電極ＵＧＥ２が第２連結構造体ＣＮＳ２を通じて互いに電気的に連結されることができる。第２共有パッドＮＤ２はその他の上部ビアＵＶＩを通じて第２上部ゲート電極ＵＧＥ２と連結されることができる。即ち、プルアップトランジスタのゲートＴＵＧとプルダウントランジスタのゲートＴＤＧが第２共有パッドＮＤ２を通じて第２ノードＮ２に連結されることができる。
【0072】
図３Ｃに示したように、パス－ゲートトランジスタＴＡ１、ＴＡ２のゲートＴＡＧに対応する上部ゲート電極ＵＧＥは、ワードラインパッドＷＬＰ１、ＷＬＰ２と連結されることができる。ダミートランジスタＤＴ１、ＤＴ２のゲートＤＭＧに対応する下部ゲート電極ＬＧＥは、パス－ゲートトランジスタＴＡ１、ＴＡ２のゲートＴＡＧに対応する上部ゲート電極ＵＧＥと垂直に重畳されることができる。ダミートランジスタＤＴ１、ＤＴ２のゲートＤＭＧに対応する下部ゲート電極ＬＧＥはフローティングされることができる。
【0073】
本実施形態によるビットセルＣＥ１－ＣＥ４の第１ノードＮ１と第２ノードＮ２は、各々背面金属層ＢＳＭと第１金属層Ｍ１に分かれて配置されることができる。即ち、第１ノードＮ１と第２ノードＮ２が基板１００の背面１００Ｂと前面１００Ａに各々分割されて配置されることができる。したがって、ビットセルＣＥ１－ＣＥ４の面積を減少させ、素子の集積度を向上させることができる。
【0074】
先に図２Ａ、図２Ｂ、図３Ａ乃至図３Ｄ及び４を参照して代表的に第１ビットセルＣＥ１を例示して説明した。第２ビットセルＣＥ２は、第１及び第２ビットセルＣＥ１、ＣＥ２の間の第１方向Ｄ１へのセル境界を基準に第１ビットセルＣＥ１と対称であり得る。例えば、第２ビットセルＣＥ２の背面金属層ＢＳＭは、図４に示した第１ビットセルＣＥ１の背面金属層ＢＳＭと対称であり得る。第２ビットセルＣＥ２の下部活性領域ＬＡＲは、図４に示した第１ビットセルＣＥ１の下部活性領域ＬＡＲと対称であり得る。第２ビットセルＣＥ２の上部活性領域ＵＡＲは、図４に示した第１ビットセルＣＥ１の上部活性領域ＵＡＲと対称であり得る。第２ビットセルＣＥ２の第１金属層Ｍ１は、図４に示した第１ビットセルＣＥ１の第１金属層Ｍ１と対称であり得る。
【0075】
第３ビットセルＣＥ３もやはり第１及び第３ビットセルＣＥ１、ＣＥ３の間の第２方向Ｄ２へのセル境界を基準に第１ビットセルＣＥ１と対称であり得る。第４ビットセルＣＥ４は第１乃至第４ビットセルＣＥ１－ＣＥ４中央の中心点を基準に第１ビットセルＣＥ１と点対称であり得る。
【0076】
図５Ａ乃至図９Ｃは本発明の実施形態による半導体メモリ素子の製造方法を説明するための断面図である。図５Ａ、図６Ａ、図７Ａ、図８Ａ、及び図９Ａは図２Ａ及び図２ＢのＡ－Ａ’線に沿う断面図である。図７Ｂ、図８Ｂ、及び図９Ｂは図２Ａ及び図２ＢのＢ－Ｂ’線に沿う断面図である。図５Ｂ、図６Ｂ、図８Ｃ、及び図９Ｃは図２Ａ及び図２ＢのＣ－Ｃ’線に沿う断面図である。
【0077】
図５Ａ及び図５Ｂを参照すれば、第１乃至第４ビットセルＣＥ１－ＣＥ４を含む半導体基板１０５が提供されることができる。半導体基板１０５はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中でいずれか１つを含むことができる。
【0078】
半導体基板１０５上に第１犠牲層ＳＡＬ１及び第１活性層ＡＣＬ１が交互に積層されることができる。第１犠牲層ＳＡＬ１はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコンゲルマニウム（ＳｉＧｅ）の中で１つを含むことができ、第１活性層ＡＣＬ１はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコンゲルマニウム（ＳｉＧｅ）の中で他の１つを含むことができる。例えば、第１犠牲層ＳＡＬ１はシリコンゲルマニウム（ＳｉＧｅ）を含むことができ、第１活性層ＡＣＬ１はシリコン（Ｓｉ）を含むことができる。第１犠牲層ＳＡＬ１の各々のゲルマニウム（Ｇｅ）の濃度は１０ａｔ％乃至３０ａｔ％である。
【0079】
最上部の第１犠牲層ＳＡＬ１上に分離層ＤＳＬが形成されることができる。本発明の一実施形態として、分離層ＤＳＬの厚さは第１犠牲層ＳＡＬ１の厚さより大きいことができる。分離層ＤＳＬはシリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）を含むことができる。分離層ＤＳＬがシリコンゲルマニウム（ＳｉＧｅ）を含む場合、分離層ＤＳＬのゲルマニウム（Ｇｅ）の濃度は第１犠牲層ＳＡＬ１のゲルマニウム（Ｇｅ）の濃度より大きいことができる。例えば、分離層ＤＳＬのゲルマニウム（Ｇｅ）の濃度は４０ａｔ％乃至９０ａｔ％であり得る。
【0080】
分離層ＤＳＬ上にシード層ＳＤＬが形成されることができる。シード層ＳＤＬは第１活性層ＡＣＬ１と同一な物質を含むことができる。シード層ＳＤＬ上に第２犠牲層ＳＡＬ２及び第２活性層ＡＣＬ２が交互に積層されることができる。各々の第２犠牲層ＳＡＬ２は第１犠牲層ＳＡＬ１と同一な物質を含むことができ、各々の第２活性層ＡＣＬ２は第１活性層ＡＣＬ１と同一な物質を含むことができる。分離層ＤＳＬは、第１犠牲層ＳＡＬ１とシード層ＳＤＬとの間に介在されることができる。
【0081】
積層された第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２、第１及び第２活性層ＡＣＬ１、ＡＣＬ２、及び分離層ＤＳＬがパターニングされて、積層パターンＳＴＰが形成されることができる。積層パターンＳＴＰを形成することは、最上部の第２活性層ＡＣＬ２上にハードマスクパターンを形成すること、及びハードマスクパターンを蝕刻マスクとして半導体基板１０５上の積層された膜ＳＡＬ１、ＳＡＬ２、ＡＣＬ１、ＡＣＬ２、ＳＤＬ、ＤＳＬを蝕刻することを含むことができる。積層パターンＳＴＰが形成される間に、半導体基板１０５の上部がパターニングされて活性パターンＡＰ１、ＡＰ２を定義するトレンチＴＲが形成されることができる。
【0082】
積層パターンＳＴＰは第２方向Ｄ２に延長されるバー形状を有することができる。活性パターンＡＰ１、ＡＰ２は第１活性パターンＡＰ１及び第２活性パターンＡＰ２を含むことができる。第１及び第２活性パターンＡＰ１、ＡＰ２は第１方向Ｄ１に互いに離隔されることができる。第１及び第２活性パターンＡＰ１、ＡＰ２の各々は積層パターンＳＴＰと垂直に重畳されることができる。
【0083】
積層パターンＳＴＰは、活性パターンＡＰ１、ＡＰ２上の下部積層パターンＳＴＰ１、下部積層パターンＳＴＰ１上の上部積層パターンＳＴＰ２、及び下部及び上部積層パターンＳＴＰ１、ＳＴＰ２の間の分離層ＤＳＬを含むことができる。下部積層パターンＳＴＰ１は交互に積層された第１犠牲層ＳＡＬ１及び第１活性層ＡＣＬ１を含むことができる。上部積層パターンＳＴＰ２はシード層ＳＤＬ及びシード層ＳＤＬ上に交互に積層された第２犠牲層ＳＡＬ２及び第２活性層ＡＣＬ２を含むことができる。
【0084】
半導体基板１０５上に、トレンチＴＲを満たす素子分離膜ＳＴが形成されることができる。具体的に、半導体基板１０５の前面上に第１及び第２活性パターンＡＰ１、ＡＰ２及び積層パターンＳＴＰを覆う絶縁膜が形成されることができる。積層パターンＳＴＰが露出される時まで絶縁膜をリセスして、素子分離膜ＳＴが形成されることができる。
【0085】
図６Ａ及び図６Ｂを参照すれば、積層パターンＳＴＰを横切る複数の犠牲パターンＰＰが形成されることができる。各々の犠牲パターンＰＰは第１方向Ｄ１に延長されるライン形状に形成されることができる。具体的に犠牲パターンＰＰを形成することは、半導体基板１０５の全面上に犠牲膜を形成すること、犠牲膜上にハードマスクパターンＭＰを形成すること、及びハードマスクパターンＭＰを蝕刻マスクとして犠牲膜をパターニングすることを含むことができる。犠牲膜は非晶質シリコン及び／又はポリシリコンを含むことができる。
【0086】
犠牲パターンＰＰの両側壁上に一対のゲートスペーサーＧＳが各々形成されることができる。具体的に、半導体基板１０５の全面上にスペーサー膜がコンフォーマルに形成されることができる。ペーサー膜は犠牲パターンＰＰ及びハードマスクパターンＭＰを覆うことができる。例えば、ペーサー膜はＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。スペーサー膜を異方性蝕刻して、ゲートスペーサーＧＳが形成されることができる。
【0087】
図７Ａ乃至図７Ｂを参照すれば、ゲートスペーサーＧＳ及びハードマスクパターンＭＰを蝕刻マスクとして積層パターンＳＴＰ上に蝕刻工程が遂行されることができる。蝕刻工程によって、犠牲パターンＰＰの間にリセスＲＳが形成されることができる。リセスＲＳは第２方向Ｄ２に互いに隣接する下部積層パターンＳＴＰ１の間に定義されることができる。リセスＲＳは第２方向Ｄ２に互いに隣接する上部積層パターンＳＴＰ２の間に定義されることができる。
【0088】
本発明の一実施形態として、分離層ＤＳＬがシリコンゲルマニウム（ＳｉＧｅ）を含む場合、分離層ＤＳＬがシリコン基盤の絶縁物質で交替されることができる。リセスＲＳによって露出された分離層ＤＳＬが選択的に除去され、分離層ＤＳＬが除去された領域内にダミーチャンネルパターンＤＳＰが形成されることができる。ダミーチャンネルパターンＤＳＰはシリコン基盤の絶縁物質（例えば、シリコン窒化物）を含むことができる。
【0089】
下部積層パターンＳＴＰ１の間に下部ソース／ドレーンパターンＬＳＤが形成されることができる。具体的に、露出された下部積層パターンＳＴＰ１の側壁及び活性パターンＡＰ１、ＡＰ２の上面をシード層（ｓｅｅｄ ｌａｙｅｒ）とする第１ＳＥＧ工程を遂行して、下部ソース／ドレーンパターンＬＳＤが形成されることができる。下部ソース／ドレーンパターンＬＳＤは、リセスＲＳによって露出された第１活性層ＡＣＬ１及び活性パターンＡＰ１、ＡＰ２をシードとして成長されることができる。一例として、第１ＳＥＧ工程は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含むことができる。
【0090】
第１ＳＥＧ工程の間に、不純物が下部ソース／ドレーンパターンＬＳＤ内にインシッツ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、下部ソース／ドレーンパターンＬＳＤが形成された後、下部ソース／ドレーンパターンＬＳＤに不純物が注入されることができる。下部ソース／ドレーンパターンＬＳＤは第１導電形（例えば、Ｐ形）を有するようにドーピングされることができる。
【0091】
一対の下部ソース／ドレーンパターンＬＳＤの間に介在された第１活性層ＡＣＬ１が下部チャンネルパターンＬＣＨを構成することができる。即ち、第１活性層ＡＣＬ１から下部チャンネルパターンＬＣＨの第１及び第２半導体パターンＳＰ１、ＳＰ２が形成されることができる。下部チャンネルパターンＬＣＨ及び下部ソース／ドレーンパターンＬＳＤは、３次元素子の下位ティアである下部活性領域ＬＡＲを構成することができる。
【0092】
下部ソース／ドレーンパターンＬＳＤ上に第１層間絶縁膜１１０が形成されることができる。第１層間絶縁膜１１０をリセスして、上部積層パターンＳＴＰ２を露出することができる。
【0093】
露出された上部積層パターンＳＴＰ２の間に上部ソース／ドレーンパターンＵＳＤが形成されることができる。具体的に、上部積層パターンＳＴＰ２の側壁をシード層とする第２ＳＥＧ工程を遂行して、上部ソース／ドレーンパターンＵＳＤが形成されることができる。上部ソース／ドレーンパターンＵＳＤは、リセスＲＳによって露出された第２活性層ＡＣＬ２及びシード層ＳＤＬをシードとして成長されることができる。上部ソース／ドレーンパターンＵＳＤは第１導電形とは異なる第２導電形（例えば、Ｎ形）を有するようにドーピングされることができる。
【0094】
一対の上部ソース／ドレーンパターンＵＳＤの間に介在された第２活性層ＡＣＬ２が上部チャンネルパターンＵＣＨを構成することができる。即ち、第２活性層ＡＣＬ２から上部チャンネルパターンＵＣＨの第３及び第４半導体パターンＳＰ３、ＳＰ４が形成されることができる。上部チャンネルパターンＵＣＨ及び上部ソース／ドレーンパターンＵＳＤは、３次元素子の上位ティアである上部活性領域ＵＡＲを構成することができる。
【0095】
下部活性領域ＬＡＲは、第１活性パターンＡＰ１上の第１下部活性領域ＬＡＲ１及び第２活性パターンＡＰ２上の第２下部活性領域ＬＡＲ２を含むことができる。上部活性領域ＵＡＲは、第１下部活性領域ＬＡＲ１上の第１上部活性領域ＵＡＲ１及び第２下部活性領域ＬＡＲ２上の第２上部活性領域ＵＡＲ２を含むことができる。
【0096】
図８Ａ乃至図８Ｃを参照すれば、上部ソース／ドレーンパターンＵＳＤ上に第２層間絶縁膜１２０が形成されることができる。犠牲パターンＰＰの上面が露出される時まで第２層間絶縁膜１２０が平坦化されることができる。第２層間絶縁膜１２０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行されることができる。平坦化工程の間に、ハードマスクパターンＭＰは全て除去されることができる。結果的に、第２層間絶縁膜１２０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなすことができる。
【0097】
露出された犠牲パターンＰＰが選択的に除去されることができる。犠牲パターンＰＰを除去することは、ポリシリコンを選択的に蝕刻する蝕刻液を利用した湿式蝕刻を含むことができる。犠牲パターンＰＰが除去されることによって、第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２が露出されることができる。
【0098】
第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２を選択的に蝕刻する蝕刻工程を遂行して、第１乃至第４半導体パターンＳＰ１－ＳＰ４及びダミーチャンネルパターンＤＳＰはそのまま残留させたまま第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２のみを除去することができる。蝕刻工程は、シリコンゲルマニウムに対して高い蝕刻率を有することができる。例えば、蝕刻工程はゲルマニウム濃度が１０ａｔ％より大きいシリコン－ゲルマニウムに対して高い蝕刻率を有することができる。
【0099】
犠牲パターンＰＰ及び第１及び第２犠牲層ＳＡＬ１、ＳＡＬ２が除去された領域内にゲート絶縁膜ＧＩがコンフォーマルに形成されることができる。下部活性領域ＬＡＲのゲート絶縁膜ＧＩ上に下部ゲート電極ＬＧＥが形成されることができる。下部ゲート電極ＬＧＥは、活性パターンＡＰ１、ＡＰ２と第１半導体パターンＳＰ１との間の第１部分ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間の第２部分ＰＯ２、及び第２半導体パターンＳＰ２とダミーチャンネルパターンＤＳＰとの間の第３部分ＰＯ３を含むことができる。
【0100】
下部ゲート電極ＬＧＥ上に分離絶縁膜ＳＰＬが形成されることができる。分離絶縁膜ＳＰＬを貫通する第２連結構造体ＣＮＳ２が形成されることができる。具体的に第２連結構造体ＣＮＳ２を形成することは、分離絶縁膜ＳＰＬを貫通して下部ゲート電極ＬＧＥの上面を露出する貫通ホールを形成すること、及び貫通ホール内に導電物質を満たすことを含むことができる。
【0101】
分離絶縁膜ＳＰＬ上に上部ゲート電極ＵＧＥが形成されることができる。上部ゲート電極ＵＧＥは上部活性領域ＵＡＲのゲート絶縁膜ＧＩ上に形成されることができる。上部ゲート電極ＵＧＥはダミーチャンネルパターンＤＳＰ（又はシード層ＳＤＬ）と第３半導体パターンＳＰ３との間の第４部分ＰＯ４、第３半導体パターンＳＰ３と第４半導体パターンＳＰ４との間の第５部分ＰＯ５、及び第４半導体パターンＳＰ４上の第６部分ＰＯ６を含むことができる。
【0102】
上部ゲート電極ＵＧＥは第２連結構造体ＣＮＳ２と接触するように形成されることができる。第２連結構造体ＣＮＳ２を通じて上部ゲート電極ＵＧＥは下部ゲート電極ＬＧＥと電気的に連結されることができる。
【0103】
上部ゲート電極ＵＧＥ上にゲートキャッピングパターンＧＰが形成されることができる。ゲートキャッピングパターンＧＰ上に第２層間絶縁膜１２０が追加にさらに蒸着されることができる。第２層間絶縁膜１２０を貫通して上部ソース／ドレーンパターンＵＳＤに接続する上部活性コンタクトＵＡＣが形成されることができる。
【0104】
図９Ａ乃至図９Ｃを参照すれば、第２層間絶縁膜１２０上に第３層間絶縁膜１３０が形成されることができる。第３層間絶縁膜１３０内に第１金属層Ｍ１が形成されることができる。第１金属層Ｍ１と上部ゲート電極ＵＧＥ及び第１金属層Ｍ１と上部活性コンタクトＵＡＣを電気的に連結する上部ビアＵＶＩが形成されることができる。第１金属層Ｍ１上に追加的な金属層（例えば、Ｍ２、Ｍ３、Ｍ４等）を含むＢＥＯＬ層が形成されることができる。
【0105】
半導体基板１０５の背面が露出されるように半導体基板１０５を裏返すことができる。露出された半導体基板１０５を選択的に除去することができる。したがって、下部活性領域ＬＡＲ及び素子分離膜ＳＴが露出されることができる。
【0106】
露出された下部活性領域ＬＡＲ上に基板１００が形成されることができる。例えば、基板１００はシリコン基盤の絶縁物質（例えば、シリコン酸化物、シリコン酸窒化物又はシリコン窒化物）で形成されることができる。一実施形態として、基板１００は素子分離膜ＳＴと同一な物質で形成されることができる。
【0107】
基板１００、第１層間絶縁膜１１０、及び第２層間絶縁膜１２０を貫通して上部活性コンタクトＵＡＣに接続する第１連結構造体ＣＮＳ１が形成されることができる。具体的に、第１連結構造体ＣＮＳ１を形成することは、基板１００、第１層間絶縁膜１１０及び第２層間絶縁膜１２０を貫通して上部活性コンタクトＵＡＣを露出する貫通ホールを形成すること、及び貫通ホール内に導電物質を満たすことを含むことができる。
【0108】
基板１００を貫通して下部ソース／ドレーンパターンＬＳＤに接続する下部活性コンタクトＬＡＣが形成されることができる。下部活性コンタクトＬＡＣは第１連結構造体ＣＮＳ１と接触するように形成されることができる。下部活性コンタクトＬＡＣは第１連結構造体ＣＮＳ１を通じて上部活性コンタクトＵＡＣと電気的に連結されることができる。
【0109】
基板１００の第２面１００Ｂから第３層間絶縁膜１３０まで延長されるカッティング構造体ＬＣＴが形成されることができる。平面視において、カッティング構造体ＬＣＴは第２方向Ｄ２に延長されるライン形状であり得る。カッティング構造体ＬＣＴは下部活性コンタクトＬＡＣ、下部ゲート電極ＬＧＥ、上部ゲート電極ＵＧＥ、及び上部活性コンタクトＵＡＣを貫通することができる。
【0110】
カッティング構造体ＬＣＴによって下部活性コンタクトＬＡＣが第１及び第２下部活性コンタクトＬＡＣ１、ＬＡＣ２に分けることができる。カッティング構造体ＬＣＴによって上部活性コンタクトＵＡＣが第１及び第２上部活性コンタクトＵＡＣ１、ＵＡＣ２に分けることができる。カッティング構造体ＬＣＴによって下部ゲート電極ＬＧＥが第１及び第２下部ゲート電極ＬＧＥ１、ＬＧＥ２に分けることができる。カッティング構造体ＬＣＴによって上部ゲート電極ＵＧＥが第１及び第２上部ゲート電極ＵＧＥ１、ＵＧＥ２に分けることができる。
【0111】
図３Ａ乃至図３Ｄを再び参照すれば、基板１００の第２面１００Ｂ上に下部層間絶縁膜２１０が形成されることができる。下部層間絶縁膜２１０内に背面金属層ＢＳＭが形成されることができる。背面金属層ＢＳＭと下部ゲート電極ＬＧＥ及び背面金属層ＢＳＭと下部活性コンタクトＬＡＣを電気的に連結する下部ビアＬＶＩが形成されることができる。背面金属層ＢＳＭ上にパワー伝送ネットワーク層が形成されることができる。
【0112】
【0113】
図１０Ａは本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。図１０Ｂは本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
【0114】
図１０Ａ及び図１０Ｂを参照すれば、本実施形態による１つのビットセルＣＥが例示されている。図２Ａ（或いは図４）と比較する時、図１０ＡでビットセルＣＥの第１金属層Ｍ１内にダミーパッドＤＭＰの代わりに接地ラインＶＳＳが提供されることができる。接地ラインＶＳＳは上部ビアＵＶＩを通じて上部活性コンタクトＵＡＣに電気的に連結されることができる。図２Ａ（或いは図４）と比較する時、図１０ＢでビットセルＣＥの背面金属層ＢＳＭ内に接地ラインＶＳＳの代わりにダミーパッドＤＭＰが提供されることができる。ダミーパッドＤＭＰはフローティングされることができる。
【0115】
本実施形態によるビットセルＣＥの下部活性領域ＬＡＲ内のトランジスタの配列と上部活性領域ＵＡＲ内のトランジスタの配列は、先に図４を参照して説明したことと実質的に同一であることができる。
【0116】
図１１Ａは本発明のその他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。図１１Ｂは本発明のその他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
【0117】
図１１Ａ及び図１１Ｂを参照すれば、本実施形態による１つのビットセルＣＥが例示されている。図２Ａ（或いは図４）と比較する時、図１１ＡでビットセルＣＥの第１金属層Ｍ１内にダミーパッドＤＭＰの代わりに接地ラインＶＳＳが提供されることができる。第１金属層Ｍ１内にワードラインパッドＷＬＰの代わりにダミーパッドＤＭＰが提供されることができる。接地ラインＶＳＳは上部ビアＵＶＩを通じて上部活性コンタクトＵＡＣに電気的に連結されることができる。ダミーパッドＤＭＰはフローティングされることができる。
【0118】
図２Ａ（或いは図４）と比較する時、図１１ＢでビットセルＣＥの背面金属層ＢＳＭ内に電源ラインＶＤＤ、第１共有パッドＮＤ１、第１ワードラインパッドＷＬＰ１、及び第２ワードラインパッドＷＬＰ２が提供されることができる。一対の電源ラインＶＤＤが第１方向Ｄ１に互いに平行に延長されることができる。電源ラインＶＤＤはセルＣＥ領域の第２方向Ｄ２への外側で第１方向Ｄ１に延長されることができる。一対の電源ラインＶＤＤの間に第１ワードラインパッドＷＬＰ１、第１共有パッドＮＤ１及び第２ワードラインパッドＷＬＰ２が配置されることができる。第１ワードラインパッドＷＬＰ１、第１共有パッドＮＤ１、及び第２ワードラインパッドＷＬＰ２は第１方向Ｄ１に順次的に配列されることができる。第１ワードラインパッドＷＬＰ１、第１共有パッドＮＤ１、及び第２ワードラインパッドＷＬＰ２の各々は島形状を有することができる。
【0119】
第１ワードラインパッドＷＬＰ１は下部ビアＬＶＩを通じて第１パス－ゲートトランジスタＴＡ１のゲートＴＡＧと電気的に連結されることができる。第２ワードラインパッドＷＬＰ２は下部ビアＬＶＩを通じて第２パス－ゲートトランジスタＴＡ２のゲートＴＡＧと電気的に連結されることができる。
【0120】
本実施形態によるビットセルＣＥの下部活性領域ＬＡＲには２Ｘ２に配列された４つのＰＭＯＳＦＥＴが提供されることができる。具体的に、下部活性領域ＬＡＲは第１プルアップトランジスタＴＵ１、第２プルアップトランジスタＴＵ２、第１パス－ゲートトランジスタＴＡ１、及び第２パス－ゲートトランジスタＴＡ２を含むことができる。本実施形態による第１及び第２パス－ゲートトランジスタＴＡ１、ＴＡ２はＰＭＯＳＦＥＴであり得る。
【0121】
本実施形態によるビットセルＣＥの上部活性領域ＵＡＲには２Ｘ２に配列された４つのＮＭＯＳＦＥＴが提供されることができる。具体的に、上部活性領域ＵＡＲは第１プルダウントランジスタＴＤ１、第２プルダウントランジスタＴＤ２、第１ダミートランジスタＤＴ１、及び第２ダミートランジスタＤＴ２を含むことができる。
【0122】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須の特徴を変形しなくとも他の具体的な形態に実施されることもできる。したがって、以上で記述した実施形態にはすべての面で例示的なことであり、限定的ではないことと理解しなければならない。
【符号の説明】
【0123】
１００ 基板
ＢＳＭ 背面金属層
ＣＮＳ１、ＣＮＳ２ 連結構造体
ＤＭＰ ダミーパッド
ＬＡＣ 下部活性コンタクト
ＬＡＲ 下部活性領域
Ｍ１、Ｍ２、Ｍ３、Ｍ４ 金属層
ＮＤ１ 第１共有パッド
ＮＤ２ 第２共有パッド
ＬＣＴ カッティング構造体
ＬＧＥ 下部ゲート電極
ＳＰＬ 分離絶縁膜
ＵＡＣ 上部活性コンタクト
ＵＡＲ 上部活性領域
ＵＧＥ 上部ゲート電極
ＷＬＰ ワードラインパッド
ＢＳＭ 背面金属層
ＣＮＳ１、ＣＮＳ２ 連結構造体
ＤＭＰ ダミーパッド
ＬＡＣ 下部活性コンタクト
ＬＡＲ 下部活性領域
Ｍ１、Ｍ２、Ｍ３、Ｍ４ 金属層
ＮＤ１ 第１共有パッド
ＮＤ２ 第２共有パッド
ＬＣＴ カッティング構造体
ＬＧＥ 下部ゲート電極
ＳＰＬ 分離絶縁膜
ＵＡＣ 上部活性コンタクト
ＵＡＲ 上部活性領域
ＵＧＥ 上部ゲート電極
ＷＬＰ ワードラインパッド
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図11A】
【図11B】
【手続補正書】
【提出日】2024-05-15
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【0010】
【図1】本発明の実施形態によるＳＲＡＭセルの等価回路図である。
【図2A】本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
【図2B】本発明の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
【図4】本発明の実施形態による第１ビットセルを構成する層を簡略に示した斜視図である。
【図10A】本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
【図10B】本発明の他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。
【図11A】本発明のその他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第１面上の平面図である。
【図11B】本発明のその他の実施形態による半導体メモリ素子を説明するための図面であって、基板の第２面上の平面図である。