(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024160212
(43)【公開日】2024-11-13
(54)【発明の名称】半導体素子における放射線誘発エラー検出
(51)【国際特許分類】
H01L 21/822 20060101AFI20241106BHJP
H10B 99/00 20230101ALI20241106BHJP
G11C 29/52 20060101ALI20241106BHJP
H03K 19/003 20060101ALI20241106BHJP
【ＦＩ】
H01L27/04 H
H01L27/04 T
H10B99/00 491
G11C29/52
H03K19/003
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024070337
(22)【出願日】2024-04-24
(31)【優先権主張番号】18/307,743
(32)【優先日】2023-04-26
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500520743
【氏名又は名称】ザ・ボーイング・カンパニー
【氏名又は名称原語表記】Ｔｈｅ Ｂｏｅｉｎｇ Ｃｏｍｐａｎｙ
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】クレーメン， マーク ジョーセフ， ジュニア
(72)【発明者】
【氏名】キャノン， イーサン
(72)【発明者】
【氏名】カバナス－ホルメン， マニュエル エフ．
(57)【要約】 （修正有）
【課題】半導体素子における放射線誘発エラーを検出する方法及び該半導体装置を提供する。
【解決手段】半導体素子１００は、イオン化放射線９０、９０ａを受ける基板１０２、複数の論理回路１０４、複数の完全セル１０６及び収集回路１０８を有する。複数の論理回路は、複数の論理機能１０５を実行し、基板上のエリア１１２内に配置され、イオン化放射線による可能な破損を個々に被り易い。各完全セルは、所定の状態１０９に初期化され、基板上のエリア内に配置され、複数の論理回路に隣接するパターンに配置され、イオン化放射線に応じて所定の状態の破壊を個々に被り易い。収集回路は、基板上に配置され、複数の完全セルを読み出し、複数の完全セルのうちの隣接する１つにおける不正確な状態を読み出したことに応じて、イオン化放射線による複数の論理回路のサブセットにおける可能な破損を特定するレポート信号１１６をアサートする。
【選択図】図２
【解決手段】半導体素子１００は、イオン化放射線９０、９０ａを受ける基板１０２、複数の論理回路１０４、複数の完全セル１０６及び収集回路１０８を有する。複数の論理回路は、複数の論理機能１０５を実行し、基板上のエリア１１２内に配置され、イオン化放射線による可能な破損を個々に被り易い。各完全セルは、所定の状態１０９に初期化され、基板上のエリア内に配置され、複数の論理回路に隣接するパターンに配置され、イオン化放射線に応じて所定の状態の破壊を個々に被り易い。収集回路は、基板上に配置され、複数の完全セルを読み出し、複数の完全セルのうちの隣接する１つにおける不正確な状態を読み出したことに応じて、イオン化放射線による複数の論理回路のサブセットにおける可能な破損を特定するレポート信号１１６をアサートする。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体素子（１００）であって、
イオン化放射線（９０ａ）を受ける基板（１０２）、
複数の論理機能（１０５）を実行するように動作可能な複数の論理回路（１０４）であって、
前記基板（１０２）上のエリア（１１２）内に配置され、
前記イオン化放射線（９０ａ）による可能な破損（１８１）を個々に被り易い、複数の論理回路（１０４）、
複数の完全セル（１０６）であって、各々が所定の状態（１０９）に初期化され、前記複数の完全セル（１０６）は、
前記基板（１０２）上の前記エリア（１１２）内に配置され、
前記複数の論理回路（１０４）に隣接するパターン（１２０）に配置され、
前記イオン化放射線（９０ａ）に応じて前記所定の状態（１０９）の破壊を個々に被り易い、複数の完全セル（１０６）、及び
前記基板（１０２）上に配置された収集回路（１０８）であって、
前記複数の完全セル（１０６）を読み出し、
前記複数の完全セル（１０６）のうちの隣接する１つにおける不正確なビット（１１１）を読み出したことに応じて、前記イオン化放射線（９０ａ）による前記複数の論理回路（１０４）のサブセット（１２４）における前記可能な破損（１８１）を特定するレポート信号（１１６）をアサートするように動作可能である、収集回路（１０８）を備える、半導体素子（１００）。
イオン化放射線（９０ａ）を受ける基板（１０２）、
複数の論理機能（１０５）を実行するように動作可能な複数の論理回路（１０４）であって、
前記基板（１０２）上のエリア（１１２）内に配置され、
前記イオン化放射線（９０ａ）による可能な破損（１８１）を個々に被り易い、複数の論理回路（１０４）、
複数の完全セル（１０６）であって、各々が所定の状態（１０９）に初期化され、前記複数の完全セル（１０６）は、
前記基板（１０２）上の前記エリア（１１２）内に配置され、
前記複数の論理回路（１０４）に隣接するパターン（１２０）に配置され、
前記イオン化放射線（９０ａ）に応じて前記所定の状態（１０９）の破壊を個々に被り易い、複数の完全セル（１０６）、及び
前記基板（１０２）上に配置された収集回路（１０８）であって、
前記複数の完全セル（１０６）を読み出し、
前記複数の完全セル（１０６）のうちの隣接する１つにおける不正確なビット（１１１）を読み出したことに応じて、前記イオン化放射線（９０ａ）による前記複数の論理回路（１０４）のサブセット（１２４）における前記可能な破損（１８１）を特定するレポート信号（１１６）をアサートするように動作可能である、収集回路（１０８）を備える、半導体素子（１００）。
【請求項2】
前記複数の完全セル（１０６）は、前記複数の論理回路（１０４）よりも低い電源電圧（１３６ｂ）によって給電され、
より低い前記電源電圧（１３６ｂ）は、前記複数の完全セル（１０６）が、前記イオン化放射線（９０ａ）による前記複数の論理回路（１０４）の前記可能な破損（１８１）よりも前記イオン化放射線（９０ａ）による破壊を被り易くなることをもたらす、請求項１に記載の半導体素子（１００）。
より低い前記電源電圧（１３６ｂ）は、前記複数の完全セル（１０６）が、前記イオン化放射線（９０ａ）による前記複数の論理回路（１０４）の前記可能な破損（１８１）よりも前記イオン化放射線（９０ａ）による破壊を被り易くなることをもたらす、請求項１に記載の半導体素子（１００）。
【請求項3】
前記収集回路（１０８）は、前記複数の完全セル（１０６）のうちの特定の完全セル（１０６ａ）から前記不正確なビット（１１１）を読み出したことに応じて、前記特定の完全セル（１０６ａ）を前記所定の状態（１０９）にリセットするように更に動作可能である、請求項１に記載の半導体素子（１００）。
【請求項4】
前記レポート信号（１１６）に応じて、前記複数の論理回路（１０４）の前記サブセット（１２４）における前記可能な破損（１８１）を検証するように動作可能なエラー検出及び修正回路（１１０）を更に備える、請求項１に記載の半導体素子（１００）。
【請求項5】
前記エラー検出及び修正回路（１１０）は、実際の破損（１８７）の検証に応じて、前記複数の論理回路（１０４）の前記サブセット（１２４）における前記可能な破損（１８１）を修正するように更に動作可能である、請求項４に記載の半導体素子（１００）。
【請求項6】
前記エラー検出及び修正回路（１１０）は、（ｉ）前記複数の論理回路（１０４）の冗長サブセット（１２４ｂ）の選択、（ｉｉ）前記サブセット（１２４）内のデータへのエラー修正コードの適用、（ｉｉｉ）前記サブセット（１２４）内の前記データのスクラビング、並びに（ｉｖ）前記サブセット（１２４）内の前記データのリセット、のうちの１以上によって、前記可能な破損（１８１）に応答するように動作可能である、請求項５に記載の半導体素子（１００）。
【請求項7】
前記パターン（１２０）は、前記複数の完全セル（１０６）の各々を前記複数の論理回路（１０４）のうちの１つ目から８つ目に隣接するように配置する、請求項１に記載の半導体素子（１００）。
【請求項8】
前記複数の完全セル（１０６）は、技術（１３０ｂ）とレイアウト（１３２ｂ）のうちの１以上における前記複数の論理回路（１０４）との差異を有し、
前記差異は、前記複数の完全セル（１０６）が、前記イオン化放射線（９０ａ）による前記複数の論理回路（１０４）の前記可能な破損（１８１）よりも前記イオン化放射線（９０ａ）による破壊を被り易くなることをもたらす、請求項１に記載の半導体素子（１００）。
前記差異は、前記複数の完全セル（１０６）が、前記イオン化放射線（９０ａ）による前記複数の論理回路（１０４）の前記可能な破損（１８１）よりも前記イオン化放射線（９０ａ）による破壊を被り易くなることをもたらす、請求項１に記載の半導体素子（１００）。
【請求項9】
前記複数の完全セル（１０６）の各々は、前記基板（１０２）内の約１立法マイクロメートルの体積（１１４）の前記イオン化放射線（９０ａ）に感応する、請求項１に記載の半導体素子（１００）。
【請求項10】
前記複数の論理回路（１０４）のより低い電源電圧（１３６ｂ）に対する前記複数の完全セル（１０６）のより高い電源電圧（１３６ａ）は、複数の電界（１４４）を規定し、
前記複数の電界（１４４）は、前記イオン化放射線（９０ａ）によって生成された複数のイオン（１４６、１４８）を前記複数の論理回路（１０４）から離れるように導く、請求項１に記載の半導体素子（１００）。
前記複数の電界（１４４）は、前記イオン化放射線（９０ａ）によって生成された複数のイオン（１４６、１４８）を前記複数の論理回路（１０４）から離れるように導く、請求項１に記載の半導体素子（１００）。
【請求項11】
半導体素子（１００）における放射線誘発エラーを検出するための方法（１６０）であって、
前記半導体素子（１００）の基板（１０２）内にイオン化放射線（９０ａ）を受けること（１７２）、
複数の論理回路（１０４）を用いて複数の論理機能（１０５）を実行すること（１７０）であって、前記複数の論理回路（１０４）は、
前記基板（１０２）上のエリア（１１２）内に配置され、
前記イオン化放射線（９０ａ）による可能な破損（１８１）を個々に被り易い、複数の論理機能（１０５）を実行すること（１７０）、
複数の完全セル（１０６）の各々を所定の状態（１０９）に初期化すること（１６８）であって、前記複数の完全セル（１０６）は、
前記基板（１０２）上の前記エリア（１１２）内に配置され、
前記複数の論理回路（１０４）に隣接するパターン（１２０）に配置され、
前記イオン化放射線（９０ａ）に応じて前記所定の状態（１０９）の破壊を個々に被り易い、所定の状態（１０９）に初期化すること（１６８）、
前記基板（１０２）上に配置された収集回路（１０８）を用いて前記複数の完全セル（１０６）を読み出すこと（１８２）、及び
前記複数の完全セル（１０６）のうちの隣接する１つにおける不正確なビット（１１１）を読み出したことに応じて、前記イオン化放射線（９０ａ）による前記複数の論理回路（１０４）のサブセット（１２４）における前記可能な破損（１８１）を特定するレポート信号（１１６）をアサートすること（１８４）を含む、方法（１６０）。
前記半導体素子（１００）の基板（１０２）内にイオン化放射線（９０ａ）を受けること（１７２）、
複数の論理回路（１０４）を用いて複数の論理機能（１０５）を実行すること（１７０）であって、前記複数の論理回路（１０４）は、
前記基板（１０２）上のエリア（１１２）内に配置され、
前記イオン化放射線（９０ａ）による可能な破損（１８１）を個々に被り易い、複数の論理機能（１０５）を実行すること（１７０）、
複数の完全セル（１０６）の各々を所定の状態（１０９）に初期化すること（１６８）であって、前記複数の完全セル（１０６）は、
前記基板（１０２）上の前記エリア（１１２）内に配置され、
前記複数の論理回路（１０４）に隣接するパターン（１２０）に配置され、
前記イオン化放射線（９０ａ）に応じて前記所定の状態（１０９）の破壊を個々に被り易い、所定の状態（１０９）に初期化すること（１６８）、
前記基板（１０２）上に配置された収集回路（１０８）を用いて前記複数の完全セル（１０６）を読み出すこと（１８２）、及び
前記複数の完全セル（１０６）のうちの隣接する１つにおける不正確なビット（１１１）を読み出したことに応じて、前記イオン化放射線（９０ａ）による前記複数の論理回路（１０４）のサブセット（１２４）における前記可能な破損（１８１）を特定するレポート信号（１１６）をアサートすること（１８４）を含む、方法（１６０）。
【請求項12】
前記複数の論理回路（１０４）よりも低い電源電圧（１３６ｂ）で前記複数の完全セル（１０６）に給電すること（１６４）を更に含み、
より低い前記電源電圧（１３６ｂ）は、前記複数の完全セル（１０６）が、前記イオン化放射線（９０ａ）による前記複数の論理回路（１０４）の前記可能な破損（１８１）よりも前記イオン化放射線（９０ａ）による破壊を被り易くなることをもたらす、請求項１１に記載の方法（１６０）。
より低い前記電源電圧（１３６ｂ）は、前記複数の完全セル（１０６）が、前記イオン化放射線（９０ａ）による前記複数の論理回路（１０４）の前記可能な破損（１８１）よりも前記イオン化放射線（９０ａ）による破壊を被り易くなることをもたらす、請求項１１に記載の方法（１６０）。
【請求項13】
前記複数の完全セル（１０６）のうちの特定の完全セル（１０６ａ）から前記不正確なビット（１１１）を読み出したことに応じて、前記特定の完全セル（１０６ａ）を前記所定の状態（１０９）にリセットすること（２００）を更に含む、請求項１１に記載の方法（１６０）。
【請求項14】
前記レポート信号（１１６）に応じて、エラー検出及び修正回路（１１０）を用いて前記複数の論理回路（１０４）の前記サブセット（１２４）における前記可能な破損（１８１）を検証すること（１８６）を更に含む、請求項１１に記載の方法（１６０）。
【請求項15】
前記エラー検出及び修正回路（１１０）による実際の破損（１８７）の検証に応じて、前記複数の論理回路（１０４）の前記サブセット（１２４）における前記可能な破損（１８１）を修正すること（１８８）を更に含む、請求項１４に記載の方法（１６０）。
【請求項16】
前記複数の完全セル（１０６）の各々を用いて、前記基板（１０２）内の約１立法マイクロメートルの体積のイオン化放射線（９０ａ）を検知すること（１８０）を更に含む、請求項１１に記載の方法（１６０）。
【請求項17】
半導体素子（１００）であって、
イオン化放射線（９０ａ）を受ける基板（１０２）、
複数の論理機能（１０５）を実行するように動作可能な複数の論理回路（１０４）であって、
前記基板（１０２）上のエリア（１１２）内に配置され、
前記イオン化放射線（９０ａ）を個々に被り易い、複数の論理回路（１０４）、及び
複数の完全セル（１０６）であって、
前記基板（１０２）上の前記エリア（１１２）内に配置され、
前記複数の論理回路（１０４）に隣接するパターン（１２０）に配置され、
前記複数の論理回路（１０４）に対して電圧バイアスされて、複数の電界（１４４）を規定し、
前記複数の電界（１４４）は、前記イオン化放射線（９０ａ）によって生成された複数のイオンを前記複数の論理回路（１０４）から離れるように導く、複数の完全セル（１０６）を備える、半導体素子（１００）。
イオン化放射線（９０ａ）を受ける基板（１０２）、
複数の論理機能（１０５）を実行するように動作可能な複数の論理回路（１０４）であって、
前記基板（１０２）上のエリア（１１２）内に配置され、
前記イオン化放射線（９０ａ）を個々に被り易い、複数の論理回路（１０４）、及び
複数の完全セル（１０６）であって、
前記基板（１０２）上の前記エリア（１１２）内に配置され、
前記複数の論理回路（１０４）に隣接するパターン（１２０）に配置され、
前記複数の論理回路（１０４）に対して電圧バイアスされて、複数の電界（１４４）を規定し、
前記複数の電界（１４４）は、前記イオン化放射線（９０ａ）によって生成された複数のイオンを前記複数の論理回路（１０４）から離れるように導く、複数の完全セル（１０６）を備える、半導体素子（１００）。
【請求項18】
前記イオン化放射線（９０ａ）は、前記基板（１０２）内に複数の負イオン（１４６）と複数の正イオン（１４８）を生成し、
前記複数の完全セル（１０６）は、前記複数の論理回路（１０４）よりも高い電源電圧（１３６ａ）を受け取り、
より高い前記電源電圧（１３６ａ）によって生成された前記複数の電界（１４４）は、前記複数の負イオン（１４６）を前記複数の論理回路（１０４）から引き離す、請求項１７に記載の半導体素子（１００）。
前記複数の完全セル（１０６）は、前記複数の論理回路（１０４）よりも高い電源電圧（１３６ａ）を受け取り、
より高い前記電源電圧（１３６ａ）によって生成された前記複数の電界（１４４）は、前記複数の負イオン（１４６）を前記複数の論理回路（１０４）から引き離す、請求項１７に記載の半導体素子（１００）。
【請求項19】
前記基板（１０２）に配置された導電性平面（１３８）であって、前記複数の正イオン（１４８）を前記複数の論理回路（１０４）から引き離すように動作可能な導電性平面（１３８）を更に備える、請求項１８に記載の半導体素子（１００）。
【請求項20】
前記複数の完全セル（１０６）は、前記複数の論理回路（１０４）よりも前記イオン化放射線（９０ａ）によってアップセットされる可能性が高い、請求項１７に記載の半導体素子（１００）。
【発明の詳細な説明】
【技術分野】
【0001】
[0001] 本開示は、広くは、半導体素子のデータ完全性に関し、特に、半導体素子における放射線誘発エラー検出に関する。
【背景技術】
【0002】
[0002] 最近の半導体電子機器の中には、メモリ、論理ゲート、デジタルクロック、及びサポート回路のアレイを高度に集積したものがある。放射線環境では、電子回路が、アップセット（不調）などの「ソフト」エラーや、信頼性に影響を与える「ハード」エラーを被り易く、それらは単一ビットや単一ゲート位置に局在する可能性がある。単一の重イオン（宇宙環境などで入射する可能性がある）又は単一の二次的な重イオン（宇宙、大気中、若しくは地上で陽子や中性子などによって散乱される可能性がある）は、軌道に沿って重度にイオン化された電荷の堆積を引き起こす。この軌道は、論理回路におけるメモリエラーや機能エラーを引き起こすのに十分であり得る。
【0003】
[0003] したがって、当業者は、放射線環境において誘発されるエラーを被る半導体素子を開発する分野で研究開発の努力を続けている。
【発明の概要】
【0004】
[0004] 半導体素子が本明細書で提供される。半導体素子は、基板、複数の論理回路、複数の完全セル、及び収集回路を含む。基板は、イオン化放射線を受ける。複数の論理回路は、複数の論理機能を実行するように動作可能である。複数の論理回路は、基板上のエリア内に配置され、イオン化放射線による可能な破損を個々に被り易い。複数の完全セルは、各々、所定の状態に初期化されている。複数の完全セルは、基板上のエリア内に配置され、複数の論理回路に隣接するパターンに配置され、イオン化放射線に応じて所定の状態の破壊を個々に被り易い。収集回路は、基板上に配置されている。収集回路は、複数の完全セルを読み出し、複数の完全セルのうちの隣接する１つにおける不正確なビットを読み出したことに応じて、イオン化放射線による複数の論理回路のサブセットにおける可能な破損を特定するレポート信号をアサートするように動作可能である。
【0005】
[0005] 半導体素子の１以上の実施形態では、複数の完全セルが、複数の論理回路よりも低い電源電圧によって給電され、より低い電源電圧は、複数の完全セルが、イオン化放射線による複数の論理回路の可能な破損よりもイオン化放射線による破壊を被り易くなることをもたらす。
【0006】
[0006] 半導体素子の１以上の実施形態では、収集回路が、複数の完全セルのうちの特定の完全セルから不正確なビットを読み出したことに応じて、特定の完全セルを所定の状態にリセットするように更に動作可能である。
【0007】
[0007] 半導体素子の１以上の実施形態では、半導体素子が、レポート信号に応じて複数の論理回路のサブセットにおける可能な破損を検証するように動作可能なエラー検出及び修正回路を含む。
【0008】
[0008] 半導体素子の１以上の実施形態では、エラー検出及び修正回路が、実際の破損の検証に応じて複数の論理回路のサブセットにおける可能な破損を修正するように更に動作可能である。
【0009】
[0009] 半導体素子の１以上の実施形態では、エラー検出及び修正回路が、（ｉ）複数の論理回路の冗長サブセットの選択、（ｉｉ）サブセット内のデータへのエラー修正コードの適用、（ｉｉｉ）サブセット内のデータのスクラビング、並びに（ｉｖ）サブセット内のデータのリセット、のうちの１以上によって、可能な破損に応答するように動作可能である。
【0010】
[0010] 半導体素子の１以上の実施形態では、パターンが、複数の完全セルの各々を複数の論理回路のうちの１つ目から８つ目に隣接するように配置する。
【0011】
[0011] 半導体素子の１以上の実施形態では、複数の完全セルが、技術とレイアウトのうちの１以上における複数の論理回路との差異を有し、その差異は、複数の完全セルが、イオン化放射線による複数の論理回路の可能な破損よりもイオン化放射線による破壊を被り易くなることをもたらす。
【0012】
[0012] 半導体素子の１以上の実施形態では、複数の完全セルの各々が、基板内の約１立法マイクロメートルの体積のイオン化放射線に感応する。
【0013】
[0013] 半導体素子の１以上の実施形態では、複数の論理回路のより低い電源電圧に対する複数の完全セルのより高い電源電圧が、複数の電界を規定し、その電界が、イオン化放射線によって生成された複数のイオンを複数の論理回路から離れるように導く。
【0014】
[0014] 半導体素子における放射線誘発エラーを検出するための方法が、本明細書で提供される。該方法は、半導体素子の基板内にイオン化放射線を受けること、及び複数の論理回路を用いて複数の論理機能を実行することを含む。複数の論理回路は、基板上のエリア内に配置され、イオン化放射線による可能な破損を個々に被り易い。該方法は、複数の完全セルの各々を所定の状態に初期化することを含む。複数の完全セルは、基板上のエリア内に配置され、複数の論理回路に隣接するパターンに配置され、イオン化放射線に応じて所定の状態の破壊を個々に被り易い。該方法は、基板上に配置された収集回路を用いて複数の完全セルを読み出すこと、及び、複数の完全セルのうちの隣接する１つにおける不正確なビットを読み出したことに応じて、イオン化放射線による複数の論理回路のサブセットにおける可能な破損を特定するレポート信号をアサートすることを更に含む。
【0015】
[0015] １以上の実施形態では、該方法が、複数の論理回路よりも低い電源電圧で複数の完全セルに給電することを含む。より低い電源電圧は、複数の完全セルが、イオン化放射線による複数の論理回路の可能な破損よりもイオン化放射線による破壊を被り易くなることをもたらす。
【0016】
[0016] １以上の実施形態では、該方法が、特定の完全セルから不正確なビットを読み出したことに応じて、複数の完全セルのうちの特定の完全セルを所定の状態にリセットすることを含む。
【0017】
[0017] １以上の実施形態では、該方法が、レポート信号に応じて、エラー検出及び修正回路を用いて複数の論理回路のサブセットにおける可能な破損を検証することを含む。
【0018】
[0018] １以上の実施形態では、該方法が、エラー検出及び修正回路による実際の破損の検証に応じて、複数の論理回路のサブセットにおける可能な破損を修正することを含む。
【0019】
[0019] １以上の実施形態では、該方法が、複数の完全セルの各々を用いて基板内の約１立法マイクロメートルの体積のイオン化放射線を検知することを含む。
【0020】
[0020] 半導体素子が本明細書で提供される。半導体素子は、基板、複数の論理回路、及び複数の完全セルを含む。基板は、イオン化放射線を受ける。複数の論理回路は、複数の論理機能を実行するように動作可能である。複数の論理回路は、基板上のエリア内に配置され、イオン化放射線を個々に被り易い。複数の完全セルは、基板上のエリア内に配置され、複数の論理回路に隣接するパターンに配置され、複数の論理回路に対して電圧バイアスされて、複数の電界を規定する。複数の電界は、イオン化放射線によって生成された複数のイオンを複数の論理回路から離れるように導く。
【0021】
[0021] 半導体素子の１以上の実施形態では、イオン化放射線が、基板内に複数の負イオンと複数の正イオンを生成し、複数の完全セルが、複数の論理回路よりも高い電源電圧を受け取り、より高い電源電圧によって生成された複数の電界が、複数の負イオンを複数の論理回路から引き離す。
【0022】
[0022] １以上の実施形態では、半導体素子が、基板に配置された導電性平面であって、複数の正イオンを複数の論理回路から引き離すように動作可能な導電性平面を含む。
【0023】
[0023] 半導体素子の１以上の実施形態では、複数の完全セルが、複数の論理回路よりもイオン化放射線によってアップセットされる可能性が高い。
【0024】
[0024] 本開示の上記の特徴及び利点、ならびに他の特徴及び利点は、本開示を実行するための最良のモードの以下の詳細な説明を、添付の図面と併せて考慮したときに、容易に明らかになる。
【図面の簡単な説明】
【0025】
【図1】[0025] １以上の例示的な実施形態によるビークルの周りの環境の概略斜視図である。
【図2】[0026] １以上の例示的な実施形態による半導体素子の概略斜視図である。
【図3】[0027] １以上の例示的な実施形態による論理回路及び完全セルのパターンの概略平面図である。
【図4】[0028] １以上の例示的な実施形態による回路の冗長セットの概略図である。
【図5】[0029] １以上の例示的な実施形態による一組の回路の概略断面図である。
【図6】[0030] １以上の例示的な実施形態による電圧バイアスの概略図である。
【図7】[0031] １以上の例示的な実施形態による放射線誘発エラーを検出する方法のフロー図である。
【発明を実施するための形態】
【0026】
[0032] 本開示の複数の実施形態は、放射線環境において半導体論理及びデータ完全性を支援するシステム及び／又は方法を含む。このシステム／方法は、放射線によって引き起こされる局所的なエラーに対する統合された故障検出機構を提供する。この統合された故障検出は、完全セルのパターンであり得る。完全セルのパターンは、放射線によって引き起こされたイオン化に応じて状態破壊（例えば、ビット反転）を個々に被り易い。イオン化によって完全セルが破壊された場合、物理的に隣接する論理回路は、エラーを含むことが疑われる。このようなエラーの修正は、放射線が検出された局所的な近傍に焦点が当てられ得る。様々な実施形態では、放射線誘発イオンを論理回路から完全セルに引き離すように誘導する電界を素子基板内に生成することによって、イオン破壊が低減され得る。
【0027】
[0033] 図１を参照すると、１以上の例示的な実施形態によるビークル８０の周りの環境７０の例示的な一実施態様の概略斜視図が示されている。環境７０は、ビークル８０と相互作用する放射線９０を含み得る。ビークル８０は、概して、半導体素子１００を含む。放射線９０は、半導体素子１００と相互作用し得る。
【0028】
[0034] 環境７０は、概して、大気環境と、大気圏上空の宇宙環境（例えば、真空）とを含む。ビークル８０は、環境７０内に存在する。ビークル８０は、非限定的に、地上のビークル、空中のビークル、及び／又は宇宙のビークルを含み得る。ビークル８０は、１人以上の乗員（又は乗務員）を運ぶように構成されている。
【0029】
[0035] 放射線９０は、概して、素粒子や電磁放射線の形態を採る。放射線９０は、非限定的に、ガンマ線、Ｘ線、高エネルギー紫外線、陽子、中性子、アルファ粒子、ベータ粒子、及び重イオンを含み得る。放射線９０は、イオン化損傷や変位損傷の形態を採る損傷を半導体素子１００に引き起こし得る。イオン化損傷は、イオン化放射線９０ａによって引き起こされる。イオン化放射線９０ａは、半導体素子１００を通過しながら、イオン対の飛跡を生成するように動作可能である。絶縁層と基板１０２とにおいて電子イオン化によって吸収されたエネルギーは、電荷キャリアを解放する。この電荷キャリアは、拡散したり及び／又はトラップされる他の場所にドリフトしたり、或いは局所的に蓄積された電荷濃度を変化させたりして、回路の機能を不適切にする。変位損傷では、放射線９０、９０ａが、基板１０２内の原子を格子サイトから変位させ得る。結果として生じる欠陥は、結晶の電子特性や内部に作られた回路を変化させる。誘発された欠陥又は損傷がなくても、放射線粒子との相互作用は、電子状態の破壊を引き起こし得る。
【0030】
[0036] 半導体素子１００は、１以上の半導体基板上（又は内）に作製された１以上の回路を実装する。半導体素子１００は、論理回路や配電回路を含む。論理回路は、概して、放射線９０、９０ａによる破壊を被り易い。様々な実施形態では、論理回路が、放射線９０、９０ａによる性能低下や故障の影響を受ける。例えば、論理セルの１以上のゲートは、様々なタイミングで２つの論理レベルの間を遷移する代わりに、固定された論理レベルにスタックし得る。他の複数の実施形態では、メモリ型論理回路が、放射線９０、９０ａによる状態破壊の影響を受ける。例えば、特定の論理レベル（例えば、論理ゼロ又は論理１）にプログラムされた（又は書き込まれた）メモリセルは、放射線９０、９０ａによって、プログラムされた特定の論理レベルとは反対の論理レベルとして読み出されるように変更され得る。
【0031】
[0037] 図２を参照すると、１以上の例示的な実施形態による半導体素子１００の例示的な一実施形態の概略斜視図が示されている。半導体素子１００は、概して、基板１０２、複数の論理回路１０４、複数の完全セル１０６、収集回路１０８、並びにエラー検出及び修正（EDC）回路１１０を含む。
【0032】
[0038] 論理回路１０４は、基板１０２の表面上のエリア１１２内に配置され得る。完全セル１０６は、所定のパターンで論理回路１０４の間に点在して配置されている。収集回路１０８は、基板１０２上に配置され、エリア１１２の外側に配置され得る。エラー検出及び修正回路１１０は、基板１０２上に配置され、これもまたエリア１１２の外側に配置され得る。
【0033】
[0039] 基板１０２は、半導体で形成されている。半導体は、概して、シリコン、ゲルマニウム、ガリウムヒ素、アルミニウムガリウムヒ素、炭化ケイ素、窒化ガリウム、リン化インジウムなどを含む。基板は、半導体ダイ、半導体タイル、又は半導体ウエハの形態を採り得る。
【0034】
[0040] 論理回路１０４は、基板１０２上（又は内）に形成されたデジタル及び／又はアナログ機能回路を実装する。論理回路１０４は、１以上の論理機能１０５を実行し得る。論理回路１０４は、非限定的に、メモリセル、演算回路、フリップフロップ、ブール論理、クロック回路、入／出力回路、増幅器、電圧レベル変換回路、コンバータ、発振器などを含む。論理回路１０４は、基板１０２に衝突する放射線９０、９０ａによって破壊を被り易い。
【0035】
[0041] 完全セル１０６は、基板１０２上（又は内）に形成されたイオン化収集及び／又は検出回路を実装する。完全セル１０６は、１以上の完全機能１０７を実行し得る。完全セル１０６は、所定の状態１０９（例えば、所定の論理ビット）に初期化され得る。放射線９０、９０ａによって破損した場合、完全セル１０６は、不正確なビット１１１を有し得る。完全セル１０６は、非限定的に、メモリセル、フリップフロップ、電荷結合セルなどを含み得る。完全セル１０６は、基板１０２に衝突する放射線９０、９０ａによって破壊を被り易い。様々な実施形態では、完全セル１０６が、正常な状態にプログラムされるように動作可能である。正常な状態は、正常なビットとして検出可能である。イオン化放射線９０ａによって生成された近傍のイオンの飛跡に曝露されると、所与の完全セル１０６は、破損し、破損した状態に変化し得る。破損した状態は、不正確なビットとして検出可能である。その後、所与の完全セル１０６は、正常な状態に戻るように命令され得る。完全セル１０６は、完全セル１０６の下の基板１０２内の約１立法マイクロメートルの体積１１４のイオン化放射線９０ａに感応する。完全セル１０６は、イオン化放射線９０ａによってアップセットされる可能性が論理回路１０４よりも高い。
【0036】
[0042] 収集回路１０８は、基板１０２上（又は内）に形成されたサンプリング回路を実装する。収集回路１０８は、完全セル１０６の状態を読み出す（又はサンプリングする）ように動作可能である。収集回路１０８は、幾つかの論理回路１０４に隣接する特定の完全セル１０６における不正確なビットを読み出したことに応じて、レポート信号１１６をアサートし得る。不正確なビットは、イオン化放射線９０ａによる隣接する論理回路１０４のサブセットにおける可能な破損を特定する。収集回路１０８はまた、不正確なビットをレポートする完全セル１０６を正常な状態に戻すように命令する（又はプログラムする）ように動作可能であり得る。
【0037】
[0043] EDC回路１１０は、基板１０２上（又は内）に形成された回路におけるエラー修正技法を実装する。EDC回路１１０は、完全セル１０６に隣接する幾つかの論理回路１０４の状態を読み出す（又はサンプリングする）ように動作可能である。読み出しは、完全セルについてのレポート信号１１６のアサートによって、周期的に、及び／又は完全セル１０６の周りの幾つかの論理回路１０４のうちの１以上を読み出すことを試みる別のイベントによってトリガされ得る。幾つかの論理回路１０４の状態が読み出されると、EDC回路１１０は、エラーが存在するかどうかを検証してよく、エラーが存在する場合、一般的なエラー修正技法を使用して、幾つかの論理回路１０４の中のエラーを修正し、元々のエラーなしのデータを再構築し得る。エラーなしのデータは、修正信号１１８内に提示される。
【0038】
[0044] 論理回路１０４がメモリ回路である設計を考慮すると、幾つかのメモリ回路内の状態が、エラー修正コードで書かれたデータビットである場合、EDC回路１１０は、エラー修正コードを使用して、データ内の単一ビットのエラーを検出し修正する。別の一実施例では、単一の機能又はメモリワード内のメモリビットが、機能又はワード内の複数セルの破損を回避するために、メモリセルの間で広い間隔を空けて配置され得る。EDC回路１１０は、広く間隔を空けられたビット内の単一セルエラーを検出し修正するように動作可能であり得る。幾つかの実施形態では、メモリセルが、メモリの残りの部分と並行して読み出されてよく、完全セル１０６は、データが破損している可能性があるか否かを示す「パリティのような」ビットとして作用する。メモリセル内のデータは、EDC回路１１０がエラー検出及び修正を実行することでインターリーブされ得る。幾つかの場合では、EDC回路１１０が、メモリセルに巡回冗長検査（CRC）を強制し、巡回冗長検査が修正不可能な状況を示す場合、信頼できるソースからのメモリ更新を強制することができる。
【0039】
[0045] 幾つかの論理回路１０４は、論理回路１０４の冗長バンクに関連付けられ得る。このような場合では、EDC回路１１０が、２つの並列なデータのセットをフェッチし、完全セル１０６に基づいて、どのバンクが破損していないかをワード単位で選択する。更なる他の設計では、アレイ内の機能論理回路から選択することもできる。EDC回路１１０は、完全セル１０６の状態を使用して、放射線９０、９０ａによって破損していないと思われる機能論理回路を選択することができる。幾つかの実施形態では、主たる論理回路１０４が、隣接する完全セル１０６に基づいて可能な破損を示す場合、同じ機能を実行するバックアップ論理回路１０４の状態が、代わりに使用され得る（例えば、「重複」投票）。両方の論理回路１０４（主たる及び重複バックアップ）が破損を示す場合、EDC回路１１０による大規模なリセット又はスクラビングが保証される。EDC回路１１０の他の設計がまた、局所的なデータスクラビングや局所的なエラー修正などを含む、検出された破損のより精巧な帰結を課すように適用され得る。
【0040】
[0046] 図３を参照すると、１以上の例示的な実施形態による論理回路及び完全セルの例示的なパターン１２０の概略的な平面図が示されている。この一実施例では、論理回路１０４が、隣接するＮ×Ｎ（例えば、３×３）のセット１２２として格子状パターン１２０に配置されている。各セット１２２は、セット１２２の中央に配置された完全セル１０６を取り囲み、その完全セル１０６に隣接する幾つかの（例えば、１つ目から８つ目の）論理回路１０４のサブセット１２４を配置する。セット１２２は、概して、放射線９０、９０ａがセット１２２の中央に衝突した場合、放射線９０、９０ａによって影響を被り易い体積１１４に一致する大きさである。したがって、セット１２２の中央にある完全セル１０６は、それぞれのセット１２２内の放射線の衝突を検出するはずである。検出された放射線の衝突は、隣接する論理回路１０４のサブセット１２４内の機能／データを疑わしいものにする。セット１２２の縁部付近の放射線の衝突は、対応する完全セル１０６及び近傍の完全セル１０６によって検出され得る。その場合、論理回路１０４の両方のサブセット１２４が、破損したとして扱われ得る。
【0041】
[0047] 基板１０２の表面における論理回路１０４のサイズが、その一実施例よりも小さい状況では、Ｎ×Ｎパターン１２０は、論理回路１０４の３×４パターン、３×５パターン、４×５パターン、又は５×５パターンであり得る。５×５パターンの場合では、２４個の論理回路１０４が、単一の完全セル１０６を完全に取り囲み得る。完全セル１０６が、放射線９０、９０ａを検出した場合、そのセット内の２４個の論理回路１０４は、危険に晒される可能性がある。
【0042】
[0048] 図４を参照すると、１以上の例示的な実施形態による冗長セットの例示的な一実施態様の概略図が示されている。論理回路１０４のセット１２２ａ～１２２ｃは、互いの冗長コピーとして並列に動作させることができる。各セット１２２ａ～１２２ｃは、論理回路１０４のサブセット１２４ａ～１２４ｃと対応する完全セル１０６とを含む。所与のセット１２２ａ～１２２ｃ内のデータは、論理回路１０４からのデータと完全セル１０６からのデータとを含み得る。所与のサブセット１２４ａ～１２４ｃ内のデータは、論理回路１０４からのデータに限定され得る。
【0043】
[0049] EDC回路１１０は、有効なデータ／結果１２６ａを生成するために、いずれにしても単一セット（例えば、主たるセット１２２ａ又は主たるサブセット１２４ａ）に依存し得る。EDC回路１１０は、修正信号１１８内に有効なデータ／結果１２６ａを提示し得る。主たるセット１２２ａ／サブセット１２４ａが、放射線９０、９０ａによって破損した可能性がある場合（それぞれの完全セル１０６によってレポートされるように）、EDC回路１１０は、修正信号１１８内に有効なデータ／結果１２６ｂを生成するために、別のセット（例えば、冗長セット１２２ｂ又は冗長サブセット１２４ｂ）に依存することができる。他の複数の実施形態では、EDC回路１１０が、複数の（例えば、３つの）セット１２２ａ～１２２ｃ又はサブセット１２４ａ～１２４ｃから、データ／結果１２６ａ～１２６ｃを受け取り得る。３つのデータ／結果１２６ａ～１２６ｃのうちの２つが、互いに一致する場合、一致するデータ／結果１２６ａ～１２６ｃは、有効であるとして選択され、修正信号１１８内に提示される。
【0044】
[0050] 図５を参照すると、１以上の例示的な実施形態によるセット１２２の例示的な一実施態様の概略断面図が示されている。この一実施例は、基板１０２内の３×３のパターン１２０を示し、完全セル１０６（例えば、特定の完全セル１０６ａ）は、論理回路１０４によって各側において取り囲まれている。様々な実施形態では、論理回路１０４が、第１の技術１３０ａ及び／又は第１のレイアウト１３２ａを使用して製造される。特定の完全セル１０６ａは、第２の技術１３０ｂ及び／又は第２のレイアウト１３２ｂを使用して製造される。幾つかの実施形態では、論理回路１０４が、第１の電力１３４ａを受け取ってよく、特定の完全セル１０６ａが、第２の電力１３４ｂを受け取る。
【0045】
[0051] 特定の完全セル１０６ａは、論理回路１０４よりも放射線９０、９０ａに感応するように作製される。特定の完全セル１０６ａを作製するために使用される第２の技術１３０ｂは、論理回路１０４を作製するために使用される第１の技術１３０ａとは異なり得る。例えば、特定の完全セル１０６ａにおいて使用されるメモリセル設計は、論理回路１０４において使用されるゲート酸化物よりも厚いトランジスタ用のゲート酸化物を有し得る。ゲート酸化物が厚くなるほど、ゲートの下により小さなチャネルができるため、通常の状態ではより少ない電荷が蓄積される。したがって、イオン化放射線９０ａは、論理回路１０４におけるよりも容易にメモリセル設計の状態を反転（又は変化）させ得る。
【0046】
[0052] 特定の完全セル１０６ａを作製するために使用される第２のレイアウト１３２ｂは、論理回路１０４を作製するために使用される第１のレイアウト１３２ａとは異なり得る。実施例として、論理回路１０４の第１のレイアウト１３２ａは、回路の感応エリアへのイオンのドリフトを最小限に抑える絶縁トレンチを含み得る。対照的に、特定の完全セル１０６ａの第２のレイアウト１３２ｂは、絶縁トレンチを欠いており、したがって、ドリフトするイオンによって破損する可能性が高い。
【0047】
[0053] 完全セル１０６は、論理回路１０４よりも低い電源電圧によって給電され得る。論理回路１０４の第１の電力１３４ａ（又は第１のバイアス電圧）は、特定の完全セル１０６ａの第２の電力１３４ｂ（又は第２のバイアス電力）よりも高くなり得る。第１の電力１３４ａは、第２の電力１３４ｂのより低い電源電圧１３６ｂよりも高い電源電圧１３６ａを有し得る。したがって、より高い電圧の論理回路１０４は、より低い電圧の完全セル１０６よりも放射線誘発イオンによって破損する可能性が低い。それは、第１の技術１３０ａが第２の技術１３０ｂに一致し、及び／又は、第１のレイアウト１３２ａが第２のレイアウト１３２ｂに一致するとしてもである。
【0048】
[0054] 図６を参照すると、１以上の例示的な実施形態による例示的な電圧バイアスの概略断面図が示されている。論理回路１０４と完全セル１０６とにおいて設計されたバイアス電圧は、放射線誘発イオンを論理回路１０４から（１以上の）完全セル１０６へ偏向させることにおいて助けとなるように、基板１０２内に電界を立ち上げるために生成され得る。
【0049】
[0055] 論理回路１０４の反対側の基板１０２の（下）側には、導電性平面１３８が形成され得る。導電性平面１３８は、接地１４０され得る。基板１０２の（上）側の論理回路１０４は、より低い電源電圧１３６ｂ（例えば、１．８ボルト）を受け取り得る。完全セル１０６は、より高い電源電圧１３６ａ（例えば、７．２ボルト）を受け取り得る。より低い電源電圧１３６ｂに対するより高い電源電圧１３６ａは、導電性平面１３８に近接するゼロボルト付近（例えば、０．２ボルト）から、より高い電源電圧１３６ａに近接するフルボルト付近（例えば、７．２ボルト）までの範囲の、基板１０２内の電圧勾配１４２を規定する。電圧勾配１４２は、基板１０２内に電界１４４を生成する。電界１４４は、一部（例えば、負）のイオン１４６を論理回路１０４から完全セル１０６向けて引き離すように、及び、他（例えば、正）のイオン１４８を論理回路１０４から導電性平面１３８に向けて引き離すように整列している。したがって、イオン放射線９０ａによって生成されるイオン対１４６、１４８は、完全セル１０６が存在しない設計と比較して、論理回路１０４を破損する可能性が低減され得る。
【0050】
[0056] 図７を参照すると、１以上の例示的な実施形態による放射線誘発エラーを検出するための例示的な方法１６０のフロー図が示されている。方法１６０（又はプロセス）は、半導体素子１００によって実行される。方法１６０は、図示されているように、ステップ１６２から２０２を含む。ステップのシーケンスは、代表的な一実施例として図示されている。特定の用途の基準を満たすために、他のステップ順序が実施されてよい。
【0051】
[0057] ステップ１６２では、基板１０２の下面の導電性平面１３８が接地１４０される（例えば、ゼロボルト）。ステップ１６４では、電力１３４ａ～１３４ｂが、異なる電圧（複数）１３６ａ～１３６ｂで完全セル１０６と論理回路１０４に印加される。ステップ１６６では、異なる電圧１３６ａ～１３６ｂが、基板内に電界１４４を規定する。
【0052】
[0058] ステップ１６８では、完全セル１０６が、所定の状態１０９に初期化される。ステップ1７０では、論理回路１０４が、概して、論理機能１０５を実行する。ステップ１７１では、完全セル１０６が、完全機能１０７を実行する。
【0053】
[0059] ステップ１７２では、半導体素子１００が、基板１０２内にイオン化放射線９０ａを受ける。ステップ１７４では、イオン化放射線９０ａが、基板１０２内に負イオン１４６と正イオン１４８を生成する。ステップ１７６では、基板１０２内の電界１４４が、負イオン１４６を完全セル１０６に向けて、したがって、論理回路１０４から離れるように引き寄せる。ステップ１７８では、電界１４４がまた、正イオン１４８を論理回路１０４から引き離す。ステップ１８０では、完全セル１０６に隣接する基板１０２の体積１１４内のイオン化放射線９０ａの通過が、完全セル１０６によって検知され得る。ステップ１８１では、イオン化放射線９０ａが、１以上の完全セル１０６の可能な破損を引き起こし得る。完全セル１０６がメモリセルを実装する場合、破損は保存されているデータのビット反転であり得る。
【0054】
[0060] ステップ１８２では、収集回路１０８が、完全セル１０６を読み出す。ステップ１８４では、収集回路１０８が、完全セル１０６のうちの１以上から不正確な（破損した）ビット１１１を読み出した場合、収集回路１０８は、レポート信号１１６をアサートする。レポート信号１１６は、不正確なビット１１１を有する完全セル１０６を特定し得る。不正確なビット１１１は、概して、破損した完全セル１０６に近接する論理回路１０４のサブセットもまた、イオン化放射線９０ａによって破損し得ることを示す。
【0055】
[0061] ステップ１８５では、EDC回路１１０が、論理回路１０４及び任意選択的に完全セル１０６を読み出す。ステップ１８６では、レポート信号１１６のアサートに応じて、EDC回路１１０が、論理回路１０４のサブセット（又は論理回路１０４と完全セル１０６とのセット）における可能な破損を検証する。ステップ１８７では、放射線９０、９０ａが、セット／サブセット内の論理回路１０４の１以上を破損した場合、EDC回路１１０は実際の破損を検出する。その後、ステップ１８８では、EDC回路１１０が、実際の破損の検証に応じてセット／サブセットにおける可能な破損を修正する。
【0056】
[0062] 様々な実施形態では、修正が１以上の形態を採り得る。幾つかの設計では、ステップ１９０において、EDC回路１１０が、論理回路１０４の冗長セット／サブセット１２２ｂ／１２４ｂを、有効なデータを有するものとして選択し得る。他の設計では、ステップ１９２において、EDC回路１１０が、セット／サブセット内のデータにエラー修正コードを適用する。ステップ１９４では、EDC回路１１０がまた、セット／サブセット内のデータをスクラブすることも試み得る。時には、放射線９０、９０ａが、エラー修正コードが元々のデータを復元できない程度に十分な数の論理回路１０４を破壊することもある。したがって、ステップ１９６では、EDC回路１１０が、セット／サブセット内のデータをリセットし、バックアップデータソースからセット／サブセットを再ロードしてもよい。
【0057】
[0063] ステップ１９８では、EDC回路１１０が、修正信号１１８内に修正後のエラーなしのデータを提示し得る。ステップ２００では、収集回路１０８が、不正確なビット１１１を読み出したことに応じて、破損した完全セル１０６を所定の状態１０９に戻すようにリセットする。ステップ２０２では、破損した論理回路１０４がリセット可能である場合、EDC回路１１０が、データに適用された（１以上の）修正に基づいて、破損した論理回路１０４を任意選択的にリセットし得る。
【0058】
[0064] 本開示の複数の実施形態は、概して、隣接するメモリ及び／又は機能セルを隣接するものに対して電圧バイアスして、イオン化電荷を意図的に遠ざけることによって、機能半導体素子内のイオン化堆積により誘発される放射線エラーを低減させるための技法を提供する。隣接するメモリ及び／又は機能セルを隣接するものに対して電圧バイアスすることによって、バイアスされたセル内に意図的に影響を及ぼし、隣接するセルからのイオン化ドリフトがなくても、放射線アップセットに対する感受性を高めることができる。完全セルがメモリセルである場合、完全セルは、メモリの残りの部分に並行して読み出されてよく、データが破損している可能性があるかどうかを示す「パリティのような」ビットとして作用し得る。破損した完全セルの検出は、メモリの２つのバンクの間での選択を可能にし、２つの並列なデータのセットをフェッチし、どのセットが破損していないかをワード単位で選択することができる。同様に、破損した完全セルの検出は、アレイ内の機能論理回路の中から選択することを可能にし得る。論理回路が、隣接する「検出器」完全セルによって可能な破損を示す場合、同じ機能を実行する冗長論理回路の状態が、代わりに使用され得る（例えば「重複」投票）。両方の論理回路（主たる及びバックアップ）が破損を示す場合、大規模なリセット又はスクラビングが保証される。別個のエラー検出や修正「エンジン」がまた、局所的なデータスクラビングや局所的なエラー修正などを含む、検出された破損のより精巧な帰結を課すように適用され得る。
【0059】
[0065] 様々な実施形態は、局所的な電界強化が堆積されたイオン化電荷を重要な電子機器から離れた収集ポイントに迂回させることによって、放射線誘発破損を緩和するための技術を提供する。電界の強化は、堆積されたイオン化電荷を完全セルに流し込む。完全セルは、隣接する論理回路とは別にバイアスされている。局所的なバイアス強化や内部バイアスは、概して、完全セルのアップセット脆弱性を高める。完全セルはまた、総イオン化線量による損傷／故障の指標としても使用され得る。
【0060】
[0066] 本開示は、多くの異なる形態にある実施形態を受け入れる余地がある。本開示の代表的な複数の実施形態が、図面で示され、本明細書で説明される。これらの実施形態は、本開示の原理の例示として提供され、本開示の態様の範囲を限定しないことを理解されたい。その程度において、例えば、要約、背景、概要、及び詳細な説明のセクションで説明されているが、特許請求の範囲内で明示的に説明されていない実施例及び限定は、単一で又は集合的に、言外の意味で、推論によって、又はそれ以外の方法で、特許請求の範囲の中に組み込まれるべきではない。
【0061】
[0067] この詳細な説明の目的では、特に示されていない場合、単一形は複数形を含み、その逆もその通りである。「及び」と「又は」という用語は、接続的であるとともに離接的でもある。「任意の」と「全ての」という用語は、両方とも、「任意の且つ全ての」を意味し、「含む」、「包含する」、「備える」、「有する」などの用語は、各々、「非限定的に含む」ことを意味する。更に、「約」、「ほとんど」、「実質的に」、「近似的に」、及び「概して」などの、近似的な単語は、本明細書で、「において、近くで、若しくは近くにおいて」又は「その０～５％の範囲内」又は「許容可能な製造誤差の範囲内」或いは他のそれらの論理的な組み合わせの意味で使用されてよい。図面を参照すると、同様な数値が同様な構成要素を指す。
【0062】
[0068] 詳細な説明及び図面又は図は、本開示をサポートし説明するが、本開示の範囲は、特許請求の範囲によってのみ規定される。本開示を実行するためのベストモード及び他の実施形態のうちの幾つかが詳細に説明されたが、添付の特許請求の範囲内で規定される本開示を実施するための様々な代替的な設計及び実施形態が存在する。更に、図面内で示された実施形態又は本説明内で述べられた様々な実施形態の特徴は、必ずしも互いに無関係な実施形態として理解される必要はない。むしろ、一実施形態の複数の実施例のうちの１つにおいて説明された各特徴は、他の実施形態からの他の所望の特徴のうちの１以上と組み合わされてよく、言葉において又は図面を参照することによって説明されていない他の実施形態をもたらすことが可能である。したがって、そのような他の実施形態が、添付の特許請求の範囲の枠組内に含まれる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【外国語明細書】