(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024160523
(43)【公開日】2024-11-14
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20241107BHJP
H01L 29/78 20060101ALI20241107BHJP
H01L 29/06 20060101ALI20241107BHJP
H01L 29/41 20060101ALI20241107BHJP
【ＦＩ】
H01L29/78 658J
H01L29/78 652Q
H01L29/78 653C
H01L29/78 652K
H01L29/06 301F
H01L29/06 301V
H01L29/44 Y
H01L29/78 652M
H01L29/78 652N
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023075618
(22)【出願日】2023-05-01
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】渡邉 建太
【テーマコード（参考）】
4M104
【Ｆターム（参考）】
4M104AA01
4M104BB01
4M104FF10
4M104GG09
4M104GG18
(57)【要約】
【課題】半導体装置において、モールド樹脂と半導体素子のパッシベーション層との間の剥離を抑制する。
【解決手段】半導体装置１０は、半導体素子１２と、半導体素子１２を封止するモールド樹脂１４とを含んでいる。半導体素子１２は、半導体層１８と、半導体層１８上に形成された絶縁層２０と、絶縁層２０上に形成された第１電極２２と、絶縁層２０上に形成されるとともに、第１電極２２から離隔された第２電極２４と、絶縁層２０、第１電極２２、および第２電極２４を少なくとも部分的に覆うパッシベーション層２６とを含んでいる。パッシベーション層２６は、モールド樹脂１４を受け入れる１つまたは複数の凹部６６を含む第１アンカーパターン６２を含んでいる。第１アンカーパターン６２は、第１電極２２と第２電極２４との間に位置している。
【選択図】図５
【解決手段】半導体装置１０は、半導体素子１２と、半導体素子１２を封止するモールド樹脂１４とを含んでいる。半導体素子１２は、半導体層１８と、半導体層１８上に形成された絶縁層２０と、絶縁層２０上に形成された第１電極２２と、絶縁層２０上に形成されるとともに、第１電極２２から離隔された第２電極２４と、絶縁層２０、第１電極２２、および第２電極２４を少なくとも部分的に覆うパッシベーション層２６とを含んでいる。パッシベーション層２６は、モールド樹脂１４を受け入れる１つまたは複数の凹部６６を含む第１アンカーパターン６２を含んでいる。第１アンカーパターン６２は、第１電極２２と第２電極２４との間に位置している。
【選択図】図５
【特許請求の範囲】
【請求項1】
半導体素子と、
前記半導体素子を封止するモールド樹脂と
を備え、
前記半導体素子は、
半導体層と、
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成された第１電極と、
前記絶縁層上に形成されるとともに、前記第１電極から離隔された第２電極と、
前記絶縁層、前記第１電極、および前記第２電極を少なくとも部分的に覆うパッシベーション層と
を含み、
前記パッシベーション層は、前記モールド樹脂を受け入れる１つまたは複数の凹部を含む第１アンカーパターンを含み、前記第１アンカーパターンは、前記第１電極と前記第２電極との間に位置している、半導体装置。
前記半導体素子を封止するモールド樹脂と
を備え、
前記半導体素子は、
半導体層と、
前記半導体層上に形成された絶縁層と、
前記絶縁層上に形成された第１電極と、
前記絶縁層上に形成されるとともに、前記第１電極から離隔された第２電極と、
前記絶縁層、前記第１電極、および前記第２電極を少なくとも部分的に覆うパッシベーション層と
を含み、
前記パッシベーション層は、前記モールド樹脂を受け入れる１つまたは複数の凹部を含む第１アンカーパターンを含み、前記第１アンカーパターンは、前記第１電極と前記第２電極との間に位置している、半導体装置。
【請求項2】
前記パッシベーション層は、前記モールド樹脂を受け入れる１つまたは複数の凹部を含む第２アンカーパターンを含み、前記第２アンカーパターンは、平面視で前記第１電極を少なくとも部分的に囲むように配置されている、請求項１に記載の半導体装置。
【請求項3】
前記第１電極は、平面視で前記第１アンカーパターンと前記第２アンカーパターンとの間に位置している、請求項２に記載の半導体装置。
【請求項4】
前記第１アンカーパターンは、平面視で前記第２電極を少なくとも部分的に囲むように配置されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記パッシベーション層は、前記モールド樹脂を受け入れる１つまたは複数の凹部を含む第３アンカーパターンを含み、前記第３アンカーパターンは、平面視で前記第１電極と重なるように配置されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項6】
前記第１電極は、ゲートパッド部を含み、前記パッシベーション層は、前記ゲートパッド部の一部を露出させる第１開口を有しており、前記第３アンカーパターンは、平面視で前記第１開口を少なくとも部分的に囲むように配置されている、請求項５に記載の半導体装置。
【請求項7】
前記パッシベーション層は、前記第２電極の一部を露出させる第２開口を有しており、前記第１アンカーパターンは、平面視で前記第２開口を少なくとも部分的に囲むように配置されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項8】
前記半導体素子は、平面視で外周領域および前記外周領域に囲まれた内側領域を含み、
前記第１電極は、前記外周領域に配置された外周ゲート電極部を含み、前記第２アンカーパターンは、前記外周領域に配置されている、請求項２または３に記載の半導体装置。
前記第１電極は、前記外周領域に配置された外周ゲート電極部を含み、前記第２アンカーパターンは、前記外周領域に配置されている、請求項２または３に記載の半導体装置。
【請求項9】
前記半導体素子は、平面視で外周領域および前記外周領域に囲まれた内側領域を含み、
前記第１電極は、前記外周領域に配置された外周ゲート電極部と、前記内側領域に配置された内側ゲート電極部とを含み、
前記内側ゲート電極部は、前記第１アンカーパターンによって平面視で少なくとも部分的に囲まれている、請求項１～３のいずれか一項に記載の半導体装置。
前記第１電極は、前記外周領域に配置された外周ゲート電極部と、前記内側領域に配置された内側ゲート電極部とを含み、
前記内側ゲート電極部は、前記第１アンカーパターンによって平面視で少なくとも部分的に囲まれている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項10】
前記半導体素子は、平面視で外周領域および前記外周領域に囲まれた内側領域を含み、
前記第１電極は、前記外周領域に配置された外周ゲート電極部を含み、
前記第２電極は、前記外周ゲート電極部と前記第２アンカーパターンとの間に位置するソースフィンガー部を含み、
前記ソースフィンガー部および前記外周ゲート電極部は、前記第１アンカーパターンと前記第２アンカーパターンとの間に位置している、請求項２または３に記載の半導体装置。
前記第１電極は、前記外周領域に配置された外周ゲート電極部を含み、
前記第２電極は、前記外周ゲート電極部と前記第２アンカーパターンとの間に位置するソースフィンガー部を含み、
前記ソースフィンガー部および前記外周ゲート電極部は、前記第１アンカーパターンと前記第２アンカーパターンとの間に位置している、請求項２または３に記載の半導体装置。
【請求項11】
前記パッシベーション層は、前記第２電極の一部を露出させる第２開口を有しており、前記第１アンカーパターンは、平面視で前記第２開口を少なくとも部分的に囲むように配置されており、
前記パッシベーション層は、前記モールド樹脂を受け入れる１つまたは複数の凹部を含む第４アンカーパターンを含み、前記第４アンカーパターンは、平面視で前記第２電極と重なるように配置されるとともに、前記第２開口の一部に沿って配置されている、請求項１０に記載の半導体装置。
前記パッシベーション層は、前記モールド樹脂を受け入れる１つまたは複数の凹部を含む第４アンカーパターンを含み、前記第４アンカーパターンは、平面視で前記第２電極と重なるように配置されるとともに、前記第２開口の一部に沿って配置されている、請求項１０に記載の半導体装置。
【請求項12】
前記第１電極は、前記内側領域に配置された内側ゲート電極部をさらに含み、
前記内側ゲート電極部は、前記第１アンカーパターンによって平面視で少なくとも部分的に囲まれている、請求項１０に記載の半導体装置。
前記内側ゲート電極部は、前記第１アンカーパターンによって平面視で少なくとも部分的に囲まれている、請求項１０に記載の半導体装置。
【請求項13】
前記内側ゲート電極部は、平面視で第１方向に延びる第１ゲートフィンガー部と、前記第１方向と交差する第２方向に延びる第２ゲートフィンガー部とを含む、請求項１２に記載の半導体装置。
【請求項14】
前記内側ゲート電極部は、平面視で前記第２方向に延びる第３ゲートフィンガー部をさらに含む、請求項１３に記載の半導体装置。
【請求項15】
前記第１アンカーパターンの各凹部の深さは、前記パッシベーション層の厚さよりも小さい、請求項１～３のいずれか一項に記載の半導体装置。
【請求項16】
前記第１アンカーパターンの各凹部の開口面積は、当該凹部の底面積よりも小さい、請求項１～３のいずれか一項に記載の半導体装置。
【請求項17】
前記第１アンカーパターンの前記１つまたは複数の凹部は、平面視で間隔をあけて配置された複数の凹部を含む、請求項１～３のいずれか一項に記載の半導体装置。
【請求項18】
前記第１アンカーパターンの各凹部は、平面視でライン状に形成されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項19】
前記第１アンカーパターンの前記１つまたは複数の凹部は、平面視で破線状に配置された複数の凹部を含む、請求項１～３のいずれか一項に記載の半導体装置。
【請求項20】
前記半導体素子は、
前記半導体層に形成されたゲートトレンチと、
前記ゲートトレンチ内に配置されたゲート電極と
をさらに含む、請求項１～３のいずれか一項に記載の半導体装置。
前記半導体層に形成されたゲートトレンチと、
前記ゲートトレンチ内に配置されたゲート電極と
をさらに含む、請求項１～３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
近年、トレンチゲート型の金属酸化膜半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor，ＭＯＳＦＥＴ）が広く実用化されている。トレンチゲート型のＭＯＳＦＥＴでは、ゲート電極が配置される複数のゲートトレンチが半導体層に形成される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１２５６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
トレンチゲート型のＭＯＳＦＥＴが形成された半導体素子の信頼性試験において、半導体素子を封止するモールド樹脂の剥離に起因する不良が発生する場合がある。
【課題を解決するための手段】
【0005】
本開示の一態様による半導体装置は、半導体素子と、前記半導体素子を封止するモールド樹脂とを備えている。前記半導体素子は、半導体層と、前記半導体層上に形成された絶縁層と、前記絶縁層上に形成された第１電極と、前記絶縁層上に形成されるとともに、前記第１電極から離隔された第２電極と、前記絶縁層、前記第１電極、および前記第２電極を少なくとも部分的に覆うパッシベーション層とを含む。前記パッシベーション層は、前記モールド樹脂を受け入れる１つまたは複数の凹部を含む第１アンカーパターンを含んでいる。前記第１アンカーパターンは、前記第１電極と前記第２電極との間に位置している。
【発明の効果】
【0006】
本開示の半導体装置によれば、モールド樹脂と半導体素子のパッシベーション層との間の剥離を抑制することができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、図示を簡潔かつ明瞭にするために、断面図では、ハッチングが省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
［第１実施形態］
図１～図１３を参照して、第１実施形態による例示的な半導体装置１０について説明する。半導体装置１０は、半導体素子１２と、半導体素子１２を封止するモールド樹脂１４（図５など参照）とを含む。図１～図４および図７～図１２においては、図示および説明を簡潔かつ明瞭にするために、モールド樹脂１４は省略されている。半導体素子１２は、トランジスタ１６（図３参照）が形成された半導体チップであってよい。
図１～図１３を参照して、第１実施形態による例示的な半導体装置１０について説明する。半導体装置１０は、半導体素子１２と、半導体素子１２を封止するモールド樹脂１４（図５など参照）とを含む。図１～図４および図７～図１２においては、図示および説明を簡潔かつ明瞭にするために、モールド樹脂１４は省略されている。半導体素子１２は、トランジスタ１６（図３参照）が形成された半導体チップであってよい。
【0011】
図１は、第１実施形態による例示的な半導体装置１０の概略平面図である。図１では半導体素子１２を視ることができるようにモールド樹脂１４が省略されているが、図５を参照して後述するように、モールド樹脂１４は半導体素子１２を封止するために半導体素子１２上に形成されていてよい。
【0012】
図１～図３に示すように、半導体素子１２は、半導体層１８を含む。半導体層１８は、シリコン（Ｓｉ）から形成されていてよい。図１に示される互いに直交するＸＹＺ軸のＺ軸方向は、半導体層１８の第１面１８Ａ（図３参照）と実質的に直交する方向である。なお、本明細書において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から半導体装置１０を視ることをいう。
【0013】
半導体素子１２は、半導体層１８上に形成された絶縁層２０をさらに含む。絶縁層２０は、酸化シリコン（ＳｉＯ２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つから形成されていてよい。
【0014】
半導体素子１２は、絶縁層２０上に形成された第１電極２２と、絶縁層２０上に形成されるとともに第１電極２２から離隔された第２電極２４とをさらに含む。第１電極２２および第２電極２４は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成されていてよい。
【0015】
半導体素子１２は、絶縁層２０、第１電極２２、および第２電極２４を少なくとも部分的に覆うパッシベーション層２６をさらに含む。パッシベーション層２６は、窒化シリコン（ＳｉＮ）および酸窒化シリコン（ＳｉＯＮ）のうちの少なくとも１つから形成されていてよい。パッシベーション層２６の詳細については後述する。
【0016】
（第１電極および第２電極のレイアウト）
図２は、第１実施形態による第１電極２２および第２電極２４のレイアウトの一例を示す概略平面図である。図２では、モールド樹脂１４およびパッシベーション層２６が省略されている。
図２は、第１実施形態による第１電極２２および第２電極２４のレイアウトの一例を示す概略平面図である。図２では、モールド樹脂１４およびパッシベーション層２６が省略されている。
【0017】
半導体素子１２は、平面視で外周領域２８および外周領域２８に囲まれた内側領域３０を含んでいてよい。外周領域２８と内側領域３０との例示的な境界は、図２において二点鎖線で示されている。外周領域２８は、平面視で、半導体層１８の外縁と内側領域３０との間に位置していてよい。
【0018】
第１電極２２は、外周領域２８に配置された外周ゲート電極部３２を含んでいてよい。外周ゲート電極部３２は、外周領域２８と内側領域３０との境界に沿って延びていてよい。第１電極２２は、ゲートパッド部３４をさらに含んでいてよい。図１および図２の例においては、ゲートパッド部３４は、外周ゲート電極部３２の幅（外周ゲート電極部３２の短手方向の寸法）よりもＸ軸方向および／またはＹ軸方向に大きな寸法を有していてよい。なお、本開示において、Ｙ軸方向を第１方向と呼び、Ｘ軸方向を第２方向と呼ぶ場合がある。第２方向は、平面視で第１方向と交差する方向である。ゲートパッド部３４は、外周ゲート電極部３２と電気的に接続されていてよい。ゲートパッド部３４は、外周ゲート電極部３２と一体的に形成されていてよい。ゲートパッド部３４は、内側領域３０に配置されてもよく、外周領域２８に配置されてもよく、あるいは、外周領域２８および内側領域３０の両方にまたがって配置されてもよい。
【0019】
第２電極２４は、内側領域３０に配置されていてよい。図１および図２の例においては、第２電極２４は、平面視でループ状に形成された第１電極２２に囲まれていてよい。第２電極２４は、第１電極２２から電気的に絶縁されるように、第１電極２２から所定の距離だけ離隔されていてよい。
【0020】
上述のレイアウトは一例であり、第１電極２２および第２電極２４のレイアウトは、半導体装置１０の所望の特性に応じて適宜定めることができる。
（トランジスタの断面構造）
図３は、図１のＦ３－Ｆ３線に沿った半導体素子１２の概略断面図である。図３は、半導体素子１２においてトランジスタ１６が形成された領域の断面を示している。図３の例では、トランジスタ１６は、トレンチゲート型のＭＯＳＦＥＴであってよい。
（トランジスタの断面構造）
図３は、図１のＦ３－Ｆ３線に沿った半導体素子１２の概略断面図である。図３は、半導体素子１２においてトランジスタ１６が形成された領域の断面を示している。図３の例では、トランジスタ１６は、トレンチゲート型のＭＯＳＦＥＴであってよい。
【0021】
図３に示すように、半導体層１８は、第１面１８Ａおよび第１面１８Ａと反対側の第２面１８Ｂを有している。絶縁層２０は、半導体層１８の第１面１８Ａ上に形成されている。
【0022】
半導体層１８は、半導体基板３６を含んでいてよい。半導体基板３６は、半導体層１８の第２面１８Ｂを含む。半導体基板３６は、ｎ型のＳｉ基板であってよい。一例では、半導体基板３６の厚さは、１０μｍ以上４５０μｍ以下であってよい。また、半導体基板３６のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。なお、本開示において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。半導体基板３６の抵抗率は、０．５ｍΩ・ｃｍ以上５ｍΩ・ｃｍ以下であってよい。半導体基板３６は、トランジスタ１６のドレイン領域に相当し得る。
【0023】
半導体層１８は、半導体基板３６上に形成されたエピタキシャル層３８をさらに含んでいてよい。エピタキシャル層３８は、半導体層１８の第１面１８Ａを含んでいてよい。すなわち、絶縁層２０は、エピタキシャル層３８上に形成されていてよい。エピタキシャル層３８は、Ｓｉから形成されていてよい。
【0024】
エピタキシャル層３８は、半導体基板３６上に形成されたドリフト領域４０と、ドリフト領域４０上に形成されたボディ領域４２と、ボディ領域４２上に形成されたソース領域４４とを含んでいてよい。
【0025】
ドリフト領域４０は、半導体基板３６（ドレイン領域）よりも低い濃度のｎ型不純物を含むｎ型領域であってよい。ドリフト領域４０のｎ型不純物濃度は、１×１０１３ｃｍ－３以上１×１０１９ｃｍ－３以下以下であってよい。ドリフト領域４０は、１μｍ以上３０μｍ以下の厚さを有していてよい。
【0026】
ボディ領域４２は、ｐ型不純物を含むｐ型領域であってよい。ボディ領域４２のｐ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってよい。ボディ領域４２は、０．２μｍ以上１μｍ以下の厚さを有していてよい。
【0027】
ソース領域４４は、ドリフト領域４０よりも高い濃度のｎ型不純物を含むｎ型領域であってよい。ソース領域４４のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。ソース領域４４は、０．１μｍ以上１μｍ以下の厚さを有していてよい。
【0028】
半導体素子１２は、半導体層１８に形成されたゲートトレンチ４６をさらに含んでいてよい。ゲートトレンチ４６は、半導体層１８の第１面１８Ａに開口を有するとともに、Ｚ軸方向に深さを有している。より詳細には、ゲートトレンチ４６は、ソース領域４４およびボディ領域４２を貫通してドリフト領域４０まで達していてよい。ゲートトレンチ４６は、２μｍ以上１０μｍ以下の深さを有していてよい。
【0029】
いくつかの実施形態では、半導体素子１２は、平面視でストライプ状に配置された複数のゲートトレンチ４６を含んでいてよい。複数のゲートトレンチ４６は、Ｙ軸方向に延びるとともに、Ｘ軸方向に並ぶ複数のトレンチ、および／またはＸ軸方向に延びるとともに、Ｙ軸方向に並ぶ複数のトレンチを含んでいてもよい（図示略）。他の実施形態では、半導体素子１２は、平面視で格子状に形成されたゲートトレンチ４６を含んでいてもよい。
【0030】
ゲートトレンチ４６の側壁４６Ａは、Ｚ軸方向に延びていてもよいし、Ｚ軸方向に対して傾斜していてもよい。例えば、側壁４６Ａは、ゲートトレンチ４６の幅（図３の例ではＸ軸方向の寸法）が、ゲートトレンチ４６の底壁４６Ｂに向かって小さくなるようにＺ軸方向に対して傾斜していてもよい。ゲートトレンチ４６の底壁４６Ｂは、ドリフト領域４０に形成されていてよい。ゲートトレンチ４６の底壁４６Ｂは、必ずしも平坦でなくてもよく、例えば、その一部または全体が湾曲していてもよい。
【0031】
半導体素子１２は、ゲートトレンチ４６内に配置されたゲート電極４８をさらに含んでいてよい。ゲート電極４８は、ゲートトレンチ４６に絶縁層２０を介して埋め込まれていてよい。ゲート電極４８は、第１電極２２に電気的に接続されていてよい。ゲート電極４８は、１つまたは複数のコンタクトプラグ（図示略）を介して第１電極２２に接続することができる。これにより、第１電極２２を介してゲート電極４８に所望のゲート電圧を印加することができる。
【0032】
半導体素子１２は、ゲートトレンチ４６内に配置されたフィールドプレート電極５０をさらに含んでいてよい。フィールドプレート電極５０は、ゲートトレンチ４６に絶縁層２０を介して埋め込まれていてよい。フィールドプレート電極５０は、第２電極２４に電気的に接続されていてよい。フィールドプレート電極５０は、１つまたは複数のコンタクトプラグ（図示略）を介して第２電極２４に接続することができる。これにより、第２電極２４を介してフィールドプレート電極５０に所望のソース電圧（または基準電圧）を印加することができる。
【0033】
フィールドプレート電極５０は、ゲート電極４８とゲートトレンチ４６の底壁４６Ｂとの間に配置することができる。ゲート電極４８とフィールドプレート電極５０とは、絶縁層２０によって離隔されている。図３に示すように、フィールドプレート電極５０は、ゲート電極４８よりもＺ軸方向に大きい寸法を有していてよい。また、フィールドプレート電極５０は、ゲート電極４８よりもＸ軸方向に小さい寸法を有していてよい。これにより、フィールドプレート電極５０とゲートトレンチ４６の側壁４６Ａとの間の絶縁層２０は、比較的大きな厚さを有することができる。
【0034】
ゲート電極４８およびフィールドプレート電極５０は、導電性のポリシリコンから形成されていてよい。別の例では、ゲート電極４８および／またはフィールドプレート電極５０は、他の任意の金属材料から形成されていてもよい。
【0035】
半導体素子１２は、第２電極２４に接続されたソースコンタクトプラグ５２をさらに含んでいてよい。ソースコンタクトプラグ５２は、絶縁層２０を貫通して、半導体層１８に接するように延びている。エピタキシャル層３８は、ソースコンタクトプラグ５２の底部に隣接するコンタクト領域５４を含んでいてよい。コンタクト領域５４は、ｐ型不純物を含むｐ型領域であってよい。コンタクト領域５４のｐ型不純物濃度は、ボディ領域４２よりも高い。コンタクト領域５４のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってよい。
【0036】
半導体素子１２は、半導体層１８の第２面１８Ｂに形成されたドレイン電極５６をさらに含んでいてよい。ドレイン電極５６は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銅合金、およびアルミニウム合金のうちの少なくとも１つから形成されていてよい。
【0037】
ゲート電極４８に所定のゲート電圧を印加することにより、ボディ領域４２のゲート電極４８に近い部分にチャネルを形成することができる。トランジスタ１６は、このチャネルを介した電子の流れの制御を可能とするように構成されている。
【0038】
（パッシベーション層の詳細）
再び図１に戻って、パッシベーション層２６の配置について説明する。前述のように、パッシベーション層２６は、絶縁層２０、第１電極２２、および第２電極２４を少なくとも部分的に覆っている。
再び図１に戻って、パッシベーション層２６の配置について説明する。前述のように、パッシベーション層２６は、絶縁層２０、第１電極２２、および第２電極２４を少なくとも部分的に覆っている。
【0039】
パッシベーション層２６は、第１電極２２のゲートパッド部３４の一部を露出させる第１開口５８を有していてよい。第１開口５８は、平面視でゲートパッド部３４内に位置していてよい。第１電極２２は、第１開口５８により露出される部分を除き、パッシベーション層２６により覆われていてよい。
【0040】
パッシベーション層２６は、第２電極２４の一部を露出させる第２開口６０を有していてよい。第２開口６０は、平面視で第２電極２４内に位置していてよい。図１の例では、第２電極２４は、第２開口６０により露出される部分を除き、パッシベーション層２６により覆われていてよい。
【0041】
パッシベーション層２６は、第１電極２２と第２電極２４との間の絶縁層２０を覆っていてよい。さらに、パッシベーション層２６は、平面視で第１電極２２よりも外側にある絶縁層２０を覆っていてよい。しかしながら、半導体素子１２のスクライブ領域となり得る半導体素子１２の外縁部に位置する絶縁層２０は、パッシベーション層２６によって覆われていなくてよい。
【0042】
次に、図１および図４～図６を参照して、パッシベーション層２６に形成される第１アンカーパターン６２および第２アンカーパターン６４について説明する。図４は、図１のＦ４線により囲まれた領域の概略拡大図である。図５は、図４のＦ５－Ｆ５線に沿った半導体装置１０の概略断面図である。図６は、図５のＦ６線により囲まれた領域の概略拡大図である。
【0043】
図１、図４、および図５に示すように、パッシベーション層２６は、第１電極２２と第２電極２４との間に位置する第１アンカーパターン６２を含んでいる。図１に示すように、第１アンカーパターン６２は、平面視で第２電極２４を少なくとも部分的に囲むように配置されていてよい。また、第１アンカーパターン６２は、平面視で第２開口６０を少なくとも部分的に囲むように配置されていてよい。図５および図６に示すように、第１アンカーパターン６２は、モールド樹脂１４を受け入れる１つまたは複数の凹部６６を含んでいる。
【0044】
図５に示すように、パッシベーション層２６は、第２電極２４の上面２４Ａの一部と、第２電極２４の側面２４Ｂとを覆うとともに、第２電極２４と第１電極２２との間に位置する絶縁層２０の上面２０Ａを覆っていてよい。さらに、パッシベーション層２６は、第１電極２２（図５においては、外周ゲート電極部３２）の側面２２Ｂおよび上面２２Ａを覆うとともに、平面視で第１電極２２よりも外側にある絶縁層２０の上面２０Ａを覆っていてよい。一方、半導体素子１２の外縁部に位置する絶縁層２０の上面２０Ａは、露出されていてよい。第１アンカーパターン６２は、パッシベーション層２６のうち、第１電極２２と第２電極２４との間の絶縁層２０の上面２０Ａを覆う部分に形成されていてよい。
【0045】
図６に示すように、第１アンカーパターン６２の各凹部６６の深さＤは、パッシベーション層２６の厚さＴよりも小さくてよい。したがって、第１アンカーパターン６２の下方に位置する絶縁層２０は露出されない。すなわち、第１アンカーパターン６２の下方に位置する絶縁層２０は、パッシベーション層２６によって覆われている。
【0046】
また、第１アンカーパターン６２の各凹部６６の開口面積は、当該凹部６６の底面積よりも小さくてよい。例えば、図６に示すように、第１アンカーパターン６２の各凹部６６の側面６６Ａは、パッシベーション層２６の上面２６Ａに対して垂直でなくてよい。図６の例では、各凹部６６の側面６６Ａは、各凹部６６のＸ軸方向における開口寸法Ｄ１が、当該凹部６６の底面６６ＢのＸ軸方向における寸法Ｄ２よりも小さくなるように、パッシベーション層２６の上面２６Ａに対して傾いている。これにより、第１アンカーパターン６２の各凹部６６の開口面積を、当該凹部６６の底面積よりも小さくすることができる。なお、図６に示す凹部６６の形状は一例である。凹部６６は、その開口面積が底面積よりも小さくなるような任意の形状を有していてよい。
【0047】
さらに、パッシベーション層２６は、平面視で第１電極２２を少なくとも部分的に囲むように配置された第２アンカーパターン６４を含んでいてよい。第２アンカーパターン６４は、モールド樹脂１４を受け入れる１つまたは複数の凹部６８を含んでいてよい。
【0048】
図５に示すように、第２アンカーパターン６４の各凹部６８は、第１アンカーパターン６２の各凹部６６と同様の断面形状を有していてよい。したがって、第２アンカーパターン６４の各凹部６８の開口面積は、当該凹部６８の底面積よりも小さくてよい。第２アンカーパターン６４は、パッシベーション層２６のうち、平面視で第１電極２２よりも外側にある絶縁層２０の上面２０Ａを覆う部分に形成されていてよい。
【0049】
【0050】
（アンカーパターンの例）
次に、図４および図７～図１１を参照して、第１アンカーパターン６２および第２アンカーパターン６４のいくつかの例を説明する。図７～図１１も、図４と同様の領域の概略拡大図に対応している。
次に、図４および図７～図１１を参照して、第１アンカーパターン６２および第２アンカーパターン６４のいくつかの例を説明する。図７～図１１も、図４と同様の領域の概略拡大図に対応している。
【0051】
図４に示すように、第１アンカーパターン６２の１つまたは複数の凹部６６は、平面視で間隔をあけて配置された複数の凹部６６を含んでいてよい。図４の例では、第１アンカーパターン６２の各凹部６６は、平面視でライン状に形成されている。第１アンカーパターン６２の各凹部６６が、平面視でライン状に形成されている場合、複数の凹部６６は、相互に平行に配置されていてよい。図４の例では、第１アンカーパターン６２は、３本のライン状に形成された凹部６６を含んでいるが、第１アンカーパターン６２は、異なる本数（例えば、１、２、４、またはそれ以上）のライン状に形成された凹部６６を含んでいてもよい。
【0052】
同様に、図４に示すように、第２アンカーパターン６４の１つまたは複数の凹部６８は、平面視で間隔をあけて配置された複数の凹部６８を含んでいてよい。図４の例では、第２アンカーパターン６４の各凹部６８は、平面視でライン状に形成されている。第２アンカーパターン６４の各凹部６８が、平面視でライン状に形成されている場合、複数の凹部６８は、互いに平行に配置されていてよい。図４の例では、第２アンカーパターン６４は、３本のライン状に形成された凹部６８を含んでいるが、第２アンカーパターン６４は、異なる数（例えば、１、２、４、またはそれ以上）のライン状に形成された凹部６８を含んでいてもよい。
【0053】
本実施形態において、凹部６６がライン状に形成されている場合、第１アンカーパターン６２は、平面視で第２電極２４を完全に囲むように配置されていてもよい。また、本実施形態において、凹部６８がライン状に形成されている場合、第２アンカーパターン６４は、平面視で第１電極２２を完全に囲むように配置されていてもよい。
【0054】
図７に示すように、別の例では、第１アンカーパターン６２の１つまたは複数の凹部６６は、平面視で破線状に配置された複数の凹部６６を含んでいてもよい。図７の例では、第１アンカーパターン６２は、３本の破線状に配置された複数の凹部６６を含んでいるが、第１アンカーパターン６２は、異なる本数（例えば、１、２、４、またはそれ以上）の破線状に配置された複数の凹部６６を含んでいてもよい。同様に、第２アンカーパターン６４の１つまたは複数の凹部６８は、平面視で破線状に配置された複数の凹部６８を含んでいてもよい。図７の例では、第２アンカーパターン６４は、３本の破線状に配置された複数の凹部６８を含んでいるが、第２アンカーパターン６４は、異なる本数（例えば、１、２、４、またはそれ以上）の破線状に配置された複数の凹部６８を含んでいてもよい。また、図７の例では、各凹部６６，６８は、平面視で矩形状であるが、各凹部６６，６８は、平面視で、正方形状、円状、または楕円状であってもよい。
【0055】
図８に示すように、さらに別の例では、第１アンカーパターン６２の１つまたは複数の凹部６６は、平面視で千鳥状に配置された複数の凹部６６を含んでいてもよい。同様に、第２アンカーパターン６４の１つまたは複数の凹部６８は、平面視で千鳥状に配置された複数の凹部６８を含んでいてもよい。図８の例では、各凹部６６，６８は、平面視で楕円状であるが、各凹部６６，６８は、平面視で、正方形状、矩形状、または円状であってもよい。
【0056】
図９に示すように、さらに別の例では、第１アンカーパターン６２に含まれるライン状に形成された凹部６６の数は、第２アンカーパターン６４に含まれるライン状に形成された凹部６８の数と異なっていてよい。例えば、第２アンカーパターン６４に含まれるライン状に形成された凹部６８の数は、第１アンカーパターン６２に含まれるライン状に形成された凹部６６の数よりも多くてもよい。
【0057】
図１０に示すように、さらに別の例では、第１アンカーパターン６２の１つまたは複数の凹部６６は、平面視でＸ軸方向に延びる複数の凹部６６Ｘと、平面視でＹ軸方向に延びる複数の凹部６６Ｙとを含んでいてよい。凹部６６Ｘと凹部６６Ｙとは、間隔を空けて交互に配置されていてよい。同様に、第２アンカーパターン６４の１つまたは複数の凹部６８は、平面視でＸ軸方向に延びる複数の凹部６８Ｘと、平面視でＹ軸方向に延びる複数の凹部６８Ｙとを含んでいてよい。凹部６８Ｘと凹部６８Ｙとは、間隔を空けて交互に配置されていてよい。
【0058】
図１１に示すように、さらに別の例では、第１アンカーパターン６２の１つまたは複数の凹部６６は、平面視で十字状に形成された複数の凹部６６を含んでいてよい。同様に、第２アンカーパターン６４の１つまたは複数の凹部６８は、平面視で十字状に形成された複数の凹部６８を含んでいてよい。平面視で十字状に形成された各凹部６６，６８は、Ｘ軸方向およびＹ軸方向と交差する方向に延びる部分を含んでいてよい。
【0059】
（ゲートパッド部におけるアンカーパターン）
次に、図１２および図１３を参照して、ゲートパッド部３４に設けられる第３アンカーパターン７０について説明する。図１２は、図１のＦ１２線により囲まれた領域の概略拡大図である。また、図１３は、図１２のＦ１３－Ｆ１３線に沿った半導体装置の概略断面図である。
次に、図１２および図１３を参照して、ゲートパッド部３４に設けられる第３アンカーパターン７０について説明する。図１２は、図１のＦ１２線により囲まれた領域の概略拡大図である。また、図１３は、図１２のＦ１３－Ｆ１３線に沿った半導体装置の概略断面図である。
【0060】
前述のように、パッシベーション層２６は、ゲートパッド部３４の一部を露出させる第１開口５８を有していてよい。そして、パッシベーション層２６は、平面視で第１開口５８を少なくとも部分的に囲むように配置された第３アンカーパターン７０を含んでいてよい。第１アンカーパターン６２および第２アンカーパターン６４が第１電極２２および第２電極２４が存在しない領域に配置されていたのとは対照的に、第３アンカーパターン７０は、平面視で第１電極２２と重なるように配置されていてよい。第３アンカーパターン７０は、モールド樹脂１４を受け入れる１つまたは複数の凹部７２を含んでいてよい。第３アンカーパターン７０の各凹部７２は、第１アンカーパターン６２の各凹部６６と同様の断面形状を有していてよい。したがって、第３アンカーパターン７０の各凹部７２の開口面積は、当該凹部７２の底面積よりも小さくてよい。
【0061】
図１３に示すように、パッシベーション層２６は、第２電極２４の上面２４Ａの一部と、第２電極２４の側面２４Ｂとを覆うとともに、第２電極２４とゲートパッド部３４との間に位置する絶縁層２０の上面２０Ａを覆っていてよい。さらに、パッシベーション層２６は、ゲートパッド部３４の側面３４Ｂと、ゲートパッド部３４の上面３４Ａの一部とを覆っていてよい。第３アンカーパターン７０は、パッシベーション層２６のうち、ゲートパッド部３４の上面３４Ａの一部を覆う部分に形成されていてよい。
【0062】
図１２および図１３に示すように、第３アンカーパターン７０の１つまたは複数の凹部７２は、平面視で間隔をあけて配置された複数の凹部７２を含んでいてよい。図１２の例では、第３アンカーパターン７０の各凹部７２は、平面視でライン状に形成されていてよい。第３アンカーパターン７０の各凹部７２が、平面視でライン状に形成されている場合、複数の凹部７２は、相互に平行に配置されていてよい。第３アンカーパターン７０に含まれるライン状に形成された凹部７２の数は、第１アンカーパターン６２に含まれるライン状に形成された凹部６６の数と同じであってもよいし、異なっていてもよい。
【0063】
代替的に、第３アンカーパターン７０の１つまたは複数の凹部７２は、図７に示す第１アンカーパターン６２および第２アンカーパターン６４のように、平面視で破線状に配置された複数の凹部７２を含んでいてもよく、あるいは、図８に示す第１アンカーパターン６２および第２アンカーパターン６４のように、平面視で千鳥状に配置された複数の凹部７２を含んでいてもよい（図示略）。
【0064】
代替的に、第３アンカーパターン７０の１つまたは複数の凹部７２は、図１０に示す第１アンカーパターン６２および第２アンカーパターン６４のように、平面視でＸ軸方向に延びる複数の凹部と、平面視でＹ軸方向に延びる複数の凹部とを含んでいてもよい（図示略）。あるいは、第３アンカーパターン７０の１つまたは複数の凹部７２は、図１１に示す第１アンカーパターン６２および第２アンカーパターン６４のように、平面視で十字状に形成された複数の凹部を含んでいてもよい（図示略）。
【0065】
（半導体装置の作用）
以下、本実施形態の半導体装置１０の作用について説明する。半導体装置１０は、半導体素子１２と、半導体素子１２を封止するモールド樹脂１４とを含んでいる。半導体素子１２は、半導体層１８と、半導体層１８上に形成された絶縁層２０と、絶縁層２０上に形成された第１電極２２と、絶縁層２０上に形成されるとともに、第１電極２２から離隔された第２電極２４と、絶縁層２０、第１電極２２、および第２電極２４を少なくとも部分的に覆うパッシベーション層２６とを含んでいる。パッシベーション層２６は、モールド樹脂１４を受け入れる１つまたは複数の凹部６６を含む第１アンカーパターン６２を含んでいる。第１アンカーパターン６２は、第１電極２２と第２電極２４との間に位置している。
以下、本実施形態の半導体装置１０の作用について説明する。半導体装置１０は、半導体素子１２と、半導体素子１２を封止するモールド樹脂１４とを含んでいる。半導体素子１２は、半導体層１８と、半導体層１８上に形成された絶縁層２０と、絶縁層２０上に形成された第１電極２２と、絶縁層２０上に形成されるとともに、第１電極２２から離隔された第２電極２４と、絶縁層２０、第１電極２２、および第２電極２４を少なくとも部分的に覆うパッシベーション層２６とを含んでいる。パッシベーション層２６は、モールド樹脂１４を受け入れる１つまたは複数の凹部６６を含む第１アンカーパターン６２を含んでいる。第１アンカーパターン６２は、第１電極２２と第２電極２４との間に位置している。
【0066】
パッシベーション層２６は、モールド樹脂１４を受け入れる１つまたは複数の凹部６６を含む第１アンカーパターン６２を含んでいるため、第１アンカーパターン６２が存在しない場合と比較して、モールド樹脂１４とパッシベーション層２６との間の接着を強固なものとすることができる。したがって、本実施形態の半導体装置１０によれば、モールド樹脂１４と半導体素子１２のパッシベーション層２６との間の剥離を抑制することができる。
【0067】
本実施形態の半導体装置１０は、以下の利点を有する。
（１）半導体装置１０は、半導体素子１２と、半導体素子１２を封止するモールド樹脂１４とを含んでいる。半導体素子１２は、半導体層１８と、半導体層１８上に形成された絶縁層２０と、絶縁層２０上に形成された第１電極２２と、絶縁層２０上に形成されるとともに、第１電極２２から離隔された第２電極２４と、絶縁層２０、第１電極２２、および第２電極２４を少なくとも部分的に覆うパッシベーション層２６とを含んでいる。パッシベーション層２６は、モールド樹脂１４を受け入れる１つまたは複数の凹部６６を含む第１アンカーパターン６２を含んでいる。第１アンカーパターン６２は、第１電極２２と第２電極２４との間に位置している。
（１）半導体装置１０は、半導体素子１２と、半導体素子１２を封止するモールド樹脂１４とを含んでいる。半導体素子１２は、半導体層１８と、半導体層１８上に形成された絶縁層２０と、絶縁層２０上に形成された第１電極２２と、絶縁層２０上に形成されるとともに、第１電極２２から離隔された第２電極２４と、絶縁層２０、第１電極２２、および第２電極２４を少なくとも部分的に覆うパッシベーション層２６とを含んでいる。パッシベーション層２６は、モールド樹脂１４を受け入れる１つまたは複数の凹部６６を含む第１アンカーパターン６２を含んでいる。第１アンカーパターン６２は、第１電極２２と第２電極２４との間に位置している。
【0068】
この構成によれば、（特に、第１電極２２と第２電極２４との間における）モールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
（２）パッシベーション層２６は、モールド樹脂１４を受け入れる１つまたは複数の凹部６８を含む第２アンカーパターン６４を含んでいてよい。第２アンカーパターン６４は、平面視で第１電極２２を少なくとも部分的に囲むように配置されていてよい。
（２）パッシベーション層２６は、モールド樹脂１４を受け入れる１つまたは複数の凹部６８を含む第２アンカーパターン６４を含んでいてよい。第２アンカーパターン６４は、平面視で第１電極２２を少なくとも部分的に囲むように配置されていてよい。
【0069】
この構成によれば、第２アンカーパターン６４の存在により、第１電極２２の外側におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
（３）第１電極２２は、平面視で第１アンカーパターン６２と第２アンカーパターン６４との間に位置していてよい。この構成によれば、第１電極２２の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
（３）第１電極２２は、平面視で第１アンカーパターン６２と第２アンカーパターン６４との間に位置していてよい。この構成によれば、第１電極２２の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
【0070】
（４）第１アンカーパターン６２は、平面視で第２電極２４を少なくとも部分的に囲むように配置されていてよい。この構成によれば、第２電極２４の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
【0071】
（５）パッシベーション層は、モールド樹脂１４を受け入れる１つまたは複数の凹部を含む第３アンカーパターン７０を含んでいてよい。第３アンカーパターン７０は、平面視で第１電極２２と重なるように配置されていてよい。
【0072】
この構成によれば、第１電極２２の上方におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
（６）第１電極２２は、ゲートパッド部３４を含んでいてよい。パッシベーション層２６は、ゲートパッド部３４の一部を露出させる第１開口５８を有していてよい。第３アンカーパターン７０は、平面視で第１開口５８を少なくとも部分的に囲むように配置されていてよい。
（６）第１電極２２は、ゲートパッド部３４を含んでいてよい。パッシベーション層２６は、ゲートパッド部３４の一部を露出させる第１開口５８を有していてよい。第３アンカーパターン７０は、平面視で第１開口５８を少なくとも部分的に囲むように配置されていてよい。
【0073】
この構成によれば、第１開口５８の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
（７）パッシベーション層２６は、第２電極２４の一部を露出させる第２開口６０を有していてよい。第１アンカーパターン６２は、平面視で第２開口６０を少なくとも部分的に囲むように配置されていてよい。
（７）パッシベーション層２６は、第２電極２４の一部を露出させる第２開口６０を有していてよい。第１アンカーパターン６２は、平面視で第２開口６０を少なくとも部分的に囲むように配置されていてよい。
【0074】
この構成によれば、第２開口６０の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
（８）半導体素子１２は、平面視で外周領域２８および外周領域２８に囲まれた内側領域３０を含んでいてよい。第１電極２２は、外周領域２８に配置された外周ゲート電極部３２を含んでいてよい。第２アンカーパターン６４は、外周領域２８に配置されていてよい。
（８）半導体素子１２は、平面視で外周領域２８および外周領域２８に囲まれた内側領域３０を含んでいてよい。第１電極２２は、外周領域２８に配置された外周ゲート電極部３２を含んでいてよい。第２アンカーパターン６４は、外周領域２８に配置されていてよい。
【0075】
この構成によれば、半導体素子１２の外周領域２８におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
（９）第１アンカーパターン６２の各凹部６６の深さＤは、パッシベーション層２６の厚さＴよりも小さくてよい。この構成によれば、第１アンカーパターン６２が存在する場合であっても、第１アンカーパターン６２の下方の絶縁層２０は、パッシベーション層２６により覆われているため、第１アンカーパターン６２の下方の絶縁層２０を保護することができる。
（９）第１アンカーパターン６２の各凹部６６の深さＤは、パッシベーション層２６の厚さＴよりも小さくてよい。この構成によれば、第１アンカーパターン６２が存在する場合であっても、第１アンカーパターン６２の下方の絶縁層２０は、パッシベーション層２６により覆われているため、第１アンカーパターン６２の下方の絶縁層２０を保護することができる。
【0076】
（１０）第１アンカーパターン６２の各凹部６６の開口面積は、当該凹部６６の底面積よりも小さくてよい。この構成によれば、モールド樹脂１４が凹部６６に受け入れられた際に、モールド樹脂１４とパッシベーション層２６との間の剥離を効果的に抑制することができる。
【0077】
［第２実施形態］
図１４～図１７を参照して、第２実施形態による例示的な半導体装置１００について説明する。図１４～図１７において、第１実施形態と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。
図１４～図１７を参照して、第２実施形態による例示的な半導体装置１００について説明する。図１４～図１７において、第１実施形態と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。
【0078】
図１４は、第２実施形態による例示的な半導体装置１００の概略平面図である。図１４では半導体素子１２を視ることができるようにモールド樹脂１４が省略されているが、モールド樹脂１４は半導体素子１２を封止するために半導体素子１２上に形成されていてよい。図１５は、第２実施形態による第１電極２２および第２電極２４のレイアウトの一例を示す概略平面図である。図１５では、モールド樹脂１４およびパッシベーション層２６が省略されている。
【0079】
第２実施形態では、第１電極２２は、内側領域３０に配置された内側ゲート電極部１０２をさらに含んでいてよい。内側ゲート電極部１０２は、外周ゲート電極部３２およびゲートパッド部３４と電気的に接続されていてよい。内側ゲート電極部１０２は、外周ゲート電極部３２およびゲートパッド部３４と一体的に形成されていてよい。図示の例では、内側ゲート電極部１０２は、ゲートパッド部３４に接続されるとともに、Ｙ軸方向に延びている。内側ゲート電極部１０２の端部１０２Ｅは、外周ゲート電極部３２からは離隔されていてよい。なお、内側ゲート電極部１０２のレイアウトはこれに限定されない。例えば、内側ゲート電極部１０２は、外周ゲート電極部３２に接続されていてもよい。
【0080】
パッシベーション層２６は、第２電極２４の一部を露出させる第２開口１０４および第３開口１０６を有していてよい。第２開口１０４および第３開口１０６は、平面視で第２電極２４内に位置していてよい。図１４の例では、第２電極２４は、第２開口１０４および第３開口１０６により露出される部分を除き、パッシベーション層２６により覆われていてよい。第１アンカーパターン６２は、平面視で内側ゲート電極部１０２の側面１０２Ａ（図１５および図１７参照）に沿って延びていてよい。したがって、第１アンカーパターン６２は、平面視で第２開口１０４および第３開口１０６を少なくとも部分的に囲むように配置することができる。
【0081】
第２実施形態では、内側領域３０において内側ゲート電極部１０２およびその周囲の領域には第２電極２４が形成されない。パッシベーション層２６は、そのような第２電極２４の一部を露出させるために、２つの開口（すなわち、第２開口１０４および第３開口１０６）を有していてよい。内側ゲート電極部１０２は、平面視で第２開口１０４と第３開口１０６との間に位置することができる。
【0082】
（内側ゲート電極部の周囲のアンカーパターン）
次に、図１６および図１７を参照して、内側ゲート電極部１０２の周囲を囲む第１アンカーパターン６２について説明する。図１６は、図１４のＦ１６線により囲まれた領域の概略拡大図である。図１７は、図１６のＦ１７－Ｆ１７線に沿った半導体装置の概略断面図である。
次に、図１６および図１７を参照して、内側ゲート電極部１０２の周囲を囲む第１アンカーパターン６２について説明する。図１６は、図１４のＦ１６線により囲まれた領域の概略拡大図である。図１７は、図１６のＦ１７－Ｆ１７線に沿った半導体装置の概略断面図である。
【0083】
内側ゲート電極部１０２は、第１アンカーパターン６２によって平面視で少なくとも部分的に囲まれていてよい。図１６に示すように、第１アンカーパターン６２は、平面視で内側ゲート電極部１０２の端部１０２Ｅに沿って曲がっていてよい。
【0084】
図１７に示すように、パッシベーション層２６は、内側ゲート電極部１０２の側面１０２Ａおよび上面１０２Ｂを覆っていてよい。さらに、パッシベーション層２６は、内側ゲート電極部１０２と第２電極２４との間に位置する絶縁層２０の上面２０Ａを覆うとともに、第２電極２４の側面２４Ｂと、第２電極２４の上面２４Ａの一部とを覆っていてよい。
【0085】
第２実施形態の半導体装置１００は、第１実施形態の半導体装置１０の利点に加えて、以下の利点を有する。第２実施形態では、第１電極２２は、外周領域２８に配置された外周ゲート電極部３２と、内側領域３０に配置された内側ゲート電極部１０２とを含んでいてよい。内側ゲート電極部１０２は、第１アンカーパターン６２によって平面視で少なくとも部分的に囲まれているので、内側ゲート電極部１０２の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
【0086】
［第３実施形態］
図１８～図２３を参照して、第３実施形態による例示的な半導体装置２００について説明する。図１８～図２３において、第１実施形態と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。
図１８～図２３を参照して、第３実施形態による例示的な半導体装置２００について説明する。図１８～図２３において、第１実施形態と同様の構成要素には同じ符号が付されている。また、第１実施形態と同様な構成要素については詳細な説明を省略する。
【0087】
図１８は、第３実施形態による例示的な半導体装置２００の概略平面図である。図１８では半導体素子１２を視ることができるようにモールド樹脂１４が省略されているが、モールド樹脂１４は半導体素子１２を封止するために半導体素子１２上に形成されていてよい。図１９は、第３実施形態による第１電極２２および第２電極２４のレイアウトの一例を示す概略平面図である。図１９では、モールド樹脂１４およびパッシベーション層２６が省略されている。
【0088】
第３実施形態では、第２電極２４は、外周ゲート電極部３２と第２アンカーパターン６４との間に位置するソースフィンガー部２０２を含んでいてよい。ソースフィンガー部２０２は、外周ゲート電極部３２と同様、外周領域２８に配置されている。
【0089】
第２電極２４は、内側領域３０に配置された内側ソース電極部２０４も含んでいる。ソースフィンガー部２０２は、内側ソース電極部２０４と電気的に接続されていてよい。第３実施形態における第１電極２２の外周ゲート電極部３２は、第１実施形態とは異なり、平面視で閉じたループを形成していない。第３実施形態では、外周ゲート電極部３２の２つの端部２０６，２０８の間において、ソースフィンガー部２０２と内側ソース電極部２０４とが電気的に接続されていてよい。
【0090】
ソースフィンガー部２０２および外周ゲート電極部３２は、第１アンカーパターン６２と第２アンカーパターン６４との間に位置している。第１アンカーパターン６２は、平面視で、外周ゲート電極部３２およびゲートパッド部３４に沿って延びている。第３実施形態では、外周ゲート電極部３２が途切れている領域があるため、その領域においては、第１アンカーパターン６２は形成されていない。その代わり、パッシベーション層２６は、平面視で第２開口６０の一部に沿って配置された第４アンカーパターン２１０を含んでいてよい。第４アンカーパターン２１０は、平面視で第２電極２４と重なるように配置されている。
【0091】
図２０は、図１８のＦ２０線により囲まれた領域の概略拡大図である。図２１は、図２０のＦ２１－Ｆ２１線に沿った半導体装置の概略断面図である。図２０に示すように、第１アンカーパターン６２は、内側ソース電極部２０４と外周ゲート電極部３２との間に配置されていてよい。第２アンカーパターン６４は、ソースフィンガー部２０２よりも外側に配置されていてよい。図２０の例では、外周ゲート電極部３２とソースフィンガー部２０２との間にアンカーパターンは配置されていない。別の例においては、外周ゲート電極部３２とソースフィンガー部２０２との間にも第１アンカーパターン６２および／または第２アンカーパターン６４と同様のアンカーパターンが配置されていてもよい。
【0092】
図２１に示すように、パッシベーション層２６は、内側ソース電極部２０４の上面２０４Ａの一部と、内側ソース電極部２０４の側面２０４Ｂとを覆うとともに、内側ソース電極部２０４と外周ゲート電極部３２との間に位置する絶縁層２０の上面２０Ａを覆っていてよい。さらに、パッシベーション層２６は、外周ゲート電極部３２の側面３２Ｂおよび上面３２Ａを覆うとともに、外周ゲート電極部３２とソースフィンガー部２０２との間に位置する絶縁層２０の上面２０Ａを覆っていてよい。さらに、パッシベーション層２６は、ソースフィンガー部２０２の側面２０２Ｂおよび上面２０２Ａを覆うとともに、平面視でソースフィンガー部２０２よりも外側にある絶縁層２０の上面２０Ａを覆っていてよい。一方、半導体素子１２の外縁部に位置する絶縁層２０の上面２０Ａは、露出されていてよい。第１アンカーパターン６２は、パッシベーション層２６のうち、内側ソース電極部２０４と外周ゲート電極部３２との間の絶縁層２０の上面２０Ａを覆う部分に形成されていてよい。第２アンカーパターン６４は、パッシベーション層２６のうち、平面視でソースフィンガー部２０２よりも外側にある絶縁層２０の上面２０Ａを覆う部分に形成されていてよい。
【0093】
（第４アンカーパターン）
図２２は、図１８のＦ２２線により囲まれた領域のレイアウトの一例を示す概略拡大図である。図２２に示すように、第４アンカーパターン２１０は、モールド樹脂１４を受け入れる１つまたは複数の凹部２１２を含んでいてよい。第４アンカーパターン２１０の各凹部２１２は、第１アンカーパターン６２の各凹部６６と同様の断面形状を有していてよい。したがって、第４アンカーパターン２１０の各凹部２１２の開口面積は、当該凹部２１２の底面積よりも小さくてよい。第４アンカーパターン２１０は、平面視で第２開口６０の一部に沿って延びていてよい。
図２２は、図１８のＦ２２線により囲まれた領域のレイアウトの一例を示す概略拡大図である。図２２に示すように、第４アンカーパターン２１０は、モールド樹脂１４を受け入れる１つまたは複数の凹部２１２を含んでいてよい。第４アンカーパターン２１０の各凹部２１２は、第１アンカーパターン６２の各凹部６６と同様の断面形状を有していてよい。したがって、第４アンカーパターン２１０の各凹部２１２の開口面積は、当該凹部２１２の底面積よりも小さくてよい。第４アンカーパターン２１０は、平面視で第２開口６０の一部に沿って延びていてよい。
【0094】
第４アンカーパターン２１０の１つまたは複数の凹部２１２は、平面視で間隔をあけて配置された複数の凹部２１２を含んでいてよい。図２２の例では、第４アンカーパターン２１０の各凹部２１２は、平面視でライン状に形成されている。第４アンカーパターン２１０の各凹部２１２が、平面視でライン状に形成されている場合、複数の凹部２１２は、相互に平行に配置されていてよい。図２２の例では、第４アンカーパターン２１０は、３本のライン状に形成された凹部２１２を含んでいるが、第４アンカーパターン２１０は、異なる本数（例えば、１、２、４、またはそれ以上）のライン状に形成された凹部２１２を含んでいてもよい。
【0095】
第４アンカーパターン２１０は、第２電極２４の上面２４Ａよりも上方に位置している。一方、第１アンカーパターン６２は、第２電極２４の上面２４Ａ（図２１の内側ソース電極部２０４の上面２０４Ａに対応）よりも下方に位置している。第１アンカーパターン６２と第４アンカーパターン２１０との間には、第２電極２４による段差があるため、第１アンカーパターン６２と第４アンカーパターン２１０とは連続的に形成されていなくてよい（凹部６６と凹部２１２とは連通していなくてよい）。
【0096】
図２３は、図１８のＦ２２線により囲まれた領域のレイアウトの別の例を示す概略拡大図である。図２３に示すように、第４アンカーパターン２１０の１つまたは複数の凹部２１２は、平面視で破線状に配置された複数の凹部２１２を含んでいてもよい。図２３の例では、第４アンカーパターン２１０は、３本の破線状に配置された複数の凹部６６を含んでいるが、第４アンカーパターン２１０は、異なる本数（例えば、１、２、４、またはそれ以上）の破線状に配置された複数の凹部２１２を含んでいてもよい。なお、別の例では、第４アンカーパターン２１０は、図８～図１１のいずれかに示される第１アンカーパターン６２と同様であってもよい。
【0097】
図２２および図２３の例では、第１アンカーパターン６２と第４アンカーパターン２１０とは、それぞれの凹部６６，２１２により形成されるパターンが延びる方向を除いて同様である。しかしながら、別の例では、第４アンカーパターン２１０の凹部２１２は、第１アンカーパターン６２の凹部６６とは異なる形状を有していてもよい。
【0098】
第３実施形態の半導体装置２００は、第１実施形態の半導体装置１０の利点に加えて、以下の利点を有する。
第３実施形態では、第２電極２４は、外周ゲート電極部３２と第２アンカーパターン６４との間に位置するソースフィンガー部２０２を含んでいてよい。ソースフィンガー部２０２および外周ゲート電極部３２は、第１アンカーパターン６２と第２アンカーパターン６４との間に位置しているので、ソースフィンガー部２０２および外周ゲート電極部３２の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
第３実施形態では、第２電極２４は、外周ゲート電極部３２と第２アンカーパターン６４との間に位置するソースフィンガー部２０２を含んでいてよい。ソースフィンガー部２０２および外周ゲート電極部３２は、第１アンカーパターン６２と第２アンカーパターン６４との間に位置しているので、ソースフィンガー部２０２および外周ゲート電極部３２の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
【0099】
さらに、第３実施形態では、パッシベーション層２６は、モールド樹脂１４を受け入れる１つまたは複数の凹部２１２を含む第４アンカーパターン２１０を含んでいる。第４アンカーパターン２１０は、平面視で第２電極２４と重なるように配置されるとともに、第２開口６０の一部に沿って配置されているので、第２開口６０の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
【0100】
［第４実施形態］
図２４および図２５を参照して、第４実施形態による例示的な半導体装置３００について説明する。図２４および図２５において、第１～第３実施形態と同様の構成要素には同じ符号が付されている。また、第１～第３実施形態と同様な構成要素については詳細な説明を省略する。
図２４および図２５を参照して、第４実施形態による例示的な半導体装置３００について説明する。図２４および図２５において、第１～第３実施形態と同様の構成要素には同じ符号が付されている。また、第１～第３実施形態と同様な構成要素については詳細な説明を省略する。
【0101】
図２４は、第４実施形態による例示的な半導体装置３００の概略平面図である。図２４では半導体素子１２を視ることができるようにモールド樹脂１４が省略されているが、モールド樹脂１４は半導体素子１２を封止するために半導体素子１２上に形成されていてよい。図２５は、第４実施形態による第１電極２２および第２電極２４のレイアウトの一例を示す概略平面図である。図２５では、モールド樹脂１４およびパッシベーション層２６が省略されている。
【0102】
第２実施形態と同様、第４実施形態では、第１電極２２は、内側領域３０に配置された内側ゲート電極部１０２をさらに含んでいてよい。また、第３実施形態と同様、第４実施形態では、第２電極２４は、外周ゲート電極部３２と第２アンカーパターン６４との間に位置するソースフィンガー部２０２を含んでいてよい。
【0103】
第４実施形態では、第４アンカーパターン２１０は、パッシベーション層２６の第２開口１０４の一部および第３開口１０６の一部に沿って延びていてよい。内側ゲート電極部１０２は、平面視で第２開口１０４と第３開口１０６との間に位置しているとともに、第１アンカーパターン６２によって囲まれている。したがって、第２開口１０４および第３開口１０６の各々は、平面視で第１アンカーパターン６２および第４アンカーパターン２１０によって少なくとも部分的に囲まれている。
【0104】
第４実施形態の半導体装置３００は、第１実施形態の半導体装置１０の利点に加えて、以下の利点を有する。第４実施形態では、第１電極２２は、外周領域２８に配置された外周ゲート電極部３２と、内側領域３０に配置された内側ゲート電極部１０２とを含んでいてよい。内側ゲート電極部１０２は、第１アンカーパターン６２によって平面視で少なくとも部分的に囲まれているので、内側ゲート電極部１０２の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。また、第４実施形態では、第２電極２４は、外周ゲート電極部３２と第２アンカーパターン６４との間に位置するソースフィンガー部２０２を含んでいてよい。ソースフィンガー部２０２および外周ゲート電極部３２は、第１アンカーパターン６２と第２アンカーパターン６４との間に位置しているので、ソースフィンガー部２０２および外周ゲート電極部３２の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
【0105】
［第５実施形態］
図２６および図２７を参照して、第５実施形態による例示的な半導体装置４００について説明する。図２６および図２７において、第１～第４実施形態と同様の構成要素には同じ符号が付されている。また、第１～第４実施形態と同様な構成要素については詳細な説明を省略する。
図２６および図２７を参照して、第５実施形態による例示的な半導体装置４００について説明する。図２６および図２７において、第１～第４実施形態と同様の構成要素には同じ符号が付されている。また、第１～第４実施形態と同様な構成要素については詳細な説明を省略する。
【0106】
図２６は、第５実施形態による例示的な半導体装置４００の概略平面図である。図２６では半導体素子１２を視ることができるようにモールド樹脂１４が省略されているが、モールド樹脂１４は半導体素子１２を封止するために半導体素子１２上に形成されていてよい。図２７は、第５実施形態による第１電極２２および第２電極２４のレイアウトの一例を示す概略平面図である。図２７では、モールド樹脂１４およびパッシベーション層２６が省略されている。
【0107】
第５実施形態では、第１電極２２は、内側領域３０に配置された内側ゲート電極部４０２を含んでいてよい。内側ゲート電極部４０２は、平面視でＹ軸方向に延びる第１ゲートフィンガー部４０４と、Ｙ軸方向に交差する方向（図示の例ではＸ軸方向）に延びる第２ゲートフィンガー部４０６とを含む。内側ゲート電極部４０２は、外周ゲート電極部３２およびゲートパッド部３４と電気的に接続されていてよい。内側ゲート電極部４０２は、外周ゲート電極部３２およびゲートパッド部３４と一体的に形成されていてよい。内側ゲート電極部４０２は、第１アンカーパターン６２によって平面視で少なくとも部分的に囲まれていてよい。
【0108】
パッシベーション層２６は、第２電極２４の一部を露出させる第２開口４０８、第３開口４１０、第４開口４１２、および第５開口４１４を有していてよい。第２開口４０８、第３開口４１０、第４開口４１２、および第５開口４１４は、平面視で第２電極２４内に位置していてよい。図２６の例では、第２電極２４は、第２開口４０８、第３開口４１０、第４開口４１２、および第５開口４１４により露出される部分を除き、パッシベーション層２６により覆われていてよい。第１アンカーパターン６２は、平面視で内側ゲート電極部４０２の側面４０２Ａ（図２７参照）に沿って延びていてよい。したがって、第１アンカーパターン６２は、平面視で第２開口４０８、第３開口４１０、第４開口４１２、および第５開口４１４を少なくとも部分的に囲むように配置することができる。
【0109】
第５実施形態では、内側領域３０において内側ゲート電極部４０２およびその周囲の領域には第２電極２４が形成されない。パッシベーション層２６は、そのような第２電極２４の一部を露出させるために、４つの開口（すなわち、第２開口４０８、第３開口４１０、第４開口４１２、および第５開口４１４）を有していてよい。内側ゲート電極部４０２は、平面視で第２開口４０８と第３開口４１０との間、第３開口４１０と第４開口４１２との間、第４開口４１２と第５開口４１４との間、および第５開口４１４と第２開口４０８との間に位置することができる。
【0110】
第５実施形態の半導体装置４００は、第４実施形態の半導体装置３００の利点に加えて、以下の利点を有する。第５実施形態では、第１電極２２は、外周領域２８に配置された外周ゲート電極部３２と、内側領域３０に配置された内側ゲート電極部４０２とを含んでいてよい。内側ゲート電極部４０２は、平面視で第１方向に延びる第１ゲートフィンガー部４０４と、第１方向と交差する第２方向に延びる第２ゲートフィンガー部４０６とを含んでいてよい。内側ゲート電極部４０２は、第１アンカーパターン６２によって平面視で少なくとも部分的に囲まれているので、第１ゲートフィンガー部４０４および第２ゲートフィンガー部４０６を含む内側ゲート電極部４０２の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
【0111】
［第６実施形態］
図２８および図２９を参照して、第６実施形態による例示的な半導体装置５００について説明する。図２８および図２９において、第１～第４実施形態と同様の構成要素には同じ符号が付されている。また、第１～第４実施形態と同様な構成要素については詳細な説明を省略する。
図２８および図２９を参照して、第６実施形態による例示的な半導体装置５００について説明する。図２８および図２９において、第１～第４実施形態と同様の構成要素には同じ符号が付されている。また、第１～第４実施形態と同様な構成要素については詳細な説明を省略する。
【0112】
図２８は、第６実施形態による例示的な半導体装置５００の概略平面図である。図２８では半導体素子１２を視ることができるようにモールド樹脂１４が省略されているが、モールド樹脂１４は半導体素子１２を封止するために半導体素子１２上に形成されていてよい。図２９は、第６実施形態による第１電極２２および第２電極２４のレイアウトの一例を示す概略平面図である。図２９では、モールド樹脂１４およびパッシベーション層２６が省略されている。
【0113】
第６実施形態では、第１電極２２は、内側領域３０に配置された内側ゲート電極部５０２を含んでいてよい。内側ゲート電極部５０２は、平面視でＹ軸方向に延びる第１ゲートフィンガー部５０４と、Ｙ軸方向に交差する方向（図示の例ではＸ軸方向）に延びる第２ゲートフィンガー部５０６と、Ｙ軸方向に交差する方向（図示の例ではＸ軸方向）に延びる第３ゲートフィンガー部５０８とを含む。内側ゲート電極部５０２は、外周ゲート電極部３２およびゲートパッド部３４と電気的に接続されていてよい。内側ゲート電極部５０２は、外周ゲート電極部３２およびゲートパッド部３４と一体的に形成されていてよい。内側ゲート電極部５０２は、第１アンカーパターン６２によって平面視で少なくとも部分的に囲まれていてよい。
【0114】
パッシベーション層２６は、第２電極２４の一部を露出させる第２開口５１０、第３開口５１２、第４開口５１４、第５開口５１６、第６開口５１８、および第７開口５２０を有していてよい。第２開口５１０、第３開口５１２、第４開口５１４、第５開口５１６、第６開口５１８、および第７開口５２０は、平面視で第２電極２４内に位置していてよい。図２８の例では、第２電極２４は、第２開口５１０、第３開口５１２、第４開口５１４、第５開口５１６、第６開口５１８、および第７開口５２０により露出される部分を除き、パッシベーション層２６により覆われていてよい。第１アンカーパターン６２は、平面視で内側ゲート電極部５０２の側面５０２Ａ（図２９参照）に沿って延びていてよい。したがって、第１アンカーパターン６２は、平面視で第２開口５１０、第３開口５１２、第４開口５１４、第５開口５１６、第６開口５１８、および第７開口５２０を少なくとも部分的に囲むように配置することができる。
【0115】
第６実施形態では、内側領域３０において内側ゲート電極部５０２およびその周囲の領域には第２電極２４が形成されない。パッシベーション層２６は、そのような第２電極２４の一部を露出させるために、６つの開口（すなわち、第２開口５１０、第３開口５１２、第４開口５１４、第５開口５１６、第６開口５１８、および第７開口５２０）を有していてよい。内側ゲート電極部５０２は、平面視で第２開口５１０と第３開口５１２との間、第３開口５１２と第４開口５１４との間、第４開口５１４と第５開口５１６との間、第５開口５１６と第６開口５１８との間、第６開口５１８と第７開口５２０との間、および第７開口５２０と第２開口５１０との間に位置することができる。
【0116】
第６実施形態の半導体装置５００は、第４実施形態の半導体装置３００の利点に加えて、以下の利点を有する。第６実施形態では、第１電極２２は、外周領域２８に配置された外周ゲート電極部３２と、内側領域３０に配置された内側ゲート電極部５０２とを含んでいてよい。内側ゲート電極部５０２は、平面視で第１方向に延びる第１ゲートフィンガー部５０４と、第１方向と交差する第２方向に延びる第２ゲートフィンガー部５０６と、第２方向に延びる第３ゲートフィンガー部５０８とを含んでいてよい。内側ゲート電極部５０２は、第１アンカーパターン６２によって平面視で少なくとも部分的に囲まれているので、第１ゲートフィンガー部５０４、第２ゲートフィンガー部５０６、および第３ゲートフィンガー部５０８を含む内側ゲート電極部５０２の周囲におけるモールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。
【0117】
［他の変更例］
上述した各実施形態は、以下のように変更して実施することができる。
・パッシベーション層２６は、第１アンカーパターン６２、第２アンカーパターン６４、第３アンカーパターン７０、および第４アンカーパターン２１０のうちの少なくとも１つを含んでいてよい。例えば、図１の例において、パッシベーション層２６は、第１アンカーパターン６２および第２アンカーパターン６４を含むが、第３アンカーパターン７０を含んでいなくてもよい。例えば、図１８の例において、パッシベーション層２６は、第１アンカーパターン６２および第２アンカーパターン６４を含むが、第３アンカーパターン７０および第４アンカーパターン２１０を含んでいなくてもよい。
上述した各実施形態は、以下のように変更して実施することができる。
・パッシベーション層２６は、第１アンカーパターン６２、第２アンカーパターン６４、第３アンカーパターン７０、および第４アンカーパターン２１０のうちの少なくとも１つを含んでいてよい。例えば、図１の例において、パッシベーション層２６は、第１アンカーパターン６２および第２アンカーパターン６４を含むが、第３アンカーパターン７０を含んでいなくてもよい。例えば、図１８の例において、パッシベーション層２６は、第１アンカーパターン６２および第２アンカーパターン６４を含むが、第３アンカーパターン７０および第４アンカーパターン２１０を含んでいなくてもよい。
【0118】
・図４および図７～図１１に示す例においては、同じ半導体素子１２内の第１アンカーパターン６２の凹部６６と第２アンカーパターン６４の凹部６８は同じ形状を有している。しかしながら、同じ半導体素子１２内の第１アンカーパターン６２の凹部６６と第２アンカーパターン６４の凹部６８とが異なる形状を有していてもよい。例えば、第１アンカーパターン６２が、図４に示すようなライン状に形成された凹部６６を含むとともに、第２アンカーパターン６４が、図７に示すような破線状に配置された凹部６８を含んでいてもよい。
【0119】
・第１アンカーパターン６２の凹部６６の開口面積は、当該凹部６６の深さ方向（Ｚ軸方向）の中央部における面積よりも小さくてよい。この場合、凹部６６の開口面積は、必ずしも当該凹部６６の底面積よりも小さくなくてもよい。この構成であっても、モールド樹脂１４が凹部６６に受け入れられた際に、モールド樹脂１４とパッシベーション層２６との間の剥離を効果的に抑制することができる。他のアンカーパターン６４，７０，２１０の凹部６８，７２，２１２についても同様である。
【0120】
・トランジスタ１６の断面構造は、図３の例に限定されない。例えば、ゲート電極４８がゲートトレンチ４６に埋め込まれているが、フィールドプレート電極５０がゲートトレンチ４６に埋め込まれていなくてもよい。
【0121】
・第１アンカーパターン６２の各凹部６６は、モールド樹脂１４を受け入れ可能に構成されている。本開示は、モールド樹脂１４とパッシベーション層２６との間の剥離を抑制することが可能な半導体素子１２を提供することも課題とし得る。本開示の半導体素子１２によれば、第１アンカーパターン６２は、モールド樹脂１４を受け入れ可能に構成された１つまたは複数の凹部６６を含む第１アンカーパターン６２を含んでいるので、モールド樹脂１４と共に用いられた場合に、モールド樹脂１４とパッシベーション層２６との間の剥離を抑制することができる。第２アンカーパターン６４の各凹部６８、第３アンカーパターン７０の各凹部７２、および第４アンカーパターン２１０の各凹部２１２も、同様にモールド樹脂１４を受け入れ可能に構成されている。
【0122】
・半導体層１８内の各領域の導電型が反転された構造が採用されてもよい。すなわち、ｐ型の領域がｎ型の領域とされ、ｎ型の領域がｐ型の領域とされてもよい。
本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
【0123】
本明細書において、「ＡおよびＢのうちの少なくとも１つ」との記載は、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
【0124】
本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0125】
本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「縦」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
【0126】
例えば、本明細書で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0127】
［付記］
上記実施形態および変更例の各々から把握できる技術的思想を以下に記載する。なお、付記に記載された構成要素に対応する実施形態中の構成要素の符号が括弧内に示されている。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記実施形態および変更例の各々から把握できる技術的思想を以下に記載する。なお、付記に記載された構成要素に対応する実施形態中の構成要素の符号が括弧内に示されている。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
【0128】
（付記１）
半導体素子（１２）と、
前記半導体素子を封止するモールド樹脂（１４）と
を備え、
前記半導体素子（１２）は、
半導体層（１８）と、
前記半導体層（１８）上に形成された絶縁層（２０）と、
前記絶縁層（２０）上に形成された第１電極（２２）と、
前記絶縁層（２０）上に形成されるとともに、前記第１電極（２２）から離隔された第２電極（２４）と、
前記絶縁層（２０）、前記第１電極（２２）、および前記第２電極（２４）を少なくとも部分的に覆うパッシベーション層（２６）と
を含み、
前記パッシベーション層（２６）は、前記モールド樹脂（１４）を受け入れる１つまたは複数の凹部（６６）を含む第１アンカーパターン（６２）を含み、前記第１アンカーパターン（６２）は、前記第１電極（２２）と前記第２電極（２４）との間に位置している、半導体装置。
半導体素子（１２）と、
前記半導体素子を封止するモールド樹脂（１４）と
を備え、
前記半導体素子（１２）は、
半導体層（１８）と、
前記半導体層（１８）上に形成された絶縁層（２０）と、
前記絶縁層（２０）上に形成された第１電極（２２）と、
前記絶縁層（２０）上に形成されるとともに、前記第１電極（２２）から離隔された第２電極（２４）と、
前記絶縁層（２０）、前記第１電極（２２）、および前記第２電極（２４）を少なくとも部分的に覆うパッシベーション層（２６）と
を含み、
前記パッシベーション層（２６）は、前記モールド樹脂（１４）を受け入れる１つまたは複数の凹部（６６）を含む第１アンカーパターン（６２）を含み、前記第１アンカーパターン（６２）は、前記第１電極（２２）と前記第２電極（２４）との間に位置している、半導体装置。
【0129】
（付記２）
前記パッシベーション層（２６）は、前記モールド樹脂（１４）を受け入れる１つまたは複数の凹部（６８）を含む第２アンカーパターン（６４）を含み、前記第２アンカーパターン（６４）は、平面視で前記第１電極（２２）を少なくとも部分的に囲むように配置されている、付記１に記載の半導体装置。
前記パッシベーション層（２６）は、前記モールド樹脂（１４）を受け入れる１つまたは複数の凹部（６８）を含む第２アンカーパターン（６４）を含み、前記第２アンカーパターン（６４）は、平面視で前記第１電極（２２）を少なくとも部分的に囲むように配置されている、付記１に記載の半導体装置。
【0130】
（付記３）
前記第１電極（２２）は、平面視で前記第１アンカーパターン（６２）と前記第２アンカーパターン（６４）との間に位置している、付記２に記載の半導体装置。
前記第１電極（２２）は、平面視で前記第１アンカーパターン（６２）と前記第２アンカーパターン（６４）との間に位置している、付記２に記載の半導体装置。
【0131】
（付記４）
前記第１アンカーパターン（６２）は、平面視で前記第２電極（２４）を少なくとも部分的に囲むように配置されている、付記１～３のいずれか１つに記載の半導体装置。
前記第１アンカーパターン（６２）は、平面視で前記第２電極（２４）を少なくとも部分的に囲むように配置されている、付記１～３のいずれか１つに記載の半導体装置。
【0132】
（付記５）
前記パッシベーション層（２６）は、前記モールド樹脂（１４）を受け入れる１つまたは複数の凹部（７２）を含む第３アンカーパターン（７０）を含み、前記第３アンカーパターン（７０）は、平面視で前記第１電極（２２）と重なるように配置されている、付記１～４のいずれか１つに記載の半導体装置。
前記パッシベーション層（２６）は、前記モールド樹脂（１４）を受け入れる１つまたは複数の凹部（７２）を含む第３アンカーパターン（７０）を含み、前記第３アンカーパターン（７０）は、平面視で前記第１電極（２２）と重なるように配置されている、付記１～４のいずれか１つに記載の半導体装置。
【0133】
（付記６）
前記第１電極（２２）は、ゲートパッド部（３４）を含み、前記パッシベーション層（２６）は、前記ゲートパッド部（３４）の一部を露出させる第１開口（５８）を有しており、前記第３アンカーパターン（７０）は、平面視で前記第１開口（５８）を少なくとも部分的に囲むように配置されている、付記５に記載の半導体装置。
前記第１電極（２２）は、ゲートパッド部（３４）を含み、前記パッシベーション層（２６）は、前記ゲートパッド部（３４）の一部を露出させる第１開口（５８）を有しており、前記第３アンカーパターン（７０）は、平面視で前記第１開口（５８）を少なくとも部分的に囲むように配置されている、付記５に記載の半導体装置。
【0134】
（付記７）
前記パッシベーション層（２６）は、前記第２電極（２４）の一部を露出させる第２開口（６０）を有しており、前記第１アンカーパターン（６２）は、平面視で前記第２開口（６０）を少なくとも部分的に囲むように配置されている、付記１～６のいずれか１つに記載の半導体装置。
前記パッシベーション層（２６）は、前記第２電極（２４）の一部を露出させる第２開口（６０）を有しており、前記第１アンカーパターン（６２）は、平面視で前記第２開口（６０）を少なくとも部分的に囲むように配置されている、付記１～６のいずれか１つに記載の半導体装置。
【0135】
（付記８）
前記半導体素子は、平面視で外周領域（２８）および前記外周領域（２８）に囲まれた内側領域（３０）を含み、
前記第１電極（２２）は、前記外周領域（２８）に配置された外周ゲート電極部（３２）を含み、前記第２アンカーパターン（６４）は、前記外周領域（２８）に配置されている、付記２または３に記載の半導体装置。
前記半導体素子は、平面視で外周領域（２８）および前記外周領域（２８）に囲まれた内側領域（３０）を含み、
前記第１電極（２２）は、前記外周領域（２８）に配置された外周ゲート電極部（３２）を含み、前記第２アンカーパターン（６４）は、前記外周領域（２８）に配置されている、付記２または３に記載の半導体装置。
【0136】
（付記９）
前記半導体素子は、平面視で外周領域（２８）および前記外周領域（２８）に囲まれた内側領域（３０）を含み、
前記第１電極（２２）は、前記外周領域（２８）に配置された外周ゲート電極部（３２）と、前記内側領域（３０）に配置された内側ゲート電極部（１０２）とを含み、
前記内側ゲート電極部（１０２）は、前記第１アンカーパターン（６２）によって平面視で少なくとも部分的に囲まれている、付記１～８のいずれか１つに記載の半導体装置。
前記半導体素子は、平面視で外周領域（２８）および前記外周領域（２８）に囲まれた内側領域（３０）を含み、
前記第１電極（２２）は、前記外周領域（２８）に配置された外周ゲート電極部（３２）と、前記内側領域（３０）に配置された内側ゲート電極部（１０２）とを含み、
前記内側ゲート電極部（１０２）は、前記第１アンカーパターン（６２）によって平面視で少なくとも部分的に囲まれている、付記１～８のいずれか１つに記載の半導体装置。
【0137】
（付記１０）
前記第１アンカーパターン（６２）は、平面視で前記内側ゲート電極部（１０２）の側面（１０２Ａ）に沿って延びている、付記９に記載の半導体装置。
前記第１アンカーパターン（６２）は、平面視で前記内側ゲート電極部（１０２）の側面（１０２Ａ）に沿って延びている、付記９に記載の半導体装置。
【0138】
（付記１１）
前記パッシベーション層（２６）は、前記第２電極（２４）の一部を露出させる第２開口（１０４）および第３開口（１０６）を有しており、
前記内側ゲート電極部（１０２）は、平面視で前記第２開口（１０４）と前記第３開口（１０６）との間に位置している、付記９または１０に記載の半導体装置。
前記パッシベーション層（２６）は、前記第２電極（２４）の一部を露出させる第２開口（１０４）および第３開口（１０６）を有しており、
前記内側ゲート電極部（１０２）は、平面視で前記第２開口（１０４）と前記第３開口（１０６）との間に位置している、付記９または１０に記載の半導体装置。
【0139】
（付記１２）
前記第１アンカーパターン（６２）は、平面視で前記第２開口（１０４）および前記第３開口（１０６）を少なくとも部分的に囲むように配置されている、付記１１に記載の半導体装置。
前記第１アンカーパターン（６２）は、平面視で前記第２開口（１０４）および前記第３開口（１０６）を少なくとも部分的に囲むように配置されている、付記１１に記載の半導体装置。
【0140】
（付記１３）
前記半導体素子は、平面視で外周領域（２８）および前記外周領域（２８）に囲まれた内側領域（３０）を含み、
前記第１電極（２２）は、前記外周領域（２８）に配置された外周ゲート電極部（３２）を含み、
前記第２電極（２４）は、前記外周ゲート電極部（３２）と前記第２アンカーパターン（６４）との間に位置するソースフィンガー部を含み、
前記ソースフィンガー部および前記外周ゲート電極部（３２）は、前記第１アンカーパターン（６２）と前記第２アンカーパターン（６４）との間に位置している、付記２または３に記載の半導体装置。
前記半導体素子は、平面視で外周領域（２８）および前記外周領域（２８）に囲まれた内側領域（３０）を含み、
前記第１電極（２２）は、前記外周領域（２８）に配置された外周ゲート電極部（３２）を含み、
前記第２電極（２４）は、前記外周ゲート電極部（３２）と前記第２アンカーパターン（６４）との間に位置するソースフィンガー部を含み、
前記ソースフィンガー部および前記外周ゲート電極部（３２）は、前記第１アンカーパターン（６２）と前記第２アンカーパターン（６４）との間に位置している、付記２または３に記載の半導体装置。
【0141】
（付記１４）
前記パッシベーション層（２６）は、前記第２電極（２４）の一部を露出させる第２開口（６０）を有しており、前記第１アンカーパターン（６２）は、平面視で前記第２開口（６０）を少なくとも部分的に囲むように配置されており、
前記パッシベーション層（２６）は、前記モールド樹脂（１４）を受け入れる１つまたは複数の凹部（２１２）を含む第４アンカーパターンを含み、前記第４アンカーパターンは、平面視で前記第２電極（２４）と重なるように配置されるとともに、前記第２開口（６０）の一部に沿って配置されている、付記１３に記載の半導体装置。
前記パッシベーション層（２６）は、前記第２電極（２４）の一部を露出させる第２開口（６０）を有しており、前記第１アンカーパターン（６２）は、平面視で前記第２開口（６０）を少なくとも部分的に囲むように配置されており、
前記パッシベーション層（２６）は、前記モールド樹脂（１４）を受け入れる１つまたは複数の凹部（２１２）を含む第４アンカーパターンを含み、前記第４アンカーパターンは、平面視で前記第２電極（２４）と重なるように配置されるとともに、前記第２開口（６０）の一部に沿って配置されている、付記１３に記載の半導体装置。
【0142】
（付記１５）
前記第１電極（２２）は、前記内側領域（３０）に配置された内側ゲート電極部（１０２，４０２，５０２）をさらに含み、
前記内側ゲート電極部（１０２，４０２，５０２）は、前記第１アンカーパターン（６２）によって平面視で少なくとも部分的に囲まれている、付記１３または１４に記載の半導体装置。
前記第１電極（２２）は、前記内側領域（３０）に配置された内側ゲート電極部（１０２，４０２，５０２）をさらに含み、
前記内側ゲート電極部（１０２，４０２，５０２）は、前記第１アンカーパターン（６２）によって平面視で少なくとも部分的に囲まれている、付記１３または１４に記載の半導体装置。
【0143】
（付記１６）
前記第１アンカーパターン（６２）は、平面視で前記内側ゲート電極部（１０２，４０２，５０２）の側面（１０２Ａ，４０２Ａ，５０２Ａ）に沿って延びている、付記１５に記載の半導体装置。
前記第１アンカーパターン（６２）は、平面視で前記内側ゲート電極部（１０２，４０２，５０２）の側面（１０２Ａ，４０２Ａ，５０２Ａ）に沿って延びている、付記１５に記載の半導体装置。
【0144】
（付記１７）
前記内側ゲート電極部（４０２，５０２）は、平面視で第１方向に延びる第１ゲートフィンガー部（４０４，５０４）と、前記第１方向と交差する第２方向に延びる第２ゲートフィンガー部（４０６，５０６）とを含む、付記１５または１６に記載の半導体装置。
前記内側ゲート電極部（４０２，５０２）は、平面視で第１方向に延びる第１ゲートフィンガー部（４０４，５０４）と、前記第１方向と交差する第２方向に延びる第２ゲートフィンガー部（４０６，５０６）とを含む、付記１５または１６に記載の半導体装置。
【0145】
（付記１８）
前記内側ゲート電極部（５０２）は、平面視で前記第２方向に延びる第３ゲートフィンガー部（５０８）をさらに含む、付記１７に記載の半導体装置。
前記内側ゲート電極部（５０２）は、平面視で前記第２方向に延びる第３ゲートフィンガー部（５０８）をさらに含む、付記１７に記載の半導体装置。
【0146】
（付記１９）
前記第１アンカーパターン（６２）の各凹部（６６）の深さ（Ｄ）は、前記パッシベーション層（２６）の厚さ（Ｔ）よりも小さい、付記１～１８のいずれか１つに記載の半導体装置。
前記第１アンカーパターン（６２）の各凹部（６６）の深さ（Ｄ）は、前記パッシベーション層（２６）の厚さ（Ｔ）よりも小さい、付記１～１８のいずれか１つに記載の半導体装置。
【0147】
（付記２０）
前記第２アンカーパターン（６４）の各凹部（６８）の深さ（Ｄ）は、前記パッシベーション層（２６）の厚さ（Ｔ）よりも小さい、付記２または３に記載の半導体装置。
前記第２アンカーパターン（６４）の各凹部（６８）の深さ（Ｄ）は、前記パッシベーション層（２６）の厚さ（Ｔ）よりも小さい、付記２または３に記載の半導体装置。
【0148】
（付記２１）
前記第１アンカーパターン（６２）の各凹部（６６）の開口面積は、当該凹部（６６）の底面積よりも小さい、付記１～２０のいずれか１つに記載の半導体装置。
前記第１アンカーパターン（６２）の各凹部（６６）の開口面積は、当該凹部（６６）の底面積よりも小さい、付記１～２０のいずれか１つに記載の半導体装置。
【0149】
（付記２２）
前記第２アンカーパターン（６４）の各凹部（６８）の開口面積は、当該凹部（６８）の底面積よりも小さい、付記２または３に記載の半導体装置。
前記第２アンカーパターン（６４）の各凹部（６８）の開口面積は、当該凹部（６８）の底面積よりも小さい、付記２または３に記載の半導体装置。
【0150】
（付記２３）
前記第１アンカーパターン（６２）の前記１つまたは複数の凹部（６６）は、平面視で間隔をあけて配置された複数の凹部（６６）を含む、付記１～２２のいずれか１つに記載の半導体装置。
前記第１アンカーパターン（６２）の前記１つまたは複数の凹部（６６）は、平面視で間隔をあけて配置された複数の凹部（６６）を含む、付記１～２２のいずれか１つに記載の半導体装置。
【0151】
（付記２４）
前記第２アンカーパターン（６４）の前記１つまたは複数の凹部（６８）は、平面視で間隔をあけて配置された複数の凹部（６８）を含む、付記２または３に記載の半導体装置。
前記第２アンカーパターン（６４）の前記１つまたは複数の凹部（６８）は、平面視で間隔をあけて配置された複数の凹部（６８）を含む、付記２または３に記載の半導体装置。
【0152】
（付記２５）
前記第１アンカーパターン（６２）の各凹部（６６）は、平面視でライン状に形成されている、付記１～２４のいずれか１つに記載の半導体装置。
前記第１アンカーパターン（６２）の各凹部（６６）は、平面視でライン状に形成されている、付記１～２４のいずれか１つに記載の半導体装置。
【0153】
（付記２６）
前記第２アンカーパターン（６４）の各凹部（６８）は、平面視でライン状に形成されている、付記２または３に記載の半導体装置。
前記第２アンカーパターン（６４）の各凹部（６８）は、平面視でライン状に形成されている、付記２または３に記載の半導体装置。
【0154】
（付記２７）
前記第１アンカーパターン（６２）の前記１つまたは複数の凹部（６６）は、平面視で破線状に配置された複数の凹部（６６）を含む、付記１～２４のいずれか１つに記載の半導体装置。
前記第１アンカーパターン（６２）の前記１つまたは複数の凹部（６６）は、平面視で破線状に配置された複数の凹部（６６）を含む、付記１～２４のいずれか１つに記載の半導体装置。
【0155】
（付記２８）
前記第２アンカーパターン（６４）の前記１つまたは複数の凹部（６８）は、平面視で破線状に配置された複数の凹部（６８）を含む、付記２または３に記載の半導体装置。
前記第２アンカーパターン（６４）の前記１つまたは複数の凹部（６８）は、平面視で破線状に配置された複数の凹部（６８）を含む、付記２または３に記載の半導体装置。
【0156】
（付記２９）
前記第１アンカーパターン（６２）の各凹部（６６）は、平面視でライン状に形成され、
前記第２アンカーパターン（６４）の各凹部（６８）は、平面視でライン状に形成され、
前記第２アンカーパターン（６４）に含まれるライン状に形成された凹部（６８）の数は、前記第１アンカーパターン（６２）に含まれるライン状に形成された凹部（６６）の数よりも多い、付記２または３に記載の半導体装置。
前記第１アンカーパターン（６２）の各凹部（６６）は、平面視でライン状に形成され、
前記第２アンカーパターン（６４）の各凹部（６８）は、平面視でライン状に形成され、
前記第２アンカーパターン（６４）に含まれるライン状に形成された凹部（６８）の数は、前記第１アンカーパターン（６２）に含まれるライン状に形成された凹部（６６）の数よりも多い、付記２または３に記載の半導体装置。
【0157】
（付記３０）
前記半導体素子（１２）は、
前記半導体層（１８）に形成されたゲートトレンチ（４６）と、
前記ゲートトレンチ（４６）内に配置されたゲート電極（４８）と
をさらに含む、付記１～２９のいずれか１つに記載の半導体装置。
前記半導体素子（１２）は、
前記半導体層（１８）に形成されたゲートトレンチ（４６）と、
前記ゲートトレンチ（４６）内に配置されたゲート電極（４８）と
をさらに含む、付記１～２９のいずれか１つに記載の半導体装置。
【0158】
（付記３１）
前記半導体素子（１２）は、前記ゲートトレンチ（４６）内に配置されたフィールドプレート電極（５０）をさらに含む、付記３０に記載の半導体装置。
前記半導体素子（１２）は、前記ゲートトレンチ（４６）内に配置されたフィールドプレート電極（５０）をさらに含む、付記３０に記載の半導体装置。
【0159】
（付記３２）
半導体層（１８）と、
前記半導体層（１８）上に形成された絶縁層（２０）と、
前記絶縁層（２０）上に形成された第１電極（２２）と、
前記絶縁層（２０）上に形成されるとともに、前記第１電極（２２）から離隔された第２電極（２４）と、
前記絶縁層（２０）、前記第１電極（２２）、および前記第２電極（２４）を少なくとも部分的に覆うパッシベーション層（２６）と
を備え、
前記パッシベーション層（２６）は、モールド樹脂（１４）を受け入れ可能に構成された１つまたは複数の凹部（６６）を含む第１アンカーパターン（６２）を含み、前記第１アンカーパターン（６２）は、前記第１電極（２２）と前記第２電極（２４）との間に位置している、半導体素子。
半導体層（１８）と、
前記半導体層（１８）上に形成された絶縁層（２０）と、
前記絶縁層（２０）上に形成された第１電極（２２）と、
前記絶縁層（２０）上に形成されるとともに、前記第１電極（２２）から離隔された第２電極（２４）と、
前記絶縁層（２０）、前記第１電極（２２）、および前記第２電極（２４）を少なくとも部分的に覆うパッシベーション層（２６）と
を備え、
前記パッシベーション層（２６）は、モールド樹脂（１４）を受け入れ可能に構成された１つまたは複数の凹部（６６）を含む第１アンカーパターン（６２）を含み、前記第１アンカーパターン（６２）は、前記第１電極（２２）と前記第２電極（２４）との間に位置している、半導体素子。
【0160】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0161】
１０，１００，２００，３００…半導体装置
１２…半導体素子
１４…モールド樹脂
１６…トランジスタ
１８…半導体層
１８Ａ…第１面
１８Ｂ…第２面
２０…絶縁層
２０Ａ…上面
２２…第１電極
２２Ａ…上面
２２Ｂ…側面
２４…第２電極
２４Ａ…上面
２４Ｂ…側面
２６…パッシベーション層
２８…外周領域
３０…内側領域
３２…外周ゲート電極部
３２Ａ…上面
３２Ｂ…側面
３４…ゲートパッド部
３４Ａ…上面
３４Ｂ…側面
３６…半導体基板
３８…エピタキシャル層
４０…ドリフト領域
４２…ボディ領域
４４…ソース領域
４６…ゲートトレンチ
４６Ａ…側壁
４６Ｂ…底壁
４８…ゲート電極
５０…フィールドプレート電極
５２…ソースコンタクトプラグ
５４…コンタクト領域
５６…ドレイン電極
５８…第１開口
６０，１０４，４０８，５１０…第２開口
６２…第１アンカーパターン
６４…第２アンカーパターン
６６，６８，７２，２１２…凹部
７０…第３アンカーパターン
１０２，４０２，５０２…内側ゲート電極部
１０２Ａ，４０２Ａ，５０２Ａ…側面
１０２Ｂ…上面
１０２Ｅ…端部
１０６，４１０，５１２…第３開口
２０２…ソースフィンガー部
２０４…内側ソース電極部
２０６，２０８…端部
２１０…第４アンカーパターン
４０４，５０４…第１ゲートフィンガー部
４０６，５０６…第２ゲートフィンガー部
４１２，５１４…第４開口
４１４，５１６…第５開口
５０８…第３ゲートフィンガー部
５１８…第６開口
５２０…第７開口
１２…半導体素子
１４…モールド樹脂
１６…トランジスタ
１８…半導体層
１８Ａ…第１面
１８Ｂ…第２面
２０…絶縁層
２０Ａ…上面
２２…第１電極
２２Ａ…上面
２２Ｂ…側面
２４…第２電極
２４Ａ…上面
２４Ｂ…側面
２６…パッシベーション層
２８…外周領域
３０…内側領域
３２…外周ゲート電極部
３２Ａ…上面
３２Ｂ…側面
３４…ゲートパッド部
３４Ａ…上面
３４Ｂ…側面
３６…半導体基板
３８…エピタキシャル層
４０…ドリフト領域
４２…ボディ領域
４４…ソース領域
４６…ゲートトレンチ
４６Ａ…側壁
４６Ｂ…底壁
４８…ゲート電極
５０…フィールドプレート電極
５２…ソースコンタクトプラグ
５４…コンタクト領域
５６…ドレイン電極
５８…第１開口
６０，１０４，４０８，５１０…第２開口
６２…第１アンカーパターン
６４…第２アンカーパターン
６６，６８，７２，２１２…凹部
７０…第３アンカーパターン
１０２，４０２，５０２…内側ゲート電極部
１０２Ａ，４０２Ａ，５０２Ａ…側面
１０２Ｂ…上面
１０２Ｅ…端部
１０６，４１０，５１２…第３開口
２０２…ソースフィンガー部
２０４…内側ソース電極部
２０６，２０８…端部
２１０…第４アンカーパターン
４０４，５０４…第１ゲートフィンガー部
４０６，５０６…第２ゲートフィンガー部
４１２，５１４…第４開口
４１４，５１６…第５開口
５０８…第３ゲートフィンガー部
５１８…第６開口
５２０…第７開口
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】