特開 2024-160562 エレクトロクロミックデバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024160562

(43)【公開日】2024-11-14

(54)【発明の名称】エレクトロクロミックデバイス

(51)【国際特許分類】

   G09G 3/38 20060101AFI20241107BHJP

   G09G 3/20 20060101ALI20241107BHJP

   G09F 9/30 20060101ALI20241107BHJP

   G02F 1/163 20060101ALI20241107BHJP

【ＦＩ】

G09G3/38

G09G3/20 621A

G09F9/30 380

G02F1/163

G09G3/20 624B

G09G3/20 623C

G09G3/20 623D

G09G3/20 622A

G09G3/20 623A

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023075696

(22)【出願日】2023-05-01

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】笹沼 啓太

(72)【発明者】

【氏名】羽柴 良和

【テーマコード（参考）】

2K101

5C080

5C094

【Ｆターム（参考）】

2K101AA22

2K101DA21

2K101DC54

2K101EC08

2K101ED13

2K101ED21

2K101ED74

2K101EE02

2K101EE06

2K101EJ11

5C080AA11

5C080BB05

5C080FF11

5C080HH21

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C094AA53

5C094BA03

5C094BA52

5C094CA19

5C094GA10

(57)【要約】

【課題】より適切なデバイスの制御を実現できるエレクトロクロミックデバイスを提供する。
【解決手段】エレクトロクロミックデバイスは、エレクトロクロミック材料を挟んで対向する２つの電極と、２つの電極の一方にソース又はドレインの一方が接続される複数のスイッチング素子と、スイッチング素子のソース又はドレインの他方と接続される複数の伝送路と、２つの電極の一方に与えられる印加電位に対応する信号電位が供給される第１配線と、複数の伝送路の各々と、の間の接続を個別に切替可能な複数の第１切替部と、を備え、伝送路のリセット電位が与えられる第１期間と、信号電位が伝送路に与えられる第２期間と、が交互に生じる。
【選択図】図６

【特許請求の範囲】

【請求項1】

エレクトロクロミック材料を挟んで対向する２つの電極と、
前記２つの電極の一方にソース又はドレインの一方が接続される複数のスイッチング素子と、
前記スイッチング素子のゲートと接続される複数の走査線と、
前記スイッチング素子のソース又はドレインの他方と接続される複数の伝送路と、
前記２つの電極の一方に与えられる印加電位に対応する信号電位が供給される第１配線と、前記複数の伝送路の各々と、の間の接続を個別に切替可能な複数の第１切替部と、を備え、
前記ゲートへ伝送される信号が前記走査線に与えられる前又は与えられた後の一方に前記伝送路のリセット電位が与えられる第１期間と、前記ゲートへ伝送される信号が前記走査線に与えられる前又は与えられた後の他方に前記信号電位が前記伝送路に与えられる第２期間と、が交互に生じる、
エレクトロクロミックデバイス。

【請求項2】

前記リセット電位が供給される第２配線と、
前記第２配線と前記複数の伝送路との間の接続を切替可能な第２切替部と、を備え、
前記第１期間に、前記第２配線と前記複数の伝送路とが接続されるよう前記第２切替部が制御され、
前記第２期間に、前記第１配線と前記伝送路とが接続されるよう前記第１切替部が制御される、
請求項１に記載のエレクトロクロミックデバイス。

【請求項3】

前記第１配線と前記複数の伝送路との間の接続を一括で切替可能な第３切替部を備え、
前記第１期間に、前記リセット電位が前記第１配線に与えられ、かつ、前記第１配線と前記複数の伝送路とが接続されるよう前記第３切替部が制御され、
前記第２期間に、前記信号電位が前記第１配線に与えられ、かつ、前記第１配線と前記伝送路とが接続されるよう前記第１切替部が制御される、
請求項１に記載のエレクトロクロミックデバイス。

【請求項4】

前記第１期間に、前記リセット電位が前記第１配線に与えられ、かつ、前記第１配線と前記複数の伝送路とが接続されるよう前記第１切替部が制御され、
前記第２期間に、前記第１配線に前記信号電位が与えられ、かつ、前記第１配線と前記伝送路とが接続されるよう前記第１切替部が制御される、
請求項１に記載のエレクトロクロミックデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、エレクトロクロミックデバイスに関する。

【背景技術】

【0002】

印加電圧に応じて透光の度合いと着色の度合いを制御可能な領域を形成できるエレクトロクロミックデバイスが知られている（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特表２０１０－５１８４５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

エレクトロクロミック材料に対する印加電圧の制御のために複数のスイッチング素子を利用するアクティブマトリクス方式では、より適切なデバイスの制御を実現するために各スイッチング素子に与えられる電位の個別制御が重要である。具体的には、あるスイッチング素子のソース又はドレインに与えられるべき電位が他のスイッチング素子のソース又はドレインにも与えられてしまうことは抑制されるべきである。しかしながら、特許文献１ではそのような制御が具体的に示されておらず、実現性に欠けていた。

【0005】

本開示は、上記の課題に鑑みてなされたもので、より適切なデバイスの制御を実現できるエレクトロクロミックデバイスを提供することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一態様によるエレクトロクロミックデバイスは、エレクトロクロミック材料を挟んで対向する２つの電極と、前記２つの電極の一方にソース又はドレインの一方が接続される複数のスイッチング素子と、前記スイッチング素子のゲートと接続される複数の走査線と、前記スイッチング素子のソース又はドレインの他方と接続される複数の伝送路と、前記２つの電極の一方に与えられる印加電位に対応する信号電位が供給される第１配線と、前記複数の伝送路の各々と、の間の接続を個別に切替可能な複数の第１切替部と、を備え、前記ゲートへ伝送される信号が前記走査線に与えられる前又は与えられた後の一方に前記伝送路のリセット電位が与えられる第１期間と、前記ゲートへ伝送される信号が前記走査線に与えられる前又は与えられた後の他方に前記信号電位が前記伝送路に与えられる第２期間と、が交互に生じる。

【図面の簡単な説明】

【0007】

【図1】図１は、デバイスの主要構成を示す概略図である。

【図2】図２は、ＥＣパネルの構成例を示す概略図である。

【図3】図３は、アクティブエリアの積層構造に含まれる主要な構成を示す概略図である。

【図4】図４は、スイッチング素子の構成を示す概略的な回路図である。

【図5】図５は、駆動信号のタイミング制御を示すタイムチャートである。

【図6】図６は、実施形態１における信号制御を示すタイムチャートである。

【図7】図７は、実施形態１と異なる他の構成例を示す概略図である。

【図8】図８は、参考例における信号制御を示すタイムチャートである。

【図9】図９は、実施形態２によるＥＣパネルを示す概略図である。

【図10】図１０は、実施形態２における信号制御を示すタイムチャートである。

【図11】図１１は、実施形態３における信号制御を示すタイムチャートである。

【発明を実施するための形態】

【0008】

以下に、本開示の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0009】

（実施形態１）
図１は、デバイス１の主要構成を示す概略図である。デバイス１は、エレクトロクロミックデバイスである。以下、特筆しない限り、ＥＣという記載は、エレクトロクロミック（ＥｌｅｃｔｒｏＣｈｒｏｍｉｃ）をさすものとする。ＥＣデバイスは、印加電圧の制御によって透光の度合いと着色の度合いを可逆的に制御可能なＥＣ材料１５（図３参照）を利用したデバイスである。ＥＣ材料１５として、例えば酸化タングステン（ＷＯ_３）等、イオン挿入系の金属酸化物が挙げられるが、これに限られるものでなく、同様の現象を生じさせる他の材料が採用されてもよい。

【0010】

図１に示すように、デバイス１は、アクティブエリアＡＡが形成されたＥＣパネル１０を備える。上述したＥＣ材料１５は、アクティブエリアＡＡ内に封止されている。従って、アクティブエリアＡＡの透光の度合いと着色の度合いは、ＥＣ材料１５に対する印加電圧の制御によって制御可能である。

【0011】

ＥＣパネル１０には、ＥＣ材料１５に対する印加電圧の制御に係る各種の信号がホスト２５から与えられる。係る各種の信号は、役割に応じて、それぞれ異なる経路で与えられる。図１に示す例では、ホスト２５から、配線３１，３２，３３，３４が延出している。

【0012】

配線３１を介して出力される信号は、ゲートドライバ２１及び配線３５を介して、駆動信号としてアクティブエリアＡＡに与えられる。配線３２を介して出力される信号は、デコーダ２２及び配線３６を介して切替回路エリアＳＡに与えられる。配線３３を介して出力された信号の電位は、切替回路エリアＳＡ及び配線３７を介して、印加電位としてアクティブエリアＡＡに与えられる。配線３４を介して出力された信号の電位は、切替回路エリアＳＡ及び配線３７を介して、リセット電位としてアクティブエリアＡＡに与えられる。

【0013】

図２は、ＥＣパネル１０の構成例を示す概略図である。図２に示すように、アクティブエリアＡＡには、複数のスイッチング素子４０がマトリクス状に配置されている。以下、第１方向Ｄｘと記載した場合、マトリクス状に配置されたスイッチング素子４０の並び方向の一方をさす。第２方向Ｄｙと記載した場合、マトリクス状に配置されたスイッチング素子４０の並び方向の他方をさす。第１方向Ｄｘと第２方向Ｄｙとは直交する。また、第１方向Ｄｘ及び第２方向Ｄｙに直交する方向を、第３方向Ｄｚとする。

【0014】

図３は、アクティブエリアＡＡの積層構造に含まれる主要な構成を示す概略図である。図３に示すように、ＥＣパネル１０は、第１基板１１と第２基板１２とがＥＣ材料１５を挟んで第３方向Ｄｚに対向することでＥＣ材料１５を封止する構成である。第１基板１１及び第２基板１２は、例えばガラス基板のように、透光性を有する基板である。図示しないが、Ｄｘ―Ｄｙ平面を正面視する平面視点でアクティブエリアＡＡを縁取るようにシール材が設けられている。ＥＣ材料１５は、第１基板１１、第２基板１２及び当該シール材によってアクティブエリアＡＡ内に封止される。

【0015】

第１基板１１のＥＣ材料１５側の面には、第１電極１３が形成されている。第２基板１２のＥＣ材料１５側の面には、第２電極１４が形成されている。第１電極１３と第２電極１４との電位差が、ＥＣ材料１５への印加電圧を決定する。実施形態では、第２電極１４に定電位が与えられる。ただし、「第２電極１４に定電位が与えられる」とは、厳密に第２電極１４全体を完全に当該定電位にすることを意味せず、端子接続等によって外部から定電位が与えられることを示すに過ぎない。実施形態１では、第２電極１４の電位が静的であることを前提とするので、第１電極１３の電位制御によって、ＥＣ材料１５への印加電圧制御が行われる。第１電極１３には、スイッチング素子４０が接続されている。なお、図３では図示を省略しているが、後述する走査線３５０、伝送路３７０等の配線等、スイッチング素子４０を機能させるために必要な各種の構成は、第１電極１３よりも第１基板１１側に設けられる積層構造内に実装される。

【0016】

図４は、スイッチング素子４０の構成を示す概略的な回路図である。スイッチング素子４０は、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。スイッチング素子４０のゲートは、走査線３５０に接続されている。スイッチング素子４０のソース又はドレインの一方は、伝送路３７０に接続されている。スイッチング素子４０のソース又はドレインの他方は、第１電極１３に接続されている。すなわち、スイッチング素子４０は、走査線３５０を介してゲートに信号（駆動信号）が与えられたタイミングで、伝送路３７０を介して伝送される信号による電位（例えば、印加電位又はリセット電位）に応じた電位を第１電極１３に与えるスイッチング素子として機能する。

【0017】

図４に示す伝送路３７０は、図２に示す伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎのいずれかである。配線３７は、図２に示す伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎのように、複数の伝送路を含む。当該複数の伝送路は、切替回路エリアＳＡを介して配線３３と接続されている。ｎは、スイッチング素子４０の第２方向Ｄｙの並び数及び伝送路の数を示す２以上の自然数である。第１方向Ｄｘに並ぶ複数のスイッチング素子４０は、同じ伝送路を共有する。

【0018】

伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎのような複数の伝送路はそれぞれ個別の第１切替部５１，５２，５３，・・・，５ｎを介して配線３３と接続されている。図２に示すように、伝送路Ｄａｔａ＿１は、第１切替部５１を介して配線３３と接続されている。伝送路Ｄａｔａ＿２は、第１切替部５２を介して配線３３と接続されている。伝送路Ｄａｔａ＿３は、第１切替部５３を介して配線３３と接続されている。これらと同様、伝送路Ｄａｔａ＿ｎは、第１切替部５ｎを介して配線３３と接続されている。

【0019】

また、実施形態１では、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎのような複数の伝送路はそれぞれ個別の第２切替部６１，６２，６３，・・・，６ｎを介して配線３４と接続されている。図２に示すように、伝送路Ｄａｔａ＿１は、第２切替部６１を介して配線３４と接続されている。伝送路Ｄａｔａ＿２は、第２切替部６２を介して配線３４と接続されている。伝送路Ｄａｔａ＿３は、第２切替部６３を介して配線３４と接続されている。これらと同様、伝送路Ｄａｔａ＿ｎは、第２切替部６ｎを介して配線３４と接続されている。当該複数の伝送路と第２切替部６１，６２，６３，・・・，６ｎとが接続される位置は、当該複数の伝送路と第１切替部５１，５２，５３，・・・，５ｎとが接続される位置よりもアクティブエリアＡＡ側である。

【0020】

第１切替部５１，５２，５３，・・・，５ｎ及び第２切替部６１，６２，６３，・・・，６ｎは、デコーダ２２の制御下で動作する。

【0021】

デコーダ２２は、第１切替部５１，５２，５３，・・・，５ｎを個別に制御する信号を伝送する配線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３，・・・，ＡＳＷｎと接続される。図２に示すように、配線ＡＳＷ１は、デコーダ２２と第１切替部５１とを接続する。配線ＡＳＷ２は、デコーダ２２と第１切替部５２とを接続する。配線ＡＳＷ３は、デコーダ２２と第１切替部５３とを接続する。これらと同様、配線ＡＳＷｎは、デコーダ２２と第１切替部５ｎとを接続する。配線３６は、配線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３，・・・，ＡＳＷｎを含む。

【0022】

また、実施形態１では、デコーダ２２は、第２切替部６１，６２，６３，・・・，６ｎを一括で制御する信号を伝送する配線ＡＳＷ０と接続される。配線ＡＳＷ０は、デコーダ２２と第２切替部６１，６２，６３，・・・，６ｎとを接続する。実施形態１の配線３６は、配線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３，・・・，ＡＳＷｎに加えて、さらに、配線ＡＳＷ０を含む。

【0023】

デコーダ２２は、配線３２を介してホスト２５から与えられた信号に応じて動作し、第１切替部５１，５２，５３，・・・，５ｎ及び第２切替部６１，６２，６３，・・・，６ｎの動作を制御する。より具体的には、デコーダ２２は、いわゆる組み合わせ論理回路として機能し、配線３６に含まれる配線の数よりも少ない数の配線を含む配線３２を介して与えられた信号に応じて第１切替部５１，５２，５３，・・・，５ｎ及び第２切替部６１，６２，６３，・・・，６ｎの動作を制御できる。

【0024】

図４に示す走査線３５０は、図２に示す走査線Ｇａｔｅ＿１，Ｇａｔｅ＿２，Ｇａｔｅ＿３，・・・，Ｇａｔｅ＿ｍのいずれかである。配線３５は、図２に示す走査線Ｇａｔｅ＿１，Ｇａｔｅ＿２，Ｇａｔｅ＿３，・・・，Ｇａｔｅ＿ｍのように、複数の走査線を含む。ゲートドライバ２１は、配線３１を介してホスト２５から与えられた信号に応じて動作し、走査線Ｇａｔｅ＿１，Ｇａｔｅ＿２，Ｇａｔｅ＿３，・・・，Ｇａｔｅ＿ｍに順次駆動信号を与える。ｍは、スイッチング素子４０の第１方向Ｄｘの並び数及び走査線の数を示す２以上の自然数である。第２方向Ｄｙに並ぶ複数のスイッチング素子４０は、同じ走査線を共有する。

【0025】

図５は、駆動信号のタイミング制御を示すタイムチャートである。図５等では、タイムチャートにおける走査線Ｇａｔｅ＿１，Ｇａｔｅ＿２，Ｇａｔｅ＿３，・・・，Ｇａｔｅ＿ｍの電位が駆動信号に与えられる期間にハイ（Ｈｉｇｈ）になり、駆動信号が与えられない期間にロウ（Ｌｏｗ）になるものとする。

【0026】

図５に示すように、走査線Ｇａｔｅ＿１，Ｇａｔｅ＿２，Ｇａｔｅ＿３，・・・，Ｇａｔｅ＿ｍに駆動信号が順次与えられる。駆動信号が与えられる走査線の切り替わりの単位になる期間を単位期間１Ｈとして示している。また、図５では、第１方向Ｄｘに並ぶ走査線Ｇａｔｅ＿１，Ｇａｔｅ＿２，Ｇａｔｅ＿３，・・・，Ｇａｔｅ＿ｍの全てに１回ずつ駆動信号が与えられる期間をフレーム期間１Ｆとして示している。デバイス１では、フレーム期間１Ｆが周期的に繰り返されることでアクティブエリアＡＡの状態が周期的に制御される。

【0027】

以下、図５を参照して説明した単位期間１Ｈにおけるより詳細な信号制御について説明する。

【0028】

図６は、実施形態１における信号制御を示すタイムチャートである。図６ならびに後述する図８、図１０及び図１１では、走査線Ｇａｔｅ＿１と走査線Ｇａｔｅ＿２に駆動信号が与えられる期間を抜粋して示すが、他の走査線に駆動信号が与えられる期間も同様の考え方による信号制御が適用される。また、これらの図におけるＩｎｐｕｔ Ｄａｔａは、配線３３を介して与えられる信号による電位を示す。また、Ｖｐｒｅｃｈａｒｇｅは、配線３４を介して与えられる信号による電位を示す。

【0029】

まず、走査線Ｇａｔｅ＿１に駆動信号が与えられる単位期間１Ｈについて説明する。駆動信号が与えられる期間の開始前に、配線ＡＳＷ０の電位がハイになる第１期間Ｐ１が生じる。配線ＡＳＷ０の電位がハイになることで、第２切替部６１，６２，６３，・・・，６ｎが接続状態（ＯＮ）になる。これによって、配線３４と、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎと、が接続される。すなわち、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎに対して、Ｖｐｒｅｃｈａｒｇｅに与えられているリセット電位Ｖ１―０が与えられる。このため、第１期間Ｐ１の時点で、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎの電位が、リセット電位Ｖ１―０に対応した電位になる。第１期間Ｐ１の終了までに、配線ＡＳＷ０の電位はロウに戻る。すなわち、第１期間Ｐ１の終了までに、第２切替部６１，６２，６３，・・・，６ｎが非接続状態（ＯＦＦ）に戻る。

【0030】

第１期間Ｐ１の終了後、走査線Ｇａｔｅ＿１に駆動信号が与えられる第２期間Ｐ２が開始される。走査線Ｇａｔｅ＿１に駆動信号が与えられることで、図２に示すスイッチング素子４０のうち、「１―１」、「１―２」、「１―３」、・・・、「１―ｍ」と記載されたスイッチング素子４０のゲートに電圧が印加され、スイッチング素子４０のソース―ドレイン間が開通する。第２期間Ｐ２中、配線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３，・・・，ＡＳＷｎの電位がそれぞれ異なるタイミングでハイになるとともに、ハイになった対象に応じた信号がＩｎｐｕｔ Ｄａｔａとして配線３３に供給される。

【0031】

図６に示す例では、配線ＡＳＷ１の電位がハイになったタイミングで、Ｉｎｐｕｔ Ｄａｔａの電位が印加電位Ｖ１―１になる。これによって、第１切替部５１が接続状態（ＯＮ）になり、配線３３と伝送路Ｄａｔａ＿１とが接続される。すなわち、このタイミングで伝送路Ｄａｔａ＿１に与えられている印加電位Ｖ１―１に対応した電位が、「１―１」と記載されたスイッチング素子４０のソース―ドレイン間を通って、当該スイッチング素子４０と接続された第１電極１３に与えられる。また、配線ＡＳＷ２の電位がハイになったタイミングで、Ｉｎｐｕｔ Ｄａｔａの電位が印加電位Ｖ１―２になる。従って、印加電位Ｖ１―２に対応した電位が、「１―２」と記載されたスイッチング素子４０と接続された第１電極１３に与えられる。また、配線ＡＳＷ３の電位がハイになったタイミングで、Ｉｎｐｕｔ Ｄａｔａの電位が印加電位Ｖ１―３になる。従って、印加電位Ｖ１―３に対応した電位が、「１―３」と記載されたスイッチング素子４０と接続された第１電極１３に与えられる。これらと同様に、配線ＡＳＷｎの電位がハイになったタイミングで、Ｉｎｐｕｔ Ｄａｔａの電位が印加電位Ｖ１―ｎになる。従って、印加電位Ｖ１―ｎに対応した電位が、「１―ｎ」と記載されたスイッチング素子４０と接続された第１電極１３に与えられる。

【0032】

走査線Ｇａｔｅ＿１に駆動信号が与えられる単位期間１Ｈ（前の単位期間１Ｈ）の終了後、走査線Ｇａｔｅ＿２に駆動信号が与えられる単位期間１Ｈ（後の単位期間１Ｈ）が開始される。後の単位期間１Ｈでも、駆動信号が与えられる期間の開始前に、配線ＡＳＷ０の電位がハイになる第１期間Ｐ１が生じ、その後に走査線Ｇａｔｅ＿２に駆動信号が与えられる第２期間Ｐ２が開始されるという流れは、前の単位期間１Ｈと同様である。従って、後の単位期間１Ｈでは、第１期間Ｐ１の時点で、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎの電位が、リセット電位Ｖ２―０に対応した電位になる。

【0033】

また、第２期間Ｐ２中、配線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３，・・・，ＡＳＷｎの電位がそれぞれ異なるタイミングでハイになるとともに、ハイになった対象に応じた信号がＩｎｐｕｔ Ｄａｔａとして配線３３に供給される点も、前の単位期間１Ｈと次の単位期間１Ｈとで変わらない。ただし、Ｉｎｐｕｔ Ｄａｔａに対応した電位が与えられるスイッチング素子４０及び第１電極１３は、駆動信号が与えられる伝送路３７０に対応する。従って、後の単位期間１ＨでＩｎｐｕｔ Ｄａｔａに対応した電位が与えられるスイッチング素子４０は、図２で走査線Ｇａｔｅ＿２と接続されているスイッチング素子４０（「２―１」、「２―２」、「２―３」、・・・、「２―ｎ」と記載されたスイッチング素子４０）である。後の単位期間１Ｈでは、印加電位Ｖ２―ｒに対応した電位が、「２―ｒ」と記載されたスイッチング素子４０のソース―ドレイン間を通って、当該スイッチング素子４０と接続された第１電極１３に与えられる。ｒは、１からｎのいずれかの自然数である。

【0034】

走査線Ｇａｔｅ＿３以降の走査線３５０に駆動信号が与えられる単位期間１Ｈについては図示しないが、走査線Ｇａｔｅ＿１又は走査線Ｇａｔｅ＿２に駆動信号が与えられる単位期間１Ｈと同様である。

【0035】

なお、Ｉｎｐｕｔ ＤａｔａにおけるＮｃ（Ｎｏ ｃａｒｅ）は、ホスト２５から配線３３への信号の出力がないことを示す。

【0036】

図１に示すホスト２５は、図６に示すような信号制御を成立させるための各種の信号を出力する回路又は情報処理装置である。具体的には、ホスト２５は、配線３１を介して伝送される信号を出力してゲートドライバ２１を周期的に動作させる。また、ホスト２５は、配線３２を介して伝送される信号を出力してデコーダ２２を周期的に動作させる。また、ホスト２５は、Ｉｎｐｕｔ Ｄａｔａとして示した内容に対応する信号を配線３３に出力する。また、ホスト２５は、Ｖｐｒｅｃｈａｒｇｅとして機能する信号を配線３４に出力する。

【0037】

ホスト２５は、第１基板１１上に実装されてもよいし、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）等の部材を介してＥＣパネル１０に接続されてもよい。なお、図２に示す五角形状の端子５０は、ホスト２５が実装されたＦＰＣを接続する端子を概略的に例示したものである。ホスト２５が第１基板１１上に実装される場合、スイッチング素子４０は省略されてよい。また、この場合、配線３１，３２，３３，３４，３５，３６，３７は、第１基板１１上に実装される配線パターンとして設けられる。一方、ＦＰＣを介してホスト２５がＥＣパネル１０に接続される場合、配線３１，３２，３３，３４の一部分は、ＦＰＣに含まれる。

【0038】

以上、実施形態１について説明した。次に、実施形態１と異なる他のＥＣパネル１０Ａについて、図７を参照して説明する。

【0039】

図７は、実施形態１と異なる他の構成例を示す概略図である。図７に示す他の構成例によるＥＣパネル１０Ａは、配線３４、第２切替部６１，６２，６３，・・・，６ｎ及び配線ＡＳＷ０がない点で、図２を参照して説明した実施形態１のＥＣパネル１０と異なる。このような差異を示す目的で、図２において切替回路エリアＳＡとされた構成を、図７では切替回路エリアＳＡ１としている。以上、特筆した事項を除いて、ＥＣパネル１０Ａは、ＥＣパネル１０と同様である。

【0040】

ＥＣパネル１０Ａにおける信号制御の参考例について、図８を参照して説明する。

【0041】

図８は、参考例における信号制御を示すタイムチャートである。図７を参照して説明したように、参考例が適用されるＥＣパネル１０Ａには配線ＡＳＷ０がない。また、参考例が適用されるＥＣパネル１０Ａには配線３４がないため、Ｖｐｒｅｃｈａｒｇｅはない。このため、参考例では、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎの電位が、リセット電位Ｖ１―０やリセット電位Ｖ２―０のようなリセット電位になることがない。参考例において伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎの電位が更新されるのは、第２期間Ｐ２中に配線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３，・・・，ＡＳＷｎの電位がそれぞれ異なるタイミングでハイになるとともに、ハイになった対象に応じた印加電位がＩｎｐｕｔ Ｄａｔａとして配線３３に与えられるタイミングのみである。

【0042】

参考例の信号制御では、リセット電位Ｖ１―０やリセット電位Ｖ２―０のようなリセット電位になることがないため、あるスイッチング素子４０から見て第１方向Ｄｘの隣に位置する他のスイッチング素子４０に与えられた電位が一瞬入り込む。具体例を挙げると、印加電位Ｖ２―２が与えられるのは、図７で「２―２」が記載されたスイッチング素子４０である。「２―２」のスイッチング素子４０には、印加電位Ｖ２―２が与えられる前に、走査線Ｇａｔｅ＿２の電位がハイになった時点からゲートに駆動信号が与えられており、ソース―ドレイン間の信号伝送が可能になっている。このため、「２―２」のスイッチング素子４０には、配線ＡＳＷ２の電位がハイになって印加電位Ｖ２―２のＩｎｐｕｔ＿Ｄａｔａが与えられるタイミングまで、印加電位Ｖ１―２が与えられて第１電極１３に伝送される状態になっている。同様の仕組みで、「２―３」、・・・、「２―ｎ」のスイッチング素子４０でも、本来与えられるべき信号とは異なる信号がソース―ドレイン間を通って第１電極１３に与えられる状態になっている。

【0043】

このように、参考例は、各スイッチング素子４０に与えられるべき電位とは異なる電位が与えられる期間が生じる信号制御になっている。このような信号制御は、ＥＣ材料１５の透光の度合いと着色の度合いとして好ましくないだけでなく、各スイッチング素子４０の電圧耐性の観点からも好ましくない。

【0044】

例えば、図３を参照して説明した第２電極１４の電位は、第２電極１４に定電位を与える構成との関係によっては、Ｄｘ―Ｄｙ平面で一律ではないことがある。一方、ＥＣ材料１５の電圧応答の性質は一定である。従って、Ｄｘ―Ｄｙ平面で一律ではない第２電極１４に対応して、各スイッチング素子４０を介して第１電極１３に与えられる電位を個別に制御することで、Ｄｘ―Ｄｙ平面全体で見た場合のＥＣ材料１５に対する印加電圧をより均一にする制御が行われることがある。このような制御では、各スイッチング素子４０のソース―ドレイン間を通る信号の電圧が均一でないため、スイッチング素子４０の配置によって求められるスイッチング素子４０の電圧耐性がそれぞれ異なる。ここで、参考例では、図８を参照して説明したように「ｓ―ｒ」のスイッチング素子４０に対して、「（ｓ－１）―ｒ」のスイッチング素子４０に与えられるべき印加電位Ｖ（ｓ－１）―ｒが与えられてしまう。ｓは、２からｍのいずれかの自然数である。このような参考例で、第１方向Ｄｘに隣り合うスイッチング素子４０の電圧耐性が異なり、かつ、印加電位Ｖ（ｓ－１）―ｒが「ｓ―ｒ」のスイッチング素子４０の電圧耐性を超える電圧を生じさせる場合、「ｓ―ｒ」のスイッチング素子４０の特性を損ない得る。

【0045】

これに対し、実施形態１では、図６を参照して説明したように、第２期間Ｐ２が生じる前に、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎの電位が、リセット電位Ｖ１―０やリセット電位Ｖ２―０のようなリセット電位にされている。すなわち、当該リセット電位を全てのスイッチング素子４０の電圧耐性で許容される電位にすることで、スイッチング素子４０の電圧耐性を超える電位がスイッチング素子４０に与えられることを抑制できる。

【0046】

また、第１方向Ｄｘに隣り合うスイッチング素子４０の電圧耐性が完全に食い違い、共有できる電位がない場合であっても、リセット電位Ｖ１―０を「１―ｒ」のスイッチング素子４０に対応させ、リセット電位Ｖ２―０を「２―ｒ」のスイッチング素子４０に対応させることで、スイッチング素子４０の電圧耐性を超える電位がスイッチング素子４０に与えられることを抑制できる。このように、走査線３５０を共有するスイッチング素子４０単位でリセット電位を個別に制御できることで、スイッチング素子４０の電圧耐性についてよりきめ細かに対応できる。

【0047】

なお、実施形態１では、「１―２」のスイッチング素子４０には、印加電位Ｖ１―２が与えられる前に、走査線Ｇａｔｅ＿２の電位がハイになった時点からゲートに信号が与えられており、ソース―ドレイン間の信号伝送が可能になっている。このため、「１―２」のスイッチング素子４０には、配線ＡＳＷ２の電位がハイになって印加電位Ｖ１―２のＩｎｐｕｔ＿Ｄａｔａが与えられるタイミングまで、リセット電位Ｖ１―０のリセット電位が与えられて第１電極１３に伝送される状態になっている。同様の仕組みで、「１―３」、・・・、「１―ｎ」のスイッチング素子４０でも、個別の信号に対応した電位が与えられる前にリセット電位がソース―ドレイン間を通って第１電極１３に与えられる状態になっている。このようにしてリセット電位が第１電極１３に一瞬与えられることは、デバイス１のようなＥＣデバイスでは実質的に問題にならない。なぜなら、印加電圧に応じた透光の度合いと着色の度合いがＥＣ材料１５に反映されるまでの応答速度に対して、リセット電位の印加時間を短く調整することができるためである。このような短い時間に与えられるリセット電位は、ＥＣ材料１５の制御に実質的な影響を与えない。

【0048】

以上説明したように、実施形態１によれば、ＥＣ材料１５を挟んで対向する２つの電極（第１電極１３、第２電極１４）と、当該２つの電極の一方（第１電極１３）にソース又はドレインの一方が接続される複数のスイッチング素子４０と、スイッチング素子４０のゲートと接続される複数の走査線（走査線Ｇａｔｅ＿１，Ｇａｔｅ＿２，Ｇａｔｅ＿３，・・・，Ｇａｔｅ＿ｍ）と、スイッチング素子４０のソース又はドレインの他方と接続される複数の伝送路（伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎ）と、当該一方に与えられる印加電位が供給される第１配線（配線３３）と、当該複数の伝送路の各々と、の間の接続を個別に切替可能な複数の第１切替部（第１切替部５１，５２，５３，・・・，５ｎ）と、を備え、当該ゲートへ伝送される駆動信号が与えられる前又は与えられた後の一方に当該伝送路のリセット電位が与えられる第１期間Ｐ１と、当該駆動信号が与えられる前又は与えられた後の他方に当該印加電位が当該伝送路に与えられる第２期間Ｐ２と、が交互に生じる。これによって、伝送路を共有するスイッチング素子４０の一方に対する印加電位が与えられた後、他方に対する印加電位が与えられる前に伝送路の電位をリセットできる。従って、伝送路を共有するが接続される走査線が異なるスイッチング素子４０同士の間で印加電位が共有されることを抑制できる。このように、実施形態１によれば、より適切なデバイスの制御を実現できる。

【0049】

また、リセット電位が供給される第２配線（配線３４）と、当該第２配線と複数の伝送路（伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎ）との間の接続を切替可能な第２切替部（第２切替部６１，６２，６３，・・・，６ｎ）と、を備える。第１期間Ｐ１に、当該第２配線と当該複数の伝送路とが接続されるよう当該第２切替部が制御され、第２期間Ｐ２に、当該第１配線と当該伝送路とが接続されるよう第１切替部（第１切替部５１，５２，５３，・・・，５ｎ）が制御されることで、より適切なデバイスの制御をより具体的に実現できる。

【0050】

（実施形態２）
次に、実施形態１と一部が異なる実施形態２について、図９及び図１０を参照して説明する。実施形態２の説明では、実施形態１と異なる事項について特筆して説明し、実施形態１と同様の事項については、同じ符号を付して説明を省略することがある。

【0051】

図９は、実施形態２によるＥＣパネル１０Ｂを示す概略図である。ＥＣパネル１０Ｂは、２つの点で、図２を参照して説明した実施形態１のＥＣパネル１０と異なる。当該２つの点のうち一方は、配線３４がないことである。当該２つの点のうち他方は、第２切替部６１，６２，６３，・・・，６ｎが、第３切替部７１，７２，７３，・・・，７ｎに置換されていることである。このような差異を示す目的で、図２において切替回路エリアＳＡとされた構成を、図９では切替回路エリアＳＡ２としている。以上、特筆した事項を除いて、ＥＣパネル１０Ｂは、ＥＣパネル１０と同様である。

【0052】

第３切替部７１，７２，７３，・・・，７ｎは、第１切替部５１，５２，５３，・・・，５ｎと同様、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎのような複数の伝送路と配線３３との間に介在して、信号の伝送経路を開閉可能に設けられる。ただし、配線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３，・・・，ＡＳＷｎの個別の電位制御によって個別に制御される第１切替部５１，５２，５３，・・・，５ｎとは異なり、第３切替部７１，７２，７３，・・・，７ｎは、配線ＡＳＷ０の電位制御によって一括で制御される。

【0053】

図１０は、実施形態２における信号制御を示すタイムチャートである。図９を参照して説明したように実施形態２のＥＣパネル１０Ｂには配線３４がないため、図１０で示すタイムチャートには、図６で示す実施形態１のタイムチャートと異なり、Ｖｐｒｅｃｈａｒｇｅはない。一方、実施形態２では、リセット電位Ｖ１―０やリセット電位Ｖ２―０のようなリセット電位が、第１期間Ｐ１中にＩｎｐｕｔ＿Ｄａｔａとして配線３３に与えられる。

【0054】

図１０に示すように、実施形態２でも、図６を参照して説明した実施形態１と同様、第１期間Ｐ１に配線ＡＳＷ０の電位がハイになる。実施形態２では、これによって、第３切替部７１，７２，７３，・・・，７ｎが接続状態になる（図９参照）。すなわち、第１期間Ｐ１中に、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎと配線３３とが接続される。上述したように、実施形態２では、リセット電位Ｖ１―０やリセット電位Ｖ２―０のようなリセット電位が、第１期間Ｐ１中にＩｎｐｕｔ＿Ｄａｔａとして配線３３に与えられるので、リセット電位が第１期間Ｐ１中に伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎに与えられる。従って、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎに与えられる信号を見た場合、実施形態２は、実施形態１と同じである。

【0055】

以上、特筆した事項を除いて、実施形態２は、実施形態１と同様である。実施形態２によれば、第１配線（配線３３）と複数の伝送路（伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎ）との間の接続を一括で切替可能な第３切替部（第３切替部７１，７２，７３，・・・，７ｎ）を備える。第１期間Ｐ１に、リセット電位が当該第１配線に与えられ、かつ、当該第１配線と当該複数の伝送路とが接続されるよう当該第３切替部が制御され、第２期間Ｐ２に、印加電位が当該第１配線に与えられ、かつ、当該第１配線と当該伝送路とが接続されるよう当該第１切替部が制御されることで、実施形態１とは異なる態様で、実施形態１と同様の作用効果を実現できる。さらに、実施形態１と比較した場合、第２配線（配線３４）を省略できる。

【0056】

（実施形態３）
次に、実施形態１，２と一部が異なる実施形態３について、図１１を参照して説明する。実施形態３の説明では、実施形態１と異なる事項について特筆して説明し、実施形態１と同様の事項については、同じ符号を付して説明を省略することがある。実施形態３では、図７を参照して説明したＥＣパネル１０Ａが採用される。

【0057】

図１１は、実施形態３における信号制御を示すタイムチャートである。図７を参照して説明したように、実施形態３で採用されるＥＣパネル１０Ａには配線ＡＳＷ０がない。また、ＥＣパネル１０Ａには配線３４がないため、図１１に示すタイムチャートには、実施形態２と同様、Ｖｐｒｅｃｈａｒｇｅはない。また、実施形態３では、実施形態２と同様、リセット電位Ｖ１―０やリセット電位Ｖ２―０のようなリセット電位が、第１期間Ｐ１中にＩｎｐｕｔ＿Ｄａｔａとして配線３３に与えられる。

【0058】

図１１に示すように、実施形態３では、第１期間Ｐ１に配線ＡＳＷ１，ＡＳＷ２，ＡＳＷ３，・・・，ＡＳＷｎの全ての電位がハイになる。これによって、第１切替部５１，５２，５３，・・・，５ｎが全て接続状態になる（図９参照）。すなわち、第１期間Ｐ１中に、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎと配線３３とが接続される。上述したように、実施形態３では、リセット電位Ｖ１―０やリセット電位Ｖ２―０のようなリセット電位が、第１期間Ｐ１中にＩｎｐｕｔ＿Ｄａｔａとして配線３３に与えられるので、リセット電位が第１期間Ｐ１中に伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎに与えられる。従って、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎに与えられる信号を見た場合、実施形態３は、実施形態１，２と同じである。

【0059】

以上、特筆した事項を除いて、実施形態３は、実施形態１と同様である。実施形態３によれば、第１期間Ｐ１に、リセット電位が第１配線（配線３３）に与えられ、かつ、当該第１配線と複数の伝送路（伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎ）とが接続されるよう第１切替部（第１切替部５１，５２，５３，・・・，５ｎ）が制御され、第２期間Ｐ２に、当該第１配線に印加電位が与えられ、かつ、当該第１配線と当該伝送路とが接続されるよう当該第１切替部が制御されることで、実施形態１とは異なる態様で、実施形態１と同様の作用効果を実現できる。さらに、実施形態１と比較した場合、第２配線（配線３４）及び第１切替部（第１切替部５１，５２，５３，・・・，５ｎ）を省略できる。

【0060】

なお、図３では、スイッチング素子４０毎に第１電極１３が区切られている。すなわち、上述した実施形態１では、図２においてマトリクス状に配置されたスイッチング素子４０毎に第１電極１３がそれぞれ独立している。このような第１電極１３の態様は必須でない。例えば、第２電極１４のようにアクティブエリアＡＡ内で連続する電極層と同様の構成として第１電極１３が設けられてもよい。この場合であっても、複数のスイッチング素子４０がそれぞれ異なる位置で係る第１電極１３に接続される。係る第１電極１３には、アクティブエリアＡＡ内で電位が均一でない状態が発生し得るので、複数のスイッチング素子４０の各々を介してＥＣ材料１５への印加電圧を制御する技術的意義が成立する。

【0061】

また、図３を参照した説明では、スイッチング素子４０が伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎからの電圧を直接第１電極１３に伝送しているが、伝送路Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎと第１電極１３との信号伝送経路上に、アンプのように信号を増幅する回路等、配線３３から与えられた印加電位に基づいた処理を行う回路をさらに追加してもよい。この場合、配線３３から与えられる電位は「印加電位を示す信号（の電位）」として扱われる。そして、当該電位に増幅処理等が施された電位が、印加電位として、第１電極１３に与えられる。また、実施形態１，２，３のように、アンプのように信号を増幅する回路がない場合、配線３３からの印加電位がそのまま第１電極１３に与えられる。

【0062】

また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本開示によりもたらされるものと解される。

【符号の説明】

【0063】

１ デバイス
１０ ＥＣパネル
１１ 第１基板
１２ 第２基板
１３ 第１電極
１４ 第２電極
１５ ＥＣ材料
２１ ゲートドライバ
２２ デコーダ
４０ スイッチング素子
５１，５２，５３，・・・，５ｎ 第１切替部
６１，６２，６３，・・・，６ｎ 第２切替部
７１，７２，７３，・・・，７ｎ 第３切替部
ＡＡ アクティブエリア
Ｄａｔａ＿１，Ｄａｔａ＿２，Ｄａｔａ＿３，・・・，Ｄａｔａ＿ｎ 伝送路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】