(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024160760
(43)【公開日】2024-11-15
(54)【発明の名称】半導体装置実装用の配線基板およびその製造方法
(51)【国際特許分類】
H05K 3/34 20060101AFI20241108BHJP
H01L 23/32 20060101ALI20241108BHJP
H01L 23/12 20060101ALI20241108BHJP
【FI】
H05K3/34 502E
H05K3/34 501E
H01L23/32 D
H01L23/12 F
【審査請求】未請求
【請求項の数】8
【出願形態】OL
(21)【出願番号】P 2023076068
(22)【出願日】2023-05-02
(71)【出願人】
【識別番号】000003193
【氏名又は名称】TOPPANホールディングス株式会社
(74)【代理人】
【識別番号】110000062
【氏名又は名称】弁理士法人第一国際特許事務所
(72)【発明者】
【氏名】林 明宏
【テーマコード(参考)】
5E319
【Fターム(参考)】
5E319AA03
5E319AC02
5E319AC13
5E319GG20
(57)【要約】 (修正有)
【課題】本発明は、三次元積層構造の設計自由度を高めることを可能とする半導体装置実装用の配線基板およびその製造方法を提供することを目的とする。
【解決手段】本発明の一つは、半導体装置実装用の配線基板100であって、半導体装置実装面において、第一接続端子領域124と、第二接続端子領域125と、を有する。第一接続端子領域には、第一接続パッド14と、はんだバンプ20を含む第一接続端子24と、が形成され、第二接続端子領域には、第二接続パッド15と、はんだバンプ20を含む第二接続端子25が形成され、第一接続パッドの側面と上面の一部はソルダーレジスト層によって覆われており、第二接続パッドの側面および上面はソルダーレジスト層によって覆われていない。
【選択図】
図5
【特許請求の範囲】
【請求項1】
半導体装置実装用の配線基板であって、
半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、
前記第一接続端子領域には、第一接続パッドとはんだバンプを含む第一接続端子が形成され、
前記第二接続端子領域には、第二接続パッドとはんだバンプを含む第二接続端子が形成され
前記第一接続パッドの側面と上面の一部はソルダーレジスト層によって覆われており、前記第二接続パッドの側面および上面はソルダーレジスト層によって覆われていない、ことを特徴とする半導体装置実装用の配線基板。
【請求項2】
前記半導体装置実装面において、前記第一接続端子のはんだバンプの高さは、前記第二接続端子のはんだバンプよりも高さよりも高いことを特徴とする請求項1に記載の半導体装置実装用の配線基板。
【請求項3】
前記第一接続端子のはんだバンプは、前記ソルダーレジスト層が開口し前記第一接続パッドが露出する表面と接続されており、
前記第二接続端子のはんだバンプは、前記第二接続パッドの表面および側面とを接続すること特徴とする請求項1記載の半導体装置実装用の配線基板。
【請求項4】
前記半導体装置実装面に垂直な方向から見た場合、前記第一接続パッドの径と、前記第二接続パッドの径は異なることを特徴とする請求項1に記載の半導体装置実装用の配線基板。
【請求項5】
前記第一接続パッド上のソルダーレジスト層の開口径と前記第二接続パッドの径は、大きさが異なる請求項1に記載の半導体装置実装用の配線基板。
【請求項6】
少なくとも1つの段差を有する3次元積層半導体素子が実装されることを特徴とする請求項1~5のいずれか1項に記載の半導体装置実装用の配線基板。
【請求項7】
前記第一接続端子のはんだバンプと、前記第二接続端子のはんだバンプの高さギャップ調整は、前記第一接続パッド上のソルダーレジスト開口径の大きさで制御することを特徴とする請求項1に記載の半導体装置実装用の配線基板の製造方法。
【請求項8】
前記第一接続端子のはんだバンプと、前記第二接続端子のはんだバンプの高さギャップ調整は、前記第二接続パッドの径の大きさで制御することを特徴とする請求項1に記載の半導体装置実装用の配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置(チップ)等の電子部品を実装するのに用いられる半導体装置実装用の配線基板およびその製造方法に関する。
【背景技術】
【0002】
近年、半導体装置の高集積化に対応するため、半導体素子の集積方法は平面集積から立体集積へと移行し、三次元積層構造を有する半導体装置が注目されている。
【0003】
三次元積層構造を有する半導体装置の実装方法として、特許文献1は、例えば、新たなICチップ1を有するICパッケージ10の開発期間中に代替となるICパッケージ20を作製し、ICパッケージ10が実装される回路基板と製品の評価をICパッケージ20を用いて行うことを開示する。ICパッケージ20は、積層された2個のICチップ11a・11bと、インターポーザー基板12と、インターポーザー基板12の裏面に設けられたハンダボール端子16とを有する。ハンダボール端子16の位置をICパッケージ10に設けられるハンダボール端子と同じとすることにより、ICパッケージ20の回路基板への実装を可能とし、回路基板と回路基板が実装される製品の試験を行う。
また、特許文献2は、配線基板1と半導体装置2、または2つの半導体装置2に挟まれた半導体装置2の配線基板1側の面とその反対側の面との双方にバンプ接続用電極3を有し、そのうち一方の面に形成された一部又は全部のバンプ接続用電極3がもう一方の面に設けられたバンプ接続用電極3に電気的に接続されることを開示する。
【0004】
三次元積層構造を有する半導体装置として、半導体装置実装用の配線基板の直上に実装される第一半導体素子の上にさらに第二半導体素子を実装される積層構造の場合は、第二半導体素子と配線基板との間の電気的な接続を取るためには、特許文献1のように、半導体装置実装用の配線基板側と反対側の面からワイヤーボンディンクにより接続するか、特許文献2のように、はんだボール接続にて第一半導体素子を介して接続する必要がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2003-289127号公報
【特許文献2】特開2002-261232号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
これら従来の実装(接続)方法では、第二半導体素子の面積は第一半導体素子の面積よりも小さくする必要がある。半導体装置の大きさの制限を受けるため、三次元積層構造の設計自由度を高めることは困難であった。
【0007】
本発明は、このような課題を鑑みてなされたものであり、三次元積層構造の設計自由度を高めることを可能とする半導体装置実装用の配線基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するための本発明の一つは、半導体装置実装用の配線基板であって、半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、前記第一接続端子領域には、第一接続パッドとはんだバンプを含む第一接続端子が形成され、前記第二接続端子領域には、第二接続パッドとはんだバンプを含む第二接続端子が形成され前記第一接続パッドの側面と上面の一部はソルダーレジスト層によって覆われており、前記第二接続パッドの側面および上面はソルダーレジスト層によって覆われていない、ことを特徴とする。
【発明の効果】
【0009】
本発明の半導体装置実装用の配線基板によれば、三次元積層構造の設計自由度を高めることを可能とする。
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
【図面の簡単な説明】
【0010】
【
図1】
図1は、本発明の第1の実施形態に係る半導体装置実装用の配線基板の断面の一例を示す図である。
【
図2】
図2は、本発明のコア基板の製造方法の一例を示す説明図である。
【
図3】
図3は、本発明の第1の実施形態に係る配線基板の製造方法を示す説明図である。
【
図4】
図4は、本発明の第1の実施形態に係る配線基板の製造方法を示す説明図である。
【
図5】
図5は、本発明の第1の実施形態に係る配線基板の製造方法を示す説明図である。
【
図7】
図7は、本発明の第二接続端子領域の一例を示す説明図である。
【
図8】
図8は、本発明の第二接続端子領域の一例を示す説明図である。
【
図9】
図9は、本発明の第二接続端子領域の一例を示す説明図である。
【
図10】
図10は、本発明の第二接続端子領域の一例を示す説明図である。
【
図11】
図11は、本発明の第二接続端子領域の一例を示す説明図である。
【
図12】
図12は、本発明の第二接続端子領域の一例を示す説明図である。
【
図13】
図13は、本発明の第2の実施形態に係る配線基板の断面の一例を示す図である。
【
図14】
図14は、本発明の第3の実施形態に係る配線基板の断面の一例を示す図である。
【
図15】
図15は、本発明の第4の実施形態に係る配線基板の断面の一例を示す図である。
【
図17】
図17は、従来の半導体装置実装用の配線基板の断面の一例を示す図である。
【発明を実施するための形態】
【0011】
図面を用いて実施形態について説明する。図面の寸法比率は、説明の都合上実際の比率と異なる場合や、層数や構成の一部が図面から省略される場合がある。
【0012】
本開示の配線基板はコア基板を有し、第一面と第一面に対向する第二面に、同じ機能を有する層を対称的に配置する。このため、ある層の「上面」とはコア基板から遠い側の面であり、ある層の「下面」とはコア基板に近い側の面を意味する。また、「上層」とはコア基板から離れる方向にある層を意味し、「下層」とはコア基板に近づく方向にある層を意味する。
【0013】
<従来例>
図17は、従来の半導体装置実装用の配線基板900の断面の一例を示す図である。ここで、第一接続端子24が形成された面は半導体装置が実装される側であり、はんだバンプ20が形成された面は配線基板200がマザーボード等に接続される側である。半導体装置が実装される側の面において、第一接続端子24は共通の高さを持つように形成されている。このため、半導体装置を重ねて実装する場合、実装面を効率的に用いることができない。
【0014】
<第1の実施形態>
図1~12を参照して第1の実施形態について説明する。
図1は、本発明の第1の実施形態に係る半導体装置実装用の配線基板の断面の一例を示す図である。
【0015】
[配線基板の構造]
半導体装置実装用の配線基板100は、コア基板10と複数の絶縁樹脂層11と、複数の導体層13とを備える。コア基板10上に形成されたパッド部43は、コア基板10に積層される導体層13と電気的に接続される。
【0016】
(絶縁樹脂層)
絶縁樹脂層11は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはこれらのうち少なくとも2つを混合した樹脂から構成される。例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらのうちの少なくとも2つを組み合わせた樹脂であり、無機フィラーまたは有機フィラーを含有しても良い。
【0017】
(導体層)
導体層13は、後述するように、下層の絶縁樹脂層11側から順に、シード層13aおよびめっき層13bを有する。レジストパターン16を用いてめっきし、レジストパターン16を剥離後に剥き出しとなったシード層13aをエッチングすることにより、複数の導体層13が形成される。導体層13には、配線、ビア、パッド、シールド、グランド、ダミーなどの様々なパターンが含まれ得るが、
図1においては配線、ビア、パッド部を示す。隣接する導体層13は絶縁樹脂層11の面方向に離間して形成されている。
【0018】
(シード層)
シード層13aは、絶縁樹脂層11上に積層される。シード層13aを構成する材料は特に制限されないが、無電解めっき法で形成する場合、例えば、Cu、Pd、Al、Sn、NiおよびCrなどの金属材料を用いることができる。スパッタリング法で形成する場合、例えば、Cu、Ni、Al、Ti、Cr、Mo、W、Ta、Au、Ir、Ru、Pd、Pt、AlSi、AlSiCu、AlCu、NiFe、ITO(Indium Tin Oxide)、IZO(Indium Zinc Oxide)、AZO(Aluminum-doped Zinc Oxide)、ZnO、PZT(チタン酸ジルコン酸鉛)、TiN、Cu3N4、Cu合金のうちの少なくとも1つを含む材料を用いることができる。
【0019】
(めっき層)
めっき層13bは、シード層13aの上面に積層される。めっき層13bを構成する材料は、主に金属であり、種類は特に制限されない。めっき層13bを構成する材料は、例えば、CuおよびCu合金、AgおよびAg合金、Sn、Pd、Au、Ni、Cr、Pt、Feのうち少なくとも1つ含む材料を用いることができる。
【0020】
(ソルダーレジスト層)
ソルダーレジスト層17は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはこれらのうちの少なくとも2つを混合した樹脂から構成される。例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらのうちの少なくとも2つを組み合わせた樹脂であり、無機フィラーまたは有機フィラーを含有しても良い。
【0021】
(接続端子)
第一接続端子24および第二接続端子25が形成された面は、例えば、半導体装置が接続される。第一接続端子24は、第一接続パッド14(または表面処理層19)とはんだバンプ20によって構成される。第二接続端子25は、第二接続パッド15(または表面処理層19)とはんだバンプ20によって構成される。ここで示されるように、第一接続端子24の頂部のほうが、第二接続端子25の頂部よりも、コア基板10から離れた位置にある。
また、パッド部26は、はんだバンプ20が形成され、マザーボード等との接続に用いられる。
【0022】
[配線基板の製造方法]
第1の実施形態に係る配線基板100の製造方法を説明する。まず、
図2を参照しながら、コア基板10を製造する工程を説明する。
図2は、本発明のコア基板10の製造方法の一例を示す説明図である。
【0023】
(コア基板の製造)
まず、両面に銅箔2が貼付されたコア樹脂1に、ドリル等で表裏面を電気的に接続するためのスルーホール3を形成する(
図2(a))。
【0024】
次に、銅箔2の表面およびスルーホール3の壁面に、無電解めっきおよび電解めっきにより導体層23を形成する(
図2(b))。導体層23の無電解めっきにおいては、後述するシード層13aに用いる材料と同様の材料を用いることができる。また、導体層23の電解めっきにおいては、後述するめっき層13bに用いる材料と同様の材料を用いることができる。
【0025】
次に、スルーホール3を穴埋め樹脂4で埋める。スルーホール3からはみ出した不要な穴埋め樹脂4はバフ研磨等により除去する(
図2(c))。なお、
図2(b)に示す工程で、スルーホール3を完全にめっきで埋める場合、本工程は省略される。
【0026】
次に、全面に無電解めっきと電解めっきにより導体層33を形成する(
図2(d))。なお、
図2(b)に示す工程で、スルーホール3を完全にめっきで埋める場合や、穴埋め樹脂上に導体層33が不要な場合は、本工程は省略してもよい。
【0027】
次に、レジストを塗布またはラミネートし、導体層23、33のうち、導体として残す部分にフォトリソグラフィーにてレジストパターン6を形成する(
図2(e))。なお、ここでは感光性を有するレジストを用いている。
【0028】
次に、レジストパターン6が形成されていない導体層23、33の部分をエッチングにて除去する。残された導体層23、33の部分は、複数の導体片を形成する(
図2(f))。
【0029】
次に、レジストパターン6を除去することで、パッド部43を備えるコア基板10が形成される(
図2(g))。パッド部43は、後述するように、コア基板10に積層される導体層13と電気的に接続される。
【0030】
以上、コア基板10の製造方法を説明したが、これは一例であり他の方法で製造してもよい。
【0031】
(絶縁樹脂層および導体層の製造)
次に、製造したコア基板10に絶縁樹脂層と導体片が形成された層(導体層13)を複数積層し、配線基板100を作製する工程を説明する。なお、絶縁樹脂層と導体層は、コア基板10の両面に積層される。
【0032】
図3から
図5は、本発明の第1の実施形態に係る配線基板の製造方法を示す説明図である。尚、ここでは、コア基板10のコア樹脂1の記載を省略している。また、コア基板10を載置したときに、コア基板の鉛直方向上向きの面側に形成される配線層を表示する。
【0033】
まず、コア基板10上に絶縁樹脂層11を形成し、下層のパッド部43が露出するように、熱硬化性樹脂の場合はUVやCO
2などのレーザーを照射し、感光性樹脂の場合はフォトリソグラフィーにてビア開口8を形成する(
図3(a))。ビア開口8内の樹脂残差は、過マンガン酸などのデスミア液またはプラズマなどのドライデスミアにて除去する。
【0034】
次に、絶縁樹脂層11の上面、ビア開口8の壁面、およびビア開口8の底面に当たるパッド部43に無電解めっきやスパッタにてシード層13aを形成する(
図3(b))。
【0035】
次に、シード層13a上にレジストを塗布またはラミネートし露光現像することによって、めっき層13bのパターンに対応するレジストパターン16を形成する(
図3(c))。なお、ここでは感光性を有するレジストを用いている。
【0036】
次に、レジストパターン16が形成されたシード層13aに、電解めっきによりめっき層13bを形成する(
図3(d))。
次に、レジストパターン16を除去する(
図3(e))。
【0037】
次に、レジストパターン16が除去されたことによって露出したシード層13a(めっき層13bに覆われていないシード層13a)を、エッチングにより除去する(
図3(f))。
【0038】
次に、導体層13と、下層の絶縁樹脂層11とを覆うように絶縁樹脂層11を積層する。なお、所望の層数の回路が形成された場合には、この工程は省略される。
【0039】
以上の工程を、所望の層数の回路が形成できるまで繰り返し行う(
図4(g))。
【0040】
所望の層数の回路を形成後、最外層にソルダーレジスト層17を、塗布またはラミネートで形成する(
図4(h))。
【0041】
続いて、フォトリソグラフィーなどにより第二接続パッド15外周のソルダーレジスト層17を除去および第一接続パッド14上のソルダーレジスト層17に開口部18を形成する(
図4(i))。ソルダーレジスト層17は、例えば、感光性のエポキシ系樹脂であり、無機フィラーを含有していても良い。UVレーザーやCO
2レーザーを照射し、フォトリソグラフィーなどにより第二接続パッド15外周のソルダーレジスト除去および第一接続パッド14上のソルダーレジスト層17に開口部18を形成する。ここでは、第一接続パッド14の側面と上面の一部はソルダーレジスト層17によって覆われており、第二接続パッド15の側面および上面はソルダーレジスト層17によって覆われていない。
【0042】
次に、ソルダーレジスト層の開口部18内の第一接続パッド14上および第二接続パッド15上面および側面に、表面処理層19を形成する(
図4(j))。
【0043】
以上の工程を行うことによって、ソルダーレジスト層17の開口部18内の第一接続パッド14上および第二接続パッド15上にはんだバンプ20を形成することによって、半導体装置実装面において第一接続端子領域124と、第二接続端子領域125を有する半導体装置実装用の配線基板100を形成することができる(
図5(k))。第一接続端子領域124には、第一接続パッド14とはんだバンプ20を含む第一接続端子24が形成され、第二接続端子領域125には、第二接続パッド15とはんだバンプ20を含む第二接続端子25が形成される。第一接続端子領域124には少なくとも1つの第一接続端子24が第一のパターン幅(ピッチ)に従って形成され、第二接続端子領域には少なくとも1つの第二接続端子が第二のパターン幅に従って形成される。第一のパターン幅および第二のパターン幅は所定の長さに設定することが可能である。第一のパターン幅と第二のパターン幅は同じ長さでもよく、また異なる長さであってもよい。はんだバンプ20は、はんだペーストを用いる場合はスクリーン印刷で形成でき、はんだボールを用いる場合は、フラックスをスクリーン印刷後にボール振込にてはんだボールを搭載し、それぞれリフローにて溶融させて形成できる。また、第一接続端子24のはんだバンプ20は、ソルダーレジスト層17が開口し第一接続パッド14が露出する表面と接続されており、第二接続端子25のはんだバンプ20は、第二接続パッド15の表面および側面とを接続する。このとき、第二接続パッド15上のはんだバンプ20がパッド上面全体または側面にまで濡れ広がることにより、第一接続パッド14上のはんだバンプの高さH1と第二接続パッド15上のはんだバンプの高さH2の関係は、H1>H2となる。
【0044】
なお、第一接続パッド14のパッド径をP1、第二接続パッド15のパッド径をP2、とそれぞれ示す。パッド径は接続パッドの形状が円形の場合に限定するものではなく、接続パッドが他の形状を有する場合でも接続パッドの大きさを示すために用いる。また、配線基板100を、半導体装置実装面に垂直な方向から見た場合、第一接続パッド14の径(第一接続パッド14上のソルダーレジスト層17の開口径)と、第二接続パッド15の径は異なるようにすることが可能である。このような構成とすることによって、第一接続パッド14上のはんだバンプの高さH1と第二接続パッド15上のはんだバンプの高さH2の間に、差を形成することが可能となる。
【0045】
図6は、実装状態の一例を示す図である。ここでは、配線基板100に3次元半導体素子53(シリコンチップ)を実装した状態を示している。この3次元半導体素子53は、複数の半導体素子をスタック(3次元実装)した場合や、1つの半導体素子の実装面内に段差が存在する場合などがあり、その電極端子は、はんだバンプ20等の導電性材料を介して配線基板100上の対応する第一接続端子24および第二接続端子25に電気的に接続されている(フリップチップ実装)。さらに、実装した3次元半導体素子53と配線基板100との間の空隙には、熱硬化性のエポキシ系樹脂等のアンダーフィル樹脂35が充填されており、加熱硬化によって3次元半導体素子53と配線基板100との機械的な接合が確保されている。なお、製造工程において、3次元半導体素子53を搭載する領域である単位領域がコア基板10上に複数形成される場合がある。このような場合、ダイシング等を行い単位領域ごとに個片化することによって、配線基板100が形成される。
【0046】
ここでは、3次元半導体素子53は、第一半導体素子51上に第二半導体素子52を実装した場合を示している。配線基板100は、第一接続端子24を介して、第二半導体素子5と電気的に接続する。また、配線基板100は、第二接続端子25を介して、第一半導体素子51と電気的に接続する。第一半導体素子51および第二半導体素子52は、直接的に接触して、電気的に接続する。
なお、3次元半導体素子53は、第一半導体素子51と第二半導体素子52によって構成され、実装面に垂直な方向に対して段差が1段形成されているが、段差は少なくとも1つあればよく、2段以上であってもよい。すなわち、3次元半導体素子は、2種類以上の半導体素子を重ねて実装したものであってもよい。例えば、段差は、ソルダーレジスト層17において
図3から
図5に示す方法と同様の方法を用いることによって形成することが可能である。
また、ここでははんだバンプ20の形状を柱状に記載しているが、形状はこれに限定されるものではない。実装後には円柱または樽状になる場合も考えられる。
【0047】
一方、3次元半導体素子53の実装面側と反対側のソルダーレジスト層17から露出するパッド部16には、外部接続端子として用いられるはんだバンプ20が3次元半導体素子53の実装後に形成される。このはんだバンプ20を介して配線基板100はマザーボード等に実装される。
【0048】
(第二接続端子領域の配置)
第二接続端子領域125の配置の例を
図7~
図12に示す。
図7~
図12は、本発明の第二接続端子領域の一例を示す説明図である。
図7~
図12は、実装状態において、配線基板100を半導体素子実装面側から見た図である。
【0049】
図7は、第二接続端子領域125が矩形の形状を有しており、配線基板100の中央部分に配置される場合を示す。配線基板100の周囲を形成する4つの辺のうち対抗する2辺の向きと同じ向きに、第二接続端子領域125が形成される。
【0050】
なお、配線基板100における第二接続端子領域125以外の箇所については、第一接続端子領域124が含まれる。
図8~
図12においても同様である。
【0051】
図8は、第二接続端子領域125が2つの領域に区分した形状を有する場合を示す。分割された第二接続端子領域125は、矩形の形状を有しており、矩形部分の面積は等しい。
【0052】
図9は、第二接続端子領域125が配線基板100のおよそ半分の面積を占める場合を示す。
【0053】
図10は、第二接続端子領域125が矩形の形状を有しており、配線基板100の重心と重なる位置に形成される場合を示す。第二接続端子領域125は、配線基板100の形の相似形を有している。
【0054】
図11は、第二接続端子領域125が第一接続端子領域124を含む領域を囲むように形成される場合を示す。
【0055】
図12は、第二接続端子領域125が2つの領域に区分した形状を有する場合を示す。2つの領域は矩形の形状であり、矩形の頂点を共有している。
【0056】
なお、図に示した第二接続端子領域125は一例であり、3次元積層半導体素子53のサイズおよび形状によりこれら以外にも様々な領域を取りうる。例えば、配線基板100の形状を正方形としているが、配線基板100は正方形以外の形状を有する場合にも適用することが可能である。また、第一接続端子領域124と第二接続端子領域125の配置を交換してもよい。
【0057】
<実施例1>
実施例1では第1の実施形態の第一接続端子24および第二接続端子25を形成した例について説明する。
【0058】
まず、銅張積層板(昭和電工マテリアル社製)上に層間絶縁樹脂(味の素社製)をラミネートし、ビア開口は形成せずに、過マンガン酸によるデスミアを実施した。
【0059】
次にデスミア後の層間絶縁樹脂上に無電解銅めっき層を形成した。無電解銅めっき層の上にドライフィルムレジスト(昭和電工マテリアル社製)をラミネート、露光、現像して、接続パッドパターンを形成した。電解銅めっき後にドライフィルムレジストを剥離し、電解銅めっきに覆われていない無電解銅めっき層をエッチングして直径約180μmの接続パッドを形成した。
【0060】
次に、銅表面を粗化液(メック社製)を用いて粗化処理する。粗化処理の後にドライフィルムソルダーレジスト(昭和電工マテリアル社製)を真空ラミネートし、直描露光機にて露光し、スプレー現像する。これにより、第一接続パッド部においてはソルダーレジスト層の開口部を形成し、第二接続パッド部においてはソルダーレジストを除去した。この時のソルダーレジスト層の開口部はボトムで直径約80μmで形成した。
【0061】
次に、第一および第二接続パッド上にはんだボール(千住金属工業社製)を搭載し、リフローを行うことによって、第一および第二接続端子を形成した。はんだボールの直径は、例えば70μmが用いられる。
【0062】
完成した第一および第二接続端子の高さの差をレーザー干渉計を用いて測定した結果、第一接続端子と第二接続端子の間の差のうち最も大きいものは、約25μmであった。
【0063】
(作用・効果)
第一接続端子領域124における第一接続端子24の高さを第二接続端子領域125における第二接続端子25の端子の高さよりも高くした配線基板100とすることによって、半導体装置を配線基板100に実装する場合、第二接続端子領域125に半導体装置を搭載したうえで、さらに、その半導体装置上に別の半導体装置を実装することが可能になる。このように、本開示の半導体装置実装用の配線基板によれば、三次元積層構造の設計自由度を高めることが可能となる。
【0064】
<第2の実施形態>
第2の実施形態は、第二接続パッド15のパッド径を変更した点で、第1の実施形態と異なる。以下の説明において、上述の第1の実施形態と同一又は同等の構成要素については同一の符号を付し、その説明を簡略又は省略する。
【0065】
図13は、本発明の第2の実施形態に係る配線基板200の断面の一例を示す図である。ここでは、第二接続パッド15aのパッド径P2aは、第1の実施形態における第二接続パッド15のパッド径P2よりも小さくなるように形成されている。はんだバンプ20は、スクリーン印刷またははんだボールを用いる方法で形成されるところ、第二接続パッド15a1つあたりに用いられるはんだの量は変更されていない。このため、第二接続パッド15aのはんだバンプ20の高さH2aは、第1の実施形態における第二接続パッド15のはんだバンプ20の高さH2よりも大きくなる。
【0066】
なお、ここでは、第二接続パッド15aのパッド径P2aを小さくする例を示したが、パッド径を大きくしてもよい。この場合には、第二接続パッド15aのはんだバンプ20の高さは、第1の実施形態における第二接続パッドの判断バンプの高さH2よりも小さくなる。
【0067】
(作用・効果)
このように、第一接続パッド14および第二接続パッド15を形成する際に、第二接続パッド15のパッド径P2を調整することで、後のはんだバンプ20の濡れ広がり幅が変わり、第二接続パッド上のはんだバンプ高さを制御することができる。言い換えると、第一接続端子24のはんだバンプ20と、第二接続端子25のはんだバンプ20の高さギャップ調整は、第二接続パッド15の径の大きさで制御することができる。このように、はんだバンプの高さの変更を、例えば実装する半導体装置の条件に応じて行うことができるため、本開示の半導体装置実装用の配線基板によれば、三次元積層構造の設計自由度をより高めることが可能となる。
【0068】
<第3の実施形態>
第3の実施形態は、第一接続パッド上のソルダーレジスト層17の開口径を変更した点で、第1の実施形態と異なる。以下の説明において、上述の第1の実施形態と同一又は同等の構成要素については同一の符号を付し、その説明を簡略又は省略する。
【0069】
図14は、本発明の第3の実施形態に係る配線基板300の断面の一例を示す図である。ここでは、第一接続パッド14の開口径Sは、第1の実施形態の場合に比べて小さい。ソルダーレジスト層17に形成する開口部18aを小さくしたためである。このため、第一接続パッド14上の表面処理層19の大きさも開口部18aの大きさに合わせて変化している。また、はんだバンプ20は、スクリーン印刷またははんだボールを用いる方法で形成されるところ、第一接続パッド14の1つあたりに用いられるはんだの量は変更されていない。このため、第一接続パッド14のはんだバンプ20の高さH1aは、第1の実施形態における第一接続パッド14のはんだバンプ20の高さH1よりも大きくなる。
【0070】
なお、ここでは、ソルダーレジスト層17の開口部18aの開口径Sを小さくする例を示したが、径口径Sを大きくしてもよい。この場合には、第一接続パッド14のはんだバンプ20の高さは、第1の実施形態における第一接続パッド14の判断バンプの高さH1よりも小さくなる。
【0071】
(作用・効果)
このように、第一接続パッド14上の、ソルダーレジスト層17の開口部18aの開口径Sを調整することによって、第一接続パッド14上のはんだバンプの高さH1aを制御することができる。言い換えると、第一接続端子24のはんだバンプ20と、第二接続端子25のはんだバンプ20の間における高さのギャップ調整は、第一接続パッド14上のソルダーレジスト層17の開口径の大きさで制御することができる。このように、はんだバンプの高さの変更を、例えば実装する半導体装置の条件に応じて行うことができるため、本開示の半導体装置実装用の配線基板によれば、三次元積層構造の設計自由度をより高めることが可能となる。
【0072】
<第4の実施形態>
第4の実施形態は、ソルダーレジスト層17の形状を変更した点で、第1の実施形態と異なる。以下の説明において、上述の第1の実施形態と同一又は同等の構成要素については同一の符号を付し、その説明を簡略又は省略する。
【0073】
図15は、本発明の第4の実施形態に係る配線基板300の断面の一例を示す図である。第1の実施形態においては、第二接続パッド15の間のソルダーレジスト層17を形成していなかったが、ここでは、第二接続パッド15の間にソルダーレジスト層17aを除去せずに残している。
【0074】
図16は、実装状態の一例を示す図である。ソルダーレジスト層17aの周囲にある第二接続端子25は、第一半導体素子51と配線基板400の間を電気的に接続している。
【0075】
(作用・効果)
第二接続パッド15の間にソルダーレジスト層17aを残すことによって、第二接続パッド15上のはんだバンプ20同士が接続してしまう、いわゆるはんだブリッジの発生を抑制することができる。このように、例えば実装する半導体装置の条件に応じて、はんだバンプの間にソルダーレジスト層を形成することができるため、本開示の半導体装置実装用の配線基板によれば、三次元積層構造の設計自由度をより高めることが可能となる。
【0076】
以上、本発明の実施の形態について説明したが、本開示は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【0077】
[他の実施形態]
本開示は、次の態様も含む。
(態様1)
半導体装置実装用の配線基板であって、
半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、
前記第一接続端子領域には、第一接続パッドとはんだバンプを含む第一接続端子が形成され、
前記第二接続端子領域には、第二接続パッドとはんだバンプを含む第二接続端子が形成され
前記第一接続パッドの側面と上面の一部はソルダーレジスト層によって覆われており、前記第二接続パッドの側面および上面はソルダーレジスト層によって覆われていない、ことを特徴とする半導体装置実装用の配線基板。
(態様2)
前記半導体装置実装面において、前記第一接続端子のはんだバンプの高さは、前記第二接続端子のはんだバンプよりも高さよりも高いことを特徴とする態様1に記載の半導体装置実装用の配線基板。
(態様3)
前記第一接続端子のはんだバンプは、前記ソルダーレジスト層が開口し前記第一接続パッドが露出する表面と接続されており、
前記第二接続端子のはんだバンプは、前記第二接続パッドの表面および側面とを接続すること特徴とする態様1または2に記載の半導体装置実装用の配線基板。
(態様4)
前記半導体装置実装面に垂直な方向から見た場合、前記第一接続パッドの径と、前記第二接続パッドの径は異なることを特徴とする態様1から3のいずれか1つに記載の半導体装置実装用の配線基板。
(態様5)
前記第一接続パッド上のソルダーレジスト層の開口径と前記第二接続パッドの径は、大きさが異なる態様1から4のいずれか1つに記載の半導体装置実装用の配線基板。
(態様6)
少なくとも1つの段差を有する3次元積層半導体素子が実装されることを特徴とする態様1~5のいずれか1つに記載の半導体装置実装用の配線基板。
(態様7)
前記第一接続端子のはんだバンプと、前記第二接続端子のはんだバンプの高さギャップ調整は、前記第一接続パッド上のソルダーレジスト開口径の大きさで制御することを特徴とする態様1に記載の半導体装置実装用の配線基板の製造方法。
(態様8)
前記第一接続端子のはんだバンプと、前記第二接続端子のはんだバンプの高さギャップ調整は、前記第二接続パッドの径の大きさで制御することを特徴とする態様1に記載の半導体装置実装用の配線基板の製造方法。
【符号の説明】
【0078】
1 コア樹脂
2 銅箔
3 スルーホール
4 穴埋め樹脂
6、16 レジストパターン
8 ビア開口
10 コア基板
11 絶縁樹脂層
13、23、33 導体層
13a シード層
13b めっき層
14 第一接続パッド
15 第二接続パッド
16 接続パッド
17 ソルダーレジスト層
18 ソルダーレジスト層の開口部
19 表面処理層
20 はんだバンプ
24 第一接続端子
25 第二接続端子
35 アンダーフィル樹脂
43 コア基板上のパッド部
51 第一半導体素子
52 第二半導体素子
53 3次元積層半導体素子
100 半導体装置実装用の配線基板
124 第一接続端子領域
125 第二接続端子領域
H1 第一接続端子上のはんだバンプの高さ
H2 第二接続端子上のはんだバンプの高さ
P1 第一接続パッドの径
P2 第二接続パッドの径
S ソルダーレジスト開口径