(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024160761
(43)【公開日】2024-11-15
(54)【発明の名称】半導体装置実装用の配線基板およびその製造方法
(51)【国際特許分類】
H05K 3/46 20060101AFI20241108BHJP
H05K 3/38 20060101ALI20241108BHJP
H01L 23/12 20060101ALI20241108BHJP
【ＦＩ】
H05K3/46 N
H05K3/46 B
H05K3/38 B
H01L23/12 F
【審査請求】未請求
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023076070
(22)【出願日】2023-05-02
(71)【出願人】
【識別番号】000003193
【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社
(74)【代理人】
【識別番号】110000062
【氏名又は名称】弁理士法人第一国際特許事務所
(72)【発明者】
【氏名】新田 祐幹
【テーマコード（参考）】
5E316
5E343
【Ｆターム（参考）】
5E316AA15
5E316AA32
5E316AA43
5E316CC08
5E316CC09
5E316CC10
5E316CC13
5E316CC31
5E316CC32
5E316CC33
5E316CC37
5E316CC38
5E316CC39
5E316DD17
5E316DD23
5E316DD24
5E316DD32
5E316DD33
5E316EE33
5E316FF07
5E316FF08
5E316FF09
5E316FF10
5E316FF13
5E316FF14
5E316GG15
5E316GG17
5E316GG25
5E316HH11
5E343AA16
5E343AA17
5E343AA18
5E343BB17
5E343BB23
5E343BB24
5E343BB25
5E343BB28
5E343BB35
5E343BB38
5E343BB39
5E343BB40
5E343BB44
5E343BB48
5E343DD25
5E343DD33
5E343DD43
5E343GG03
(57)【要約】 （修正有）
【課題】本発明は、ソルダーレジスト上の接続端子の密着性を確保し、接続信頼性が高い半導体装置実装用の配線基板およびその製造方法を提供することを目的とする。
【解決手段】本発明の半導体装置実装用の配線基板１００は、はんだバンプ２２を含む第一接続端子２４と、ポスト２１およびポスト上に形成されたはんだバンプ２２を含む第二接続端子２５と、を有する。配線基板は、第一接続端子および第二接続端子を露出させるソルダーレジスト層１７を有し、接続端子の密着性を高めるために密着層１９をさらに有し、第一接続端子のはんだバンプおよび第二接続端子のポストは、密着層上に形成される。
【選択図】図６
【解決手段】本発明の半導体装置実装用の配線基板１００は、はんだバンプ２２を含む第一接続端子２４と、ポスト２１およびポスト上に形成されたはんだバンプ２２を含む第二接続端子２５と、を有する。配線基板は、第一接続端子および第二接続端子を露出させるソルダーレジスト層１７を有し、接続端子の密着性を高めるために密着層１９をさらに有し、第一接続端子のはんだバンプおよび第二接続端子のポストは、密着層上に形成される。
【選択図】図６
【特許請求の範囲】
【請求項1】
はんだバンプを含む第一接続端子と、
ポストおよび前記ポスト上に形成されたはんだバンプを含む第二接続端子と、
を有する半導体装置実装用の配線基板。
ポストおよび前記ポスト上に形成されたはんだバンプを含む第二接続端子と、
を有する半導体装置実装用の配線基板。
【請求項2】
請求項１に記載の配線基板であって、
前記配線基板は、前記第一接続端子および前記第二接続端子を露出させるソルダーレジスト層を有する、半導体装置実装用の配線基板。
前記配線基板は、前記第一接続端子および前記第二接続端子を露出させるソルダーレジスト層を有する、半導体装置実装用の配線基板。
【請求項3】
請求項１に記載の配線基板であって、
前記配線基板は、接続端子の密着性を高めるために密着層をさらに有し、
前記第一接続端子の前記はんだバンプおよび前記第二接続端子の前記ポストは、前記密着層上に形成される、半導体装置実装用の配線基板。
前記配線基板は、接続端子の密着性を高めるために密着層をさらに有し、
前記第一接続端子の前記はんだバンプおよび前記第二接続端子の前記ポストは、前記密着層上に形成される、半導体装置実装用の配線基板。
【請求項4】
半導体装置実装用の配線基板の製造方法であって、
接続パッドを含む導体層および絶縁樹脂層が形成されたコア基板に、ソルダーレジスト層を形成する工程と、
前記接続パッド上の前記ソルダーレジスト層に、開口部を形成する工程と、
前記開口部に密着層を形成する工程と、
前記密着層上にはんだバンプを形成する工程と、
を含む半導体装置実装用の配線基板の製造方法。
接続パッドを含む導体層および絶縁樹脂層が形成されたコア基板に、ソルダーレジスト層を形成する工程と、
前記接続パッド上の前記ソルダーレジスト層に、開口部を形成する工程と、
前記開口部に密着層を形成する工程と、
前記密着層上にはんだバンプを形成する工程と、
を含む半導体装置実装用の配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置実装用の配線基板およびその製造方法に関する。
【背景技術】
【0002】
従来、ソルダーレジスト層上にめっき被膜の形成が行われている。ここで、無電解めっき層を形成する場合、表面の凹凸形状によるアンカー効果が得られ難いため、ソルダーレジスト層へのめっき被膜の密着性は低下するという現象があった。
これに対し、特許文献１は、最外の樹脂絶縁層を形成することと、前記最外の樹脂絶縁層上に最外の導体層を形成することと、前記最外の樹脂絶縁層と前記最外の導体層上にソルダーレジスト層を形成することと、前記ソルダーレジスト層の露出面にプラズマを照射することと、前記露出面に触媒を形成することと、前記露出面に前記触媒を介して無電解めっき層を形成すること、とを有するプリント配線板の製造方法であって、前記無電解めっき層の膜厚が０．２２μｍ以上、０．３８μｍ以下である製造方法を開示する。特許文献１ではソルダーレジスト層の露出面にプラズマを照射してから無電解めっき層を形成することによって、ソルダーレジスト層表面への無電解めっき層の密着性を向上させた。
これに対し、特許文献１は、最外の樹脂絶縁層を形成することと、前記最外の樹脂絶縁層上に最外の導体層を形成することと、前記最外の樹脂絶縁層と前記最外の導体層上にソルダーレジスト層を形成することと、前記ソルダーレジスト層の露出面にプラズマを照射することと、前記露出面に触媒を形成することと、前記露出面に前記触媒を介して無電解めっき層を形成すること、とを有するプリント配線板の製造方法であって、前記無電解めっき層の膜厚が０．２２μｍ以上、０．３８μｍ以下である製造方法を開示する。特許文献１ではソルダーレジスト層の露出面にプラズマを照射してから無電解めっき層を形成することによって、ソルダーレジスト層表面への無電解めっき層の密着性を向上させた。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－３０６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、従来の構造では、ソルダーレジスト上に直接、無電解めっき層を形成するため、ソルダーレジストが高ｐＨの無電解めっき層浸漬によりダメージを受けてブリスタが発生し、ソルダーレジストと無電解めっきとの密着性が悪くなり、形成する電極の信頼性を担保することが困難であった。特に、実装面に段差を有する３次元実装半導体装置を実装する場合、温度サイクルで局所的応力が生じやすく、ソルダーレジストと無電解めっきの間の密着性が接続信頼性に影響を与えている。
【0005】
本発明は、このような課題を鑑みてなされたものであり、ソルダーレジスト上の接続端子の密着性を確保し、接続信頼性が高い半導体装置実装用の配線基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するため、本発明の半導体装置実装用の配線基板は、はんだバンプを含む第一接続端子と、ポストおよび前記ポスト上に形成されたはんだバンプを含む第二接続端子と、を有する。
【発明の効果】
【0007】
本発明によれば、ソルダーレジスト上の接続端子の密着性を確保し、接続信頼性が高い半導体装置実装用の配線基板を提供することができる。
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
図面を用いて実施形態について説明する。図面の寸法比率は、説明の都合上実際の比率と異なる場合や、層数や構成の一部が図面から省略される場合がある。
【0010】
【0011】
［配線基板の構造］
半導体装置実装用の配線基板１００は、コア基板１０と複数の絶縁樹脂層１１と、複数の導体層１３とを備える。コア基板１０上に形成されたパッド部４３は、コア基板１０に積層される導体層１３と電気的に接続される。
半導体装置実装用の配線基板１００は、コア基板１０と複数の絶縁樹脂層１１と、複数の導体層１３とを備える。コア基板１０上に形成されたパッド部４３は、コア基板１０に積層される導体層１３と電気的に接続される。
【0012】
（絶縁樹脂層）
絶縁樹脂層１１は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはこれらのうち少なくとも２つを混合した樹脂から構成される。例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらのうちの少なくとも２つを組み合わせた樹脂であり、無機フィラーまたは有機フィラーを含有しても良い。
絶縁樹脂層１１は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはこれらのうち少なくとも２つを混合した樹脂から構成される。例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらのうちの少なくとも２つを組み合わせた樹脂であり、無機フィラーまたは有機フィラーを含有しても良い。
【0013】
（導体層）
導体層１３は、後述するように、下層の絶縁樹脂層１１側から順に、シード層１３ａおよびめっき層１３ｂを有する。レジストパターン１６を用いてめっきし、レジストパターン１６を剥離後に剥き出しとなったシード層１３ａをエッチングすることにより、複数の導体層１３が形成される。導体層１３には、配線、ビア、パッド、シールド、グランド、ダミーなどの様々なパターンが含まれ得るが、図１においては配線、ビア、パッド部を示す。隣接する導体層１３は絶縁樹脂層１１の面方向に離間して形成されている。
導体層１３は、後述するように、下層の絶縁樹脂層１１側から順に、シード層１３ａおよびめっき層１３ｂを有する。レジストパターン１６を用いてめっきし、レジストパターン１６を剥離後に剥き出しとなったシード層１３ａをエッチングすることにより、複数の導体層１３が形成される。導体層１３には、配線、ビア、パッド、シールド、グランド、ダミーなどの様々なパターンが含まれ得るが、図１においては配線、ビア、パッド部を示す。隣接する導体層１３は絶縁樹脂層１１の面方向に離間して形成されている。
【0014】
（シード層）
シード層１３ａは、絶縁樹脂層１１上に積層される。シード層１３ａを構成する材料は特に制限されないが、無電解めっき法で形成する場合、例えば、Ｃｕ、Ｐｄ、Ａｌ、Ｓｎ、ＮｉおよびＣｒなどの金属材料を用いることができる。スパッタリング法で形成する場合、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＡＺＯ（Aluminum-doped Zinc Oxide）、ＺｎＯ、ＰＺＴ（チタン酸ジルコン酸鉛）、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金のうちの少なくとも１つを含む材料を用いることができる。
シード層１３ａは、絶縁樹脂層１１上に積層される。シード層１３ａを構成する材料は特に制限されないが、無電解めっき法で形成する場合、例えば、Ｃｕ、Ｐｄ、Ａｌ、Ｓｎ、ＮｉおよびＣｒなどの金属材料を用いることができる。スパッタリング法で形成する場合、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＡＺＯ（Aluminum-doped Zinc Oxide）、ＺｎＯ、ＰＺＴ（チタン酸ジルコン酸鉛）、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金のうちの少なくとも１つを含む材料を用いることができる。
【0015】
（めっき層）
めっき層１３ｂは、シード層１３ａの上面に積層される。めっき層１３ｂを構成する材料は、主に金属であり、種類は特に制限されないが。めっき層１３ｂを構成する材料は、例えば、ＣｕおよびＣｕ合金、ＡｇおよびＡｇ合金、Ｓｎ、Ｐｄ、Ａｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｆｅのうち少なくとも１つを含む材料を用いることができる。
めっき層１３ｂは、シード層１３ａの上面に積層される。めっき層１３ｂを構成する材料は、主に金属であり、種類は特に制限されないが。めっき層１３ｂを構成する材料は、例えば、ＣｕおよびＣｕ合金、ＡｇおよびＡｇ合金、Ｓｎ、Ｐｄ、Ａｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｆｅのうち少なくとも１つを含む材料を用いることができる。
【0016】
（ソルダーレジスト層）
ソルダーレジスト層１７は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはこれらのうちの少なくとも２つを混合した樹脂から構成される。例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらのうちの少なくとも２つを組み合わせた樹脂であり、無機フィラーまたは有機フィラーを含有しても良い。
ソルダーレジスト層１７は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはこれらのうちの少なくとも２つを混合した樹脂から構成される。例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらのうちの少なくとも２つを組み合わせた樹脂であり、無機フィラーまたは有機フィラーを含有しても良い。
【0017】
（接続端子）
第一接続パッド１４および第二接続パッド１５は、絶縁樹脂層１１のうちもっとも外側の絶縁樹脂層上に形成される。第一接続パッド１４上には、密着層１９、シード層２０を介して、はんだバンプ２２が形成される。第一接続パッド１４、密着層１９、シード層２０、はんだバンプ２２を、第一接続端子２４という。また、第二接続パッド１５上には、密着層１９、シード層２０、ポスト２１、はんだバンプ２２が形成される。第二接続パッド１５、密着層１９、シード層２０、ポスト２１、はんだバンプ２２を、第二接続端子２５という。言い換えると、半導体装置実装用の配線基板１００は、はんだバンプ２２を含む第一接続端子２４と、ポスト２１およびポスト２１上に形成されたはんだバンプ２２を含む第二接続端子２５を有する。詳細は後述する。
第一接続パッド１４および第二接続パッド１５は、絶縁樹脂層１１のうちもっとも外側の絶縁樹脂層上に形成される。第一接続パッド１４上には、密着層１９、シード層２０を介して、はんだバンプ２２が形成される。第一接続パッド１４、密着層１９、シード層２０、はんだバンプ２２を、第一接続端子２４という。また、第二接続パッド１５上には、密着層１９、シード層２０、ポスト２１、はんだバンプ２２が形成される。第二接続パッド１５、密着層１９、シード層２０、ポスト２１、はんだバンプ２２を、第二接続端子２５という。言い換えると、半導体装置実装用の配線基板１００は、はんだバンプ２２を含む第一接続端子２４と、ポスト２１およびポスト２１上に形成されたはんだバンプ２２を含む第二接続端子２５を有する。詳細は後述する。
【0018】
［コア基板の製造方法］
第１の実施形態に係る配線基板１００の製造方法を説明する。まず、図２を参照しながら、コア基板１０を製造する工程を説明する。図２は、本発明のコア基板１０の製造方法の一例を示す説明図である。
第１の実施形態に係る配線基板１００の製造方法を説明する。まず、図２を参照しながら、コア基板１０を製造する工程を説明する。図２は、本発明のコア基板１０の製造方法の一例を示す説明図である。
【0019】
（コア基板の作製）
まず、両面に銅箔２が貼付されたコア樹脂１に、ドリル等で表裏面を電気的に接続するためのスルーホール３を形成する（図２（ａ））。
まず、両面に銅箔２が貼付されたコア樹脂１に、ドリル等で表裏面を電気的に接続するためのスルーホール３を形成する（図２（ａ））。
【0020】
次に、銅箔２の表面およびスルーホール３の壁面に、無電解めっきおよび電解めっきにより導体層２３を形成する（図２（ｂ））。導体層２３の無電解めっきにおいては、後述するシード層１３ａに用いる材料と同様の材料を用いることができる。また、導体層２３の電解めっきにおいては、後述するめっき層１３ｂに用いる材料と同様の材料を用いることができる。
【0021】
次に、スルーホール３を穴埋め樹脂４で埋める。スルーホール３からはみ出した不要な穴埋め樹脂４はバフ研磨等により除去する（図２（ｃ））。なお、図２（ｂ）に示す工程で、スルーホール３を完全にめっきで埋める場合、本工程は省略される。
【0022】
次に、全面に無電解めっきと電解めっきにより導体層３３を形成する（図２（ｄ））。なお、図２（ｂ）に示す工程で、スルーホール３を完全にめっきで埋める場合や、穴埋め樹脂上に導体層３３が不要な場合は、本工程は省略してもよい。
【0023】
次に、レジストを塗布またはラミネートし、導体層２３、３３のうち、導体として残す部分にフォトリソグラフィーにてレジストパターン６形成する（図２（ｅ））。なお、ここでは感光性を有するレジストを用いている。
【0024】
次に、レジストパターン６が形成されていない導体層２３、３３の部分をエッチングにて除去する。残された導体層２３、３３の部分は、複数の導体片を形成する（図２（ｆ））。
【0025】
次に、レジストパターン６を除去することで、パッド部４３を備えるコア基板１０が形成される（図２（ｇ））。パッド部４３は、後述するように、コア基板１０に積層される導体層１３と電気的に接続される。
【0026】
以上、コア基板１０の製造方法を説明したが、これは一例であり他の方法で製造してもよい。
【0027】
［配線基板の製造方法］
次に、製造したコア基板１０に絶縁樹脂層と導体片が形成された層（導体層１３）を複数積層し、配線基板１００を作製する工程を説明する。なお、絶縁樹脂層と導体層は、コア基板１０の両面に積層される。
次に、製造したコア基板１０に絶縁樹脂層と導体片が形成された層（導体層１３）を複数積層し、配線基板１００を作製する工程を説明する。なお、絶縁樹脂層と導体層は、コア基板１０の両面に積層される。
【0028】
図３～図５は、本発明の第１の実施形態に係る配線基板の製造方法を示す説明図である。尚、ここでは、コア基板１０のコア樹脂１の記載を省略している。また、コア基板１０を載置したときに、コア基板の鉛直方向上向きの面側に形成される配線層を表示する。
【0029】
（多層配線基板の作製）
まず、コア基板１０上に絶縁樹脂層１１を形成し、下層のパッド部４３が露出するように、熱硬化性樹脂の場合はＵＶやＣＯ２などのレーザーを照射し、感光性樹脂の場合はフォトリソグラフィーにてビア開口８を形成する（図３（ａ））。ビア開口８内の樹脂残差は、過マンガン酸などのデスミア液またはプラズマなどのドライデスミアにて除去する。
まず、コア基板１０上に絶縁樹脂層１１を形成し、下層のパッド部４３が露出するように、熱硬化性樹脂の場合はＵＶやＣＯ２などのレーザーを照射し、感光性樹脂の場合はフォトリソグラフィーにてビア開口８を形成する（図３（ａ））。ビア開口８内の樹脂残差は、過マンガン酸などのデスミア液またはプラズマなどのドライデスミアにて除去する。
【0030】
次に、絶縁樹脂層１１の上面、ビア開口８の壁面、およびビア開口８の底面に当たるパッド部４３に無電解めっきやスパッタにてシード層１３ａを形成する（図３（ｂ））。
【0031】
次に、シード層１３ａ上にレジストを塗布またはラミネートし露光現像することによって、めっき層１３ｂのパターンに対応するレジストパターン１６を形成する（図３（ｃ））。なお、ここでは感光性を有するレジストを用いている。
【0032】
【0033】
次に、レジストパターン１６が除去されたことによって露出したシード層１３ａ（めっき層１３ｂに覆われていないシード層１３ａ）を、エッチングにより除去する（図３（ｆ））。
【0034】
次に、導体層１３と、下層の絶縁樹脂層１１とを覆うように絶縁樹脂層１１を積層する。なお、所望の層数の回路が形成された場合には、この工程は省略される。
【0035】
以上の工程を、所望の層数の回路が形成できるまで繰り返し行う（図４（ｇ））。
【0036】
ここで、第一接続パッド１４および第二接続パッド１５とする。
【0037】
所望の層数の回路を形成後、最外層にソルダーレジスト層１７を、塗布またはラミネートで形成する（図４（ｈ））。言い換えると、第一接続パッド１４および第二接続パッド１５を含む導体層１３および絶縁樹脂層１１が形成されたコア基板１０に、ソルダーレジスト層１７を形成する。
【0038】
続いて、フォトリソグラフィーなどにより第一接続パッドおよび第二接続パッド１５上のソルダーレジスト層１７に開口部１８を形成する（図４（ｉ））。ソルダーレジスト層１７は、例えば、感光性のエポキシ系樹脂であり、無機フィラーを含有していても良い。ＵＶレーザーやＣＯ２レーザーを照射し、ソルダーレジストを除去し、ソルダーレジスト層１７の開口部１８を形成する。
【0039】
次に、開口部１８に密着層１９を形成する。詳しく言うと、ソルダーレジスト層１７の開口部１８内の第一接続パッド１４上および第二接続パッド１５上に、密着層１９を形成する（図４（ｊ））。密着層１９をスパッタリング法で形成する場合、Ｔｉ、Ｎｉ、Ｃｒのうちの少なくとも１つを含む材料を用いることができる。
【0040】
次に、ポスト作成のための電解銅めっきのシード層２０を形成する（図４（ｋ））。シード層２０を構成する材料は特に制限されないが、無電解めっき法で形成する場合、例えば、Ｃｕ、Ｐｄ、Ａｌ、Ｓｎ、ＮｉおよびＣｒなどの金属材料を用いることができる。スパッタリング法で形成する場合、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＡＺＯ（Aluminum-doped Zinc Oxide）、ＺｎＯ、ＰＺＴ（チタン酸ジルコン酸鉛）、ＴｉＮ、Ｃｕ３Ｎ４、Ｃｕ合金のうちの少なくとも１つを含む材料を用いることができる。
【0041】
ポスト作成は、シード層２０の上にポスト形成用の開口を備えるめっきレジストを用い、電解めっきによりポスト２１を形成し、めっきレジストを剥離する。ポスト２１の材料は例えばＣｕである（図５（ｌ））。ポスト２１上に保護膜が形成されても良い。保護膜の例は、Ｎｉ／ＡｕやＮｉ／Ｐｄ／Ａｕ、Ｐｄ／Ａｕ、Ｎｉ／Ｓｎ、ＯＳＰ（Organic Solderability Preservative）である。
【0042】
次に、密着層１９上にはんだバンプ２２を形成する。さらに具体的には、余分な密着層１９およびシード層２０を除去し（図５（ｍ））、ポスト２１と第一接続パッド１４上のソルダーレジスト層１７の開口部１８内に、はんだバンプ２２を形成する（図５（ｎ））。はんだバンプ２２は、はんだペーストを用いる場合はスクリーン印刷で形成でき、はんだボールを用いる場合は、フラックスをスクリーン印刷後にボール振込にてはんだボールを搭載し、それぞれリフローにて溶融させて形成できる。以上の工程により配線基板１００が完成する。
結果として、ソルダーレジスト層１７は、第一接続端子２４および第二接続端子２５を露出させる。また、密着層１９は、接続端子の密着性を高め、第一接続端子２４のはんだバンプ２２および第二接続端子２５のポスト２１は、密着層１９上に形成される。
結果として、ソルダーレジスト層１７は、第一接続端子２４および第二接続端子２５を露出させる。また、密着層１９は、接続端子の密着性を高め、第一接続端子２４のはんだバンプ２２および第二接続端子２５のポスト２１は、密着層１９上に形成される。
【0043】
図６は、実装状態の一例を示した図である。ここでは、配線基板１００に３次元半導体素子５３（シリコンチップ）を実装した状態を示している。この３次元半導体素子５３は、複数の半導体素子をスタック（３次元実装）した場合や、1つの半導体素子の実装面内に段差が存在する場合などがあり、その電極端子は、はんだバンプ２２等の導電性材料を介して配線基板１００上の対応する第一接続端子２４および第二接続端子２５に電気的に接続されている（フリップチップ実装）。さらに、実装した３次元半導体素子５３と配線基板１００との間の空隙には、熱硬化性のエポキシ系樹脂等のアンダーフィル樹脂３５が充填されており、加熱硬化によって３次元半導体素子５３と配線基板１００との機械的な接合が確保されている。なお、製造工程において、３次元半導体素子５３を搭載する領域である単位領域がコア基板１０上に複数形成される場合がある。このような場合、単位領域ごとに個片化することによって、配線基板１００が形成される。
【0044】
ここでは、３次元半導体素子５３は、第一半導体素子５１上に第二半導体素子５２を実装した場合を示している。配線基板１００は、第一接続端子２４を介して、第二半導体素子５２と電気的に接続する。また、配線基板１００は、第二接続端子２５を介して、第一半導体素子５１と電気的に接続する。第一半導体素子５１および第二半導体素子５２は、直接的に接触して、電気的に接続する。
なお、３次元半導体素子５３は、第一半導体素子５１と第二半導体素子５２によって構成され、実装面に垂直な方向に対して段差が１段形成されているが、段差は２段以上であってもよい。すなわち、３次元半導体素子は、２種類以上の半導体素子を重ねて実装したものであってもよい。
なお、３次元半導体素子５３は、第一半導体素子５１と第二半導体素子５２によって構成され、実装面に垂直な方向に対して段差が１段形成されているが、段差は２段以上であってもよい。すなわち、３次元半導体素子は、２種類以上の半導体素子を重ねて実装したものであってもよい。
【0045】
一方、３次元半導体素子５３の実装面側と反対側のソルダーレジスト層１７から露出するパッド部３６には、外部接続端子として用いられるはんだバンプ２２が３次元半導体素子５３の実装後に形成される。このはんだバンプ２２を介して配線基板１００はマザーボード等に実装される。
【0046】
（第二接続端子領域の配置）
第二接続端子領域１２５の配置の例を図７～図１２に示す。図７～図１２は、本発明の第二接続端子領域の一例を示す説明図である。図７～図１２は、実装状態において、配線基板１００を半導体素子実装面側から見た図である。ここで、配線基板１００の半導体素子実装面には、第一接続端子領域１２４と第二接続端子領域１２５が含まれる。第一接続端子領域１２４には、少なくとも１つの第一接続端子２４が所定のパターン幅（ピッチ）に従って形成された領域である。第二接続端子領域１２５は、少なくとも１つの第二接続端子が所定のパターン幅に従って形成される領域である。
第二接続端子領域１２５の配置の例を図７～図１２に示す。図７～図１２は、本発明の第二接続端子領域の一例を示す説明図である。図７～図１２は、実装状態において、配線基板１００を半導体素子実装面側から見た図である。ここで、配線基板１００の半導体素子実装面には、第一接続端子領域１２４と第二接続端子領域１２５が含まれる。第一接続端子領域１２４には、少なくとも１つの第一接続端子２４が所定のパターン幅（ピッチ）に従って形成された領域である。第二接続端子領域１２５は、少なくとも１つの第二接続端子が所定のパターン幅に従って形成される領域である。
【0047】
図７は、第二接続端子領域１２５が矩形の形状を有しており、配線基板１００の中央部分に配置される場合を示す。配線基板１００の周囲を形成する４つの辺のうち対抗する２辺の向きと同じ向きに、第二接続端子領域１２５が形成される。
【0048】
【0049】
図８は、第二接続端子領域１２５が２つの領域に区分した形状を有する場合を示す。分割された第二接続端子領域１２５は、矩形の形状を有しており、矩形部分の面積は等しい。
【0050】
図９は、第二接続端子領域１２５が配線基板１００のおよそ半分の面積を占める場合を示す。
【0051】
図１０は、第二接続端子領域１２５が矩形の形状を有しており、配線基板１００の重心と重なる位置に形成される場合を示す。第二接続端子領域１２５は、配線基板１００の形の相似形を有している。
【0052】
図１１は、第二接続端子領域１２５が第一接続端子領域１２４を含む領域を囲むように形成される場合を示す。
【0053】
図１２は、第二接続端子領域１２５が２つの領域に区分した形状を有する場合を示す。２つの領域は矩形の形状であり、矩形の頂点を共有している。
【0054】
なお、図に示した第二接続端子領域１２５は一例であり、３次元積層半導体素子５３のサイズおよび形状によりこれら以外にも様々な領域を取りうる。例えば、配線基板１００の形状を正方形としているが、配線基板１００は正方形以外の形状を有する場合にも適用することが可能である。また、第一接続端子領域１２４と第二接続端子領域１２５の配置を交換してもよい。
【0055】
＜実施例１＞
ここで、半導体装置実装用の配線基板１００に３次元半導体素子５３（シリコンチップ）を実装した後、アンダーフィル樹脂３５を挿入した。配線基板１００と３次元半導体素子５３の断面を観察し、配線基板１００のはんだバンプ２２と第一半導体素子５１の間の密着および、配線基板１００のポスト２１と第二半導体素子５２の間の密着の確認を行った。観察の結果、何れの配線の接続信頼性も確保されていることを確認した。
ここで、半導体装置実装用の配線基板１００に３次元半導体素子５３（シリコンチップ）を実装した後、アンダーフィル樹脂３５を挿入した。配線基板１００と３次元半導体素子５３の断面を観察し、配線基板１００のはんだバンプ２２と第一半導体素子５１の間の密着および、配線基板１００のポスト２１と第二半導体素子５２の間の密着の確認を行った。観察の結果、何れの配線の接続信頼性も確保されていることを確認した。
【0056】
（作用・効果）
ソルダーレジスト層１７の開口部１８に密着層を形成したうえで、直接にはんだバンプ２２を形成した場合の密着が確認され、またはポスト２１を介したうえではんだバンプ２２を形成した場合の密着も確認された。また、第一接続端子２４と第一半導体素子５１の間の接続信頼性、および第二接続端子２５と第二接続端子２５の間の接続信頼性のいずれとも確保されていることが確認された。このように、本開示によれば、ソルダーレジスト上の接続端子の密着性を確保し、接続信頼性が高い半導体装置実装用の配線基板を提供することができる。
ソルダーレジスト層１７の開口部１８に密着層を形成したうえで、直接にはんだバンプ２２を形成した場合の密着が確認され、またはポスト２１を介したうえではんだバンプ２２を形成した場合の密着も確認された。また、第一接続端子２４と第一半導体素子５１の間の接続信頼性、および第二接続端子２５と第二接続端子２５の間の接続信頼性のいずれとも確保されていることが確認された。このように、本開示によれば、ソルダーレジスト上の接続端子の密着性を確保し、接続信頼性が高い半導体装置実装用の配線基板を提供することができる。
【0057】
また、第一接続端子２４と第二接続端子２５の高さには差があるため、表面に段差がある３次元半導体素子５３とも接続することが可能である。このように、本開示によれば、三次元積層構造の設計自由度をより高めることが可能となる。
【0058】
＜第２の実施形態＞
第２の実施形態は、密着層１９を設けない構成とした点で、第１の実施形態と異なる。図１３は、第２の実施形態に係る配線基板２００の断面の一例を示す図である。以下の説明において、上述の第１実施形態と同一又は同等の構成要素については同一の符号を付し、その説明を簡略又は省略する。
第２の実施形態は、密着層１９を設けない構成とした点で、第１の実施形態と異なる。図１３は、第２の実施形態に係る配線基板２００の断面の一例を示す図である。以下の説明において、上述の第１実施形態と同一又は同等の構成要素については同一の符号を付し、その説明を簡略又は省略する。
【0059】
この場合、第一接続パッド１４上のはんだバンプ２２とソルダーレジスト層１７の間の密着および第二接続パッド１５上のポスト２１とソルダーレジスト層１７の間の密着の確認を行い、問題がないことが確認される。
【0060】
（作用・効果）
ソルダーレジスト層１７とはんだバンプ２２の間の密着、およびソルダーレジスト層１７とポスト２１の間の密着が確保される場合、密着層１９の形成を省略することができる。これにより、製造工程における処理が省略され、製造効率を向上させることが可能となる。
ソルダーレジスト層１７とはんだバンプ２２の間の密着、およびソルダーレジスト層１７とポスト２１の間の密着が確保される場合、密着層１９の形成を省略することができる。これにより、製造工程における処理が省略され、製造効率を向上させることが可能となる。
【0061】
以上、本発明の実施の形態について説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【0062】
［他の実施態様］
本開示は次の態様も含む。
（態様１）
はんだバンプを含む第一接続端子と、
ポストおよび前記ポスト上に形成されたはんだバンプを含む第二接続端子と、
を有する半導体装置実装用の配線基板。
（態様２）
態様１に記載の配線基板であって、
前記配線基板は、前記第一接続端子および前記第二接続端子を露出させるソルダーレジスト層を有する、半導体装置実装用の配線基板。
（態様３）
態様１または２に記載の配線基板であって、
前記配線基板は、接続端子の密着性を高めるために密着層をさらに有し、
前記第一接続端子の前記はんだバンプおよび前記第二接続端子の前記ポストは、前記密着層上に形成される、半導体装置実装用の配線基板。
（態様４）
半導体装置実装用の配線基板の製造方法であって、
接続パッドを含む導体層および絶縁樹脂層が形成されたコア基板に、ソルダーレジスト層を形成する工程と、
前記接続パッド上の前記ソルダーレジスト層に、開口部を形成する工程と、
前記開口部に密着層を形成する工程と、
前記密着層上にはんだバンプを形成する工程と、
を含む半導体装置実装用の配線基板の製造方法。
本開示は次の態様も含む。
（態様１）
はんだバンプを含む第一接続端子と、
ポストおよび前記ポスト上に形成されたはんだバンプを含む第二接続端子と、
を有する半導体装置実装用の配線基板。
（態様２）
態様１に記載の配線基板であって、
前記配線基板は、前記第一接続端子および前記第二接続端子を露出させるソルダーレジスト層を有する、半導体装置実装用の配線基板。
（態様３）
態様１または２に記載の配線基板であって、
前記配線基板は、接続端子の密着性を高めるために密着層をさらに有し、
前記第一接続端子の前記はんだバンプおよび前記第二接続端子の前記ポストは、前記密着層上に形成される、半導体装置実装用の配線基板。
（態様４）
半導体装置実装用の配線基板の製造方法であって、
接続パッドを含む導体層および絶縁樹脂層が形成されたコア基板に、ソルダーレジスト層を形成する工程と、
前記接続パッド上の前記ソルダーレジスト層に、開口部を形成する工程と、
前記開口部に密着層を形成する工程と、
前記密着層上にはんだバンプを形成する工程と、
を含む半導体装置実装用の配線基板の製造方法。
【符号の説明】
【0063】
１ コア樹脂
２ 銅箔
３ スルーホール
４ 穴埋め樹脂
６、１６ レジストパターン
８ ビア開口
１０ コア基板
１１ 絶縁樹脂層
１３、２３、３３ 導体層
１３ａ シード層
１３ｂ めっき層
１４ 第一接続パッド
１５ 第二接続パッド
１７ ソルダーレジスト層
１８ ソルダーレジスト層の開口部
１９ 密着層
２０ シード層
２４ 第一接続端子
２５ 第二接続端子
３５ アンダーフィル樹脂
３６、４３ コア基板上のパッド部
５１ 第一半導体素子
５２ 第二半導体素子
５３ 3次元積層半導体素子
１００ 配線基板
１２４ 第一接続端子領域
１２５ 第二接続端子領域
２ 銅箔
３ スルーホール
４ 穴埋め樹脂
６、１６ レジストパターン
８ ビア開口
１０ コア基板
１１ 絶縁樹脂層
１３、２３、３３ 導体層
１３ａ シード層
１３ｂ めっき層
１４ 第一接続パッド
１５ 第二接続パッド
１７ ソルダーレジスト層
１８ ソルダーレジスト層の開口部
１９ 密着層
２０ シード層
２４ 第一接続端子
２５ 第二接続端子
３５ アンダーフィル樹脂
３６、４３ コア基板上のパッド部
５１ 第一半導体素子
５２ 第二半導体素子
５３ 3次元積層半導体素子
１００ 配線基板
１２４ 第一接続端子領域
１２５ 第二接続端子領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】