特開 2024-160762 半導体装置実装用の配線基板およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024160762

(43)【公開日】2024-11-15

(54)【発明の名称】半導体装置実装用の配線基板およびその製造方法

(51)【国際特許分類】

   H05K 3/34 20060101AFI20241108BHJP

   H05K 3/28 20060101ALI20241108BHJP

   H01L 23/12 20060101ALI20241108BHJP

【ＦＩ】

H05K3/34 501E

H05K3/34 502E

H05K3/28 B

H01L23/12 F

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023076073

(22)【出願日】2023-05-02

(71)【出願人】

【識別番号】000003193

【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社

(74)【代理人】

【識別番号】110000062

【氏名又は名称】弁理士法人第一国際特許事務所

(72)【発明者】

【氏名】田村 毅志

【テーマコード（参考）】

5E314

5E319

【Ｆターム（参考）】

5E314AA25

5E314AA26

5E314AA27

5E314AA31

5E314AA32

5E314AA33

5E314AA36

5E314AA39

5E314AA40

5E314BB06

5E314BB07

5E314CC01

5E314CC15

5E314FF05

5E314FF16

5E314GG26

5E319AA03

5E319AC02

5E319AC13

5E319BB04

5E319BB05

5E319CC33

5E319CD26

5E319CD29

5E319GG20

(57)【要約】

【課題】本発明は、三次元積層構造の設計自由度を高める技術を提供することを目的とする。
【解決手段】半導体装置実装用の配線基板であって、半導体装置実装面に、第一接続端子領域と、第二接続端子領域を有し、前記第一接続端子領域および前記第二接続端子領域は、ソルダーレジスト層および半田バンプを有する領域であり、前記第一接続端子領域と前記第二接続端子領域において、はんだバンプの高さ、およびソルダーレジスト層の厚みがそれぞれ異なることを特徴とする。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体装置実装用の配線基板であって、
半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、
前記第一接続端子領域および前記第二接続端子領域は、ソルダーレジスト層および半田バンプを有する領域であり、
前記第一接続端子領域と前記第二接続端子領域において、はんだバンプの高さ、およびソルダーレジスト層の厚みがそれぞれ異なることを特徴とする配線基板。

【請求項2】

前記第一接続端子領域のはんだバンプは、前記第二接続端子領域のはんだバンプよりも高さが低いを特徴とする請求項１に記載の配線基板。

【請求項3】

前記第一接続端子領域のソルダーレジスト層の開口径は、前記第二接続端子領域のソルダーレジスト層の開口径よりも小さいことを特徴とする請求項１に記載の配線基板。

【請求項4】

前記第一接続端子領域のソルダーレジスト層は、前記第二接続端子領域のソルダーレジスト層よりも薄いことを特徴とする請求項１に記載の配線基板。

【請求項5】

前記第二接続端子領域のソルダーレジスト層は、少なくとも２層以上のソルダーレジスト層を積層して得られ、かつ前記第一接続端子領域のソルダーレジスト層の積層数よりも多いことを特徴とする請求項４に記載の配線基板。

【請求項6】

上面視にて内側にある接続端子領域を前記第一接続端子領域とし、上面視にて外側にある接続端子領域を前記第二接続端子領域とすることを特徴とする請求項１に記載の配線基板。

【請求項7】

請求項１～６に記載の前記配線基板に、少なくとも２つ以上の厚みを有する三次元半導体素子を実装してなる半導体装置。

【請求項8】

請求項１～６に記載の配線基板の製造方法であって、
前記配線基板の製造において、ソルダーレジスト層形成前の基板最外面の前面に第一接続端子領域用のソルダーレジスト層とはんだバンプを形成した後に、前記第二接続端子領域のみ新たなソルダーレジスト層とはんだバンプを形成して前記第二接続端子領域を形成する製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置（チップ）等の電子部品を実装するのに用いられる半導体装置実装用の配線基板およびその製造方法に関する。

【背景技術】

【0002】

近年、半導体装置の高集積化に対応するため、半導体素子の集積方法は平面集積から立体集積へと移行し、三次元積層構造を有する半導体装置が注目されている。

【0003】

三次元積層構造を有する半導体装置の実装方法として、特許文献１は、例えば、新たなＩＣチップ１を有するＩＣパッケージ１０の開発期間中に代替となるＩＣパッケージ２０を作製し、ＩＣパッケージ１０が実装される回路基板と製品の評価をＩＣパッケージ２０を用いて行うことを開示する。ＩＣパッケージ２０は、積層された２個のＩＣチップ１１ａ・１１ｂと、インターポーザー基板１２と、インターポーザー基板１２の裏面に設けられたハンダボール端子１６とを有する。ハンダボール端子１６の位置をＩＣパッケージ１０に設けられるハンダボール端子と同じとすることにより、ＩＣパッケージ２０の回路基板への実装を可能とし、回路基板と回路基板が実装される製品の試験を行う。
また、特許文献２は、配線基板１と半導体装置２、または２つの半導体装置２に挟まれた半導体装置２の配線基板１側の面とその反対側の面との双方にバンプ接続用電極３を有し、そのうち一方の面に形成された一部又は全部のバンプ接続用電極３がもう一方の面に設けられたバンプ接続用電極３に電気的に接続されることを開示する。

【0004】

三次元積層構造を有する半導体装置として、半導体装置実装用の配線基板の直上に実装される第一半導体素子の上にさらに第二半導体素子を実装される積層構造の場合は、第に半導体素子と配線基板との間の電気的な接続を取るためには、特許文献１のように、半導体装置実装用の配線基板側と反対側の面からワイヤーボンディンクにより接続するか、特許文献2のように、はんだボールにて第一半導体素子を介して接続する必要がある。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００３－２８９１２７号公報

【特許文献2】特開２００２－２６１２３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

これら従来の実装（接続）方法では、第二半導体素子の面積は第一半導体素子の面積よりも小さくする必要がある。半導体装置の大きさの制限を受けるため、三次元積層構造の設計自由度を高めることは困難であった。

【0007】

本発明は、このような課題を鑑みてなされたものであり、三次元積層構造の設計自由度を高める技術を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記課題を解決するための本発明の一局面は、半導体装置実装用の配線基板であって、半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、前記第一接続端子領域および前記第二接続端子領域は、ソルダーレジスト層および半田バンプを有する領域であり、前記第一接続端子領域と前記第二接続端子領域において、はんだバンプの高さ、およびソルダーレジスト層の厚みがそれぞれ異なることを特徴とする配線基板である。

【発明の効果】

【0009】

本発明の半導体装置実装用の配線基板によれば、三次元積層構造の設計自由度を高めることを可能とする。
上記した以外の課題、構成および効果は、以下の実施をするための形態における説明により明らかにされる。

【図面の簡単な説明】

【0010】

【図1】図１は、本発明の第１の実施形態に係る半導体装置実装用の配線基板の断面の一例を示す図である。

【図2】図２は、本発明のコア基板の製造方法の一例を示す説明図である。

【図3】図３は、本発明の第１の実施形態に係る配線基板の製造方法を示す説明図である。

【図4】図４は、本発明の第１の実施形態に係る配線基板の製造方法を示す説明図である。

【図5】図５は、本発明の第１の実施形態に係る配線基板の製造方法を示す説明図である。

【図6】図６は、実装状態の一例を示す図である。

【図7】図７は、本発明の第二接続端子領域の一例を示す説明図である。

【図8】図８は、本発明の第二接続端子領域の一例を示す説明図である。

【図9】図９は、本発明の第二接続端子領域の一例を示す説明図である。

【図10】図１０は、本発明の第二接続端子領域の一例を示す説明図である。

【図11】図１１は、本発明の第二接続端子領域の一例を示す説明図である。

【図12】図１２は、本発明の第二接続端子領域の一例を示す説明図である。

【発明を実施するための形態】

【0011】

図面を用いて実施形態について説明する。図面の寸法比率は、説明の都合上実際の比率と異なる場合や、層数や構成の一部が図面から省略される場合がある。

【0012】

本開示の配線基板はコア基板を有し、第一面と第一面に対向する第二面に、同じ機能を有する層を対称的に配置する。このため、ある層の「上面」とはコア基板から遠い側の面であり、ある層の「下面」とはコア基板に近い側の面を意味する。また、「上層」とはコア基板から離れる方向にある層を意味し、「下層」とはコア基板に近づく方向にある層を意味する。

【0013】

＜実施形態＞
図１～１２を参照して第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置実装用の配線基板の断面の一例を示す図である。

【0014】

［配線基板の構造］
半導体装置実装用配線基板１００は、コア基板１０と複数の絶縁樹脂層１１と、複数の導体層１３とを備える。コア基板１０上に形成されたパッド部４３は、コア基板１０に積層される導体層１３と電気的に接続される。

【0015】

（絶縁樹脂層）
絶縁樹脂層１１は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはこれらのうち少なくとも２つを混合した樹脂から構成される。例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらのうちの少なくとも２つを組み合わせた樹脂であり、無機フィラーまたは有機フィラーを含有しても良い。

【0016】

（導体層）
導体層１３は、後述するように、下層の絶縁樹脂層１１側から順に、シード層１３ａおよびめっき層１３ｂを有する。レジストパターン１６を用いてめっきし、レジストパターン１６を剥離後に剥き出しとなったシード層１３ａをエッチングすることにより、複数の導体層１３が形成される。導体層１３には、配線、ビア、パッド、シールド、グランド、ダミーなどの様々なパターンが含まれ得るが、図１においては配線、ビア、パッド部を示す。隣接する導体層１３は絶縁樹脂層１１の面方向に離間して形成されている。

【0017】

（シード層）
シード層１３ａは、絶縁樹脂層１１上に積層される。シード層１３ａを構成する材料は特に制限されないが、無電解めっき法で形成する場合、例えば、Ｃｕ、Ｐｄ、Ａｌ、Ｓｎ、ＮｉおよびＣｒなどの金属材料を用いることができる。スパッタリング法で形成する場合、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｔｉ、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｕ、Ｉｒ、Ｒｕ、Ｐｄ、Ｐｔ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＮｉＦｅ、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＡＺＯ（Aluminum-doped Zinc Oxide）、ＺｎＯ、ＰＺＴ（チタン酸ジルコン酸鉛）、ＴｉＮ、Ｃｕ_３Ｎ_４、Ｃｕ合金のうちの少なくとも１つを含む材料を用いることができる。

【0018】

（めっき層）
めっき層１３ｂは、シード層１３ａの上面に積層される。めっき層１３ｂを構成する材料は、主に金属であり、種類は特に制限されない。めっき層１３ｂを構成する材料は、例えば、ＣｕおよびＣｕ合金、ＡｇおよびＡｇ合金、Ｓｎ、Ｐｄ、Ａｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｆｅのうち少なくとも１つ含む材料を用いることができる。

【0019】

（ソルダーレジスト層）
ソルダーレジスト層１７は、熱硬化性樹脂、熱可塑性樹脂、感光性樹脂またはこれらのうちの少なくとも２つを混合した樹脂から構成される。例えば、エポキシ樹脂、アクリル樹脂、フェノール樹脂、メラミン樹脂、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂、マレイミド樹脂、液晶ポリマー、フッ素樹脂、またはこれらのうちの少なくとも２つを組み合わせた樹脂であり、無機フィラーまたは有機フィラーを含有しても良い。

【0020】

（接続端子）
第一接続端子２４および第二接続端子２５が形成された面は、例えば、半導体装置が接続される。第一接続端子２４は、第一接続パッド１４（または表面処理層１９）とはんだバンプ２０によって構成される。第二接続端子２５は、第二接続パッド１５（または表面処理層１９）とはんだバンプ２０によって構成される。ここで示されるように、第一接続端子２４の頂部のほうが、第二接続端子２５の頂部よりも、コア基板１０から離れた位置にある。
また、パッド部２６は、はんだバンプ２０が形成され、マザーボード等との接続に用いられる。

【0021】

［配線基板の製造方法］
第１の実施形態に係る配線基板１００の製造方法を説明する。まず、図２を参照しながら、コア基板１０を製造する工程を説明する。図２は、本発明のコア基板１０の製造方法の一例を示す説明図である。

【0022】

（コア基板の製造）
まず、両面に銅箔２が貼付されたコア樹脂１に、ドリル等で表裏面を電気的に接続するためのスルーホール３を形成する（図２（ａ））。

【0023】

次に、銅箔２の表面およびスルーホール３の壁面に、無電解めっきおよび電解めっきにより導体層２３を形成する（図２（ｂ））。導体層２３の無電解めっきにおいては、後述するシード層１３ａに用いる材料と同様の材料を用いることができる。また、導体層２３の電解めっきにおいては、後述するめっき層１３ｂに用いる材料と同様の材料を用いることができる。

【0024】

次に、スルーホール３を穴埋め樹脂４で埋める。スルーホール３からはみ出した不要な穴埋め樹脂４はバフ研磨等により除去する（図２（ｃ））。なお、図２（ｂ）に示す工程で、スルーホール３を完全にめっきで埋める場合、本工程は省略される。

【0025】

次に、全面に無電解めっきと電解めっきにより導体層３３を形成する（図２（ｄ））。なお、図２（ｂ）に示す工程で、スルーホール３を完全にめっきで埋める場合や、穴埋め樹脂上に導体層３３が不要な場合は、本工程は省略してもよい。

【0026】

次に、レジストを塗布またはラミネートし、導体層２３、３３のうち、導体として残す部分にフォトリソグラフィーにてレジストパターン６を形成する（図２（ｅ））。なお、ここでは感光性を有するレジストを用いている。

【0027】

次に、レジストパターン６が形成されていない導体層２３、３３の部分をエッチングにて除去する。残された導体層２３、３３の部分は、複数の導体片を形成する（図２（ｆ））。

【0028】

次に、レジストパターン６を除去することで、パッド部４３を備えるコア基板１０が形成される（図２（ｇ））。パッド部４３は、後述するように、コア基板１０に積層される導体層１３と電気的に接続される。

【0029】

以上、コア基板１０の製造方法を説明したが、これは一例であり他の方法で製造してもよい。

【0030】

（絶縁樹脂層および導体層の製造）
次に、製造したコア基板１０に絶縁樹脂層と導体辺が形成された層（導体層１３）を複数積層し、配線基板１００を製造する工程を説明する。なお、絶縁樹脂層と導体層は、コア基板１０の両面に積層される。

【0031】

図３から図５は、本発明の第１の実施形態に係る配線基板の製造方法を示す説明図である。尚、ここでは、コア基板１０のコア樹脂１の記載を省略している。また、コア基板１０を載置したときに、コア基板の鉛直方向上向きの面側に形成される配線層を表示する。

【0032】

まず、コア基板１０上に絶縁樹脂層１１を形成し、下層のパッド部４３が露出するように、熱硬化性樹脂の場合はＵＶやＣＯ_２などのレーザーを照射し、感光性樹脂の場合はフォトリソグラフィーにてビア開口８を形成する（図３（ａ））。ビア開口８内の樹脂残差は、過マンガン酸などのデスミア液またはプラズマなどのドライデスミアにて除去する。

【0033】

次に、絶縁樹脂層１１の上面、ビア開口８の壁面、およびビア開口８の底面に当たるパッド部４３に無電解めっきやスパッタにてシード層１３ａを形成する（図３（ｂ））。

【0034】

次に、シード層１３ａ上にレジストを塗布またはラミネートし露光現像することによって、めっき層１３ｂのパターンに対応するレジストパターン１６を形成する（図３（ｃ））。なお、ここでは感光性を有するレジストを用いている。

【0035】

次に、レジストパターン１６が形成されたシード層１３ａに、電解めっきによりめっき層１３ｂを形成する（図３（ｄ））。
次に、レジストパターン１６を除去する（図３（ｅ））。

【0036】

次に、レジストパターン１６が除去されたことによって露出したシード層１３ａ（めっき層１３ｂに覆われていないシード層１３ａ）を、エッチングにより除去する（図３（ｆ））。

【0037】

次に、導体層１３と、下層の絶縁樹脂層１１とを覆うように絶縁樹脂層１１を積層する。なお、所望の層数の回路が形成された場合には、この工程は省略される。

【0038】

以上の工程を、所望の層数の回路が形成できるまで繰り返し行う（図４（ｇ））。

【0039】

所望の層数の回路を形成後、最外層にソルダーレジスト層１７を、塗布またはラミネートで形成する（図４（ｈ））。

【0040】

続いて、フォトリソグラフィーなどにより部分的にソルダーレジスト層１７を除去し、ソルダーレジスト層１７に開口部１８を形成する（図４（ｉ））。ソルダーレジスト層１７は、例えば、感光性のエポキシ系樹脂であり、無機フィラーを含有していても良い。ＵＶレーザーやＣＯ_２レーザーを照射し、フォトリソグラフィーなどによりソルダーレジスト層１７に開口部１８を形成する。なお、第一接続端子領域１０１のソルダーレジスト層１７の開口部１８の開口径は、第二接続端子領域１０２のソルダーレジスト層１７の開口部１８の開口径よりも小さい構成としてもよい。第一接続端子領域１０１における開口部１８の開口径と第二接続端子領域１０２における開口部１８の開口径は、適宜選択することが可能である。

【0041】

次に、ソルダーレジスト層１７の開口部１８内の第一接続パッド１４上および第二接続パッド１５上に、表面処理層１９を形成する（図４（ｊ））。

【0042】

次に、ソルダーレジスト層１８の開口部１８内の第一接続パッド１４上に、はんだバンプ２０を形成することで第一接続端子領域１０１を形成する（図５（ｋ））。はんだバンプ２０は、はんだペーストを用いる場合はスクリーン印刷で形成でき、はんだボールを用いる場合は、フラックスをスクリーン印刷後にボール振込にてはんだボールを搭載し、それぞれリフローにて溶融させて形成できる。また、第二接続パッド１５上にははんだバンプが形成されないように任意のレジストで覆うようにしておき、第一接続パッド１４上のはんだバンプ形成後に剥離をする。

【0043】

次に、新たなソルダーレジスト層１７ａとソルダーレジスト層１７ａの開口部１８ａを形成する（図５（ｍ））。別の言い方をすると、第一接続端子領域１０１のソルダーレジスト層１７は、第二接続端子領域１０２のソルダーレジスト層（ソルダーレジスト層１７およびソルダーレジスト層１７ａ）よりも薄い。また、第二接続端子領域１０２のソルダーレジスト層（ソルダーレジスト層１７およびソルダーレジスト層１７ａ）は、少なくとも２層以上のソルダーレジスト層を積層して得られ、かつ第一接続端子領域１０１のソルダーレジスト層１７の積層数よりも多い。更に第二接続パッド１５上にはんだバンプ２０を形成することで第二接続端子領域１０２を形成する(図５（ｎ）)。これにより、半導体装置実装面において、第一接続端子領域１０１と第二接続端子領域１０２を有する半導体装置実装用の配線基板１００を形成することができる。このような製造方法について別の言い方をすると、配線基板１００の製造において、ソルダーレジスト層１７ａ形成前の基板最外面の前面に第一接続端子領域１０１用のソルダーレジスト層１７とはんだバンプ２０を形成した後に、第二接続端子領域１０２のみ新たなソルダーレジスト層１７ａとはんだバンプ２０を形成して第二接続端子領域１０２を形成する。また上述のとおり、第一接続端子領域１０１および第二接続端子領域１０２は、ソルダーレジスト層およびはんだバンプを有する領域である。

【0044】

図６は、実装状態の一例を示す図である。配線基板１００に、少なくとも２つ以上の厚みを有する三次元積層半導体素子を実装してなる半導体装置を示す。ここでは、配線基板１００に３次元半導体素子５３（シリコンチップ）を実装した状態を示している。この３次元半導体素子５３は、複数の半導体素子をスタック（３次元実装）した場合や、１つの半導体素子の実装面内に段差が存在する場合などがあり、その電極端子は、はんだバンプ２０等の導電性材料を介して配線基板１００上の対応する第一接続端子２４および第二接続端子２５に電気的に接続されている（フリップチップ実装）。さらに、実装した３次元半導体素子５３と配線基板１００との間の空隙には、熱硬化性のエポキシ系樹脂等のアンダーフィル樹脂３５が充填されており、加熱硬化によって３次元半導体素子５３と配線基板１００との機械的な接合が確保されている。なお、製造工程において、３次元半導体素子５３を搭載する領域である単位領域がコア基板１０上に複数形成される場合がある。このような場合、単位領域ごとに個片化することによって、配線基板１００が形成される。

【0045】

第一接続端子領域１０１と第二接続端子領域１０２において、第一接続端子２４と第二接続端子２５に示されるように、はんだバンプの高さ、およびソルダーレジスト層の厚みがそれぞれ異なる。第一接続端子領域１０１のはんだバンプ２０は、第二接続端子領域１０２のはんだバンプ２０よりも高さが低い。

【0046】

ここでは、３次元半導体素子５３は、第一半導体素子５１上に第二半導体素子５２を実装した場合を示している。配線基板１００は、第一接続端子２４を介して、第二半導体素子５２と電気的に接続する。また、配線基板１００は、第二接続端子２５を介して、第一半導体素子５１と電気的に接続する。第一半導体素子５１および第二半導体素子５２は、直接的に接触して、電気的に接続する。
なお、３次元半導体素子５３は、第一半導体素子５１と第二半導体素子５２によって構成され、実装面に垂直な方向に対して段差が１段形成されているが、段差は２段以上であってもよい。すなわち、３次元半導体素子は、２種類以上の半導体素子を重ねて実装したものであってもよい。
また、ここでははんだバンプ２０の形状を柱状に記載しているが、形状はこれに限定されるものではない。実装後には円柱または樽状になる場合も考えられる。
また、第一半導体素子５１の厚みは第二半導体素子５２の厚みとは異なる場合が示されているが、第一半導体素子５１の厚みと第二半導体素子５２の厚みは適宜設定しうる。

【0047】

一方、３次元半導体素子５３の実装面側と反対側のソルダーレジスト層１７から露出するパッド部１６には、外部接続端子として用いられるはんだバンプ２０が３次元半導体素子５３実装後に形成される。このはんだバンプ２０を介して配線基板１００はマザーボード等に実装される。

【0048】

（第二接続端子領域の配置）
第二接続端子領域１０２の配置の例を図７～図１２に示す。図７～図１２は、本発明の第二接続端子領域の一例を示す説明図である。図７～図１２は、実装状態において、配線基板１００を半導体素子実装面側から見た図である。

【0049】

図７は、第二接続端子領域１０２が矩形の形状を有しており、配線基板１００の中央部分に配置される場合を示す。配線基板１００の周囲を形成する４つの辺のうち対抗する２辺の向きと同じ向きに、第二接続端子領域１０２が形成される。

【0050】

なお、配線基板１００における第二接続端子領域１０２以外の箇所については、第一接続端子領域１０１が含まれる。図８～図１２においても同様である。

【0051】

図８は、第二接続端子領域１０２が２つの領域に区分した形状を有する場合を示す。分割された第二接続端子領域１０２は、矩形の形状を有しており、矩形部分の面積は等しい。

【0052】

図９は、第二接続端子領域１０２が配線基板１００のおよそ半分の面積を占める場合を示す。

【0053】

図１０は、第二接続端子領域１０２が矩形の形状を有しており、配線基板１００の重心と重なる位置に形成される場合を示す。第二接続端子領域１０２は、配線基板１００の形の相似形を有している。

【0054】

図１１は、第二接続端子領域１０２が第一接続端子領域１０１を含む領域を囲むように形成される場合を示す。

【0055】

図１２は、第二接続端子領域１０２が２つの領域に区分した形状を有する場合を示す。２つの領域は矩形の形状であり、矩形の頂点を共有している。

【0056】

なお、図に示した第二接続端子領域１０２は一例であり、３次元半導体素子５３のサイズおよび形状によりこれら以外にも様々な領域を取りうる。例えば、配線基板１００の形状を正方形としているが、配線基板１００は正方形以外の形状を有する場合にも適用することが可能である。また、第一接続端子領域１０１と第二接続端子領域１０２の配置を交換してもよい。たとえば、図１０において、上面視にて内側にある接続端子領域を第一接続端子領域１０１とし、上面視にて外側にある接続端子領域を第二接続端子領域１０２としているが、外側を第一接続端子領域１０１とし、内側を第二接続端子領域１０２とすることも可能である。

【0057】

＜実施例１＞
実施例１では実施形態の第一接続端子２４および第二接続端子２５を形成した例について説明する。

【0058】

まず、銅張積層板（昭和電工マテリアル社製）上に層間絶縁樹脂（味の素社製）をラミネートし、ビア開口は形成せずに、過マンガン酸によるデスミアを実施した。

【0059】

次にデスミア後の層間絶縁樹脂上に無電解銅めっき層を形成した。無電解銅めっき層の上にドライフィルムレジスト（昭和電工マテリアル社製）をラミネート、露光、現像して、接続パッドパターンを形成した。電解銅めっき後にドライフィルムレジストを剥離し、電解銅めっきに覆われていない無電解銅めっき層をエッチングして直径約１８０μmの接続パッドを形成した。

【0060】

次に、銅表面を粗化液（メック社製）を用いて粗化処理する。粗化処理の後にドライフィルムソルダーレジスト（昭和電工マテリアル社製）を真空ラミネートし、直描露光機にて露光し、スプレー現像する。これにより、第一接続パッド部においてはソルダーレジスト層の開口部を形成し、第二接続パッド部においてはソルダーレジストを除去した。この時のソルダーレジスト層の開口部はボトムで直径約８０μmで形成した。

【0061】

次に、第一および第二接続パッド上にはんだボール（千住金属工業社製）を搭載し、リフローを行うことによって、第一および第二接続端子を形成した。はんだボールの直径は、例えば７０μｍが用いられる。

【0062】

完成した第一および第二接続端子の高さの差をレーザー干渉計を用いて測定した結果、第一接続端子および第二接続端子の間の差のうち最も大きいものは、約２５μmであった。

【0063】

（作用・効果）
第二接続端子領域１０２における第二接続端子２５の高さを第一接続端子領域１０１における第一接続端子２４の端子の高さよりも高くした配線基板１００とすることによって、半導体装置を配線基板１００に実装する場合、第一接続端子領域１０１に半導体装置を搭載したうえで、さらに、その半導体装置上に別の半導体装置を実装することが可能になる。このように、本開示の半導体装置実装用の配線基板によれば、三次元積層構造の設計自由度を高めることが可能となる。

【0064】

また、ソルダーレジスト層は、不要な部分にはんだば付着することを抑制する効果がある。第一接続端子２４および第二接続端子２５の間にはソルダーレジスト層が設けらえているため、ソルダーレジスト層がない場合と比較して、接続端子の間の間隔を小さくすることができ狭ピッチの接続端子のパターンを実現することが可能となる。例えば、ソルダーレジスト層がある場合、接続端子間の幅は４５μｍ～５０μｍの値とすることが可能である。一方、ソルダーレジスト層がない場合、接続端子間の幅は１００μｍ程の値となる。

【0065】

以上、本発明の実施の形態について説明したが、本開示は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

【0066】

＜他の態様＞
本発明の内容となり得る態様を以下に述べる、ただしこれに限られるものではない。
（態様１）
半導体装置実装用の配線基板であって、
半導体装置実装面において、第一接続端子領域と、第二接続端子領域を有し、
前記第一接続端子領域および前記第二接続端子領域は、ソルダーレジスト層および半田バンプを有する領域であり、
前記第一接続端子領域と前記第二接続端子領域において、はんだバンプの高さ、およびソルダーレジスト層の厚みがそれぞれ異なることを特徴とする配線基板。
（態様２）
前記第一接続端子領域のはんだバンプは、前記第二接続端子領域のはんだバンプよりも高さが低いを特徴とする態様１に記載の配線基板。
（態様３）
前記第一接続端子領域のソルダーレジスト層の開口径は、前記第二接続端子領域のソルダーレジスト層の開口径よりも小さいことを特徴とする態様１または２に記載の配線基板。
（態様４）
前記第一接続端子領域のソルダーレジスト層は、前記第二接続端子領域のソルダーレジスト層よりも薄いことを特徴とする態様１から３のいずれか１つに記載の配線基板。
（態様５）
前記第二接続端子領域のソルダーレジスト層は、少なくとも２層以上のソルダーレジスト層を積層して得られ、かつ前記第一接続端子領域のソルダーレジスト層の積層数よりも多いことを特徴とする態様１から４のいずれか１つに記載の配線基板。
（態様６）
上面視にて内側にある接続端子領域を前記第一接続端子領域とし、上面視にて外側にある接続端子領域を前記第二接続端子領域とすることを特徴とする態様１から５のうちのいずれか１つに記載の配線基板。
（態様７）
態様１～６に記載の前記配線基板に、少なくとも２つ以上の厚みを有する三次元半導体素子を実装してなる半導体装置。
（態様８）
態様１～６に記載の配線基板の製造方法であって、
前記配線基板の製造において、ソルダーレジスト層形成前の基板最外面の前面に第一接続端子領域用のソルダーレジスト層とはんだバンプを形成した後に、前記第二接続端子領域のみ新たなソルダーレジスト層とはんだバンプを形成して前記第二接続端子領域を形成する製造方法。

【符号の説明】

【0067】

１ コア樹脂
２ 銅箔
３ スルーホール
４ 穴埋め樹脂
６、１６ レジストパターン
８ ビア開口
１０ コア基板
１１ 絶縁樹脂層
１３、２３、３３ 導体層
１３ａ シード層
１３ｂ めっき層
１４ 第一接続パッド
１５ 第二接続パッド
１６ 接続パッド
１７、１７ａ ソルダーレジスト層
１８、１８ａ ソルダーレジスト層の開口部
１９ 表面処理層
２０ はんだバンプ
２３、３３ 導体層
２４ 第一接続端子
２５ 第二接続端子
２６ パッド部
３５ アンダーフィル樹脂
４３ パッド部
５１ 第一半導体素子
５２ 第二半導体素子
５３ ３次元半導体素子
１００ 配線基板
１０１ 第一接続端子領域
１０２ 第二接続端子領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】