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特開2024-160804ハイサイドゲートドライバ回路、モータドライバ回路、ハードディスク装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024160804
(43)【公開日】2024-11-15
(54)【発明の名称】ハイサイドゲートドライバ回路、モータドライバ回路、ハードディスク装置
(51)【国際特許分類】
H02M 1/08 20060101AFI20241108BHJP
H02M 7/48 20070101ALI20241108BHJP
H03K 17/06 20060101ALI20241108BHJP
【ＦＩ】
H02M1/08 A
H02M7/48 Z
H03K17/06
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023076191
(22)【出願日】2023-05-02
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】杉江 尚
【テーマコード（参考）】
5H740
5H770
5J055
【Ｆターム（参考）】
5H740BA12
5H740BB09
5H740BB10
5H740BC01
5H740BC02
5H740HH05
5H740JA01
5H740JB01
5H740KK01
5H770BA01
5H770DA03
5H770DA41
5J055AX05
5J055BX16
5J055CX07
5J055CX20
5J055DX09
5J055DX13
5J055DX22
5J055DX59
5J055DX72
5J055DX83
5J055EY01
5J055EY13
5J055EY21
5J055EZ03
5J055EZ04
5J055EZ20
5J055GX01
5J055GX04
(57)【要約】
【課題】ハイサイドトランジスタを正確に駆動できるハイサイドゲートドライバ回路を提供する。
【解決手段】ハイサイドゲートドライバ回路２００は、ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタＭＨを駆動する。第２レベルシフト回路２４０は、ハイサイドゲートドライバ回路２００の動作を規定するドライバ制御信号ＣＴＲＬを、ブートストラップ電圧ＶＢＳＴをハイレベルとする信号にレベルシフトアップする。第２レベルシフト回路２４０は、第１トランジスタＭ１１および第１抵抗Ｒ１１を含む。カレントミラー回路２４６の入力ノードはキャパシタＣ１１と接続され、キャパシタＣ１１に流れる電流を折り返して、第１トランジスタＭ１１のドレインに供給する。
【選択図】図２
【解決手段】ハイサイドゲートドライバ回路２００は、ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタＭＨを駆動する。第２レベルシフト回路２４０は、ハイサイドゲートドライバ回路２００の動作を規定するドライバ制御信号ＣＴＲＬを、ブートストラップ電圧ＶＢＳＴをハイレベルとする信号にレベルシフトアップする。第２レベルシフト回路２４０は、第１トランジスタＭ１１および第１抵抗Ｒ１１を含む。カレントミラー回路２４６の入力ノードはキャパシタＣ１１と接続され、キャパシタＣ１１に流れる電流を折り返して、第１トランジスタＭ１１のドレインに供給する。
【選択図】図２
【特許請求の範囲】
【請求項1】
ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動するハイサイドゲートドライバ回路であって、
前記ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号を、ブートストラップラインに発生するブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第１レベルシフト回路と、
前記ハイサイドゲートドライバ回路の動作を規定するドライバ制御信号を、前記ブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第２レベルシフト回路と、
前記第１レベルシフト回路の出力と、前記第２レベルシフト回路の出力と、を受け、前記ハイサイドトランジスタの状態を規定するプリドライバ制御信号を生成するハイサイドロジック回路と、
前記プリドライバ制御信号に応じて前記ハイサイドトランジスタを駆動するハイサイドプリドライバと、
を備え、
前記第２レベルシフト回路は、
ゲートに前記制御信号に応じた信号を受ける二重拡散型トランジスタである第１トランジスタと、
前記第１トランジスタのドレインと、前記ブートストラップラインの間に接続されたレシーバ回路と、
第１端が接地された第１キャパシタと、
前記ブートストラップラインと接続され、前記キャパシタの第２端が入力ノードと接続され、出力ノードが前記第１トランジスタの前記ドレインと接続されたカレントミラー回路と、
を含む、ハイサイドゲートドライバ回路。
前記ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号を、ブートストラップラインに発生するブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第１レベルシフト回路と、
前記ハイサイドゲートドライバ回路の動作を規定するドライバ制御信号を、前記ブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第２レベルシフト回路と、
前記第１レベルシフト回路の出力と、前記第２レベルシフト回路の出力と、を受け、前記ハイサイドトランジスタの状態を規定するプリドライバ制御信号を生成するハイサイドロジック回路と、
前記プリドライバ制御信号に応じて前記ハイサイドトランジスタを駆動するハイサイドプリドライバと、
を備え、
前記第２レベルシフト回路は、
ゲートに前記制御信号に応じた信号を受ける二重拡散型トランジスタである第１トランジスタと、
前記第１トランジスタのドレインと、前記ブートストラップラインの間に接続されたレシーバ回路と、
第１端が接地された第１キャパシタと、
前記ブートストラップラインと接続され、前記キャパシタの第２端が入力ノードと接続され、出力ノードが前記第１トランジスタの前記ドレインと接続されたカレントミラー回路と、
を含む、ハイサイドゲートドライバ回路。
【請求項2】
前記第２レベルシフト回路は、前記第１トランジスタのソースと接続された電流源をさらに含む、請求項１に記載のハイサイドゲートドライバ回路。
【請求項3】
前記キャパシタは、ＭＩＭ（金属－絶縁体－金属）容量である、請求項１または２に記載のハイサイドゲートドライバ回路。
【請求項4】
前記キャパシタは、ゲートソース間が接続された二重拡散トランジスタである第２トランジスタを含む、請求項１または２に記載のハイサイドゲートドライバ回路。
【請求項5】
前記レシーバ回路は、
第１端が前記ブートストラップラインと接続され、第２端が前記第１トランジスタのドレインと接続された第１抵抗と、
前記第１抵抗の前記第１トランジスタの前記ドレインの接続ノードの信号を受けるインバータと、
を含む、請求項１から４のいずれかに記載のハイサイドゲートドライバ回路。
第１端が前記ブートストラップラインと接続され、第２端が前記第１トランジスタのドレインと接続された第１抵抗と、
前記第１抵抗の前記第１トランジスタの前記ドレインの接続ノードの信号を受けるインバータと、
を含む、請求項１から４のいずれかに記載のハイサイドゲートドライバ回路。
【請求項6】
前記レシーバ回路は、
前記第１抵抗と並列に接続されたクランプ素子をさらに含む、請求項５に記載のハイサイドゲートドライバ回路。
前記第１抵抗と並列に接続されたクランプ素子をさらに含む、請求項５に記載のハイサイドゲートドライバ回路。
【請求項7】
前記インバータの上側電源端子は、前記ブートストラップラインと接続され、前記インバータの下側電源端子は、前記ブートストラップ電圧よりも所定電圧レベル低い定電圧ラインと接続された、請求項５または６に記載のハイサイドゲートドライバ回路。
【請求項8】
前記電流源は、
基準電流を生成する基準電流源と、
前記基準電流を折り返すカレントミラー回路と、
を含む、請求項２に記載のハイサイドゲートドライバ回路。
基準電流を生成する基準電流源と、
前記基準電流を折り返すカレントミラー回路と、
を含む、請求項２に記載のハイサイドゲートドライバ回路。
【請求項9】
モータドライバ回路であって、
駆動対象のモータと接続されるハイサイドトランジスタおよびローサイドトランジスタそれぞれのオン、オフを指示するハイサイド制御信号およびローサイド制御信号を生成するロジック回路と、
前記ハイサイド制御信号に応じて前記ハイサイドトランジスタを駆動する請求項１から８のいずれかに記載のハイサイドゲートドライバ回路と、
前記ローサイド制御信号に応じて前記ローサイドトランジスタを駆動するローサイドゲートドライバと、
を備える、モータドライバ回路。
駆動対象のモータと接続されるハイサイドトランジスタおよびローサイドトランジスタそれぞれのオン、オフを指示するハイサイド制御信号およびローサイド制御信号を生成するロジック回路と、
前記ハイサイド制御信号に応じて前記ハイサイドトランジスタを駆動する請求項１から８のいずれかに記載のハイサイドゲートドライバ回路と、
前記ローサイド制御信号に応じて前記ローサイドトランジスタを駆動するローサイドゲートドライバと、
を備える、モータドライバ回路。
【請求項10】
モータと、
前記モータを駆動する請求項９に記載のモータドライバ回路と、
を備える、ハードディスク装置。
前記モータを駆動する請求項９に記載のモータドライバ回路と、
を備える、ハードディスク装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ハイサイドトランジスタを駆動するハイサイドゲートドライバ回路に関する。
【背景技術】
【0002】
ＤＣ／ＤＣコンバータ、電力変換装置やモータ駆動回路などのさまざまなアプリケーションにおいて、パワートランジスタおよびその駆動回路（ゲート駆動回路）を含むスイッチング回路が用いられる。
【0003】
大電力のアプリケーションでは、ハイサイドトランジスタに、Ｎ型トランジスタ、すなわちＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＮＰＧ型バイポーラトランジスタ、ＩＧＢＴなどが利用される。このような構成では、ブートストラップ回路を利用して、ハイサイドトランジスタに印加される入力電圧よりも高いブートストラップ電圧が生成される。
【0004】
ハイサイドプリドライバ回路は、ブートストラップ電圧を利用して、ハイサイドトランジスタをターンオンする。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第７００１４６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ブートストラップ回路を利用したスイッチング回路では、ハイサイドゲートドライバ回路に対する制御信号の伝送経路に、レベルシフト回路（レベルシフトアップ回路）が設けられる。レベルシフト回路は、ブートストラップ電圧が発生するブートストラップラインと接続されるため、ブートストラップ電圧の変動の影響を受け、誤動作するおそれがある。
【0007】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ハイサイドトランジスタを正確に駆動できるハイサイドゲートドライバ回路の提供にある。
【課題を解決するための手段】
【0008】
本開示のある態様はハイサイドゲートドライバ回路に関する。ハイサイドゲートドライバ回路は、ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動する。ハイサイドゲートドライバ回路は、ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号を、ブートストラップラインに発生するブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第１レベルシフト回路と、ハイサイドゲートドライバ回路の動作を規定するドライバ制御信号を、ブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第２レベルシフト回路と、第１レベルシフト回路の出力と、第２レベルシフト回路の出力と、を受け、ハイサイドトランジスタの状態を規定するプリドライバ制御信号を生成するハイサイドロジック回路と、プリドライバ制御信号に応じてハイサイドトランジスタを駆動するハイサイドプリドライバと、を備える。第２レベルシフト回路は、ゲートに制御信号に応じた信号を受ける二重拡散型トランジスタである第１トランジスタと、第１トランジスタのドレインと、ブートストラップラインの間に接続されたレシーバ回路と、第１端が接地された第１キャパシタと、ブートストラップラインと接続され、キャパシタの第２端が入力ノードと接続され、出力ノードが第１トランジスタのドレインと接続されたカレントミラー回路と、を含む。
【0009】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【0010】
本開示のある態様によれば、ハイサイドトランジスタを確実に駆動できる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0013】
一実施形態に係るハイサイドゲートドライバ回路は、ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動する。ハイサイドゲートドライバ回路は、ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号を、ブートストラップラインに発生するブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第１レベルシフト回路と、ハイサイドゲートドライバ回路の動作を規定するドライバ制御信号を、ブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第２レベルシフト回路と、第１レベルシフト回路の出力と、第２レベルシフト回路の出力と、を受け、ハイサイドトランジスタの状態を規定するプリドライバ制御信号を生成するハイサイドロジック回路と、プリドライバ制御信号に応じてハイサイドトランジスタを駆動するハイサイドプリドライバと、を備える。第２レベルシフト回路は、ゲートに制御信号に応じた信号を受ける二重拡散型（ＤＭＯＳ：Double Diffusion Metal Oxide Semiconductor）トランジスタである第１トランジスタと、第１トランジスタのドレインと、ブートストラップラインの間に接続されたレシーバ回路と、第１端が接地された第１キャパシタと、ブートストラップラインと接続され、キャパシタの第２端が入力ノードと接続され、出力ノードが第１トランジスタのドレインと接続されたカレントミラー回路と、を含む。
【0014】
ＤＭＯＳトランジスタである第１トランジスタのドレイン接地間には、大きな寄生容量が存在する。ハイサイドトランジスタのスイッチング速度が速い場合、ブートストラップ電圧も、高速に遷移することになる。第１トランジスタがオフの状態では、第１トランジスタのドレイン電圧は、ブートストラップ電圧と等しいことが期待される。ところが、ブートストラップ電圧が高速に遷移すると、寄生容量の影響で第１トランジスタのドレイン電圧がブートストラップ電圧よりも低くなり、レシーバ回路が誤動作する。上記構成では、ブートストラップ電圧が上昇すると、第１キャパシタに電流が流れ込む。この電流がカレントミラー回路によって折り返されて、第１トランジスタのドレインに供給される。これにより、第１トランジスタのドレイン電圧をブートストラップ電圧に近いレベルに維持することができ、レシーバ回路の誤動作を防止できる。
【0015】
一実施形態において、第２レベルシフト回路は、第１トランジスタのソースと接続された電流源をさらに含んでもよい。これにより、第１トランジスタがオン状態における回路電流を、電流源によって制限することができ、消費電流の増加を抑制できる。
【0016】
一実施形態において、キャパシタは、ＭＩＭ（金属－絶縁体－金属）容量であってもよい。
【0017】
一実施形態において、キャパシタは、ゲートソース間が接続された二重拡散トランジスタである第２トランジスタを含んでもよい。
【0018】
一実施形態において、レシーバ回路は、第１端がブートストラップラインと接続され、第２端が第１トランジスタのドレインと接続された第１抵抗と、第１抵抗の第１トランジスタのドレインの接続ノードの信号を受けるインバータと、を含んでもよい。
【0019】
一実施形態において、レシーバ回路は、第１抵抗と並列に接続されたクランプ素子をさらに含んでもよい。第１トランジスタのドレインの電圧の変動範囲を制限することができる。
【0020】
一実施形態において、インバータの上側電源端子は、ブートストラップラインと接続され、インバータの下側電源端子は、ブートストラップ電圧よりも所定電圧レベル低い定電圧ラインと接続されてもよい。
【0021】
一実施形態に係るモータドライバ回路は、駆動対象のモータと接続されるハイサイドトランジスタおよびローサイドトランジスタそれぞれのオン、オフを指示するハイサイド制御信号およびローサイド制御信号を生成するロジック回路と、ハイサイド制御信号に応じてハイサイドトランジスタを駆動する上述のいずれかのハイサイドゲートドライバ回路と、ローサイド制御信号に応じてローサイドトランジスタを駆動するローサイドゲートドライバと、を備えてもよい。
【0022】
一実施形態に係るハードディスク装置は、モータと、モータを駆動する上述のいずれかのモータドライバ回路と、を備えてもよい。
【0023】
（実施形態）
以下、本発明を好適な実施形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、本発明を好適な実施形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【0024】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0025】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0026】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【0027】
図１は、実施形態に係るスイッチング回路１００の回路図である。スイッチング回路１００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ブートストラップキャパシタＣＢＳＴおよびゲートドライバ回路３００を備える。
【0028】
出力ライン１０４には図示しない負荷が接続される。負荷の種類は特に限定されないが、一般的にはインダクタ（コイル、リアクトル）やトランスの巻線などの誘導性負荷が接続される。
【0029】
ハイサイドトランジスタＭＨは、入力ライン１０２と出力ライン１０４の間に接続される。ローサイドトランジスタＭＬは、出力ライン１０４と接地ライン１０６の間に接続される。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬはいずれもＮ型（ＮチャンネルあるいはＮＰＮ型）であり、本実施形態では、ＭＯＳＦＥＴである。なおハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬの種類は特に限定されず、Ｓｉデバイスであってもよいし、ＧａＮやＳｉＣなどの化合物デバイスあるいはＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。なお、本実施形態では、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬは、ディスクリート部品であり、ゲートドライバ回路３００の外部に設けられているが、それらはゲートドライバ回路３００に集積化されてもよい。
【0030】
ゲートドライバ回路３００は、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを駆動し、以下の３つの状態を発生させる。
ロー出力状態φ１： ＭＨ＝ＯＦＦ，ＭＬ＝ＯＮ
ハイインピーダンス状態φ２： ＭＨ＝ＯＦＦ，ＭＬ＝ＯＦＦ
ハイ出力状態φ３： ＭＨ＝ＯＮ，ＭＬ＝ＯＦＦ
ロー出力状態φ１： ＭＨ＝ＯＦＦ，ＭＬ＝ＯＮ
ハイインピーダンス状態φ２： ＭＨ＝ＯＦＦ，ＭＬ＝ＯＦＦ
ハイ出力状態φ３： ＭＨ＝ＯＮ，ＭＬ＝ＯＦＦ
【0031】
ゲートドライバ回路３００は、ロジック回路３１０、ローサイドゲートドライバ回路３２０、ハイサイドゲートドライバ回路２００を備え、それらが半導体チップに集積化されたＩＣ（Integrated Circuit）である。
【0032】
ゲートドライバ回路３００のスイッチング（ＳＷ）ピンは、出力ライン１０４と接続され、ハイサイドゲート（ＨＧ）ピンは、ハイサイドトランジスタＭＨのゲートと接続され、ローサイドゲート（ＬＧ）ピンは、ローサイドトランジスタＭＬのゲートと接続される。またブートストラップ（ＢＳＴ）ピンとＳＷピンの間には、ブートストラップキャパシタＣＢＳＴが接続される。
【0033】
ロジック回路３１０は、ハイサイドトランジスタＭＨのオン、オフを指示するハイサイド制御信号ＨＧ＿ＣＮＴと、ローサイドトランジスタＭＬのオン、オフを指示するローサイド制御信号ＬＧ＿ＣＮＴを生成する。たとえば制御信号ＨＧ＿ＣＮＴ，ＬＧ＿ＣＮＴは、ハイがオン、ローがオフに対応付けられる。これらの制御信号ＨＧ＿ＣＮＴおよびＬＧ＿ＣＮＴの生成手法は、スイッチング回路１００の機能、アプリケーションごとに異なってよく、特に限定されるものでない。
【0034】
またロジック回路３１０は、ハイサイドゲートドライバ回路２００の動作状態を規定するドライバ制御信号ＣＴＲＬを生成する。ドライバ制御信号ＣＴＲＬの種類は特に限定されず、ハイサイドトランジスタＭＨのオン、オフ以外の情報を指定する信号である。本実施形態では、ドライバ制御信号ＣＴＲＬは、ハイサイドゲートドライバ回路２００のイネーブル信号ＥＮ＼であるものとする。＼は負論理を表す。
【0035】
つまり、ハイサイドゲートドライバ回路２００は、イネーブル信号ＥＮ＼がアサート（ここではローとする）のときに動作状態となり、ハイサイド制御信号ＨＧ＿ＣＴＬに応じてハイサイドトランジスタＭＨをスイッチングする。ハイサイドゲートドライバ回路２００は、イネーブル信号ＥＮがネゲート（ここではハイとする）のときに停止状態となり、ハイサイド制御信号ＨＧ＿ＣＴＬに応じてハイサイドトランジスタＭＨをスイッチングする。
【0036】
ブートストラップ回路を構成する整流素子Ｄ１のカソードは、ブートストラップライン３０２を介してＢＳＴピンと接続される。整流素子Ｄ１のアノードには、第１定電圧ＶＲＥＧ１が印加される。第１定電圧ＶＲＥＧ１は、ゲートドライバ回路３００の内部または外部の電源回路によって生成される。第１定電圧ＶＲＥＧ１は、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬのしきい値電圧Ｖｔｈ（ｇｓ）より高い電圧である。
【0037】
ローサイドゲートドライバ回路３２０は、ローサイド制御信号ＬＧ＿ＣＮＴにもとづいて、ローサイドトランジスタＭＬを駆動する。ローサイドゲートドライバ回路３２０の上側電源端子には、第１定電圧ＶＲＥＧ１が供給され、ローサイドゲートドライバ回路３２０の下側電源端子は接地ライン３０６と接続される。ローサイドゲートドライバ回路３２０は、ローサイド制御信号ＬＧ＿ＣＮＴがローサイドトランジスタＭＬのオンを指示するとき、ＬＧ端子に、ハイレベルＶＲＥＧ１であるゲート電圧ＶＬＧを発生し、ローサイド制御信号ＬＧ＿ＣＮＴがローサイドトランジスタＭＬのオフを指示するとき、ＬＧ端子に、ローレベル０Ｖであるゲート電圧ＶＬＧを発生する。
【0038】
ハイサイドゲートドライバ回路２００は、ハイサイド制御信号ＨＧ＿ＣＮＴおよびイネーブル信号ＥＮにもとづいて、ハイサイドトランジスタＭＨを駆動する。ハイサイドゲートドライバ回路２００は、ブートストラップライン３０２およびスイッチングライン３０４と接続される。スイッチングライン３０４は、ＳＷピンを介して、ハイサイドトランジスタＭＨのソースおよびローサイドトランジスタＭＬのドレインと接続される。スイッチング回路１００のスイッチング動作と連動して、スイッチングライン３０４には、ＶＩＮまたは０Ｖであるスイッチング電圧ＶＳＷが発生する。またブートストラップライン３０２には、ブートストラップ電圧ＶＢＳＴが発生する。
ＶＢＳＴ＝ＶＳＷ＋ＶＲＥＧ１－Ｖｆ
Ｖｆは整流素子Ｄ１の順方向電圧である。ＶＲＥＧ１－Ｖｆ＝ΔＶ１とすると、
ＶＢＳＴ＝ＶＳＷ＋ΔＶ１
となり、ブートストラップライン３０２には、スイッチング電圧ＶＳＷに対してΔＶ１高いブートストラップ電圧ＶＢＳＴが発生する。
ＶＢＳＴ＝ＶＳＷ＋ＶＲＥＧ１－Ｖｆ
Ｖｆは整流素子Ｄ１の順方向電圧である。ＶＲＥＧ１－Ｖｆ＝ΔＶ１とすると、
ＶＢＳＴ＝ＶＳＷ＋ΔＶ１
となり、ブートストラップライン３０２には、スイッチング電圧ＶＳＷに対してΔＶ１高いブートストラップ電圧ＶＢＳＴが発生する。
【0039】
ハイサイドゲートドライバ回路２００は、ハイサイド制御信号ＨＧ＿ＣＮＴがハイサイドトランジスタＭＨのオンを指示するとき、ＨＧ端子に、ハイレベルＶＢＳＴであるゲート電圧ＶＨＧを発生し、ハイサイド制御信号ＨＧ＿ＣＮＴがハイサイドトランジスタＭＨのオフを指示するとき、ＨＧ端子に、ローレベルＶＳＷであるゲート電圧ＶＨＧを発生する。
【0040】
ハイサイドゲートドライバ回路２００は、プリドライバ２１０、ハイサイドロジック回路２２０、第１レベルシフト回路２３０、第２レベルシフト回路２４０を備える。
【0041】
第１レベルシフト回路２３０は、ハイサイド制御信号ＨＧ＿ＣＮＴをレベルシフトアップし、レベルシフトされた制御信号（ＨＧ＿ＣＮＴ＿ＬＶＳ）を、ハイサイドロジック回路２２０に受け渡す。第２レベルシフト回路２４０は、イネーブル信号ＥＮをレベルシフトアップし、レベルシフト後のイネーブル信号（ＥＮ＿ＬＶＳ）を、ハイサイドロジック回路２２０に受け渡す。
【0042】
レベルシフト後の制御信号ＨＧ＿ＣＮＴ＿ＬＶＳ,ＥＮ＿ＬＶＳは、ブートストラップ電圧ＶＢＳＴをハイレベルとする電圧である。また制御信号ＨＧ＿ＣＮＴ＿ＬＶＳ，ＥＮ＿ＬＶＳのローレベルは、本実施形態では、第２定電圧ＶＲＥＧ２である。第２定電圧ＶＲＥＧ２は、ブートストラップ電圧ＶＢＳＴを基準として生成される電圧であり、ＶＲＥＧ２＝ＶＢＳＴ－ΔＶ２である。第２定電圧ＶＲＥＧ２が発生するラインを、第２定電圧ライン３０８と称する。なお、制御信号ＨＧ＿ＣＮＴ＿ＬＶＳ，ＥＮ＿ＬＶＳのローレベルを、スイッチング電圧ＶＳＷとしてもよい。
【0043】
ハイサイドロジック回路２２０は、イネーブル信号ＥＮ＿ＬＶＳおよびハイサイド制御信号ＨＧ＿ＣＮＴ＿ＬＶＳを受ける。ハイサイドロジック回路２２０は、イネーブル信号ＥＮ＿ＬＶＳがアサートレベルであるとき、イネーブル状態となり、ハイサイド制御信号ＨＧ＿ＣＮＴ＿ＬＶＳにもとづくプリドライバ制御信号ＨＧ＿ＯＵＴを出力する。
【0044】
ハイサイドロジック回路２２０は、イネーブル信号ＥＮ＿ＬＶＳがネゲートレベルであるとき、ディセーブル状態となり、プリドライバ制御信号ＨＧ＿ＯＵＴを、プリドライバ２１０の出力がハイインピーダンスとなるように設定する。
【0045】
プリドライバ２１０の上側電源端子は、ブートストラップライン３０２と接続され、プリドライバ２１０の下側電源端子は、スイッチングライン３０４と接続される。プリドライバ２１０は、プリドライバ制御信号ＨＧ＿ＯＵＴにもとづいてＨＧピンにゲート電圧ＶＨＧを発生する。
【0046】
以上がスイッチング回路１００の全体構成である。続いて、第２レベルシフト回路２４０の構成について説明する。
【0047】
図２は、ハイサイドゲートドライバ回路２００の回路図である。ハイサイドゲートドライバ回路２００は、プリドライバ２１０、ハイサイドロジック回路２２０、第１レベルシフト回路２３０、第２レベルシフト回路２４０を備える。
【0048】
第２レベルシフト回路２４０は、第１トランジスタＭ１１、電流源２４２、レシーバ回路２４４、第１キャパシタＣ１１、カレントミラー回路２４６を備える。
【0049】
第１トランジスタＭ１１は、二重拡散型（ＤＭＯＳ）トランジスタであり、そのゲートに、ドライバ制御信号ＣＴＲＬ（イネーブル信号ＥＮ＼）を受ける。ドライバ制御信号ＣＴＲＬがハイのとき、第１トランジスタＭ１１はオンとなり、ドライバ制御信号ＣＴＲＬがローのとき、第１トランジスタＭ１１はオフとなる。
【0050】
電流源２４２は、第１トランジスタＭ１１のソースと接続される。電流源２４２は第１電流Ｉ１を発生し、第１トランジスタＭ１１がオンのときに、ブートストラップライン３０２から接地に流れる電流を制限する。これにより第２レベルシフト回路２４０の消費電力が削減される。
【0051】
第１トランジスタＭ１１は、オープンドレイン型のトランスミッタ回路と把握することができる。レシーバ回路２４４は、ブートストラップライン３０２と第１トランジスタＭ１１のドレインの間に接続される。レシーバ回路２４４は、第１トランジスタＭ１１であるトランスミッタ回路の出力信号を受信する。第１トランジスタＭ１１のドレインをノードＡと称する。
【0052】
第１キャパシタＣ１１は、第１端が接地される。カレントミラー回路２４６は、ブートストラップライン３０２と接続される。カレントミラー回路２４６の入力ノードは、キャパシタＣ１１の第２端と接続され、出力ノードは、第１トランジスタＭ１１のドレイン（ノードＡ）と接続される。
【0053】
図３は、一実施例に係る第２レベルシフト回路２４０Ａの回路図である。電流源２４２は、基準電流源２５０と、ＮＭＯＳトランジスタＭ３１，Ｍ３２からなるカレントミラー回路２５２と、を含む。カレントミラー回路２５２は、基準電流源２５０が生成する基準電流ＩＲＥＦを折り返し、第１電流Ｉ１を出力する。
【0054】
第１キャパシタＣ１１は、ＭＩＭ（金属－絶縁体－金属）容量である。第１キャパシタＣ１１は、拡散容量であってもよい。
【0055】
カレントミラー回路２４６は、ＰＭＯＳトランジスタＭ２１，Ｍ２２を含む。第１キャパシタＣ１１に流れ込む第２電流Ｉ２が、カレントミラー回路２４６によって折り返され、第２電流Ｉ２に比例する第３電流Ｉ３が第１トランジスタＭ１１のドレインに供給される。
【0056】
レシーバ回路２４４は、第１抵抗Ｒ１１、クランプ素子２５４、インバータ２５６を含む。第１抵抗Ｒ１１は、ブートストラップライン３０２と第１トランジスタＭ１１のドレインの間に接続され、プルアップ抵抗として機能する。クランプ素子２５４は、第１トランジスタＭ１１のドレインの電圧が、ブートストラップ電圧ＶＢＳＴを基準とするクランプレベルより低くならないようにクランプする。たとえばクランプ素子２５４は、ツェナーダイオードを用いてもよいし、その他の素子を用いてもよい。
【0057】
インバータ２５６は、上側電源端子がブートストラップライン３０２と接続され、下側電源端子が第２定電圧ライン３０８と接続される。インバータ２５６をはじめとする回路要素はＣＭＯＳ構造を有しており、上側電源端子とは、その内部のＰＭＯＳトランジスタのソースに対応し、下側電源端子とは、その内部のＮＭＯＳトランジスタのソースに対応する。インバータ２５６の入力ノードは、第１トランジスタＭ１１のドレインと接続される。
【0058】
以上が第２レベルシフト回路２４０Ａの構成例である。続いてハイサイドゲートドライバ回路２００の動作を説明する。
【0059】
図４は、ハイサイドゲートドライバ回路２００の動作を説明する図である。イネーブル信号ＥＮ＼はローであり、ハイサイドゲートドライバ回路２００はイネーブル状態となっている。
【0060】
時刻ｔ１より前、ハイサイド制御信号ＨＧ＿ＣＮＴがロー、ローサイド制御信号ＬＧ＿ＣＮＴがハイであり、ハイサイドトランジスタＭＨはオフ、ローサイドトランジスタＭＬはオンとなっている。このときスイッチング電圧ＶＳＷは０Ｖである。
【0061】
時刻ｔ１に、ローサイド制御信号ＬＧ＿ＣＮＴがローとなると、ローサイドトランジスタＭＬがターンオフする。
【0062】
続いて、時刻ｔ２に、ハイサイド制御信号ＨＧ＿ＣＮＴがハイとなると、ハイサイドトランジスタＭＨがターンオンする。これにより、スイッチング電圧ＶＳＷが入力電圧ＶＩＮに向かって上昇する。スイッチング電圧ＶＳＷが上昇すると、ブートストラップ電圧ＶＢＳＴもそれに追従して上昇する。
ＶＢＳＴ＝ＶＳＷ＋ΔＶ１
ＶＢＳＴ＝ＶＳＷ＋ΔＶ１
【0063】
このようにハイサイドトランジスタＭＨのスイッチングに応じて、ブートストラップ電圧ＶＢＳＴは急峻に変動する。ブートストラップ電圧ＶＢＳＴの急峻な変動は、第２レベルシフト回路２４０の動作に影響を与える。この影響を、比較技術を参照して説明する。
【0064】
図５は、比較技術に係る第２レベルシフト回路２４０Ｒの回路図である。第２レベルシフト回路２４０Ｒは、図２の第２レベルシフト回路２４０Ａから、第１キャパシタＣ１１およびカレントミラー回路２４６を省略したものである。
【0065】
本発明者は、図５の第２レベルシフト回路２４０Ｒについて検討した結果、以下の課題を認識するに至った。
【0066】
図６は、図５の第２レベルシフト回路２４０Ｒの動作を説明する図である。図４で説明した動作において、ドライバ制御信号ＣＴＲＬ（イネーブル信号ＥＮ＼）はローであるから、第１トランジスタＭ１１はオフ状態である。このとき、第１抵抗Ｒ１１には電流が流れない。したがって、ブートストラップ電圧ＶＢＳＴの変動が無ければ、ノードＡの電位ＶＡはブートストラップ電圧ＶＢＳＴと等しい。
【0067】
ハイサイドトランジスタＭＨのターンオンにともなって、ブートストラップ電圧ＶＢＳＴが、０Ｖから跳ね上がるときにも、ブートストラップ電圧ＶＢＳＴとノードＡの電圧ＶＡの電位差はゼロでなければならない。ところが、ノードＡの寄生容量Ｃｐが大きいと、ノードＡの上昇がブートストラップ電圧ＶＢＳＴに対して遅れることとなる。この寄生容量Ｃｐは、第１トランジスタＭ１１であるＤＭＯＳトランジスタの容量が支配的である。
【0068】
その結果、ブートストラップライン３０２とノードＡの間に電位差が生ずる。この電位差がインバータ２５６のしきい値電圧ＶＴＨより大きくなると、インバータ２５６の入力がローと誤判定され、インバータ２５６の出力、つまりレベルシフト後のイネーブル信号ＥＮ＿ＬＶＳが反転する。これにより、ハイサイドロジック回路２２０がディセーブル状態となり、誤動作を引き起こす。
【0069】
これが第２レベルシフト回路２４０Ｒにおいて発生する問題である。この問題は、以下で説明するように、実施形態に係る第２レベルシフト回路２４０によって解決される。
【0070】
【0071】
時刻ｔ２にハイサイドトランジスタＭＨがターンオンすると、ブートストラップ電圧ＶＢＳＴが上昇する。このとき、第１キャパシタＣ１１に対して、電流Ｉ２が流れる。この電流Ｉ２が、カレントミラー回路２４６によって折り返され、電流Ｉ３がノードＡに供給される。この電流Ｉ３が供給されることにより、ノードＡの寄生容量Ｃｐが充電され、ノードＡの電圧ＶＡが、比較技術に比べて高速に上昇する。
【0072】
これにより、ブートストラップ電圧ＶＢＳＴと電圧ＶＡの差が、比較技術に比べて小さくなる。その結果、インバータ２５６の出力ＥＮ＿ＬＶＳはローを維持し、誤動作を防止することができる。
【0073】
続いて第２レベルシフト回路２４０の変形例を説明する。
【0074】
（変形例１）
図８は、変形例１に係る第２レベルシフト回路２４０Ｂの回路図である。この変形例において、カレントミラー回路２４６の入力側には、ゲートドレイン間が結線されたＤＭＯＳトランジスタＭ１２が接続されており、ＤＭＯＳトランジスタＭ１２の寄生容量が、第１キャパシタＣ１１として機能する。
図８は、変形例１に係る第２レベルシフト回路２４０Ｂの回路図である。この変形例において、カレントミラー回路２４６の入力側には、ゲートドレイン間が結線されたＤＭＯＳトランジスタＭ１２が接続されており、ＤＭＯＳトランジスタＭ１２の寄生容量が、第１キャパシタＣ１１として機能する。
【0075】
（変形例２）
図２の電流源２４２は省略してもよい。
図２の電流源２４２は省略してもよい。
【0076】
（変形例３）
レシーバ回路２４４の構成は、プルアップ抵抗とインバータの組み合わせには限定されない。たとえばレシーバ回路２４４は、クロスカップルされたＰＭＯＳトランジスタのペアを含むラッチ回路であってもよい。
レシーバ回路２４４の構成は、プルアップ抵抗とインバータの組み合わせには限定されない。たとえばレシーバ回路２４４は、クロスカップルされたＰＭＯＳトランジスタのペアを含むラッチ回路であってもよい。
【0077】
（変形例４）
図２の第２レベルシフト回路２４０は、１個のドライバ制御信号ＣＴＲＬのハイとローによって、二値の信号を伝送したが、本開示は、それに限定されない。たとえばハイサイドゲートドライバ回路２００は、２個の第２レベルシフト回路２４０を含む。ロジック回路３１０は、セットパルスとリセットパルスを発生してもよい。セットパルスは、一方の第２レベルシフト回路２４０の第１トランジスタＭ１１のゲートに入力される。リセットパルスは、他方の第２レベルシフト回路２４０の第１トランジスタＭ１１のゲートに入力される。２個の第２レベルシフト回路２４０により、セットパルスおよびリセットパルスを、ハイサイドロジック回路２２０に伝送する。ハイサイドロジック回路２２０には、ＳＲフリップフロップ（ラッチ）が設けられており、セットパルスとリセットパルスが二値の信号に変換される。
図２の第２レベルシフト回路２４０は、１個のドライバ制御信号ＣＴＲＬのハイとローによって、二値の信号を伝送したが、本開示は、それに限定されない。たとえばハイサイドゲートドライバ回路２００は、２個の第２レベルシフト回路２４０を含む。ロジック回路３１０は、セットパルスとリセットパルスを発生してもよい。セットパルスは、一方の第２レベルシフト回路２４０の第１トランジスタＭ１１のゲートに入力される。リセットパルスは、他方の第２レベルシフト回路２４０の第１トランジスタＭ１１のゲートに入力される。２個の第２レベルシフト回路２４０により、セットパルスおよびリセットパルスを、ハイサイドロジック回路２２０に伝送する。ハイサイドロジック回路２２０には、ＳＲフリップフロップ（ラッチ）が設けられており、セットパルスとリセットパルスが二値の信号に変換される。
【0078】
（用途）
ゲートドライバ回路３００は、モータドライバ回路に利用することができる。図９は、モータドライバ回路７００の回路図である。モータドライバ回路７００は、３相ＤＣモータ７０１を駆動する。
ゲートドライバ回路３００は、モータドライバ回路に利用することができる。図９は、モータドライバ回路７００の回路図である。モータドライバ回路７００は、３相ＤＣモータ７０１を駆動する。
【0079】
モータドライバ回路７００は、三相インバータ７１０およびモータドライバＩＣ６００を備える。三相インバータ７１０は、Ｕ相、Ｖ相、Ｗ相のレグを含み、各レグは、ハイサイドトランジスタおよびローサイドトランジスタを含んでいる。
【0080】
モータドライバＩＣ６００は、Ｕ相、Ｖ相、Ｗ相のゲートドライバ回路６２０Ｕ，６２０Ｖ，６２０Ｗを含む。各ゲートドライバ回路６２０は上述のゲートドライバ回路３００に対応しており、ハイサイドゲートドライバ回路２００と、ローサイドゲートドライバ回路３２０を含む。
【0081】
図１０は、図９のモータドライバ回路７００を備えるハードディスク装置９００を示す図である。ハードディスク装置９００は、プラッタ９０２、スイングアーム９０４、ヘッド９０６、スピンドルモータ９１０、シークモータ９１２、モータドライバ回路９２０を備える。モータドライバ回路９２０は、スピンドルモータ９１０やシークモータ９１２を駆動する。
【0082】
スピンドルモータ９１０は、三相ブラシレスＤＣモータである。図９のモータドライバＩＣ６００は、モータドライバ回路９２０内の、スピンドルモータ９１０を駆動する部分として利用することができる。
【0083】
なお、モータドライバ回路の用途は、スピンドルモータの駆動には限定されず、ファンモータなどの駆動にも利用できる。また駆動対象のモータは３相に限定されず、単相モータにも適用できる。
【0084】
また、ゲートドライバ回路３００の用途はモータドライバ回路に限定されず、ＤＣ／ＤＣコンバータなどその他の回路にも利用することができる。
【0085】
実施形態にもとづき、具体的な語句を用いて本発明を説明したが、実施形態は、本発明の原理、応用を示しているにすぎず、実施形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【0086】
(付記)
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0087】
（項目１）
ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動するハイサイドゲートドライバ回路であって、
前記ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号を、ブートストラップラインに発生するブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第１レベルシフト回路と、
前記ハイサイドゲートドライバ回路の動作を規定するドライバ制御信号を、前記ブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第２レベルシフト回路と、
前記第１レベルシフト回路の出力と、前記第２レベルシフト回路の出力と、を受け、前記ハイサイドトランジスタの状態を規定するプリドライバ制御信号を生成するハイサイドロジック回路と、
前記プリドライバ制御信号に応じて前記ハイサイドトランジスタを駆動するハイサイドプリドライバと、
を備え、
前記第２レベルシフト回路は、
ゲートに前記制御信号に応じた信号を受ける二重拡散型トランジスタである第１トランジスタと、
前記第１トランジスタのドレインと、前記ブートストラップラインの間に接続されたレシーバ回路と、
第１端が接地された第１キャパシタと、
前記ブートストラップラインと接続され、前記キャパシタの第２端が入力ノードと接続され、出力ノードが前記第１トランジスタの前記ドレインと接続されたカレントミラー回路と、
を含む、ハイサイドゲートドライバ回路。
ＮチャンネルまたはＮＰＮ型のハイサイドトランジスタを駆動するハイサイドゲートドライバ回路であって、
前記ハイサイドトランジスタのオン、オフを指示するハイサイド制御信号を、ブートストラップラインに発生するブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第１レベルシフト回路と、
前記ハイサイドゲートドライバ回路の動作を規定するドライバ制御信号を、前記ブートストラップ電圧をハイレベルとする信号にレベルシフトアップする第２レベルシフト回路と、
前記第１レベルシフト回路の出力と、前記第２レベルシフト回路の出力と、を受け、前記ハイサイドトランジスタの状態を規定するプリドライバ制御信号を生成するハイサイドロジック回路と、
前記プリドライバ制御信号に応じて前記ハイサイドトランジスタを駆動するハイサイドプリドライバと、
を備え、
前記第２レベルシフト回路は、
ゲートに前記制御信号に応じた信号を受ける二重拡散型トランジスタである第１トランジスタと、
前記第１トランジスタのドレインと、前記ブートストラップラインの間に接続されたレシーバ回路と、
第１端が接地された第１キャパシタと、
前記ブートストラップラインと接続され、前記キャパシタの第２端が入力ノードと接続され、出力ノードが前記第１トランジスタの前記ドレインと接続されたカレントミラー回路と、
を含む、ハイサイドゲートドライバ回路。
【0088】
（項目２）
前記第２レベルシフト回路は、前記第１トランジスタのソースと接続された電流源をさらに含む、項目１に記載のハイサイドゲートドライバ回路。
前記第２レベルシフト回路は、前記第１トランジスタのソースと接続された電流源をさらに含む、項目１に記載のハイサイドゲートドライバ回路。
【0089】
（項目３）
前記キャパシタは、ＭＩＭ（金属－絶縁体－金属）容量である、項目１または２に記載のハイサイドゲートドライバ回路。
前記キャパシタは、ＭＩＭ（金属－絶縁体－金属）容量である、項目１または２に記載のハイサイドゲートドライバ回路。
【0090】
（項目４）
前記キャパシタは、ゲートソース間が接続された二重拡散トランジスタである第２トランジスタを含む、項目１または２に記載のハイサイドゲートドライバ回路。
前記キャパシタは、ゲートソース間が接続された二重拡散トランジスタである第２トランジスタを含む、項目１または２に記載のハイサイドゲートドライバ回路。
【0091】
（項目５）
前記レシーバ回路は、
第１端が前記ブートストラップラインと接続され、第２端が前記第１トランジスタのドレインと接続された第１抵抗と、
前記第１抵抗の前記第１トランジスタの前記ドレインの接続ノードの信号を受けるインバータと、
を含む、項目１から４のいずれかに記載のハイサイドゲートドライバ回路。
前記レシーバ回路は、
第１端が前記ブートストラップラインと接続され、第２端が前記第１トランジスタのドレインと接続された第１抵抗と、
前記第１抵抗の前記第１トランジスタの前記ドレインの接続ノードの信号を受けるインバータと、
を含む、項目１から４のいずれかに記載のハイサイドゲートドライバ回路。
【0092】
（項目６）
前記レシーバ回路は、
前記第１抵抗と並列に接続されたクランプ素子をさらに含む、項目５に記載のハイサイドゲートドライバ回路。
前記レシーバ回路は、
前記第１抵抗と並列に接続されたクランプ素子をさらに含む、項目５に記載のハイサイドゲートドライバ回路。
【0093】
（項目７）
前記インバータの上側電源端子は、前記ブートストラップラインと接続され、前記インバータの下側電源端子は、前記ブートストラップ電圧よりも所定電圧レベル低い定電圧ラインと接続された、項目５または６に記載のハイサイドゲートドライバ回路。
前記インバータの上側電源端子は、前記ブートストラップラインと接続され、前記インバータの下側電源端子は、前記ブートストラップ電圧よりも所定電圧レベル低い定電圧ラインと接続された、項目５または６に記載のハイサイドゲートドライバ回路。
【0094】
（項目８）
前記電流源は、
基準電流を生成する基準電流源と、
前記基準電流を折り返すカレントミラー回路と、
を含む、項目２に記載のハイサイドゲートドライバ回路。
前記電流源は、
基準電流を生成する基準電流源と、
前記基準電流を折り返すカレントミラー回路と、
を含む、項目２に記載のハイサイドゲートドライバ回路。
【0095】
（項目９）
モータドライバ回路であって、
駆動対象のモータと接続されるハイサイドトランジスタおよびローサイドトランジスタそれぞれのオン、オフを指示するハイサイド制御信号およびローサイド制御信号を生成するロジック回路と、
前記ハイサイド制御信号に応じて前記ハイサイドトランジスタを駆動する項目１から８のいずれかに記載のハイサイドゲートドライバ回路と、
前記ローサイド制御信号に応じて前記ローサイドトランジスタを駆動するローサイドゲートドライバと、
を備える、モータドライバ回路。
モータドライバ回路であって、
駆動対象のモータと接続されるハイサイドトランジスタおよびローサイドトランジスタそれぞれのオン、オフを指示するハイサイド制御信号およびローサイド制御信号を生成するロジック回路と、
前記ハイサイド制御信号に応じて前記ハイサイドトランジスタを駆動する項目１から８のいずれかに記載のハイサイドゲートドライバ回路と、
前記ローサイド制御信号に応じて前記ローサイドトランジスタを駆動するローサイドゲートドライバと、
を備える、モータドライバ回路。
【0096】
（項目１０）
モータと、
前記モータを駆動する項目９に記載のモータドライバ回路と、
を備える、ハードディスク装置。
モータと、
前記モータを駆動する項目９に記載のモータドライバ回路と、
を備える、ハードディスク装置。
【符号の説明】
【0097】
１００ スイッチング回路
１０２ 入力ライン
１０４ 出力ライン
１０６ 接地ライン
３００ ゲートドライバ回路
３０２ ブートストラップライン
３０４ スイッチングライン
３０６ 接地ライン
３１０ ロジック回路
３２０ ローサイドゲートドライバ回路
２００ ハイサイドゲートドライバ回路
２１０ プリドライバ
２２０ ハイサイドロジック回路
２３０ 第１レベルシフト回路
２４０ 第２レベルシフト回路
Ｍ１１ 第１トランジスタ
２４２ 電流源
２４４ レシーバ回路
２４６ カレントミラー回路
２５０ 基準電流源
２５２ カレントミラー回路
２５４ クランプ素子
２５６ インバータ
Ｃ１１ 第１キャパシタ
Ｒ１１ 第１抵抗
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
１０２ 入力ライン
１０４ 出力ライン
１０６ 接地ライン
３００ ゲートドライバ回路
３０２ ブートストラップライン
３０４ スイッチングライン
３０６ 接地ライン
３１０ ロジック回路
３２０ ローサイドゲートドライバ回路
２００ ハイサイドゲートドライバ回路
２１０ プリドライバ
２２０ ハイサイドロジック回路
２３０ 第１レベルシフト回路
２４０ 第２レベルシフト回路
Ｍ１１ 第１トランジスタ
２４２ 電流源
２４４ レシーバ回路
２４６ カレントミラー回路
２５０ 基準電流源
２５２ カレントミラー回路
２５４ クランプ素子
２５６ インバータ
Ｃ１１ 第１キャパシタ
Ｒ１１ 第１抵抗
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】