(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024160850
(43)【公開日】2024-11-15
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20241108BHJP
H01L 29/06 20060101ALI20241108BHJP
H01L 21/336 20060101ALI20241108BHJP
H01L 29/12 20060101ALI20241108BHJP
H01L 29/739 20060101ALI20241108BHJP
【ＦＩ】
H01L29/78 652M
H01L29/78 652F
H01L29/78 652S
H01L29/78 653C
H01L29/78 652P
H01L29/06 301V
H01L29/06 301G
H01L29/78 652Q
H01L29/78 658F
H01L29/78 652T
H01L29/78 655A
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023076310
(22)【出願日】2023-05-02
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】西村 武義
(57)【要約】
【課題】半導体素子の表面電極抵抗を低減できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置７０は、第１導電型の半導体基板１と、第１導電型のドリフト層２と、第２導電型のベース層５と、第１導電型のソース領域６と、ゲート絶縁膜７と、ゲート電極８と、層間絶縁膜９と、コンタクトホール１６と、おもて面電極１０と、を備える。おもて面電極１０は、層間絶縁膜９上の下部電極１０ａと、下部電極１０ａ上の上部電極１０ｂとから構成され、上部電極１０ｂは第１方向と垂直な第２方向に凹部１９を有する。
【選択図】図１
【解決手段】半導体装置７０は、第１導電型の半導体基板１と、第１導電型のドリフト層２と、第２導電型のベース層５と、第１導電型のソース領域６と、ゲート絶縁膜７と、ゲート電極８と、層間絶縁膜９と、コンタクトホール１６と、おもて面電極１０と、を備える。おもて面電極１０は、層間絶縁膜９上の下部電極１０ａと、下部電極１０ａ上の上部電極１０ｂとから構成され、上部電極１０ｂは第１方向と垂直な第２方向に凹部１９を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１導電型の半導体基板と、
前記半導体基板の第１主面上に設けられた第１導電型のドリフト層と、
前記ドリフト層の表面層に設けられた第２導電型のベース層と、
前記ベース層の表面層に選択的に設けられた第１導電型のソース領域と、
前記ベース層および前記ソース領域の表面にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース領域および前記ゲート電極を覆う層間絶縁膜と、
前記ソース領域の表面上の前記層間絶縁膜に設けられた、第１方向に長手方向をもつコンタクトホールと、
前記層間絶縁膜上に設けられたおもて面電極と、
を備え、
前記おもて面電極は、前記層間絶縁膜上の下部電極と、前記下部電極上の上部電極とから構成され、前記上部電極は前記第１方向と垂直な第２方向に延在する凹部を有することを特徴とする半導体装置。
前記半導体基板の第１主面上に設けられた第１導電型のドリフト層と、
前記ドリフト層の表面層に設けられた第２導電型のベース層と、
前記ベース層の表面層に選択的に設けられた第１導電型のソース領域と、
前記ベース層および前記ソース領域の表面にゲート絶縁膜を介して設けられたゲート電極と、
前記ソース領域および前記ゲート電極を覆う層間絶縁膜と、
前記ソース領域の表面上の前記層間絶縁膜に設けられた、第１方向に長手方向をもつコンタクトホールと、
前記層間絶縁膜上に設けられたおもて面電極と、
を備え、
前記おもて面電極は、前記層間絶縁膜上の下部電極と、前記下部電極上の上部電極とから構成され、前記上部電極は前記第１方向と垂直な第２方向に延在する凹部を有することを特徴とする半導体装置。
【請求項2】
前記上部電極は、前記第２方向に長手方向をもつストライプ状であることを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記コンタクトホールは、前記第１方向に長手方向をもつストライプ状であることを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記おもて面電極と接続される導電性のワイヤをさらに備え、
前記ワイヤの接続方向は、前記第１方向であることを特徴とする請求項１に記載の半導体装置。
前記ワイヤの接続方向は、前記第１方向であることを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記凹部の短辺方向の幅が、前記ワイヤの径よりも小さいことを特徴とする請求項４に記載の半導体装置。
【請求項6】
前記下部電極の、前記上部電極と接する面は、前記層間絶縁膜の表面よりも平坦であることを特徴とする請求項１に記載の半導体装置。
【請求項7】
前記下部電極は、Ａｌ－ＳｉまたはＡｌ－Ｓｉ－Ｃｕ、Ａｌ－Ｃｕで形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項8】
前記上部電極は、Ａｌ、Ａｌ－ＳｉまたはＡｌ－Ｓｉ－Ｃｕ、Ａｌ－Ｃｕ、Ａｌ、Ｃｕで形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項9】
前記凹部は、前記上部電極の、前記下部電極と接する面に設けられており、
前記凹部は、絶縁膜で埋められていることを特徴とする請求項１に記載の半導体装置。
前記凹部は、絶縁膜で埋められていることを特徴とする請求項１に記載の半導体装置。
【請求項10】
前記絶縁膜上の前記上部電極の厚さは、隣り合う前記絶縁膜間の距離の０．５倍以上５倍以下であることを特徴とする請求項９に記載の半導体装置。
【請求項11】
前記絶縁膜は、無機ＳｉＯ2、ＳｉＮまたは有機ポリイミド樹脂で形成されていることを特徴とする請求項９に記載の半導体装置。
【請求項12】
第１導電型の半導体基板の第１主面上に第１導電型のドリフト層を形成する第１工程と、
前記ドリフト層の表面層に第２導電型のベース層を形成する第２工程と、
前記ベース層の表面層に選択的に第１導電型のソース領域を形成する第３工程と、
前記ベース層および前記ソース領域の表面にゲート絶縁膜を介してゲート電極を形成する第４工程と、
前記ソース領域および前記ゲート電極を覆う層間絶縁膜を形成する第５工程と、
前記ソース領域の表面上の前記層間絶縁膜に、第１方向に長手方向をもつコンタクトホールを形成する第６工程と、
前記層間絶縁膜上におもて面電極を形成する第７工程と、
を含み、
前記第７工程は、
前記層間絶縁膜上に下部電極を形成する工程と、
前記下部電極上に、前記第１方向と垂直な第２方向に延在する凹部を有する上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
前記ドリフト層の表面層に第２導電型のベース層を形成する第２工程と、
前記ベース層の表面層に選択的に第１導電型のソース領域を形成する第３工程と、
前記ベース層および前記ソース領域の表面にゲート絶縁膜を介してゲート電極を形成する第４工程と、
前記ソース領域および前記ゲート電極を覆う層間絶縁膜を形成する第５工程と、
前記ソース領域の表面上の前記層間絶縁膜に、第１方向に長手方向をもつコンタクトホールを形成する第６工程と、
前記層間絶縁膜上におもて面電極を形成する第７工程と、
を含み、
前記第７工程は、
前記層間絶縁膜上に下部電極を形成する工程と、
前記下部電極上に、前記第１方向と垂直な第２方向に延在する凹部を有する上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項13】
前記第７工程は、
前記層間絶縁膜上に前記下部電極を形成する工程と、
前記下部電極上にレジストを形成する工程と、
前記レジストに前記下部電極に達する開口部を形成する工程と、
前記レジストおよび前記開口部に金属膜を形成する工程と、
前記レジスト上の金属膜および前記レジストを除去することで、前記下部電極上に前記上部電極を形成する工程と、
を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
前記層間絶縁膜上に前記下部電極を形成する工程と、
前記下部電極上にレジストを形成する工程と、
前記レジストに前記下部電極に達する開口部を形成する工程と、
前記レジストおよび前記開口部に金属膜を形成する工程と、
前記レジスト上の金属膜および前記レジストを除去することで、前記下部電極上に前記上部電極を形成する工程と、
を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項14】
前記第７工程は、
前記層間絶縁膜上に前記下部電極を形成する工程と、
前記下部電極上に絶縁膜を形成する工程と、
前記絶縁膜に前記下部電極に達する開口部を形成する工程と、
前記絶縁膜および前記開口部に金属膜を形成することで、前記下部電極上に前記上部電極を形成する工程と、
を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
前記層間絶縁膜上に前記下部電極を形成する工程と、
前記下部電極上に絶縁膜を形成する工程と、
前記絶縁膜に前記下部電極に達する開口部を形成する工程と、
前記絶縁膜および前記開口部に金属膜を形成することで、前記下部電極上に前記上部電極を形成する工程と、
を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、電極層の特定部分に応力が集中して亀裂が生じることを抑制するため、複数の凹部を電極層に形成した半導体装置が公知である（例えば、下記特許文献１参照）。また、リードとの接着強度を増加させるため、ソース電極の凹部にＳＯＧ膜を埋め込み、電極表面を平坦化した半導体装置が公知である（例えば、下記特許文献２参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００９－２６６９３５号公報
【特許文献2】特開２００３－１０１０２４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来の半導体装置では、半導体素子自体のオン抵抗は微細化等により低下しているが、半導体素子の表面電極抵抗が無視できなくなっているという課題があった。この発明は、半導体素子の表面電極抵抗を低減できる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１主面上に設けられた第１導電型のドリフト層と、前記ドリフト層の表面層に設けられた第２導電型のベース層と、前記ベース層の表面層に選択的に設けられた第１導電型のソース領域と、前記ベース層および前記ソース領域の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ソース領域および前記ゲート電極を覆う層間絶縁膜と、前記ソース領域の表面上の前記層間絶縁膜に設けられた、第１方向に長手方向をもつコンタクトホールと、前記層間絶縁膜上に設けられたおもて面電極と、を備える。前記おもて面電極は、前記層間絶縁膜上の下部電極と、前記下部電極上の上部電極とから構成され、前記上部電極は前記第１方向と垂直な第２方向に延在する凹部を有する。
【0006】
また、この発明にかかる半導体装置は、上述した発明において、前記上部電極は、前記第２方向に長手方向をもつストライプ状であることを特徴とする。
【0007】
また、この発明にかかる半導体装置は、上述した発明において、前記コンタクトホールは、前記第１方向に長手方向をもつストライプ状であることを特徴とする。
【0008】
また、この発明にかかる半導体装置は、上述した発明において、前記おもて面電極と接続される導電性のワイヤをさらに備え、前記ワイヤの接続方向は、前記第１方向であることを特徴とする。
【0009】
また、この発明にかかる半導体装置は、上述した発明において、前記凹部の短辺方向の幅が、前記ワイヤの径よりも小さいことを特徴とする。
【0010】
また、この発明にかかる半導体装置は、上述した発明において、前記下部電極の、前記上部電極と接する面は、前記層間絶縁膜の表面よりも平坦であることを特徴とする。
【0011】
また、この発明にかかる半導体装置は、上述した発明において、前記下部電極は、Ａｌ－ＳｉまたはＡｌ－Ｓｉ－Ｃｕ、Ａｌ－Ｃｕで形成されていることを特徴とする。
【0012】
また、この発明にかかる半導体装置は、上述した発明において、前記上部電極は、Ａｌ、Ａｌ－ＳｉまたはＡｌ－Ｓｉ－Ｃｕ、Ａｌ－Ｃｕ、Ａｌ、Ｃｕで形成されていることを特徴とする。
【0013】
また、この発明にかかる半導体装置は、上述した発明において、前記凹部は、前記上部電極の、前記下部電極と接する面に設けられており、前記凹部は、絶縁膜で埋められていることを特徴とする。
【0014】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁膜上の前記上部電極の厚さは、隣り合う前記絶縁膜間の距離の０．５倍以上５倍以下であることを特徴とする。
【0015】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁膜は、無機ＳｉＯ2、ＳｉＮまたは有機ポリイミド樹脂で形成されていることを特徴とする。
【0016】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、まず、電型の半導体基板の第１主面上に第１導電型のドリフト層を形成する第１工程を行う。次に、前記ドリフト層の表面層に第２導電型のベース層を形成する第２工程を行う。次に、前記ベース層の表面層に選択的に第１導電型のソース領域を形成する第３工程を行う。次に、前記ベース層および前記ソース領域の表面にゲート絶縁膜を介してゲート電極を形成する第４工程を行う。次に、前記ソース領域および前記ゲート電極を覆う層間絶縁膜を形成する第５工程を行う。次に、前記ソース領域の表面上の前記層間絶縁膜に、第１方向に長手方向をもつコンタクトホールを形成する第６工程を行う。次に、前記層間絶縁膜上におもて面電極を形成する第７工程を行う。前記第７工程は、前記層間絶縁膜上に下部電極を形成する工程と、前記下部電極上に、前記第１方向と垂直な第２方向に延在する凹部を有する上部電極を形成する工程と、を含む。
【0017】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７工程は、前記層間絶縁膜上に前記下部電極を形成する工程と、前記下部電極上にレジストを形成する工程と、前記レジストに前記下部電極に達する開口部を形成する工程と、前記レジストおよび前記開口部に金属膜を形成する工程と、前記レジスト上の金属膜および前記レジストを除去することで、前記下部電極上に前記上部電極を形成する工程と、を含むことを特徴とする。
【0018】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第７工程は、前記層間絶縁膜上に前記下部電極を形成する工程と、前記下部電極上に絶縁膜を形成する工程と、前記絶縁膜に前記下部電極に達する開口部を形成する工程と、前記絶縁膜および前記開口部に金属膜を形成することで、前記下部電極上に前記上部電極を形成する工程と、を含むことを特徴とする。
【発明の効果】
【0019】
本発明にかかる半導体装置および半導体装置の製造方法によれば、半導体素子の表面電極抵抗を低減できるという効果を奏する。
【図面の簡単な説明】
【0020】
【図1】実施の形態１にかかる半導体装置の構造を示す平面拡大図である。
【図3a】実施の形態１にかかる半導体装置のソース電極での電流の流れを示す断面図である。
【図3b】凹部の延在する方向とコンタクトホールの長手方向とを平行にした場合のソース電極での電流の流れを示す断面図である。
【図5】実施の形態１にかかる半導体装置の構造を示す平面図である（その１）。
【図6】実施の形態１にかかる半導体装置の構造を示す平面図である（その２）。
【図7】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その１）。
【図8】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その２）。
【図9】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その３）。
【図10】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その４）。
【図11】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その５）。
【図15】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その１）。
【図16】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その２）。
【図17】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その３）。
【図18】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その４）。
【図19】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その５）。
【図20】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その６）。
【図21】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その７）。
【図22】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その８）。
【図23】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その９）。
【図24】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その１０）。
【図25】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その１１）。
【発明を実施するための形態】
【0021】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。そして、同じまたは同等との記載は製造におけるばらつきを考慮して±５％以内まで含むとするのがよい。
【0022】
（実施の形態１）
最初に、従来の半導体装置について説明する。上述したように、従来の半導体装置では、半導体素子（半導体チップ）自体のオン抵抗（オン電圧）は、微細化などによる設計・加工精度向上に伴い低下している。これにより、半導体素子の基板と外部電極を繋ぐ半導体素子の表面電極の抵抗が無視できなくなってきている。特に、表面電極の横方向（面内方向）の抵抗が大きくなっている。表面電極の金属膜の厚さを厚くすることで表面電極の抵抗が低減し、電流集中が緩和され、耐量向上も可能となる。ただし、金属膜を、厚くすることで設備能力低下、加工精度低下、設計変更などが必要となるため、金属膜の膜厚はある程度までしか厚くできない。このため、表面電極に接続されるワイヤのワイヤ径やワイヤ本数を増やす、金属膜の表面にめっき電極を形成することなどが行われている。
最初に、従来の半導体装置について説明する。上述したように、従来の半導体装置では、半導体素子（半導体チップ）自体のオン抵抗（オン電圧）は、微細化などによる設計・加工精度向上に伴い低下している。これにより、半導体素子の基板と外部電極を繋ぐ半導体素子の表面電極の抵抗が無視できなくなってきている。特に、表面電極の横方向（面内方向）の抵抗が大きくなっている。表面電極の金属膜の厚さを厚くすることで表面電極の抵抗が低減し、電流集中が緩和され、耐量向上も可能となる。ただし、金属膜を、厚くすることで設備能力低下、加工精度低下、設計変更などが必要となるため、金属膜の膜厚はある程度までしか厚くできない。このため、表面電極に接続されるワイヤのワイヤ径やワイヤ本数を増やす、金属膜の表面にめっき電極を形成することなどが行われている。
【0023】
ワイヤ径やワイヤ本数を増やした場合、ワイヤ抵抗成分が低下するだけでなく、半導体素子の金属膜に比べ圧倒的に厚いワイヤ径が接合することで接合した部分の金属膜が厚くなったことと同じとなり、金属膜の薄い領域を減らし、金属膜の抵抗を低減すると共に電流集中を抑制し耐量の向上も図れる。また金属膜が厚くなることでワイヤボンディングによるダメージを低減し、半導体素子の信頼性向上も図れる。
【0024】
また、半導体素子の金属膜上にめっき電極を形成した場合、金属膜に比べ厚いめっき電極が積層されることで表面電極が厚くなり、表面電極の抵抗低減が可能となる。実際にはめっき電極の上にははんだ層も形成されるため、表面電極抵抗の低下は少ないがワイヤ抵抗やＬ（インダクタンス）成分は低下する。また、電流経路の断面積が拡大することでバラスト抵抗として作用することでも電流集中を抑制し耐量の向上も図れる。
【0025】
しかしながら、ワイヤボンディング装置やパッケージの制約によりワイヤ径やワイヤ本数には限界があり、表面電極抵抗の低減も制限される。また、前述の理由で半導体素子の金属膜の厚さには限界があり、金属膜に比べ圧倒的に厚いワイヤ径のボンディングダメージ低減は不十分である。このため、制限ある中での改善方法としてステッチボンディングやリボンワイヤ等もあるが、ボンディング数の増加やボンディング面積の増加により、コストアップだけでなくワイヤボンディングダメージが増加することで半導体素子の信頼性が低下するという課題がある。
【0026】
さらに、めっき電極とはんだ層の構成とした場合、めっき電極、はんだ層とも厚いが半導体素子の金属膜に比べ抵抗率が高く、めっき電極、はんだ層による抵抗低減の効果は低く、めっき液の中には金属イオンが多数含まれており、半導体素子に金属イオンが侵入することで半導体素子の信頼性が低下するという課題がある。
【0027】
以下に上述の課題を解決する実施の形態１にかかる半導体装置および半導体装置の製造方法を説明する。図１は、実施の形態１にかかる半導体装置の構造を示す平面拡大図である。図２は、実施の形態１にかかる半導体装置の構造を示す図１のＸ１－Ｘ１断面図である。図３は、実施の形態１にかかる半導体装置の構造を示す図１のＸ２－Ｘ２断面図である。図４は、実施の形態１にかかる半導体装置の構造を示す図１のＹ１－Ｙ１断面図である。実施の形態１にかかる半導体装置の構造について、トレンチ型ＭＯＳＦＥＴ７０を例に説明する。
【0028】
トレンチ型ＭＯＳＦＥＴ７０は、シリコン（Ｓｉ）からなる半導体基体（シリコン基体：半導体チップ）のおもて面（後述するｐ型ベース層５側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＭＯＳＦＥＴである。このトレンチ型ＭＯＳＦＥＴ７０は、図１～図４に示すように、活性領域５０と、活性領域外周部５５と、活性領域５０および活性領域外周部５５の周囲を囲むエッジ終端領域６０とを備える。活性領域５０および活性領域外周部５５は、オン状態のときに電流が流れる領域である。エッジ終端領域６０は、ドリフト領域の半導体基体おもて面側の電界を緩和し耐圧を保持する耐圧保持領域を含む。活性領域５０には、ＭＯＳ構造が設けられ、活性領域外周部５５にはＭＯＳ構造が設けられていない。
【0029】
なお、活性領域５０と活性領域外周部５５との境界は、トレンチの片側のみに後述するｎ+型ソース領域６が接するトレンチ１８の中心である。活性領域外周部５５とエッジ終端領域６０との境界は、後述するソース電極１０の端である。図２、図３の活性領域５０には、２つの単位セル（素子の機能単位）を示し、これらに隣接する他の単位セルを図示省略する。ここで、単位セルはトレンチ１８の中心から隣のトレンチ１８の中心までである。
【0030】
ｎ+型半導体基板（第１導電型の半導体基板）１は、例えばヒ素（Ａｓ）またはリン（Ｐ）がドーピングされたシリコン単結晶基板である。ｎ+型半導体基板１上には、ｎ型ドリフト層（第１導電型のドリフト層）２が設けられている。ｎ型ドリフト層２は、ｎ+型半導体基板１よりも低不純物濃度を有し、例えばリンがドーピングされている低濃度ｎ型層である。必ずしも半導体基板はｎ+型である必要はなく、ｎ型ドリフト層２を半導体基板として、ｎ型ドリフト層２の下面にｎ+型領域を設けた構成であってもよい。以下、ｎ+型半導体基板１およびｎ型ドリフト層２を併せて半導体基体とする。ｎ+型半導体基板１上には、ｎ型バッファ層（不図示）がｎ+型半導体基板１よりも低不純物濃度で配置されていてもよい。ｎ型バッファ層は、例えばリンがドーピングされている低濃度ｎ型層である。半導体基体のおもて面側には、ＭＯＳゲート構造（素子構造）が形成されている。また、半導体基体の裏面には、ドレイン電極となる裏面電極１１が設けられている。
【0031】
また、ｎ型ドリフト層２の表面層中にｐ型ベース層（第２導電型のベース層）５が設けられ、ｐ型ベース層５の表面層中には、ｎ+型ソース領域（第１導電型のソース領域）６が選択的に設けられている。ｐ型ベース層５の表面層中には、ｎ+型ソース領域６と接するｐ++型コンタクト領域３３が選択的に設けられていてもよい。
【0032】
半導体基体の第１主面側（ｐ型ベース層５側）には、ｙ方向に長手方向をもったトレンチ構造が形成されている。トレンチ構造は、トレンチ１８と、ゲート絶縁膜７と、ゲート電極８とにより構成されている。具体的には、トレンチ１８は、ｐ型ベース層５のｎ+型半導体基板１側に対して反対側（半導体基体の第１主面側）の表面からｐ型ベース層５およびｎ+型ソース領域６を貫通してｎ型ドリフト層２に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜７が形成されており、トレンチ１８内のゲート絶縁膜７の内側にゲート電極８が設けられている。ゲート絶縁膜７によりゲート電極８が、ｐ型ベース層５と絶縁されている。ゲート電極８の一部は、トレンチ１８の上方（後述するソース電極１０が設けられている側）からソース電極１０側に突出してもよい。
【0033】
層間絶縁膜９は、半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極８を覆うように設けられている。層間絶縁膜９には、ｙ方向に長手方向をもったコンタクトホール１６が形成されている。コンタクトホール１６は、例えば、ｙ方向に伸びるストライプ形状である。ソース電極（おもて面電極）１０は、コンタクトホール１６を介して、ｎ+型ソース領域６およびｐ型ベース層５に接する。このコンタクトホール１６を介してソース電極１０と接するｐ型ベース層５の表面側にｐ++型コンタクト領域３３が設けられていてもよい。ソース電極１０は、層間絶縁膜９によって、ゲート電極８と電気的に絶縁されている。ソース電極１０と層間絶縁膜９との間に、例えばソース電極１０からゲート電極８側への金属原子の拡散を防止するバリアメタル１５が設けられていてもよい。
【0034】
また、層間絶縁膜９に形成されたコンタクトホール１６にコンタクトプラグ１４が埋め込まれていてもよい。コンタクトプラグ１４は、例えば、埋め込み性の高いタングステン（Ｗ）を材料とする金属膜である。その際、トレンチコンタクト構造とすることが、アバランシェ動作の際にｎ+型ソース領域６よりも深い位置でｐ型ベース層５のホールを引き抜くことによって寄生バイポーラ動作を抑制でき、耐圧を向上させることができる。ここで、トレンチコンタクト構造とは、ｎ+型ソース領域６を貫通して、ｐ++型コンタクト領域３３と接するトレンチを設け、コンタクトホール１６が層間絶縁膜９およびｎ+型ソース領域６を貫通して、ｐ++型コンタクト領域３３と接するように設けられているコンタクト構造である。ソース電極１０上には、選択的に例えばポリイミドからなるパッシベーション膜などの保護膜（不図示）が設けられている。
【0035】
また、耐圧を保持するエッジ終端領域６０には、半導体基体のおもて面側に、ゲート絶縁膜７およびフィールド酸化膜２０が設けられ、フィールド酸化膜２０上にゲート電極８と接続される多結晶シリコン膜からなる導電膜２２が設けられる。層間絶縁膜９が、半導体基体および導電膜２２上に設けられている。導電膜２２上には、ゲート電極パッド（不図示）と電気的に接続されるゲート金属電極１３が設けられている。ゲート金属電極１３は、層間絶縁膜９に形成されたコンタクトホール１６を介して、導電膜２２に接し、フィールド酸化膜２０により、半導体基体と絶縁されている。ゲート金属電極１３と層間絶縁膜９との間に、例えばゲート金属電極１３からゲート電極８側への金属原子の拡散を防止するバリアメタル１５が設けられていてもよい。また、層間絶縁膜９に形成されたコンタクトホール１６にコンタクトプラグ１４が埋め込まれていてもよい。コンタクトプラグ１４は、例えば、埋め込み性の高いタングステン（Ｗ）を材料とする金属膜である。
【0036】
また、エッジ終端領域６０には、ｐ-型リサーフ（ＲＥＳＵＲＦ）領域２４、ｐ型のガードリング等の耐圧構造が設けられていてもよい。耐圧構造の外側にチャネルストッパ２３が設けられ、ｎ型のチャネルストッパ２３上にフィールドプレート（不図示）が設けられていてもよい。ｐ-型リサーフ領域２４およびチャネルストッパ２３は、チップ外周に環状に設けられていてもよい。
【0037】
実施の形態１では、ソース電極１０は、層間絶縁膜９上に設けられた第１ソース電極（下部電極）１０ａと、第１ソース電極１０ａ上に設けられた第２ソース電極（上部電極）１０ｂとが積層された２層構造となっている。第１ソース電極１０ａおよび第２ソース電極１０ｂは、同じ材料、例えば、Ａｌ－Ｓｉ、Ａｌ－Ｓｉ－Ｃｕ、Ａｌ－Ｃｕから形成されてもよい。また、Ａｌは、半導体基体との相互拡散性が高く合金化したスパイクが形成され特性が低下するため、第１ソース電極１０ａをＡｌで形成することは好ましくないが、半導体基体と直接接していない第２ソース電極１０ｂはＡｌで形成してもよい。また、第２ソース電極１０ｂとしてＣｕなどのＣｕ系金属を用いてもよい。また、第１ソース電極１０ａおよび第２ソース電極１０ｂは同じ程度の厚さで、それぞれ、通常のソース電極の厚さと同じ３μｍ以上７μｍ以下程度である。また、第１ソース電極１０ａは、第２ソース電極１０ｂと接する表面は、層間絶縁膜９より平坦になり、表面凹凸が小さいことが好ましい。表面凹凸が小さいとは、ｎ型ドリフト層２の表面から最も高い部分と最も部分との差が小さいことである。
【0038】
図５および図６は、実施の形態１にかかる半導体装置の構造を示す平面図である。図５に示すように、第２ソース電極１０ｂは、コンタクトホール１６の長手方向（ｙ方向、第１方向）と垂直な方向（ｘ方向、第２方向）に延在する凹部１９を有することが好ましい。凹部１９は、例えば、ｘ方向に長手方向をもつストライプ形状である。凹部１９は、例えば、図４に示すように、第１ソース電極１０ａ上に第２ソース電極１０ｂが存在しない部分である。また、凹部１９は、例えば、第１ソース電極１０ａ上で第２ソース電極１０ｂの厚さが薄い部分であってもよい。
【0039】
また、ソース電極１０に接続されるワイヤの太さは１００μｍ以上５００μｍ以下であるが、ワイヤが凹部１９に入り込むとソース電極１０の厚さが薄くなるため、凹部１９の幅Ｗ１（図４参照）は、単位セルの幅よりも大きく、ワイヤの太さより小さいことが好ましい。更に、前記凹部の長辺方向の幅は、前記ワイヤの径よりも大きく、活性領域寸法より小さいことが好ましい。また、第２ソース電極１０ｂの幅と前記凹部との和であらわされる短辺方向のピッチは、セルサイズの２倍より大きく、前記ワイヤの径の半分よりも小さいことが好ましい。ソース電極１０に接続されるワイヤの太さは、第１ソース電極１０ａ、第２ソース電極１０ｂの厚さや凹部１９の幅Ｗ１に比べ圧倒的に太いため、ワイヤボンディング時、凹部１９の幅Ｗ１を埋めるためワイヤ下のソース電極は薄くならない。
【0040】
このように、実施の形態１では、通常のソース電極に比べて、厚さが倍程度の厚い領域が存在し、厚い領域に流れる電流が増えるため、第１ソース電極１０ａおよび第２ソース電極１０ｂから構成される表面電極の抵抗を低減させることができる。
【0041】
ここで、図３ａは、実施の形態１にかかる半導体装置のソース電極での電流の流れを示す断面図である。図３ａは、図３の点線部分の拡大図である。図３ａに示すように、実施の形態１では、凹部１９の延在する方向とコンタクトホール１６の長手方向とが垂直であるため、第２ソース電極１０ｂは、第１ソース電極１０ａに流れる電流Ｉを均一に引き抜くことができる。
【0042】
これに対して、図３ｂは、凹部の延在する方向とコンタクトホールの長手方向とを平行にした場合のソース電極での流れを示す断面図である。図３ｂに示すように、この場合、電流Ｉの流れる方向に凹部があるため、第２ソース電極１０ｂは、第１ソース電極１０ａに流れる電流Ｉを引き抜いても、第１ソース電極１０ａに戻さなければならなくなり、第１ソース電極１０ａに流れる電流Ｉを均一に引き抜くことができない。このように、凹部１９の延在する方向とコンタクトホール１６の長手方向とを垂直にすることで、シート抵抗の高い表面電極の薄い領域の影響を受け難くなり、凹部１９の延在する方向とコンタクトホール１６の長手方向とが平行の場合より、表面電極の抵抗を低減可能となる。
【0043】
また、図６に示すように、ワイヤ２５が伸びる方向であるワイヤ２５の接続方向（ワイヤボンディングの方向）は、方向であり、凹部１９の延在する方向（ｘ方向）とを垂直にすることが好ましい。この場合、ワイヤ２５がソース電極１０と接する領域Ｌの長辺Ｔがワイヤボンディングの方向となり、半導体装置７０のｙ方向側の辺Ｓから領域Ｌに電流が流れる際、表面電極が薄く、抵抗の高い凹部１９を通過する回数を減らしシート抵抗を低減することができる。また、ワイヤ２５がソース電極１０と接する領域Ｌが複数設けられている場合、隣り合う領域Ｌ間では、ワイヤボンディングの方向（ｙ方向）に低抵抗の凹部１９の数が少ない方が好ましい。図６の例では、領域Ｌが２つ設けられ、これらの間ではｙ方向に凹部１９が１つ設けられている。
【0044】
また、第２ソース電極１０ｂにより、ソース電極１０が厚くなるため、ワイヤボンディングダメージを低減することができ、良品率や特性劣化を低減することができる。さらに、ソース電極１０が厚くなるため、表面にめっき電極を形成する素子においても、めっき液中の可動イオンの侵入を低下させることができ、半導体素子の信頼性を向上させることができる。さらに、第２ソース電極１０ｂに凹部１９を設けることで、ソース電極１０の表面積が大きくなり放熱性が向上する。
【0045】
（実施の形態１にかかる半導体装置の製造方法）
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図７～図１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。半導体基体のおもて面側に、ＭＯＳゲート構造を形成する方法は既存の製造方法と同じであるため、図示を省略する。まず、シリコンからなりｎ+型ドレイン層となるｎ+型半導体基板１を用意する。次に、ｎ+型半導体基板１のおもて面上に、ｎ+型半導体基板１より低不純物濃度のｎ型ドリフト層２をエピタキシャル成長させる。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図７～図１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。半導体基体のおもて面側に、ＭＯＳゲート構造を形成する方法は既存の製造方法と同じであるため、図示を省略する。まず、シリコンからなりｎ+型ドレイン層となるｎ+型半導体基板１を用意する。次に、ｎ+型半導体基板１のおもて面上に、ｎ+型半導体基板１より低不純物濃度のｎ型ドリフト層２をエピタキシャル成長させる。
【0046】
次に、ｎ型ドリフト層２の表面にフォトリソグラフィ技術およびエッチング技術により所定の箇所に酸化膜マスクを形成する。次に、形成した酸化膜マスクをマスクとしてｐ型不純物、例えばホウ素（Ｂ）などのイオン注入を行い、ｎ型ドリフト層２の表面層に、ｐ型ベース層５を形成する。同時に、ｎ型ドリフト層２の表面側でかつエッジ終端領域６０の端部側（活性領域５０の反対側）に、チャネルストッパ２３を形成してもよい。チャネルストッパ２３は、ｎ型でもｐ型でもよい。チャネルストッパ２３は、ｎ型不純物、例えばリン（Ｐ）あるいはｐ型不純物、例えばホウ素（Ｂ）などのイオン注入を行うことで形成してもよい。次に、ｎ型ドリフト層２の表面側でかつエッジ終端領域６０の活性領域５０側に、ｐ型不純物、例えばホウ素（Ｂ）をなどのイオン注入を行うことでｐ-型リサーフ領域２４を形成してもよい。
【0047】
次に、ｐ型ベース層５の表面上に、フォトリソグラフィによって、所定の開口幅を有するトレンチ用酸化膜マスク（不図示）を形成する。次に、ドライエッチングによってｎ型ドリフト層２に達するトレンチ１８を形成する。
【0048】
次に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための犠牲酸化を行う。等方性エッチングと犠牲酸化はどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に犠牲酸化を行ってもよい。
【0049】
次に、ｐ型ベース層５の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜７を形成する。このゲート絶縁膜７は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜７は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
【0050】
次に、ゲート絶縁膜７上に、例えばリン原子がドーピングされた多結晶シリコン層（Ｐｏｌｙ－Ｓｉ）からなるポリシリコンを形成する。次に、活性領域５０の部分をエッチングすることで、トレンチ１８の内部にゲート電極８となるポリシリコンを残し、エッジ終端領域６０に導電膜２２となるポリシリコンを残す。その際、トレンチ１８に埋め込まれたポリシリコンは、エッチバックを行いｎ型ドリフト層２の表面より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでｎ型ドリフト層２の表面より外側に突出していてもよい。これにより、エッジ終端領域６０において、少なくともポリシリコンがトレンチ１８内のゲート電極８と電気的に接続して、フィールド酸化膜２０を覆うフィールドプレートを形成するように導電膜２２が残される。
【0051】
次にｐ型ベース層５の表面上に、フォトリソグラフィ技術によって所望の開口部を有するマスクを、例えばレジストで形成する。そして、このレジストマスクをマスクとしてイオン注入法によってｎ型の不純物をイオン注入する。それによって、ｐ型ベース層５の表面領域の一部に、ｎ+型ソース領域６が形成される。次に、ｎ+型ソース領域６を形成するためのイオン注入時に用いたマスクを除去する。次に、ｎ+型ソース領域６を活性化させるための熱処理を行う。
【0052】
上記の製造方法では、ｐ型ベース層５形成後にトレンチ１８、ゲート絶縁膜７およびゲート電極８から構成されるゲート構造を形成したが、ゲート構造を形成した後に、ｐ型ベース層５を形成してもよい。ゲート構造を形成した後に、ｐ型ベース層５を形成することで、ｐ型ベース層５の濃度調整を容易にすることができる。またｎ+型ソース領域６を形成した後に、トレンチ１８、ゲート絶縁膜７およびゲート電極８から構成されるゲート構造を形成してもよい。
【0053】
次に、ゲート電極８を覆うように、例えばリンガラスよりなる１μｍ程度の厚さの層間絶縁膜９を成膜する。次に、層間絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域６およびｐ型ベース層５を露出させたコンタクトホール１６を形成する。活性領域５０および活性領域外周部５５では、コンタクトホール１６は、ｎ+型ソース領域６を貫通し、ｐ型ベース層５に達し、エッジ終端領域６０では、導電膜２２に達する。
【0054】
次に、このコンタクトホール１６によって露出するｐ型ベース層５の表面側に、ｐ型の不純物をイオン注入することで、ｐ++型コンタクト領域３３を形成してもよい。ｐ++型コンタクト領域３３は、ｎ+型ソース領域６を形成した直後に形成し、コンタクトホール１６が層間絶縁膜９およびｎ+型ソース領域６を貫通しｐ++型コンタクト領域３３と接するように形成してもよい。
【0055】
以下に、実施の形態１のソース電極１０の製造方法について説明する。まず、層間絶縁膜９上に、スパッタ等によりアルミニウムあるいはアルミニウムを主成分とする合金等の金属膜を成膜する。次に、金属膜を活性領域５０とエッジ終端領域６０で電極を分離することで、第１ソース電極１０ａおよびゲート金属電極１３を形成する。ここまでの状態が図７に記載される。図７～図１１では、半導体基体３０と記載して内部のＭＯＳ構造の詳細な記載を省略する。
【0056】
なお、金属膜を成膜する前に、スパッタによりチタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、またはこれらの積層膜（例えば、Ｔｉ／ＴｉＮ等）からなるバリアメタル１５を形成してもよい。なお、コンタクトホール１６内にはバリアメタル１５を介してコンタクトプラグ１４を埋め込んでもよい。コンタクトプラグ１４の材質はタングステン（Ｗ）であってよい。コンタクトプラグ１４はタングステン膜をＣＶＤ法で形成し、その後タングステン膜をエッチバックすることで形成してよい。エッチバックの際、バリアメタル１５もエッチングしてもよく、バリアメタル１５をエッチングせずに残してもよい。その際、トレンチコンタクト構造を用いることが、寄生バイポーラ動作を抑制できるので好ましい。ここでトレンチコンタクト構造は、層間絶縁膜９およびｎ+型ソース領域６を貫通してｐ++型コンタクト領域３３と接するコンタクトホール１６をコンタクトプラグ１４で埋め込むコンタクト構造である。
【0057】
次に、第１ソース電極１０ａ、ゲート金属電極１３および層間絶縁膜９上にリフトオフ用のレジスト３５を塗布して、第２ソース電極１０ｂが形成される領域に開口部を有するマスク３６を形成し、露光３７を行う。この開口部は、コンタクトホール１６の長手方向と垂直な方向に長手方向を有するように形成する。ここまでの状態が図８に記載される。次に、リフトオフ用のレジスト３５をパターニングして、第２ソース電極１０ｂが形成される領域のレジスト３５を除去する。ここまでの状態が図９に記載される。
【0058】
次に、リフトオフ用のレジスト３５上に、スパッタ等によりアルミニウムあるいはアルミニウムを主成分とする合金等の金属膜３４を成膜する。リフトオフ用のレジスト３５の開口部では、金属膜３４は第１ソース電極１０ａ上に成膜される。ここまでの状態が図１０に記載される。
【0059】
次に、リフトオフ用のレジスト３５とリフトオフ用のレジスト３５上に成膜された金属膜３４を除去（リフトオフ）して、第２ソース電極１０ｂを形成する。ここまでの状態が図１１に記載される。これにより、活性領域５０では、ソース電極１０がバリアメタル１５およびコンタクトプラグ１４を介して、ｎ+型ソース領域６およびｐ++型コンタクト領域３３と接続する。活性領域外周部５５では、ソース電極１０がバリアメタル１５およびコンタクトプラグ１４を介して、ｐ型ベース層５と接続する。エッジ終端領域６０では、ゲート金属電極１３がバリアメタル１５およびコンタクトプラグ１４を介して、導電膜２２と接続する。このように、実施の形態１では、金属膜３４をリフトオフすることで、第１ソース電極１０ａ上に、コンタクトホール１６の長手方向と垂直な方向に延在する凹部を有する第２ソース電極１０ｂを形成し、通常のソース電極に比べて、厚さが倍程度の厚い領域を形成している。
【0060】
次に、ｎ+型半導体基板１の表面（半導体基体の裏面）に、裏面電極１１として、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、アルミニウムを主成分とする合金等の金属膜、またはこれらの積層膜（例えば、Ｔｉ／Ｎｉ／Ａｕ、Ａｌ／Ｔｉ／Ｎｉ／Ａｕ等）を成膜する。そして、熱処理し、ｎ+型半導体基板１と裏面電極１１とのオーミック接合を形成する。これにより、図１～図４に記載されるトレンチ型ＭＯＳＦＥＴ７０が完成する。
【0061】
以上、説明したように、実施の形態１によれば、ソース電極は、層間絶縁膜上に設けられた第１ソース電極と、第１ソース電極上に設けられた第２ソース電極とが積層された２層構造であり、第２ソース電極は、コンタクトホールの長手方向と垂直な方向に延在する凹部を有する。これにより、通常のソース電極に比べて、厚さが倍程度の厚い領域が存在し、厚い領域に流れる電流が増えるため、第１ソース電極および第２ソース電極を含む表面電極の抵抗を低減させることができる。
【0062】
（実施の形態２）
次に、実施の形態２について説明する。実施の形態２にかかる半導体装置の構造を示す平面拡大図は、実施の形態１の図１と同様であるため、記載を省略する。図１２は、実施の形態２にかかる半導体装置の構造を示す図１のＸ１－Ｘ１断面図である。図１３は、実施の形態２にかかる半導体装置の構造を示す図１のＸ２－Ｘ２断面図である。図１４は、実施の形態２にかかる半導体装置の構造を示す図１のＹ１－Ｙ１断面図である。
次に、実施の形態２について説明する。実施の形態２にかかる半導体装置の構造を示す平面拡大図は、実施の形態１の図１と同様であるため、記載を省略する。図１２は、実施の形態２にかかる半導体装置の構造を示す図１のＸ１－Ｘ１断面図である。図１３は、実施の形態２にかかる半導体装置の構造を示す図１のＸ２－Ｘ２断面図である。図１４は、実施の形態２にかかる半導体装置の構造を示す図１のＹ１－Ｙ１断面図である。
【0063】
図１４に示すように、実施の形態２は、第２ソース電極１０ｂは、コンタクトホール１６の長手方向（ｙ方向）と垂直な方向（ｘ方向）に延在する凹部１９を、第１ソース電極１０ａ側に有する。隣り合う第２ソース電極１０ｂ間の凹部１９は絶縁膜２６で埋められている。このように、ソース電極１０中に絶縁層２６を設けることで、第１ソース電極１０ａおよび第２ソース電極１０ｂから構成される表面電極の厚い領域と、表面電極の厚さが通常の領域を均等に設けることができる。また、第１ソース電極１０ａおよび第２ソース電極１０ｂの厚さ、材料等は実施の形態１と同じである。
【0064】
また、活性領域５０および活性領域外周部５５での絶縁膜２５の厚さＴ１は１μｍ以上５μｍ以下であることが好ましい（図１２参照）。また、絶縁膜２５上の第２ソース電極１０ｂの厚さＴ２は、絶縁層２６のコンタクトホール１７の幅Ｗ２（隣り合う絶縁層２６間の距離）の０．５倍以上５倍以下であることが好ましい（図１４参照）。後述するように絶縁膜２６間のサイドウォールを利用して、金属膜３４を埋め込む際、この範囲の値とすることで、ボイドを無くしてコンタクトホール１７に金属膜３４を埋め込むことができ、コンタクトホール１７内に第２ソース電極１０ｂを形成することができる。
【0065】
このように、実施の形態２では、実施の形態１と同様に、通常のソース電極に比べて、厚さが倍程度の厚い領域が存在し、厚い領域に流れる電流が増えるため、表面電極の抵抗を低減させることができる。
【0066】
（実施の形態２にかかる半導体装置の製造方法）
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１５～図２５は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態１と同様に、まず、シリコンからなりｎ+型ドレイン層となるｎ+型半導体基板１を用意して、ｎ型ドリフト層２およびｐ型ベース層５を形成し、ｐ型ベース層５にｎ+型ソース領域６、ｐ++型コンタクト領域３３、トレンチ１８、ゲート絶縁膜７およびゲート電極８から構成されるトレンチＭＯＳ構造を形成する。次に、実施の形態１と同様に、ＭＯＳ構造上に層間絶縁膜９を形成し、コンタクトプラグ１４を埋め込むコンタクト構造を形成する。
次に、実施の形態２にかかる半導体装置の製造方法について説明する。図１５～図２５は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態１と同様に、まず、シリコンからなりｎ+型ドレイン層となるｎ+型半導体基板１を用意して、ｎ型ドリフト層２およびｐ型ベース層５を形成し、ｐ型ベース層５にｎ+型ソース領域６、ｐ++型コンタクト領域３３、トレンチ１８、ゲート絶縁膜７およびゲート電極８から構成されるトレンチＭＯＳ構造を形成する。次に、実施の形態１と同様に、ＭＯＳ構造上に層間絶縁膜９を形成し、コンタクトプラグ１４を埋め込むコンタクト構造を形成する。
【0067】
次に、スパッタ等によりアルミニウムあるいはアルミニウムを主成分とする合金、または銅を主成分とする合金等の金属膜を成膜する。次に、金属膜を活性領域５０とエッジ終端領域６０で電極を分離することで、第１ソース電極１０ａおよびゲート金属電極１３を形成する。ここまでの状態が図１５に記載される。図１５～図２５では、半導体基体３０と記載して内部のＭＯＳ構造の詳細な記載を省略する。
【0068】
次に、第１ソース電極１０ａ、ゲート金属電極１３および層間絶縁膜９上に絶縁膜２６を形成し、絶縁膜２６上にレジスト３５を塗布して、第２ソース電極１０ｂが第１ソース電極１０ａと接する領域に開口部を有するマスク３６を形成し、露光３７を行う。この開口部は、コンタクトホール１６の長手方向と垂直な方向に長手方向を有するように形成する。また、絶縁層２６は、例えば、無機ＳｉＯ2、ＳｉＮまたは有機ポリイミド樹脂（ＰＩ）で形成する。ここまでの状態が図１６に記載される。
【0069】
次に、レジスト３５をパターニングして、第２ソース電極１０ｂが第１ソース電極１０ａと接する領域のレジスト３５を除去する。ここまでの状態が図１７に記載される。次に、絶縁膜２６をエッチングして、第１ソース電極１０ａを部分的露出させる。ここまでの状態が図１８に記載される。次に、レジスト３５を剥離して、絶縁膜２６を露出させる。これにより、コンタクトホール１６の長手方向と垂直な方向に長手方向を有する絶縁膜２６が形成される。ここまでの状態が図１９に記載される。
【0070】
次に、絶縁膜２６および第１ソース電極１０ａ上に、スパッタ等によりアルミニウムあるいはアルミニウムを主成分とする合金等の金属膜３４を成膜する。絶縁膜２６の開口部では、金属膜３４は第１ソース電極１０ａ上に成膜される。ここまでの状態が図２０に記載される。
【0071】
次に、金属膜３４上にレジスト３５を塗布する。ここまでの状態が図２１に記載される。次に、活性領域外周部５５に対応する領域に開口部を有するマスク３６を形成し、露光３７を行う。ここまでの状態が図２２に記載される。次に、レジスト３５をパターニングして、活性領域外周部５５に対応する領域に開口部を形成する。ここまでの状態が図２３に記載される。次に、金属膜３４を活性領域５０とエッジ終端領域６０で電極を分離することで、第２ソース電極１０ｂおよびゲート金属電極１３を形成する。ここまでの状態が図２４に記載される。次に、レジスト３５を剥離して、第２ソース電極１０ｂおよびゲート金属電極１３を露出させる。ここまでの状態が図２５に記載される。
【0072】
このように、実施の形態２では、パターニングされた絶縁膜２６を形成し、絶縁膜２６内に金属膜３４を埋込み、絶縁膜２６間のサイドウォールを利用することで、第１ソース電極１０ａ上に、コンタクトホール１６の長手方向と垂直な方向に延在する凹部１９を有する第２ソース電極１０ｂを形成し、通常のソース電極に比べて、厚さが倍程度の厚い領域を形成している。この後、実施の形態１と同様に、裏面電極１１を形成する。これにより、図１２～図１４に記載されるトレンチ型ＭＯＳＦＥＴ７０が完成する。
【0073】
上述した実施の形態２の製造方法では、ゲート金属電極１３もソース電極１０と同じ構造に形成し、２層の電極で上部の電極に絶縁膜２６を挟んだ凹部１９を有しているが、ゲート金属電極１３は、第１ソース電極１０ａと同じ厚さの１層であってもよい。ゲート金属電極１３は、ソース電極１０のような大電流が流れないためである。
【0074】
以上、説明したように、実施の形態２によれば、第２ソース電極は、コンタクトホールの長手方向と垂直な方向に延在する凹部を、第１ソース電極側に有し、隣り合う第２ソース電極間の凹部は絶縁膜で埋められている。このため、表面電極の厚い領域と、表面電極の厚さが通常の領域を均等に設けることができる。
【0075】
以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）など）、基板主面の面方位などを種々変更可能である。また、本発明の実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、プレーナ型ＭＯＳＦＥＴ、ＩＧＢＴなどのＭＯＳ型半導体装置、ダイオードなど様々な構成の半導体装置に適用可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【0076】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
【符号の説明】
【0077】
１ ｎ+型半導体基板
２ ｎ型ドリフト層
５ ｐ型ベース層
６ ｎ+型ソース領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１０ａ 第１ソース電極
１０ｂ 第２ソース電極
１１ 裏面電極
１３ ゲート金属電極
１４ コンタクトプラグ
１５ バリアメタル
１６ コンタクトホール
１７ 絶縁膜のコンタクトホール
１８ トレンチ
１９ 凹部
２０ フィールド酸化膜
２２ 導電膜
２３ チャネルストッパ
２４ ｐ-型リサーフ領域
２５ ワイヤ
２６ 絶縁膜
３０ 半導体基体
３３ ｐ++型コンタクト領域
３４ 金属膜
３５ レジスト
３６ マスク
３７ 露光
５０ 活性領域
５５ 活性領域外周部
６０ エッジ終端領域
７０ 半導体装置
ｘ 凹部の延在方向
ｙ コンタクトホールの長手方向
Ｉ 電流
２ ｎ型ドリフト層
５ ｐ型ベース層
６ ｎ+型ソース領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１０ａ 第１ソース電極
１０ｂ 第２ソース電極
１１ 裏面電極
１３ ゲート金属電極
１４ コンタクトプラグ
１５ バリアメタル
１６ コンタクトホール
１７ 絶縁膜のコンタクトホール
１８ トレンチ
１９ 凹部
２０ フィールド酸化膜
２２ 導電膜
２３ チャネルストッパ
２４ ｐ-型リサーフ領域
２５ ワイヤ
２６ 絶縁膜
３０ 半導体基体
３３ ｐ++型コンタクト領域
３４ 金属膜
３５ レジスト
３６ マスク
３７ 露光
５０ 活性領域
５５ 活性領域外周部
６０ エッジ終端領域
７０ 半導体装置
ｘ 凹部の延在方向
ｙ コンタクトホールの長手方向
Ｉ 電流
【図1】
【図2】
【図3】
【図3a】
【図3b】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】