特開 2024-160853 光電変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024160853

(43)【公開日】2024-11-15

(54)【発明の名称】光電変換装置

(51)【国際特許分類】

   H04N 25/77 20230101AFI20241108BHJP

   H04N 25/70 20230101ALI20241108BHJP

【ＦＩ】

H04N25/77

H04N25/70

【審査請求】未請求

【請求項の数】19

【出願形態】ＯＬ

(21)【出願番号】P 2023076315

(22)【出願日】2023-05-02

(71)【出願人】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】110003281

【氏名又は名称】弁理士法人大塚国際特許事務所

(72)【発明者】

【氏名】小林 秀央

(72)【発明者】

【氏名】鈴木 隆典

(72)【発明者】

【氏名】中島 雄二

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CX03

5C024CX43

5C024EX43

5C024GX03

5C024GX14

5C024GX16

5C024GX18

5C024GY31

5C024GY39

5C024HX13

5C024HX17

5C024HX23

5C024HX31

5C024HX35

5C024JX46

(57)【要約】

【課題】
画素からの信号をアナログデジタル変換して出力するときに、アナログデジタル変換の変換精度の低下を抑制できる光電変換装置を提供すること。
【解決手段】
光電変換装置は、光電変換素子を有する画素が行列状に配置された画素部と、前記画素部の２つの画素のそれぞれから出力される２つの異なる信号を第一信号及び第二信号としてそれぞれサンプルホールドするサンプルホールド回路と、前記２つの画素からの前記第一信号をアナログデジタル変換した後に前記２つの画素からの前記第二信号をアナログデジタル変換するアナログデジタル変換回路とを備える。前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された各期間の間隔よりも、前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された期間と前記２つの画素からの前記第二信号をアナログデジタル変換するために設定された期間との間隔が長く設定される。
【選択図】 図１

【特許請求の範囲】

【請求項1】

光電変換素子を有する画素が行列状に配置された画素部と、
前記画素部の２つの画素のそれぞれから出力される２つの異なる信号を第一信号及び第二信号としてそれぞれサンプルホールドするサンプルホールド回路と、
前記２つの画素からの前記第一信号をアナログデジタル変換した後に前記２つの画素からの前記第二信号をアナログデジタル変換するアナログデジタル変換回路と、を備えた光電変換装置であって、
前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された各期間の間隔よりも、前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された期間と前記２つの画素からの前記第二信号をアナログデジタル変換するために設定された期間との間隔が長く設定されていることを特徴とする光電変換装置。

【請求項2】

光電変換素子を有する画素が行列状に配置された画素部と、
前記画素部の２つの画素のそれぞれから出力される２つの信号を第一信号及び前記第一信号より露光時間の長い第二信号としてそれぞれサンプルホールドするサンプルホールド回路と、
前記２つの画素からの前記第一信号をアナログデジタル変換した後に前記２つの画素からの前記第二信号をアナログデジタル変換するアナログデジタル変換回路と、を備えた光電変換装置であって、
前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された各期間の間隔よりも、前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された期間と前記２つの画素からの前記第二信号をアナログデジタル変換するために設定された期間との間隔が長く設定されていることを特徴とする光電変換装置。

【請求項3】

前記２つの画素は前記画素部に並んで配置されていることを特徴とする
請求項１又は２に記載の光電変換装置。

【請求項4】

前記第一信号がアナログデジタル変換され、その後に前記第二信号がアナログデジタル変換されることを特徴とする請求項１又は２に記載の光電変換装置。

【請求項5】

前記画素は第一光電変換素子と第二光電変換素子とを備え、前記第一信号は前記第一光電変換素子からの信号であり、前記第二信号は前記第一光電変換素子及び前記第二光電変換素子からの信号であることを特徴とする請求項１又は２に記載の光電変換装置。

【請求項6】

前記第一信号は焦点検出用の信号であり、前記第二信号は画像信号であることを特徴とする請求項５に記載の光電変換装置。

【請求項7】

前記第一信号はリセットレベルの信号であることを特徴とする請求項１又は２に記載の光電変換装置。

【請求項8】

前記サンプルホールド回路はリセットレベルの信号をサンプルホールドするサンプルホールド回路を備えることを特徴とする請求項１又は２に記載の光電変換装置。

【請求項9】

前記リセットレベルの信号と前記第一信号および前記第二信号とのそれぞれの差分を前記アナログデジタル変換回路へ出力することを特徴とする請求項８に記載の光電変換装置。

【請求項10】

前記サンプルホールド回路の出力は抵抗を介して前記アナログデジタル変換回路へ入力されることを特徴とする請求項１又は２に記載の光電変換装置。

【請求項11】

前記抵抗は可変抵抗であることを特徴とする請求項１０に記載の光電変換装置。

【請求項12】

前記サンプルホールド回路は増幅器を有し、前記第一信号及び前記第二信号は前記増幅器から出力されることを特徴とする請求項１又は２に記載の光電変換装置。

【請求項13】

前記第一信号及び前記第二信号は前記増幅器の入力部に設けられた２つの容量により保持されることを特徴とする請求項１２に記載の光電変換装置。

【請求項14】

前記アナログデジタル変換回路はデルタシグマ（ΔΣ）型アナログデジタル変換回路であることを特徴とする請求項１又は２に記載の光電変換装置。

【請求項15】

前記アナログデジタル変換回路の入力には積分器が設けられていることを特徴とする請求項１又は２に記載の光電変換装置。

【請求項16】

前記アナログデジタル変換回路には電圧電流変換回路が設けられたことを特徴とする請求項１又は２に記載の光電変換装置。

【請求項17】

前記画素には光電変換素子からの出力を変更する利得変更部が設けられていることを特徴とする請求項１又は２に記載の光電変換装置。

【請求項18】

前記２つの画素からの前記第二信号をアナログデジタル変換するために設定された各期間の間隔よりも、前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された期間と前記２つの画素からの前記第二信号をアナログデジタル変換するために設定された期間との間隔が長く設定されていることを特徴とする請求項１又は２に記載の光電変換装置。

【請求項19】

請求項１又は２に記載の光電変換装置と、
前記光電変換装置からの出力信号を処理する処理装置と、
を備えることを特徴とする機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、光電変換装置に関する。

【背景技術】

【0002】

デルタシグマ（ΔΣ）型のアナログデジタル変換回路を有する固体撮像素子がある。特許文献１には画素からの信号を記憶する２つの容量素子を設け、２つの容量素子に記憶された電圧の加重平均を出力とすることにより、広い入力電圧レンジに対応可能な固体撮像素子が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開２０１９／０６９６１４号

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの画素から信号を２回に分けて読み出し、アナログデジタル変換して出力することがある。この場合に１回目と２回目の信号の電圧範囲が異なるとき、アナログデジタル変換をしたときにデジタル信号の変換精度の低下が問題となることがあった。本発明の目的は、画素からの信号をアナログデジタル変換して出力するときに、アナログデジタル変換の変換精度の低下を抑制できる光電変換装置を提供することである。

【課題を解決するための手段】

【0005】

本発明の一態様に係る光電変換装置は、光電変換素子を有する画素が行列状に配置された画素部と、前記画素部の２つの画素のそれぞれから出力される２つの異なる信号を第一信号及び第二信号としてそれぞれサンプルホールドするサンプルホールド回路と、前記２つの画素からの前記第一信号をアナログデジタル変換した後に前記２つの画素からの前記第二信号をアナログデジタル変換するアナログデジタル変換回路と、を備えた光電変換装置であって、前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された各期間の間隔よりも、前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された期間と前記２つの画素からの前記第二信号をアナログデジタル変換するために設定された期間との間隔が長く設定されていることを特徴とする。

【発明の効果】

【0006】

画素からの信号をアナログデジタル変換して出力するときに、アナログデジタル変換の変換精度の低下を抑制できる光電変換装置を提供すること。

【図面の簡単な説明】

【0007】

【図1】実施形態１に係る光電変換装置の模式図。

【図2】実施形態１に係る画素の構成例。

【図3】実施形態１に係る光電変換装置の模式図。

【図4】実施形態１に係る光電変換装置のタイミング図。

【図5】画素の構成例。

【図6】実施形態２に係る画素の構成例。

【図7】実施形態２に係る光電変換装置のタイミング図。

【図8】実施形態に係る光電変換装置の適用例。

【発明を実施するための形態】

【0008】

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

【0009】

（実施形態１）
実施形態１に関わる光電変換装置について図１～５により説明する。図１に画素基板１、回路基板２、画素部５、画素１０、垂直信号線３０，３１、電流源４０，４１、サンプルホールド回路５０、５１、変換部６０、マルチプレクサ７０、データ処理部９０、出力回路１００を示す。

【0010】

画素部５には、光電変換素子をそれぞれ含む複数の画素１０が行列状に配置されている。ここで、行方向は、垂直信号線３０、３１が延びる方向と交差する方向である。図１において左右の方向を指す。列方向は、垂直信号線３０が延びる方向であり、図１において上下の方向を指す。画素１０は光電変換素子を有し、入射した光に応じた信号電荷を生成する。

【0011】

画素部５には、画素１０が配置されている画素の列（画素列）に対応して、垂直信号線３０、３１が列方向に沿って配置される。垂直信号線３０、３１は、画素１０の光電変換素子によって生成された信号電荷に応じた信号を画素１０からサンプルホールド回路５０、５１に転送する。電流源４０、４１は、垂直信号線３０、３１のそれぞれに対応して配置される。電流源４０、４１は、信号を読み出すために選択された画素１０に対して、垂直信号線３０、３１を介してバイアス電流を供給する。

【0012】

サンプルホールド回路５０、５１は、それぞれの画素１０の光電変換素子で生成された信号を、画素部５から垂直信号線３０、３１を介してサンプリングし保持する。サンプルホールド回路５０、５１は光電変換素子をリセットした際の信号をサンプリングするサンプルホールド回路と光電変換素子で光電変換動作を行った際の信号をサンプリングするサンプルホールド回路との２つのサンプルホールド回路を持つ。それぞれのサンプルホールド回路５０、５１は垂直信号線３０、３１の各々に接続されている。

【0013】

マルチプレクサ７０は、サンプルホールド回路５０、５１のいずれか一方を後段の変換部６０へ接続する。

【0014】

変換部６０は、サンプルホールド回路５０、５１から出力される信号をアナログデジタル変換するアナログデジタル変換回路（Ａ／Ｄ変換回路）である。Ａ／Ｄ変換回路としては、スロープ型Ａ／Ｄ変換回路、逐次比較型Ａ／Ｄ変換回路、デルタシグマ（ΔΣ）型Ａ／Ｄ変換回路などが用いられるが、これらに限定されるものではない。

【0015】

データ処理部９０は、変換部６０から出力されるデジタル信号を処理するデジタル信号処理部である。例えば、変換部６０から出力されたデジタル信号に対して、補正処理や補完処理などを行ってもよい。出力回路１００は、データ処理部９０で処理された信号を外部へ出力する。

【0016】

図２は、画素１０の構成例を示す回路図である。画素１０は、光電変換素子４００、転送トランジスタ４１０、リセットトランジスタ４５５、増幅トランジスタ４３０、選択トランジスタ４４０を含む。光電変換素子４００は、例えば、フォトダイオードである。光電変換素子４００は、主電極のうち一方が、グランド電位４５０に接続されており、受光した光をその光量に応じた電荷量の信号電荷（例えば、光電子）に光電変換し蓄積する。

【0017】

光電変換素子４００の主電極のうち他方は、転送トランジスタ４１０を介して増幅トランジスタ４３０のゲート電極に電気的に接続されている。増幅トランジスタ４３０のゲート電極が電気的に繋がったノードは、フローティングディフュージョン４２０として機能する。フローティングディフュージョン４２０は光電変換素子４００で生成された信号電荷を信号電圧に変換する電荷電圧変換部である。

【0018】

転送トランジスタ４１０のゲート電極には、転送信号ＴＸが供給される。転送トランジスタ４１０が転送信号ＴＸに応じて導通状態になることによって、光電変換素子４００で光電変換され、光電変換素子４００に蓄積された信号電荷が、フローティングディフュージョン４２０に転送される。

【0019】

リセットトランジスタ４５５は、電源電位４６０とフローティングディフュージョン４２０との間に接続されている。ここで、トランジスタが、ＡとＢとの間に接続されている、と表現した場合、トランジスタの主電極（ソースおよびドレイン）のうち一方がＡに接続され、主電極のうち他方がＢに接続されていることを示す。また、トランジスタのゲート電極はＡまたはＢに接続されていない。

【0020】

リセットトランジスタ４５５のゲート電極には、リセット信号ＲＥＳが供給される。リセットトランジスタ４５５がリセット信号ＲＥＳに応じて導通状態になることによって、フローティングディフュージョン４２０の電位が、電源電位４６０にリセットされ、フローティングディフュージョン４２０に保持された電荷を掃き出すことができる。

【0021】

増幅トランジスタ４３０は、ゲート電極がフローティングディフュージョン４２０に、主電極のうち一方が電源電位４６０に、主電極のうち他方が選択トランジスタ４４０に、それぞれ接続されている。増幅トランジスタ４３０のゲート電極は、光電変換素子４００の光電変換によって得られた信号を読み出すソースフォロワの入力部になる。つまり、増幅トランジスタ４３０は、主電極のうち他方が、選択トランジスタ４４０を介して垂直信号線３０ないし３１に接続される。増幅トランジスタ４３０と垂直信号線３０ないし３１に接続された上述の電流源４０ないし４１とは、フローティングディフュージョン４２０の電圧を垂直信号線３０ないし３１の電位に変換するソースフォロワを構成している。

【0022】

選択トランジスタ４４０は、増幅トランジスタ４３０と垂直信号線３０ないし３１との間に接続されている。選択トランジスタ４４０のゲート電極には、選択信号ＳＥＬが供給される。選択トランジスタ４４０が選択信号ＳＥＬに応じて導通状態になることによって、画素１０を選択状態とし、増幅トランジスタ４３０から、垂直信号線３０ないし３１に信号が出力される。

【0023】

画素１０の回路構成は、図２に示される構成に限定されるものではない。例えば、選択トランジスタ４４０は電源電位４６０と増幅トランジスタ４３０との間に接続されていてもよい。図２に示される構成では、画素１０には転送トランジスタ４１０、リセットトランジスタ４５５、増幅トランジスタ４３０、選択トランジスタ４４０が備えられる所謂４トランジスタ（４Ｔｒ．）型の構成を示したが、これに限られるものではない。例えば、選択トランジスタ４４０を省略し、増幅トランジスタ４３０が選択トランジスタとしても機能する３Ｔｒ．型の構成としてもよい。また、トランジスタの数を増やして５トランジスタ以上による構成にしてもよい。画素１０からは、リセットトランジスタ４５５によってフローティングディフュージョン４２０の電位をリセットし、光電変換素子４００をリセットした際のリセット信号が出力される。また、光電変換素子４００で光電変換を行った際の信号レベルであるデータ信号が出力される。リセット信号とデータ信号とは順に出力されうる。

【0024】

図３は、サンプルホールド回路５０、５１および変換部６０およびマルチプレクサ７０に着目した回路の構成例を示す図である。図３は、垂直信号線３０、３１に対応して配置されているサンプルホールド回路５０、５１および変換部６０が示されている。１つの垂直信号線３０に、サンプルホールド回路５０のうちリセット信号をサンプリングし保持するサンプルホールド回路２１０およびデータ信号をサンプリングし保持するサンプルホールド回路２１１が接続されている。

【0025】

また、１つの垂直信号線３１に、サンプルホールド回路５１のうちリセット信号をサンプリングし保持するサンプルホールド回路２１２およびデータ信号をサンプリングし保持するサンプルホールド回路２１３が接続されている。また、２つのサンプルホールド回路５０、５１に対応して、１つのマルチプレクサ７０および１つの変換部６０が設けられている。

【0026】

サンプルホールド回路２１０は、容量素子１２０および反転増幅器２２０を含む。スイッチ１１０は、制御信号Ｓｍｐ＿ｎに従って、垂直信号線３０と容量素子１２０との間の接続を制御する。反転増幅器２２０は、ソース接地回路およびソースフォロア回路の組み合わせによって構成されうる。反転増幅器２２０は、トランジスタ１３０、１４０、１５０、１６０、２３０、スイッチ１７０、１８０、１９０、電流源２００を含む。スイッチ１７０は、トランジスタ１３０、１４０、１５０、１６０で構成されるソース接地回路の入出力間に接続されており、制御信号Ｓｍｐａ＿ｎによって制御される。反転増幅器２２０からリセット信号が、制御信号Ｈｏｌｄ＿ｎに従って出力される。サンプルホールド回路２１２についても同様である。

【0027】

サンプルホールド回路２１１は、リセット信号用のサンプルホールド回路２１０と似た構成を有しうるが、以下で述べるように、スイッチ１１２、１９２と容量素子１２２が追加になっている。サンプルホールド回路２１１は、容量素子１２１、１２２および反転増幅器２２１を含む。スイッチ１１１、１１２は、制御信号Ｓｍｐ＿ｓ１、Ｓｍｐ＿ｓ２に従って、垂直信号線３０と容量素子１２１との間の接続を制御する。反転増幅器２２１は、ソース接地回路およびソースフォロア回路の組み合わせによって構成されうる。

【0028】

反転増幅器２２１は、トランジスタ１３１、１４１、１５１、１６１、２３１、スイッチ１７１、１８１、１９１、１９２、電流源２０１を含む。スイッチ１７１は、トランジスタ１３１、１４１、１５１、１６１で構成されるソース接地回路の入出力間に接続されており、制御信号Ｓｍｐａ＿ｓによって制御される。反転増幅器２２１からデータ信号が、制御信号Ｈｏｌｄ＿ｓ１ないしＨｏｌｄ＿ｓ２に従って出力される。サンプルホールド回路２１３についても同様である。

【0029】

図３に示されるように、リセット信号用のサンプルホールド回路２１０、２１２の出力端子とデータ信号用のサンプルホールド回路２１１、２１３の出力端子との間には、それぞれに抵抗素子２４０、２４１が配置されている。これによって抵抗素子２４０、２４１に流れる電流Ｉは次の式１のようになる。

【0030】

Ｉ＝（Ｖｎ－Ｖｓ）／Ｒ （式１）
ここでサンプルホールド回路２１０、２１２の出力端子の電位、つまりリセット信号の電位をＶｎ、サンプルホールド回路２１１、２１３の出力端子の電位、つまりデータ信号の電位をＶｓ、抵抗素子２４０の抵抗値をＲとする。

【0031】

この電流Ｉは、マルチプレクサ７０を介して変換部６０へと入力される。このとき、抵抗素子２４０、２４１に流れる電流Ｉは、画素のリセット信号の電位Ｖｎとデータ信号の電位Ｖｓとの差分に比例することから、電流Ｉが変換部６０に入力される段階でＣＤＳ（相関２重サンプリング）が行われていることになる。

【0032】

マルチプレクサ７０はスイッチ５００、５１０を有しており、制御信号Ｍｕｘ１、Ｍｕｘ２に応じて、サンプルホールド回路５０および５１のいずれかを変換部６０に接続する。

【0033】

ΔΣ型のＡ／Ｄ変換回路である変換部６０は、第一積分器、第二積分器、量子化器３７０、デシメーションフィルタ３８０を含む。変換部６０において、第一積分器は、積分容量３２０によって構成されている。第二積分器は、電圧を電流に変換する電圧電流変換回路Ｇｍ３３０および積分容量３６０によって構成されている。第一積分器の入力ノードには、電流源３００およびスイッチ３１０を含むデジタルアナログ変換器３０５が接続されている。

【0034】

デジタルアナログ変換器３０５は、第二積分器および量子化器３７０を介したデジタル信号に応じて第一積分器への電流を制御する。第二積分器の入力ノードには、電流源３４０およびスイッチ３５０を含むデジタルアナログ変換器３４５が接続されている。デジタルアナログ変換器３４５は、第二積分器の出力を、量子化器３７０で量子化した結果に応じて、第二積分器への電流を制御する。尚、図３に示すように、量子化器３７０にはクロック信号Ｃｌｋが入力されており、クロック信号Ｃｌｋに同期して量子化動作を行う。

【0035】

変換部６０では、量子化器３７０で前の量子化値を、デジタルアナログ変換器３０５、３４５を通して、第二積分器および第一積分器にフィードバックする動作が行われる。このように、前の量子化値をデジタルアナログ変換器３０５、３４５にフィードバックしながら積分器を２回通すことによって２次のノイズシェーピング特性を得ることができる。

【0036】

さらに、量子化器３７０の後段に配置されているデシメーションフィルタ３８０によって高域ノイズを除去することで、精度が高いアナログデジタル変換出力を得ることができる。尚、図３に示すように、電圧電流変換回路Ｇｍ３３０の反転入力端子と出力の間にはスイッチ３９０が接続されており、制御信号Ａｄｒｅｓで制御される。このスイッチをオンすることにより、第一積分器および第二積分器の各ノードをリセット状態とすることが可能となっている。

【0037】

図４は、サンプルホールド回路２１０、２１１の各スイッチおよびマルチプレクサ７０および変換部６０の動作例を示すタイミング図である。図４には、画素１０の制御信号ＲＥＳ、ＴＸ、変換部６０の入力電流が示されている。また、サンプルホールド回路２１０、２１１の各スイッチの制御信号Ｓｍｐ＿ｎ、Ｓｍｐａ＿ｎ、Ｈｌｄ＿ｎ、Ｈｌｄ＿ｓ、Ｓｍｐ＿ｓ１、Ｓｍｐ＿ｓ２、Ｓｍｐａ＿ｓ、Ｈｌｄ＿ｓ１、Ｈｌｄ＿ｓ２が示される。さらにマルチプレクサ７０の制御信号Ｍｕｘ１、Ｍｕｘ２、変換部６０の制御信号Ａｄｒｅｓ、Ｃｌｋ、変換部６０入力アナログ電流信号もそれぞれ示されている。

【0038】

図４において、制御信号がハイレベルの間、対応するスイッチがオン状態（導通状態）になり、制御信号がローレベルの間、対応するスイッチがオフ状態（非導通状態）になるとして説明する。

【0039】

時刻ｔ１～ｔ２において、図２の制御信号ＲＥＳがハイレベルとなりリセットトランジスタ４５５がオンすることにより、フローティングディフュージョン４２０の電位がリセットされる。それに応じて垂直信号線３０の電位はリセット信号のレベルとなる。また、時刻ｔ１で、制御信号Ｓｍｐ＿ｎ、Ｓｍｐａ＿ｎがハイレベルになり、リセット信号用のサンプルホールド回路２１０において、スイッチ１１０、１７０がオン状態になる。次いで、制御信号Ｓｍｐａ＿ｎがハイレベルからローレベルに遷移する時刻ｔ３で、リセット信号の電位Ｖｎがサンプリングされ、容量素子１２０に蓄積される。次に、時刻ｔ４において、制御信号Ｓｍｐ＿ｎがハイレベルからローレベルへ遷移し、スイッチ１１０がオフ状態となり、垂直信号線３０と切り離される。垂直信号線３１、リセット信号用のサンプルホールド回路２１２においても同様の動作が行われる。

【0040】

尚、時刻ｔ１～ｔ４において、制御信号Ｍｕｘ１、Ｍｕｘ２はローレベルとなっており、サンプルホールド回路２１１、２１３はいずれも変換部６０に接続されておらず、変換部６０への入力電流はゼロの状態となっている。また、制御信号Ａｄｒｅｓはハイレベルでスイッチ３９０はオン状態となっており、変換部６０において、第一積分器および第二積分器の各ノードをリセット状態となっている。また、クロック信号Ｃｌｋは入力されておらず量子化器３７０は量子化動作を行わない状態となっている。

【0041】

時刻ｔ５～ｔ６において、図２の制御信号ＴＸがハイレベルとなり転送トランジスタ４１０がオンすることにより、光電変換素子４００からフローティングディフュージョン４２０へ、時刻ｔ２～ｔ６の間の光の照射により生じた電荷が転送される。フローティングディフュージョン４２０の電位は、電荷の量に応じて低下する。これにより、垂直信号線３０の電位が低下し、第一データ信号のレベルとなる。また、時刻ｔ５で、制御信号Ｓｍｐ＿ｓ、Ｓｍｐａ＿ｓ１がハイレベルになり、データ信号用のサンプルホールド回路２１１において、スイッチ１１１、１７１がオン状態になる。

【0042】

次いで、制御信号Ｓｍｐａ＿ｓがハイレベルからローレベルに遷移する時刻ｔ７で、第一データ信号Ｖｓ１がサンプリングされ、容量素子１２１に蓄積される。次に、時刻ｔ８において、制御信号Ｓｍｐ＿ｓ１がハイレベルからローレベルへ遷移し、スイッチ１１１がオフ状態となり、容量素子１２１は垂直信号線３０から切り離される。垂直信号線３１、データ信号用のサンプルホールド回路２１３においても同様の動作が行われる。

【0043】

尚、時刻ｔ７でスイッチ１７１をオフする際のスイッチ１７１の両端電圧は垂直信号線３０の電位によらず常に略同一となる。このため、スイッチ１７１をオフすることを起因とする電荷注入による、容量素子１２１に蓄積されている第一データ信号Ｖｓ１に対する誤差電圧は発生しない。また、時刻ｔ８でスイッチ１１１をオフする際には、容量素子１２１の両端ともにハイインピーダンス状態となっているため、スイッチ１１１のオフによる影響は生じない。このように、第一データ信号Ｖｓ１への誤差電圧の発生を抑制することができる。

【0044】

時刻ｔ９～ｔ１０において、再び、図２の制御信号ＴＸがハイレベルとなり転送トランジスタ４１０がオンする。これにより、時刻ｔ６からｔ１０の間の光の照射により光電変換素子４００に蓄積された電荷をフローティングディフュージョン４２０へ追加で転送する。フローティングディフュージョン４２０の電位は、電荷の量に応じて更に低下する。これにより、垂直信号線３０の電位が低下し、第二データ信号のレベルとなる。

【0045】

また、時刻ｔ９で、制御信号Ｓｍｐ＿ｓ、Ｓｍｐａ＿ｓ２がハイレベルになり、データ信号用のサンプルホールド回路２１１において、スイッチ１１２、１７１がオン状態になる。次いで、制御信号Ｓｍｐａ＿ｓがハイレベルからローレベルに遷移する時刻ｔ１１で、第二データ信号Ｖｓ２がサンプリングされ、容量素子１２２に蓄積される。次に、時刻ｔ１２において、制御信号Ｓｍｐ＿ｓ２がハイレベルからローレベルへ遷移し、スイッチ１１２がオフ状態となり、容量素子１２２は垂直信号線３０から切り離される。垂直信号線３１、データ信号用のサンプルホールド回路２１３においても同様の動作が行われる。

【0046】

尚、時刻ｔ１１でスイッチ１７１をオフする際のスイッチ１７１の両端電圧は垂直信号線３０の電位によらず常に略同一となる。このため、スイッチ１７１をオフすることを起因とする電荷注入による、容量素子１２２に蓄積されている第二データ信号Ｖｓ２に対する誤差電圧は発生しない。また、時刻ｔ１２でスイッチ１１２をオフする際には、容量素子１２２の両端ともにハイインピーダンス状態となっているため、スイッチ１１２のオフによる影響は生じない。このように、第二データ信号Ｖｓ２への誤差電圧の発生を抑制することができる。

【0047】

時刻ｔ１３で、制御信号Ｈｌｄ＿ｎがハイレベルとなり、スイッチ１８０、１９０がオン状態になることによって、サンプルホールド回路２１０において、容量素子１２０が保持するリセット信号の電位Ｖｎを出力する。サンプルホールド回路２１０についても同様である。また、同時に時刻ｔ１３において、制御信号Ｈｌｄ＿ｓ１、Ｈｌｄ＿ｓがハイレベルとなり、スイッチ１８１、１９１がオン状態になることによって、サンプルホールド回路２１１において、容量素子１２１が保持する第一データ信号の電位Ｖｓ１を出力する。サンプルホールド回路２１３においても同様である。また、同時に時刻ｔ１３において、制御信号Ｍｕｘ１がハイレベルとなり、サンプルホールド回路２１１が変換部６０へと接続され、変換部６０への入力電流が増加する。

【0048】

変換部６０への入力電流は、上述したように、サンプルホールド回路２１０の出力端子のリセット信号の電位Ｖｎとサンプルホールド回路２１１の出力端子のデータ信号の電位Ｖｓ１との差に応じた電流となる。変換部６０はこの電流をアナログデジタル変換する。

【0049】

時刻ｔ１４で、制御信号Ａｄｒｅｓがローレベルとなり、スイッチ３９０がオフ状態となり、第一積分器および第二積分器の各ノードのリセットが解除される。そして、時刻ｔ１４～ｔ１５（期間ＡＤ１）において、クロック信号Ｃｌｋが入力され、クロックサイクル毎に量子化器３７０で量子化動作が行われる。そして上述したように、クロックサイクル毎に、前の量子化値をデジタルアナログ変換器３０５、３４５にフィードバックしながら積分器を２回通すことによって２次のノイズシェーピング特性を得ることができる。

【0050】

さらに、量子化器３７０の後段に配置されているデシメーションフィルタ３８０によって高域ノイズを除去することで、精度が高いアナログデジタル変換出力を得ることができる。時刻ｔ１５でサンプルホールド回路２１１の第一データ信号Ｖｓ１に応じた信号のアナログデジタル変換を完了するとともに、制御信号Ｍｕｘ１がローレベル、制御信号Ｍｕｘ２がハイレベルとなり、サンプルホールド回路２１３が変換部６０に接続される。そして、時刻ｔ１５～ｔ１６において、制御信号Ａｄｒｅｓがハイレベルとなり、スイッチ３９０がオン状態となり、第一積分器および第二積分器の各ノードのリセットがリセットされる。時刻ｔ１６～ｔ１７（期間ＡＤ１’）において、同様にして、サンプルホールド回路２１３の第一データ信号Ｖｓ１に応じた信号のアナログデジタル変換を行う。このようにサンプルホールド回路２１１からの第一データ信号とサンプルホールド回路２１３からの第一データ信号とが順番にアナログデジタル変換される。

【0051】

時刻ｔ１７で、制御信号Ｍｕｘ１がハイレベル、制御信号Ｍｕｘ２がローレベルとなり、サンプルホールド回路２１１が変換部６０に接続される。また、時刻ｔ１７で、制御信号Ｈｌｄ＿ｓ１がローレベルとなり、スイッチ１９１がオフ状態になる。その後、時刻ｔ１５で、制御信号Ｈｌｄ＿ｓ２がハイレベルとなり、スイッチ１９２がオン状態になることによって、サンプルホールド回路２１１の容量素子１２２から第二データ信号の電位Ｖｓ２が出力される。これにより、サンプルホールド回路２１０の出力端子のリセット信号の電位Ｖｎとサンプルホールド回路２１１の出力端子のデータ信号の電位Ｖｓ２との差に応じた電流が、変換部６０へと入力される。

【0052】

変換部６０はサンプルホールド回路からの信号をアナログデジタル変換する。ここで、第一データ信号の電位Ｖｓ１と第二データ信号の電位Ｖｓ２は光電変換素子の異なる露光時間、すなわち電荷を蓄積する蓄積時間に対応した信号である。そのため、露光がされないダーク状態以外では同一電位とはならない。このため、時刻ｔ１７において、抵抗素子２４０の両端電圧が変化することになる。これに応じて、時刻ｔ１７において変換部６０への入力電流の増加が始まる。このとき抵抗素子２４０の両端電圧の静定に時間を要する等の理由により、この電流の静定には、一定の時間を要することが分かった。この静定前にアナログデジタル変換を開始してしまうと誤差を生じ、リニアリティ特性を悪化させてしまう。

【0053】

そこで、図４においては、静定を待つために、時刻ｔ１７～ｔ１８の時間間隔を例えば、時刻ｔ１５～ｔ１６よりも長く設定している。つまり、同一蓄積時間の信号のアナログデジタル変換期間同士の間の時間間隔よりも長い時間が設定される。これにより、リニアリティ特性の悪化を抑制している。時刻ｔ１８～ｔ１９（期間ＡＤ２）において、上記と同様にして、サンプルホールド回路２１１の第二データ信号Ｖｓ２に応じた信号のアナログデジタル変換を行う。更に、時刻ｔ２０～ｔ２１（期間ＡＤ２’）において、サンプルホールド回路２１３の第二データ信号Ｖｓ２に応じた信号のアナログデジタル変換を行う。このようにサンプルホールド回路２１１からの第二データ信号とサンプルホールド回路２１３からの第二データ信号もが順番にアナログデジタル変換される。このとき、時刻ｔ１７～ｔ１８の時間間隔を時刻ｔ１９～ｔ２０の時間間隔よりも長く設定してもよい。

【0054】

このように、本実施形態では、２種類の信号を読み出す際に、電圧電流変換を行う抵抗素子２４０、２４１の両端電圧の静定までの時間の影響によるアナログデジタル変換の精度の低下を抑制することが可能となっている。尚、抵抗素子２４０、２４１は可変抵抗でも構わない。つまり電流を可変できる構成であっても構わない。時刻ｔ１７の電流変化は式１から分かるように抵抗が低い場合に、より大きくなり得るため、抵抗素子２４０、２４１の値が低い場合において、本実施形態の効果はより顕著となりうる。

【0055】

また、容量素子１２１と１２２とで、サンプルホールド回路２１１を共有することにより、動作時電力を増加することなく、２つのデータ信号Ｖｓ１、Ｖｓ２を読み出すことが可能となっている。また、上述のように、２つのデータ信号Ｖｓ１、Ｖｓ２の電圧誤差を抑制することが可能となっており、ハイダイナミックレンジ（ＨＤＲ）撮像時の画質劣化の抑制が可能となっている。

【0056】

また、２つのデータ信号Ｖｓ１、Ｖｓ２を共通の抵抗素子２４０、２４１を介して電流として変換部６０へ入力することにより、温度やプロセスばらつきに対する変動が連動しやすくなっている。これにより、例えば、データ信号Ｖｓ１、Ｖｓ２両者に異なるばらつきが重畳することによるＨＤＲ画像の画質劣化を抑制可能となっている。

【0057】

なお、図５のように、画素１０は、フローティングディフュージョン４２０の容量を切り替えるトランジスタ４５６を有しても構わない。読み出し期間中にトランジスタ４５６のオンオフを切替え（例えば、図４の時刻ｔ９）ることによりフローティングディフュージョン４２０の容量が変化する。このときトランジスタ４５６はフローティングディフュージョンの容量を変更する利得変更部として機能する。また、別の容量素子を、トランジスタを介してフローティングディフュージョンに接続して、トランジスタをオンオフ切替することにより容量を変更するようにしてもよい。利得変更部により電圧変換利得の異なる信号を容量素子１２１、１２２に出力して保持させることができる。電圧利得の異なる信号を用いてＨＤＲ撮像を行うことが可能となる。

【0058】

（実施形態２）
図６、７に実施形態２に関わる光電変換装置の模式図、タイミングチャートを示す。以下では、実施形態１の図２、４との相違点についてのみ、説明する。図６においては、画素１０は光電変換素子４０１、転送トランジスタ４１１を更に有する。図６において画素１０は、２つの光電変換素子４００、４０１でフローティングディフュージョンを共有する構成となっている。図６に示す画素は、いわゆるフローティングディフュージョン共有画素となっている。光電変換素子４００、４０１は、例えば、フォトダイオードである。図６の画素１０は例えば、垂直方向の２画素分に相当する画素にできる。本実施形態においては、光電変換素子４００、４０１の各々の信号を図３の容量素子１２１、１２２に各々保持、出力することにより、単位読み出し期間中に２行分の画素信号を読み出すことが可能となり、読み出しの高速化が可能となる。

【0059】

図７のタイミングチャートにおいて、時刻ｔ５～ｔ６において、図６の制御信号ＴＸＡがハイレベルとなり転送トランジスタ４１０がオンすることにより、光電変換素子４００からフローティングディフュージョン４２０へ電荷が転送される。時刻ｔ５からｔ８の期間に、光電変換素子４００の電荷に基づく第一信号を図３の容量素子１２１に保持する。時刻ｔ９～ｔ１０において、図６の制御信号ＴＸＢがハイレベルとなり転送トランジスタ４１１がオンすることにより、光電変換素子４０１からフローティングディフュージョン４２０へ電荷が転送される。時刻ｔ９からｔ１２の期間に、光電変換素子４００および４０１の電荷に基づく第二信号を図３の容量素子１２２に保持する。時刻ｔ１３～ｔ１７で、第一信号とリセット信号の差信号をアナログデジタル変換し、また、時刻ｔ１８～ｔ２１で、第二信号とリセット信号の差信号をアナログデジタル変換する。後段で両者の差分をとることで、光電変換素子４００、４０１各々に対するデジタル信号を得ることが可能となる。以上のような動作により、単位読み出し期間中に、２行分の画素信号を読み出すことが可能となり、読み出しの高速化が可能となる。

【0060】

ここでは実施形態１と同様に、時刻ｔ１７～ｔ１８の時間間隔を例えば、時刻ｔ１５～ｔ１６よりも長くしている。これにより、第二信号をアナログデジタル変換する際のアナログデジタル変換精度の低下を抑制している。

【0061】

まお、図７において、光電変換素子４００、４０１は同一のマイクロレンズ下に形成した一対の光電変換素子とし、位相差検出用の画素を構成しても構わない。この場合、第一信号は焦点検出用の信号として用いることができる。焦点検出用の信号により自動焦点検出（オートフォーカス：ＡＦ）が可能である。このとき第二信号は画像信号となる。この場合、第二信号のアナログデジタル変換精度の低下を抑制することで画質の改善が可能となる。また、焦点検出用の第一信号と共に用いられる、第一信号と第二信号との差分から得られるオートフォーカス（ＡＦ）用の信号の精度も向上しうる。このためにＡＦ精度を向上させることが可能となる。

【0062】

なお、図７においては、第一データ信号を先にアナログデジタル変換する場合を例にとって説明したが、これに限られない。第二データ信号を先にアナログデジタル変換しても構わない。この場合はＡＦ用信号より先に画像信号を先にアナログデジタル変換することにより、画像信号をサンプルホールド回路に保持しておく時間を低減することが可能となる。これにより、リークや低周波の電源ノイズなどの影響を軽減し、画質を改善することが可能となる。

【0063】

光電変換素子であるフォトダイオード１つ分の信号である第一データ信号の信号振幅の範囲は、光電変換素子２つ分の第二データ信号の信号振幅の範囲よりも小さい。これは光電変換素子２つの方が保持できる電荷の量が大きくなるためである。

【0064】

図７において、光電変換素子４００、４０１は面積の互いに異なるフォトダイオードでも構わない。大きなフォトダイオードと小さなフォトダイオードでは、保持できる電荷の量が異なるため、上述の位相差検出画素の例と同じように、互いに信号振幅の範囲が異なる信号を出力することになる。

【0065】

図５のように、画素１０にフローティングディフュージョン容量を切り替えるためのトランジスタ４５６を備えることができる。この場合、読み出し期間中にトランジスタ４５６のオンオフを切替えて、電圧変換利得の異なる信号を読み出す場合は、互いの信号振幅の範囲は異なりうる。これは、例えば、リセットトランジスタ４５５とトランジスタ４５６との閾値の違いに起因する。リセットトランジスタ４５５の閾値が相対的に高い場合、トランジスタ４５６がオン状態の場合、電圧変換利得が低くなり、信号振幅の範囲は大きくできる。これは、フローティングディフュージョン４２０の電位がリセットレベルからより低いところまで低下することができるためである。

【0066】

上述の実施形態では、容量素子１２１、１２２の双方にデータ信号を保持する場合を例にとって説明したが、これに限られない。例えば、容量素子１２１にリセット信号、容量素子１２２にデータ信号を保持しても構わない。そして、図４の時刻ｔ１３～ｔ１７で２つのリセット信号をアナログデジタル変換し、時刻ｔ１８～２１で２つのデータ信号をアナログデジタル変換しても構わない。この場合、時刻ｔ１７において、変換部６０への入力電流により顕著な変化が現れるため、本発明の構成による効果を得ることができる。

【0067】

撮像装置、光電変換装置の形態は上述のものに限られない。例えば、画素１０は図２の構成例に限られない。垂直信号線３０、３１が１画素列に複数本有する場合、選択トランジスタ４４０を複数有する形態でも構わない。また、変換部６０は、オートゼロ動作用の容量やスイッチを有する比較器を用いた構成でも構わない。

【0068】

＜光電変換装置の機器への適用＞
以下、図８に示される、半導体集積回路を含む半導体チップ１１１０が載置されたパッケージ１０２０を含む半導体装置１１００を備える機器１０００について説明する。半導体チップ１１１０は、パッケージ１０２０に収容され、機器１０００に搭載される。図８に示される構成において半導体チップ１１１０は上述の実施形態に係る光電変換装置を含む。半導体装置１１００は、半導体チップ１１１０が固定された基台１０１０と、半導体チップ１１１０に対向するガラスなどの光透過部材１０３０と、を含むパッケージ１０２０を備えることができる。パッケージ１０２０には、基台１０１０に設けられたインナーリードと半導体チップ１１１０に設けられたパッド電極などの端子とを接続するワイヤやバンプなどの接合部材が配されうる。

【0069】

機器１０００は、光学装置１０４０、制御装置１０５０、処理装置１０６０、表示装置１０７０、記憶装置１０８０、機械装置１０９０の少なくともいずれかを備えることができる。光学装置１０４０は、例えば、レンズやシャッター、ミラーである。制御装置１０５０は、半導体チップ１１１０を制御する。制御装置１０５０は、例えば、ＡＳＩＣなどの半導体デバイスである。

【0070】

処理装置１０６０は、半導体チップ１１１０に含まれる光電変換装置からの出力信号を処理する。処理装置１０６０は、ＡＦＥアナログフロントエンドあるいはＤＦＥデジタルフロントエンドを構成するための、ＣＰＵやＡＳＩＣなどの半導体デバイスである。例えばイベント信号Ｅに基づいて画像を生成してもよい。表示装置１０７０は、半導体チップ１１１０で得られた情報画像を表示する、ＥＬ表示デバイスや液晶表示デバイスである。記憶装置１０８０は、半導体チップ１１１０で得られた情報画像を記憶する、磁気デバイスや半導体デバイスである。記憶装置１０８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。

【0071】

機械装置１０９０は、モーターやエンジンなどの可動部あるいは推進部を有する。機器１０００では、半導体チップ１１１０から出力された信号を表示装置１０７０に表示したり、機器１０００が備える通信装置不図示によって外部に送信したりする。そのために、機器１０００は、半導体チップ１１１０が有する記憶回路や演算回路とは別に、記憶装置１０８０や処理装置１０６０をさらに備えていてもよい。機械装置１０９０は、半導体チップ１１１０から出力され信号に基づいて制御されてもよい。

【0072】

また、機器１０００は、撮影機能を有する情報端末例えば、スマートフォンやウエアラブル端末やカメラ例えば、レンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラなどの電子機器に適する。カメラにおける機械装置１０９０はズーミングや合焦、シャッター動作のために光学装置１０４０の部品を駆動することができる。あるいは、カメラにおける機械装置１０９０は防振動作のために光学装置１０４０を移動することができる。

【0073】

また、機器１０００は、車両や船舶、飛行体などの輸送機器でありうる。輸送機器における機械装置１０９０は移動装置として用いられうる。輸送機器としての機器１０００は、半導体チップ１１１０を輸送するものや、撮影機能により運転操縦の補助および／または自動化を行うものに適している。運転操縦の補助および／または自動化のための処理装置１０６０は、半導体チップ１１１０で得られた情報に基づいて移動装置としての機械装置１０９０を操作するための処理を行うことができる。あるいは、機器１０００は内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器、ロボットなどの産業機器であってもよい。

【0074】

（その他の実施形態）
本明細書の開示は、以下の光電変換装置を含む。
（項目１）
光電変換素子を有する画素が行列状に配置された画素部と、
前記画素部の２つの画素のそれぞれから出力される２つの異なる信号を第一信号及び第二信号としてそれぞれサンプルホールドするサンプルホールド回路と、
前記２つの画素からの前記第一信号をアナログデジタル変換した後に前記２つの画素からの前記第二信号をアナログデジタル変換するアナログデジタル変換回路と、を備えた光電変換装置であって、
前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された各期間の間隔よりも、前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された期間と前記２つの画素からの前記第二信号をアナログデジタル変換するために設定された期間との間隔が長く設定されていることを特徴とする光電変換装置。
（項目２）
光電変換素子を有する画素が行列状に配置された画素部と、
前記画素部の２つの画素のそれぞれから出力される２つの信号を第一信号及び前記第一信号より露光時間の長い第二信号としてそれぞれサンプルホールドするサンプルホールド回路と、
前記２つの画素からの前記第一信号をアナログデジタル変換した後に前記２つの画素からの前記第二信号をアナログデジタル変換するアナログデジタル変換回路と、を備えた光電変換装置であって、
前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された各期間の間隔よりも、前記２つの画素からの前記第一信号をアナログデジタル変換するために設定された期間と前記２つの画素からの前記第二信号をアナログデジタル変換するために設定された期間との間隔が長く設定されていることを特徴とする光電変換装置。
（項目３）
前記２つの画素は前記画素部に並んで配置されていることを特徴とする請求項１又は２に記載の光電変換装置。
（項目４）
前記第一信号がアナログデジタル変換され、その後に前記第二信号がアナログデジタル変換されることを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
（項目５）
前記画素は第一光電変換素子と第二光電変換素子とを備え、前記第一信号は前記第一光電変換素子からの信号であり、前記第二信号は前記第一光電変換素子及び前記第二光電変換素子からの信号であることを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
（項目６）
前記第一信号は焦点検出用の信号であり、前記第二信号は画像信号であることを特徴とする請求項５に記載の光電変換装置。
（項目７）
前記第一信号はリセットレベルの信号であることを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
（項目８）
前記サンプルホールド回路はリセットレベルの信号をサンプルホールドするサンプルホールド回路を備えることを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
（項目９）
前記リセットレベルの信号と前記第一信号および前記第二信号とのそれぞれの差分を前記アナログデジタル変換回路へ出力することを特徴とする請求項８に記載の光電変換装置。
（項目１０）
前記サンプルホールド回路の出力は抵抗を介して前記アナログデジタル変換回路へ入力されることを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
（項目１１）
前記抵抗は可変抵抗であることを特徴とする請求項１０に記載の光電変換装置。
（項目１２）
前記サンプルホールド回路は増幅器を有し、前記第一信号及び前記第二信号は前記増幅器から出力されることを特徴とする請求項１乃至１１のいずれか１項に記載の光電変換装置。
（項目１３）
前記第一信号及び前記第二信号は前記増幅器の入力部に設けられた２つの容量により保持されることを特徴とする請求項１２に記載の光電変換装置。
（項目１４）
前記アナログデジタル変換回路はデルタシグマ（ΔΣ）型アナログデジタル変換回路であることを特徴とする請求項１乃至１３のいずれか1項に記載の光電変換装置。
（項目１５）
前記アナログデジタル変換回路の入力には積分器が設けられていることを特徴とする請求項１乃至１４のいずれか１項に記載の光電変換装置。
（項目１６）
前記アナログデジタル変換回路には電圧電流変換回路が設けられたことを特徴とする請求項１乃至１５のいずれか１項に記載の光電変換装置。
（項目１７）
前記画素には光電変換素子からの出力を変更する利得変更部が設けられていることを特徴とする請求項１乃至１６のいずれか１項に記載の光電変換装置。
（項目１８）
２つの前記第二信号をアナログデジタル変換するために設定された各期間の間隔よりも、前記第一信号をアナログデジタル変換するために設定された期間と前記第二信号をアナログデジタル変換するために設定された期間との間隔が長く設定されていることを特徴とする請求項１乃至１７のいずれか１項に記載の光電変換装置。
（項目１９）
請求項１乃至１８のいずれか1項に記載の光電変換装置と、
前記光電変換装置からの出力信号を処理する処理装置と、
を備えることを特徴とする機器。

【符号の説明】

【0075】

１：画素基盤、２：回路基板、５：画素部、１０：画素、３０、３１：垂直信号線、４０、４１：電流源、５０、５１：サンプルホールド回路、６０：変換部、７０：マルチプレクサ、８０：データ処理回路、１００：出力部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】