特開 2024-160910 半導体デバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024160910

(43)【公開日】2024-11-15

(54)【発明の名称】半導体デバイス及びその製造方法

(51)【国際特許分類】

   H10B 43/50 20230101AFI20241108BHJP

   H01L 21/336 20060101ALI20241108BHJP

   H10B 43/20 20230101ALI20241108BHJP

   H10B 43/27 20230101ALI20241108BHJP

【ＦＩ】

H10B43/50

H01L29/78 371

H10B43/20

H10B43/27

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023118736

(22)【出願日】2023-07-21

(31)【優先権主張番号】18/312,207

(32)【優先日】2023-05-04

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】599129074

【氏名又は名称】旺宏電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(74)【代理人】

【識別番号】100169823

【弁理士】

【氏名又は名称】吉澤 雄郎

(72)【発明者】

【氏名】沈 冠源

(72)【発明者】

【氏名】李 冠儒

(72)【発明者】

【氏名】邱 家榮

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP22

5F083EP76

5F083EP77

5F083EP79

5F083ER03

5F083ER11

5F083ER22

5F083GA06

5F083GA10

5F083GA27

5F083JA02

5F083JA04

5F083JA19

5F083JA39

5F083JA40

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083PR05

5F083ZA21

5F101BA45

5F101BB02

5F101BC02

5F101BD04

5F101BD05

5F101BD30

5F101BD32

5F101BD34

5F101BF05

5F101BH15

(57)【要約】      （修正有）

【課題】電荷用の導電経路を有してアーク効果を低減することができ、誘電体基板上の種々の材料層及び構成部品がプラズマ衝撃によって損傷することを防止する半導体デバイスを提供する。
【解決手段】半導体デバイスは、階段構造ＳＣ及び延長部ＥＰを含む。積層構造が誘電体基板５０上に配置される。階段構造は、一層ずつ交互に積層された複数の導電層３８と、複数の絶縁層５４と、を含む。延長部ＥＰは、階段構造ＳＣの下部の階段部分ＬＰの端部に配置されている。延長部の抵抗値は、複数の導電層の抵抗値と異なる。
【選択図】図１Ｆ

【特許請求の範囲】

【請求項1】

誘電体基板上に配置された階段構造であって、一層ずつ交互に積層された複数の導電層と複数の絶縁層とを具えている階段構造と、
前記階段構造の下部の階段部分の端部に配置された延長部と
を具えた半導体デバイスであって、
前記延長部の抵抗値が前記複数の導電層の抵抗値と異なる半導体デバイス。

【請求項2】

前記延長部の抵抗値が前記複数の導電層の抵抗値よりも高い、請求項１に記載の半導体デバイス。

【請求項3】

前記延長部が半導体材料を含み、前記複数の導電層が金属材料を含む、請求項１に記載の半導体デバイス。

【請求項4】

前記下部の階段部分内に配置され、前記下部の階段部分の前記導電層に接続された接続部を更に具えている、請求項１に記載の半導体デバイス。

【請求項5】

前記接続部の幅が前記導電層の厚さよりも小さい、請求項４に記載の半導体デバイス。

【請求項6】

前記階段構造の前記導電層及び前記絶縁層を通って延びる支持ピラーを更に具えている、請求項４に記載の半導体デバイス。

【請求項7】

前記接続部が前記支持ピラーに対してずれている、請求項６に記載の半導体デバイス。

【請求項8】

前記接続部が接続ビアまたは接続壁を具えている、請求項４に記載の半導体デバイス。

【請求項9】

前記階段構造を通って延びる分離壁を更に具え、前記接続壁が延びる方向が、前記分離壁が延びる方向とは異なる、請求項８に記載の半導体デバイス。

【請求項10】

前記階段構造を通って延びるチャネルピラーと、
前記チャネルピラー内に配置されて前記チャネルピラーに電気接続されている複数の導電性ピラーと、
前記導電層と前記チャネルピラーとの間に配置された電荷蓄積層と
を更に具えている、請求項１に記載の半導体デバイス。

【請求項11】

前記電荷蓄積層が、前記延長部と、前記階段構造の前記下部の階段部分との間に更に配置されている、請求項１０に記載の半導体デバイス。

【請求項12】

前記複数の導電層において、前記延長部に接続された前記導電層の厚さが、前記延長部に接続されていない前記導電層の厚さよりも大きくない、請求項１に記載の半導体デバイス。

【請求項13】

前記複数の導電層上に載せられた複数の接点を更に具え、
前記複数の接点は前記延長部上に載せられていない、請求項１に記載の半導体デバイス。

【請求項14】

半導体デバイスを製造する方法であって、
誘電体基板上に階段構造を形成するステップであって、前記階段構造が、一層ずつ交互に積層された複数の導電層と複数の絶縁層とを具えているステップと、
前記階段構造の下部の階段部分の端部に延長部を形成するステップとを含み、
前記延長部の抵抗値が前記複数の導電層の抵抗値と異なる方法。

【請求項15】

前記階段構造を形成するステップが、
一層ずつ交互に積層された複数の半導体層と複数の絶縁層とを前記誘電体基板上に形成するステップと、
前記複数の半導体層及び前記複数の絶縁層をパターン化して、前記階段構造を形成するステップと、
前記複数の半導体層の一部を前記複数の導電層と交換し、前記半導体層の一部を、下部の水平開口部の端部に残して、前記延長部を形成するステップと
を含む、請求項１４に記載の方法。

【請求項16】

前記複数の半導体層を接続する第１接続部を形成するステップと、
前記第１接続部を除去して、接続開口部を形成するステップと、
前記接続開口部内に導電材料を形成して、第２接続部を形成するステップと
を更に含む、請求項１５に記載の方法。

【請求項17】

前記接続開口部が、接続開口部または接続トレンチから成り、前記第２接続部が接続ビアまたは接続壁から成る、請求項１６に記載の方法。

【請求項18】

チャネルピラーを形成するステップであって、前記チャネルピラーが前記階段構造を貫通するステップと、
複数の導電性ピラーを前記チャネルピラー内に形成するステップであって、前記複数の導電性ピラーが前記チャネルピラーに電気接続されるステップと、
前記導電層と前記チャネルピラーとの間、及び前記導電層と前記延長部との間に電荷蓄積層を形成するステップと
をさらに含む、請求項１７に記載の方法。

【請求項19】

分離壁を形成するステップであって、該分離壁が前記階段構造を通って延びるステップを更に含み、
前記接続壁が延びる方向が、前記分離壁が延びる方向と異なる、請求項１７に記載の方法。

【請求項20】

複数の接点を形成するステップであって、該複数の接点が前記階段構造の前記複数の導電層に載せられるステップを更に含む、請求項１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路、及び集積回路を製造する方法に関するものであり、特に、半導体デバイス、及び半導体デバイスを製造する方法に関するものである。

【背景技術】

【0002】

関連技術の説明
不揮発性メモリは、記憶しているデータが電源オフ時に消失しないという利点を有するので、パーソナルコンピュータまたは他の電子機器用に広く用いられるメモリとなっている。現在、産業において一般に用いられている三次元メモリは、ＮＯＲ（ノア：否定論理和）及びＮＡＮＤ（ナンド：否定論理積）メモリである。それに加えて、他の種類の三次元メモリはＡＮＤ（アンド：論理積）メモリであり、ＡＮＤメモリは、高い集積度及び高い面積利用率を有する多次元メモリアレイに応用することができ、高速な動作速度という利点を有する。従って、三次元メモリデバイスの開発は、次第に現在の動向となりつつある。しかし、三次元メモリデバイスに関連する多数の挑戦が未だに存在する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

技術課題
本発明は半導体デバイスを提供し、この半導体デバイスは、電荷用の導電経路を有してアーク効果を低減することができ、誘電体基板上の種々の材料層及び構成部品がプラズマ衝撃によって損傷することを防止することができる。

【課題を解決するための手段】

【0004】

課題の解決策
本発明の好適例によれば、半導体デバイスが階段構造及び延長部を含む。階段構造は誘電体基板上に配置されている。階段構造は、一層ずつ交互に積層された複数の導電層と複数の絶縁層とを含む。延長部は階段構造の下部の階段部分の端部に配置されている。延長部の抵抗値は複数の導電層の抵抗値と異なる。

【0005】

本発明の好適例によれば、半導体デバイスを製造する方法が次のステップを含む。誘電体基板上に階段構造を形成し、階段構造は、一層ずつ交互に積層された複数の導電層と複数の絶縁層とを含む。階段構造の下部の階段部分の端部に延長部を形成する。延長部の抵抗値は複数の導電層の抵抗値と異なる。

【発明の効果】

【0006】

以上に基づいて、本発明の好適例では、積層構造の下部に位置する１つ以上の半導体層が、電荷用の導電経路として機能してアーク効果を低減することができ、誘電体基板上の種々の材料層及び構成部品がプラズマ衝撃によって損傷することを防止することができる。従って、プロセスの歩留まりを向上させることができる。それに加えて、上記１つ以上の半導体層に、後続する交換プロセスを施して１つ以上の導電層を形成することができ、これらの導電層はゲート層またはダミーゲート層として機能することができる。

【図面の簡単な説明】

【0007】

【図1】図１Ａは、いくつかの実施形態による三次元ＡＮＤフラッシュメモリアレイの回路図であり、図１Ｂは、図１Ａのメモリアレイの一部の部分透視図であり、図１Ｃ及び図１Ｄは、図１Ｂの直線Ｉ－Ｉ’に沿って切り取った断面図であり、図１Ｅは、図１Ｂ、図１Ｃ、図１Ｄの直線ＩＩ－ＩＩ’における上面図であり、図１Ｆ～図１Ｉは、種々の階段構造の断面図である。

【図2】図２Ａ～図２Ｉは、本発明の一実施形態による半導体デバイスを製造する方法を示す概略断面図である。

【図3】図３Ａ及び図３Ｂは、本発明の一実施形態によるメモリデバイスのいくつかの階段構造の上面図である。

【図4】図４Ａ～図４Ｆは、本発明の他の実施形態による、メモリデバイスを製造する方法の概略断面図である。

【図5】図５Ａ及び図５Ｂは、本発明の他の実施形態によるメモリデバイスのいくつかの階段構造の上面図である。

【発明を実施するための形態】

【0008】

実施形態の説明
図１Ａは、いくつかの実施形態による三次元ＡＮＤフラッシュメモリアレイの回路図である。図１Ｂは、図１Ａのメモリアレイの一部の部分透視図である。図１Ｃ及び図１Ｄは、図１Ｂの直線Ｉ－Ｉ’に沿って切り取った断面図である。図１Ｅは、図１Ｂ、図１Ｃ、図１Ｄの直線ＩＩ－ＩＩ’における上面図である。

【0009】

図１Ａは、行及び列の形に配列された垂直ＡＮＤメモリアレイ１０の２つのブロックＢＬＯＣＫ⁽ⁱ⁾及びＢＬＯＣＫ⁽ⁱ⁺¹⁾の概略図である。ブロックＢＬＯＣＫ⁽ⁱ⁾はメモリアレイＡ⁽ⁱ⁾を含む。メモリアレイＡ⁽ⁱ⁾の１つの行（例えば、(ｍ＋１)番目の行）は、共通のワード線（例えば、ＷＬ⁽ⁱ⁾ _m+1）を有する一組のＡＮＤメモリセル２０である。各行（例えば、(ｍ＋１)番目の行）内のメモリアレイＡ⁽ⁱ⁾のＡＮＤメモリセル２０が、共通のワード線（例えば、ＷＬ⁽ⁱ⁾ _m+1）に対応し、異なるソースピラー（例えば、ＳＰ⁽ⁱ⁾ _n及びＳＰ⁽ⁱ⁾ _n+1）及びドレインピラー（例えば、ＤＰ⁽ⁱ⁾ _n及びＤＰ⁽ⁱ⁾ _n+1）に結合され、これにより、これらのＡＮＤメモリセル２０は、論理的には、共通のワード線（例えば、ＷＬ⁽ⁱ⁾ _m+1）に沿った行内に配列されている。

【0010】

メモリアレイＡ⁽ⁱ⁾の１つの列（例えば、ｎ番目の列）は、共通のソースピラー（例えば、ＳＰ⁽ⁱ⁾ _n）及び共通のドレインピラー（例えば、ＤＰ⁽ⁱ⁾ _n）を有する一組のＡＮＤメモリセルである。各列（例えば、ｎ番目の列）内のメモリアレイＡ⁽ⁱ⁾のＡＮＤメモリセル２０は、異なるワード線（例えば、ＷＬ⁽ⁱ⁾ _m+1及びＷＬ⁽ⁱ⁾ _m）に対応し、共通のソースピラー（例えば、ＳＰ⁽ⁱ⁾ _n）及び共通のドレインピラー（例えば、ＤＰ⁽ⁱ⁾ _n）に結合されている。従って、メモリアレイＡ⁽ⁱ⁾のＡＮＤメモリセル２０は、論理的には、共通のソースピラー（例えば、ＳＰ⁽ⁱ⁾ _n）及び共通のドレインピラー（例えば、ＤＰ⁽ⁱ⁾ _n）に沿った列内に配列されている。物理的レイアウトでは、適用される製造方法に応じて、これらの列または行は、高密度化または他の理由で、絡ませてハニカムパターンまたは他のパターンに配列することができる。

【0011】

図１Ａでは、ブロックＢＬＯＣＫ⁽ⁱ⁾内で、メモリアレイＡ⁽ⁱ⁾のｎ番目の列内のＡＮＤメモリセル２０が、共通のソースピラー（例えば、ＳＰ⁽ⁱ⁾ _n）及び共通のドレインピラー（例えば、ＤＰ⁽ⁱ⁾ _n）を共有する。(ｎ＋１)番目の列内のＡＮＤメモリセル２０は、共通のソースピラー（例えば、ＳＰ⁽ⁱ⁾ _n+1）及び共通のドレインピラー（例えば、ＤＰ⁽ⁱ⁾ _n+1）を共有する。

【0012】

共通のソースピラー（例えば、ＳＰ⁽ⁱ⁾ _n）は共通のソース線（例えば、ＳＬ_n）に結合され、共通のドレインピラー（例えば、ＤＰ⁽ⁱ⁾ _n）は共通のビット線（例えば、ＢＬ_n）に結合されている。共通のソースピラー（例えば、ＳＰ⁽ⁱ⁾ _n+1）は共通のソース線（例えば、ＳＬ_n+1）に結合され、共通のドレインピラー（例えば、ＤＰ⁽ⁱ⁾ _n+1）は共通のビット線（例えば、ＢＬ_n+1）に結合されている。

【0013】

同様に、ブロックＢＬＯＣＫ⁽ⁱ⁺¹⁾はメモリアレイＡ⁽ⁱ⁺¹⁾を含み、メモリアレイＡ⁽ⁱ⁺¹⁾はブロックＢＬＯＣＫ⁽ⁱ⁾内のメモリアレイＡ⁽ⁱ⁾と同様である。メモリアレイＡ⁽ⁱ⁺¹⁾の１つの行（例えば、(ｍ＋１)番目の行）は、共通のワード線（例えば、ＷＬ⁽ⁱ⁺¹⁾ _m+1）を有する一組のＡＮＤメモリセル２０である。各行（例えば、(ｍ＋１)番目の行）内のメモリアレイＡ⁽ⁱ⁺¹⁾のＡＮＤメモリセル２０は、共通のワード線（例えば、ＷＬ⁽ⁱ⁺¹⁾ _m+1）に対応し、異なるソースピラー（例えば、ＳＰ⁽ⁱ⁺¹⁾ _n及びＳＰ⁽ⁱ⁺¹⁾ _n+1）及び異なるドレインピラー（例えば、ＤＰ⁽ⁱ⁺¹⁾ _n及びＤＰ⁽ⁱ⁺¹⁾ _n+1）に結合されている。メモリアレイＡ⁽ⁱ⁺¹⁾の１つの列（例えば、ｎ番目の列）は、共通のソースピラー（例えば、ＳＰ⁽ⁱ⁺¹⁾ _n）及び共通のドレインピラー（例えば、ＤＰ⁽ⁱ⁺¹⁾ _n）を有する一組のＡＮＤメモリセル２０である。各列（例えば、ｎ番目の列）内のメモリアレイＡ⁽ⁱ⁺¹⁾のＡＮＤメモリセル２０は、異なるワード線（例えば、ＷＬ⁽ⁱ⁺¹⁾ _m+1及びＷＬ⁽ⁱ⁺¹⁾ _m）に対応し、共通のソースピラー（例えば、ＳＰ⁽ⁱ⁺¹⁾ _n）及び共通のドレインピラー（例えば、ＤＰ⁽ⁱ⁺¹⁾ _m）に結合されている。従って、メモリアレイＡ⁽ⁱ⁺¹⁾のＡＮＤメモリセル２０は、論理的には、共通のソースピラー（例えば、ＳＰ⁽ⁱ⁺¹⁾ _n）及び共通のドレインピラー（例えば、ＤＰ⁽ⁱ⁺¹⁾ _n）に沿った列内に配列されている。

【0014】

ブロックＢＬＯＣＫ⁽ⁱ⁺¹⁾とブロックＢＬＯＣＫ⁽ⁱ⁾とは、ソース線（例えば、ＳＬ_n及びＳＬ_n+1）及びビット線（例えば、ＢＬ_n及びＢＬ_n+1）を共用する。従って、ソース線ＳＬ_n及びビット線ＢＬ_nは、ブロックＢＬＯＣＫ⁽ⁱ⁾のＡＮＤメモリアレイＡ⁽ⁱ⁾内のＡＮＤメモリセル２０のｎ番目の列に結合され、ブロックＢＬＯＣＫ⁽ⁱ⁺¹⁾のＡＮＤメモリアレイＡ⁽ⁱ⁺¹⁾内のＡＮＤメモリセル２０のｎ番目の列に結合されている。同様に、ソース線ＳＬ_n+1及びビット線ＢＬ_n+1は、ブロックＢＬＯＣＫ⁽ⁱ⁾のＡＮＤメモリアレイＡ⁽ⁱ⁾内のＡＮＤメモリセル２０の(ｎ＋１)番目の列に結合され、ブロックＢＬＯＣＫ⁽ⁱ⁺¹⁾のＡＮＤメモリアレイＡ⁽ⁱ⁺¹⁾内のＡＮＤメモリセル２０の(ｎ＋１)番目の列に結合されている。

【0015】

図１Ｂ～図１Ｄを参照すれば、メモリアレイ１０は、例えば、半導体ダイの相互接続構造の上方に配置することができ、例えば、半導体基板上に形成された１つ以上の能動素子（例えば、トランジスタ）上に配置されている。従って、誘電体基板（または誘電体層と称する）５０は、シリコン基板上に形成された金属相互接続構造の上方の誘電体層（例えば、酸化シリコン層）とすることができる。メモリアレイ１０は、積層構造ＧＳＫ、複数のチャネルピラー１６、複数の第１導電性ピラー（ソースピラーとも称する）３２ａ、複数の第２導電性ピラー（ドレインピラーとも称する）３２ｂ、及び複数の電荷蓄積構造４０を含むことができる。

【0016】

図１Ｂを参照すれば、積層構造ＧＳＫが誘電体基板５０上に形成されている。積層構造ＧＳＫは、誘電体基板５０の表面５０ｓ上に縦方向に積層された複数のゲート層（ワード線または導電層とも称する）３８及び複数の絶縁層５４を含む。Ｚ方向には、ゲート層３８どうしが、これらの間に配置された絶縁層５４によって互いに電気絶縁されている。ゲート層３８は、誘電体基板５０の表面に平行な方向に広がる。図１Ｆ～図１Ｉに示すように、階段状の領域ＳＲ内のゲート層３８は階段構造ＳＣを有することができる。従って、より下方のゲート層３８はより上方のゲート層３８よりも長く、下方のゲート層３８の端部は、より上方のゲート層３８の端部を超えて横方向に延びる。ゲート層３８に接続するための接点（図示せず）をゲート層３８の端部上に載せて、それぞれのゲート層３８をそれぞれの導電線に接続することができる。

【0017】

図１Ｂ～図１Ｄを参照すれば、メモリアレイ１０は複数のチャネルピラー１６を更に含む。一部の実施形態では、各チャネルピラー１６が上から見てリング形状を有する。チャネルピラー１６の材料は、アンドープ（ドープなしの）ポリシリコンのような半導体を含むことができる。

【0018】

図１Ｂ～図１Ｄを参照すれば、メモリアレイ１０が、複数の絶縁ピラー２８、複数の第１導電性ピラー３２ａ、及び複数の第２導電性ピラー３２ｂを更に含む。本例では、第１導電性ピラー３２ａがソースピラーとして機能する。第２導電性ピラー３２ｂはドレインピラーとして機能する。第１導電性ピラー３２ａ、第２導電性ピラー３２ｂ、及び絶縁ピラー２８の各々は、ゲート層３８の表面（即ち、Ｘ－Ｙ平面）に垂直な方向（即ち、Ｚ方向）に延びる。第１導電性ピラー３２ａと第２導電性ピラー３２ｂとは、絶縁ピラー２８によって分離され、絶縁充填層２４によって包囲されている。第１導電性ピラー３２ａ及び第２導電性ピラー３２ｂはチャネルピラー１６に電気接続されている。第１導電性ピラー３２ａ及び第２導電性ピラー３２ｂは、ドープされたポリシリコンまたは金属材料を含むことができる。絶縁ピラー２８は窒化シリコンまたは酸化シリコンを含むことができ、絶縁充填層２４は酸化シリコンを含むことができる。

【0019】

図１Ｃ及び図１Ｄを参照すれば、電荷蓄積構造４０がチャネルピラー１６とゲート層（または導電層と称する）３８との間に配置されている。電荷蓄積構造４０は、トンネル層（またはバンドギャップ操作トンネル酸化物層と称する）１４、電荷蓄積層１２、及びブロッキング（遮断）層３６を含むことができる。電荷蓄積層１２は、トンネル層１４とブロッキング層３６との間に配置されている。一部の実施形態では、トンネル層１４及びブロッキング層３６が酸化シリコンを含む。電荷蓄積層１２は、窒化シリコン、または電荷を捕捉することができる他の材料を含む。一部の実施形態では、図１Ｃに示すように、電荷蓄積構造４０の一部分（例えば、トンネル層１４及び電荷蓄積層１２）が、ゲート層３８に垂直な方向（即ち、Ｚ方向）に連続して延び、電荷蓄積構造４０の他の部分（例えば、ブロッキング層３６）がゲート層３８を包囲する。他の実施形態では、図１Ｄに示すように、電荷蓄積構造４０（例えば、トンネル層１４、電荷蓄積層１２、及びブロッキング層３６）が、対応するゲート層３８を包囲する。

【0020】

図１Ｅを参照すれば、電荷蓄積構造４０、チャネルピラー１６、ソースピラー３２ａ、及びドレインピラー３２ｂがゲート層３８によって包囲され、これによりメモリセル２０が規定される。異なる動作方法によれば、１ビット動作または２ビット動作をメモリセル２０上で実行することができる。例えば、ソースピラー３２ａ及びドレインピラー３２ｂに電圧を印加すると、ソースピラー３２ａ及びドレインピラー３２ｂがチャネルピラー１６に接続されているので、電子がチャネルピラー１６に沿って移動して電荷蓄積構造４０の全体に蓄積される。これにより、１ビット動作をメモリセル２０上で実行することができる。それに加えて、ファウラー・ノルドハイム・トンネリング（トンネル注入）を含む動作については、電子またはホールを、ソースピラー３２ａとドレインピラー３２ｂとの間で電荷蓄積構造４０内に捕捉することができる。ソース側注入、チャネル・ホットエレクトロン注入、バンド間トンネリング・ホットキャリア注入を含む動作については、電子またはホールを、ソースピラー３２ａ及びドレインピラー３２ｂの一方に隣接した電荷蓄積構造４０内に局所的に捕捉することができる。従って、シングルレベルセル（ＳＬＣ（single level cell）、１ビット）またはマルチレベルセル（ＭＬＣ（multi-level cell）、２ビット以上）動作をメモリセル２０上で実行することができる。

【0021】

動作中には、選択したワード線（ゲート層）３８に電圧を印加し；例えば、対応するメモリセル２０の対応する閾値電圧（Ｖ_th）よりも高い電圧を印加すると、チャネルピラー１６が選択したワード線３８と交差するチャネル領域がオン状態にされて、電流が（図１Ｂに示す）ビット線ＢＬ_nまたはＢＬ_n+1からドレインピラー３２ｂに入り、オン状態のチャネル領域を通って（例えば、矢印６０によって示す向きに）ソースピラー３２ａまで流れて、最終的に（図１Ｂに示す）ソース線ＳＬ_nまたはＳＬ_n+1まで流れることを可能にする。

【0022】

図１Ｆ～図１Ｉは、種々の階段構造の概略断面図である。

【0023】

図１Ｆ～図１Ｉを参照すれば、本発明の一部の実施形態では、階段構造ＳＣの上部の階段部分ＴＰの導電層３８がワード線として機能することができる。階段構造ＳＣの下部の階段部分ＬＰの導電層３８を用いて、漏洩経路を閉じることができる。下部の階段部分ＬＰの端部は、階段構造ＳＣの延長部に接続されている。延長部ＥＰの抵抗値は、隣接する導電層３８ｇの抵抗値と異なる。導電層３８ｇは、例えばタングステンを含む。延長部ＥＰは、ポリシリコンのような半導体を含む。

【0024】

図１Ｆ及び図１Ｇを参照すれば、一部の実施形態では、延長部ＥＰと隣接する導電層３８ｇとを、電荷蓄積構造４０のブロッキング層３６によって互いに電気絶縁することができる。図１Ｈ及び図１Ｉを参照すれば、一部の実施形態では、延長部ＥＰと隣接する導電層３８ｇとを、電荷蓄積構造４０のブロッキング層３６、電荷蓄積層１２、及びトンネル層１４によって互いに電気絶縁することができる。

【0025】

図１Ｆ及び図１Ｈを参照すれば、延長部ＥＰが複数の層を含むことができる。図１Ｇ及び図１Ｉを参照すれば、延長部ＥＰを単一層にすることもできる。延長部ＥＰの各層は、下部の階段部分ＬＰの１つのゲート層３８ｇに接続されている。それに加えて、下部の階段部分ＬＰの導電層３８ｇどうしは、接続部３８ｖを通して互いに電気接続されている。一部の実施形態では、下部の階段部分ＬＰの各ゲート層３８ｇの間にバリア（障壁）層３７を含めることもできる。バリア層３７は、ゲート層３８ｇとブロッキング層３６との間に配置することができる。バリア層３７の材料は、チタニウム（Ti）、窒化チタニウム（TiN）、窒化タンタル（TaN）、またはその組合せを含む。

【0026】

図２Ａ～図２Ｉは、本発明の一実施形態による半導体デバイスを製造する方法を示す概略断面図である。

【0027】

図２Ａを参照すれば、誘電体基板１００を用意する。誘電体基板１００は、例えばシリコン基板上に形成された相互接続構造の誘電体層である。誘電体基板１００の材料は酸化シリコンを含む。複数の絶縁層９２と複数の半導体層９４とを一層ずつ交互に誘電体基板１００上に積層させる。各絶縁層９２は酸化シリコン層を含む。各半導体層９４はドープされたポリシリコン層を含む。本実施形態では、３つの絶縁層９２及び２つの半導体層９４が存在するが、本発明はこのことに限定されない。他の実施形態では、より多数またはより少数の絶縁層９２、及びより多数またはより少数の半導体層９４を、実際の必要性に応じて形成することができる。

【0028】

図２Ｂを参照すれば、マスク層９５を誘電体基板１００上に形成する。マスク層９５は開口部を有する。この開口部は、円形、楕円形、正方形、長方形、等の種々の形状を有することができる。その後に、エッチングプロセスを実行して、この開口部を、その下にある絶縁層９２及び半導体層９４まで転移させて、開口部ＯＰ１を形成する。開口部ＯＰ１は接続開口部または接続トレンチとすることができる。開口部ＯＰ１は最下部の半導体層９４を露出させることができる。

【0029】

図２Ｂ及び図２Ｃを参照すれば、マスク層９５を除去する。次に、他の半導体層９４Ｔを絶縁層９２上に形成する。半導体層９４Ｔを更に開口部ＯＰ１内に充填して、接続部９６を形成する。それに加えて、半導体層９４Ｔを接地して放電経路として機能させることができる。絶縁層９２及び半導体層９４と９４Ｔが一緒に、積層構造ＳＫ１の下部ＢＰを形成する。

【0030】

図２Ｃを参照すれば、積層構造ＳＫ１の上部ＵＰを、積層構造ＳＫ１の下部ＢＰ上に形成する。本実施形態では、積層構造ＳＫ１の上部ＵＰが、積層構造ＳＫ１の下部ＢＰ上に一層ずつ交互に積層された複数の絶縁層１０４と複数の中間層１０６とを含む。各絶縁層１０４は酸化シリコン層を含む。各中間層１０６は窒化シリコン層を含む。中間層１０６は犠牲層として機能することができ、この犠牲層は、後続するプロセスにおいて完全または部分的に除去することができる。本実施形態では、積層構造ＳＫ１が７つの絶縁層１０４及び６つの中間層１０６を有するが、本発明はこのことに限定されない。他の実施形態では、より多数の絶縁層１０４及びより多数の中間層１０６を、実際の必要性に応じて形成することができる。

【0031】

図２Ｄを参照すれば、積層構造ＳＫ１の上部をパターン化するのに対し、積層構造ＳＫ１の下部ＢＰはパターン化しないで、階段構造ＳＣを形成する。複数の中間層１０６の長さを、最上部から最下部にかけて次第に増加させ、複数の半導体層９４の長さはほぼ同じにする。その後に、誘電体層１０７を誘電体基板１００上に形成する。誘電体層１０７は階段構造ＳＣを覆う。誘電体層１０７は、化学機械的研磨プロセスで平坦な表面を有することができる。積層構造ＳＫ１の上部ＵＰにおける最下部の絶縁層１０４は、積層構造ＳＫ１の下部ＢＰを覆う。

【0032】

図２Ｅを参照すれば、リソグラフィー及びエッチングプロセスを実行して、複数の開口部１０８をアレイ領域（図示せず）内の積層構造ＳＫ１内に形成する。各開口部１０８は、積層構造ＳＫ１の上部ＵＰから下部ＢＰまで延びる。開口部１０８は円形の外形を有するが、本発明はこのことに限定されない。他の実施形態では、開口部１０８が、多角形（図示せず）のような他の形状の外形を有することができる。エッチングプロセスはドライエッチングプロセスを含むことができる。ドライエッチングプロセス中に、半導体層９４Ｔは電荷用の導電経路として機能することができる。

【0033】

図２Ｅを参照すれば、半導体層９４及び中間層１０６の側壁上に保護層１１０を形成する。各保護層１００は酸化シリコン層を含む。保護層１１０を形成する方法は、乾式（ドライ）熱酸化プロセス、湿式（ウェット）熱酸化プロセス、またはその組合せを含む。次に、チャネルピラー１１６を各開口部１０８内に形成する。チャネルピラー１１６の材料は、アンドープ・ポリシリコンのような半導体を含む。チャネルピラー１１６を形成する方法は、積層構造ＳＫ１上及び開口部１０８内にチャネル材料を形成することを含む。次に、エッチバックプロセスを実行してチャネル材料を部分的に除去して、チャネルピラー１１６を形成する。

【0034】

図２Ｅを参照すれば、絶縁充填層１２４及び絶縁ピラー１２８を各開口部１０８内に形成する。絶縁充填層１２４の材料は酸化シリコンを含み、その形成方法は低温熱酸化法を含む。絶縁ピラー１２８の材料は窒化シリコンを含み、その形成方法は化学気相成長法（化学蒸着法、化学成膜法）を含む。絶縁充填層１２４を開口部１０８内に充填し、絶縁充填層１２４が開口部１０８を完全に充たす前に、絶縁充填層１２４とは異なる充填材料を開口部１０８に充填して開口部１０８を封止する。この絶縁材料を、絶縁充填層１２４の表面が露出されるまでドライエッチングまたはウェットエッチングによりエッチバックし、こうして、開口部１０８の中央に残った絶縁材料が絶縁ピラー１２８を形成する。

【0035】

図２Ｅを参照すれば、パターン化プロセス（例えば、リソグラフィー及びエッチングプロセス）を実行して、絶縁充填層１２４内に孔（図示せず）を形成する。次に、導電性ピラー１３２ａ及び１３２ｂをこれらの孔内に形成する。導電性ピラー１３２ａ及び１３２ｂは、それぞれソースピラー及びドレインピラーとして機能することができ、それぞれがチャネルピラー１１６に電気接続されている。導電性ピラー１３２ａ及び１３２ｂは、絶縁充填層１２４上及び上記の孔内に導電層を形成し、エッチバックプロセスがこれに続くことによって形成することができる。導電性ピラー１３２ａ及び１３２ｂはドープされたポリシリコンを含む。導電性ピラー１３２ａ及び１３２ｂ、チャネルピラー１１６、絶縁ピラー１２８、及び絶縁充填層１２４を集合的に垂直ピラーＶＣと称する。

【0036】

図２Ｅ～図２Ｈを参照すれば、交換プロセスを実行して、複数の中間層１０６、及び半導体層９４の一部を、複数の導電層１３８及び複数の電荷蓄積構造１４０と交換する。まず、図２Ｅを参照すれば、パターン化プロセス（例えば、リソグラフィー及びエッチングプロセス）を積層構造ＳＫ１に対して実行して、分離トレンチ１３３（または一部の例ではスリットと称する）を形成する。分離トレンチ１３３は、積層構造ＳＫ１の上部ＵＰから下部ＢＰまで延びる。その後に、多段階のエッチングプロセスを実行する。まず、第１段階のエッチングプロセスを実行して、半導体層９４の一部を除去して、複数の水平開口部１１９及び接続開口部１１７を形成する。第１段階のエッチングプロセスは、ウェットエッチングプロセスを含むことができる。このウェットエッチングプロセスにおいて使用することができるエッチャント（エッチング液）は、化学エッチャントＳＣ１のような水酸化アンモニウム及び過酸化水素を含む。水平開口部１１９どうしは、およそ同じ長さを有することも異なる長さを有することもできる。複数の水平開口部１１９の長さは、最下部の中間層１０６の長さよりも大きい。半導体層９４の一部分を水平開口部１１９の端部に残して、複数の延長部ＥＰを形成する。

【0037】

図２Ｇを参照すれば、多段階エッチングプロセスの第２段階のエッチングプロセスを実行して、複数の中間層１０６の一部を除去して、複数の水平開口部１２１を形成する。第２段階のエッチングプロセスは、ウェットエッチングプロセスを含むことができる。このウェットエッチングプロセスにおいて使用されるエッチャントは、高温のリン酸を含む。このエッチングプロセス中には、絶縁層１０４及び保護層１１０の材料が中間層１０６の材料と異なるので、保護層１１０は停止（ストップ）層として機能することができる。

【0038】

図２Ｈを参照すれば、（各々がトンネル層１１４、蓄積層１１２、及びブロッキング層１３６を含む）複数の電荷蓄積構造１４０、複数のバリア層１３７、及び複数の導電層１３８を、複数の水平開口部１２１及び１１９内に形成する。トンネル層１１４は酸化シリコンを含む。蓄積層１１２は、オキシ窒化シリコン、窒化シリコン、またはその組合せを含む。ブロッキング層１３６は、酸化シリコン、７以上の高い誘電率を有する材料、またはその組合せを含む。７以上の高い誘電率を有する材料は、酸化アルミニウム（Al₂O₃）、酸化ハフニウム（HfO₂）、酸化ランタン（La₂O₅）、遷移金属酸化物、ランタニド酸化物、またはその組合せを含む。各バリア層１３７の材料は、チタニウム（Ti）、窒化チタニウム（TiN）、タンタル（Ta）、窒化タンタル（TaN）、またはその組合せを含む。各導電層１３８の材料はタングステンを含む。

【0039】

トンネル層１１４、蓄積層１１２、ブロッキング層１３６、バリア層１３７、及び導電層１３８を形成する方法は、トンネリング材料、蓄積材料、ブロッキング材料、バリア材料、及び導電材料を順に形成するステップを含む。トンネリング材料、蓄積材料、ブロッキング材料、バリア材料、及び導電材料の厚さは、水平開口部１２１、１１９、及び接続開口部１１７を完全に充たすのに十分な厚さである。水平開口部１１９の高さＨ１は水平開口部１２１の高さＨ２以下である。接続開口部１１７の直径（または幅）Ｗは、水平開口部１２１、１１９の高さＨ２、Ｈ１以下である。次に、エッチバックプロセスを実行して、分離トレンチ１３３内の蓄積材料、ブロッキング材料、バリア材料、及び導電材料を除去して、トンネル層１１４、蓄積層１１２、ブロッキング層１３６、バリア層１３７、及び導電層１３８を、水平開口部１２１と１１９及び接続開口部１１７内に形成する。こうして、積層構造ＳＫ２及び階段構造ＳＣを形成する。階段構造ＳＣの上部の階段部分ＴＰの導電層１３８の長さは、最上部から最下部にかけて次第に増加する。階段構造ＳＣの下部の階段部分ＬＰは、延長部ＥＰに隣接し、導電層１３８ｇは電荷蓄積構造１４０によって延長部ＥＰから分離されている。

【0040】

図２Ｈを参照すれば、分離壁ＳＬＴを分離トレンチ１３３内に形成する。積層構造ＳＫ２を分離壁ＳＬＴによって複数のゾーンに分割する。一部の実施形態では、分離壁ＳＬＴが絶縁層１４２を含むことができる。分離壁ＳＬＴの形成方法は、積層構造ＳＫ２上に絶縁材料を形成して分離トレンチ１３３内に充填するステップと、次に、過剰な絶縁材料をエッチバックプロセスまたは平坦化プロセスにより除去するステップとを含む。他の実施形態では、分離壁ＳＬＴが、絶縁層１４２によって包囲される充填層（図示せず）を更に含む。この充填層は、分離壁ＳＬＴの屈曲を回避するのに十分な支持を行うことができる。絶縁層１４２は酸化シリコンを含み、充填層はポリシリコンを含む。

【0041】

図２Ｉを参照すれば、複数の接点ＣＯＡ１及びＣＯＡ２を誘電体基板１００の上方に形成する。接点ＣＯＡ２は、階段構造ＳＣの上部の階段部分ＴＰの導電層１３８上に載せて、この導電層１３８に電気接続する。接点ＣＯＡ１は、階段構造ＳＣの下部の階段部分ＬＰにおける最上部の導電層１３８ｇ上に載せて、この導電層１３８ｇに電気接続する。

【0042】

本発明では、階段構造ＳＫ２の上部ＵＰのバリア層１３７及び導電層１３８が、メモリアレイの複数のワード線として機能する。アレイ領域内の積層構造ＳＫ２は複数のメモリセルを含む。これらのメモリセルは、導電性ピラー１３２ａ及び１３２ｂを通して互いに並列に接続されて、メモリストリングを形成する。積層構造ＳＫ２の上部ＵＰの導電層１３８は、接点ＣＯＡ２を通して、その後に形成した上部の相互接続構造に電気接続する。積層構造ＳＫ２の下部ＢＰの導電層１３８ｇどうしを、接続部１３８ｖを通して互いに接続し、接点ＣＯＡ１を通して、その後に形成した上部の相互接続構造に電気接続する。導電層１３８ｇはゲートまたはダミーゲートとして機能することができる。一部の実施形態では、図３Ａ及び図３Ｂに示すように、積層構造ＳＣの下部の階段部分ＬＰの端部にある延長部ＥＰ上に接点を載せないか電気接続しない。

【0043】

図３Ａ及び図３Ｂは、本発明の一実施形態によるメモリデバイスのいくつかの階段構造の上面図である。

【0044】

図３Ａ及び図３Ｂを参照すれば、接続部１３８ｖは（図３Ａに示すような）接続孔または（図３Ｂに示すような）接続壁とすることができる。接続部１３８ｖの形状は、（図３Ａに示すような）円形、（図３Ｂに示すような）ストリップ形、または長円形（図示せず）にすることができるが、本発明はこれらに限定されない。図３Ｂを参照すれば、接続部１３８ｖがストリップ形状の接続壁である実施形態では、この接続壁が延びる方向を、分離壁ＳＬＴが延びる方向と垂直にすることができるが、本発明はこのことに限定されない。

【0045】

図３Ａ及び図３Ｂに示すように、接続部１３８ｖは適切な方向に配置することができる。接続部１３８ｖは、上部の階段部分ＴＰの導電層１３８内に配置することができ（図示せず）、あるいは（図２Ｉに示すように）下部の階段部分ＬＰの導電層１３８ｇ内及び絶縁層９２内に配置することができる。

【0046】

接点ＣＯＡ２は上部の階段部分ＴＰの導電層１３８の上面上に配置されている。接点ＣＯＡ１は下部の階段部分ＬＰ内の最上部の導電層１３８ｇの上面上に配置されている。接続部１３８ｖは、最上部の導電層１３８ｇの下面と最下部の導電層１３８ｇの上面との間に配置されている。接続部１３８ｖの位置は、接点ＣＯＡ１の配置に影響を与えない。従って、誘電体基板１００に垂直な方向に接続部１３８ｖの位置をずらして、接点ＣＯＡ１またはＣＯＡ２の位置と部分的にオーバーラップさせるか完全にオーバーラップさせることができる。

【0047】

図３Ａ及び図３Ｂを参照すれば、一部の実施形態では、（図２Ｅ～図２Ｉに示す）支持ピラーＤＶを階段構造ＳＣ内に更に設けて、階段構造ＳＣがゲートの交換中に崩壊することを防止する。簡単のため、図２Ｅは単一の支持ピラーＤＶのみを示すが、本発明はこのことに限定されない。図３Ａ及び図３Ｂに示すように、階段構造ＳＣは複数の支持ピラーＤＶを含むことができる。支持ピラーＤＶは、（図２Ｅ～図２Ｉに示す）垂直ピラーＶＣの形成中に同時に形成することができ、従って、支持ピラーＤＶ及び垂直ピラーＶＣはおよそ同じ高さを有することができ、即ち、誘電体層１０７の最上面から絶縁層９２まで延びることができる。その代わりに、支持ピラーＤＶは、スルー（貫通）ビアの形成中に同時に形成することができ、スルービアは下部の相互接続構造を上部の相互接続構造に接続する。換言すれば、支持ピラーＤＶは、階段構造ＳＣの少なくとも最上層から最下層まで延びる。従って、支持ピラーＤＶの配置に影響を与えないためには、図３Ａ及び図３Ｂに示すように、接続部１３８ｖの位置と支持ピラーＤＶの位置とをずらしてオーバーラップさせない。

【0048】

図４Ａ～図４Ｆは、本発明の他の実施形態によるメモリデバイスの方法を示す断面図である。

【0049】

図４Ａを参照すれば、積層構造ＳＫ１を誘電体基板１００上に形成する。図４Ａの積層構造ＳＫ１は、以上の実施形態の積層構造ＳＫ１と同様であるが、接続部９６を含まない。積層構造ＳＫ１の形成方法は、下部ＢＰ及び上部ＵＰを順に形成するステップを含む。下部ＢＰは、一層ずつ交互に積層された複数の絶縁層９２と複数の半導体層９４とを含む。最下部の半導体層９４を接地して、電荷用の導電経路として機能させることができる。上部ＵＰは、一層ずつ交互に積層された複数の絶縁層１０４と複数の中間層１０６とを含む。絶縁層９２、半導体層９４、絶縁層１０４、及び中間層１０６は、上記の実施形態において説明したものと同様である。

【0050】

図４Ｂを参照すれば、積層構造ＳＫ１の上部ＵＰ及び下部ＢＰをパターン化して階段構造ＳＣを形成する。本実施形態では、階段構造ＳＣの中間層１０６の長さが最上部から最下部にかけて次第に増加し、半導体層９４の長さが最上部から最下部にかけて次第に増加する。その後に、誘電体層１０７を誘電体基板１００上に形成する。誘電体層１０７は階段構造ＳＣを覆う。

【0051】

図４Ｃを参照すれば、上述した方法により、垂直ピラーＶＣをアレイ領域内の積層構造ＳＫ１内に形成する。

【0052】

図４Ｃ～図４Ｆを参照すれば、交換プロセスを実行して、複数の中間層１０６及び複数の半導体層９４を複数の導電層１３８及び複数の電荷蓄積構造１４０と交換する。まず、図４Ｃを参照すれば、パターン化プロセス（例えば、リソグラフィー及びエッチングプロセス）を積層構造ＳＫ１に対して実行して、分離トレンチ１３３を形成する。次に、図４Ｄを参照すれば、エッチングプロセス（例えば、ウェットエッチングプロセス）を実行して、複数の中間層１０６の一部及び複数の半導体層９４の一部を同時に除去して、複数の水平開口部１２１及び１１９を形成する。半導体層９４の一部を最下部の水平開口部１１９の端部に残して、延長部ＥＰを形成する。

【0053】

図４Ｅを参照すれば、上記の方法により、複数の電荷蓄積層１４０（その各々がトンネル層１１４、蓄積層１１２、及びブロッキング層１３６を含む）、複数のバリア層１３７、及び複数の導電層１３８を、複数の水平開口部１２１及び１１９内に形成する。積層構造ＳＫ２及び階段構造ＳＣをこうして形成する。階段構造ＳＣの上部の階段部分ＴＰの導電層１３８及び下部の階段部分ＬＰの導電層１３８ｇの長さは、最上部から最下部にかけて次第に増加する。階段構造ＳＣの下部の階段部分ＬＰの導電層１３８ｇは延長部ＥＰに隣接し、導電層１３８ｇと延長部ＥＰとは電荷蓄積構造１４０によって互いに分離されている。次に、分離壁ＳＬＴを分離トレンチ１３３内に形成する。

【0054】

図４Ｆを参照すれば、上記の方法により、複数の接点ＣＯＡ１及びＣＯＡ２を誘電体基板１００上に形成する。接点ＣＯＡ２を、階段構造ＳＣの上部階段部分ＴＰの導電層１３８上に載せて、この導電層１３８に電気接続する。接点ＣＯＡ１を、階段構造ＳＣの下部の階段部分ＬＰの導電層１３８ｇ上に載せて、この導電層１３８ｇに電気接続する。

【0055】

本発明では、積層構造ＳＫ２の上部ＵＰのバリア層１３７及び導電層１３８が、メモリアレイの複数のワード線として機能する。積層構造ＳＫ２は複数のメモリセルを含む。これらのメモリセルを、導電性ピラー１３２ａ及び１３２ｂを通して互いに並列に接続して、メモリストリングを形成する。上部ＵＰの導電層１３８は、接点ＣＯＡ２を通して、その後に形成した上部接続構造に電気接続する。下部ＢＰは、単一の導電層１３８ｇを有し、接点ＣＯＡ１を通して、その後に形成した上部相互接続構造に電気接続する。導電層１３８ｇは、ゲートまたはダミーゲートとして機能することができる。一部の実施形態では、図５Ａ及び図５Ｂに示すように、階段構造ＳＣの下部の階段構造ＬＰの端部にある延長部ＥＰに接点を載せず、電気接続もしない。

【0056】

図５Ａ及び図５Ｂは、本発明の他の実施形態によるメモリデバイスのいくつかの階段構造の上面図である。

【0057】

図５Ａ及び図５Ｂの上面図は、図３Ａ及び図３Ｂの上面図と同様であるが、図５Ａ及び図５Ｂの階段構造ＳＣには接続部が設けられていない。上部の階段部分ＴＰは、より多数の階段を有し、延長部ＥＰに隣接する下部の階段部分ＬＰは、より少数の、更には単一の階段を有する。

【0058】

上記の実施形態は、ＡＮＤフラッシュメモリを例として挙げることによって説明している。本発明は、三次元ＮＯＲフラッシュメモリ及び三次元ＮＡＮＤフラッシュメモリに適用することもできる。本発明の実施形態は、フラッシュメモリにおいて適用することができるだけでなく、階段構造を有する種々のデバイスに適用することもできる。

【0059】

本発明の実施形態では、積層構造の下部に配置された１つ以上の半導体層が、電荷用の導電経路として機能して、アーク効果を低減し、誘電体基板上の種々の材料層及び構成部品がプラズマ衝撃によって損傷することを防止することができる。従って、プロセスの歩留まりが向上する。それに加えて、上記１つ以上の半導体層に、その後の交換プロセスを施して、１つ以上の導電層を形成することができ、これらの導電層はゲート層またはダミーゲート層として機能することができる。

【産業上の利用可能性】

【0060】

本発明の半導体デバイス及びこの半導体デバイスを製造する方法は、階段構造を有する半導体デバイス、及びこうした半導体デバイスを製造する方法に適用することができる。

【符号の説明】

【0061】

１０、Ａ⁽ⁱ⁾、Ａ⁽ⁱ⁺¹⁾：メモリアレイ
１２：電荷蓄積層
１４：トンネル層
１６：チャネルピラー
２０：メモリセル
２４：絶縁充填層
２８：絶縁ピラー
３２ａ：第１導電性ピラー・ソースピラー
３２ｂ：第２導電性ピラー・ドレインピラー
３６：ブロッキング層
３８：ゲート層／導電層／ワード線
３８ｇ：導電層
３８ｖ：接続部
４０：電荷蓄積構造
５０：誘電体基板
５０ｓ：表面
５４：絶縁層
６０：矢印
９２：絶縁層
９４：半導体層
９４Ｔ：半導体層
９５：マスク層
９６：接続部
１００：誘電体基板
１０４：絶縁層
１０６：中間層
１０７：誘電体層
１０８：開口部
１１０：保護層
１１２：蓄積層
１１４：トンネル層
１１６：チャネルピラー
１１７：接続開口部
１１９：水平開口部
１２１：水平開口部
１２４：絶縁充填層
１２８：絶縁ピラー
１３２ａ：導電性ピラー
１３２ｂ：導電性ピラー
１３３：分離トレンチ
１３６：ブロッキング層
１３７：バリア層
１３８：ゲート層／導電層／ワード線
１３８ｇ：導電層
１３８ｖ：接続部
１４０：電荷蓄積構造
１４２：絶縁層
ＢＰ：下部
ＣＯＡ１：接点
ＣＯＡ２：接点
ＤＶ：支持ピラー
ＥＰ：延長部
ＧＳＫ：積層構造
Ｈ１：高さ
Ｈ２：高さ
ＬＰ：下部の階段部分
ＯＰ１：開口部
ＳＣ：階段構造
ＳＫ１：積層構造
ＳＫ２：積層構造
ＳＬＴ：分離壁
ＴＰ：上部の階段部分
ＵＰ：上部
ＶＣ：垂直ピラー
Ｗ：距離
Ｉ－Ｉ’：直線
ＩＩ－ＩＩ’：直線
ＢＬＯＣＫ、ＢＬＯＣＫ⁽ⁱ⁾、ＢＬＯＣＫ⁽ⁱ⁺¹⁾：ブロック
ＢＬ_n、ＢＬ_n+1：ビット線
ＳＰ⁽ⁱ⁾ _n、ＳＰ⁽ⁱ⁾ _n+1、ＳＰ⁽ⁱ⁺¹⁾ _n、ＳＰ⁽ⁱ⁺¹⁾ _n+1：ソースピラー
ＤＰ⁽ⁱ⁾ _n、ＤＰ⁽ⁱ⁾ _n+1、ＤＰ⁽ⁱ⁺¹⁾ _n、ＤＰ⁽ⁱ⁺¹⁾ _n+1：ドレインピラー
ＷＬ⁽ⁱ⁾ _m、ＷＬ⁽ⁱ⁾ _m+1、ＷＬ⁽ⁱ⁺¹⁾ _m、ＷＬ⁽ⁱ⁺¹⁾ _m+1：ワード線

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図1I】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図2I】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図5A】

【図5B】

【外国語明細書】