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特開2024-160913コンピュテーショナルメモリ及びメモリシステムのためのアーキテクチャ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024160913
(43)【公開日】2024-11-15
(54)【発明の名称】コンピュテーショナルメモリ及びメモリシステムのためのアーキテクチャ
(51)【国際特許分類】
G11C 15/04 20060101AFI20241108BHJP
【ＦＩ】
G11C15/04 631W
G11C15/04 601R
G11C15/04 601W
【審査請求】有
【請求項の数】22
【出願形態】ＯＬ
(21)【出願番号】P 2023147714
(22)【出願日】2023-09-12
(31)【優先権主張番号】18/143,777
(32)【優先日】2023-05-05
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】曾 柏皓
(57)【要約】 （修正有）
【課題】コンピュテーショナルソリッドステートドライブ（ＳＳＤ）技術などにおいて、プロセッサ利用率及び／又はバス帯域幅利用率を低減する方法を提供する。
【解決手段】コンピュテーショナルシステムは、プロセッサ及び／又はバスリソースではなく、コンピュテーショナルＳＳＤのリソースを使用して、コンピュテーショナル技法（例えば、サーチ、計算、及び／又はアクセス）を実行し、処理要素及びストレージデバイスの間の情報移動を低減又は最小化する。
【選択図】図１
【解決手段】コンピュテーショナルシステムは、プロセッサ及び／又はバスリソースではなく、コンピュテーショナルＳＳＤのリソースを使用して、コンピュテーショナル技法（例えば、サーチ、計算、及び／又はアクセス）を実行し、処理要素及びストレージデバイスの間の情報移動を低減又は最小化する。
【選択図】図１
【特許請求の範囲】
【請求項1】
メモリシステムを操作するための方法であって、
メモリアレイのメモリストリングの第１部分を、（ｉ）前記メモリアレイのワードライン上で駆動される第１電圧、及び、（ｉｉ）前記メモリストリングの前記第１部分の予め定められた動作条件に従って、第１に検知する段階；
前記メモリアレイのメモリストリングの第２部分を、（ｉ）前記メモリアレイのワードライン上で駆動される第２電圧、及び、（ｉｉ）前記メモリストリングの前記第２部分の動的動作条件に従って第２に検知する段階；及び
前記第２に検知する段階の結果を提供前記第１に検知する段階；
を備え、ここで、前記第２電圧は、前記第１に検知する段階の結果に基づく、
方法。
メモリアレイのメモリストリングの第１部分を、（ｉ）前記メモリアレイのワードライン上で駆動される第１電圧、及び、（ｉｉ）前記メモリストリングの前記第１部分の予め定められた動作条件に従って、第１に検知する段階；
前記メモリアレイのメモリストリングの第２部分を、（ｉ）前記メモリアレイのワードライン上で駆動される第２電圧、及び、（ｉｉ）前記メモリストリングの前記第２部分の動的動作条件に従って第２に検知する段階；及び
前記第２に検知する段階の結果を提供前記第１に検知する段階；
を備え、ここで、前記第２電圧は、前記第１に検知する段階の結果に基づく、
方法。
【請求項2】
前記動的動作条件は、動的値に従って、前記メモリストリングの第２部分のビットライン回路端子を操作することによって生成される、請求項１に記載の方法。
【請求項3】
前記第２に検知する段階は、前記メモリストリングにおける第２部分に格納された値及び前記動的値の間の近似的なマッチをカウントすることを含む、請求項２に記載の方法。
【請求項4】
前記第２に検知する段階は、前記メモリストリングの第２部分の電流に従って加算することを含む、請求項２に記載の方法。
【請求項5】
前記動的値はアナログ値であり、前記メモリストリングの第２部分に格納された値はアナログ値であり、前記加算はアナログ技法に従う、請求項４に記載の方法。
【請求項6】
前記第２に検知する段階は、前記メモリストリングの第２部分の前記電流をスケーリングし、次に、加算することを含む、請求項５に記載の方法。
【請求項7】
前記動的動作条件は、動的値及びマスク値に基づき、前記メモリストリングの第２部分のいずれかに格納された任意の値に前記動的値をマッチさせることを可能にする、請求項１から６のいずれか一項に記載の方法。
【請求項8】
前記動的動作条件は、動的値及びマスク値に基づき、前記メモリストリングの第２部分のいずれかに格納された任意の値に前記動的値をマッチさせることを不能にする、請求項１から６のいずれか一項に記載の方法。
【請求項9】
前記第２に検知する段階の前記結果は、乗累算演算を示し、前記乗累算演算の第１オペランドは動的値であり、前記動的動作条件は前記動的値に従って判定され、前記乗累算演算の第２オペランドは、前記メモリストリングの第２部分にプログラムされる値に対応する、請求項１から６のいずれか一項に記載の方法。
【請求項10】
前記動的動作条件は、動的値に従って判定され、前記第２に検知する段階の前記結果は、前記メモリストリングの第２部分にプログラムされた値のうちの前記動的値についてのサーチ動作を示す、請求項１から６のいずれか一項に記載の方法。
【請求項11】
メモリストリングの第１及び第２部分を含むメモリアレイ、ここで、前記メモリストリングの第１部分の前記メモリストリングの１又は複数、及び、前記メモリストリングの第２部分の前記メモリストリングの１又は複数はそれぞれ、複数の連続的に接続されたメモリデバイスを含む；
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合された端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路；
を備え、
ここで、前記メモリストリングの第１部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、同一の予め定められた動作条件を前記メモリストリングの第１部分の前記ビットライン端子に提供することが可能であり；
ここで、前記メモリストリングの第２部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、前記メモリストリングの第２部分の前記ビットライン端子にそれぞれの動的値を提供することが可能であり；
ここで、前記ワードライン回路は、第１及び第２ワードライン制御値の１つに従って、前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応する
メモリシステム。
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合された端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路；
を備え、
ここで、前記メモリストリングの第１部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、同一の予め定められた動作条件を前記メモリストリングの第１部分の前記ビットライン端子に提供することが可能であり；
ここで、前記メモリストリングの第２部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、前記メモリストリングの第２部分の前記ビットライン端子にそれぞれの動的値を提供することが可能であり；
ここで、前記ワードライン回路は、第１及び第２ワードライン制御値の１つに従って、前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応する
メモリシステム。
【請求項12】
前記センスアンプ回路に結合され、前記メモリストリングの第２部分に格納された値及びそれぞれの前記動的値の間の厳密なマッチをカウントすることが可能であるカウント回路を更に備える、請求項１１に記載のメモリシステム。
【請求項13】
前記センスアンプ回路に結合され、前記メモリストリングの第２部分の電流に従って加算することを可能にする加算回路を更に備える、請求項１１に記載のメモリシステム。
【請求項14】
それぞれの前記動的値はアナログ値であり、前記メモリストリングの第２部分に格納された値はアナログ値であり、前記加算回路は、アナログ技法に従って動作可能である、請求項１３に記載のメモリシステム。
【請求項15】
前記加算回路は更に、加算の前に前記電流をスケーリングすることが可能である、請求項１４に記載のメモリシステム。
【請求項16】
前記メモリアレイにアクセスすることが可能である１又は複数のプロセッサを更に備える、請求項１１から１５のいずれか一項に記載のメモリシステム。
【請求項17】
前記メモリストリングの第２部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は更に、同一の予め定められた動作条件を、前記メモリストリングの第２部分の前記ビットライン端子に提供することが可能であり、前記センスアンプ回路に結合された、前記メモリストリングの第２部分に格納された値から読み取られた結果のページをキャッシュすることが可能であるページキャッシュ回路を更に含む、請求項１１から１５のいずれか一項に記載のメモリシステム。
【請求項18】
メモリストリングの第１及び第２部分を含むメモリアレイ、ここで、前記メモリストリングの第１部分の前記メモリストリングの１又は複数、及び、前記メモリストリングの第２部分の前記メモリストリングの１又は複数はそれぞれ、複数の連続的に接続されたメモリデバイスを含む；
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合され、同一の予め定められた動作条件を前記ビットライン端子に提供することが可能である端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路
を備え、前記ワードライン回路は、第１及び第２ワードライン制御値の１つに従って前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応する、
メモリシステム。
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合され、同一の予め定められた動作条件を前記ビットライン端子に提供することが可能である端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路
を備え、前記ワードライン回路は、第１及び第２ワードライン制御値の１つに従って前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応する、
メモリシステム。
【請求項19】
前記提供された値は、キー及びマスクを含み、前記制御入力の前記選択的な駆動は、前記キーのそれぞれのビット及び前記マスクの対応するそれぞれのビットからそれぞれ判定される複数のエンコーディングに従って、それぞれのペアにおける前記制御入力を選択的に駆動することを含み、（ｉ）前記複数のエンコーディングの第１のものは、前記提供された値がゼロであることに応答して、格納されたゼロ値を選択的にマッチすることを可能にし、（ｉｉ）前記複数のエンコーディングの第２のものは、前記提供された値が１であることに応答して、格納された１つの値を選択的にマッチすることを可能にし、（ｉｉｉ）前記複数のエンコーディングの第３のものは、前記提供された値がゼロ又は１であることに応答して、格納されたゼロの値又は格納された１の値を選択的にマッチすることを可能にし、（ｉｖ）前記複数のエンコーディングの４分の１は、任意の格納された値を前記提供された値に選択的にマッチすることを不能にする、請求項１８に記載のメモリシステム。
【請求項20】
少なくとも１つのメモリデバイスを含む前記メモリアレイを含むコンピュテーショナルソリッドステートドライブ（ＳＳＤ）にアクセスすることが可能である１又は複数のプロセッサを更に備える、請求項１８又は１９に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、コンピュテーショナルソリッドステートドライブ（ＳＳＤ）を可能にするメモリを含む、計算を実行することが可能なメモリに関する。
【背景技術】
【0002】
データ量の増加は、データをリアルタイムに管理、編成、選択、及び分析するための処理、ストレージ、及び、帯域幅要件を増加させる。これらの要件の増加に対処するための技法が必要である。
【0003】
例示的な従来のシステムにおいて、データは、バスを通じてプロセッサからアクセス可能であるストレージデバイスに格納される。処理の前に、データがバスを通じてストレージデバイスからプロセッサ（及び／又は、プロセッサから直接的にアクセス可能であるメモリ）へ移される。次に、データはプロセッサによって操作され、任意選択的に結果がバスを通じてストレージデバイスへ返される。したがって、データ量が増加するにつれて、プロセッサ利用率及び／又はバス帯域幅利用率が増加する。いくつかの使用シナリオにおいて、スループットは、プロセッサ及びストレージデバイスの間の帯域幅及び／又はレイテンシによって制限される。例えばプロセッサ利用率及び／又はバス帯域幅利用率を低減するための技法が必要である。
【発明の概要】
【0004】
１又は複数のコンピュータのシステムは、動作中にシステムに動作及び／又はアクションを実行及び／又は制御させる、システムにインストールされたソフトウェア、ファームウェア、ハードウェア、又はそれらの組み合わせを有することにより、特定の動作及び／又はアクションを実行するように構成可能である。１又は複数のコンピュータプログラムが、データ処理装置によって実行されるときに装置に動作及び／又はアクションを実行させる命令を含むことにより、特定の動作及び／又はアクションを実行するように構成可能である。
【0005】
メモリシステムを操作するための方法の第１態様は、メモリアレイのメモリストリングの第１部分を、（ｉ）メモリアレイのワードライン上で駆動される第１電圧、及び、（ｉｉ）メモリストリングの第１部分の予め定められた動作条件に従って第１に検知する段階；メモリアレイのメモリストリングの第２部分を、（ｉ）メモリアレイのワードライン上で駆動される第２電圧、及び、（ｉｉ）メモリストリングの第２部分の動的動作条件に従って第２に検知する段階；及び第２に検知する段階の結果を提供する段階を備え、ここで、第２電圧は、第１の検知の結果に基づく。本態様の他の実施形態は、対応するコンピュータシステム、装置、及び、１又は複数のコンピュータストレージデバイスに記録されたコンピュータプログラムを備え、その各々は、方法のアクションを実行するよう構成される。
【0006】
変形は、任意選択的に、以下の特徴の１又は複数を含む。第１態様では、動的動作条件は、動的値に従って、メモリストリングの第２部分のビットライン回路端子を操作することによって生成される。第２に検知する段階は任意選択的に、メモリストリングにおける第２部分に格納された値及び動的値の間の近似的なマッチをカウントすることを含む。第２に検知する段階は任意選択的に、メモリストリングの第２部分の電流に従って加算することを含む。動的値はアナログ値であり、メモリストリングの第２部分に格納された値はアナログ値であり、加算は、アナログ技法に従う。第２に検知する段階は任意選択的に、スケーリングし、次に、メモリストリングの第２部分の電流を加算することを含む。動的動作条件は、メモリストリングの第２部分のいずれかに格納された任意の値に動的値をマッチさせることを可能にする動的値及びマスク値に基づく。動的動作条件は、メモリストリングの第２部分のいずれかに格納された任意の値に動的値をマッチさせることを不能にする動的値及びマスク値に基づく。第２に検知する段階の結果は、乗累算演算を示し、乗累算演算の第１オペランドは動的値であり、動的動作条件は動的値に従って判定され、乗累算演算の第２オペランドは、メモリストリングの第２部分にプログラムされる値に対応する。動的動作条件は、動的値に従って判定され、第２の検知の結果は、メモリストリングの第２部分にプログラムされた値のうちの動的値についてのサーチ動作を示す。記載された技法の実装は、任意選択的に、ハードウェア、方法又はプロセス、又はコンピュータアクセス可能媒体上のコンピュータソフトウェアを含む。
【0007】
メモリシステムの第２の態様は任意選択的に、メモリストリングの第１及び第２部分を含むメモリアレイ、ここで、メモリストリングの第１部分のメモリストリングの１又は複数、及び、メモリストリングの第２部分のメモリストリングの１又は複数はそれぞれ、複数の連続的に接続されたメモリデバイスを含む；メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；メモリストリングのそれぞれのビットライン端子に結合された端子を有するビットライン回路；メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路；を備え、ここで、メモリストリングの第１部分のビットライン端子に結合されたビットライン回路の端子は、同一の予め定められた動作条件をメモリストリングの第１部分のビットライン端子に提供することが可能であり；ここで、メモリストリングの第２部分のビットライン端子に結合されたビットライン回路の端子は、メモリストリングの第２部分のビットライン端子にそれぞれの動的値を提供することが可能であり；ここで、ワードライン回路は、第１及び第２ワードライン制御値の１つに従って、制御入力を選択的に駆動することが可能であり、第１ワードライン制御値は、提供された値に対応し、第２ワードライン制御値は、メモリストリングの第１部分のビットライン端子に結合された端子を介して提供される情報に基づいてセンスアンプ回路によって生成された結果に対応する。本態様の他の実施形態は、対応するコンピュータシステム、装置、及び、１又は複数のコンピュータストレージデバイスに記録されたコンピュータプログラムを備え、その各々は、方法のアクションを実行するよう構成される。
【0008】
変形は任意選択的に、以下の特徴の１又は複数を含む。第２態様は任意選択的に、センスアンプ回路に結合され、メモリストリングの第２部分に格納された値及びそれぞれの動的値の間の厳密なマッチをカウントすることが可能であるカウント回路を備える。システムは任意選択的に、センスアンプ回路に結合され、メモリストリングの第２部分の電流に従って加算することを可能にする加算回路を備える。それぞれの動的値はアナログ値であり、メモリストリングの第２部分に格納された値はアナログ値であり、加算回路は、アナログ技法に従って動作可能である。加算回路は更に、加算の前に電流をスケーリングすることが可能である。システムは任意選択的に、メモリアレイにアクセスすることが可能である１又は複数のプロセッサを含む。メモリストリングの第２部分のビットライン端子に結合されたビットライン回路の端子は更に、同一の予め定められた動作条件を、メモリストリングの第２部分のビットライン端子に提供することが可能であり、センスアンプ回路に結合された、メモリストリングの第２部分に格納された値から読み取られた結果のページをキャッシュすることが可能であるページキャッシュ回路を任意選択的に含む。記載された技法の実装は、任意選択的に、ハードウェア、方法又はプロセス、又はコンピュータアクセス可能媒体上のコンピュータソフトウェアを含む。
【0009】
システムの第３態様は任意選択的に、メモリストリングの第１及び第２部分を含むメモリアレイ、ここで、メモリストリングの第１部分のメモリストリングの１又は複数、及び、メモリストリングの第２部分のメモリストリングの１又は複数はそれぞれ、複数の連続的に接続されたメモリデバイスを含む；メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；メモリストリングのそれぞれのビットライン端子に結合され、同一の予め定められた動作条件をビットライン端子に提供することが可能である端子を有するビットライン回路；メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路を備え、ワードライン回路は、第１及び第２ワードライン制御値の１つに従って制御入力を選択的に駆動することが可能であり、第１ワードライン制御値は、提供された値に対応し、第２ワードライン制御値は、メモリストリングの第１部分のビットライン端子に結合された端子を介して提供される情報に基づいてセンスアンプ回路によって生成された結果に対応する。本態様の他の実施形態は、対応するコンピュータシステム、装置、及び、１又は複数のコンピュータストレージデバイスに記録されたコンピュータプログラムを備え、その各々は、方法のアクションを実行するよう構成される。
【0010】
変形は任意選択的に、以下の特徴の１又は複数を含む。第３態様では、提供された値は任意選択的に、キー及びマスクを含み、制御入力の選択的な駆動は任意選択的に、キーのそれぞれのビット及びマスクの対応するそれぞれのビットからそれぞれ判定される複数のエンコーディングに従って、それぞれのペアにおける制御入力を選択的に駆動することを含み、（ｉ）エンコーディングの第１のものは、提供された値がゼロであることに応答して、格納されたゼロ値を選択的にマッチすることを可能にし、（ｉｉ）エンコーディングの第２のものは、提供された値が１であることに応答して、格納された１つの値を選択的にマッチすることを可能にし、（ｉｉｉ）エンコーディングの第３のものは、提供された値がゼロ又は１であることに応答して、格納されたゼロの値又は格納された１の値を選択的にマッチすることを可能にし、（ｉｖ）エンコーディングの４分の１は、任意の格納された値を提供された値に選択的にマッチさせることを不能にする。システムは、メモリアレイを任意選択的に含む少なくとも１つのメモリデバイスを任意選択的に含むコンピュテーショナルソリッドステートドライブ（ＳＳＤ）にアクセスすることを可能にする１又は複数のプロセッサを任意選択的に含む。記載された技法の実装は、任意選択的に、ハードウェア、方法又はプロセス、又はコンピュータアクセス可能媒体上のコンピュータソフトウェアを含む。
【0011】
上記の態様の変形は、ハードウェア、方法又はプロセス、又は、コンピュータアクセス可能媒体上のコンピュータソフトウェアを任意選択的に含む。
【0012】
本開示の他の態様及び特長は、図面、詳細な説明、及び請求項から明らかである。
【図面の簡単な説明】
【0013】
【図1】１又は複数コンピュテーショナルソリッドステートドライブ（ＳＳＤ）に基づく例示的なハードウェアシステムを示す。
【0014】
【図2】コース（ｃｏａｒｓｅ）サーチの結果に応じたファイン（ｆｉｎｅ）サーチが後に続くコースサーチを実行するための例示的なコンピュテーショナルメモリを示す。
【0015】
【図3】コースサーチの結果に応じた計算が後に続くコースサーチを実行するための例示的なコンピュテーショナルメモリを示す。
【0016】
【図4】コースサーチの結果に応じたアクセス動作が後に続くコースサーチを実行するための例示的なコンピュテーショナルメモリを示す。
【0017】
【図5】コンピュテーショナルメモリを操作するための技法の例示的なフロー図を示す。
【0018】
【0019】
【0020】
【図7】例示的なコンピュテーショナルＳＳＤを示す。
【0021】
【図8】コンピュテーショナルＳＳＤを有する例示的なハードウェアシステムを示す。
【発明を実施するための形態】
【0022】
コンピュテーショナルソリッドステートドライブ（ＳＳＤ）についてのアーキテクチャに関する技法の詳細な説明が図１～８を参照して提供される。
【0023】
１又は複数のフロー図が本明細書において説明される。フロー図によって説明される処理は、コンピュータシステムにとってアクセス可能なメモリに記憶されたコンピュータプログラムを使用してプログラミングされたプロセッサを使用して実装可能及び／又は指示可能であり、専用ロジックハードウェア（フィールドプログラマブル集積回路を含む）を使用して、及びその様々な組み合わせを使用して、プロセッサによって実行可能である。様々なアクションは、達成される処理に影響を与えることなく、組み合わせ可能、並列に実行可能、及び／又は異なるシーケンスにおいて実行可能である。いくつかの事例では、アクションの再配置は、特定の他の変更も同様に行われる場合にのみ、同一の結果を達成する。他の事例では、アクションの再配置は、特定の条件が満たされる場合にのみ、同一の結果を達成する。さらに、明確性のために、本明細書におけるフロー図のいくつかは、開示される技法を理解するために必要ではないいくつかのアクションを省略する。示されるアクションの前、後、及び／又は間に、様々な追加のアクションが実行可能である。
【0024】
説明において使用される選択された頭字語、ニーモニック、及び略語の例は、以下のとおりである。
【表1】
【0025】
例示的なキー値ストア（例えば、キー値ＳＳＤ）は、オブジェクト記述（例えばキー）を受信して、それに応答して、オブジェクト記述によって識別可能なオブジェクト（例えば、キーに対応する値）にアクセスするオブジェクトベースのストレージである。いくつかのキー値ストアにおいて、変換レイヤは、オブジェクト記述、及び、不揮発性ストレージの基盤となるデータブロックへの対応する参照の間で変換する。
コンピュテーショナルＳＳＤの概念
コンピュテーショナルＳＳＤの概念
【0026】
本明細書に記載される、コンピュテーショナルＳＳＤ技術に基づくシステムは、プロセッサ利用率及び／又はバス帯域幅利用率を低減する。システムは、プロセッサ及び／又はバスリソースではなく、コンピュテーショナルＳＳＤのリソースを使用して、コンピュテーショナル技法（例えば、サーチ、計算、及び／又はアクセス）を実行し、したがって、処理要素及びストレージデバイスの間の情報移動を低減又は最小化することが可能である。コンピュテーショナルＳＳＤ技術は、増加し続けるデータ量をリアルタイムに管理、編成、選択、及び分析することを可能にする。コンピュテーショナルＳＳＤ（場合により、「スマートＳＳＤ」と称される）は、例えば、コンピュテーショナルＳＳＤのリソースを使用して、データをローカルで格納し、操作し、ＣＩＭ、ＩＭＣ、及び／又はＩＭＳを実行することなどが可能である。したがって、コンピュテーショナルＳＳＤを使用することによって、システムの処理、ストレージ、及び帯域幅要件が低減される。
【0027】
さらに、コンピュテーショナルＳＳＤの使用は、他のタスクのためにＣＰＵ及び／又はＧＰＵリソースを使用することを可能にし、早い結果を可能にする。いくつかの使用シナリオにおいて、コンピュテーショナルＳＳＤの使用は、追加のプロセッサ及び／又はサーバを購入する必要性を低減する。いくつかの使用シナリオにおいて、コンピュテーショナルＳＳＤの使用は、追加の電力及び／又は冷却のリソースを購入する必要性を低減する。いくつかの使用シナリオにおいて、コンピュテーショナルＳＳＤの使用は、様々な用途を加速するための自己処理技術を使用する新しい知見及び機会を可能にする。コンピュテーショナルＳＳＤ技術が適用可能である例示的な用途は、映像処理、データベース管理、及び人工知能を含む。
【0028】
例示的なコンピュテーショナルＳＳＤは、コースサーチ機能に応じた第２機能が後に続くコースサーチ機能を実行することを可能にする。例示的なコンピュテーショナルＳＳＤは、２つの部分、すなわち、（１）コースサーチ機能に特化した部分、及び、（２）第２機能に特化した部分において使用可能である単一のメモリアレイに基づく。例示的な第２機能は、ファインサーチ（例えば、ＩＭＳ）機能、計算（例えば、ＩＭＣ）機能、及び、アクセス（例えば、キー／値ペアについての値）機能を含む。
【0029】
１つの具体的な例として、本明細書に記載されたコンピュテーショナルＳＳＤを使用して、キー値ＳＳＤが実装可能である。
【0030】
コンピュテーショナルＳＳＤは、１又は複数のコンピュテーショナルメモリから構成される。コンピュテーショナルＳＳＤは、コンピュテーショナルメモリのうち同一のものを使用して、複数の機能を実行することが可能となる。例えば、特定のコンピュテーショナルメモリに対して第１機能が実行され、次に、特定のコンピュテーショナルメモリに対して第２機能（例えば、第１機能の結果に基づく）が実行される。いくつかの場合において、複数の機能が同一のコンピュテーショナルメモリの同一のメモリアレイに対して実行される。
【0031】
サーチ動作の例については、第１機能は、コースフィルタ及び／又はサーチ機能を含み、第２機能は、ファインフィルタ及び／又はサーチ機能を含む。計算動作の例については、第１機能は、コースフィルタ及び／又はサーチ機能を含み、第２機能は、メモリ内計算機能を含む。アクセス動作の例については、第１機能は、コースフィルタ及び／又はサーチ機能を含み、第２機能は、データアクセス機能を含む。
【0032】
いくつかのシナリオにおいて、データベースの関心の無い又は不要な部分に関する処理を低減又は除去するためにコースフィルタ及び／又はサーチ機能が使用可能である。例えば、コースフィルタ機能に応答して、コースフィルタ及び／又はサーチ機能によって判定されるワードラインが、その後のアクションにおける使用のためにアクティブ化される。サーチ、計算、及びアクセス動作の例において、その後のアクションはそれぞれ、ファインフィルタ及び／又はサーチ機能、メモリ内計算機能、及びデータアクセス機能を含む。
【0033】
いくつかの変形において、コースフィルタ及び／又はサーチ機能は、例えば三値ＣＡＭと類似した、ワードライン上で提供されるサーチ情報を使用する。いくつかの変形において、ファインサーチ機能は、例えばハイパーディメンション（ｈｙｐｅｒ－ｄｉｍｅｎｓｉｏｎａｌ）サーチに関するビットライン上に提供されるサーチ情報を使用する。いくつかの変形において、計算機能は、ビットライン上で提供される計算情報を使用する。いくつかの変形において、アクセス機能は、例えばＣＰＵ及び／又はＧＰＵによる使用のために、キー値ペアのキーに対応する値を提供するために使用可能である。
例示的なコンピュテーショナルＳＳＤシステム
例示的なコンピュテーショナルＳＳＤシステム
【0034】
いくつかのコンピュテーショナルＳＳＤシステムにおいて、１又は複数のコンピュテーショナルＳＳＤが、第１機能の結果に応じた第２機能が後に続く第１機能を実行することが可能となる。第１の例では、第１機能はコースサーチ機能であり、第２機能はファインサーチ機能である。第２の例では、第１機能はコースサーチ機能であり、第２機能は計算機能である。第３の例では、第１機能はコースサーチ機能であり、第２機能はアクセス機能である。
【0035】
いくつかの構成可能なコンピュテーショナルＳＳＤシステムにおいて、１又は複数のコンピュテーショナルＳＳＤは、第１機能の結果に応じて第２の構成可能な機能が後に続く第１機能を実行することを可能にする。様々な例では、第２機能の構成の粒度は、例えば、ＳＳＤの全体から構成可能なコンピュテーショナルＳＳＤの単一メモリアレイまで様々である。例えば、ＳＳＤは、コースサーチ機能としての第１機能及びファインサーチ機能である第２機能を用いて構成されたＳＳＤの全体を有する、特化したサーチコンピュテーショナルＳＳＤとして構成される。例えば、別のＳＳＤが、計算機能について構成されたメモリアレイの第１部分、及び、アクセス機能を用いて構成されたメモリアレイの第２部分で構成される。
【0036】
図１は、コンピュテーショナルＳＳＤシステム１００としての１又は複数のコンピュテーショナルＳＳＤに基づく例示的なハードウェアシステムを示す。システムは、ハードウェアブロックＣＰＵ１１０、ＧＰＵ１２０、ＤＲＡＭ１３０、及び、ハードウェアブロックＰＣＩｅバス１８０によって結合されたコンピュテーショナルＳＳＤ１４０の１又は複数のインスタンスを含む。コンピュテーショナルＳＳＤ１４０の各インスタンスは、図７のコンピュテーショナルＳＳＤ７００の１又は複数のインスタンスなど、１又は複数のコンピュテーショナルＳＳＤを含む。コンピュテーショナルＳＳＤ１４０のインスタンスは、機能：コース、ファイン、計算、アクセス１２６によって示されるコンピュテーショナルＳＳＤに関する機能を実行することが可能となる。
【0037】
ＣＰＵ１１０は、プログラミングされた命令を実行することが可能なハードウェアユニットの任意の組み合わせ等の１又は複数の処理ユニット、マイクロプロセッサ、信号プロセッサ、ＡＩプロセッサ等を備える。ＧＰＵ１２０は、グラフィックス処理、信号処理、及び／又はＡＩ処理など、比較的高度な並列処理を受ける処理を加速させることが可能であるユニットの任意の組み合わせなどの１又は複数の処理ユニットを含む。ＤＲＡＭ１３０は、ＣＰＵ１１０及び／又はＧＰＵ１２０の内部のストレージより大量に命令及び／又はデータを格納するための１又は複数のＤＲＡＭデバイスを含む。ＰＣＩｅバス１８０は、１又は複数のＰＣＩｅバス１８０を使用して、それに結合された要素（例えば、ＣＰＵ１１０、ＧＰＵ１２０、及びコンピュテーショナルＳＳＤ１４０のインスタンス）の間の通信を可能にする。コンピュテーショナルＳＳＤ１４０のインスタンスは、それぞれのコンピュテーショナルＳＳＤ上に格納されたデータに対して、データをＣＰＵ１１０、ＤＲＡＭ１３０、及び／又はＧＰＵ１２０に移すことなく、コースサーチ、ファインサーチ、計算、及びアクセス機能を実行することが様々に可能となる。
【0038】
コンピュテーショナルＳＳＤシステム１００は、従来の処理要素（例えば、ＣＰＵ１１０及び／又はＧＰＵ１２０）及びコンピュテーショナルストレージ要素（例えば、コンピュテーショナルＳＳＤ１４０の１又は複数のインスタンス）の間のデータ移動の低減又は最小化を可能にする。ＳＳＤ上で利用可能である、ローカルに格納されたデータを使用して、様々なコンピュテーショナル動作がコンピュテーショナルＳＳＤに対して実行される。
【0039】
他の要素の区画化、要素間の結合、及び図に示されている要素の能力及び／又は容量、並びに追加要素が、使用要件に従って企図される。
コンピュテーショナルメモリ
コンピュテーショナルメモリ
【0040】
コンピュテーショナルメモリの３つの例が記載されている。第１の例は、連続する２つのＩＭＳ動作、例えば、コースサーチの結果に応じたファインサーチが後に続くコースサーチである。第２の例は、コースサーチの結果に応じたＩＭＣ動作と連続するＩＭＳ動作、例えば、計算動作が後に続くコースサーチである。第３の例は、コースサーチの結果に応じたアクセス動作と連続するＩＭＳ動作、例えば、アクセス動作が後に続くコースサーチである。
コンピュテーショナルメモリ――ＩＭＳ＝＞ＩＭＳ
コンピュテーショナルメモリ――ＩＭＳ＝＞ＩＭＳ
【0041】
コンピュテーショナルメモリの第１の例（連続する２つのＩＭＳ動作）に戻ると、単一のコンピュテーショナルメモリアレイは、コースサーチの結果に応じたファインサーチが後に続くコースサーチ（例えば、ＴＣＡＭとして動作する）をそれぞれ実行することが可能である２つの部分（ＩＭＳ動作の各々について１つ）を有する。概念的には、コースサーチ部分は、（例えば、ワードライン入力を介して）フィルタを実装し、ファインサーチ部分によって実行される計算（例えば、ビットライン入力を介するハイパーディメンションサーチ）を低減する。
【0042】
動作の例として、選択されたコースサーチ情報（例えば、任意選択的にキーマスク情報と併せたキーのすべて又は任意の部分）が、単一コンピュテーショナルメモリアレイ（「アレイ」）のワードラインについての（コースサーチ）値を生成するために使用される。コースサーチ部分のビットラインは、コースサーチ部分のメモリデバイスに格納されたコースサーチ情報にワードライン値をマッチさせることを可能にするために操作される。メモリデバイスは、メモリストリングと称されるデバイスの連続するグループに配置される。各メモリストリングは、メモリストリングに格納されたコースサーチ情報にワードライン値をマッチさせることを可能にする。メモリストリングは、例えばインピーダンスを変更することによるマッチを示す。インピーダンスの変更は次に、電圧の変更によって、メモリストリングが結合されるビットライン上に反映される。例えば、メモリストリングは、ビットラインを放電することによってマッチを示す。コースサーチ部分の検知増幅器（センスアンプ）は、ビットライン電圧変化を（ある場合に）検出し、応答としてマッチ結果を生成する。厳密なマッチ及び／又は近似的なマッチは、コースサーチ部分のメモリデバイスに格納されたワードライン値及びコースサーチ情報の間の高い類似度に対応する。例えば、ワンホットエンコーディングにおいて、マッチは「１」としてコードされ、ミスマッチは「０」としてコードされる。
【0043】
その後、マッチは次に、アレイのワードラインについての値を生成する（ファインサーチ）ために使用される。例示的なワンホットエンコーディング（単一マッチ）において、単一のワードラインが「読み取り」に駆動され、残りのワードラインが「通過」に駆動され、コースマッチ結果に従ってファインサーチを可能する。同時に、ファインサーチ部分のビットラインが、マッチする選択されたファインサーチパラメータ（例えば、任意選択的にハイパーディメンションマスク情報と併せて、１又は複数のハイパーディメンションサーチパラメータのすべて又は任意の部分）に従って操作され、ファインサーチ情報は、ファインサーチ部分のメモリデバイスに格納される。ファインサーチ部分のセンスアンプは、ビットライン変更を検出し、ファインサーチパラメータ及びメモリデバイスに格納されたファインサーチ情報の間の高い類似度を示すマッチ結果を生成し、マッチ結果は次に。１又は複数のビットラインにわたって組み合わされ（例えばカウントされ）、１又は複数の全体的な結果を判定する。例えば、全体の結果のうち最高のものは、最良のマッチに対応する。
【0044】
コースサーチ部分は、第１部分におけるワードラインのペア及び連続するメモリデバイスのペアを介して、「マッチ１」及び「マッチ０」マッチ動作、並びに、任意選択的に「何でもマッチ」（例えば、「考慮しない」又は代替的に「ワイルドカード」）、並びに、「いずれにもマッチしない」（例えば、「無効値」、又は代替的に、「無効サーチ」）マッチ動作に適応する。同様に、ファインサーチ部分は、第２部分におけるビットラインのペア及び対応するメモリデバイスのペアを介して、同様のエンコーディングに適応する。
【0045】
図２は、コンピュテーショナルメモリ２００として、コースサーチの結果に応じてファインサーチが後に続くコースサーチを実行するための例示的なコンピュテーショナルメモリを示す。
【0046】
コンピュテーショナルメモリ２００は、２つの部分、すなわち、コースサーチを実行するためのコース２１０、及び、ファインサーチを実行するためのファイン２２０を含む。コース部分２１２及びファイン部分２２２は、同一のメモリアレイであるアレイ２５０の部分である。ワードライン回路２５２は、コースサーチの結果をファインサーチに提供することが可能となる。
【0047】
コース２１０は、ビットライン回路２１１、コース部分２１２、及びセンスアンプ回路２１４を含む。コース部分２１２は、各々が複数の直列に結合されたメモリデバイスを含む複数のメモリストリングを含む。メモリストリングは、概念的に、ビットライン回路２１１及びセンスアンプ回路２１４に結合され、したがって、図の縦方向において直列に結合される。メモリストリングは、図の水平方向において概念的に複製され、ワードラインは、メモリストリングの各々の対応するデバイスを水平次元に結合する。各メモリストリングについて、メモリストリングの一端（例えば、ビットライン端子）が、ビットライン回路２１１に結合され、メモリストリングの他端（例えば、センスライン端子）がセンスアンプ回路２１４に結合される。
【0048】
ビットライン回路２１１は、予め定められた値に従ってビットライン端子の各々を操作することが可能であるビットライン回路を含む。例えば、ビットライン回路２１１は、コース部分２１２のビットライン端子の各々についてプリチャージャを含む。プリチャージャは、（他の回路、例えば、ワードライン回路２５２及び／又はセンスアンプ回路２１４と併せて）コース部分２１２のメモリストリングをプリチャージするように動作する。
【0049】
センスアンプ回路２１４は、１又は複数の予め定められた閾値に従ってコース部分２１２のセンスアンプ端子の各々の電流及び／又は電圧変化を判定することが可能であるセンス回路を含む。例えば、センスアンプ回路２１４は、センスアンプ端子の各々についてセンスアンプを含む。センスアンプは、（他の回路、例えば、ワードライン回路２５２及び／又はビットライン回路２１１と併せて）コース部分２１２のメモリストリングの電流及び／又は電圧変化を判定するように動作する。センスアンプ回路２１４は、コースサーチ結果２１５を介して、変化の結果をワードライン回路２５２に提供する。
【0050】
コース部分２１２のメモリストリングの電流及び／又は電圧変化は、例えば、メモリストリングの直列に結合されたメモリデバイスの格納された値、及び、ワードライン回路２５２によってワードラインに提供される値に基づくメモリストリングの選択的放電に起因する。
【0051】
ファイン２２０は、ビットライン回路２２１、ファイン部分２２２、センスアンプ回路２２４、及び後処理（カウント）２２５を含む。ファイン部分２２２（コース部分２１２と同様）は、各々が複数の直列に結合されたメモリデバイスを含む複数のメモリストリングを含む。メモリストリングはビットライン回路２２１及びセンスアンプ回路２２４に結合され、したがって、概念的に図の縦方向において直列に結合される。メモリストリングは、図の水平方向において概念的に複製され、ワードラインは、メモリストリングの各々の対応するデバイスを水平次元に結合する。各メモリストリングについて、メモリストリングの一端（例えば、ビットライン端子）が、ビットライン回路２２１に結合され、メモリストリングの他端（例えば、センスライン端子）がセンスアンプ回路２２４に結合される。
【0052】
ビットライン回路２２１（ビットライン回路２１１といくつかの点で類似している）は、（ビットライン回路２１１における予め定められた値ではなく）ファインサーチパラメータ２２９によって提供される動的値に従ってビットライン端子の各々を操作することが可能であるビットライン回路を含む。例えば、ビットライン回路２２１は、ファイン部分２２２のビットライン端子の各々について条件付きプリチャージャを含む。ビットライン回路２２１は、ＩＭＳセル（ファイン）２２７によって概念的に示されるように、ペアのビットライン端子を操作する。条件付きプリチャージャは、（他の回路、例えば、ワードライン回路２５２及び／又はセンスアンプ回路２２４と併せて）ファイン部分２２２のメモリストリングを条件付きでプリチャージするように動作する。
【0053】
センスアンプ回路２２４は、１又は複数の予め定められた閾値に従ってファイン部分２２２のセンスアンプ端子の各々の電流及び／又は電圧変化を判定することが可能であるセンス回路を含む。例えば、センスアンプ回路２２４は、センスアンプ端子の各々についてセンスアンプを含む。センスアンプは、（他の回路、例えば、ワードライン回路２５２及び／又はビットライン回路２２１と併せて）ファイン部分２２２のメモリストリングの電流及び／又は電圧変化を判定するように動作する。センスアンプ回路２２４は、センスアンプの各々についての単一２進数桁など、変化の結果を後処理（カウント）２２５に提供する。各単一２進数桁は、２つの相互に排他的な条件、すなわち、（１）変化が閾値より小さい、又はそれに等しいこと、及び、（２）変化が閾値より大きいこと、の１つを示す。
【0054】
ファイン部分２２２のメモリストリングの電流及び／又は電圧変化は、例えば、メモリストリングの直列に結合されたメモリデバイスの格納された値、及び、ワードライン回路２５２によってワードラインに提供される値に基づく、条件付きでプリチャージメモリストリングの選択的放電に起因する。
【0055】
後処理（カウント）２２５は、変化が閾値より大きい（又は代替的に、閾値より小さい、又は、それに等しい）ことを示すセンスアンプ回路２２４のセンスアンプはいくつかをカウントすることが可能であるカウント回路を含む。カウントは、ファインサーチ結果２２６を介して（例えばホストに）提供される、コース部分２１２及び／又はファイン部分２２２に格納された様々な値とそれぞれ比べられるコースサーチパラメータ２１９及び／又はファインサーチパラメータ２２９の相対的なマッチを示す。別の例では、センスアンプ回路２２４のセンスアンプの第１部分の出力は、ファインサーチ結果２２６を介して提供される第１結果として共にカウントされ、センスアンプ回路２２４のセンスアンプの残り部分の出力は、ファインサーチ結果２２６を介して提供される第２結果と共にカウントされる。ファインサーチパラメータ２２９の様々な部分、例えば、１又は複数のハイパーディメンションの比較を可能にするために、センスアンプ及びカウントの様々な構成が使用可能である。
【0056】
したがって、ファインサーチ結果２２６は、コース部分２１２に格納されたコースサーチパラメータ２１９情報、ファインサーチパラメータ２２９に基づく情報、ファイン部分２２２に格納された情報、及び、後処理（カウント）２２５によって実行されるようなカウントに基づく情報を包含する。
【0057】
ワードライン回路２５２は、２つのモードで、例えば、動作の第１フェーズ中に第１モード、次に、動作の第２フェーズ中に第２モードで条件付きで動作することが可能であるワードライン変換及び駆動回路を含む。第１モードにおいて、１又は複数のサーチパラメータ、コースサーチパラメータ２１９（例えば、キー及び任意選択的にマスク）は、（例えば、キー情報２１８のそれぞれのインスタンスに対して並列に比較するために）コース部分２１２のメモリストリングを使用してコースサーチ機能を実行することに好適である電圧に変換される。第１モードにおいて、ワードライン回路２５２は、ＩＭＳセル（コース）２１７によって概念的に示されるペアの電圧を変換する。第２モードにおいて、第１モードにおける動作からの１又は複数の結果、コースサーチ結果２１５が、ファイン部分２２２のメモリストリングを使用してファインサーチ機能を実行するのに好適である電圧に変換される。いくつかの変形では、第２モードにおいて、第２モードにおいて使用されない回路はアクティブ化されない（例えば、コースサーチ部分におけるビットラインは、第２モードにおいてアクティブ化されない）。
【0058】
いくつかの変形及び／又は使用シナリオにおいて、動作の第１フェーズ中に、コース２１０は、厳密なマッチを可能にするＴＣＡＭとして機能し、センスアンプ回路２１４の最多で１つのセンスアンプが、厳密なマッチに対応する変更を検出する。（厳密なマッチの検出に応答する）動作の第２フェーズにおいて、ファイン２２０が１回操作される。ワードライン回路２５２は、（コースサーチ結果２１５上で表される厳密なマッチに対応する）アレイ２５０のワードラインのうち単一のものを、読み取りのために駆動する（例えば、電圧Ｖｒｅａｄを提供する）。ワードライン回路２５２は、アレイ２５０の残りのワードラインを、通過させる（ｐａｓｓｉｎｇ）ためにアクティブ化する（例えば、電圧Ｖｐａｓｓを提供する）。
【0059】
コース２１０及び／又はファイン２２０は、様々な特徴に従って、独立に実装可能である。特徴は、マッチタイプ（例えば、厳密及び／又は近似）、マッチの数（ゼロ、１、及び／又は、複数）、及び、コースマッチの順序（並列又は逐次）を含む。例示的なマッチタイプは、厳密なマッチ及び近似的なマッチを含む。厳密なマッチは、全ビットマッチに対応し、例えば、サーチパラメータの全ビットがメモリストリングに記憶された値の全ビットにマッチする。近似的なマッチは、すべてよりも少ないビットマッチに対応し、例えば、１ビットを除く全ビットマッチ、２ビットを除く全ビットマッチ、又は代替的には或る割合のビットマッチ、例えば９０％のビットマッチ（例えば、１０ビットのうちの９）である。例えば、コース２１０は、厳密なマッチを実行することが可能であり、ファイン２２０は、近似的なマッチを実行することが可能である。別の例では、コース２１０及びファイン２２０の両方は、厳密なマッチを実行することが可能である（又は、近似的なマッチを実行することが可能である）。マッチの例示的な数は、最多で１つのマッチ、及び、最多で複数のマッチを含む。例えば、コース２１０は、最多で１つのマッチ（厳密又は近似のいずれか）を検出することが可能であり、ファイン２２０は、最多で１つのマッチ（厳密又は近似のいずれか）を検出することが可能である。別の例では、コース２１０は、最多で複数のマッチ（厳密又は近似のいずれか）を検出することが可能であり、ファイン２２０は、最多で複数のマッチ（厳密又は近似のいずれか）を検出することが可能である。コースマッチ順序の例は、ファイン部分２２２の単一の使用など、すべてのマッチ（厳密又は近似）の並列処理を含む。コースマッチ順序の別の例は、ファイン部分２２２のそれぞれの単一の使用における各マッチ（厳密又は近似）の直列処理を含む。例えば、２つのコースマッチがある場合、応答して、ファイン部分２２２が２回連続で、コースマッチの各々について１回使用される。以下は、マッチタイプ、マッチの数、及びコースマッチ順序のいくつかの例示的な組み合わせの記載である。
【0060】
いくつかの同様の変形及び／又は使用シナリオにおいて、センスアンプ回路２１４の複数のセンスアンプは、対応する複数の厳密なマッチを検出する。１つの技法によれば、複数のマッチに応答して、動作の第２フェーズが、厳密なマッチの各々について連続的に繰り返され、後処理（カウント）２２５によって実行されるようなカウントが、連続する反復にわたって実行される。例えば、センスアンプ回路２１４の第１、第２、及び第３のセンスアンプの各々は、厳密なマッチを検出する。応答して、動作の第２フェーズは、３回繰り返され（すなわち、第１の反復、第２の反復、及び第３の反復を含む３反復）、カウントは、３反復にわたって実行される。第１の反復は、カウントを開始する。動作の第２フェーズは、動作の第１フェーズにおけるマッチを検出する第１センスアンプによって検出されるマッチを使用して、第１回目に実行される。後処理（カウント）２２５は、カウントを開始するために、第１の反復において実行されるような動作の第２フェーズの結果を使用して、カウントを開始する。第２の反復は、カウントを継続する。動作の第２フェーズは、動作の第１フェーズにおけるマッチを検出する第２センスアンプによって検出されるマッチを使用して、第２回目に実行される。後処理（カウント）２２５は、第１の反復の結果の前にカウントされた結果を用いて、第２の第１の反復の結果をカウントすることによって、カウントを継続するために第２の反復において実行されるような動作の第２フェーズの結果を使用してカウントを継続する。第３の反復はカウントを完了する。動作の第２フェーズは、動作の第１フェーズにおけるマッチを検出する第３センスアンプによって検出されるマッチを使用して、第３回目に実行される。後処理（カウント）２２５は、第１及び第２の反復の前にカウントされた結果を用いて、第３の反復の結果をカウントすることによって、カウントを完了するために第３の反復において実行されるような動作の第２フェーズの結果を使用してカウントを完了する。別の技法によれば、複数のマッチに応答して、動作の第２フェーズが１回実行され、アレイ２５０の複数のワードラインがアクティブ化される（複数の厳密なマッチに対応する）。例えば、センスアンプ回路２１４の第１、第２、及び第３のセンスアンプの各々は、厳密なマッチを検出する。応答して、動作の第２フェーズは１回実行される。後処理（カウント）２２５は、カウントを実行するために動作の第２フェーズの結果を使用して、カウントを実行する。
【0061】
いくつかの変形及び／又は使用シナリオにおいて、コース２１０は、厳密及び近似マッチＴＣＡＭとして動作可能である。動作の第１フェーズ中に、コース２１０は、厳密及び近似的なマッチを可能にするＴＣＡＭとして動作する。したがって、センスアンプ回路２１４のセンスアンプのゼロ又はより多くがマッチを検出する。応答して、動作の第２フェーズは、マッチの各々について連続で繰り返され、後処理（カウント）２２５によって実行されるようなカウントが、連続する反復にわたって実行される。１つの近似的なマッチ技法について、センスアンプ回路２１４のセンスアンプは、（例えば、異なる検知期間を介して直列に、又は、複数の検出機構の並列動作を介して並列に）１より多くの閾値に従って、変更を検出することが可能である。例えば、１つの閾値が厳密なマッチに対応し、別の閾値が近似的なマッチ（例えば、１又は２ビットを除くすべてのマッチ）に対応する。近似的なマッチのそれぞれの量は、それぞれの閾値を介して（例えば、それぞれの検知期間を介して）実装可能である。例えば、近似的なマッチの第１の量（２又はより少ないビットのミスマッチに対応する）は、第１閾値を介して（例えば、第１検知期間を介して）実装される。近似的なマッチの第２の量（４又はより少ないビットのミスマッチに対応する）が、第２の閾値を介して（例えば、第１検知期間より大きい第２検知期間を介して）実装される。
【0062】
いくつかの変形及び／又は使用シナリオにおいて、ファイン２２０は、ワードライン値に従って、サーチパラメータに対して、格納された情報を厳密に、及び近似的にマッチするように動作可能である。動作の第２フェーズ中に、ファイン２２０は、厳密及び近似的なマッチを検出するように動作し、したがって、センスアンプ回路２２４のセンスアンプのうちゼロ又はより多くがマッチを検出する。各検出は、それぞれのマッチが厳密であるか、又は近似的であるかを示す。更に、コース２１０についての近似的なマッチに関して記載されるものなどの技法がファイン２２０に適用可能である。後処理（カウント）２２５は、厳密及び近似的なマッチを適宜にカウントすることが可能である。例えば、厳密なマッチは、近似的なマッチより大きい値をカウントする。
【0063】
アレイ２５０のディメンション、並びに、コース部分２１２及びファイン部分２２２の間の割り当てが、利用に従って変動する。例えば、コース部分２１２は、Ｎ個のメモリストリングを有し、ファイン部分２２２は、Ｍ個のメモリストリングを有し、アレイ２５０は合計でＮ＋Ｍのメモリストリングを有する。メモリストリングの各々は、アレイ２５０における合計Ｌ×（Ｎ＋Ｍ）個のメモリデバイスについて、メモリストリングの各々において（連続する）Ｌ個のメモリデバイスを有する。アレイ２５０に結合されたワードライン回路２５２のＬ個のワードラインがある。ワードラインの各々は、概念的に「アレイ２５０」の「幅」全体にわたって、Ｎ＋Ｍ個のメモリデバイスを（並列に）結合する。コース部分２１２のＮ個のメモリストリングの各々は、ビットライン回路２１１のそれぞれのビットライン回路及びセンスアンプ回路２１４のそれぞれのセンスアンプに結合される。したがって、ビットライン回路２１１にＮ個のビットライン回路、及び、センスアンプ回路２１４にＮ個のセンスアンプがある。同様に、ファイン部分２２２におけるＭ個のメモリストリングの各々は、ビットライン回路２２１におけるそれぞれのビットライン回路、及び、センスアンプ回路２２４のそれぞれのセンスアンプに結合される。したがって、ビットライン回路２２１にＭ個のビットライン回路があり、センスアンプ回路２２４にＭ個のセンスアンプがある。具体的な例として、Ｎ＝４８、Ｍ＝１２８Ｋ－４８、及びＬ＝４８である。別の具体的な例として、Ｎ＝２３２、Ｍ＝１２８Ｋ－２３２、及びＬ＝２３２である。
【0064】
いくつかの変形において、コースサーチ結果２１５が、例えば、ホストへのインタフェース回路を介して、どこかで選択的に提供される。
【0065】
センスアンプ回路２２４及び後処理（カウント）２２５の間の機能の区分は任意である。例えば、センスアンプ回路２２４に組み込まれた後処理（カウント）２２５のいくつかの、又はすべての機能を有する変形が想定され、その逆も成立する。
【0066】
ＩＭＳセル（コース）２１７の例示的な実装は、図６Ａ及び図６Ｂに関して記載される。ＩＭＳセル（ファイン）２２７の例示的な実装が、図６Ｃ及び図６Ｄに関して記載される。いくつかの変形において、ＩＭＳセルにおけるデバイス（コース）２１７及び／又はＩＭＳセル（ファイン）２２７のペアが、ＳＯＮＯＳデバイスのペアを用いて実装される。
コンピュテーショナルメモリ――ＩＭＳ＝＞ＩＭＣ
コンピュテーショナルメモリ――ＩＭＳ＝＞ＩＭＣ
【0067】
コンピュテーショナルメモリの第２の例（ＩＭＣ動作が後に続くＩＭＳ動作）に継続して、第１の例と同様に、単一のコンピュテーショナルメモリアレイは、コースサーチの結果に応じた計算が後に続くコースサーチをそれぞれ実行することが可能である（例えば、ＴＣＡＭとして動作する）２つの部分（ＩＭＳ動作について１、ＩＭＣ動作について１）を有する。概念的に、コースサーチ部分は、（例えば、ワードライン入力を介して）フィルタを実装して、計算部分によって実行される計算（例えば、ビットライン入力を介して計算）を低減する。
【0068】
動作の例として、コースサーチ部分は、第１の例と同様であり、同様に使用される。したがって、コースサーチ部分は、ＴＣＡＭとして操作され、例示的な結果は、ワンホットエンコーディングされる。更に、コースサーチ部分からのマッチは次に、アレイのワードラインについての値を生成（計算）するために使用される。同時に、計算部分のビットラインは、ドット積の第１ベクトル入力のそれぞれの項／ビットに従って操作されるなど、計算に従って操作される。計算部分のメモリセルにおける格納された情報は、ドット積の第２入力ベクトルのそれぞれの項／ビットに対応する。
【0069】
具体的な例として、ＴＣＡＭの結果は、マッチされたカテゴリに対応し、第１ベクトル入力は、ニューロン値に対応し、第２ベクトル入力は、ニューロン値に適用するための重みに対応する。別の具体的な例として、計算部分のビットラインは、第１ベクトル入力を表す（例えばアナログ）電圧に駆動される（各ビットライン電圧は、第１ベクトルの要素に対応する）。メモリセルの閾値電圧は、第２入力ベクトルを表す電圧にプログラムされる（各メモリセル閾値電圧は、第２ベクトルの要素に対応する）。ビットラインにわたる電流の加算（ｓｕｍｍｉｎｇ）（任意選択的に、スケーリング（ｓｃａｌｅｄ））は、個別の積（ビットライン電圧に、閾値電圧によって部分的に判定されたメモリセル電流を乗算した値）を、第１及び第２入力ベクトルのドット積結果に累積するように機能する。スケーリングの１つの形態は、２進値を効果的にエンコーディングすることなどのために、２の累乗に従う。スケーリングの別の形態は、特徴の有意性に従うスケーリングなど、相対的な重要性に従う。いくつかの変形は、計算部分のすべてのビットラインにわたって単一の和を生成する。他の変形は、計算部分のビットラインのそれぞれのグループに対応する複数の和を生成する。
【0070】
計算部分における検知は、多値であり、デジタル又はアナログ技法のいずれかを介してエンコーディングされる。例えば、アナログ技法において、計算部分のセンスアンプは、ビットライン変更に応答し、アナログ出力を生成し、それは次に、任意選択的にアナログ技法を介してスケーリングされる。次に、スケーリングされたアナログ出力は、例えば、アナログ加算を介して組み合わされ、計算結果を生成する。具体的な例の文脈において、計算結果は、ドット積結果に対応する。計算結果は任意選択的に、２進表現に変換される。
【0071】
図３は、コースサーチ、それに続く、コースサーチの結果に応じた計算を実行するための例示的なコンピュテーショナルメモリをコンピュテーショナルメモリ３００として示す。
【0072】
図２のコンピュテーショナルメモリ２００と同様に、コンピュテーショナルメモリ３００は、２つの部分、すなわち、コースサーチを実行するためのコース３１０、及び、計算を実行するための計算３２０を含む。コース部分３１２及び計算部分３２２は、同一のメモリアレイの部分、アレイ３５０である。ワードライン回路３５２は、コースサーチの結果を計算に提供することが可能である。
【0073】
図３のいくつかの要素は、図２の対応する要素と同一、実質的に同様、又は同様であり、その更なる記載については、対応する要素を参照されたい。例えば、センスアンプ回路３１４は、センスアンプ回路２１４のように、コース部分３１２のセンスアンプ端子の各々の電流及び／又は電圧変化を判定することが可能であるセンス回路を含む。別の例では、ＩＭＳセル（コース）３１７及びキー情報３１８はそれぞれ、ＩＭＳセル（コース）２１７及びキー情報２１８に対応する。最後の例として、ビットライン回路３１１は、ビットライン回路２１１のように、予め定められた値に従って、ビットライン端子の各々を操作することが可能であるビットライン回路を含む。更に、アレイ３５０はアレイ２５０に対応し、コース３１０はコース２１０に対応し、計算３２０は、ファイン２２０（後処理（カウント）２２５等とは異なる機能を有する後処理（スケーリング及び加算）３２５）に概ね対応する。図３の要素は、要素識別子の最後の２桁によって識別される図２の要素に対応する。したがって、以下の記載では、動作が図２の対応する要素とは異なる、又は、図２に存在しない図３の要素に焦点を当てる。
【0074】
コンピュテーショナルメモリ２００は、コースサーチを目的とし、次に、ファインサーチを目的とする。対照的に、コンピュテーショナルメモリ３００は、コースサーチを目的とし、次に、計算を目的とする。コースサーチを考慮すると、いくつかの変形において、コース３１０は、コース２１０と同一に動作する。ファインサーチに対して計算を考慮すると、計算３２０は、ファイン２２０とは異なるように動作する。ビットライン回路３２１は、重み３２８に対するビットライン回路２２１（ＩＭＳセル（ファイン）２２７）によって例示されるようなペアではなく、個々に計算部分３２２のメモリストリングを操作する。ビットライン回路３２１は任意選択的に、アナログ値に従って、メモリストリングを駆動することが可能である。計算部分３２２は任意選択的、アナログ値を格納することが可能である。センスアンプ回路３２４及び後処理（スケーリング及び加算）３２５は、任意選択的に、アナログ値などを用いて動作することが可能である。
【0075】
より具体的には、ビットライン回路３２１は、条件付きプリチャージ技法又は継続的に提供される技法などを介して、それぞれの電圧及び／又は電流に対して互いに独立してビットラインを操作することが可能である。センスアンプ回路３２４のセンスアンプは、デジタル（例えば、それぞれの複数の端子上の複数のビット）又はアナログ（例えば、単一の端子上の異なる電流）技法のいずれかを介して、２より多くの値を表すことが可能である。後処理（スケーリング及び加算）３２５は、１又は複数のスケールファクタに従って、センスアンプ結果（電圧又は電流）を任意選択的にスケーリングすることが可能である。例えば、それぞれのスケールファクタは、センスアンプ回路３２４のセンスアンプ出力のそれぞれのグループに適用される。スケーリングの１つの形態は、アナログ技法を介するものである。スケーリングの別の形態は、デジタル技法を介するものである。後処理（スケーリング及び加算）３２５は更に、例えば、アナログ加算及び／又はデジタル加算を介して、任意選択的にスケーリングされたセンスアンプ出力を組み合わせることが可能である。後処理（スケーリング及び加算）３２５の１又は複数の出力は、計算結果３２６を介して１又は複数の結果として提示される。いくつかの変形において、センスアンプ回路３２４及び後処理（スケーリング及び加算）３２５の動作は、組み合わされ、（例えば、アナログ加算を介する）組み合わせは概念的、いくつかの又はすべての検知の前に発生し、低減された数のセンスアンプが使用される。いくつかの変形において、計算結果３２６の出力は、アナログであり、他の変形において出力はデジタルである。
【0076】
ファイン部分２２２のように、計算部分３２２のメモリストリングの電流及び／又は電圧変化は、例えば、メモリストリングの直列に結合されたメモリデバイスの格納された値、及び、ワードライン回路３５２によってワードラインに提供される値に基づく、条件付きでプリチャージメモリストリングの選択的放電に起因する。
【0077】
したがって、計算結果３２６は、コースサーチパラメータ３１９に基づく情報、コース部分３１２に格納される情報、計算パラメータ３２９に基づく情報、計算部分３２２に格納された情報、及び、後処理（スケーリング及び加算）３２５によって実行される加算を包含する。
【0078】
ワードライン回路２５２のように、ワードライン回路３５２は、動作のそれぞれの第１及び第２フェーズ中に、２つのモードで条件付きで動作することが可能である。動作の第１モードは、ワードライン回路２５２と同一である。まとめると、１又は複数のサーチパラメータ（コースサーチパラメータ３１９）が、（キー情報３１８によって概念的に示されるように）コース部分３１２のメモリストリングを使用してコースサーチ機能を実行するのに好適な電圧に（ＩＭＳセル（コース）３１７によって概念的に示されるように）ペアで変換される。第２モードにおいて、第１モードにおける動作からの１又は複数の結果、コースサーチ結果３１５は、（ファイン部分２２２のようにファインサーチ機能ではなく）計算部分３２２のメモリストリングを使用して計算機能を実行するのに好適な電圧に変換される。例えば、ワードライン回路３５２は、読み取り（例えば、電圧Ｖｒｅａｄを提供する）のために、コースサーチ結果３１５によって表されるアレイ３５０のワードラインのうちゼロ又はより多くを駆動する（厳密なマッチに対応する）。ワードライン回路３５２は、通過させるために、アレイ３５０の残りのワードラインを駆動する（例えば、電圧Ｖｐａｓｓを提供する）。
【0079】
重みとして使用されるメモリセルの例が重み３２８として示される。いくつかの変形において、重みとして使用される各メモリセルは、それぞれのＳＯＮＯＳデバイスを用いて実装され、それぞれの重み値は、それぞれの閾値電圧として実装される。いくつかの変形において、重みとして使用される各メモリセルは、ＳＬＣ技法、ＭＬＣ技法、ＴＬＣ技法、ＱＬＣ技法、又はアナログ技法を使用して実装される。
【0080】
カテゴリとして使用されるメモリセルの行の例がカテゴリ３２７として示される。
【0081】
いくつかの変形及び／又は使用シナリオにおいて、計算部分３２２の小部分が、それぞれの特徴に従って使用され、計算部分３２２の全体にわたる後処理（スケーリング及び加算）３２５における加算は、特徴にわたる全体スコアを生成する。全体スコアは、例えば、最高スコアの複数のインスタンスをランク付けすることなどのために、分類結果として使用可能である。いくつかの変形において、計算３２０は、照会及び計算部分３２２における選択されたインスタンスの間の可能性スコアを計算するＭＡＣ処理を実行するために機能する。選択されたインスタンスは、コース３１０によって判定され、効率を改善するために機能する。
コンピュテーショナルメモリ――ＩＭＳ＝＞アクセス
コンピュテーショナルメモリ――ＩＭＳ＝＞アクセス
【0082】
コンピュテーショナルメモリの第３の例（アクセス動作が後に続くＩＭＳ動作）に継続して、第１の例と同様に、単一コンピュテーショナルメモリアレイは、コースサーチの結果に応じたアクセス動作が後に続くコースサーチ（例えば、ＴＣＡＭとして動作する）をそれぞれ実行することが可能である２つの部分（ＩＭＳ動作に１つ、アクセス動作に１つ）を有する。概念的には、コースサーチ部分は、（例えばワードライン入力を介して）フィルタを実装し、アクセス部分によって実行されるアクセスコストを低減する（例えば、１又は複数の結果の値を提供する）。
【0083】
動作の例として、コースサーチ部分は、第１の例と同様であり、同様に使用される。したがって、コースサーチ部分は、ＴＣＡＭとして操作され、例示的な結果は、ワンホットエンコーディングされる。更に、コースサーチ部分からのマッチは次に、アレイのワードラインについての値を生成（アクセス動作）するために使用される。同時に、アクセス動作部分のビットラインが、ワードラインによって選択されるように、アクセス動作部分のメモリセルから格納された値を読み取ることを可能にするように操作される。アクセス動作部分のセンスアンプは、選択されたメモリセルから格納された値を検出し、例えば、データのページを提供する。
【0084】
具体的な例として、コースサーチ部分における格納された値は、キー値に対応し、それぞれの値に対応するアクセス動作部分における格納された値に対して、（任意選択的にマスクされた）入力キーをマッチさせる。コースサーチ部分は、最多で１つのマッチが見つかるように使用され、１つのワードラインのみがアクセス動作中にアクティブ化される。したがって、コンピュテーショナルメモリは、キー値ストアとして動作可能である。
【0085】
図４は、コースサーチの結果に応じたアクセス動作が後に続くコースサーチを実行するための例示的なコンピュテーショナルメモリをコンピュテーショナルメモリ４００として示す。
【0086】
図２のコンピュテーショナルメモリ２００と同様に、コンピュテーショナルメモリ４００は、２つの部分、すなわち、コースサーチを実行するためのコース４１０、及び、アクセス動作を実行するためのアクセス４２０を含む。コース部分４１２及びアクセス部分４２２は、同一のメモリアレイアレイ４５０の部分である。ワードライン回路４５２は、コースサーチの結果をアクセス動作に提供することが可能となる。
【0087】
図４のいくつかの要素は、図２の対応する要素と同一、実質的に同様、又は同様であり、その更なる記載については、対応する要素を参照されたい。例えば、ＩＭＳセル（コース）４１７及びキー情報４１８はそれぞれ、ＩＭＳセル（コース）２１７及びキー情報２１８に対応する。更に、アレイ４５０はアレイ２５０に対応し、コース４１０はコース２１０に対応し、アクセス４２０はファイン２２０に概ね対応し（ビットライン回路４２１は、ファインサーチパラメータ２２９に対応する入力が無く、後処理（カウント）２２５は、ファイン２２０における対応する要素が無い）、以下同様である。図３のように、図４の要素は、要素識別子の最後の２桁によって識別される図２の要素に対応する。したがって、以下の記載は、図２の対応する要素とは動作が異なる図４の要素に焦点を当てる。
【0088】
ワードライン回路２５２と同様に、ワードライン回路４５２は、読み取りのために、（コースサーチ結果４１５に表される厳密なマッチに対応する）アレイ４５０のワードラインのうち単一のものを駆動する（例えば、電圧Ｖｒｅａｄを提供する）。ワードライン回路４５２は、アレイ４５０の残りのワードラインを、通過させるためにアクティブ化する（例えば、電圧Ｖｐａｓｓを提供する）。
【0089】
ビットライン回路４２１は、形態的にビットライン回路２２１に対応するが、予め定められた値に従ってアクセス部分４２２のビットライン端子を操作するという点で異なり、例えば、（ビットライン回路２１１と同様に）ビットライン端子の各々についてのプリチャージャを含む。プリチャージャは、（他の回路、例えば、ワードライン回路４５２及び／又はセンスアンプ回路４２４と併せて）アクセス部分４２２のメモリストリングをプリチャージするように動作する。
【0090】
センスアンプ回路４２４は、センスアンプ回路２２４に対応する。しかしながら、更なる処理のために結果を別の要素に提供するのではなく、結果は、アクセス結果４２６として、（例えば、２進エンコーディングにおいて）直接提供される。結果は、選択されたデータのページに対応し、その例はページデータ４２７として示される。
【0091】
したがって、アクセス結果４２６は、コースサーチパラメータ４１９に基づく情報、並びに、コース部分４１２及びアクセス部分４２２に格納される情報を包含する。
【0092】
上記コンピュテーショナルメモリのいくつかの変形において、ワードラインは、アレイの２つの部分にわたって連続する。例えば、ワードライン（例えば、ＷＬ１...ＷＬ４８）は、コース部分２１２及びファイン部分２２２（図２）にわたって連続する。他の例では、ワードラインは、コース部分３１２及び計算部分３２２（図３）、並びに、コース部分４１２及びアクセス部分４２２（図４）にわたって連続する。いくつかの変形において、２つの部分のワードラインは、別々に駆動される。例えば、ワードラインは、２つの部分の間で連続しない。
【0093】
上記コンピュテーショナルメモリのいくつかの変形において、ビットライン回路及び／又はセンスアンプ回路は、アレイの２つの部分の間で区分される。例えば、ビットライン回路２１１及びビットライン回路２２１は、コース部分２１２及びファイン部分２２２（図２）に及ぶビットライン回路の２つのセグメントである。他の例では、ビットライン回路３１１及びビットライン回路３２１は、コース部分３１２及び計算部分３２２（図３）に及ぶビットライン回路の２つのセグメントであり、ビットライン回路４１１及びビットライン回路４２１は、コース部分４１２及びアクセス部分４２２に及ぶビットライン回路の２つのセグメントである。同様の例では、センスアンプ回路２１４及びセンスアンプ回路２２４は、コース部分２１２及びファイン部分２２２（図２）に及ぶセンスアンプ回路の２つのセグメントである。他の同様の例では、センスアンプ回路３１４及びセンスアンプ回路３２４は、コース部分３１２及び計算部分３２２（図３）に及ぶセンスアンプ回路の２つのセグメントであり、センスアンプ回路４１４及びセンスアンプ回路４２４は、コース部分４１２及びアクセス部分４２２に及ぶセンスアンプ回路の２つのセグメントである。区分されたセンスアンプ回路のいくつかの例において、センスアンプ後処理がセンスアンプ回路のセグメントに含まれる。例として、センスアンプ回路２１４が、センスアンプ回路の第１セグメントに含まれ、センスアンプ回路２２４は、後処理（カウント）２２５とまとめて、センスアンプ回路（図２）の第２セグメントに含まれる。別の例として、センスアンプ回路３１４がセンスアンプ回路の第１セグメントに含まれ、センスアンプ回路３２４は、後処理（スケーリング及び加算）３２５とまとめて、センスアンプ回路の第２セグメント（図３）に含まれる。
【0094】
上記コンピュテーショナルメモリのいくつかの変形において、ビットラインが入力として使用されているかどうかに応じて、ビットラインが、例えば予め定められた値に従って、又は動的値に従ってプリチャージされる。他の変形において、ビットラインは、プリチャージされるのではなく、予め定められた又は動的値に従って駆動される。
【0095】
上記コンピュテーショナルメモリのいくつかの変形において、各メモリセルは、例えば、２進又はアナログ技法を介して、１又は複数のシンボルを格納することが可能である。例えば、メモリセルは、デバイス閾値電圧などのアナログ値として単一シンボルを格納することが可能である。具体的な例として、ＳＯＮＯＳセルの閾値電圧をプログラムすることは、（例えばアナログ）データストレージのために使用可能である。別の例では、メモリセルは、ＳＬＣ技法を使用して、例えば、情報の単一ビットとして解釈される単一シンボルを格納することが可能である。他の例では、メモリセルは、ＭＬＣ、ＴＬＣ、又はＱＬＣ技法を使用して、複数のシンボルを格納することが可能である。
【0096】
上記コンピュテーショナルメモリのいくつかの変形において、（例えば、ページバッファ回路として実装される）ページバッファ及び／又は（例えば、ページキャッシュ回路として実装される）ページキャッシュが、結果を格納するために使用される。例えば、ファインサーチ結果２２６が、ファイン部分２２２（図２）と関連付けられてページバッファに格納される。他の例では、計算結果３２６は、計算部分３２２（図３）と関連付けられてページバッファに格納され、アクセス結果４２６は、アクセス部分４２２（図４）と関連付けられてページバッファ及び／又はページキャッシュに格納される。別の例では、アクセス結果４２６が、センスアンプ回路４２４に結合されたページキャッシュ回路に格納される。ページキャッシュ回路は、アクセス部分４２２から読み取られた結果のページをキャッシュすることが可能である。結果のページは、例えば、ページデータ４２７に格納された情報に対応する。
コンピュテーショナルメモリデバイス
コンピュテーショナルメモリデバイス
【0097】
いくつかの要素（例えば、集積回路、システムオンチップの１又は複数のダイ、及び／又は、パッケージングダイ）は、スタンドアロンコンポーネントとして使用可能及び／又はシステムにおけるコンポーネントとして使用可能であるメモリコンポーネントを実装するための１又は複数の任意選択のハードウェア回路ブロックと共に、１又は複数のコンピュテーショナルメモリ（図２のコンピュテーショナルメモリ２００、図３のコンピュテーショナルメモリ３００、及び／又は、図４のコンピュテーショナルメモリ４００など）を含む。例えば、ハードウェア回路は、コンピュテーショナルＳＳＤにおけるコンピュテーショナルメモリ（構成可能コンピュテーショナルメモリデバイス７６５としての、図７のコンピュテーショナルＳＳＤ７００、及び／又は、図８のコンピュテーショナルＳＳＤ８４０など）の使用を可能にする。別の例では、任意選択のハードウェア回路ブロックは、システムオンチップのコンポーネントとしてのコンピュテーショナルメモリの使用を可能にする。
【0098】
例示的な任意選択のハードウェア回路ブロックは、Ｉ／Ｏインタフェース、コントローラ、及びアナログソースである。
【0099】
Ｉ／Ｏインタフェースは、コンピュテーショナルメモリを使用するために、コンピュテーショナルメモリの外部のエージェント（ホストなど）にインタフェースすることを可能にする。例示的な使用は、コンピュテーショナルメモリのアレイを構成すること（図５のアレイの構成５０１など）、コンピュテーショナルメモリのアレイをプログラムすること（図５のアレイのプログラム５０２など）、第１機能を実行し任意選択的で第１機能（図５の第１機能５０３など）の結果を受信するようにコンピュテーショナルメモリに指示すること、第２機能を実行し任意選択的に第２機能（図５の第２機能５０４など）の結果を受信するようにコンピュテーショナルメモリに指示することである。
【0100】
コントローラは、１又は複数のコンピュテーショナルメモリの様々なハードウェア回路ブロックの、及びその間の動作の全体的な制御を提供することが可能である。例えば、コントローラは、コンピュテーショナルメモリのメモリアレイの部分との間で、Ｉ／Ｏインタフェースの動作を調整する。別の例では、コントローラは、構成情報を参照して、アナログソースの動作を調整する。別の例では、コントローラは任意選択的に、第１機能に応じた第２機能の順序を調整する。
【0101】
アナログソースは、１又は複数のアナログ出力を生成し、及び／又は、例えば、コンピュテーショナルメモリのメモリアレイ、ビットライン回路、センスアンプ回路、及び／又はワードライン回路に提供することが可能である。アナログ出力は、例えば１又は複数のバイアス回路によって生成されるようなゼロ個又はそれよりも多くの電圧及び／又は電流源（参照源等）を備える。
コンピュテーショナルメモリ動作
コンピュテーショナルメモリ動作
【0102】
図５は、他の図のいずれかにおいて示される、又は参照されるコンピュテーショナルＳＳＤ技法などに関して、コンピュテーショナルメモリを操作するための技法についての例示的なフロー図を示す。
【0103】
フローは、４つのアクション、すなわち、アレイの構成５０１、アレイのプログラム５０２、第１機能５０３、及び第２機能５０４で進行する。フローは、３種類の専用アレイの１つ、及び、３種類の専用アレイの任意の１又は複数に従って構成可能であるアレイについてのものである。専用アレイのタイプの各々についてのフローが記載され、次に、構成可能なアレイについてのフローが記載される。
【0104】
３種類の専用アレイのいずれかについてのフローは、アレイのプログラム５０２で開始する。第１サーチに応じた第２ＩＭＳ（ファインサーチ）が後に続く第１ＩＭＳ（コースサーチ）に特化したアレイ（図２のアレイ２５０など）を考慮する。フローの詳細は、コース５１９及びファイン５２９のアクションによって示される。
【0105】
フローは、値を専用アレイのそれぞれの部分に格納することによって、アレイのプログラム５０２で開始する。アレイのコースサーチ部分は、アレイのコースサーチ部分を使用してマッチのためにサーチされる値を用いてプログラムされる（コースアレイのプログラム５１２）。アレイのファインサーチ部分は、アレイのファインサーチ部分のビットラインを介して供給されるサーチ情報を格納しマッチするための値を用いてプログラムされる（ファインアレイのプログラム５２２）。
【0106】
その後、フローは、第１機能５０３に進む。２つの機能のうち第１のもの（コースサーチに対応する）は、アレイのコースサーチ部分を使用して実行される。アレイのワードラインは駆動され、アレイのコースサーチ部分のビットラインは、操作及び検知される（ＷＬの駆動、ＢＬの操作、検知５１３）。より具体的には、アレイのワードラインは、コースサーチ情報（例えば、キー情報及び任意選択的にマスク）に従って駆動される。アレイのコースサーチ部分のビットラインは、アレイのコースサーチ部分がワードラインに関して可読メモリとして動作することを可能にする予め定められた値、及び、アレイのコースサーチ部分にプログラムされた値に従って操作される。アレイのコースサーチ部分のビットラインは、ワードライン、及び、第１機能の結果としてプログラムされた値の間のマッチを判定するために検知される。第１機能の結果（コースサーチ）は、第２機能による使用のために提供される。
【0107】
その後、フローは第２機能５０４に進む。２つの機能のうち第２のもの（ファインサーチ）は、アレイのファインサーチ部分を使用して実行される。アレイのワードラインが駆動され、アレイのファインサーチ部分のビットラインが操作され、検知され、カウントされる（ＷＬの駆動；ＢＬの操作；検知及びカウント５２４）。より具体的には、ワードラインは、コースサーチの結果に従って駆動される。アレイのファインサーチ部分のビットラインは、アレイのファインサーチ部分の格納された値のうち、アレイのファインサーチ部分が（並列に）サーチするサーチパラメータとして提供される、それぞれの動的値に従って操作される。アレイのファインサーチ部分のビットラインは、マッチを判定するために検知され、次に、マッチは、全体の１又は複数の最高のマッチを第２機能の結果として判定するために（例えば、１又は複数グループにおいて）カウントされる。第２機能の結果（ファインサーチ）は次に、他のエージェントによる使用のために利用可能である。したがって、第２ＩＭＳが後に続く第１ＩＭＳに特化したアレイのためのフローが完了される。
【0108】
次に、ＩＭＳに応じたＩＭＣ（計算）が後に続くＩＭＳ（コースサーチ）に特化したアレイ（図３のアレイ３５０など）を考慮する。フローの詳細は、コース５１９及び計算５３９のアクションによって示される。
【0109】
第１及び第２ＩＭＳサーチに特化したアレイについては、フローは、専用アレイのそれぞれの部分に値を格納することにより、アレイのプログラム５０２で開始する。アレイのコースサーチ部分は、アレイのコースサーチ部分を使用してマッチのためにサーチされる値を用いてプログラムされる（コースアレイのプログラム５１２）。アレイの計算部分は、アレイの計算部分のビットラインを介して供給される計算パラメータを格納し、それを用いて計算するための値でプログラムされる（計算アレイのプログラム５３２）。
【0110】
第１及び第２ＩＭＳサーチに特化したアレイについては、フローはその後、第１機能５０３に進み、ワードラインを駆動しアレイのコースサーチ部分のビットラインを操作及び検知することによって第１機能を実行する（ＷＬの駆動；ＢＬの操作；検知５１３）。第１機能の結果（コースサーチ）は、第２機能による使用のために提供される。
【0111】
第１及び第２ＩＭＳサーチに特化したアレイについては、フローはその後、第２機能５０４に進む。２つの機能のうち第２のもの（計算）が、アレイの計算部分を使用して実行される。アレイのワードラインが駆動され、アレイの計算部分のビットラインが操作され、検知され、加算される（ＷＬの駆動；ＢＬの操作；検知及び加算５３４）。より具体的には、アレイのワードラインは、コースサーチの結果に従って駆動される。アレイの計算部分のビットラインは、アレイの計算部分が、アレイの計算部分の格納された値と共に（並列に）計算オペランドとして使用する計算パラメータとして提供されるそれぞれの動的値に従って操作される。アレイの計算部分のビットラインは、それぞれの中間の結果（例えば、それぞれのアナログ電流又は電圧）を判定するために検知される。中間の結果は次に、組み合わされて（例えば、アナログ技法を使用して加算されて）、第２機能の１又は複数の結果を生成する。結果は任意選択的にデジタル表現に変換される。いくつかの変形において、検知及び加算が共に実行される。第２機能（計算）の結果は次に、他のエージェントによる使用のために利用可能である。したがって、ＩＭＣが後に続くＩＭＳに特化したアレイについてのフローが完了する。
【0112】
次に、ＩＭＳに応じたアクセス動作が後に続くＩＭＳ（コースサーチ）に特化したアレイ（図４のアレイ４５０など）を考慮する。フローの詳細は、コース５１９及びアクセス５４９のアクションによって示される。
【0113】
第１及び第２ＩＭＳサーチに特化したアレイについては、フローは、専用アレイのそれぞれの部分に値を格納することにより、アレイのプログラム５０２で開始する。アレイのコースサーチ部分は、アレイのコースサーチ部分を使用してマッチのためにサーチされる値を用いてプログラムされる（コースアレイのプログラム５１２）。アレイのアクセス動作部分は、その後のアクセス動作による読み取りのために利用可能である、格納する値を用いてプログラムされる（アクセスアレイのプログラム５４２）。
【0114】
第１及び第２ＩＭＳサーチに特化したアレイについては、フローはその後、第１機能５０３に進み、ワードラインを駆動しアレイのコースサーチ部分のビットラインを操作及び検知することによって第１機能を実行する（ＷＬの駆動；ＢＬの操作；検知５１３）。第１機能の結果（コースサーチ）は、第２機能による使用のために提供される。
【0115】
第１及び第２ＩＭＳサーチに特化したアレイについては、フローはその後、第２機能５０４に進む。２つの機能のうち第２のもの（アクセス動作）が、アレイのアクセス動作部分を使用して実行される。アレイのワードラインが駆動され、アレイのアクセス動作部分のビットラインが操作及び検知される（ＷＬの駆動；ＢＬの操作；検知５４４）。より具体的には、ワードラインは、コースサーチの結果に従って駆動される。アレイのアクセス動作部分のビットラインは、アレイのアクセス動作部分がワードラインに関して可読メモリとして動作することを可能にする予め定められた値、及び、アレイのファインサーチ部分においてプログラムされた値に従って操作される。アレイのアクセス動作部分のビットラインは、第２機能の１又は複数の結果をまとめて形成するそれぞれのデジタル結果を判定するために検知される。第２機能（アクセス動作）の結果は次に、他のエージェントによる使用のために利用可能である。したがって、アクセス動作が後に続くＩＭＳに特化したアレイについてのフローが完了する。
【0116】
構成可能なアレイのフローは、アレイの構成５０１のアクションで開始する。構成可能なアレイ（図２、図３、及び／又は図４の要素の構成可能な組み合わせなど）は、それぞれのタイプの動作の各々に特化した割り当て、すなわち、ファインサーチ、計算、及びアクセス動作に従って構成される。
【0117】
次に、フローは構成可能５５０によって示されるような構成に従って、各割り当てについて（任意選択的に並列で）個々に進む。したがって、第１ＩＭＳサーチに応じた第２ＩＭＳ（ファインサーチ）が後に続く第１ＩＭＳ（コースサーチ）として構成された各割り当てについて、フローがコース５１９及びファイン５２９に従って進む。ＩＭＳサーチに応じたＩＭＣ（計算）が後に続く第１ＩＭＳ（コースサーチ）として構成される各割り当てについては、フローがコース５１９及び計算５３９に従って進む。ＩＭＳに応じたアクセス動作が後に続く第１ＩＭＳ（コースサーチ）として構成された各割り当てについては、フローは、コース５１９及びアクセス５４９に従って進む。
例示的なワードライン及びビットラインベースのサーチ
例示的なワードライン及びビットラインベースのサーチ
【0118】
【0119】
第１から図６Ａ、図６Ｂ、及び、ワードラインを介したサーチを参照すると、コース部分６１２及びＩＭＳセル（コース）６１７はそれぞれ、図２のコース部分２１２及びＩＭＳセル（コース）２１７に対応する（ただし、図６Ａは、図２に示されるいくつかの詳細を省略する）。Ｔ１ ６７１及びＴ２ ６７２は、ＢＬ１ ６９３上で連続し、それぞれワードラインＷＬ１ ６９１及びＷＬ２ ６９２に結合される。図６Ｂは、格納された情報に対してサーチ情報をマッチすることを可能にする、Ｔ１ ６７１及びＴ２ ６７２をプログラムするための閾値電圧、並びに、ＷＬ１ ６９１及びＷＬ２ ６９２を駆動するためのサーチ電圧の例を示す。
【0120】
図６Ｂに示されるＴ１ ６７１及びＴ２ ６７２についての閾値電圧は、ゼロだけ（「０」）、１だけ（「１」）、何でも（「Ｘ」）、及び無し（「無効」）に対するマッチを可能にするエンコーディングを指定する。図６Ｂに示されるＷＬ１ ６９１及びＷＬ２ ６９２についてのサーチ電圧は、ゼロだけ「０」、１だけ（「１」）、何でも／ワイルドカード（「ＷＣ」）、及び無し（「無効」）をサーチすることを可能にするエンコーディングを指定する。１つの具体的な例として、ゼロに対するマッチのために、Ｔ１ ６７１は、Ｖｔ．Ｈｉｇｈの閾値電圧にプログラムされ、Ｔ２ ６７２は、Ｖｔ．Ｌｏｗの閾値電圧にプログラムされる。ゼロをサーチするために、ＷＬ１ ６９１は、Ｖ．Ｈｉｇｈ２に駆動され、ＷＬ２ ６９２は、Ｖ．Ｈｉｇｈ１に駆動される。図６Ｂにおける表の最終行は、２つの閾値電圧Ｖｔ．Ｌｏｗ及びＶｔ．Ｈｉｇｈ、並びに、２つのサーチ電圧Ｖ．Ｈｉｇｈ１及びＶ．Ｈｉｇｈ２の間の例示的な関係を示す。具体的には、２つの閾値電圧（Ｖｔ．Ｌｏｗ及びＶｔ．Ｈｉｇｈ）は、２つのサーチ電圧（Ｖ．Ｈｉｇｈ１及びＶ．Ｈｉｇｈ２）のいずれかより低い。換言すると、２つのサーチ電圧は、２つの閾値電圧のいずれかより高い。追加的に、Ｖｔ．Ｌｏｗは、Ｖｔ．Ｈｉｇｈより低い電圧であり、Ｖ．Ｈｉｇｈ１は、Ｖ．Ｈｉｇｈ２より低い電圧である。具体的な例として、Ｖｔ．Ｌｏｗ（最低の電圧）は、－１Ｖ、Ｖｔ．Ｈｉｇｈは３Ｖ、Ｖ．Ｈｉｇｈ１は４Ｖ、Ｖ．Ｈｉｇｈ２（最高の電圧）は５Ｖである。
【0121】
動作中に、メモリアレイのコース部分のメモリデバイス（例えば、図２のコース部分２１２のＢＬ１、...ＢＬ４８のメモリデバイス）のペアは、図６Ｂに従って、サーチするためのデータを用いてプログラムされる。プログラムは、例えば、図５のコースアレイのプログラム５１２の一部として実行される。次に、サーチが、図６Ｂによるワードライン（例えば、図２のＷＬ１、ＷＬ２、...、ＷＬ４７、ＷＬ４８）のペアの駆動に従って実行される。サーチは、図５のＷＬの駆動；ＢＬの操作；検知５１３の一部として実行される。
【0122】
次に図６Ｃ、図６Ｄ、及び、ビットラインを介してサーチを参照すると、ファイン部分６２２及びＩＭＳセル（ファイン）６２７はそれぞれ、図２のファイン部分２２２及びＩＭＳセル（ファイン）２２７に対応する（ただし、図６Ｃは、図２に示されるいくつかの詳細を省略する）。Ｔ１６８１及びＴ２６８２は、それぞれのビットラインＢＬ１２８Ｋ－１６９８及びＢＬ１２８Ｋ６９９に結合され、ワードラインを共有する。図６Ｄは、格納された情報に対するサーチ情報のマッチを可能にする、Ｔ１６８１及びＴ２６８２をプログラムするための閾値電圧、並びに、ＢＬ１２８Ｋ－１６９８及びＢＬ１２８Ｋ６９９を駆動するためのサーチ電圧の例を示す。
【0123】
図６Ｂと同様に、図６Ｄに示されるＴ１ ６８１及びＴ２ ６８２についての閾値電圧は、ゼロのみ（「０」）、１のみ（「１」）、何でも（「Ｘ」）、及び無し（「無効」）に対するマッチを可能にするためにエンコーディングを指定する。図６Ｄに示されるＢＬ１２８Ｋ－１６９８及びＢＬ１２８Ｋ６９９についてのサーチ電圧は、ゼロのみ「０」、１のみ（「１」）、何でも／ワイルドカード（「ＷＣ」）、及び無し（「無効」）のサーチを可能にするためにエンコーディングを指定する。１つの具体的な例として、ゼロに対するマッチのために、Ｔ１ ６８１は、Ｖｔ．Ｈｉｇｈの閾値電圧にプログラムされ、Ｔ２ ６８２は、Ｖｔ．Ｌｏｗの閾値電圧にプログラムされる。ゼロをサーチするために、ＢＬ１２８Ｋ－１６９８がＶ．Ｈｉｇｈに駆動され、ＢＬ１２８Ｋ６９９がＶ．Ｌｏｗに駆動される。図６Ｄにおける表の最終行は、閾値電圧Ｖｔ．Ｌｏｗ及びＶｔ．Ｈｉｇｈ、並びに、サーチ電圧Ｖ．Ｌｏｗ及びＶ．Ｈｉｇｈの間の例示的な関係を示す。具体的には、２つの閾値電圧（Ｖｔ．Ｌｏｗ及びＶｔ．Ｈｉｇｈ）が、２つのサーチ電圧（Ｖ．Ｌｏｗ及びＶ．Ｈｉｇｈ）の間の電圧レベルに関して混合される。Ｖ．Ｌｏｗは最低の電圧であり、Ｖｔ．Ｌｏｗは次に高い電圧であり、Ｖ．Ｈｉｇｈは次に高い電圧であり、Ｖｔ．Ｈｉｇｈは最高の電圧である。具体的な例として、Ｖ．Ｌｏｗは０Ｖであり、Ｖｔ．Ｌｏｗは１Ｖであり、Ｖ．Ｈｉｇｈは２Ｖであり、Ｖｔ．Ｈｉｇｈは３Ｖである。
【0124】
動作中に、メモリアレイのファイン部分のメモリデバイス（例えば、図２のＢＬ４９、ＢＬ５０、ＢＬ１２８Ｋ－１、ＢＬ１２８Ｋのメモリデバイス）のペアが、図６Ｄに従って、サーチするためのデータを用いてプログラムされる。プログラミングは、例えば、図５のファインアレイのプログラム５２２の一部として実行される。次に、図６Ｄに従って、ビットライン（例えば、図２のＢＬ１２８Ｋ－１及びＢＬ１２８Ｋ）の駆動ペアに従ってサーチが実行される。サーチは、例えば、図５のＷＬの駆動；ＢＬの操作；検知及びカウント５２４の一部として実行される。
【0125】
（例えば図６Ｂのような）ワードラインエンコーディングの例として、サーチ情報は２進キー値であり、ゼロ及び１のサーチだけが可能になる。別の例として、サーチ情報は、２進キー値と等しい長さの２進マスク値と併せて、２進キー値である。２進マスク値における各ビットは、２進キー値における対応するビットが無視される（例えば、何でもマッチする）か、又は、対応する２進キー値ビットに従ってマッチするかを示す。更に別の例として、前の例の上に構築すると、２進キー値における対応するビットが無効とみなされる（例えば、何もマッチしない）かどうかを示すために、別の２進マスク値が更に使用される。例えば、４ビットキー値は０ｂ０１１１であり、対応するマスク値は０ｂ０００１であり、結果として、０ｂ０１１ｘをサーチし、それにより、０ｂ１１０又は０ｂ０１１１の格納された値に対してマッチが行われる。（例えば、図６Ｄのような）ビットラインエンコーディングの同様の例は、サーチ値だけ、マスク値と併せたサーチ値、及び／又は、複数のマスク値と併せたサーチ値を使用する。例えば、４ビットサーチ（例えば、キー）値は０ｂ１０１０であり、対応するマスク値は０ｂ１０００であり、結果として、０ｂｘ０１０をサーチし、それにより、０ｂ１０１０又は０ｂ００１０の格納された値に対するマッチが行われる。
コンピュテーショナルＳＳＤ
コンピュテーショナルＳＳＤ
【0126】
コンピュテーショナルＳＳＤリソースは、計算サーバ、データベースサーバ、ＩＭＳサーバ、ＩＭＣサーバ、及びＡＩアクセラレータなど、様々システム（スマートＳＳＤを使用するシステムなど）において使用可能である。
【0127】
図７は、コンピュテーショナルＳＳＤ７００として例示的なコンピュテーショナルＳＳＤを示す。
【0128】
コンピュテーショナルＳＳＤ７００は、コンピュテーショナルメモリデバイスの少なくとも１つのインスタンス、例えば、コンピュテーショナルメモリデバイス７６２、コンピュテーショナルメモリデバイス７６３、コンピュテーショナルメモリデバイス７６４、又は構成可能コンピュテーショナルメモリデバイス７６５の少なくとも１つを含む。コースサーチ７１０、ファインサーチ７２０、計算７３０、及びアクセス７４０のそれぞれのインスタンスは、構成に従って、互いに同様、実質的に同様、又は、同一であることに留意されたい。
【0129】
コンピュテーショナルメモリデバイス７６２は、ファインサーチ能力を実装することを目的とし、ファインサーチ７２０を実装するための情報を第２機能７５２に提供するコースサーチ７１０を実装するために２つの部分として動作可能であるメモリアレイを含む。コンピュテーショナルメモリデバイス７６２は、例えば、大きいスケールのサーチ能力を提供することを目的とするシステム（データベースサーバなど）において使用可能である。
【0130】
コンピュテーショナルメモリデバイス７６３は、計算能力を実装することを目的として、計算７３０を実装するための情報を第２機能７５３に提供するコースサーチ７１０を実装するために２つの部分として動作可能であるメモリアレイを含む。コンピュテーショナルメモリデバイス７６３は、例えば、大きいスケールの計算能力を提供することを目的とするサーバ（ＡＩシステムなど）において使用可能である。
【0131】
コンピュテーショナルメモリデバイス７６４は、アクセス能力を実装することを目的とし、アクセス７４０を実装するための情報を第２機能７５４に提供するコースサーチ７１０を実装するために２つの部分として動作可能であるメモリアレイを含む。コンピュテーショナルメモリデバイス７６４は、例えば、キー値ＳＳＤベースシステムなど、キー値情報を提供することを目的とするサーバにおいて使用可能である。
【0132】
構成可能コンピュテーショナルメモリデバイス７６５は、例えば、構成に従って、データベースサーバ、ＡＩ、システム、及び／又はキー値ＳＳＤベースシステムにおいて使用可能などである、構成可能なコンピュテーショナルＳＳＤ能力を目的とする。構成可能コンピュテーショナルメモリデバイス７６５は、ファインサーチ７２０、計算７３０、及びアクセス７４０の１つに判定される構成を実装するための情報を構成可能な第２機能７５５に提供するコースサーチ７１０を実装するために２つの部分として動作可能であるメモリアレイを含む。
【0133】
インタフェース７８０は、ホスト／バスカップリング７８２を介して、ホスト及び／又はバスにコンピュテーショナルメモリデバイスをインタフェースする。
【0134】
【0135】
【0136】
【0137】
他の要素の区画化、要素間の結合、及び図に示されている要素の能力及び／又は容量、並びに追加要素が、使用要件に従って企図される。
コンピュテーショナルＳＳＤシステム
コンピュテーショナルＳＳＤシステム
【0138】
図８は、コンピュテーショナルＳＳＤを有する例示的なハードウェアシステムをコンピュテーショナルＳＳＤシステム８００として示す。システムは、ハードウェアブロックバス／インタフェース８８０によって結合される、ハードウェアブロックＣＰＵ８１０、ＧＰＵ８２０、ＲＡＭ８３０、コンピュテーショナルＳＳＤ８４０、従来のＳＳＤ８５０、ＨＤＤ８６０、及びＩ／Ｏ８７０を含む。
【0139】
コンピュテーショナルＳＳＤ８４０は、図７のコンピュテーショナルＳＳＤ７００の１又は複数のインスタンスを含む。
【0140】
ＣＰＵ８１０は、プログラミングされた命令を実行することが可能なハードウェアユニットの任意の組み合わせ等の１又は複数の処理ユニット、マイクロプロセッサ、信号プロセッサ、ＡＩプロセッサ等を備える。処理ユニットの１又は複数は、任意選択的に、１又は複数の内部レジスタ（そのいくつかは、任意選択的に、アーキテクチャ的に可視である）、１又は複数のキャッシュメモリ、及び／又は、レジスタ、キャッシュ、及び、内部メモリ８１２によって表される、１又は複数の内部メモリ（バッファリング及び／又は融合（ｃｏａｌｅｓｃｉｎｇ）に関するものなど）を含む。
【0141】
ＧＰＵ８２０は、グラフィックス処理、信号処理、及び／又はＡＩ処理等の相対的に高度な並列処理を受ける処理のための処理を加速することが可能なユニットの任意の組み合わせ等の１又は複数の処理ユニットを備える。ＣＰＵ８１０のレジスタ、キャッシュ、及び内部メモリ８１２と同様に、処理ユニットの１又は複数は、任意選択的に、１又は複数の内部レジスタ（そのいくつかは、レジスタ、キャッシュ、及び内部メモリ８２２によって表される、任意選択的にアーキテクチャ的に可視である）、１又は複数のキャッシュメモリ、及び／又は、１又は複数の内部メモリ（バッファリング及び／又は融合に関するものなど）を含む。
【0142】
ＲＡＭ８３０は、ＣＰＵ８１０及び／又はＧＰＵ８２０の内部のストレージより大量に命令及び／又はデータの記憶のための１又は複数の記憶要素を備える。ＲＡＭ８３０は、例えば、ＤＲＡＭ及び／又はＳＲＡＭ等の揮発性メモリ要素を介して、実装可能である。
【0143】
従来のＳＳＤ８５０は、任意選択的にＨＤＤ８６０と比較して低減したレイテンシでアクセス可能である命令及び／又はデータを格納するためのフラッシュベースのストレージ要素など、１又は複数のストレージ要素を含む。
【0144】
ＨＤＤ８６０は、任意選択的に従来のＳＳＤ８５０が格納可能である量より大量に命令及び／又はデータを格納するための回転ベースの磁気及び／又は不揮発性光ストレージ要素（例えばディスク）など、１又は複数のストレージ要素を含む。
【0145】
Ｉ／Ｏ８７０は、ＣＰＵ８１０、ＧＰＵ８２０、ＲＡＭ８３０、コンピュテーショナルＳＳＤ８４０、従来のＳＳＤ８５０、及び／又はＨＤＤ８６０の任意の組み合わせをコンピュテーショナルＳＳＤシステム８００の外部の要素とインタフェースするための要素を含む。例示的な外部要素は、大容量ストレージデバイス、ローカル及びワイドエリアネットワーク（インターネットなど）、ヒューマンインタフェースコンポーネント（キーボード、マウス、及び／又はモニタなど）、及び、さもなければコンピュテーショナルＳＳＤシステム８００によって提供されない能力を拡張及び／又は強化するために能力を提供する他の要素を含む。
【0146】
バスインタフェース８８０は、それに結合された要素（例えば、ＣＰＵ８１０、ＧＰＵ８２０、ＲＡＭ８３０、コンピュテーショナルＳＳＤ８４０、従来のＳＳＤ８５０、ＨＤＤ８６０、及び／又は、Ｉ／Ｏ８７０）間の通信を可能にする。Ｉ／Ｏ８７０は、１又は複数の直列及び／又は並列通信チャネル、並びに任意選択のプロトコル変換及び／又はそれに結合された要素間の通信を促進する適合能力を様々に備える。
【0147】
概念的に、コンピュテーショナルＳＳＤシステム８００における様々なストレージ要素は、全体的な命令及び／又はデータアクセス時間を低減すること、命令及び／又はデータストレージの全体的なコストを低減すること、及び／又は、ストレージ能力に関する電力消費を低減することなどのために、メモリ階層を含む。例えば、ＣＰＵ８１０のレジスタ、キャッシュ、及び内部メモリ８１２、並びに、ＧＰＵ８２０のレジスタ、キャッシュ、及び内部メモリ８２２はまとめて、より最高のレベルのメモリ階層を含む。メモリ階層は更に、（上位から下位レベルの）ＲＡＭ８３０、従来のＳＳＤ８５０、ＨＤＤ８６０、及び任意選択的に、Ｉ／Ｏ８７０（インターネットを介してアクセス可能であるウェブサイト情報など）を介してアクセス可能であるストレージを含む。例において、より上位レベルのメモリ階層は、下位レベルより低いレイテンシ及びより低い容量を有する。例えば、レジスタ、キャッシュ、及び内部メモリ８１２、並びに、レジスタ、キャッシュ、及び内部メモリ８２２は、ＲＡＭ８３０より低いアクセスレイテンシ及び／又は記憶容量を有する。一方、ＲＡＭ８３０は、従来のＳＳＤ８５０より低いアクセスレイテンシ、及び／又は記憶容量等を有する。
【0148】
例の第１の変形において、コンピュテーショナルＳＳＤ８４０は、ＲＡＭ８３０及び従来のＳＳＤ８５０及び／又はＨＤＤ８６０の間のメモリ階層のレベルを含み、アクセスレイテンシ及び／又は記憶容量のギャップを橋渡しする。例の第２の変形において、Ｉ／Ｏ８７０を介してアクセス可能であるレジスタ、キャッシュ、及び内部メモリ８１２、レジスタ、キャッシュ、及び内部メモリ８２２、ＲＡＭ８３０、従来のＳＳＤ８５０、ＨＤＤ８６０、及び／又はストレージのいずれか１又は複数は、コンピュテーショナルＳＳＤ８４０の技法に基づく要素によって強化され、アクセスレイテンシが減少し、及び／又は、記憶容量が増加する。他の例において、コンピュテーショナルＳＳＤ８４０の技法を使用して、ＳＣＭ、ＮＶＤＩＭＭ、ＣＸＬメモリ、ＳＳＤ、及び／又は、ＤＲＡＭ様ストレージの様々な組み合わせが実装される。更に他の例において、コンピュテーショナルＳＳＤ８４０は、処理をローカルで実行することによって、（例えばＣＰＵ８１０及び／又はＧＰＵ８２０上の）処理負荷を低減すること、及び／又は、バス／インタフェース８８０上のトラフィックを低減させることが可能である。
【0149】
他の要素の区画化、要素間の結合、及び図に示されている要素の能力及び／又は容量、並びに追加要素が、使用要件に従って企図される。
コンピュテーショナルＳＳＤの追加情報
コンピュテーショナルＳＳＤの追加情報
【0150】
【0151】
本明細書において開示されるコンピュテーショナルＳＳＤのメモリアレイに適用可能である例示的なメモリ技術は、浮遊ゲート、スプリットゲート、ＳＯＮＯＳ、浮遊ドット、ＤＲＡＭ、ＤＲＡＭ様（例えば、２Ｔ０Ｃ）、ＦｅＦＥＴ、並びに、ワードライン及びビットラインを介してサーチと互換性のある任意のメモリ技術を含む。例示的なＳＯＮＯＳメモリ技術（時として電荷捕獲メモリと称される）は、トラップを有する絶縁層（例えば、窒化ケイ素の）を使用して、チャネルから注入されると電荷を捕獲及び保持する。例示的な浮遊ドットメモリ技術は、概念的には、浮遊ゲートを浮遊シリコンナノドットに置き換えるか、又はポリシリコンゲート内に浮遊シリコンナノドットを埋め込む。例示的な２Ｔ０Ｃメモリ技術は、明示的なストレージキャパシタではなく電荷を蓄積するためにリードトランジスタの寄生容量を使用する。例示的なＦｅＦＥＴメモリ技術は、情報を記憶するためにゲート及びソースゲート導通領域の間に埋め込まれた強誘電体材料の永久電界分極を使用する。コンピュテーショナルＳＳＤのメモリアレイに適用可能である例示的なメモリ構造は、２Ｄ構造（例えば、２Ｄフラッシュ構造）及び３Ｄ構造（例えば、３Ｄフラッシュ構造）を含む。計算ＳＳＤのメモリアレイに適用可能である例示的なアレイアーキテクチャは、ＮＯＲ／ＯＲタイプのアレイアーキテクチャ、及び、ＡＮＤ／ＮＡＮＤタイプのアレイアーキテクチャを含む。
【0152】
前述の開示は、限定的な意味ではなく意図された例示的な意味において、実装、変形形態、実施形態、及び例を提示することが理解される。本開示及び以下の請求項の範囲の思想中の修正及び組み合わせが識別可能であると想定される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図7】
【図8】
【手続補正書】
【提出日】2024-10-30
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリシステムを操作するための方法であって、
メモリアレイのメモリストリングの第１部分を、（ｉ）前記メモリアレイのワードライン上で駆動される第１電圧、及び、（ｉｉ）前記メモリストリングの前記第１部分の予め定められた動作条件に従って、第１に検知する段階；
前記メモリアレイのメモリストリングの第２部分を、（ｉ）前記メモリアレイのワードライン上で駆動される第２電圧、及び、（ｉｉ）前記メモリストリングの前記第２部分の動的動作条件に従って第２に検知する段階；及び
前記第２に検知する段階の結果を提供する段階；
を備え、前記第２電圧は、前記第１に検知する段階の結果に基づき、
前記動的動作条件は、ファインサーチ、計算、及びアクセス動作のうちの少なくとも１つから選択される、
方法。
メモリアレイのメモリストリングの第１部分を、（ｉ）前記メモリアレイのワードライン上で駆動される第１電圧、及び、（ｉｉ）前記メモリストリングの前記第１部分の予め定められた動作条件に従って、第１に検知する段階；
前記メモリアレイのメモリストリングの第２部分を、（ｉ）前記メモリアレイのワードライン上で駆動される第２電圧、及び、（ｉｉ）前記メモリストリングの前記第２部分の動的動作条件に従って第２に検知する段階；及び
前記第２に検知する段階の結果を提供する段階；
を備え、前記第２電圧は、前記第１に検知する段階の結果に基づき、
前記動的動作条件は、ファインサーチ、計算、及びアクセス動作のうちの少なくとも１つから選択される、
方法。
【請求項2】
前記動的動作条件は、動的値に従って、前記メモリストリングの第２部分のビットライン回路端子を操作することによって生成される、請求項１に記載の方法。
【請求項3】
前記第２に検知する段階は、前記メモリストリングの第２部分に格納された値及び前記動的値の間の近似的なマッチをカウントする段階を含む、請求項２に記載の方法。
【請求項4】
前記第２に検知する段階は、前記メモリストリングの第２部分の電流に従って加算する段階を含む、請求項２に記載の方法。
【請求項5】
前記動的値はアナログ値であり、前記メモリストリングの第２部分に格納された値はアナログ値であり、前記加算はアナログ技法に従う、請求項４に記載の方法。
【請求項6】
前記第２に検知する段階は、前記メモリストリングの第２部分の前記電流をスケーリングし、次に、加算することを含む、請求項５に記載の方法。
【請求項7】
前記動的動作条件は、動的値及びマスク値に基づき、前記メモリストリングの第２部分のいずれかに格納された任意の値に前記動的値をマッチさせることを可能にする、請求項１から６のいずれか一項に記載の方法。
【請求項8】
前記動的動作条件は、動的値及びマスク値に基づき、前記メモリストリングの第２部分のいずれかに格納された任意の値に前記動的値をマッチさせることを不能にする、請求項１から６のいずれか一項に記載の方法。
【請求項9】
前記第２に検知する段階の前記結果は、乗累算演算を示し、前記乗累算演算の第１オペランドは動的値であり、前記動的動作条件は前記動的値に従って判定され、前記乗累算演算の第２オペランドは、前記メモリストリングの第２部分にプログラムされる値に対応する、請求項１から６のいずれか一項に記載の方法。
【請求項10】
前記動的動作条件は、動的値に従って判定され、前記第２に検知する段階の前記結果は、前記メモリストリングの第２部分にプログラムされた値のうちの前記動的値についてのサーチ動作を示す、請求項１から６のいずれか一項に記載の方法。
【請求項11】
メモリストリングの第１部分及び第２部分を含むメモリアレイ、ここで、前記メモリストリングの第１部分の前記メモリストリングの１又は複数、及び、前記メモリストリングの第２部分の前記メモリストリングの１又は複数はそれぞれ、複数の連続的に接続されたメモリデバイスを含む；
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合された端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路；
を備え、
前記メモリストリングの第１部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、同一の予め定められた動作条件を前記メモリストリングの第１部分の前記ビットライン端子に提供することが可能であり；
前記メモリストリングの第２部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、前記メモリストリングの第２部分の前記ビットライン端子にそれぞれの動的値を提供することが可能であり；
前記ワードライン回路は、第１ワードライン制御値及び第２ワードライン制御値のうちの１つに従って、前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応し、
前記動的値は、動的動作条件に対応し、前記動的動作条件は、ファインサーチ、計算、及びアクセス動作のうちの少なくとも１つから選択される、
メモリシステム。
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合された端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路；
を備え、
前記メモリストリングの第１部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、同一の予め定められた動作条件を前記メモリストリングの第１部分の前記ビットライン端子に提供することが可能であり；
前記メモリストリングの第２部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、前記メモリストリングの第２部分の前記ビットライン端子にそれぞれの動的値を提供することが可能であり；
前記ワードライン回路は、第１ワードライン制御値及び第２ワードライン制御値のうちの１つに従って、前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応し、
前記動的値は、動的動作条件に対応し、前記動的動作条件は、ファインサーチ、計算、及びアクセス動作のうちの少なくとも１つから選択される、
メモリシステム。
【請求項12】
前記センスアンプ回路に結合され、前記メモリストリングの第２部分に格納された値及びそれぞれの前記動的値の間の厳密なマッチをカウントすることが可能であるカウント回路を更に備える、請求項１１に記載のメモリシステム。
【請求項13】
前記センスアンプ回路に結合され、前記メモリストリングの第２部分の電流に従って加算することを可能にする加算回路を更に備える、請求項１１に記載のメモリシステム。
【請求項14】
メモリストリングの第１部分及び第２部分を含むメモリアレイ、ここで、前記メモリストリングの第１部分の前記メモリストリングの１又は複数、及び、前記メモリストリングの第２部分の前記メモリストリングの１又は複数はそれぞれ、複数の連続的に接続されたメモリデバイスを含む；
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合された端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路；
を備え、
前記メモリストリングの第１部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、同一の予め定められた動作条件を前記メモリストリングの第１部分の前記ビットライン端子に提供することが可能であり；
前記メモリストリングの第２部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、前記メモリストリングの第２部分の前記ビットライン端子にそれぞれの動的値を提供することが可能であり；
前記ワードライン回路は、第１ワードライン制御値及び第２ワードライン制御値のうちの１つに従って、前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応し、
前記センスアンプ回路に結合され、前記メモリストリングの第２部分の電流に従って加算することを可能にする加算回路を更に備える、
メモリシステム。
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合された端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路；
を備え、
前記メモリストリングの第１部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、同一の予め定められた動作条件を前記メモリストリングの第１部分の前記ビットライン端子に提供することが可能であり；
前記メモリストリングの第２部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、前記メモリストリングの第２部分の前記ビットライン端子にそれぞれの動的値を提供することが可能であり；
前記ワードライン回路は、第１ワードライン制御値及び第２ワードライン制御値のうちの１つに従って、前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応し、
前記センスアンプ回路に結合され、前記メモリストリングの第２部分の電流に従って加算することを可能にする加算回路を更に備える、
メモリシステム。
【請求項15】
それぞれの前記動的値はアナログ値であり、前記メモリストリングの第２部分に格納された値はアナログ値であり、前記加算回路は、アナログ技法に従って動作可能である、請求項１３に記載のメモリシステム。
【請求項16】
前記加算回路は更に、加算の前に前記電流をスケーリングすることが可能である、請求項１５に記載のメモリシステム。
【請求項17】
前記メモリアレイにアクセスすることが可能である１又は複数のプロセッサを更に備える、請求項１１から１６のいずれか一項に記載のメモリシステム。
【請求項18】
前記メモリストリングの第２部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は更に、同一の予め定められた動作条件を、前記メモリストリングの第２部分の前記ビットライン端子に提供することが可能であり、前記センスアンプ回路に結合された、前記メモリストリングの第２部分に格納された値から読み取られた結果のページをキャッシュすることが可能であるページキャッシュ回路を更に含む、請求項１１から１６のいずれか一項に記載のメモリシステム。
【請求項19】
メモリストリングの第１部分及び第２部分を含むメモリアレイ、ここで、前記メモリストリングの第１部分の前記メモリストリングの１又は複数、及び、前記メモリストリングの第２部分の前記メモリストリングの１又は複数はそれぞれ、複数の連続的に接続されたメモリデバイスを含む；
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合され、同一の予め定められた動作条件を前記ビットライン端子に提供することが可能である端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路
を備え、前記ワードライン回路は、第１ワードライン制御値及び第２ワードライン制御値のうちの１つに従って前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応し、
前記メモリストリングの第２部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、前記メモリストリングの第２部分の前記ビットライン端子に動的値を提供することが可能であり、
前記動的値は、動的動作条件に対応し、前記動的動作条件は、ファインサーチ、計算、及びアクセス動作のうちの少なくとも１つから選択される、
メモリシステム。
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合され、同一の予め定められた動作条件を前記ビットライン端子に提供することが可能である端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路
を備え、前記ワードライン回路は、第１ワードライン制御値及び第２ワードライン制御値のうちの１つに従って前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応し、
前記メモリストリングの第２部分の前記ビットライン端子に結合された前記ビットライン回路の前記端子は、前記メモリストリングの第２部分の前記ビットライン端子に動的値を提供することが可能であり、
前記動的値は、動的動作条件に対応し、前記動的動作条件は、ファインサーチ、計算、及びアクセス動作のうちの少なくとも１つから選択される、
メモリシステム。
【請求項20】
前記提供された値は、キー及びマスクを含み、前記制御入力の前記選択的な駆動は、前記キーのそれぞれのビット及び前記マスクの対応するそれぞれのビットからそれぞれ判定される複数のエンコーディングに従って、それぞれのペアにおける前記制御入力を選択的に駆動することを含み、（ｉ）前記複数のエンコーディングの第１のものは、前記提供された値がゼロであることに応答して、格納されたゼロ値を選択的にマッチすることを可能にし、（ｉｉ）前記複数のエンコーディングの第２のものは、前記提供された値が１であることに応答して、格納された１つの値を選択的にマッチすることを可能にし、（ｉｉｉ）前記複数のエンコーディングの第３のものは、前記提供された値がゼロ又は１であることに応答して、格納されたゼロの値又は格納された１の値を選択的にマッチすることを可能にし、（ｉｖ）前記複数のエンコーディングの第４のものは、任意の格納された値を前記提供された値に選択的にマッチすることを不能にする、請求項１９に記載のメモリシステム。
【請求項21】
メモリストリングの第１部分及び第２部分を含むメモリアレイ、ここで、前記メモリストリングの第１部分の前記メモリストリングの１又は複数、及び、前記メモリストリングの第２部分の前記メモリストリングの１又は複数はそれぞれ、複数の連続的に接続されたメモリデバイスを含む；
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合され、同一の予め定められた動作条件を前記ビットライン端子に提供することが可能である端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路
を備え、前記ワードライン回路は、第１ワードライン制御値及び第２ワードライン制御値のうちの１つに従って前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応し、
前記提供された値は、キー及びマスクを含み、前記制御入力の前記選択的な駆動は、前記キーのそれぞれのビット及び前記マスクの対応するそれぞれのビットからそれぞれ判定される複数のエンコーディングに従って、それぞれのペアにおける前記制御入力を選択的に駆動することを含み、（ｉ）前記複数のエンコーディングの第１のものは、前記提供された値がゼロであることに応答して、格納されたゼロ値を選択的にマッチすることを可能にし、（ｉｉ）前記複数のエンコーディングの第２のものは、前記提供された値が１であることに応答して、格納された１つの値を選択的にマッチすることを可能にし、（ｉｉｉ）前記複数のエンコーディングの第３のものは、前記提供された値がゼロ又は１であることに応答して、格納されたゼロの値又は格納された１の値を選択的にマッチすることを可能にし、（ｉｖ）前記複数のエンコーディングの第４のものは、任意の格納された値を前記提供された値に選択的にマッチすることを不能にする、
メモリシステム。
前記メモリストリングが編成される、それぞれの行のそれぞれの制御入力に結合された端子を有するワードライン回路；
前記メモリストリングのそれぞれのビットライン端子に結合され、同一の予め定められた動作条件を前記ビットライン端子に提供することが可能である端子を有するビットライン回路；
前記メモリストリングのそれぞれの検知増幅器端子に結合された端子を有するセンスアンプ回路
を備え、前記ワードライン回路は、第１ワードライン制御値及び第２ワードライン制御値のうちの１つに従って前記制御入力を選択的に駆動することが可能であり、前記第１ワードライン制御値は、提供された値に対応し、前記第２ワードライン制御値は、前記メモリストリングの前記第１部分の前記ビットライン端子に結合された前記端子を介して提供される情報に基づいて前記センスアンプ回路によって生成された結果に対応し、
前記提供された値は、キー及びマスクを含み、前記制御入力の前記選択的な駆動は、前記キーのそれぞれのビット及び前記マスクの対応するそれぞれのビットからそれぞれ判定される複数のエンコーディングに従って、それぞれのペアにおける前記制御入力を選択的に駆動することを含み、（ｉ）前記複数のエンコーディングの第１のものは、前記提供された値がゼロであることに応答して、格納されたゼロ値を選択的にマッチすることを可能にし、（ｉｉ）前記複数のエンコーディングの第２のものは、前記提供された値が１であることに応答して、格納された１つの値を選択的にマッチすることを可能にし、（ｉｉｉ）前記複数のエンコーディングの第３のものは、前記提供された値がゼロ又は１であることに応答して、格納されたゼロの値又は格納された１の値を選択的にマッチすることを可能にし、（ｉｖ）前記複数のエンコーディングの第４のものは、任意の格納された値を前記提供された値に選択的にマッチすることを不能にする、
メモリシステム。
【請求項22】
少なくとも１つのメモリデバイスを含む前記メモリアレイを含むコンピュテーショナルソリッドステートドライブ（ＳＳＤ）にアクセスすることが可能である１又は複数のプロセッサを更に備える、請求項１９から２１のいずれか一項に記載のメモリシステム。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【0010】
変形は任意選択的に、以下の特徴の１又は複数を含む。第３態様では、提供された値は任意選択的に、キー及びマスクを含み、制御入力の選択的な駆動は任意選択的に、キーのそれぞれのビット及びマスクの対応するそれぞれのビットからそれぞれ判定される複数のエンコーディングに従って、それぞれのペアにおける制御入力を選択的に駆動することを含み、（ｉ）エンコーディングの第１のものは、提供された値がゼロであることに応答して、格納されたゼロ値を選択的にマッチすることを可能にし、（ｉｉ）エンコーディングの第２のものは、提供された値が１であることに応答して、格納された１つの値を選択的にマッチすることを可能にし、（ｉｉｉ）エンコーディングの第３のものは、提供された値がゼロ又は１であることに応答して、格納されたゼロの値又は格納された１の値を選択的にマッチすることを可能にし、（ｉｖ）エンコーディングの第４のものは、任意の格納された値を提供された値に選択的にマッチさせることを不能にする。システムは、メモリアレイを任意選択的に含む少なくとも１つのメモリデバイスを任意選択的に含むコンピュテーショナルソリッドステートドライブ（ＳＳＤ）にアクセスすることを可能にする１又は複数のプロセッサを任意選択的に含む。記載された技法の実装は、任意選択的に、ハードウェア、方法又はプロセス、又はコンピュータアクセス可能媒体上のコンピュータソフトウェアを含む。