(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024160952
(43)【公開日】2024-11-15
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20241108BHJP
【ＦＩ】
H01L25/08 E
H01L25/04 C
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2024067612
(22)【出願日】2024-04-18
(31)【優先権主張番号】18/311,561
(32)【優先日】2023-05-03
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】中柴 康隆
(72)【発明者】
【氏名】波多 俊幸
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、チップ搭載部上に接合材を介して搭載された半導体チップＣＰ１と、半導体チップＣＰ１上に接合材ＢＤ２を介して搭載された半導体チップＣＰ２と、を含む。半導体チップＣＰ１は、保護膜ＰＡ１と、その保護膜ＰＡ１の開口部ＯＰＳ内において保護膜ＰＡ１から露出するパッドＰＤ１ｂとを有する。半導体チップＣＰ２は、パッドＰＤ１ｂ上に接合材ＢＤ２を介して搭載されている。接合材ＢＤ２は、パッドＰＤ１ｂに接する接合材ＢＤ２ｂと、接合材ＢＤ２ｂと半導体チップＣＰ２との間に介在する接合材ＢＤ２ａとを有する。接合材ＢＤ２ｂは、フィルム状、かつ、導電性の接合材である。接合材ＢＤ２ａは、フィルム状、かつ、絶縁性の接合材である。
【選択図】図１５
【解決手段】半導体装置は、チップ搭載部上に接合材を介して搭載された半導体チップＣＰ１と、半導体チップＣＰ１上に接合材ＢＤ２を介して搭載された半導体チップＣＰ２と、を含む。半導体チップＣＰ１は、保護膜ＰＡ１と、その保護膜ＰＡ１の開口部ＯＰＳ内において保護膜ＰＡ１から露出するパッドＰＤ１ｂとを有する。半導体チップＣＰ２は、パッドＰＤ１ｂ上に接合材ＢＤ２を介して搭載されている。接合材ＢＤ２は、パッドＰＤ１ｂに接する接合材ＢＤ２ｂと、接合材ＢＤ２ｂと半導体チップＣＰ２との間に介在する接合材ＢＤ２ａとを有する。接合材ＢＤ２ｂは、フィルム状、かつ、導電性の接合材である。接合材ＢＤ２ａは、フィルム状、かつ、絶縁性の接合材である。
【選択図】図１５
【特許請求の範囲】
【請求項1】
以下を含む半導体装置：
チップ搭載部；
前記チップ搭載部上に第１接合材を介して搭載された第１半導体チップ；
前記第１半導体チップ上に第２接合材を介して搭載された第２半導体チップ、
ここで、
前記第１半導体チップは、保護膜と、前記保護膜の第１開口部内において前記保護膜から露出する第１パッド電極と、を有し、
前記第２半導体チップは、前記第１半導体チップの前記第１パッド電極上に前記第２接合材を介して搭載され、
前記第２接合材は、前記第１パッド電極に接する第１部材と、前記第１部材と前記第２半導体チップとの間に介在する第２部材と、を有し、
前記第１部材は、フィルム状、かつ、導電性の接合材であり、
前記第２部材は、フィルム状、かつ、絶縁性の接合材である。
チップ搭載部；
前記チップ搭載部上に第１接合材を介して搭載された第１半導体チップ；
前記第１半導体チップ上に第２接合材を介して搭載された第２半導体チップ、
ここで、
前記第１半導体チップは、保護膜と、前記保護膜の第１開口部内において前記保護膜から露出する第１パッド電極と、を有し、
前記第２半導体チップは、前記第１半導体チップの前記第１パッド電極上に前記第２接合材を介して搭載され、
前記第２接合材は、前記第１パッド電極に接する第１部材と、前記第１部材と前記第２半導体チップとの間に介在する第２部材と、を有し、
前記第１部材は、フィルム状、かつ、導電性の接合材であり、
前記第２部材は、フィルム状、かつ、絶縁性の接合材である。
【請求項2】
請求項１に記載の半導体装置において、
前記第１部材の厚さは、前記第２部材の厚さよりも厚い、半導体装置。
前記第１部材の厚さは、前記第２部材の厚さよりも厚い、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記第２半導体チップは、前記第２半導体チップが前記保護膜と重ならないように、かつ、前記第１部材が前記保護膜に接しないよう、前記第１半導体チップ上に搭載されている、半導体装置。
前記第２半導体チップは、前記第２半導体チップが前記保護膜と重ならないように、かつ、前記第１部材が前記保護膜に接しないよう、前記第１半導体チップ上に搭載されている、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第１半導体チップは、第１半導体基板と、前記第１半導体基板に形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのソースと電気的に接続されたソース電極である前記第１パッド電極と、を有する、半導体装置。
前記第１半導体チップは、第１半導体基板と、前記第１半導体基板に形成されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのソースと電気的に接続されたソース電極である前記第１パッド電極と、を有する、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記第１半導体チップは、前記第１半導体チップの裏面に形成され、前記ＭＯＳＦＥＴのドレインと電気的に接続されたドレイン電極を更に有し、
前記第１半導体チップは、前記ドレイン電極が前記チップ搭載部と対向するように、前記チップ搭載部上に前記第１接合材を介して搭載されており、
前記第１接合材は、導電性の接合材であり、
前記第１半導体チップの前記ドレイン電極は、前記第１接合材を介して、前記チップ搭載部と電気的に接続されている、半導体装置。
前記第１半導体チップは、前記第１半導体チップの裏面に形成され、前記ＭＯＳＦＥＴのドレインと電気的に接続されたドレイン電極を更に有し、
前記第１半導体チップは、前記ドレイン電極が前記チップ搭載部と対向するように、前記チップ搭載部上に前記第１接合材を介して搭載されており、
前記第１接合材は、導電性の接合材であり、
前記第１半導体チップの前記ドレイン電極は、前記第１接合材を介して、前記チップ搭載部と電気的に接続されている、半導体装置。
【請求項6】
請求項５に記載の半導体装置において、
前記ＭＯＳＦＥＴは、前記第１半導体基板に形成され、かつ、互いに並列に接続された複数の単位トランジスタセルからなる、半導体装置。
前記ＭＯＳＦＥＴは、前記第１半導体基板に形成され、かつ、互いに並列に接続された複数の単位トランジスタセルからなる、半導体装置。
【請求項7】
請求項４に記載の半導体装置において、
第１リードと、
第２リードと、
前記第１パッド電極と前記第１リードとを電気的に接続する第１ワイヤと、
前記第１パッド電極と前記第２リードとを電気的に接続する第２ワイヤと、
を更に含む、半導体装置。
第１リードと、
第２リードと、
前記第１パッド電極と前記第１リードとを電気的に接続する第１ワイヤと、
前記第１パッド電極と前記第２リードとを電気的に接続する第２ワイヤと、
を更に含む、半導体装置。
【請求項8】
請求項７に記載の半導体装置において、
平面視において、前記第１ワイヤと前記第１パッド電極との接続位置と、前記第２ワイヤと前記第１パッド電極との接続位置との間に、前記第２半導体チップが配置されている、半導体装置。
平面視において、前記第１ワイヤと前記第１パッド電極との接続位置と、前記第２ワイヤと前記第１パッド電極との接続位置との間に、前記第２半導体チップが配置されている、半導体装置。
【請求項9】
請求項７に記載の半導体装置において、
前記第１半導体チップは、前記保護膜の第２開口部内において前記保護膜から露出し、前記第１パッド電極と接続され、かつ、前記ソース電極の一部である第２パッド電極と、前記保護膜の第３開口部内において前記保護膜から露出し、前記第１パッド電極と接続され、かつ、前記ソース電極の一部である第３パッド電極と、を更に有し、
前記第１ワイヤは、前記第２パッド電極に接続され、
前記第２ワイヤは、前記第３パッド電極に接続されている、半導体装置。
前記第１半導体チップは、前記保護膜の第２開口部内において前記保護膜から露出し、前記第１パッド電極と接続され、かつ、前記ソース電極の一部である第２パッド電極と、前記保護膜の第３開口部内において前記保護膜から露出し、前記第１パッド電極と接続され、かつ、前記ソース電極の一部である第３パッド電極と、を更に有し、
前記第１ワイヤは、前記第２パッド電極に接続され、
前記第２ワイヤは、前記第３パッド電極に接続されている、半導体装置。
【請求項10】
請求項９に記載の半導体装置において、
平面視において、前記第２パッド電極と前記第３パッド電極との間に前記第１パッド電極が配置されている、半導体装置。
平面視において、前記第２パッド電極と前記第３パッド電極との間に前記第１パッド電極が配置されている、半導体装置。
【請求項11】
請求項９に記載の半導体装置において、
前記第２半導体チップは、前記第２半導体チップが前記保護膜と重ならないように、かつ、前記第１部材が前記保護膜に接しないよう、前記第１半導体チップ上に搭載されている、半導体装置。
前記第２半導体チップは、前記第２半導体チップが前記保護膜と重ならないように、かつ、前記第１部材が前記保護膜に接しないよう、前記第１半導体チップ上に搭載されている、半導体装置。
【請求項12】
請求項９に記載の半導体装置において、
前記第２半導体チップは、前記第２半導体チップの一部が前記保護膜と重なるよう、かつ、前記第１部材が前記保護膜に接するよう、前記第１半導体チップ上に搭載されている、半導体装置。
前記第２半導体チップは、前記第２半導体チップの一部が前記保護膜と重なるよう、かつ、前記第１部材が前記保護膜に接するよう、前記第１半導体チップ上に搭載されている、半導体装置。
【請求項13】
請求項７に記載の半導体装置において、
前記第１半導体チップは、複数の第４パッド電極を更に有し、
前記第２半導体チップは、複数の第５パッド電極を有し、
前記第１半導体チップの前記複数の第４パッド電極と前記第２半導体チップの前記複数の第５パッド電極とは、複数の第３ワイヤを介してそれぞれ電気的に接続されている、半導体装置。
前記第１半導体チップは、複数の第４パッド電極を更に有し、
前記第２半導体チップは、複数の第５パッド電極を有し、
前記第１半導体チップの前記複数の第４パッド電極と前記第２半導体チップの前記複数の第５パッド電極とは、複数の第３ワイヤを介してそれぞれ電気的に接続されている、半導体装置。
【請求項14】
請求項１に記載の半導体装置において、
前記チップ搭載部、前記第１半導体チップ、および前記第２半導体チップを封止する封止部を更に含む、半導体装置。
前記チップ搭載部、前記第１半導体チップ、および前記第２半導体チップを封止する封止部を更に含む、半導体装置。
【請求項15】
請求項１に記載の半導体装置において、
前記第２半導体チップは、前記第１半導体チップを制御するための半導体チップである、半導体装置。
前記第２半導体チップは、前記第１半導体チップを制御するための半導体チップである、半導体装置。
【請求項16】
以下を含む半導体装置の製造方法：
（ａ）チップ搭載部上に第１接合材を介して第１半導体チップを搭載する工程、
（ｂ）複数のチップ形成領域、および前記複数のチップ形成領域の間のスクライブ領域を備えた半導体基板を準備する工程；
（ｃ）導電性の第２接合材層と、前記第２接合材層上の絶縁性の第３接合材層と、を有するダイシングテープを準備する工程；
（ｄ）前記（ｂ）工程および前記（ｃ）工程の後、前記第３接合材層が前記半導体基板の裏面に接するように、前記ダイシングテープを前記半導体基板の前記裏面に貼り付ける工程；
（ｅ）前記（ｄ）工程の後、前記スクライブ領域に沿って、前記半導体基板、前記第３接合材層および前記第２接合材層を切断する工程；
（ｆ）前記（ａ）工程および前記（ｅ）工程の後、前記（ｅ）工程で個片化された前記複数のチップ形成領域のうちの一つからなる第２半導体チップを、前記第２半導体チップに貼り付けられた前記第３接合材層と前記第２接合材層との積層体を介して、前記第１半導体チップ上に搭載する工程、
ここで、
前記第１半導体チップは、保護膜と、前記保護膜の第１開口部内において前記保護膜から露出する第１パッド電極と、を有し、
前記（ｆ）工程では、前記第２半導体チップは、前記積層体の前記第２接合材層が前記第１パッド電極と接するように、前記第１パッド電極上に前記積層体を介して搭載される。
（ａ）チップ搭載部上に第１接合材を介して第１半導体チップを搭載する工程、
（ｂ）複数のチップ形成領域、および前記複数のチップ形成領域の間のスクライブ領域を備えた半導体基板を準備する工程；
（ｃ）導電性の第２接合材層と、前記第２接合材層上の絶縁性の第３接合材層と、を有するダイシングテープを準備する工程；
（ｄ）前記（ｂ）工程および前記（ｃ）工程の後、前記第３接合材層が前記半導体基板の裏面に接するように、前記ダイシングテープを前記半導体基板の前記裏面に貼り付ける工程；
（ｅ）前記（ｄ）工程の後、前記スクライブ領域に沿って、前記半導体基板、前記第３接合材層および前記第２接合材層を切断する工程；
（ｆ）前記（ａ）工程および前記（ｅ）工程の後、前記（ｅ）工程で個片化された前記複数のチップ形成領域のうちの一つからなる第２半導体チップを、前記第２半導体チップに貼り付けられた前記第３接合材層と前記第２接合材層との積層体を介して、前記第１半導体チップ上に搭載する工程、
ここで、
前記第１半導体チップは、保護膜と、前記保護膜の第１開口部内において前記保護膜から露出する第１パッド電極と、を有し、
前記（ｆ）工程では、前記第２半導体チップは、前記積層体の前記第２接合材層が前記第１パッド電極と接するように、前記第１パッド電極上に前記積層体を介して搭載される。
【請求項17】
請求項１６に記載の半導体装置の製造方法において、
前記（ｃ）工程において準備する前記ダイシングテープは、さらに、前記第３接合材層上に設けられた保護層を有し、
前記（ｃ）工程の後、かつ、前記（ｄ）工程の前に、前記ダイシングテープから前記保護層を剥がす工程、
を更に含む、半導体装置の製造方法。
前記（ｃ）工程において準備する前記ダイシングテープは、さらに、前記第３接合材層上に設けられた保護層を有し、
前記（ｃ）工程の後、かつ、前記（ｄ）工程の前に、前記ダイシングテープから前記保護層を剥がす工程、
を更に含む、半導体装置の製造方法。
【請求項18】
請求項１６に記載の半導体装置の製造方法において、
前記（ｃ）工程において準備する前記ダイシングテープは、さらに、基材層と、前記基材層上の紫外線硬化型の粘着材層と、前記粘着材層上の前記第２接合材層と、前記第３接合材層と、を有し、
前記（ｅ）工程の後、かつ、前記（ｆ）工程の前に、紫外線照射処理により、前記ダイシングテープの前記粘着材層を硬化させる工程、
を更に含む、半導体装置の製造方法。
前記（ｃ）工程において準備する前記ダイシングテープは、さらに、基材層と、前記基材層上の紫外線硬化型の粘着材層と、前記粘着材層上の前記第２接合材層と、前記第３接合材層と、を有し、
前記（ｅ）工程の後、かつ、前記（ｆ）工程の前に、紫外線照射処理により、前記ダイシングテープの前記粘着材層を硬化させる工程、
を更に含む、半導体装置の製造方法。
【請求項19】
請求項１６に記載の半導体装置の製造方法において、
（ｇ）前記（ｆ）工程の後、前記第２接合材層および前記第３接合材層を熱処理により硬化させる工程、
を更に含む、半導体装置の製造方法。
（ｇ）前記（ｆ）工程の後、前記第２接合材層および前記第３接合材層を熱処理により硬化させる工程、
を更に含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、積層した２つの半導体チップを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【0002】
ダイパッド上に半導体チップを搭載し、半導体チップのパッドとリードとをワイヤで電気的に接続し、それらを樹脂封止することにより、半導体パッケージが製造される。
【0003】
特開２０１４－９３４３１号公報には、ダイパッド上に搭載されている半導体チップ上に他の半導体チップが搭載された半導体パッケージが記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１４－９３４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
積層した２つの半導体チップを有する半導体装置において、性能を向上させることが望まれる。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、チップ搭載部上に第１接合材を介して搭載された第１半導体チップと、前記第１半導体チップ上に第２接合材を介して搭載された第２半導体チップと、を含む。前記第１半導体チップは、保護膜と、前記保護膜の第１開口部内において前記保護膜から露出する第１パッド電極とを有する。前記第２半導体チップは、前記第１パッド電極上に前記第２接合材を介して搭載されている。前記第２接合材は、前記第１パッド電極に接する第１部材と、前記第１部材と前記第２半導体チップとの間に介在する第２部材とを有する。前記第１部材は、フィルム状、かつ、導電性の接合材である。前記第２部材は、フィルム状、かつ、絶縁性の接合材である。
【発明の効果】
【0008】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0009】
【図1】実施の形態１の半導体装置の上面図である。
【図2】実施の形態１の半導体装置の下面図である。
【図3】実施の形態１の半導体装置の平面透視図である。
【図4】実施の形態１の半導体装置の断面図である。
【図5】実施の形態１の半導体装置の断面図である。
【図6】実施の形態１の半導体装置の断面図である。
【図7】実施の形態１の半導体装置に用いられている半導体チップの上面図である。
【図8】実施の形態１の半導体装置に用いられている半導体チップの下面図である。
【図9】実施の形態１の半導体装置に用いられている半導体チップの上面図である。
【図10】実施の形態１の半導体装置に用いられている半導体チップの要部断面図である。
【図11】実施の形態１の半導体装置内の２つの半導体チップを透視して示す平面図である。
【図12】実施の形態１の半導体装置で用いられる半導体チップの断面図である。
【図13】実施の形態１の半導体装置で用いられる半導体チップの断面図である。
【図14】実施の形態１の半導体装置内における２つの半導体チップの断面図である。
【図15】実施の形態１の半導体装置内における２つの半導体チップの断面図である。
【図16】半導体チップを製造するための半導体基板の平面図である。
【図17】ウエハプロセスが施された半導体基板の要部断面図である。
【図18】実施の形態１で用いられるダイシングテープの要部断面図である。
【図19】ダイシング工程とダイボンディング工程の説明図である。
【図20】ダイシング工程とダイボンディング工程の説明図である。
【図21】ダイシング工程とダイボンディング工程の説明図である。
【図22】ダイシング工程とダイボンディング工程の説明図である。
【図23】検討例の半導体装置に用いられている半導体チップの上面図である。
【図24】検討例の半導体装置内の２つの半導体チップを透視して示す平面図である。
【図25】検討例の半導体装置に用いられている半導体チップの断面図である。
【図26】検討例の半導体装置内における２つの半導体チップの断面図である。
【図27】実施の形態２の半導体装置で用いられる半導体チップの上面図である。
【図28】実施の形態２の半導体装置内の２つの半導体チップを透視して示す平面図である。
【図29】実施の形態２の半導体装置で用いられる半導体チップの断面図である。
【図30】実施の形態２の半導体装置で用いられる半導体チップの断面図である。
【図31】実施の形態２の半導体装置内における２つの半導体チップの断面図である。
【図32】実施の形態２の半導体装置内における２つの半導体チップの断面図である。
【図33】実施の形態３の半導体装置で用いられる半導体チップの上面図である。
【図34】実施の形態３の半導体装置内の２つの半導体チップを透視して示す平面図である。
【図35】実施の形態３の半導体装置で用いられる半導体チップの断面図である。
【図36】実施の形態３の半導体装置で用いられる半導体チップの断面図である。
【図37】実施の形態３の半導体装置内における２つの半導体チップの断面図である。
【図38】実施の形態３の半導体装置内における２つの半導体チップの断面図である。
【発明を実施するための形態】
【0010】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0011】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0012】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0013】
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と記載するが、ゲート絶縁膜として酸化膜を用いる場合だけでなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いる場合も含むものとする。
【0014】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置の構造を、図１から図９を参照して説明する。図１は、本実施の形態の半導体装置ＰＫＧの上面図であり、図２は、本実施の形態の半導体装置ＰＫＧの下面図（裏面図）である。図３は、本実施の形態の半導体装置ＰＫＧの平面透視図であり、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。図４から図６は、本実施の形態の半導体装置１の断面図である。図１から図３におけるＡ１－Ａ１線の位置での断面図が図４に対応し、図１から図３におけるＡ２－Ａ２線の位置での断面図が図５に対応し、図１から図３におけるＡ３－Ａ３線の位置での断面図が図６に対応している。図７は、本実施の形態の半導体装置ＰＫＧに用いられている半導体チップＣＰ１の上面図であり、図８は、本実施の形態の半導体装置ＰＫＧに用いられている半導体チップＣＰ１の下面図（裏面図）であり、図９は、本実施の形態の半導体装置ＰＫＧに用いられている半導体チップＣＰ２の上面図である。
＜半導体装置の構造について＞
本実施の形態の半導体装置の構造を、図１から図９を参照して説明する。図１は、本実施の形態の半導体装置ＰＫＧの上面図であり、図２は、本実施の形態の半導体装置ＰＫＧの下面図（裏面図）である。図３は、本実施の形態の半導体装置ＰＫＧの平面透視図であり、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。図４から図６は、本実施の形態の半導体装置１の断面図である。図１から図３におけるＡ１－Ａ１線の位置での断面図が図４に対応し、図１から図３におけるＡ２－Ａ２線の位置での断面図が図５に対応し、図１から図３におけるＡ３－Ａ３線の位置での断面図が図６に対応している。図７は、本実施の形態の半導体装置ＰＫＧに用いられている半導体チップＣＰ１の上面図であり、図８は、本実施の形態の半導体装置ＰＫＧに用いられている半導体チップＣＰ１の下面図（裏面図）であり、図９は、本実施の形態の半導体装置ＰＫＧに用いられている半導体チップＣＰ２の上面図である。
【0015】
【0016】
半導体装置ＰＫＧは、ダイパッド（チップ搭載部）ＤＰと、そのダイパッドＤＰの上面（主面）上に搭載された半導体チップＣＰ１と、半導体チップＣＰ１上に搭載された半導体チップＣＰ２と、複数のリードＬＤと、複数のボンディングワイヤ（以下、単にワイヤと称す）ＢＷと、これらを封止する封止部（封止樹脂部、封止体）ＭＲと、を有している。
【0017】
封止部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。
【0018】
ダイパッドＤＰおよび複数のリードＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。
【0019】
なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではなく、例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの下面で各リードＬＤの一部が露出した構成などを採用することもできる。
【0020】
半導体チップＣＰ１の表面には、複数のパッド電極（以下、単にパッドと称す）ＰＤ１ａ，ＰＤ１ｂが形成され、半導体チップＣＰ１の裏面には、裏面電極ＢＥが形成されている。半導体チップＣＰ１は、表面を上方に向け、裏面電極ＢＥがダイパッドＤＰの上面に対向する向きで、ダイパッドＤＰの上面上に導電性の接合材ＢＤ１を介して搭載されて接合されている。すなわち、半導体チップＣＰ１の裏面電極ＢＥが、ダイパッドＤＰの上面に導電性の接合材ＢＤ１を介して接合されている。このため、半導体チップＣＰ１の裏面電極ＢＥは、導電性の接合材ＢＤ１を介して、ダイパッドＤＰと電気的に接続されている。
【0021】
半導体チップＣＰ２は、半導体チップＣＰ２の表面を上方に向け、半導体チップＣＰ２の裏面が半導体チップＣＰ１の表面に対向する向きで、半導体チップＣＰ１上（具体的には半導体チップＣＰ１のパッドＰＤ１ｂ上）に接合材ＢＤ２を介して搭載されて接合されている。半導体チップＣＰ２の表面には、複数のパッドＰＤ２ａ，ＰＤ２ｂが形成されている。半導体チップＣＰ２の裏面には、裏面電極は形成されていない。接合材ＢＤ２については、後でより詳細に説明する。
【0022】
半導体装置ＰＫＧが有する複数のリードＬＤは、リードＬＤ１，ＬＤ２，ＬＤ３を含んでいる。半導体装置ＰＫＧが有する複数のワイヤＢＷは、ワイヤＢＷ１，ＢＷ２，ＢＷ３，ＢＷ４を含んでいる。各ワイヤＢＷ３，ＢＷ４の直径は、各ワイヤＢＷ１，ＢＷ２の直径よりも大きい。すなわち、ワイヤＢＷ３，ＢＷ４は、ワイヤＢＷ１，ＢＷ２よりも太い。ワイヤＢＷ１，ＢＷ２，ＢＷ３，ＢＷ４は、それぞれ金属からなるが、例えば、ワイヤＢＷ１，ＢＷ２は金（Ａｕ）からなり、ワイヤＢＷ３，ＢＷ４はアルミニウム（Ａｌ）またはアルミニウム合金からなる。
【0023】
半導体チップＣＰ１の複数のパッドＰＤ１ａと半導体チップＣＰ２の複数のパッドＰＤ２ａとが、複数のワイヤＢＷ１を介してそれぞれ電気的に接続されている。
【0024】
半導体チップＣＰ２のパッドＰＤ２ｂと複数のリードＬＤ３とが、複数のワイヤＢＷ２を介してそれぞれ電気的に接続されている。すなわち、各ワイヤＢＷ２の両方の端部のうち、一方の端部は、半導体チップＣＰ２の各パッドＰＤ２ｂに接続され、他方の端部は、各リードＬＤ３（のインナリード部）に接続されている。
【0025】
半導体チップＣＰ１のパッドＰＤ１ｂとリードＬＤ１とが、ワイヤＢＷ３を介して電気的に接続され、また、半導体チップＣＰ１のパッドＰＤ１ｂとリードＬＤ２とが、ワイヤＢＷ４を介して電気的に接続されている。
【0026】
封止部ＭＲの平面形状は、略矩形であり、４つの辺を有しており、図１から図３の場合はそのうちの一辺に複数のリードＬＤ（ＬＤ１，ＬＤ２，ＬＤ３）が配置されている。ダイパッドＤＰおよび複数のリードＬＤは、互いに分離されており、間に封止部ＭＲの一部が介在している。
【0027】
半導体チップＣＰ１，ＣＰ２および複数のワイヤＢＷ（ＢＷ１，ＢＷ２，ＢＷ３，ＢＷ４）は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。一方、ダイパッドＤＰは、下面以外は封止部ＭＲ内に封止されているが、ダイパッドＤＰの下面は、封止部ＭＲの下面から露出されている。
【0028】
複数のリードＬＤの各アウタリード部は、封止部ＭＲの側面から封止部ＭＲ外に突出している。各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの下面とほぼ同一平面上に位置するように折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。また、封止部ＭＲの下面で露出するダイパッドＤＰの下面も、半導体装置ＰＫＧの外部端子として機能することができる。
【0029】
＜半導体チップＣＰ１の構造について＞
次に、図１０を参照して、半導体チップＣＰ１の構造について説明する。図１０は、半導体チップＣＰ１の要部断面図である。なお、上記図７では、図１０に示されるソース電極ＥＳ（ソース電極ＥＳの外周位置）を二点鎖線で示してある。二点鎖線で示されるソース電極ＥＳの外周は、保護膜ＰＡ１で覆われている。
次に、図１０を参照して、半導体チップＣＰ１の構造について説明する。図１０は、半導体チップＣＰ１の要部断面図である。なお、上記図７では、図１０に示されるソース電極ＥＳ（ソース電極ＥＳの外周位置）を二点鎖線で示してある。二点鎖線で示されるソース電極ＥＳの外周は、保護膜ＰＡ１で覆われている。
【0030】
半導体チップＣＰ１は、パワーＭＯＳＦＥＴが形成された半導体チップであり、半導体チップＣＰ１を構成する半導体基板ＳＢ１にパワーＭＯＳＦＥＴが形成されている。半導体チップＣＰ２内には、半導体チップＣＰ１（半導体チップＣＰ１内のパワーＭＯＳＦＥＴ）を制御する制御回路が形成されている。
【0031】
図１０に示されるように、半導体基板ＳＢ１は、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の単結晶シリコンなどからなる。半導体基板ＳＢ１として、いわゆるエピタキシャルウエハを用いることもできる。
【0032】
半導体基板ＳＢ１には、パワーＭＯＳＦＥＴを構成する複数（多数）の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴは、それら複数の単位トランジスタセルが並列に接続されることで形成されている。個々の単位トランジスタセルは、同じ構造を有している。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳＦＥＴで形成されている。
【0033】
半導体基板ＳＢ１は、上記単位トランジスタセルのドレイン領域としての機能を有している。半導体基板ＳＢ１の裏面（すなわち半導体チップＣＰ１の裏面）には、ドレイン用の裏面電極ＢＥが形成されている。このため、裏面電極ＢＥは、パワーＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極として機能することができる。裏面電極ＢＥは、半導体基板ＳＢ１の裏面全体に、従って半導体チップＣＰ１の裏面全体に、形成されている。
【0034】
また、半導体基板ＳＢ１中に形成されたｐ型半導体領域（ｐ型ボディ領域）ＰＲ１は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型半導体領域ＰＲ１の上部に形成されたｎ＋型半導体領域ＮＲは、上記単位トランジスタセルのソース領域としての機能を有している。従って、ｎ＋型半導体領域ＮＲはソース用の半導体領域である。
【0035】
また、半導体基板ＳＢ１には、その主面から半導体基板ＳＢ１の厚さ方向に延びる溝ＴＲが形成されている。溝ＴＲは、ｎ＋型半導体領域ＮＲの上面からｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ１を貫通し、半導体基板ＳＢ１中で終端するように形成されている。別の見方をすると、隣り合う溝ＴＲの間に、ｐ型半導体領域ＰＲ１が形成され、ｐ型半導体領域ＰＲ１の上部で、かつ、溝ＴＲに隣接する位置に、ソース用のｎ＋型半導体領域ＮＲが形成されている。
【0036】
溝ＴＲの底面および側面には、酸化シリコンなどからなるゲート絶縁膜ＧＦが形成されている。また、溝ＴＲ内には、上記ゲート絶縁膜ＧＦを介してトレンチゲート電極ＴＧが埋め込まれている。トレンチゲート電極ＴＧは、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。トレンチゲート電極ＴＧは、上記単位トランジスタセルのゲート（ゲート電極）としての機能を有している。
【0037】
また、半導体基板ＳＢ１上に、トレンチゲート電極ＴＧと同一層の導電性膜からなるゲート引き出し用の配線部ＴＧＬが形成されており、トレンチゲート電極ＴＧとゲート引き出し用の配線部ＴＧＬとは、一体的に形成されて互いに電気的に接続されている。なお、トレンチゲート電極ＴＧは、溝ＴＲに埋め込まれており、一方、ゲート引き出し用の配線部ＴＧＬは、溝ＴＲ内ではなく、半導体基板ＳＢ１上に配置されて延在している。ゲート引き出し用の配線部ＴＧＬは、それを覆う絶縁膜ＩＬに形成されたコンタクトホールＣＴ１を通じてゲート配線ＥＧＷと電気的に接続されている。ゲート配線ＥＧＷは、半導体チップＣＰ１の主面において、外周に沿うように延在している。ゲート電極ＥＧは、パワーＭＯＳＦＥＴのゲート用のパッドＰＤ１ａを形成するための電極部である。ゲート電極ＥＧとゲート配線ＥＧＷとは一体的に形成されており、ゲート電極ＥＧの幅は、ゲート配線ＥＧＷの幅よりも大きい。ゲート電極ＥＧは、ゲート配線ＥＧＷおよびゲート引き出し用の配線部ＴＧＬを介して、半導体基板ＳＢ１に形成されている複数のトレンチゲート電極ＴＧと電気的に接続されている。
【0038】
ソース電極ＥＳは、半導体基板ＳＢ１上の絶縁膜ＩＬに形成されたコンタクトホールＣＴ２を通じて、ソース用のｎ＋型半導体領域ＮＲと電気的に接続されている。また、ソース電極ＥＳは、ｐ型半導体領域ＰＲ１の上部であってｎ＋型半導体領域ＮＲの隣接間に形成されたｐ＋型半導体領域ＰＲ２に電気的に接続され、これを通じてチャネル形成用のｐ型半導体領域ＰＲ１と電気的に接続されている。平面視において、ソース電極ＥＳは、パワーＭＯＳＦＥＴを構成する複数の単位トランジスタセルが形成された領域全体にわたって形成されている。このため、平面視において、半導体チップＣＰ１の主面の大部分にソース電極ＥＳが形成されている。
【0039】
ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳは、コンタクトホールＣＴ１，ＣＴ２が形成された絶縁膜ＩＬ上にコンタクトホールＣＴ１，ＣＴ２を埋めるように導電体膜ＣＤを形成し、この導電体膜ＣＤをパターニングすることにより形成されている。すなわち、ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳは、パターニングされた導電体膜ＣＤにより形成されている。導電体膜ＣＤは、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳは、同層の導電体膜ＣＤからなるが、ゲート電極ＥＧとゲート配線ＥＧＷとが一体的に形成されていることを除いて、互いに分離されている。
【0040】
導電体膜ＣＤ（ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ）は、絶縁性の保護膜（絶縁膜、パッシベーション膜）ＰＡ１により覆われている。すなわち、絶縁膜ＩＬ上に、導電体膜ＣＤ（ゲート電極ＥＧ、ゲート配線ＥＧＷおよびソース電極ＥＳ）を覆うように、保護膜ＰＡ１が形成されている。この保護膜ＰＡ１は、半導体チップＣＰ１が有する絶縁膜のうちの最上層に位置する膜である。より詳しくは、保護膜ＰＡ１は、絶縁膜からなるが、好ましくは、ポリイミド樹脂などの樹脂膜（単層）からなる。なお、保護膜ＰＡ１の他の例として、無機絶縁膜（例えば、酸化シリコン）と、この無機絶縁膜上に形成された有機絶縁膜（例えば、ポリイミド樹脂などの樹脂膜）との積層膜（複数層）を用いてもよい。
【0041】
保護膜ＰＡ１には複数の開口部ＯＰが形成されており、各開口部ＯＰ内において導電体膜ＣＤの一部が露出している。開口部ＯＰ内において保護膜ＰＡ１から露出する導電体膜ＣＤが、パッドＰＤ１ａ，ＰＤ１ｂとなっている。すなわち、パッドＰＤ１ａ，ＰＤ１ｂは、それぞれ、開口部ＯＰ内において露出する導電体膜ＣＤにより形成されている。
【0042】
パッドＰＤ１ｂは、保護膜ＰＡ１の開口部ＯＰ（ソース電極ＥＳ上に設けられた開口部ＯＰ）内において保護膜ＰＡ１から露出するソース電極ＥＳにより形成されている。このため、パッドＰＤ１ｂは、パワーＭＯＳＦＥＴのソース用のパッドである。パッドＰＤ１ｂは、ソース電極ＥＳを通じて、半導体基板ＳＢ１に形成されている複数の単位トランジスタセルのソース領域（ｎ＋型半導体領域ＮＲ）と電気的に接続されている。
【0043】
ここで、パッドＰＤ１ｂを露出する開口部ＯＰを、符号ＯＰＳを付して開口部ＯＰＳと称することとする。保護膜ＰＡ１の開口部ＯＰＳ内において保護膜ＰＡ１から露出するソース電極ＥＳがパッドＰＤ１ｂであるため、開口部ＯＰＳの平面形状、平面寸法（平面積）および平面位置は、パッドＰＤ１ｂの平面形状、平面寸法（平面積）および平面位置とほぼ一致している。
【0044】
半導体チップＣＰ１が有する複数のパッドＰＤ１ａは、パワーＭＯＳＦＥＴのゲート用のパッドＰＤ１ａを含んでおり、ゲート用のパッドＰＤ１ａは、保護膜ＰＡ１の開口部ＯＰ（ゲート電極ＥＧ上に設けられた開口部ＯＰ）内において保護膜ＰＡ１から露出するゲート電極ＥＧにより形成されている。導電体膜ＣＤは、パッドＰＤ１ａ，ＰＤ１ｂとなっている部分以外は、保護膜ＰＡ１で覆われている。
【0045】
また、半導体チップＣＰ１が有する複数のパッドＰＤ１ａは、温度検知用ダイオードのアノード用のパッドおよびカソード用のパッドなどを必要に応じて含んでいる。温度検知用ダイオードは、半導体基板ＳＢ１内または半導体基板ＳＢ１上に形成され得る。また、半導体チップＣＰ１が有する複数のパッドＰＤ１ａは、電流検知用ＭＯＳＦＥＴのソース用のパッドを必要に応じて含んでいる。電流検知用ＭＯＳＦＥＴは、半導体基板ＳＢ１に形成され得る。また、半導体チップＣＰ１が有する複数のパッドＰＤ１ａは、電圧検出用のケルビンパッドを必要に応じて含んでいる。温度検知用ダイオードのアノード用のパッドおよびカソード用のパッド、電流検知用ＭＯＳＦＥＴのソース用のパッド、およびケルビンパッドも、保護膜ＰＡ１の開口部ＯＰ内において保護膜ＰＡ１から露出する導電体膜ＣＤにより形成される。
【0046】
各パッドＰＤ１ａ，ＰＤ１ｂの表面上には、めっき層を形成することも可能であるが、本実施の形態では、各パッドＰＤ１ａ，ＰＤ１ｂの表面上に、めっき層は形成していないことが好ましい。半導体チップＣＰ２を半導体チップＣＰ１のパッドＰＤ１ｂ上に搭載する際に用いられる接合材ＢＤ２は、導電性の接合材（接合フィルム）ＢＤ２ｂを有している。半導体チップＣＰ２を半導体チップＣＰ１のパッドＰＤ１ｂ上に搭載すると、この導電性の接合材ＢＤ２ｂが、パッドＰＤ１ｂを構成する導電体膜ＣＤに接した状態となる。
【0047】
パワーＭＯＳＦＥＴを構成する複数の単位トランジスタセルのトレンチゲート電極ＴＧは、ゲート引き出し用の配線部ＴＧＬ、ゲート配線ＥＧＷおよびゲート電極ＥＧを通じて互いに電気的に接続されている。このため、ゲート用のパッドＰＤ１ａから、ゲート配線ＥＧＷおよび配線部ＴＧＬを通じて、パワーＭＯＳＦＥＴのゲート（パワーＭＯＳＦＥＴを構成する複数の単位トランジスタセルのトレンチゲート電極ＴＧ）に、ゲート電圧が供給される。
【0048】
また、パワーＭＯＳＦＥＴを構成する複数の単位トランジスタセルのドレイン領域は、半導体基板ＳＢ１および裏面電極ＢＥを通じて、互いに電気的に接続されている。このため、上記ダイパッドＤＰから導電性の接合材ＢＤ１を介して半導体チップＣＰ１の裏面電極ＢＥにドレイン電圧（例えば電源電位）が供給され、そのドレイン電圧は、裏面電極ＢＥから、パワーＭＯＳＦＥＴのドレイン領域（パワーＭＯＳＦＥＴを構成する複数の単位トランジスタセルのドレイン領域）に供給される。
【0049】
また、パワーＭＯＳＦＥＴを構成する複数の単位トランジスタセルのソース領域（ｎ＋型半導体領域ＮＲ）は、ソース電極ＥＳに電気的に接続されるとともに、そのソース電極ＥＳを通じて互いに電気的に接続されている。パワーＭＯＳＦＥＴのソース用のパッドＰＤ１ｂは、ワイヤＢＷ３，ＢＷ４およびリードＬＤ１，ＬＤ２を通じて半導体装置ＰＫＧの外部の負荷などに接続される。
【0050】
このような構成の半導体チップＣＰ１においては、パワーＭＯＳＦＥＴの単位トランジスタの動作電流は、ドレイン用の半導体基板ＳＢ１とソース用のｎ＋型半導体領域ＮＲとの間をトレンチゲート電極ＴＧの側面（すなわち溝ＴＲの側面）に沿って半導体基板ＳＢ１の厚さ方向に流れる。すなわち、チャネルが半導体チップＣＰ１の厚さ方向に沿って形成される。
【0051】
このように、半導体チップＣＰ１は、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、パワーＭＯＳＦＥＴは、トレンチゲート型ＭＯＳＦＥＴによって形成されている。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（ＳＢ１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。
【0052】
＜半導体チップＣＰ１，ＣＰ２の積層構造について＞
上述のように、本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１と半導体チップＣＰ１上に搭載された半導体チップＣＰ２とを含んでいる。半導体チップＣＰ１，ＣＰ２の積層構造について、図１１から図１５を参照して説明する。
上述のように、本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１と半導体チップＣＰ１上に搭載された半導体チップＣＰ２とを含んでいる。半導体チップＣＰ１，ＣＰ２の積層構造について、図１１から図１５を参照して説明する。
【0053】
図１１は、半導体装置ＰＫＧ内の半導体チップＣＰ１，ＣＰ２を透視して示す平面図である。図１２および図１３は、半導体チップＣＰ１上に半導体チップＣＰ２を搭載する前の段階における半導体チップＣＰ１の断面図である。図１４および図１５は、半導体装置ＰＫＧ内における半導体チップＣＰ１，ＣＰ２の断面図である。図１２は、図１１のＢ１－Ｂ１線の位置での半導体チップＣＰ１の断面図に対応し、図１３は、図１１のＢ２－Ｂ２線の位置での半導体チップＣＰ１の断面図に対応している。また、図１４は、図１１のＢ１－Ｂ１線の位置での半導体チップＣＰ１，ＣＰ２の断面図に対応し、図１５は、図１１のＢ２－Ｂ２線の位置での半導体チップＣＰ１，ＣＰ２の断面図に対応している。なお、図１４および図１５では、ダイパッドＤＰおよび封止部ＭＲの図示は省略している。
【0054】
図１４および図１５に示されるように、半導体チップＣＰ２は、半導体基板ＳＢ２と、その上に形成された多層配線構造ＭＷ２と、その上に形成された保護膜ＰＡ２とを有している。多層配線構造ＭＷ２は、複数の層間絶縁膜と複数の配線層とを含んでいる。保護膜ＰＡ２は、半導体チップＣＰ２が有する絶縁膜のうちの最上層に位置する膜である。より詳しくは、保護膜ＰＡ２は、絶縁膜からなるが、好ましくは、ポリイミド樹脂などの樹脂膜（単層）からなる。なお、保護膜ＰＡ２の他の例として、無機絶縁膜（例えば、酸化シリコン）と、この無機絶縁膜上に形成された有機絶縁膜（例えば、ポリイミド樹脂などの樹脂膜）との積層膜（複数層）を用いてもよい。半導体チップＣＰ２を構成する半導体基板ＳＢ２には、トランジスタなどの半導体素子（図示せず）が複数形成されている。半導体チップＣＰ２のパッドＰＤ２ａ，ＰＤ２ｂは、多層配線構造ＭＷ２を構成する複数の配線層のうちの最上層の配線層に形成されており、それぞれ保護膜ＰＡ２の開口部から露出されている。保護膜ＰＡ２の開口部から露出するパッドＰＤ２ａ，ＰＤ２ｂに、それぞれワイヤＢＷが接続される。
【0055】
図１０、図１２および図１３にも示されるように、半導体チップＣＰ１の各パッドＰＤ１ａ，ＰＤ１ｂの表面上には、めっき層は形成されていない。このため、半導体チップＣＰ１のパッドＰＤ１ａと半導体チップＣＰ２のパッドＰＤ２ａとを電気的に接続するためのワイヤＢＷ１は、パッドＰＤ１ａに直接的に接続されている。すなわち、ワイヤＢＷ１は、パッドＰＤ１ａの上面に接触している。従って、各ワイヤＢＷ１の両方の端部のうち、一方の端部は、半導体チップＣＰ１の各パッドＰＤ１ａに接続され、他方の端部は、半導体チップＣＰ２の各パッドＰＤ２ａに接続されている。
【0056】
また、半導体チップＣＰ１のパッドＰＤ１ｂとリードＬＤ１とを電気的に接続するためのワイヤＢＷ３と、半導体チップＣＰ１のパッドＰＤ１ｂとリードＬＤ２とを電気的に接続するためのワイヤＢＷ４とは、パッドＰＤ１ｂに直接的に接続されている。すなわち、ワイヤＢＷ３およびワイヤＢＷ４は、パッドＰＤ１ｂの上面に接触している。従って、ワイヤＢＷ３の両方の端部のうち、一方の端部は、半導体チップＣＰ１のパッドＰＤ１ｂに接続され、他方の端部は、リードＬＤ３（のインナリード部）に接続されている。また、ワイヤＢＷ４の両方の端部のうち、一方の端部は、半導体チップＣＰ１のパッドＰＤ１ｂに接続され、他方の端部は、リードＬＤ４（のインナリード部）に接続されている。
【0057】
半導体チップＣＰ１のパッドＰＤ１ｂにおいて、半導体チップＣＰ２で覆われていない部分に、ワイヤＢＷ３およびワイヤＢＷ４がそれぞれ接続されている。具体的には、平面視において、パッドＰＤ１ｂにおけるワイヤＢＷ３の接続箇所（接続位置）と、パッドＰＤ１ｂにおけるワイヤＢＷ４の接続箇所（接続位置）とは、半導体チップＣＰ２を間に挟んで互いに反対側に位置している。すなわち、平面視において、パッドＰＤ１ｂにおけるワイヤＢＷ３の接続箇所（接続位置）と、パッドＰＤ１ｂにおけるワイヤＢＷ４の接続箇所（接続位置）との間に、半導体チップＣＰ２が配置されている。
【0058】
半導体チップＣＰ１上に半導体チップＣＰ２が搭載されているが、具体的には、半導体チップＣＰ２は、半導体チップＣＰ１のパッドＰＤ１ｂ上に、接合材ＢＤ２を介して搭載されている（図１４および図１５参照）。平面視において、半導体チップＣＰ２は、半導体チップＣＰ１のパッドＰＤ１ｂと重なっており、半導体チップＣＰ１のパッドＰＤ１ｂに内包されている（図３および図１１参照）。別の見方をすると、平面視において、半導体チップＣＰ２は、保護膜ＰＡ１の開口部ＯＰＳに内包されている。半導体チップＣＰ２の平面寸法（平面積）は、パッドＰＤ１ｂ（開口部ＯＰＳ）の平面寸法（平面積）よりも小さい。また、平面視において、半導体チップＣＰ２は、半導体チップＣＰ１のパッドＰＤ１ａとは重なっていない。従って、半導体チップＣＰ１のパッドＰＤ１ａは、半導体チップＣＰ２によって覆われていない。すなわち、接合材ＢＤ２は、保護膜ＰＡ１に接していない。
【0059】
ここで、平面視とは、半導体チップＣＰ１の主面または半導体チップＣＰ１を構成する半導体基板ＳＢ１の主面に略平行な平面で見た場合に対応している。
【0060】
接合材ＢＤ２は、ＤＡＦ（Die Attach Film）材からなるが、積層構造を有している（図１４および図１５参照）。具体的には、接合材ＢＤ２は、導電性の接合材（接合フィルム、ＤＡＦ、部材）ＢＤ２ｂと、接合材ＢＤ２ｂ上の絶縁性の接合材（接合フィルム、ＤＡＦ、部材）ＢＤ２ａとの積層構造を有している。接合材ＢＤ２ａ，ＢＤ２ｂのそれぞれは、フィルム状の接合材（接合用フィルム材）である。導電性の接合材ＢＤ２ｂは、接合材ＢＤ２の最下層であり、半導体チップＣＰ１のパッドＰＤ１ｂ（ソース電極ＥＳ）と接している。絶縁性の接合材ＢＤ２ａは、半導体チップＣＰ２と導電性の接合材ＢＤ２ｂとの間に介在しており、半導体チップＣＰ２の裏面と接している。このため、半導体チップＣＰ２と導電性の接合材ＢＤ２ｂとは、絶縁性の接合材ＢＤ２ａにより、電気的に絶縁されている。
【0061】
接合材ＢＤ２が含む導電性の接合材ＢＤ２ｂは、半導体チップＣＰ１のパッドＰＤ１ｂ（ソース電極ＥＳ）と接しているため、導電性の接合材ＢＤ２ｂと半導体チップＣＰ１のパッドＰＤ１ｂとは、電気的に接続されている。しかしながら、接合材ＢＤ２は絶縁性の接合材ＢＤ２ａも含んでおり、この絶縁性の接合材ＢＤ２ａが、半導体チップＣＰ２の裏面と導電性の接合材ＢＤ２ｂとの間に介在し、従って、半導体チップＣＰ２の裏面と半導体チップＣＰ１のパッドＰＤ１ｂとの間に介在しているため、半導体チップＣＰ２の裏面は、半導体チップＣＰ１のパッドＰＤ１ｂ（ソース電極ＥＳ）と電気的に絶縁されている。絶縁性の接合材ＢＤ２ａにより、半導体チップＣＰ２と半導体チップＣＰ１のパッドＰＤ１ｂとの間の短絡を防ぐことができる。
【0062】
接合材ＢＤ２の平面寸法（平面積）および平面形状は、半導体チップＣＰ２の平面寸法（平面積）および平面形状とほぼ同じである。絶縁性の接合材ＢＤ２ａの平面寸法（平面積）および平面形状は、導電性の接合材ＢＤ２ｂの平面寸法（平面積）および平面形状とほぼ同じである。
【0063】
＜半導体装置の製造工程＞
本実施の形態の半導体装置ＰＫＧの製造工程について説明する。
本実施の形態の半導体装置ＰＫＧの製造工程について説明する。
【0064】
まず、リードＬＤ１，ＬＤ２，ＬＤ３およびダイパッドＤＰを有するリードフレームと、半導体チップＣＰ１，ＣＰ２とを用意する。リードフレームを用意する工程と、半導体チップＣＰ１を用意する工程と、半導体チップＣＰ２を用意する工程とは、いずれの順番で行っても、あるいは同時に行ってもよい。
【0065】
次に、半導体チップＣＰ１のダイボンディング工程を行う。半導体チップＣＰ１のダイボンディング工程では、半導体チップＣＰ１をダイパッドＤＰ上に導電性の接合材ＢＤ１を介して搭載して接合する。接合材ＢＤ１は、銀ペーストまたは半田などからなる。
【0066】
次に、半導体チップＣＰ２のダイボンディング工程を行う。半導体チップＣＰ２のダイボンディング工程では、半導体チップＣＰ１上に接合材ＢＤ２を介して半導体チップＣＰ２を搭載する。この際、半導体チップＣＰ２の裏面が半導体チップＣＰ１と対向する向きで、半導体装置ＣＰ１のパッドＰＤ１ｂ上に接合材ＢＤ２を介して半導体チップＣＰ２を搭載して接合する。半導体チップＣＰ２のダイボンディング工程については、後でより詳細に説明する。
【0067】
次に、ワイヤボンディング工程を行う。これにより、半導体チップＣＰ１の複数のパッドＰＤ１ａと半導体チップＣＰ２の複数のパッドＰＤ２ａとを複数のワイヤＢＷ１を介してそれぞれ電気的に接続し、半導体チップＣＰ２の複数のパッドＰＤ２ｂと複数のリードＬＤ３とを複数のワイヤＢＷ２を介してそれぞれ電気的に接続する。また、半導体チップＣＰ１のパッドＰＤ１ｂとリードＬＤ１とをワイヤＢＷ３を介して電気的に接続し、半導体チップＣＰ１のパッドＰＤ１ｂとリードＬＤ２とをワイヤＢＷ４を介して電気的に接続する。
【0068】
次に、モールド工程を行って、封止部ＭＲを形成する。
【0069】
次に、リードＬＤ１，ＬＤ２，ＬＤ３をリードフレームのフレーム枠から切断する。
【0070】
次に、リードＬＤ１，ＬＤ２，ＬＤ３を折り曲げ加工する。
【0071】
このようにして、本実施の形態の半導体装置ＰＫＧを製造することができる。
【0072】
＜ダイシング工程およびダイボンディングについて＞
半導体チップＣＰ２のダイボンディング工程を行うには、ウエハプロセスを施した半導体基板をダイシングすることにより半導体チップＣＰ２を取得する必要がある。このダイシング工程と半導体チップＣＰ２のダイボンディング工程について、図１６から図２２を参照して説明する。図１６は、半導体チップＣＰ２を製造するための半導体基板（半導体ウエハ）ＳＢ２の平面図である。図１７は、ウエハプロセスが施された半導体基板ＳＢ２の要部断面図である。図１８は、本実施の形態で用いられるダイシングテープ１０の要部断面図である。図１９から図２２は、ダイシング工程とダイボンディング工程の説明図であり、図１８に対応する断面が示されている。
半導体チップＣＰ２のダイボンディング工程を行うには、ウエハプロセスを施した半導体基板をダイシングすることにより半導体チップＣＰ２を取得する必要がある。このダイシング工程と半導体チップＣＰ２のダイボンディング工程について、図１６から図２２を参照して説明する。図１６は、半導体チップＣＰ２を製造するための半導体基板（半導体ウエハ）ＳＢ２の平面図である。図１７は、ウエハプロセスが施された半導体基板ＳＢ２の要部断面図である。図１８は、本実施の形態で用いられるダイシングテープ１０の要部断面図である。図１９から図２２は、ダイシング工程とダイボンディング工程の説明図であり、図１８に対応する断面が示されている。
【0073】
図１６に示されるように、単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢ２を用意し、その半導体基板ＳＢ２にウエハプロセスを施す。この段階では、半導体基板ＳＢ２は、平面視で略円形状の半導体ウエハである。
【0074】
ここで、半導体基板ＳＢ２は、そこから半導体チップが取得される予定の領域であるチップ形成領域（半導体チップ領域）ＣＲと、各チップ形成領域ＣＲの間のスクライブ領域（切断領域）ＳＲとを有しており、各チップ形成領域ＣＲは、平面視でスクライブ領域ＳＲに囲まれている。すなわち、半導体基板ＳＢ２においては、複数のチップ形成領域ＣＲがアレイ状に配列しており、アレイ状に配列するチップ形成領域ＣＲの間の領域が、スクライブ領域ＳＲに対応している。後述するダイシング工程（切断工程）において、スクライブ領域ＳＲに沿って半導体基板ＳＢ２を切断（ダイシング）することにより、各チップ形成領域ＣＲが個片化されて、半導体チップＣＰ２となる。
【0075】
図１７には、ウエハプロセスが施された半導体基板ＳＢ２の要部断面図が示されている。ウエハプロセスは、半導体基板ＳＢ２にトランジスタなどの半導体素子を形成する工程と、半導体基板ＳＢ２上に多層配線構造ＭＷ２を形成する工程と、多層配線構造ＭＷ２上に保護膜ＰＡ２を形成する工程と、を含んでいる。半導体基板ＳＢ２は、主面と、この主面とは反対側の裏面とを有しており、多層配線構造ＭＷ２は、半導体基板ＳＢ２の主面上に形成される。半導体基板ＳＢ２の厚さは、例えば２００μｍ程度とすることができ、保護膜ＰＡ２の厚さは、例えば２μｍ程度とすることができる。ウエハプロセスの後、必要に応じてウエハテスト（ウエハ検査）工程を行うことができる。
【0076】
図１８に示されるように、本実施の形態で用いられるダイシングテープ（ダイシング用フィルム部材）１０は、基材層１１と、基材層１１上の粘着材層（接着材層）１２と、粘着材層１２上の導電性ＤＡＦ（Die Attach Film）１３と、導電性ＤＡＦ１３上の絶縁性ＤＡＦ（Die Attach Film）１４と、絶縁性ＤＡＦ１４上のカバー層（保護層）１５との積層構造を有している。
【0077】
基材層１１は、アクリル系の樹脂材料などからなり、例えば１００μｍ程度の厚さを有している。粘着材層１２は、紫外線硬化型の粘着材（接着材）からなり、例えば３０μｍ程度の厚さを有している。導電性ＤＡＦ１３は、銀フィラーなどの導電性フィラーを含有する熱硬化型の樹脂材料からなり、例えば２５μｍから７５μｍ程度の厚さを有している。絶縁性ＤＡＦ１４は、熱硬化型の樹脂材料からなり、例えば１０μｍから２５μｍ程度の厚さを有している。導電性ＤＡＦ１３は、導電性の接合材層とみなすことができる。絶縁性ＤＡＦ１４は、絶縁性の接合材層とみなすことができる。導電性ＤＡＦ１３の厚さは、絶縁性ＤＡＦ１４の厚さよりも厚いことが好ましい。カバー層１５は、プラスチックフィルムなどからなり、例えば３０μｍ程度の厚さを有している。導電性ＤＡＦ１３および絶縁性ＤＡＦ１４の硬化温度は、例えば摂氏１００度から摂氏１５０度程度である。この段階では、導電性ＤＡＦ１３および絶縁性ＤＡＦ１４は、硬化前の状態である。
【0078】
導電性ＤＡＦ１３は、銀フィラーなどの導電性フィラーを含有していることにより、導電性を有している。一方、絶縁性ＤＡＦ１４は、導電性フィラーを含有していないか、含んでいるとしてもごく微量のため、絶縁性を有している。別の見方をすると、導電性ＤＡＦ１３中の導電性フィラーの含有率は、絶縁性ＤＡＦ１４中の導電性フィラーの含有率よりも高い。
【0079】
導電性ＤＡＦ１３は、例えば導電性フィラーを含有する熱硬化性のエポキシ樹脂からなる。あるいは、導電性ＤＡＦ１３として、２つの熱硬化性のエポキシ樹脂層（導電性フィラーを含有するエポキシ樹脂層）で熱硬化性のアクリル樹脂層（導電性フィラーを含有するアクリル樹脂層）を挟んだ積層構造を適用することもできる。また、絶縁性ＤＡＦ１４は、例えば熱硬化性のエポキシ樹脂（導電性フィラーを含有しないエポキシ樹脂層）からなる。あるいは、絶縁性ＤＡＦ１４として、２つの熱硬化性のエポキシ樹脂層（導電性フィラーを含有しないエポキシ樹脂層）で熱硬化性のアクリル樹脂層（導電性フィラーを含有しないアクリル樹脂層）を挟んだ積層構造を適用することもできる。
【0080】
ダイシング工程を行うには、まず、ダイシングテープ１０からカバー層１５を剥がして、絶縁性ＤＡＦ１４の上面を露出させる（図１９参照）。次に、半導体基板ＳＢ２（ウエハプロセスが施された半導体基板ＳＢ２）の裏面にダイシングテープ１０を貼り付ける（図２０参照）。例えば、ウエハプロセスが施された半導体基板ＳＢ２をステージ（図示せず）上に配置し、半導体基板ＳＢ２の裏面にダイシングテープ１０をローラなどで押し付けることにより、半導体基板ＳＢ２の裏面にダイシングテープ１０を貼り付けることができる。
【0081】
この際、半導体基板ＳＢ２の裏面がダイシングテープ１０の絶縁性ＤＡＦ１４の上面と対向する向きで、半導体基板ＳＢ２の裏面にダイシングテープ１０を貼り付ける。このため、半導体基板ＳＢ２の裏面がダイシングテープ１０の絶縁性ＤＡＦ１４の上面と接触する。絶縁性ＤＡＦ１４は、熱硬化型であるが、まだ熱硬化処理を行っていないので、ある程度の粘着性（接着性）を有している。
【0082】
次に、図２１に示されるように、ダイシング工程を行う。ダイシング工程は、ダイシングブレード（図示せず）を用いて半導体基板ＳＢ２のスクライブ領域ＳＲを切断する工程である。ダイシング工程においては、回転するダイシングブレードを用いて、スクライブ領域ＳＲに沿って半導体基板ＳＢ２を切断する。半導体基板ＳＢ２上の多層配線構造ＭＷ２および保護膜ＰＡ２も、半導体基板ＳＢ２と一緒に切断される。これにより、半導体基板ＳＢ２における各チップ形成領域ＣＲが個片化されて、個片化されたチップ形成領域ＣＲから半導体チップＣＰ２が取得される。なお、本実施の形態では、スクライブ領域ＳＲにも保護膜ＰＡ２が形成されている例について説明したが、保護膜ＰＡ２の一部、あるいは、全ては、このスクライブ領域ＳＲには設けられていなくてもよい。より詳しくは、保護膜ＰＡ２が前述の積層膜からなる場合、スクライブ領域ＳＲには、相対的に柔らかい材料からなる有機絶縁膜は設けずに、相対的に硬い材料からなる無機絶縁膜のみを設けておいてもよい。これにより、半導体基板ＳＢ２を保護しながら、半導体基板ＳＢ２の切断性の低下も抑制することができる。
【0083】
なお、ダイシング工程では、半導体基板ＳＢ２と一緒に、ダイシングテープ１０の絶縁性ＤＡＦ１４および導電性ＤＡＦ１３も切断される。しかしながら、ダイシングテープ１０の基材層１１は切断されない。このため、ダイシング工程を終了した段階では、半導体基板ＳＢ２のダイシングにより取得された複数の半導体チップＣＰ２が、ダイシングテープ１０に貼り付けられた（固定された）状態となっている。
【0084】
ダイシング工程の後、以下のようにして半導体チップＣＰ２のダイボンディング工程が行われる。
【0085】
まず、紫外線照射処理を行うことにより、ダイシングテープ１０の粘着材層１２に紫外線を照射して、粘着材層１２を硬化させる。粘着材層１２を硬化させることにより、硬化した粘着材層１２から導電性ＤＡＦ１３が剥離可能となる。
【0086】
次に、図２２に示されるように、ピックアップツール（図示せず）により半導体チップＣＰ２をピックアップする。例えば、ピックアップツールにより半導体チップＣＰ２を吸着して引き上げる。半導体チップＣＰ２をピックアップすると、硬化した粘着材層１２から導電性ＤＡＦ１３が剥離して、導電性ＤＡＦ１３と絶縁性ＤＡＦ１４との積層体１６が半導体チップＣＰ２と一緒に移動する。すなわち、ピックアップツールによりピックアップされた半導体チップＣＰ２は、その裏面に導電性ＤＡＦ１３と絶縁性ＤＡＦ１４との積層体１６が接着された（貼り付けられた）状態となっている。なお、導電性ＤＡＦ１３ではなく絶縁性ＤＡＦ１４が半導体チップＣＰ２の裏面に接しており、導電性ＤＡＦ１３と半導体チップＣＰ２の裏面との間に絶縁性ＤＡＦ１４が介在している。
【0087】
ピックアップされた半導体チップＣＰ２は、ピックアップツールにより搬送され、リードフレームのダイパッドＤＰ上に接合材ＢＤ１を介して搭載された半導体チップＣＰ１のパッドＰＤ１ｂ上に配置される。
【0088】
この際、半導体チップＣＰ２の裏面に導電性ＤＡＦ１３と絶縁性ＤＡＦ１４との積層体１６が接着された（貼り付けられた）状態で、積層体１６（より特定的には積層体１６の導電性ＤＡＦ１３）が半導体チップＣＰ１のパッドＰＤ１ｂと対向する向きで、半導体チップＣＰ２を半導体チップＣＰ１のパッドＰＤ１ｂ上に配置する。このため、半導体チップＣＰ２は、積層体１６の絶縁性ＤＡＦ１４がパッドＰＤ１ｂと接するように、パッドＰＤ１ｂ上に積層体１６を介して搭載される。半導体チップＣＰ２を半導体チップＣＰ１のパッドＰＤ１ｂ上に配置すると、半導体チップＣＰ２と半導体チップＣＰ１のパッドＰＤ１ｂとの間に積層体１６が介在し、導電性ＤＡＦ１４が半導体チップＣＰ２の裏面と接し、絶縁性ＤＡＦ１３が半導体チップＣＰ１のパッドＰＤ１ｂと接し、導電性ＤＡＦ１３と絶縁性ＤＡＦ１４とが互いに接した状態となる。このため、半導体チップＣＰ２の下には、絶縁性ＤＡＦ１４、導電性ＤＡＦ１３およびソース電極ＥＳが、上から順に存在する。
【0089】
その後、導電性ＤＡＦ１３および絶縁性ＤＡＦ１４を硬化するための加熱処理を行う。この熱処理により、導電性ＤＡＦ１３および絶縁性ＤＡＦ１４は硬化し、硬化した導電性ＤＡＦ１３および絶縁性ＤＡＦ１４により、半導体チップＣＰ２が半導体チップＣＰ１のパッドＰＤ１ｂに接合されて固定される。硬化した導電性ＤＡＦ１３が上記の導電性の接合材ＢＤ２ｂに対応し、硬化した絶縁性ＤＡＦ１４が上記の絶縁性の接合材ＢＤ２ａに対応し、硬化した積層体１６が上記の接合材ＢＤ２に対応している。
【0090】
このようにして、半導体チップＣＰ２のダイボンディング工程が行われる。ダイボンディング工程により、半導体装置ＣＰ１のパッドＰＤ１ｂ上に接合材ＢＤ２（硬化した積層体１６）を介して半導体チップＣＰ２が搭載されて接合される。
【0091】
図２１に示されるように、ダイシング工程では、半導体基板ＳＢ２と一緒に絶縁性ＤＡＦ１４および導電性ＤＡＦ１３も切断している。このため、図２１および図２２からも分かるように、半導体チップＣＰ２の側面と半導体チップＣＰ２の裏面に接着された積層体１６の側面（すなわち、積層体１６を構成する絶縁性ＤＡＦ１４および導電性ＤＡＦ１３の各側面）とは、整合している。従って、製造された半導体装置ＰＫＧにおいては、図１４および図１５からも分かるように、半導体チップＣＰ２の側面と絶縁性の接合材ＢＤ２ａの側面と導電性の接合材ＢＤ２ｂの側面とは、互いに整合している。
【0092】
＜検討の経緯＞
本発明者は、パワーＭＯＳＦＥＴを内蔵する半導体チップ上に制御用の半導体チップを搭載した半導体装置について検討している。パワーＭＯＳＦＥＴを内蔵する半導体チップ上に制御用の半導体チップを搭載することにより、半導体装置の平面寸法（平面積）を縮小することが可能となる。
本発明者は、パワーＭＯＳＦＥＴを内蔵する半導体チップ上に制御用の半導体チップを搭載した半導体装置について検討している。パワーＭＯＳＦＥＴを内蔵する半導体チップ上に制御用の半導体チップを搭載することにより、半導体装置の平面寸法（平面積）を縮小することが可能となる。
【0093】
半発明者が検討した検討例について、図２３から図２６を参照して説明する。図２３は、パワーＭＯＳＦＥＴを内蔵する半導体チップＣＰ１０１の上面図であり、上記図７に対応するものである。図２４は、半導体チップＣＰ１０１上に制御用の半導体チップＣＰ２を搭載した状態を示す平面図であり、上記図１１に対応するものである。図２５は、図２３のＣ１－Ｃ１線の位置での半導体チップＣＰ１０１の断面図であり、上記図１２に対応するものである。図２６は、図２４のＣ１－Ｃ１線の位置での半導体チップＣＰ１０１，ＣＰ２の断面図であり、上記図１４に対応するものである。なお、上記図１４と同様に、図２６においては、ダイパッドＤＰおよび封止部ＭＲの図示は省略している。
【0094】
検討例で用いられている半導体チップＣＰ１０１は、上記半導体チップＣＰ１に相当するものであるが、以下の点が上記半導体チップＣＰ１と相違している。
【0095】
すなわち、検討例の半導体チップＣＰ１０１においては、上記パッドＰＤ１ｂ（開口部ＯＰＳ）が設けられておらず、その代わりに、ワイヤＢＷ３を接続するためのパッドＰＤ１０１ｃとワイヤＢＷ４を接続するためのパッドＰＤ１０１ｄとが設けられている。パッドＰＤ１０１ｃ，ＰＤ１０１ｄのそれぞれは、保護膜ＰＡ１の開口部内において保護膜ＰＡ１から露出するソース電極ＥＳにより形成されている。検討例の半導体チップＣＰ１０１においては、半導体チップＣＰ２が搭載される予定領域には、保護膜ＰＡ１が存在している。すなわち、検討例の半導体チップＣＰ１０１においては、半導体チップＣＰ２が搭載される予定領域には、保護膜ＰＡ１の開口部は形成されていない。このため、検討例の場合は、半導体チップＣＰ１０１上に半導体チップＣＰ２を搭載すると、図２４および図２６からも分かるように、半導体チップＣＰ１０１の保護膜ＰＡ１上に、接合材ＢＤ１０２を介して半導体チップＣＰ２が搭載されることになる。従って、検討例の場合は、半導体チップＣＰ２の下には、接合材ＢＤ１０２、保護膜ＰＡ１およびソース電極ＥＳが上から順に存在する。
【0096】
本発明者の検討によれば、検討例の半導体装置においては、次のような課題が生じることが分かった。
【0097】
半導体チップＣＰ１，ＣＰ１０１のそれぞれにおいて、パワーＭＯＳＦＥＴを構成する複数の単位トランジスタセルは、かなりの面積にわたって形成されているため、半導体チップＣＰ２が搭載される領域の直下においても複数の単位トランジスタセルが形成される。この結果、半導体チップＣＰ２が搭載される領域の直下においても、ソース電極ＥＳが存在することになる。
【0098】
しかしながら、ソース電極ＥＳの抵抗が大きい場合には、ソース電極ＥＳで生じる電位勾配が大きくなり、パワーＭＯＳＦＥＴのオン抵抗が増大し、パワーＭＯＳＦＥＴのオン電流が低下する。これは、半導体装置の性能の低下を招いてしまう。これを解消するためには、半導体チップＣＰ１，ＣＰ１０１のそれぞれにおいて、多くの箇所でソース電極ＥＳにワイヤを接続することが考えられる。しかしながら、半導体チップＣＰ１，ＣＰ１０１のそれぞれにおいて、半導体チップＣＰ２が搭載される領域ではソース電極ＥＳにワイヤを接続するできないため、半導体チップＣＰ２が搭載されていない位置でソース電極ＥＳとワイヤを接続し、ソース電極ＥＳを通じて、パワーＭＯＳＦＥＴを構成する複数の単位トランジスタセルのソース領域にソース電圧を供給する必要がある。
【0099】
また、ソース電極ＥＳの厚さを厚くすることにより、ソース電極ＥＳの抵抗を低減することも考えられる。しかしながら、ソース電極ＥＳの厚さを厚くし過ぎると、ソース電極ＥＳの加工工程において、この工程において使用するフォトレジスト膜の肩削れが発生し、加工不良が生じるおそれがある。また、この加工工程によって形成（加工）されたソース電極ＥＳを覆う保護膜ＰＡ１の段差量が大きくなり、この結果、保護膜ＰＡ１にクラックが生じるリスクが高くなる。すなわち、ソース電極ＥＳの外周端部は保護膜ＰＡ１で覆われているため、保護膜ＰＡ１にはソース電極ＥＳの外周端部を反映した段差が形成されるが、ソース電極ＥＳが厚いと、保護膜ＰＡ１の段差も大きくなり、その結果、保護膜ＰＡ１の段差でクラックが発生しやすくなる。保護膜ＰＡ１のクラックは、例えば、ワイヤボンディング工程などで発生しやすい。さらに、ソース電極ＥＳの厚さを厚くし過ぎると、ワイヤボンディング時にパッドが押しつぶされてパッド中の金属が周囲に排斥されるリスクが高くなる。これは、半導体装置の信頼性の低下につながる虞がある。このため、ソース電極ＥＳを厚くすることだけでパワーＭＯＳＦＥＴのオン抵抗を低減することは、得策ではない。
【0100】
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＰＫＧは、チップ搭載部であるダイパッドＤＰと、ダイパッドＤＰ上に接合材ＢＤ１を介して搭載された半導体チップＣＰ１と、半導体チップＣＰ１上に接合材ＢＤ２を介して搭載された半導体チップＣＰ２と、を含んでいる。
本実施の形態の半導体装置ＰＫＧは、チップ搭載部であるダイパッドＤＰと、ダイパッドＤＰ上に接合材ＢＤ１を介して搭載された半導体チップＣＰ１と、半導体チップＣＰ１上に接合材ＢＤ２を介して搭載された半導体チップＣＰ２と、を含んでいる。
【0101】
本実施の形態の主要な特徴のうちの一つは、半導体チップＣＰ１は、保護膜ＰＡ１と、保護膜ＰＡ１の開口部ＯＰＳ内において保護膜ＰＡ１から露出するパッドＰＤ１ｂとを有し、半導体チップＣＰ２は、半導体チップＣＰ１のパッドＰＤ１ｂ上に接合材ＢＤ２を介して搭載されていることである。接合材ＢＤ２は、パッドＰＤ１ｂに接する導電性のフィルム状の接合材ＢＤ２ｂと、接合材ＢＤ２ｂと半導体チップＣＰ２との間に介在する絶縁性のフィルム状の接合材ＢＤ２ａとを有している。上述のように、導電性のフィルム状の接合材ＢＤ２ｂは、導電性ＤＡＦ１３からなり、絶縁性のフィルム状の接合材ＢＤ２ａは、絶縁性ＤＡＦ１４からなる。
【0102】
本実施の形態では、半導体チップＣＰ１において、半導体チップＣＰ２を搭載する領域には、保護膜ＰＡ１は存在していない。半導体チップＣＰ１において、保護膜ＰＡ１の開口部ＯＰＳ内において保護膜ＰＡ１から露出するパッドＰＤ１ｂ上に接合材ＢＤ２を介して半導体チップＣＰ２を搭載している。そして、この接合材ＢＤ２は、パッドＰＤ１ｂに接する導電性のフィルム状の接合材ＢＤ２ｂと、接合材ＢＤ２ｂと半導体チップＣＰ２との間に介在する絶縁性のフィルム状の接合材ＢＤ２ａとを有している。半導体チップＣＰ１のソース電極ＥＳに電流が流れる際には、パッドＰＤ１ｂに接する導電性の接合材ＢＤ２ｂも電流経路となり得る。このため、保護膜ＰＡ１の開口部ＯＰＳ内において保護膜ＰＡ１から露出するパッドＰＤ１ｂ上に接合材ＢＤ２を介して半導体チップＣＰ２を搭載し、この接合材ＢＤ２がパッドＰＤ１ｂに接する導電性のフィルム状の接合材ＢＤ２ｂを有することで、半導体チップＣＰ１のソース電極ＥＳに電流が流れる際の抵抗を低減でき、ソース電極ＥＳで生じる電位勾配を低減することができる。これにより、半導体チップＣＰ１に内蔵されるパワーＭＯＳＦＥＴのオン抵抗を低減し、オン電流を増大させることができる。その結果、半導体装置ＰＫＧの性能を向上させることができる。
【0103】
また、本実施の形態の半導体装置ＰＫＧにおいては、半導体チップＣＰ２と導電性の接合材ＢＤ２ｂとの間に、絶縁性のフィルム状の接合材ＢＤ２ａが介在している。半導体チップＣＰ２の下方には、半導体チップＣＰ１の保護膜ＰＡ１は存在していないが、半導体チップＣＰ２の裏面と半導体チップＣＰ１のパッドＰＤ１ｂとの電気的な絶縁は、絶縁性の接合材ＢＤ２ａによって確保することができる。
【0104】
本実施の形態では、半導体チップＣＰ１の保護膜ＰＡ１に、半導体チップＣＰ２の搭載予定領域を内包するように開口部ＯＰＳを設けておき、その開口部ＯＰＳ内において露出するソース電極ＥＳ（すなわちパッドＰＤ１ｂ）上に、ソース電極ＥＳに接する導電性の接合材ＢＤ２ｂを有する接合材ＢＤ２を介して半導体チップＣＰ２を搭載している。このため、半導体チップＣＰ１において、平面視で半導体チップＣＰ２と重なる領域でもソース電極ＥＳ上に導電性部材（ここでは導電性の接合材ＢＤ２ｂ）を形成することができる。このため、ソース電極ＥＳを電流が流れる際の抵抗を効率的に低減でき、ソース電極ＥＳで生じる電位勾配を効率的に低減することができる。これにより、半導体チップＣＰ１に内蔵されるパワーＭＯＳＦＥＴのオン電流を的確に増大させることができる。
【0105】
また、本実施の形態では、半導体チップＣＰ２を搭載するための接合材ＢＤ２は、フィルム状の接合材であり、ＤＡＦを用いることができる。このため、導電性ＤＡＦ１３と絶縁性ＤＡＦ１４との積層体１６が半導体チップＣＰ２の裏面に貼り付けられた状態で、半導体チップＣＰ２を半導体チップＣＰ１のパッドＰＤ１ｂ上に搭載すれば、導電性ＤＡＦ１３により形成された導電性の接合材ＢＤ２ｂが半導体チップＣＰ１のパッドＰＤ１ｂと隣接し、半導体チップＣＰ１のソース電極ＥＳに電流が流れる際の抵抗を低減することができる。すなわち、半導体チップＣＰ２を搭載するための接合材ＢＤ２として、最下層の導電性ＤＡＦ１３とその上の絶縁性ＤＡＦ１４とを有するＤＡＦ材を用いればよいため、半導体チップＣＰ１のソース電極ＥＳに電流が流れる際の抵抗を低減することと、半導体装置の製造工程数を抑制することとを、両立することができる。その結果、半導体装置の性能向上と半導体装置の製造コストの抑制とを両立することができる。
【0106】
ここで、本実施の形態とは異なり、半導体チップＣＰ２を搭載するための接合材ＢＤ２に含まれる導電性の接合材ＢＤ２ｂとして、銀ペーストや半田ペーストのようなペースト型の導電性接合材を用いた場合を仮定する。この場合、ペースト型の導電性接合材は流動性を有するため、導電性の接合材ＢＤ２ｂの厚さを厚くしようとすると、半導体チップＣＰ１のパッドＰＤ１ｂ上に接合材ＢＤ２を介して搭載された半導体チップＣＰ２が傾きやすくなる。半導体チップＣＰ２が傾くことは、ワイヤボンディング工程で半導体チップＣＰ２のパッドＰＤ２ａ，ＰＤ２ｂにワイヤＢＷ１，ＢＷ２を的確に接続することを阻害する虞があるため、望ましくない。かといって、ペースト型の導電性接合材を用いて形成する導電性の接合材ＢＤ２ｂの厚さを薄くすれば、半導体チップＣＰ２の傾きは防ぐことができるが、導電性の接合材ＢＤ２ｂの厚さを薄くすることは、導電性の接合材ＢＤ２ｂによって半導体チップＣＰ１のソース電極ＥＳに電流が流れる際の抵抗を低減させる効果を小さくしてしまう。
【0107】
それに対して、本実施の形態では、半導体チップＣＰ２を搭載するための接合材ＢＤ２に含まれる導電性の接合材ＢＤ２ｂとして、ペースト型の導電性接合材ではなく、フィルム状の接合材を用いており、具体的には導電性ＤＡＦ１３を用いている。このため、導電性の接合材ＢＤ２ｂの厚さを厚くしても、半導体チップＣＰ１のパッドＰＤ１ｂ上に接合材ＢＤ２を介して搭載された半導体チップＣＰ２が傾くのを、抑制または防止することができる。このため、導電性の接合材ＢＤ２ｂの厚さを厚くしたとしても、ワイヤボンディング工程で半導体チップＣＰ２のパッドＰＤ２ａ，ＰＤ２ｂにワイヤＢＷ１，ＢＷ２を的確に接続することができる。導電性の接合材ＢＤ２ｂとして、ペースト型の導電性接合材ではなく、フィルム状の接合材を用いたことで、導電性の接合材ＢＤ２ｂの厚さを厚くすることが可能となるため、導電性の接合材ＢＤ２ｂによって半導体チップＣＰ１のソース電極ＥＳに電流が流れる際の抵抗を低減させる効果を、より大きくすることができる。
【0108】
導電性の接合材ＢＤ２ｂの厚さは、絶縁性の接合材ＢＤ２ａの厚さよりも厚いことが好ましい。すなわち、導電性ＤＡＦ１３の厚さは、絶縁性ＤＡＦ１４の厚さよりも厚いことが好ましい。その理由は、以下のようなものである。
【0109】
半導体チップＣＰ１のソース電極ＥＳに電流が流れる際には、パッドＰＤ１ｂに接する導電性の接合材ＢＤ２ｂも電流経路となり得るため、導電性の接合材ＢＤ２ｂの厚さを厚くするほど、半導体チップＣＰ１のソース電極ＥＳに電流が流れる際の抵抗を小さくすることができる。このため、半導体チップＣＰ１のソース電極ＥＳに電流が流れる際の抵抗をできるだけ小さくするという観点では、導電性の接合材ＢＤ２ｂの厚さを厚くすることが望ましい。しかしながら、接合材ＢＤ２全体の厚さが厚くなると（すなわち積層体１６の厚さが厚くなると）、半導体装置ＰＫＧの厚さの増加を招き、また、半導体チップＣＰ２のダイボンディング工程が行いにくくなる虞がある。このため、接合材ＢＤ２全体の厚さ（すなわち積層体１６の厚さ）を厚くしすぎることは、得策ではない。一方、絶縁性の接合材ＢＤ２ａは、半導体チップＣＰ１のパッドＰＤ１ｂと半導体チップＣＰ２との間の絶縁を確保するために用いられている。このため、絶縁性の接合材ＢＤ２ａの厚さは、半導体チップＣＰ１のパッドＰＤ１ｂと半導体チップＣＰ２との間の電気的な絶縁を確保できる厚さであればよく、絶縁性の接合材ＢＤ２ａの厚さを厚くする利点は小さい。
【0110】
そこで、導電性の接合材ＢＤ２ｂの厚さは、絶縁性の接合材ＢＤ２ａの厚さよりも厚くする。すなわち、導電性ＤＡＦ１３の厚さは、絶縁性ＤＡＦ１４の厚さよりも厚くする。これにより、接合材ＢＤ２の厚さの過半を、導電性ＤＡＦ１３に割り当てることができる。導電性の接合材ＢＤ２ｂ（導電性ＤＡＦ１３）の厚さを、絶縁性の接合材ＢＤ２ａ（絶縁性ＤＡＦ１４）の厚さよりも厚くしたことで、導電性の接合材ＢＤ２ｂによって半導体チップＣＰ１のソース電極ＥＳに電流が流れる際の抵抗を低減させる効果を、より大きくすることができる。そして、絶縁性の接合材ＢＤ２ａ（絶縁性ＤＡＦ１４）の厚さを、導電性の接合材ＢＤ２ｂ（導電性ＤＡＦ１３）の厚さよりも薄くしたことで、接合材ＢＤ２全体の厚さ（すなわち積層体１６の厚さ）を抑制できるため、半導体装置ＰＫＧの厚さを抑制することができ、また、半導体チップＣＰ２のダイボンディング工程を行いやすくなる。導電性の接合材ＢＤ２ｂ（導電性ＤＡＦ１３）の厚さは、例えば２５μｍから７５μｍ程度とすることができ、絶縁性の接合材ＢＤ２ａ（絶縁性ＤＡＦ１４）の厚さは、例えば１０μｍから２５μｍ程度とすることができる。
【0111】
また、ワイヤＢＷ３は、半導体チップＣＰ１のソース電極ＥＳとリードＬＤ１とを電気的に接続するためのワイヤであり、ワイヤＢＷ４は、半導体チップＣＰ１のソース電極ＥＳとリードＬＤ２とを電気的に接続するためのワイヤである。本実施の形態では、半導体チップＣＰ１のパッドＰＤ１ｂにワイヤＢＷ３およびワイヤＢＷ４をそれぞれ接続している。このため、ワイヤＢＷ３，ＢＷ４のそれぞれを、ソース電極ＥＳに的確に電気的に接続することができる。
【0112】
また、本実施の形態では、平面視において、ワイヤＢＷ３とパッドＰＤ１ｂとの接続位置と、ワイヤＢＷ４とパッドＰＤ１ｂとの接続位置との間に、半導体チップＣＰ２が配置されている。これにより、ソース電極ＥＳに電流が流れる際にソース電極ＥＳで生じる電位勾配を、より効率的に低減することができる。従って、半導体チップＣＰ１に内蔵されるパワーＭＯＳＦＥＴのオン電流をより的確に増大させることができる。
【0113】
（実施の形態２）
本実施の形態２の半導体装置ＰＫＧについて、図２７から図３２を参照して説明する。図２７は、本実施の形態２の半導体装置ＰＫＧで用いられる半導体チップＣＰ１の上面図であり、上記図７に対応するものである。図２８は、本実施の形態２の半導体装置ＰＫＧ内の半導体チップＣＰ１，ＣＰ２を透視して示す平面図であり、上記図１１に対応するものである。図２９および図３０は、半導体チップＣＰ１上に半導体チップＣＰ２を搭載する前の段階における半導体チップＣＰ１の断面図である。図２９は、図２７のＤ１－Ｄ１線の位置での半導体チップＣＰ１の断面図に対応し、図３０は、図２７のＤ２－Ｄ２線の位置での半導体チップＣＰ１の断面図に対応している。図３１および図３２は、本実施の形態２の半導体装置ＰＫＧ内における半導体チップＣＰ１，ＣＰ２の断面図である。図３１は、図２８のＤ１－Ｄ１線の位置での半導体チップＣＰ１，ＣＰ２の断面図に対応し、図３２は、図２８のＤ２－Ｄ２線の位置での半導体チップＣＰ１，ＣＰ２の断面図に対応している。なお、図３１および図３２では、ダイパッドＤＰおよび封止部ＭＲの図示は省略している。
本実施の形態２の半導体装置ＰＫＧについて、図２７から図３２を参照して説明する。図２７は、本実施の形態２の半導体装置ＰＫＧで用いられる半導体チップＣＰ１の上面図であり、上記図７に対応するものである。図２８は、本実施の形態２の半導体装置ＰＫＧ内の半導体チップＣＰ１，ＣＰ２を透視して示す平面図であり、上記図１１に対応するものである。図２９および図３０は、半導体チップＣＰ１上に半導体チップＣＰ２を搭載する前の段階における半導体チップＣＰ１の断面図である。図２９は、図２７のＤ１－Ｄ１線の位置での半導体チップＣＰ１の断面図に対応し、図３０は、図２７のＤ２－Ｄ２線の位置での半導体チップＣＰ１の断面図に対応している。図３１および図３２は、本実施の形態２の半導体装置ＰＫＧ内における半導体チップＣＰ１，ＣＰ２の断面図である。図３１は、図２８のＤ１－Ｄ１線の位置での半導体チップＣＰ１，ＣＰ２の断面図に対応し、図３２は、図２８のＤ２－Ｄ２線の位置での半導体チップＣＰ１，ＣＰ２の断面図に対応している。なお、図３１および図３２では、ダイパッドＤＰおよび封止部ＭＲの図示は省略している。
【0114】
本実施の形態２の半導体装置ＰＫＧで用いられる半導体チップＣＰ１が、上記実施の形態１の半導体装置ＰＫＧで用いられる半導体チップＣＰ１と相違しているのは、以下の点である。
【0115】
すなわち、上記実施の形態１の半導体チップＣＰ１では、半導体チップＣＰ２搭載用のパッドＰＤ１ｂが、ワイヤＢＷ３接続用のパッドとワイヤＢＷ４接続用のパッドとを兼ねていた。
【0116】
それに対して、本実施の形態２の半導体チップＣＰ１では、半導体チップＣＰ２搭載用のパッドＰＤ１ｂと、ワイヤＢＷ３接続用のパッドＰＤ１ｃと、ワイヤＢＷ４接続用のパッドＰＤ１ｄとを、別々に設けている。パッドＰＤ１ｂ，ＰＤ１ｃ，ＰＤ１ｄのそれぞれは、保護膜ＰＡ１の開口部ＯＰ内において保護膜ＰＡ１から露出するソース電極ＥＳにより形成されている。このため、パッドＰＤ１ｂ，ＰＤ１ｃ，ＰＤ１ｄは、ソース電極ＥＳを通じて互いに電気的に接続されている。
【0117】
ここで、パッドＰＤ１ｂを露出する開口部ＯＰを、符号ＯＰＳを付して開口部ＯＰＳと称し、パッドＰＤ１ｃを露出する開口部ＯＰを、符号ＯＰＣを付して開口部ＯＰＣと称し、パッドＰＤ１ｄを露出する開口部ＯＰを、符号ＯＰＤを付して開口部ＯＰＤと称することとする。保護膜ＰＡ１の開口部ＯＰＳ内において保護膜ＰＡ１から露出するソース電極ＥＳがパッドＰＤ１ｂであり、保護膜ＰＡ１の開口部ＯＰＣ内において保護膜ＰＡ１から露出するソース電極ＥＳがパッドＰＤ１ｃであり、保護膜ＰＡ１の開口部ＯＰＤ内において保護膜ＰＡ１から露出するソース電極ＥＳがパッドＰＤ１ｄである。開口部ＯＰＳの平面形状、平面寸法（平面積）および平面位置は、パッドＰＤ１ｂの平面形状、平面寸法および平面位置とほぼ一致している。開口部ＯＰＣの平面形状、平面寸法および平面位置は、パッドＰＤ１ｃの平面形状、平面寸法および平面位置とほぼ一致している。開口部ＯＰＤの平面形状、平面寸法および平面位置は、パッドＰＤ１ｄの平面形状、平面寸法および平面位置とほぼ一致している。
【0118】
本実施の形態２の半導体チップＣＰ１においては、保護膜ＰＡ１の開口部ＯＰＳ，ＯＰＣ，ＯＰＤは、互いにつながっておらず、分離されている。このため、平面視において、保護膜ＰＡ１の開口部ＯＰＳ，ＯＰＣ，ＯＰＤの相互間には（従ってパッドＰＤ１ｂ，ＰＤ１０１ｃ，ＰＤ１０１ｄの相互間には）、保護膜ＰＡ１が存在している。本実施の形態２の半導体チップＣＰ１における保護膜ＰＡ１の開口部ＯＰＳと開口部ＯＰＣと開口部ＯＰＤとをつないだものが、上記実施の形態１の半導体チップＣＰ１における保護膜ＰＡ１の開口部ＯＰＳにほぼ対応する。本実施の形態２の半導体チップＣＰ１では、平面視において、開口部ＯＰＣと開口部ＯＰＤの間に開口部ＯＰＳが配置されているため、パッドＰＤ１ｃとパッドＰＤ１ｄとの間にパッドＰＤ１ｂが配置されている。
【0119】
その他は、本実施の形態２の半導体装置ＰＫＧで用いられる半導体チップＣＰ１も、上記実施の形態１の半導体装置ＰＫＧで用いられる半導体チップＣＰ１と同様であるので、ここではその繰り返しの説明は省略する。
【0120】
また、本実施の形態２の半導体装置ＰＫＧと上記実施の形態１の半導体装置ＰＫＧとで、以下の点が相違している。
【0121】
上記実施の形態１の半導体装置ＰＫＧの場合は、半導体チップＣＰ１のパッドＰＤ１ｂ上に接合材ＢＤ２を介して半導体チップＣＰ２が搭載され、かつ、ワイヤＢＷ３，ＢＷ４のそれぞれは、半導体チップＣＰ１のパッドＰＤ１ｂに接続されている。それに対して、本実施の形態２の半導体装置ＰＫＧの場合は、半導体チップＣＰ１のパッドＰＤ１ｂ上に接合材ＢＤ２を介して半導体チップＣＰ２が搭載され、ワイヤＢＷ３は、半導体チップＣＰ１のパッドＰＤ１ｃに接続され、かつ、ワイヤＢＷ４は、半導体チップＣＰ１のパッドＰＤ１ｄに接続されている。
【0122】
すなわち、本実施の形態２では、ワイヤＢＷ３の両方の端部のうち、一方の端部は、半導体チップＣＰ１のパッドＰＤ１ｃに接続され、他方の端部は、上記リードＬＤ１（のインナリード部）に接続されている。また、ワイヤＢＷ４の両方の端部のうち、一方の端部は、半導体チップＣＰ１のパッドＰＤ１ｄに接続され、他方の端部は、上記リードＬＤ２（のインナリード部）に接続されている。これにより、ソース電極ＥＳと上記リードＬＤ１とがワイヤＢＷ３を介して電気的に接続され、また、ソース電極ＥＳと上記リードＬＤ２とがワイヤＢＷ４を介して電気的に接続される。
【0123】
接合材ＢＤ２については、本実施の形態２も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【0124】
その他は、本実施の形態２の半導体装置ＰＫＧも、上記実施の形態１の半導体装置ＰＫＧとほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0125】
本実施の形態２においても、半導体チップＣＰ１のパッドＰＤ１ｂ上に半導体チップＣＰ２を、上記実施の形態１と同様の接合材ＢＤ２を介して搭載している。このため、本実施の形態２においても、上記実施の形態１で説明した効果を得ることができる。
【0126】
更に、本実施の形態２では、上記実施の形態１に比べて、ソース電極ＥＳのうち、保護膜ＰＡ１で覆われている領域の面積が大きい。このため、本実施の形態２では、ソース電極ＥＳを保護膜ＰＡ１で保護する効果を高めることができる。
【0127】
また、本実施の形態２では、平面視において、パッドＰＤ１ｃとパッド電極ＰＤ１ｄとの間にパッドＰＢ１ｂが配置されている。その結果、上記実施の形態１と同様に、本実施の形態２においても、平面視において、ワイヤＢＷ３とパッドＰＤ１ｃとの接続位置と、ワイヤＢＷ４とパッドＰＤ１ｄとの接続位置との間に、半導体チップＣＰ２が配置される。これにより、ソース電極ＥＳに電流が流れる際にソース電極ＥＳで生じる電位勾配を、より効率的に低減することができる。従って、半導体チップＣＰ１に内蔵されるパワーＭＯＳＦＥＴのオン電流をより的確に増大させることができる。
【0128】
（実施の形態３）
本実施の形態３の半導体装置ＰＫＧについて、図３３から図３８を参照して説明する。図３３は、本実施の形態３の半導体装置ＰＫＧで用いられる半導体チップＣＰ１の上面図であり、上記図７および図２７に対応するものである。図３３では、理解を簡単にするために、半導体チップＣＰ１上に半導体チップＣＰ２を搭載したときの半導体チップＣＰ２の位置を、点線で示してある。図３４は、本実施の形態２の半導体装置ＰＫＧ内の半導体チップＣＰ１，ＣＰ２を透視して示す平面図であり、上記図１１および図２８に対応するものである。図３５および図３６は、半導体チップＣＰ１上に半導体チップＣＰ２を搭載する前の段階における半導体チップＣＰ１の断面図である。図３５は、図３３のＤ１－Ｄ１線の位置での半導体チップＣＰ１の断面図に対応し、図３６は、図３３のＤ２－Ｄ２線の位置での半導体チップＣＰ１の断面図に対応している。図３７および図３８は、本実施の形態３の半導体装置ＰＫＧ内における半導体チップＣＰ１，ＣＰ２の断面図である。図３７は、図３４のＤ１－Ｄ１線の位置での半導体チップＣＰ１，ＣＰ２の断面図に対応し、図３８は、図３４のＤ２－Ｄ２線の位置での半導体チップＣＰ１，ＣＰ２の断面図に対応している。なお、図３７および図３８では、ダイパッドＤＰおよび封止部ＭＲの図示は省略している。
本実施の形態３の半導体装置ＰＫＧについて、図３３から図３８を参照して説明する。図３３は、本実施の形態３の半導体装置ＰＫＧで用いられる半導体チップＣＰ１の上面図であり、上記図７および図２７に対応するものである。図３３では、理解を簡単にするために、半導体チップＣＰ１上に半導体チップＣＰ２を搭載したときの半導体チップＣＰ２の位置を、点線で示してある。図３４は、本実施の形態２の半導体装置ＰＫＧ内の半導体チップＣＰ１，ＣＰ２を透視して示す平面図であり、上記図１１および図２８に対応するものである。図３５および図３６は、半導体チップＣＰ１上に半導体チップＣＰ２を搭載する前の段階における半導体チップＣＰ１の断面図である。図３５は、図３３のＤ１－Ｄ１線の位置での半導体チップＣＰ１の断面図に対応し、図３６は、図３３のＤ２－Ｄ２線の位置での半導体チップＣＰ１の断面図に対応している。図３７および図３８は、本実施の形態３の半導体装置ＰＫＧ内における半導体チップＣＰ１，ＣＰ２の断面図である。図３７は、図３４のＤ１－Ｄ１線の位置での半導体チップＣＰ１，ＣＰ２の断面図に対応し、図３８は、図３４のＤ２－Ｄ２線の位置での半導体チップＣＰ１，ＣＰ２の断面図に対応している。なお、図３７および図３８では、ダイパッドＤＰおよび封止部ＭＲの図示は省略している。
【0129】
本実施の形態２の半導体装置ＰＫＧが、上記実施の形態２の半導体装置ＰＫＧと相違しているのは、以下の点である。
【0130】
上記実施の形態２の半導体装置ＰＫＧでは、平面視において、半導体チップＣＰ２は、半導体チップＣＰ１のパッドＰＤ１ｂに内包されている。従って、半導体チップＣＰ２は、半導体チップＣＰ１の保護膜ＰＡ１の開口部ＯＰＳに内包されている。このため、上記実施の形態２では、平面視において、半導体チップＣＰ２は保護膜ＰＡ１と重なっていない。従って、接合材ＢＤ２は、保護膜ＰＡ１と重なっていない。別の見方をすると、上記実施の形態２では、接合材ＢＤ２は、保護膜ＰＡ１に接していない。より特定的には、接合材ＢＤ２ｂの外周部は、保護膜ＰＡ１に接していない。
【0131】
それに対して、本実施の形態３の半導体装置ＰＫＧでは、平面視において、半導体チップＣＰ１のパッドＰＤ１ｂは、半導体チップＣＰ２に内包されている。従って、保護膜ＰＡ１の開口部ＯＰＳは、半導体チップＣＰ２に内包されている。すなわち、上記実施の形態２よりも本実施の形態３の方が、保護膜ＰＡ１の開口部ＯＰＳの平面寸法（平面積）は小さい。このため、本実施の形態３では、平面視において、半導体チップＣＰ２の一部（より特定的には半導体チップＣＰ２の外周部）は保護膜ＰＡ１と重なっている。従って、接合材ＢＤ２の一部（より特定的には接合材ＢＤ２の外周部）は、保護膜ＰＡ１と重なっている。別の見方をすると、本実施の形態３では、接合材ＢＤ２の一部（より特定的には接合材ＢＤ２ｂの外周部）は、保護膜ＰＡ１に接している。
【0132】
その他は、本実施の形態３の半導体装置ＰＫＧも、上記実施の形態２の半導体装置ＰＫＧとほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0133】
上記実施の形態１および実施の形態２の場合は、平面視において半導体チップＣＰ２は保護膜ＰＡ１と重なっていないため、接合材ＢＤ２に含まれる導電性の接合材ＢＤ２ｂの下面全体が、半導体チップＣＰ１のパッドＰＤ１ｂと接することができる。このため、半導体チップＣＰ１のソース電極ＥＳに電流が流れる際には、導電性の接合材ＢＤ２ｂのほぼ全体が電流経路となり得る。
【0134】
それに対して、本実施の形態３の場合は、平面視において半導体チップＣＰ２の一部が保護膜ＰＡ１と重なっているため、接合材ＢＤ２に含まれる導電性の接合材ＢＤ２ｂの一部は、保護膜ＰＡ１上に位置する。このため、半導体チップＣＰ１のソース電極ＥＳに電流が流れる際には、パッドＰＤ１ｂ上に位置する導電性の接合材ＢＤ２ｂは電流経路となり得るが、保護膜ＰＡ１上に位置する導電性の接合材ＢＤ２ｂは、電流経路として機能しない。
【0135】
このため、本実施の形態３よりも、上記実施の形態１および実施の形態２の方が、導電性の接合材ＢＤ２ｂによって半導体チップＣＰ１のソース電極ＥＳに電流が流れる際の抵抗を低減させる効果を、より大きくすることができる。このため、本実施の形態３よりも、上記実施の形態１および実施の形態２の方が、ソース電極ＥＳで生じる電位勾配を、より効果的に低減することができ、半導体チップＣＰ１に内蔵されるパワーＭＯＳＦＥＴのオン抵抗をより低減し、オン電流をより増大させることができる。
【0136】
一方、本実施の形態３の場合は、上記実施の形態１および実施の形態２に比べて、以下のような利点を有している。
【0137】
半導体チップＣＰ１のパッドＰＤ１ｂと半導体チップＣＰ２との間の電気的な絶縁は、接合材ＢＤ２に含まれる絶縁性の接合材ＢＤ２ａにより確保している。このため、半導体チップＣＰ１のパッドＰＤ１ｂと半導体チップＣＰ２との間の短絡経路となり得るのは、半導体チップＣＰ２を構成する半導体基板ＳＢ２の側面から、接合材ＢＤ２の側面を経由して、半導体チップＣＰ１のパッドＰＤ１ｂに至る経路である。本実施の形態３では、接合材ＢＤ２の外周部が保護膜ＰＡ１上に位置している（乗り上げている）ことにより、半導体チップＣＰ２を構成する半導体基板ＳＢ２の側面から、接合材ＢＤ２の側面を経由して、半導体チップＣＰ１のパッドＰＤ１ｂに至る経路が長くなる。その結果、半導体チップＣＰ２を構成する半導体基板ＳＢ２の側面から、接合材ＢＤ２の側面を経由して、半導体チップＣＰ１のパッドＰＤ１ｂに至る経路で短絡が生じるのを、より的確に抑制または防止することができる。
【0138】
また、本実施の形態３の場合は、接合材ＢＤ２（積層体１６）の厚さが保護膜ＰＡ１の厚さよりも薄いと、半導体チップＣＰ２を接合材ＢＤ２（積層体）を介して半導体チップＣＰ１のパッドＰＤ１ｂ上に搭載することが難しくなる。このため、本実施の形態３では、接合材ＢＤ２（積層体１６）の厚さは、保護膜ＰＡ１の厚さよりも厚いことが好ましい。保護膜ＰＡ１の厚さは、例えば２μｍ程度とすることができる。導電性の接合材ＢＤ２ｂ（導電性ＤＡＦ１３）と絶縁性の接合材ＢＤ２ａ（絶縁性ＤＡＦ１４）の各厚さの例は、上記実施の形態１で述べた通りである。
【0139】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0140】
１０ ダイシングテープ
１１ 基材層
１２ 粘着材層
１３ 導電性ＤＡＦ
１４ 絶縁性ＤＡＦ
１５ カバー層
１６ 積層体
ＢＤ１，ＢＤ２，ＢＤ２ａ，ＢＤ２ｂ，ＢＤ１０２ 接合材
ＢＥ 裏面電極
ＢＷ，ＢＷ１，ＢＷ２，ＢＷ３，ＢＷ４ ワイヤ
ＣＤ 導電体膜
ＣＰ１，ＣＰ２，ＣＰ１０１ 半導体チップ
ＣＲ チップ形成領域
ＣＴ１，ＣＴ２ コンタクトホール
ＤＰ ダイパッド
ＥＧ ゲート電極
ＥＧＷ ゲート配線
ＥＳ ソース電極
ＧＦ ゲート絶縁膜
ＩＬ 絶縁膜
ＬＤ，ＬＤ１，ＬＤ２，ＬＤ３ リード
ＭＲ 封止部
ＭＷ２ 多層配線構造
ＮＲ ｎ＋型半導体領域
ＯＰ，ＯＰＣ，ＯＰＤ，ＯＰＳ 開口部
ＰＡ１，ＰＡ２ 保護膜
ＰＤ，ＰＤ１ａ，ＰＤ１ｂ，ＰＤ１ｃ，ＰＤ１ｄ，ＰＤ２ａ，ＰＤ２ｂ，ＰＤ１０１ｃ，ＰＤ１０１ｄ パッド
ＰＫＧ 半導体装置
ＰＲ１ ｐ型半導体領域
ＰＲ２ ｐ＋型半導体領域
ＳＢ１，ＳＢ２ 半導体基板
ＳＲ スクライブ領域
ＴＧ トレンチゲート電極
ＴＧＬ 配線部
ＴＲ 溝
１１ 基材層
１２ 粘着材層
１３ 導電性ＤＡＦ
１４ 絶縁性ＤＡＦ
１５ カバー層
１６ 積層体
ＢＤ１，ＢＤ２，ＢＤ２ａ，ＢＤ２ｂ，ＢＤ１０２ 接合材
ＢＥ 裏面電極
ＢＷ，ＢＷ１，ＢＷ２，ＢＷ３，ＢＷ４ ワイヤ
ＣＤ 導電体膜
ＣＰ１，ＣＰ２，ＣＰ１０１ 半導体チップ
ＣＲ チップ形成領域
ＣＴ１，ＣＴ２ コンタクトホール
ＤＰ ダイパッド
ＥＧ ゲート電極
ＥＧＷ ゲート配線
ＥＳ ソース電極
ＧＦ ゲート絶縁膜
ＩＬ 絶縁膜
ＬＤ，ＬＤ１，ＬＤ２，ＬＤ３ リード
ＭＲ 封止部
ＭＷ２ 多層配線構造
ＮＲ ｎ＋型半導体領域
ＯＰ，ＯＰＣ，ＯＰＤ，ＯＰＳ 開口部
ＰＡ１，ＰＡ２ 保護膜
ＰＤ，ＰＤ１ａ，ＰＤ１ｂ，ＰＤ１ｃ，ＰＤ１ｄ，ＰＤ２ａ，ＰＤ２ｂ，ＰＤ１０１ｃ，ＰＤ１０１ｄ パッド
ＰＫＧ 半導体装置
ＰＲ１ ｐ型半導体領域
ＰＲ２ ｐ＋型半導体領域
ＳＢ１，ＳＢ２ 半導体基板
ＳＲ スクライブ領域
ＴＧ トレンチゲート電極
ＴＧＬ 配線部
ＴＲ 溝
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】