(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024161160
(43)【公開日】2024-11-15
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/786 20060101AFI20241108BHJP
H01L 21/336 20060101ALI20241108BHJP
H01L 21/8236 20060101ALI20241108BHJP
H01L 27/088 20060101ALI20241108BHJP
【ＦＩ】
H01L29/78 617N
H01L29/78 618B
H01L29/78 619A
H01L27/088 311A
H01L27/088 331E
【審査請求】有
【請求項の数】1
【出願形態】ＯＬ
(21)【出願番号】P 2024146611
(22)【出願日】2024-08-28
(62)【分割の表示】P 2022163649の分割
【原出願日】2009-11-19
(31)【優先権主張番号】P 2008298000
(32)【優先日】2008-11-21
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】宮入 秀和
(72)【発明者】
【氏名】長多 剛
(72)【発明者】
【氏名】山崎 舜平
(57)【要約】
【課題】表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信号線数が増加
する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆動回路を有す
るＩＣチップをボンディング等により実装することが困難となり、製造コストが増大する
という問題がある。
【解決手段】同一基板上に画素部と、画素部を駆動する駆動回路とを有し、駆動回路の少
なくとも一部の回路を、上下をゲート電極で挟んだ酸化物半導体を用いた薄膜トランジス
タで構成する。酸化物半導体とその上に設けられるゲート電極の間にはチャネル保護層を
設ける。同一基板上に画素部及び駆動回路を設けることによって製造コストを低減する。
【選択図】図１
する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆動回路を有す
るＩＣチップをボンディング等により実装することが困難となり、製造コストが増大する
という問題がある。
【解決手段】同一基板上に画素部と、画素部を駆動する駆動回路とを有し、駆動回路の少
なくとも一部の回路を、上下をゲート電極で挟んだ酸化物半導体を用いた薄膜トランジス
タで構成する。酸化物半導体とその上に設けられるゲート電極の間にはチャネル保護層を
設ける。同一基板上に画素部及び駆動回路を設けることによって製造コストを低減する。
【選択図】図１
【特許請求の範囲】
【請求項1】
絶縁表面上の第１のゲート電極と、
前記第１のゲート電極上方の第１の絶縁層と、
前記第１の絶縁層上方の酸化物半導体層と、
前記酸化物半導体層の上面に接する領域を有する第２の絶縁層と、
前記酸化物半導体層上方のソース電極またはドレイン電極と、
前記ソース電極または前記ドレイン電極を覆う領域を有する第３の絶縁層と、
前記第３の絶縁層上方の第２のゲート電極と、を有し、
前記第３の絶縁層は、前記第２の絶縁層と接する領域を有する、半導体装置。
前記第１のゲート電極上方の第１の絶縁層と、
前記第１の絶縁層上方の酸化物半導体層と、
前記酸化物半導体層の上面に接する領域を有する第２の絶縁層と、
前記酸化物半導体層上方のソース電極またはドレイン電極と、
前記ソース電極または前記ドレイン電極を覆う領域を有する第３の絶縁層と、
前記第３の絶縁層上方の第２のゲート電極と、を有し、
前記第３の絶縁層は、前記第２の絶縁層と接する領域を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
酸化物半導体を用いる半導体装置及びその製造方法に関する。
【背景技術】
【0002】
液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、多結晶シリコンを用いた薄膜トランジスタは電界効果移動度が
高いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必
ずしも適応しないといった特性を有している。
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、多結晶シリコンを用いた薄膜トランジスタは電界効果移動度が
高いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必
ずしも適応しないといった特性を有している。
【0003】
これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイ
スに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、Ｉｎ－Ｇ
ａ－Ｚｎ－Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッ
チング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
スに応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、Ｉｎ－Ｇ
ａ－Ｚｎ－Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッ
チング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００７－１２３８６１号公報
【特許文献2】特開２００７－０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
酸化物半導体にチャネル形成領域を設ける薄膜トランジスタは、アモルファスシリコンを
用いた薄膜トランジスタよりも高い電界効果移動度が得られている。酸化物半導体膜はス
パッタリング法などによって３００℃以下の温度で膜形成が可能であり、多結晶シリコン
を用いた薄膜トランジスタよりも製造工程が簡単である。
用いた薄膜トランジスタよりも高い電界効果移動度が得られている。酸化物半導体膜はス
パッタリング法などによって３００℃以下の温度で膜形成が可能であり、多結晶シリコン
を用いた薄膜トランジスタよりも製造工程が簡単である。
【0006】
このような酸化物半導体を用いてガラス基板、プラスチック基板等に薄膜トランジスタを
形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパ等の表
示装置への応用が期待されている。
形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパ等の表
示装置への応用が期待されている。
【0007】
また、表示装置の表示領域を大型化すると、画素数が増加し、ゲート線数、及び信号線数
が増加する。加えて、表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信
号線数が増加する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆
動回路を有するＩＣチップをボンディング等により実装することが困難となり、製造コス
トが増大する。
が増加する。加えて、表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及び信
号線数が増加する。ゲート線数、及び信号線数が増加すると、それらを駆動するための駆
動回路を有するＩＣチップをボンディング等により実装することが困難となり、製造コス
トが増大する。
【0008】
そこで、画素部を駆動する駆動回路の少なくとも一部の回路に酸化物半導体を用いる薄膜
トランジスタを用い、製造コストを低減することを課題の一とする。
トランジスタを用い、製造コストを低減することを課題の一とする。
【0009】
画素部を駆動する駆動回路の少なくとも一部の回路に酸化物半導体を用いる薄膜トランジ
スタを用いる場合、その薄膜トランジスタには、高い動特性（オン特性や周波数特性（ｆ
特性と呼ばれる））が要求される。高い動特性（オン特性）を有する薄膜トランジスタを
提供し、高速駆動することができる駆動回路を提供することを課題の一とする。
スタを用いる場合、その薄膜トランジスタには、高い動特性（オン特性や周波数特性（ｆ
特性と呼ばれる））が要求される。高い動特性（オン特性）を有する薄膜トランジスタを
提供し、高速駆動することができる駆動回路を提供することを課題の一とする。
【0010】
また、本発明の一態様は、チャネルに酸化物半導体層を用い、信頼性の高い薄膜トランジ
スタを備えた半導体装置を提供することを課題の一つとする。
スタを備えた半導体装置を提供することを課題の一つとする。
【課題を解決するための手段】
【0011】
酸化物半導体層の上下にゲート電極を設け、薄膜トランジスタのオン特性及び信頼性の向
上を実現する。
上を実現する。
【0012】
また、上下のゲート電極に加えるゲート電圧を制御することによって、しきい値電圧を制
御することができる。上下のゲート電極を導通させて同電位としてもよいし、上下のゲー
ト電極を別々の配線に接続させて異なる電位としてもよい。例えば、上下のゲート電極の
一方にしきい値を制御するように電圧を印加することでしきい値電圧をゼロまたはゼロに
近づけ、駆動電圧を低減することで消費電力の低下を図ることができる。また、しきい値
電圧を正としてエンハンスメント型トランジスタとして機能させることができる。また、
しきい値電圧を負としてデプレッション型トランジスタとして機能させることもできる。
御することができる。上下のゲート電極を導通させて同電位としてもよいし、上下のゲー
ト電極を別々の配線に接続させて異なる電位としてもよい。例えば、上下のゲート電極の
一方にしきい値を制御するように電圧を印加することでしきい値電圧をゼロまたはゼロに
近づけ、駆動電圧を低減することで消費電力の低下を図ることができる。また、しきい値
電圧を正としてエンハンスメント型トランジスタとして機能させることができる。また、
しきい値電圧を負としてデプレッション型トランジスタとして機能させることもできる。
【0013】
例えば、エンハンスメント型トランジスタとデプレッション型トランジスタを組み合わせ
てインバータ回路（以下、ＥＤＭＯＳ回路という）を構成し、駆動回路に用いることがで
きる。駆動回路は、論理回路部と、スイッチ部またはバッファ部を少なくとも有する。論
理回路部は上記ＥＤＭＯＳ回路を含む回路構成とする。また、スイッチ部またはバッファ
部は、オン電流を多く流すことができる薄膜トランジスタを用いることが好ましく、デプ
レッション型トランジスタ、または酸化物半導体層の上下にゲート電極を有する薄膜トラ
ンジスタを用いる。
てインバータ回路（以下、ＥＤＭＯＳ回路という）を構成し、駆動回路に用いることがで
きる。駆動回路は、論理回路部と、スイッチ部またはバッファ部を少なくとも有する。論
理回路部は上記ＥＤＭＯＳ回路を含む回路構成とする。また、スイッチ部またはバッファ
部は、オン電流を多く流すことができる薄膜トランジスタを用いることが好ましく、デプ
レッション型トランジスタ、または酸化物半導体層の上下にゲート電極を有する薄膜トラ
ンジスタを用いる。
【0014】
大幅に工程数を増やすことなく、同一基板上に異なる構造の薄膜トランジスタを作製する
こともできる。例えば、高速駆動させる駆動回路には、酸化物半導体層の上下にゲート電
極を有する薄膜トランジスタを用いてＥＤＭＯＳ回路を構成し、画素部には、酸化物半導
体層の下にのみゲート電極を有する薄膜トランジスタを用いてもよい。
こともできる。例えば、高速駆動させる駆動回路には、酸化物半導体層の上下にゲート電
極を有する薄膜トランジスタを用いてＥＤＭＯＳ回路を構成し、画素部には、酸化物半導
体層の下にのみゲート電極を有する薄膜トランジスタを用いてもよい。
【0015】
なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジス
タと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トラン
ジスタと定義し、本明細書を通してこの定義に従うものとする。
タと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トラン
ジスタと定義し、本明細書を通してこの定義に従うものとする。
【0016】
また、酸化物半導体層の上方に設けるゲート電極の材料としては、特に導電膜であれば限
定されず、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジ
ウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金を用いる。また、
ゲート電極は、上述した元素を含む単層に限定されず、二層以上の積層を用いることがで
きる。
定されず、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジ
ウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金を用いる。また、
ゲート電極は、上述した元素を含む単層に限定されず、二層以上の積層を用いることがで
きる。
【0017】
また、酸化物半導体層の上方に設けるゲート電極の材料として、画素電極と同じ材料（透
過型表示装置であれば、透明導電膜など）を用いることができる。例えば、画素部におい
て、薄膜トランジスタと電気的に接続する画素電極を形成する工程と同じ工程で、酸化物
半導体層の上方に設けるゲート電極を形成することができる。こうすることで大幅に工程
数を増やすことなく、酸化物半導体層の上下にゲート電極を設けた薄膜トランジスタを形
成することができる。また、酸化物半導体層の上方にゲート電極を設けることによって、
薄膜トランジスタの信頼性を調べるためのバイアス－熱ストレス試験（以下、ＢＴ試験と
いう）において、ＢＴストレス前後における薄膜トランジスタのしきい値電圧の変化量を
低減することができる。即ち、酸化物半導体層の上方にゲート電極を設けることによって
、信頼性を向上することができる。
過型表示装置であれば、透明導電膜など）を用いることができる。例えば、画素部におい
て、薄膜トランジスタと電気的に接続する画素電極を形成する工程と同じ工程で、酸化物
半導体層の上方に設けるゲート電極を形成することができる。こうすることで大幅に工程
数を増やすことなく、酸化物半導体層の上下にゲート電極を設けた薄膜トランジスタを形
成することができる。また、酸化物半導体層の上方にゲート電極を設けることによって、
薄膜トランジスタの信頼性を調べるためのバイアス－熱ストレス試験（以下、ＢＴ試験と
いう）において、ＢＴストレス前後における薄膜トランジスタのしきい値電圧の変化量を
低減することができる。即ち、酸化物半導体層の上方にゲート電極を設けることによって
、信頼性を向上することができる。
【0018】
本明細書で開示する発明の構成の一つは、絶縁表面上に第１のゲート電極と、第１のゲー
ト電極上方に第１の絶縁層と、第１の絶縁層上方に酸化物半導体層と、酸化物半導体層上
に接するチャネル保護層と、酸化物半導体層上方にソース電極またはドレイン電極と、ソ
ース電極またはドレイン電極を覆う第２の絶縁層と、第２の絶縁層上方に第２のゲート電
極とを有し、第２の絶縁層は、チャネル保護層と接することを特徴とする半導体装置であ
る。
ト電極上方に第１の絶縁層と、第１の絶縁層上方に酸化物半導体層と、酸化物半導体層上
に接するチャネル保護層と、酸化物半導体層上方にソース電極またはドレイン電極と、ソ
ース電極またはドレイン電極を覆う第２の絶縁層と、第２の絶縁層上方に第２のゲート電
極とを有し、第２の絶縁層は、チャネル保護層と接することを特徴とする半導体装置であ
る。
【0019】
上記構成は、上記課題の少なくとも一つを解決する。
【0020】
上記構成において、第２のゲート電極の幅は、酸化物半導体層の幅よりも広くすることで
酸化物半導体層全体に第２のゲート電極からゲート電圧を印加することができる。
酸化物半導体層全体に第２のゲート電極からゲート電圧を印加することができる。
【0021】
或いは、上記構成において、第１のゲート電極の幅は、第２のゲート電極の幅よりも狭く
することで、ソース電極またはドレイン電極と重なる面積を縮小して寄生容量を小さくす
ることができる。さらに、第１のゲート電極の幅は、チャネル保護層の幅よりも広く、第
２のゲート電極の幅は、チャネル保護層の幅よりも狭くすることで、ソース電極またはド
レイン電極と重ならないようにして寄生容量を更に低減する構成としてもよい。
することで、ソース電極またはドレイン電極と重なる面積を縮小して寄生容量を小さくす
ることができる。さらに、第１のゲート電極の幅は、チャネル保護層の幅よりも広く、第
２のゲート電極の幅は、チャネル保護層の幅よりも狭くすることで、ソース電極またはド
レイン電極と重ならないようにして寄生容量を更に低減する構成としてもよい。
【0022】
また、上記構成において、ソース電極またはドレイン電極と、酸化物半導体層との間にバ
ッファ層を有する。バッファ層を設けることにより、ソース電極（またはドレイン電極）
と酸化物半導体層との間に形成されるコンタクト抵抗を低減することができる。
ッファ層を有する。バッファ層を設けることにより、ソース電極（またはドレイン電極）
と酸化物半導体層との間に形成されるコンタクト抵抗を低減することができる。
【0023】
また、他の発明の構成は、画素部と駆動回路とを有し、画素部は、少なくとも第１の酸化
物半導体層を有する第１の薄膜トランジスタを有し、駆動回路は、少なくとも第２の酸化
物半導体層を有する第２の薄膜トランジスタと、第３の酸化物半導体層を有する第３の薄
膜トランジスタとを有するＥＤＭＯＳ回路を有し、第３の薄膜トランジスタは、第３の酸
化物半導体層の下方に第１のゲート電極と、第３の酸化物半導体層上方にソース電極また
はドレイン電極と、第３の酸化物半導体層の上方に第２のゲート電極とを有し、第３の酸
化物半導体層は、第２のゲート電極との間にチャネル保護層を有し、該チャネル保護層と
接する半導体装置である。
物半導体層を有する第１の薄膜トランジスタを有し、駆動回路は、少なくとも第２の酸化
物半導体層を有する第２の薄膜トランジスタと、第３の酸化物半導体層を有する第３の薄
膜トランジスタとを有するＥＤＭＯＳ回路を有し、第３の薄膜トランジスタは、第３の酸
化物半導体層の下方に第１のゲート電極と、第３の酸化物半導体層上方にソース電極また
はドレイン電極と、第３の酸化物半導体層の上方に第２のゲート電極とを有し、第３の酸
化物半導体層は、第２のゲート電極との間にチャネル保護層を有し、該チャネル保護層と
接する半導体装置である。
【0024】
上記構成において、画素部の第１の薄膜トランジスタは画素電極と電気的に接続し、画素
電極は、駆動回路の第２のゲート電極と同じ材料とすることで、工程数を増やすことなく
作製することができる。
電極は、駆動回路の第２のゲート電極と同じ材料とすることで、工程数を増やすことなく
作製することができる。
【0025】
上記構成において、画素部の第１の薄膜トランジスタは画素電極と電気的に接続し、画素
電極は、駆動回路の第２のゲート電極と異なる材料とし、例えば、画素電極を透明導電膜
とし、第２のゲート電極をアルミニウム膜とすることで、駆動回路の第２のゲート電極の
低抵抗化を図ることができる。
電極は、駆動回路の第２のゲート電極と異なる材料とし、例えば、画素電極を透明導電膜
とし、第２のゲート電極をアルミニウム膜とすることで、駆動回路の第２のゲート電極の
低抵抗化を図ることができる。
【0026】
また、上記構成において、ソース電極またはドレイン電極と、第３の酸化物半導体層との
間にバッファ層を有する。バッファ層を設けることにより、ソース電極（またはドレイン
電極）と酸化物半導体層との間に形成されるコンタクト抵抗を低減することができる。
間にバッファ層を有する。バッファ層を設けることにより、ソース電極（またはドレイン
電極）と酸化物半導体層との間に形成されるコンタクト抵抗を低減することができる。
【0027】
また、駆動回路の第３の薄膜トランジスタは、第３の酸化物半導体層が第１の絶縁層を介
して第１のゲート電極と重なり、且つ、第２の絶縁層を介して第２のゲート電極と重なる
、所謂、デュアルゲート構造である。
して第１のゲート電極と重なり、且つ、第２の絶縁層を介して第２のゲート電極と重なる
、所謂、デュアルゲート構造である。
【0028】
また、第１のゲート電極と第２のゲート電極を電気的に接続し、同電位とすることで、第
１のゲート電極と第２のゲート電極の間に配置された酸化物半導体層に上下からゲート電
圧を印加することができる。
１のゲート電極と第２のゲート電極の間に配置された酸化物半導体層に上下からゲート電
圧を印加することができる。
【0029】
また、第１のゲート電極と第２のゲート電極を異なる電位とする場合には、ＴＦＴの電気
特性、例えばしきい値電圧などを制御することができる。
特性、例えばしきい値電圧などを制御することができる。
【0030】
また、駆動回路を有する半導体装置としては、液晶表示装置の他に、発光素子を用いた発
光表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられ
る。
光表示装置や、電気泳動表示素子を用いた電子ペーパーとも称される表示装置が挙げられ
る。
【0031】
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
【0032】
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線、或
いはドレイン配線を電気的に接続させる箇所を有している。
素部においてもある薄膜トランジスタのゲート電極と他のトランジスタのソース配線、或
いはドレイン配線を電気的に接続させる箇所を有している。
【0033】
また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。
【0034】
本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄
膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは
、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す
。例えばＭとして、Ｇａ（ガリウム）の場合があることの他、ＧａとＮｉ又はＧａとＦｅ
など、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において
、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素
、又は該遷移金属の酸化物が含まれているものがある。本明細書においては、この薄膜の
うちＭとしてＧａを含む物をＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜とも呼ぶ。
膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは
、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す
。例えばＭとして、Ｇａ（ガリウム）の場合があることの他、ＧａとＮｉ又はＧａとＦｅ
など、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において
、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素
、又は該遷移金属の酸化物が含まれているものがある。本明細書においては、この薄膜の
うちＭとしてＧａを含む物をＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜とも呼ぶ。
【0035】
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の結晶構造は、スパッタ法で成膜した後、２００℃～
５００℃、代表的には３００～４００℃で１０分～１００分行っても、アモルファス構造
がＸＲＤの分析では観察される。
５００℃、代表的には３００～４００℃で１０分～１００分行っても、アモルファス構造
がＸＲＤの分析では観察される。
【0036】
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜で代表される酸化物半導体は、エネルギーギャップ（
Ｅｇ）が広い材料であるため、酸化物半導体層の上下に２つのゲート電極を設けてもオフ
電流の増大を抑えることができる。
Ｅｇ）が広い材料であるため、酸化物半導体層の上下に２つのゲート電極を設けてもオフ
電流の増大を抑えることができる。
【0037】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
【0038】
また、本明細書において使用した程度を表す用語、例えば「概略」、「ほぼ」、「程度」
などは、最終結果が顕著には変化しないように幾分変更された用語の合理的な逸脱の程度
を意味する。これらの用語は、幾分変更された用語の少なくとも±５％の逸脱を含むもの
として解釈されるべきであるが、この逸脱が幾分変更される用語の意味を否定しないこと
を条件とする。
などは、最終結果が顕著には変化しないように幾分変更された用語の合理的な逸脱の程度
を意味する。これらの用語は、幾分変更された用語の少なくとも±５％の逸脱を含むもの
として解釈されるべきであるが、この逸脱が幾分変更される用語の意味を否定しないこと
を条件とする。
【発明の効果】
【0039】
ゲート線駆動回路またはソース線駆動回路などの周辺回路、または画素部に、上下を２つ
のゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタで形成することにより、
製造コストを低減する。
のゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタで形成することにより、
製造コストを低減する。
【0040】
また、上下を２つのゲート電極に挟まれた酸化物半導体を用いた薄膜トランジスタによっ
て、ＢＴ試験において、ＢＴストレス前後における薄膜トランジスタのしきい値電圧の変
化量を低減することができる。即ち、上下を２つのゲート電極に挟まれた酸化物半導体を
用いた薄膜トランジスタによって、信頼性を向上することができる。
て、ＢＴ試験において、ＢＴストレス前後における薄膜トランジスタのしきい値電圧の変
化量を低減することができる。即ち、上下を２つのゲート電極に挟まれた酸化物半導体を
用いた薄膜トランジスタによって、信頼性を向上することができる。
【図面の簡単な説明】
【0041】
【図1】（Ａ）実施の形態１の表示装置の一例を示す断面図、（Ｂ）実施の形態１の表示装置の他の一例を示す断面図、（Ｃ）実施の形態１の表示装置の他の一例を示す断面図。
【図2】（Ａ）実施の形態２の半導体装置の断面図、（Ｂ）等価回路図、（Ｃ）上面図。
【図3】実施の形態３の表示装置を説明するブロック図。
【図4】実施の形態３の表示装置における配線、入力端子等の配置を説明する図。
【図5】シフトレジスタ回路の構成を説明するブロック図。
【図6】フリップフロップ回路の一例を示す図。
【図7】フリップフロップ回路のレイアウト図（上面図）を示す図。
【図8】シフトレジスタ回路の動作を説明するためのタイミングチャートを示す図。
【図9】実施の形態４の半導体装置の作製方法を説明する図。
【図10】実施の形態４の半導体装置の作製方法を説明する図。
【図11】実施の形態４の半導体装置の作製方法を説明する図。
【図12】実施の形態４の半導体装置の作製方法を説明する図。
【図13】実施の形態４の半導体装置の作製方法を説明する図。
【図14】実施の形態４の半導体装置を説明する図。
【図15】実施の形態４の半導体装置を説明する図。
【図16】実施の形態４の半導体装置を説明する図。
【図17】実施の形態５の半導体装置を説明する断面図。
【図18】実施の形態６の半導体装置の画素等価回路を説明する図。
【図19】実施の形態６の半導体装置を説明する断面図。
【図20】実施の形態７の半導体装置を説明する上面図及び断面図。
【図21】実施の形態６の半導体装置を説明する上面図及び断面図。
【図22】実施の形態７の半導体装置を説明する断面図。
【図23】電子機器の一例を示す外観図。
【図24】テレビジョン装置およびデジタルフォトフレームの例を示す外観図。
【図25】携帯電話機の一例を示す外観図。
【図26】実施の形態９の半導体装置を説明する断面図。
【発明を実施するための形態】
【0042】
実施形態について、以下に説明する。
【0043】
【0044】
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置した
エンハンスメント型トランジスタである第２の薄膜トランジスタ１７０を用いて画素電極
１１０への電圧印加のオンオフを切り替える。この画素部に配置する第２の薄膜トランジ
スタ１７０は、酸化物半導体層１０３を用いており、オンオフ比が１０９以上であるため
表示のコントラストを向上させることができ、さらにリーク電流が少ないため低消費電力
駆動を実現することができる。オンオフ比とは、オフ電流とオン電流の比率（ＩＯＮ／Ｉ
ＯＦＦ）であり、大きいほどスイッチング特性に優れていると言え、表示のコントラスト
向上に寄与する。なお、オン電流とは、トランジスタがオン状態のときに、ソース電極と
ドレイン電極の間に流れる電流をいう。また、オフ電流とは、トランジスタがオフ状態の
ときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジス
タの場合には、ゲート電圧がトランジスタのしきい値電圧よりも低いときにソース電極と
ドレイン電極との間に流れる電流である。このように、高コントラスト、及び低消費電力
駆動を実現するためには、画素部にエンハンスメント型トランジスタを用いることが好ま
しい。なお、１０１はゲート電極、１０４ａと１０４ｂはソース領域及びドレイン領域、
１０５ａは第１の電極、１０５ｂは第２の電極層、１０７は保護絶縁層を示す。
エンハンスメント型トランジスタである第２の薄膜トランジスタ１７０を用いて画素電極
１１０への電圧印加のオンオフを切り替える。この画素部に配置する第２の薄膜トランジ
スタ１７０は、酸化物半導体層１０３を用いており、オンオフ比が１０９以上であるため
表示のコントラストを向上させることができ、さらにリーク電流が少ないため低消費電力
駆動を実現することができる。オンオフ比とは、オフ電流とオン電流の比率（ＩＯＮ／Ｉ
ＯＦＦ）であり、大きいほどスイッチング特性に優れていると言え、表示のコントラスト
向上に寄与する。なお、オン電流とは、トランジスタがオン状態のときに、ソース電極と
ドレイン電極の間に流れる電流をいう。また、オフ電流とは、トランジスタがオフ状態の
ときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトランジス
タの場合には、ゲート電圧がトランジスタのしきい値電圧よりも低いときにソース電極と
ドレイン電極との間に流れる電流である。このように、高コントラスト、及び低消費電力
駆動を実現するためには、画素部にエンハンスメント型トランジスタを用いることが好ま
しい。なお、１０１はゲート電極、１０４ａと１０４ｂはソース領域及びドレイン領域、
１０５ａは第１の電極、１０５ｂは第２の電極層、１０７は保護絶縁層を示す。
【0045】
駆動回路においては、酸化物半導体層４０５の下方に第１のゲート電極４０１と、酸化物
半導体層４０５の上方に第２のゲート電極として機能する電極４７０とを有する薄膜トラ
ンジスタ４３０を少なくとも一つ用いる。この第２のゲート電極として機能する電極４７
０はバックゲート電極とも呼べる。バックゲート電極を形成することによって、薄膜トラ
ンジスタの信頼性を調べるためのバイアス－熱ストレス試験（以下、ＢＴ試験という）に
おいて、ＢＴストレス前後における薄膜トランジスタのしきい値電圧の変化量を低減する
ことができる。
半導体層４０５の上方に第２のゲート電極として機能する電極４７０とを有する薄膜トラ
ンジスタ４３０を少なくとも一つ用いる。この第２のゲート電極として機能する電極４７
０はバックゲート電極とも呼べる。バックゲート電極を形成することによって、薄膜トラ
ンジスタの信頼性を調べるためのバイアス－熱ストレス試験（以下、ＢＴ試験という）に
おいて、ＢＴストレス前後における薄膜トランジスタのしきい値電圧の変化量を低減する
ことができる。
【0046】
この薄膜トランジスタ４３０の構造を図１（Ａ）を用いて説明する。絶縁表面を有する基
板４００上に設けられた第１のゲート電極４０１は、第１のゲート絶縁層４０３に覆われ
、第１のゲート電極４０１と重なる第１のゲート絶縁層４０３上には酸化物半導体層４０
５を有する。酸化物半導体層４０５上には、チャネル保護層４１８が設けられ、その上に
第１配線４０９または第２配線４１０が設けられる。そして、第１配線４０９または第２
配線４１０上に接して絶縁層４１２を有する。また、絶縁層４１２上に第２のゲート電極
として機能する電極４７０を有する。
板４００上に設けられた第１のゲート電極４０１は、第１のゲート絶縁層４０３に覆われ
、第１のゲート電極４０１と重なる第１のゲート絶縁層４０３上には酸化物半導体層４０
５を有する。酸化物半導体層４０５上には、チャネル保護層４１８が設けられ、その上に
第１配線４０９または第２配線４１０が設けられる。そして、第１配線４０９または第２
配線４１０上に接して絶縁層４１２を有する。また、絶縁層４１２上に第２のゲート電極
として機能する電極４７０を有する。
【0047】
第１のゲート絶縁層４０３の材料としては、無機材料（酸化珪素、窒化珪素、酸化窒化珪
素、窒化酸化珪素など）を用いることができ、これらの材料から成る単層または積層構造
とする。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリ
ング法を用いることができる。本実施の形態において、第１のゲート絶縁層は、一層目を
プラズマＣＶＤ法による窒化珪素膜、二層目をプラズマＣＶＤ法による酸化シリコン膜の
積層構造とする。一層目の窒化珪素膜は、第１のゲート電極４０１の材料にヒロックが発
生する可能性のある材料を用いた場合、ヒロック発生を防止する効果を有する。また、プ
ラズマＣＶＤ法で成膜された窒化珪素膜は緻密であり、１層目のゲート絶縁膜とすること
でピンホールなどの発生を抑えることができる。さらに、第１のゲート絶縁層として窒化
珪素膜を用いる場合、ガラス基板からの不純物、例えばナトリウムなどの可動イオンが拡
散し、後に形成する酸化物半導体に侵入することをブロックすることができる。また、積
層構造とした場合においても単層構造とした場合においても、第１のゲート絶縁層４０３
の膜厚は５０ｎｍ以上５００ｎｍの膜厚とする。
素、窒化酸化珪素など）を用いることができ、これらの材料から成る単層または積層構造
とする。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリ
ング法を用いることができる。本実施の形態において、第１のゲート絶縁層は、一層目を
プラズマＣＶＤ法による窒化珪素膜、二層目をプラズマＣＶＤ法による酸化シリコン膜の
積層構造とする。一層目の窒化珪素膜は、第１のゲート電極４０１の材料にヒロックが発
生する可能性のある材料を用いた場合、ヒロック発生を防止する効果を有する。また、プ
ラズマＣＶＤ法で成膜された窒化珪素膜は緻密であり、１層目のゲート絶縁膜とすること
でピンホールなどの発生を抑えることができる。さらに、第１のゲート絶縁層として窒化
珪素膜を用いる場合、ガラス基板からの不純物、例えばナトリウムなどの可動イオンが拡
散し、後に形成する酸化物半導体に侵入することをブロックすることができる。また、積
層構造とした場合においても単層構造とした場合においても、第１のゲート絶縁層４０３
の膜厚は５０ｎｍ以上５００ｎｍの膜厚とする。
【0048】
酸化物半導体層４０５は、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１とした
ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５）を用い、スパッタ法でのアルゴンガス
流量を１０ｓｃｃｍ、酸素を５ｓｃｃｍとする条件で成膜する。清浄な界面を実現するた
め、第１のゲート絶縁層４０３の成膜と酸化物半導体層４０５の成膜は、大気に触れるこ
となく積層することが好ましい。なお、大気に触れる場合には、酸化物半導体膜を成膜す
る前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第１のゲート
絶縁層４０３の表面に付着しているゴミを除去してもよい。
ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５）を用い、スパッタ法でのアルゴンガス
流量を１０ｓｃｃｍ、酸素を５ｓｃｃｍとする条件で成膜する。清浄な界面を実現するた
め、第１のゲート絶縁層４０３の成膜と酸化物半導体層４０５の成膜は、大気に触れるこ
となく積層することが好ましい。なお、大気に触れる場合には、酸化物半導体膜を成膜す
る前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、第１のゲート
絶縁層４０３の表面に付着しているゴミを除去してもよい。
【0049】
また、酸化物半導体層４０５と第１配線４０９との間にはソース領域又はドレイン領域４
０６ａを設け、酸化物半導体層４０５と第２配線４１０との間にはソース領域又はドレイ
ン領域４０６ｂを設ける。ソース領域又はドレイン領域４０６ａ、４０６ｂは、チャネル
保護層４１８上にも形成され、例えばチャネル保護層４１８と第１配線４０９との間には
ソース領域又はドレイン領域４０６ａが設けられる。このソース領域又はドレイン領域は
、配線と酸化物半導体層の間に設けるバッファ層とも言える。
０６ａを設け、酸化物半導体層４０５と第２配線４１０との間にはソース領域又はドレイ
ン領域４０６ｂを設ける。ソース領域又はドレイン領域４０６ａ、４０６ｂは、チャネル
保護層４１８上にも形成され、例えばチャネル保護層４１８と第１配線４０９との間には
ソース領域又はドレイン領域４０６ａが設けられる。このソース領域又はドレイン領域は
、配線と酸化物半導体層の間に設けるバッファ層とも言える。
【0050】
本実施の形態では、ソース領域又はドレイン領域４０６ａ、４０６ｂは、Ｉｎ－Ｇａ－Ｚ
ｎ－Ｏ系非単結晶膜で形成された層あり、酸化物半導体層４０５の成膜条件とは異なる成
膜条件で形成され、より低抵抗な酸化物半導体層である。例えば、スパッタ法でのアルゴ
ンガス流量を４０ｓｃｃｍとした条件で得られる酸化物半導体膜で形成したソース領域又
はドレイン領域４０６ａ、４０６ｂは、ｎ型の導電型を有し、活性化エネルギー（ΔＥ）
が０．０１ｅＶ以上０．１ｅＶ以下である。なお、本実施の形態では、ソース領域又はド
レイン領域４０６ａ、４０６ｂは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜で形成された層あ
り、少なくともアモルファス成分を含んでいるものとする。ソース領域又はドレイン領域
４０６ａ、４０６ｂは非晶質構造の中に結晶粒（ナノクリスタル）を含む場合がある。こ
のソース領域又はドレイン領域４０６ａ、４０６ｂ中の結晶粒（ナノクリスタル）は直径
１ｎｍ～１０ｎｍ、代表的には２ｎｍ～４ｎｍ程度である。
ｎ－Ｏ系非単結晶膜で形成された層あり、酸化物半導体層４０５の成膜条件とは異なる成
膜条件で形成され、より低抵抗な酸化物半導体層である。例えば、スパッタ法でのアルゴ
ンガス流量を４０ｓｃｃｍとした条件で得られる酸化物半導体膜で形成したソース領域又
はドレイン領域４０６ａ、４０６ｂは、ｎ型の導電型を有し、活性化エネルギー（ΔＥ）
が０．０１ｅＶ以上０．１ｅＶ以下である。なお、本実施の形態では、ソース領域又はド
レイン領域４０６ａ、４０６ｂは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜で形成された層あ
り、少なくともアモルファス成分を含んでいるものとする。ソース領域又はドレイン領域
４０６ａ、４０６ｂは非晶質構造の中に結晶粒（ナノクリスタル）を含む場合がある。こ
のソース領域又はドレイン領域４０６ａ、４０６ｂ中の結晶粒（ナノクリスタル）は直径
１ｎｍ～１０ｎｍ、代表的には２ｎｍ～４ｎｍ程度である。
【0051】
薄膜トランジスタ４３０は、チャネル保護層４１８と絶縁層４１２の積層が第２のゲート
絶縁層として機能する。チャネル保護層４１８の材料としては、無機材料（酸化珪素、窒
化珪素、酸化窒化珪素、窒化酸化珪素など）を用いることができる。作製法としては、プ
ラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いることができる
。本実施の形態では、チャネル保護層４１８としてスパッタ法で得られる酸化珪素膜を用
いる。
絶縁層として機能する。チャネル保護層４１８の材料としては、無機材料（酸化珪素、窒
化珪素、酸化窒化珪素、窒化酸化珪素など）を用いることができる。作製法としては、プ
ラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いることができる
。本実施の形態では、チャネル保護層４１８としてスパッタ法で得られる酸化珪素膜を用
いる。
【0052】
また、絶縁層４１２は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、酸化ア
ルミニウム、窒化アルミニウム、酸化タンタル膜、酸化ハフニウム膜、酸化窒化ハフニウ
ム膜などの絶縁膜を用い、これらの材料から成る単層または積層構造を用いることができ
る。本実施の形態では、絶縁層４１２としてプラズマＣＶＤ法で得られる窒化シリコン膜
を用いる。チャネル保護層４１８と絶縁層４１２の積層が第２のゲート絶縁層として機能
するため、それぞれの材料や膜厚は薄膜トランジスタ４３０の電気特性にとって重要であ
る。例えば、酸化物半導体層４０５の上下からゲート電圧を印加してほぼ同じ電界を酸化
物半導体層４０５に与えたい場合には、窒化シリコン膜と酸化シリコン膜の積層である第
１のゲート絶縁層と、酸化シリコン膜（チャネル保護層４１８）と窒化シリコン膜（絶縁
層４１２）の第２のゲート絶縁層の膜厚をそれぞれほぼ同じとすることが好ましい。また
、所望のしきい値などの電気特性を得るため、酸化物半導体層４０５の上下から異なるゲ
ート電圧を印加して異なる電界を酸化物半導体層４０５に与えたい場合には、第１のゲー
ト絶縁層と第２のゲート絶縁層の材料や膜厚をそれぞれ適宜調節することによって、所望
の薄膜トランジスタ４３０の電気特性を得ることができる。
ルミニウム、窒化アルミニウム、酸化タンタル膜、酸化ハフニウム膜、酸化窒化ハフニウ
ム膜などの絶縁膜を用い、これらの材料から成る単層または積層構造を用いることができ
る。本実施の形態では、絶縁層４１２としてプラズマＣＶＤ法で得られる窒化シリコン膜
を用いる。チャネル保護層４１８と絶縁層４１２の積層が第２のゲート絶縁層として機能
するため、それぞれの材料や膜厚は薄膜トランジスタ４３０の電気特性にとって重要であ
る。例えば、酸化物半導体層４０５の上下からゲート電圧を印加してほぼ同じ電界を酸化
物半導体層４０５に与えたい場合には、窒化シリコン膜と酸化シリコン膜の積層である第
１のゲート絶縁層と、酸化シリコン膜（チャネル保護層４１８）と窒化シリコン膜（絶縁
層４１２）の第２のゲート絶縁層の膜厚をそれぞれほぼ同じとすることが好ましい。また
、所望のしきい値などの電気特性を得るため、酸化物半導体層４０５の上下から異なるゲ
ート電圧を印加して異なる電界を酸化物半導体層４０５に与えたい場合には、第１のゲー
ト絶縁層と第２のゲート絶縁層の材料や膜厚をそれぞれ適宜調節することによって、所望
の薄膜トランジスタ４３０の電気特性を得ることができる。
【0053】
また、第１のゲート電極４０１と第２のゲート電極として機能する電極４７０とを電気的
に接続して同電位としてもよい。同電位とすると、酸化物半導体層の上下からゲート電圧
を印加することができるため、オン状態において流れる電流を大きくすることができる。
に接続して同電位としてもよい。同電位とすると、酸化物半導体層の上下からゲート電圧
を印加することができるため、オン状態において流れる電流を大きくすることができる。
【0054】
また、しきい値電圧をマイナスにシフトするための制御信号線を第１のゲート電極４０１
、或いは第２のゲート電極として機能する電極４７０のいずれか一方と電気的に接続する
ことによってデプレッション型のＴＦＴとすることができる。
、或いは第２のゲート電極として機能する電極４７０のいずれか一方と電気的に接続する
ことによってデプレッション型のＴＦＴとすることができる。
【0055】
また、しきい値電圧をプラスにシフトするための制御信号線を第１のゲート電極４０１、
或いは第２のゲート電極として機能する電極４７０のいずれか一方と電気的に接続するこ
とによってエンハンスメント型のＴＦＴとすることができる。
或いは第２のゲート電極として機能する電極４７０のいずれか一方と電気的に接続するこ
とによってエンハンスメント型のＴＦＴとすることができる。
【0056】
また、駆動回路に用いる２つの薄膜トランジスタの組み合わせは特に限定されず、１つの
ゲート電極を有する薄膜トランジスタをデプレッション型ＴＦＴとして用い、２つのゲー
ト電極を有する薄膜トランジスタをエンハンスメント型ＴＦＴとして用いてもよい。その
場合には、画素部の薄膜トランジスタとして、ゲート電極を酸化物半導体層の上下にそれ
ぞれ有する構造とする。
ゲート電極を有する薄膜トランジスタをデプレッション型ＴＦＴとして用い、２つのゲー
ト電極を有する薄膜トランジスタをエンハンスメント型ＴＦＴとして用いてもよい。その
場合には、画素部の薄膜トランジスタとして、ゲート電極を酸化物半導体層の上下にそれ
ぞれ有する構造とする。
【0057】
また、画素部の薄膜トランジスタとして、ゲート電極を酸化物半導体層の上下にそれぞれ
有する構造とし、駆動回路のエンハンスメント型ＴＦＴとして、ゲート電極を酸化物半導
体層の上下にそれぞれ有する構造とし、駆動回路のデプレッション型ＴＦＴとしてゲート
電極を酸化物半導体層の上下にそれぞれ有する構造としてもよい。その場合には、しきい
値電圧を制御するための制御信号線を上下どちらか一方のゲート電極に電気的に接続させ
、その接続したゲート電極がしきい値電圧を制御する構成とする。
有する構造とし、駆動回路のエンハンスメント型ＴＦＴとして、ゲート電極を酸化物半導
体層の上下にそれぞれ有する構造とし、駆動回路のデプレッション型ＴＦＴとしてゲート
電極を酸化物半導体層の上下にそれぞれ有する構造としてもよい。その場合には、しきい
値電圧を制御するための制御信号線を上下どちらか一方のゲート電極に電気的に接続させ
、その接続したゲート電極がしきい値電圧を制御する構成とする。
【0058】
なお、図１（Ａ）においては、第２のゲート電極として機能する電極４７０は、画素部の
画素電極１１０と同じ材料、例えば透過型の液晶表示装置であれば、透明導電膜を用いて
工程数を低減しているが、特に限定されない。また、第２のゲート電極として機能する電
極４７０の幅は、第１のゲート電極４０１の幅よりも広く、さらに酸化物半導体層４０５
の幅よりも広い例を示しているが特に限定されない。なお、第１のゲート電極４０１は、
チャネル保護層４１８の幅（チャネル方向における幅）よりも広い。
画素電極１１０と同じ材料、例えば透過型の液晶表示装置であれば、透明導電膜を用いて
工程数を低減しているが、特に限定されない。また、第２のゲート電極として機能する電
極４７０の幅は、第１のゲート電極４０１の幅よりも広く、さらに酸化物半導体層４０５
の幅よりも広い例を示しているが特に限定されない。なお、第１のゲート電極４０１は、
チャネル保護層４１８の幅（チャネル方向における幅）よりも広い。
【0059】
【0060】
図１（Ｂ）においては、薄膜トランジスタ４３２の第２のゲート電極として機能する電極
４７１の材料は金属材料（アルミニウム（Ａｌ）や銅（Ｃｕ）、チタン（Ｔｉ）、タンタ
ル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎ
ｄ）、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金）
を用い、断面における電極４７１の幅は図１（Ａ）の第２のゲート電極として機能する電
極４７０よりも狭い。また、電極４７１の幅は酸化物半導体層４０５の幅よりも狭い。幅
を狭くすることによって第１配線４０９、及び第２配線４１０と絶縁層４１２を介して重
なる面積を低減することができ、寄生容量を小さくすることができる。ただし、図１（Ｂ
）においては、電極４７１の幅は、チャネル保護層４１８の幅よりも広い。
４７１の材料は金属材料（アルミニウム（Ａｌ）や銅（Ｃｕ）、チタン（Ｔｉ）、タンタ
ル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎ
ｄ）、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金）
を用い、断面における電極４７１の幅は図１（Ａ）の第２のゲート電極として機能する電
極４７０よりも狭い。また、電極４７１の幅は酸化物半導体層４０５の幅よりも狭い。幅
を狭くすることによって第１配線４０９、及び第２配線４１０と絶縁層４１２を介して重
なる面積を低減することができ、寄生容量を小さくすることができる。ただし、図１（Ｂ
）においては、電極４７１の幅は、チャネル保護層４１８の幅よりも広い。
【0061】
発光素子は、少なくとも第１の電極４７２と発光層４７５と第２の電極４７４とを有する
。図１（Ｂ）においては、電極４７１は、画素部の第１の電極４７２と同じ材料、例えば
、アルミニウムなどを用いて工程数を低減しているが、特に限定されない。また、図１（
Ｂ）において絶縁層４７３は、隣り合う画素の第１の電極との絶縁を図るための隔壁とし
て機能する。
。図１（Ｂ）においては、電極４７１は、画素部の第１の電極４７２と同じ材料、例えば
、アルミニウムなどを用いて工程数を低減しているが、特に限定されない。また、図１（
Ｂ）において絶縁層４７３は、隣り合う画素の第１の電極との絶縁を図るための隔壁とし
て機能する。
【0062】
また、第２のゲート電極の材料及び幅が図１（Ａ）と異なる例を図１（Ｃ）に示す。図１
（Ｃ）においては、薄膜トランジスタ４３３の第２のゲート電極として機能する電極４７
６の材料は金属材料（アルミニウム（Ａｌ）や銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（
Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）
、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金）を用
い、断面における第２のゲート電極の幅は図１（Ｂ）よりも狭い。図１（Ｂ）よりもさら
に幅を狭くすることによって第１配線４０９、及び第２配線４１０と絶縁層４１２を介し
て重ならないようにすることができ、さらに寄生容量を小さくすることができる。図１（
Ｃ）に示す電極４７６の幅は、チャネル保護層４１８の幅よりも狭い。このように狭い幅
の電極４７６を形成する場合には、ウェットエッチングなどを用いてレジストマスク端部
よりも内側に電極４７６の両端が位置する工程とすることが好ましい。ただし、図１（Ｃ
）においては画素電極１１０と異なる金属材料を用いるため、電極４７６の形成のための
フォトリソグラフィー工程が１回増加し、マスク数も１枚追加することとなる。
（Ｃ）においては、薄膜トランジスタ４３３の第２のゲート電極として機能する電極４７
６の材料は金属材料（アルミニウム（Ａｌ）や銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（
Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）
、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金）を用
い、断面における第２のゲート電極の幅は図１（Ｂ）よりも狭い。図１（Ｂ）よりもさら
に幅を狭くすることによって第１配線４０９、及び第２配線４１０と絶縁層４１２を介し
て重ならないようにすることができ、さらに寄生容量を小さくすることができる。図１（
Ｃ）に示す電極４７６の幅は、チャネル保護層４１８の幅よりも狭い。このように狭い幅
の電極４７６を形成する場合には、ウェットエッチングなどを用いてレジストマスク端部
よりも内側に電極４７６の両端が位置する工程とすることが好ましい。ただし、図１（Ｃ
）においては画素電極１１０と異なる金属材料を用いるため、電極４７６の形成のための
フォトリソグラフィー工程が１回増加し、マスク数も１枚追加することとなる。
【0063】
液晶表示装置や発光表示装置や電子ペーパーに用いるゲート線駆動回路またはソース線駆
動回路などの周辺回路、または画素部に対して、上下を２つのゲート電極に挟まれた酸化
物半導体を用いた薄膜トランジスタを用い、高速駆動や、低消費電力化を図ることができ
る。また、工程数を大幅に増加させることなく、同一基板上に画素部と駆動回路との両方
を設けることができる。同一基板上に、画素部以外の様々な回路を設けることにより、表
示装置の製造コストを低減することができる。
動回路などの周辺回路、または画素部に対して、上下を２つのゲート電極に挟まれた酸化
物半導体を用いた薄膜トランジスタを用い、高速駆動や、低消費電力化を図ることができ
る。また、工程数を大幅に増加させることなく、同一基板上に画素部と駆動回路との両方
を設けることができる。同一基板上に、画素部以外の様々な回路を設けることにより、表
示装置の製造コストを低減することができる。
【0064】
（実施の形態２）
実施の形態１では駆動回路の薄膜トランジスタとして一つの薄膜トランジスタを説明した
が、ここでは、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路のインバータ回
路を構成する例を基に以下に説明する。図２（Ａ）に示す薄膜トランジスタは、実施の形
態１の図１（Ａ）に示した薄膜トランジスタ４３０と同一であるため、同じ部分には同じ
符号を用いて説明する。
実施の形態１では駆動回路の薄膜トランジスタとして一つの薄膜トランジスタを説明した
が、ここでは、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路のインバータ回
路を構成する例を基に以下に説明する。図２（Ａ）に示す薄膜トランジスタは、実施の形
態１の図１（Ａ）に示した薄膜トランジスタ４３０と同一であるため、同じ部分には同じ
符号を用いて説明する。
【0065】
画素部を駆動するための駆動回路は、インバータ回路、容量、抵抗などを用いて構成する
。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（
以下、ＥＤＭＯＳ回路という）と、エンハンスメント型トランジスタ同士で形成する場合
（以下、ＥＥＭＯＳ回路という）がある。
。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回路を形成する場合、エンハンス
メント型トランジスタとデプレッション型トランジスタとを組み合わせて形成する場合（
以下、ＥＤＭＯＳ回路という）と、エンハンスメント型トランジスタ同士で形成する場合
（以下、ＥＥＭＯＳ回路という）がある。
【0066】
駆動回路のインバータ回路の断面構造を図２（Ａ）に示す。なお、図２に示す薄膜トラン
ジスタ４３０はデュアルゲート型、第２の薄膜トランジスタ４３１は、ボトムゲート型薄
膜トランジスタであり、半導体層上にソース領域又はドレイン領域を介して配線が設けら
れている薄膜トランジスタの例である。
ジスタ４３０はデュアルゲート型、第２の薄膜トランジスタ４３１は、ボトムゲート型薄
膜トランジスタであり、半導体層上にソース領域又はドレイン領域を介して配線が設けら
れている薄膜トランジスタの例である。
【0067】
図２（Ａ）において、基板４００上に第１のゲート電極４０１及びゲート電極４０２を設
ける。第１のゲート電極４０１及びゲート電極４０２の材料は、モリブデン、チタン、ク
ロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材
料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができ
る。
ける。第１のゲート電極４０１及びゲート電極４０２の材料は、モリブデン、チタン、ク
ロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材
料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができ
る。
【0068】
例えば、第１のゲート電極４０１及びゲート電極４０２の２層の積層構造としては、アル
ミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層
を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二
層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。また
、Ｃａを含む銅層上にバリア層となるＣａを含む酸化銅層の積層や、Ｍｇを含む銅層上に
バリア層となるＭｇを含む酸化銅層の積層もある。また、３層の積層構造としては、タン
グステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニ
ウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好
ましい。
ミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層
を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層した二
層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。また
、Ｃａを含む銅層上にバリア層となるＣａを含む酸化銅層の積層や、Ｍｇを含む銅層上に
バリア層となるＭｇを含む酸化銅層の積層もある。また、３層の積層構造としては、タン
グステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニ
ウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好
ましい。
【0069】
また、第１のゲート電極４０１及びゲート電極４０２を覆う第１のゲート絶縁層４０３上
には、酸化物半導体層４０５と、第２の酸化物半導体層４０７とを設ける。
には、酸化物半導体層４０５と、第２の酸化物半導体層４０７とを設ける。
【0070】
酸化物半導体層４０５上にはチャネル保護層４１８を設け、さらに第１配線４０９、及び
第２配線４１０を設け、第２の配線４１０は、第１のゲート絶縁層４０３に形成されたコ
ンタクトホール４０４を介してゲート電極４０２と直接接続する。本実施の形態において
は、第１のゲート絶縁層４０３を形成した後、コンタクトホール４０４の形成を行っても
よいし、チャネル保護層４１８、第２のチャネル保護層４１９を形成した後にコンタクト
ホール４０４の形成を行ってもよい。また、第２の酸化物半導体層４０７上には第３配線
４１１を設ける。
第２配線４１０を設け、第２の配線４１０は、第１のゲート絶縁層４０３に形成されたコ
ンタクトホール４０４を介してゲート電極４０２と直接接続する。本実施の形態において
は、第１のゲート絶縁層４０３を形成した後、コンタクトホール４０４の形成を行っても
よいし、チャネル保護層４１８、第２のチャネル保護層４１９を形成した後にコンタクト
ホール４０４の形成を行ってもよい。また、第２の酸化物半導体層４０７上には第３配線
４１１を設ける。
【0071】
薄膜トランジスタ４３０は、第１のゲート電極４０１と、第１のゲート絶縁層４０３を介
して第１のゲート電極４０１と重なる酸化物半導体層４０５とを有し、第１配線４０９は
、負の電圧ＶＤＬが印加される電源線（負電源線）である。この電源線は、接地電位の電
源線（接地電源線）としてもよい。
して第１のゲート電極４０１と重なる酸化物半導体層４０５とを有し、第１配線４０９は
、負の電圧ＶＤＬが印加される電源線（負電源線）である。この電源線は、接地電位の電
源線（接地電源線）としてもよい。
【0072】
また、第２の薄膜トランジスタ４３１は、ゲート電極４０２と、第１のゲート絶縁層４０
３を介してゲート電極４０２と重なる第２の酸化物半導体層４０７とを有し、第３配線４
１１は、正の電圧ＶＤＨが印加される電源線（正電源線）である。
３を介してゲート電極４０２と重なる第２の酸化物半導体層４０７とを有し、第３配線４
１１は、正の電圧ＶＤＨが印加される電源線（正電源線）である。
【0073】
また、第２の酸化物半導体層４０７と第２配線４１０との間にはｎ＋層４０８ａを設け、
第２の酸化物半導体層４０７と第３配線４１１との間にはｎ＋層４０８ｂを設ける。また
、チャネル保護層４１８と第２配線４１０との間にはソース領域又はドレイン領域４０６
ｂが設けられる。また、チャネル保護層４１８と第１配線４０９との間にはソース領域又
はドレイン領域４０６ａが設けられる。
第２の酸化物半導体層４０７と第３配線４１１との間にはｎ＋層４０８ｂを設ける。また
、チャネル保護層４１８と第２配線４１０との間にはソース領域又はドレイン領域４０６
ｂが設けられる。また、チャネル保護層４１８と第１配線４０９との間にはソース領域又
はドレイン領域４０６ａが設けられる。
【0074】
【0075】
また、ＥＤＭＯＳ回路の等価回路を図２（Ｂ）に示す。図２（Ａ）に示す接続構造は、図
２（Ｂ）に相当し、薄膜トランジスタ４３０をエンハンスメント型のｎチャネル型トラン
ジスタとし、第２の薄膜トランジスタ４３１をデプレッション型のｎチャネル型トランジ
スタとする例である。
２（Ｂ）に相当し、薄膜トランジスタ４３０をエンハンスメント型のｎチャネル型トラン
ジスタとし、第２の薄膜トランジスタ４３１をデプレッション型のｎチャネル型トランジ
スタとする例である。
【0076】
薄膜トランジスタ４３０をエンハンスメント型のｎチャネル型トランジスタとするため、
本実施の形態では、酸化物半導体層４０５上にチャネル保護層４１８及び絶縁層４１２と
、該絶縁層４１２上に第２のゲート電極として機能する電極４７０を設け、第２のゲート
電極として機能する電極４７０に印加する電圧によって薄膜トランジスタ４３０のしきい
値制御を行う。
本実施の形態では、酸化物半導体層４０５上にチャネル保護層４１８及び絶縁層４１２と
、該絶縁層４１２上に第２のゲート電極として機能する電極４７０を設け、第２のゲート
電極として機能する電極４７０に印加する電圧によって薄膜トランジスタ４３０のしきい
値制御を行う。
【0077】
なお、図２（Ａ）及び図２（Ｃ）では、第２の配線４１０は、第１のゲート絶縁層４０３
に形成されたコンタクトホール４０４を介してゲート電極４０２と直接接続する例を示し
たが、特に限定されず、接続電極を別途設けて第２の配線４１０とゲート電極４０２とを
電気的に接続させてもよい。
に形成されたコンタクトホール４０４を介してゲート電極４０２と直接接続する例を示し
たが、特に限定されず、接続電極を別途設けて第２の配線４１０とゲート電極４０２とを
電気的に接続させてもよい。
【0078】
また、本実施の形態は、実施の形態１と自由に組み合わせることができる。
【0079】
（実施の形態３）
本実施の形態では、表示装置について、ブロック図等を参照して説明する。
本実施の形態では、表示装置について、ブロック図等を参照して説明する。
【0080】
図３（Ａ）は、アクティブマトリクス型液晶表示装置のブロック図の一例を示す。図３
（Ａ）に示す液晶表示装置は、基板３００上に表示素子を備えた画素を複数有する画素部
３０１と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路３０２と、
選択された画素へのビデオ信号の入力を制御する信号線駆動回路３０３と、を有する。
（Ａ）に示す液晶表示装置は、基板３００上に表示素子を備えた画素を複数有する画素部
３０１と、各画素のゲート電極に接続された走査線を制御する走査線駆動回路３０２と、
選択された画素へのビデオ信号の入力を制御する信号線駆動回路３０３と、を有する。
【0081】
図３（Ｂ）は、アクティブマトリクス型発光表示装置のブロック図の一例を示す。図３
（Ｂ）に示す発光表示装置は、基板３１０上に表示素子を備えた画素を複数有する画素部
３１１と、各画素のゲート電極に接続された走査線を制御する第１の走査線駆動回路３１
２及び第２の走査線駆動回路３１３と、選択された画素へのビデオ信号の入力を制御する
信号線駆動回路３１４と、を有する。一つの画素にスイッチング用ＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と電流制御用ＴＦＴの２つを配置する場合、図３（Ｂ）
に示す発光表示装置では、スイッチング用ＴＦＴのゲート電極に接続された第１の走査線
に入力される信号を第１の走査線駆動回路３１２で生成し、電流制御用ＴＦＴのゲート電
極に接続された第２の走査線に入力される信号を第２の走査線駆動回路３１３で生成する
。ただし、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、一の
走査線駆動回路で生成する構成としても良い。また、例えば、スイッチング素子が有する
ＴＦＴの数によって、スイッチング素子の動作を制御するのに用いられる第１の走査線が
、各画素に複数設けられていてもよい。この場合、複数の第１の走査線に入力される信号
を、全て１つの走査線駆動回路で生成しても良いし、複数の走査線駆動回路を設けてこれ
らの各々で生成しても良い。
（Ｂ）に示す発光表示装置は、基板３１０上に表示素子を備えた画素を複数有する画素部
３１１と、各画素のゲート電極に接続された走査線を制御する第１の走査線駆動回路３１
２及び第２の走査線駆動回路３１３と、選択された画素へのビデオ信号の入力を制御する
信号線駆動回路３１４と、を有する。一つの画素にスイッチング用ＴＦＴ（Ｔｈｉｎ Ｆ
ｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）と電流制御用ＴＦＴの２つを配置する場合、図３（Ｂ）
に示す発光表示装置では、スイッチング用ＴＦＴのゲート電極に接続された第１の走査線
に入力される信号を第１の走査線駆動回路３１２で生成し、電流制御用ＴＦＴのゲート電
極に接続された第２の走査線に入力される信号を第２の走査線駆動回路３１３で生成する
。ただし、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、一の
走査線駆動回路で生成する構成としても良い。また、例えば、スイッチング素子が有する
ＴＦＴの数によって、スイッチング素子の動作を制御するのに用いられる第１の走査線が
、各画素に複数設けられていてもよい。この場合、複数の第１の走査線に入力される信号
を、全て１つの走査線駆動回路で生成しても良いし、複数の走査線駆動回路を設けてこれ
らの各々で生成しても良い。
【0082】
なお、ここでは、走査線駆動回路３０２、第１の走査線駆動回路３１２、第２の走査線
駆動回路３１３、及び信号線駆動回路３０３、３１４を表示装置に作製する形態を示した
が、走査線駆動回路３０２、第１の走査線駆動回路３１２、または第２の走査線駆動回路
３１３の一部をＩＣ等の半導体装置で実装してもよい。また、信号線駆動回路３０３、３
１４の一部をＩＣ等の半導体装置で実装してもよい。
駆動回路３１３、及び信号線駆動回路３０３、３１４を表示装置に作製する形態を示した
が、走査線駆動回路３０２、第１の走査線駆動回路３１２、または第２の走査線駆動回路
３１３の一部をＩＣ等の半導体装置で実装してもよい。また、信号線駆動回路３０３、３
１４の一部をＩＣ等の半導体装置で実装してもよい。
【0083】
図４は、表示装置を構成する、信号入力端子３２１、走査線３２３、信号線３２４、非
線形素子を含む保護回路３３４、３３５、３３６及び画素部３２７の位置関係を説明する
図である。絶縁表面を有する基板３２０上には走査線３２３と信号線３２４が交差して配
置され、画素部３２７が構成されている。なお、画素部３２７は、図３に示す画素部３０
１と画素部３１１に相当する。
線形素子を含む保護回路３３４、３３５、３３６及び画素部３２７の位置関係を説明する
図である。絶縁表面を有する基板３２０上には走査線３２３と信号線３２４が交差して配
置され、画素部３２７が構成されている。なお、画素部３２７は、図３に示す画素部３０
１と画素部３１１に相当する。
【0084】
画素部３０１は、信号線駆動回路３０３から列方向に伸張して配置された複数の信号線Ｓ
１～Ｓｍ（図示せず。）により信号線駆動回路３０３と接続され、走査線駆動回路３０２
から行方向に伸張して配置された複数の走査線Ｇ１～Ｇｎ（図示せず。）により走査線駆
動回路３０２と接続され、信号線Ｓ１～Ｓｍ並びに走査線Ｇ１～Ｇｎに対応してマトリク
ス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信号線Ｓｊ（
信号線Ｓ１～Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１～Ｇｎのうちいずれか一
）と接続される。
１～Ｓｍ（図示せず。）により信号線駆動回路３０３と接続され、走査線駆動回路３０２
から行方向に伸張して配置された複数の走査線Ｇ１～Ｇｎ（図示せず。）により走査線駆
動回路３０２と接続され、信号線Ｓ１～Ｓｍ並びに走査線Ｇ１～Ｇｎに対応してマトリク
ス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信号線Ｓｊ（
信号線Ｓ１～Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１～Ｇｎのうちいずれか一
）と接続される。
【0085】
画素部３２７は複数の画素３２８がマトリクス状に配列して構成されている。画素３２
８は、走査線３２３と信号線３２４に接続する画素ＴＦＴ３２９、保持容量部３３０、画
素電極３３１を含んで構成されている。
８は、走査線３２３と信号線３２４に接続する画素ＴＦＴ３２９、保持容量部３３０、画
素電極３３１を含んで構成されている。
【0086】
ここで示す画素構成において、保持容量部３３０では、一方の電極と画素ＴＦＴ３２９
が接続され、他方の電極と容量線３３２が接続される場合を示している。また、画素電極
３３１は表示素子（液晶素子、発光素子、コントラスト媒体（電子インク）等）を駆動す
る一方の電極を構成する。これらの表示素子の他方の電極はコモン端子３３３に接続され
ている。
が接続され、他方の電極と容量線３３２が接続される場合を示している。また、画素電極
３３１は表示素子（液晶素子、発光素子、コントラスト媒体（電子インク）等）を駆動す
る一方の電極を構成する。これらの表示素子の他方の電極はコモン端子３３３に接続され
ている。
【0087】
保護回路３３５は、画素部３２７と、信号線入力端子３２２との間に配設されている。
また、保護回路３３４は、走査線駆動回路と、画素部３２７の間に配設されている。本実
施の形態では、複数の保護回路を配設して、走査線３２３、信号線３２４及び容量バス線
３３７に静電気等によりサージ電圧が印加され、画素ＴＦＴ３２９等が破壊されないよう
に構成されている。そのため、保護回路にはサージ電圧が印加されたときに、コモン配線
に電荷を逃がすように構成されている。
また、保護回路３３４は、走査線駆動回路と、画素部３２７の間に配設されている。本実
施の形態では、複数の保護回路を配設して、走査線３２３、信号線３２４及び容量バス線
３３７に静電気等によりサージ電圧が印加され、画素ＴＦＴ３２９等が破壊されないよう
に構成されている。そのため、保護回路にはサージ電圧が印加されたときに、コモン配線
に電荷を逃がすように構成されている。
【0088】
本実施の形態では、走査線３２３側に保護回路３３４、信号線３２４側に保護回路３３
５、容量バス線３３７に保護回路３３６を配設する例を示している。ただし、保護回路の
配設位置はこれに限定されない。また、走査線駆動回路をＩＣ等の半導体装置で実装しな
い場合は、走査線３２３側に保護回路３３４を設けなくとも良い。
５、容量バス線３３７に保護回路３３６を配設する例を示している。ただし、保護回路の
配設位置はこれに限定されない。また、走査線駆動回路をＩＣ等の半導体装置で実装しな
い場合は、走査線３２３側に保護回路３３４を設けなくとも良い。
【0089】
これらの回路の各々に実施の形態１または実施の形態２に示したＴＦＴを用いることで
、以下の利点がある。
、以下の利点がある。
【0090】
駆動回路は、論理回路部と、スイッチ部またはバッファ部とに大別される。論理回路部
に設けるＴＦＴは閾値電圧を制御することが可能な構成であるとよい。一方で、スイッチ
部またはバッファ部に設けるＴＦＴはオン電流が大きいことが好ましい。実施の形態１ま
たは実施の形態２に示したＴＦＴを有する駆動回路を設けることで、論理回路部に設ける
ＴＦＴの閾値電圧の制御が可能となり、スイッチ部またはバッファ部に設けるＴＦＴのオ
ン電流を大きくすることが可能となる。更には、駆動回路が占有する面積を小さくし、狭
額縁化にも寄与する。
に設けるＴＦＴは閾値電圧を制御することが可能な構成であるとよい。一方で、スイッチ
部またはバッファ部に設けるＴＦＴはオン電流が大きいことが好ましい。実施の形態１ま
たは実施の形態２に示したＴＦＴを有する駆動回路を設けることで、論理回路部に設ける
ＴＦＴの閾値電圧の制御が可能となり、スイッチ部またはバッファ部に設けるＴＦＴのオ
ン電流を大きくすることが可能となる。更には、駆動回路が占有する面積を小さくし、狭
額縁化にも寄与する。
【0091】
また、走査線駆動回路を構成するシフトレジスタ回路について以下に説明する。
【0092】
【0093】
図５のシフトレジスタ回路に示すように、フリップフロップ回路３５１では、初段の入
力端子ＩＮに、制御信号線３５２を介して、スタートパルスＳＳＰが入力され、次段以降
の入力端子ＩＮに前段のフリップフロップ回路３５１の出力信号端子ＳＯＵＴが接続され
ている。また、Ｎ段目（Ｎは自然数である。）のリセット端子ＲＥＳは、（Ｎ＋３）段目
のフリップフロップ回路の出力信号端子Ｓｏｕｔとリセット線３５７を介して接続されて
いる。Ｎ段目のフリップフロップ回路３５１のクロック端子ＣＬＫには、制御信号線３５
３を介して、第１のクロック信号ＣＬＫ１が入力されると仮定すると、（Ｎ＋１）段目の
フリップフロップ回路３５１のクロック端子ＣＬＫには、制御信号線３５４を介して、第
２のクロック信号ＣＬＫ２が入力される。また、（Ｎ＋２）段目のフリップフロップ回路
３５１のクロック端子ＣＬＫには、制御信号線３５５を介して、第３のクロック信号ＣＬ
Ｋ３が入力される。また、（Ｎ＋３）段目のフリップフロップ回路３５１のクロック端子
ＣＬＫには、制御信号線３５６を介して、第４のクロック信号ＣＬＫ４が入力される。そ
して、（Ｎ＋４）段目のフリップフロップ回路３５１のクロック端子ＣＬＫには、制御信
号線３５３を介して、第１のクロック信号ＣＬＫ１が入力される。また、Ｎ段目のフリッ
プフロップ回路３５１は、ゲート出力端子Ｇｏｕｔより、Ｎ段目のフリップフロップ回路
の出力ＳＲｏｕｔＮを出力する。
力端子ＩＮに、制御信号線３５２を介して、スタートパルスＳＳＰが入力され、次段以降
の入力端子ＩＮに前段のフリップフロップ回路３５１の出力信号端子ＳＯＵＴが接続され
ている。また、Ｎ段目（Ｎは自然数である。）のリセット端子ＲＥＳは、（Ｎ＋３）段目
のフリップフロップ回路の出力信号端子Ｓｏｕｔとリセット線３５７を介して接続されて
いる。Ｎ段目のフリップフロップ回路３５１のクロック端子ＣＬＫには、制御信号線３５
３を介して、第１のクロック信号ＣＬＫ１が入力されると仮定すると、（Ｎ＋１）段目の
フリップフロップ回路３５１のクロック端子ＣＬＫには、制御信号線３５４を介して、第
２のクロック信号ＣＬＫ２が入力される。また、（Ｎ＋２）段目のフリップフロップ回路
３５１のクロック端子ＣＬＫには、制御信号線３５５を介して、第３のクロック信号ＣＬ
Ｋ３が入力される。また、（Ｎ＋３）段目のフリップフロップ回路３５１のクロック端子
ＣＬＫには、制御信号線３５６を介して、第４のクロック信号ＣＬＫ４が入力される。そ
して、（Ｎ＋４）段目のフリップフロップ回路３５１のクロック端子ＣＬＫには、制御信
号線３５３を介して、第１のクロック信号ＣＬＫ１が入力される。また、Ｎ段目のフリッ
プフロップ回路３５１は、ゲート出力端子Ｇｏｕｔより、Ｎ段目のフリップフロップ回路
の出力ＳＲｏｕｔＮを出力する。
【0094】
なお、フリップフロップ回路３５１と、電源及び電源線との接続を図示していないが、
各フリップフロップ回路３５１には電源線を介して電源電位Ｖｄｄ及び電源電位ＧＮＤが
供給されている。
各フリップフロップ回路３５１には電源線を介して電源電位Ｖｄｄ及び電源電位ＧＮＤが
供給されている。
【0095】
なお、本明細書で説明する電源電位は、基準電位を０Ｖとした場合の、電位差に相当す
る。そのため、電源電位のことを電源電圧、または電源電圧のことを電源電位と呼ぶこと
もある。
る。そのため、電源電位のことを電源電圧、または電源電圧のことを電源電位と呼ぶこと
もある。
【0096】
なお、本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続され
ているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電
気的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在す
るとき、対象物を介してＡとＢとが概略同一ノードとなる場合を表すものとする。具体的
には、ＴＦＴのようなスイッチング素子を介してＡとＢとが接続され、該スイッチング素
子の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接
続され、該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない
程度となっている場合等、回路動作を考えた場合にＡとＢとを同一ノードとして捉えて差
し支えない状態である場合を表す。
ているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電
気的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在す
るとき、対象物を介してＡとＢとが概略同一ノードとなる場合を表すものとする。具体的
には、ＴＦＴのようなスイッチング素子を介してＡとＢとが接続され、該スイッチング素
子の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接
続され、該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない
程度となっている場合等、回路動作を考えた場合にＡとＢとを同一ノードとして捉えて差
し支えない状態である場合を表す。
【0097】
次に、図６に、図５で示したシフトレジスタ回路が有するフリップフロップ回路３５１
の一形態を示す。図６に示すフリップフロップ回路３５１は、論理回路部３６１と、スイ
ッチ部３６２と、を有する。論理回路部３６１は、ＴＦＴ３６３乃至ＴＦＴ３６８を有す
る。また、スイッチ部３６２は、ＴＦＴ３６９乃至ＴＦＴ３７２を有している。なお論理
回路部とは、外部より入力される信号に応じて後段の回路であるスイッチ部に出力する信
号を切り替えるための回路である。また、スイッチ部とは、外部及び制御回路部から入力
される信号に応じてスイッチとなるＴＦＴのオンまたはオフの切り替え、当該ＴＦＴのサ
イズ及び構造に応じた電流を出力するための回路である。
の一形態を示す。図６に示すフリップフロップ回路３５１は、論理回路部３６１と、スイ
ッチ部３６２と、を有する。論理回路部３６１は、ＴＦＴ３６３乃至ＴＦＴ３６８を有す
る。また、スイッチ部３６２は、ＴＦＴ３６９乃至ＴＦＴ３７２を有している。なお論理
回路部とは、外部より入力される信号に応じて後段の回路であるスイッチ部に出力する信
号を切り替えるための回路である。また、スイッチ部とは、外部及び制御回路部から入力
される信号に応じてスイッチとなるＴＦＴのオンまたはオフの切り替え、当該ＴＦＴのサ
イズ及び構造に応じた電流を出力するための回路である。
【0098】
フリップフロップ回路３５１において、入力端子ｉｎはＴＦＴ３６４のゲート端子、及
びＴＦＴ３６７のゲート端子に接続されている。リセット端子ＲＥＳは、ＴＦＴ３６３の
ゲート端子に接続されている。クロック端子ＣＬＫは、ＴＦＴ３６９の第１端子、及びＴ
ＦＴ３７１の第１端子に接続されている。電源電位Ｖｄｄが供給される電源線は、ＴＦＴ
３６４の第１端子、並びにＴＦＴ３６６のゲート端子及び第２端子に接続されている。電
源電位ＧＮＤが供給される電源線は、ＴＦＴ３６３の第２端子、ＴＦＴ３６５の第２端子
、ＴＦＴ３６７の第２端子、ＴＦＴ３６８の第２端子、ＴＦＴ３７０の第２端子、及びＴ
ＦＴ３７２の第２端子に接続されている。また、ＴＦＴ３６３の第１端子、ＴＦＴ３６４
の第２端子、ＴＦＴ３６５の第１端子、ＴＦＴ３６８のゲート端子、ＴＦＴ３６９のゲー
ト端子、及びＴＦＴ３７１のゲート端子は互いに接続されている。また、ＴＦＴ３６６の
第１端子は、ＴＦＴ３６５のゲート端子、ＴＦＴ３６７の第１端子、ＴＦＴ３６８の第１
端子、ＴＦＴ３７０のゲート端子、及びＴＦＴ３７２のゲート端子に接続されている。ま
た、ゲート出力端子Ｇｏｕｔは、ＴＦＴ３６９の第２端子、及びＴＦＴ３７０の第１端子
に接続されている。出力信号端子Ｓｏｕｔは、ＴＦＴ３７１の第２端子、及びＴＦＴ３７
２の第１端子に接続されている。
びＴＦＴ３６７のゲート端子に接続されている。リセット端子ＲＥＳは、ＴＦＴ３６３の
ゲート端子に接続されている。クロック端子ＣＬＫは、ＴＦＴ３６９の第１端子、及びＴ
ＦＴ３７１の第１端子に接続されている。電源電位Ｖｄｄが供給される電源線は、ＴＦＴ
３６４の第１端子、並びにＴＦＴ３６６のゲート端子及び第２端子に接続されている。電
源電位ＧＮＤが供給される電源線は、ＴＦＴ３６３の第２端子、ＴＦＴ３６５の第２端子
、ＴＦＴ３６７の第２端子、ＴＦＴ３６８の第２端子、ＴＦＴ３７０の第２端子、及びＴ
ＦＴ３７２の第２端子に接続されている。また、ＴＦＴ３６３の第１端子、ＴＦＴ３６４
の第２端子、ＴＦＴ３６５の第１端子、ＴＦＴ３６８のゲート端子、ＴＦＴ３６９のゲー
ト端子、及びＴＦＴ３７１のゲート端子は互いに接続されている。また、ＴＦＴ３６６の
第１端子は、ＴＦＴ３６５のゲート端子、ＴＦＴ３６７の第１端子、ＴＦＴ３６８の第１
端子、ＴＦＴ３７０のゲート端子、及びＴＦＴ３７２のゲート端子に接続されている。ま
た、ゲート出力端子Ｇｏｕｔは、ＴＦＴ３６９の第２端子、及びＴＦＴ３７０の第１端子
に接続されている。出力信号端子Ｓｏｕｔは、ＴＦＴ３７１の第２端子、及びＴＦＴ３７
２の第１端子に接続されている。
【0099】
なお、ここでは、ＴＦＴ３６３乃至ＴＦＴ３７２が、すべてＮ型ＴＦＴである場合につ
いての説明を行う。
いての説明を行う。
【0100】
なお、ＴＦＴは、ゲートと、ドレインと、ソースと、を含む少なくとも三つの端子を有
する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有し、ドレイン領
域とチャネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソース
とドレインは、ＴＦＴの構造や動作条件等によって入れ替わることがあるため、いずれが
ソースであり、いずれがドレインであるかを特定することが困難である。そこで、ソース
及びドレインとして機能する領域を、ソースもしくはドレインと呼ばず、例えば、それぞ
れを第１端子、第２端子と表記する。また、この場合に、ゲートとして機能する端子につ
いては、ゲート端子と表記する。
する素子であり、ドレイン領域とソース領域の間にチャネル形成領域を有し、ドレイン領
域とチャネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソース
とドレインは、ＴＦＴの構造や動作条件等によって入れ替わることがあるため、いずれが
ソースであり、いずれがドレインであるかを特定することが困難である。そこで、ソース
及びドレインとして機能する領域を、ソースもしくはドレインと呼ばず、例えば、それぞ
れを第１端子、第２端子と表記する。また、この場合に、ゲートとして機能する端子につ
いては、ゲート端子と表記する。
【0101】
【0102】
図７のフリップフロップ回路は、電源電位Ｖｄｄが供給される電源線３８１、リセット
線３８２、制御信号線３５３、制御信号線３５４、制御信号線３５５、制御信号線３５６
、制御信号線３８３、電源電位ＧＮＤが供給される電源線３８４、論理回路部３６１、及
びスイッチ部３６２を有する。論理回路部３６１は、ＴＦＴ３６３乃至ＴＦＴ３６８を有
する。また、スイッチ部３６２は、ＴＦＴ３６９乃至ＴＦＴ３７２を有している。また、
図７では、ゲート出力端子Ｇｏｕｔに接続される配線、出力信号端子Ｓｏｕｔに接続され
る配線についても示している。
線３８２、制御信号線３５３、制御信号線３５４、制御信号線３５５、制御信号線３５６
、制御信号線３８３、電源電位ＧＮＤが供給される電源線３８４、論理回路部３６１、及
びスイッチ部３６２を有する。論理回路部３６１は、ＴＦＴ３６３乃至ＴＦＴ３６８を有
する。また、スイッチ部３６２は、ＴＦＴ３６９乃至ＴＦＴ３７２を有している。また、
図７では、ゲート出力端子Ｇｏｕｔに接続される配線、出力信号端子Ｓｏｕｔに接続され
る配線についても示している。
【0103】
図７中では、半導体層３８５、第１の配線層３８６、第２の配線層３８７、第３の配線
層３８８、コンタクトホール３８９について示している。なお、第１の配線層３８６は、
ゲート電極を形成する層により形成し、第２の配線層３８７は、ＴＦＴのソース電極又は
ドレイン電極を形成する層により形成し、第３の配線層３８８は、画素部における画素電
極を形成する層により形成すればよい。ただし、これに限定されず、例えば第３の配線層
３８８を、画素電極を形成する層とは別の配線層として形成しても良い。
層３８８、コンタクトホール３８９について示している。なお、第１の配線層３８６は、
ゲート電極を形成する層により形成し、第２の配線層３８７は、ＴＦＴのソース電極又は
ドレイン電極を形成する層により形成し、第３の配線層３８８は、画素部における画素電
極を形成する層により形成すればよい。ただし、これに限定されず、例えば第３の配線層
３８８を、画素電極を形成する層とは別の配線層として形成しても良い。
【0104】
なお、図７中の各回路素子間の接続関係は、図６で説明した通りである。なお、図７で
は、第１のクロック信号が入力されるフリップフロップ回路について示しているため、制
御信号線３５４乃至制御信号線３５６との接続については図示されていない。
は、第１のクロック信号が入力されるフリップフロップ回路について示しているため、制
御信号線３５４乃至制御信号線３５６との接続については図示されていない。
【0105】
図７のフリップフロップ回路のレイアウト図において、論理回路部３６１が有するＴＦ
Ｔ３６６またはＴＦＴ３６７のしきい値電圧を制御することで、ＥＤＭＯＳ回路３７３を
構成することができる。代表的には、ＴＦＴ３６６をデプレッション型とし、ＴＦＴ３６
７をエンハンスメント型としたＥＤＭＯＳ回路３７３で構成し、スイッチ部３６２が有す
るＴＦＴ３６９乃至ＴＦＴ３７２をデュアルゲート型のＴＦＴ、またはデプレッション型
のＴＦＴとする。なお、図６において、ＥＤＭＯＳ回路３７３におけるＴＦＴ３６６とＴ
ＦＴ３６７は図２に示したＥＤＭＯＳ回路とは、デプレッション型のＴＦＴのゲート電極
の接続位置が異なっている。
Ｔ３６６またはＴＦＴ３６７のしきい値電圧を制御することで、ＥＤＭＯＳ回路３７３を
構成することができる。代表的には、ＴＦＴ３６６をデプレッション型とし、ＴＦＴ３６
７をエンハンスメント型としたＥＤＭＯＳ回路３７３で構成し、スイッチ部３６２が有す
るＴＦＴ３６９乃至ＴＦＴ３７２をデュアルゲート型のＴＦＴ、またはデプレッション型
のＴＦＴとする。なお、図６において、ＥＤＭＯＳ回路３７３におけるＴＦＴ３６６とＴ
ＦＴ３６７は図２に示したＥＤＭＯＳ回路とは、デプレッション型のＴＦＴのゲート電極
の接続位置が異なっている。
【0106】
ＴＦＴ３６６またはＴＦＴ３６７をデュアルゲート型のＴＦＴで形成し、バックゲート
電極の電位を制御することで、デプレッション型のＴＦＴ、或いはエンハンスメント型の
ＴＦＴとすることができる。
電極の電位を制御することで、デプレッション型のＴＦＴ、或いはエンハンスメント型の
ＴＦＴとすることができる。
【0107】
図７では、ＴＦＴ３６６のしきい値電圧を制御するためのバックゲート電極と同電位の制
御信号線３９０を別途設けて、デプレッション型としている。ＴＦＴ３６６はデュアルゲ
ート型のＴＦＴであり、バックゲート電極の電位は、ゲート電極に印加される電源電位Ｖ
ｄｄが供給される電源線３８１とは異なる電位である。
御信号線３９０を別途設けて、デプレッション型としている。ＴＦＴ３６６はデュアルゲ
ート型のＴＦＴであり、バックゲート電極の電位は、ゲート電極に印加される電源電位Ｖ
ｄｄが供給される電源線３８１とは異なる電位である。
【0108】
図７においては、ＴＦＴ３６９～３７２は、デュアルゲート型のＴＦＴであり、バックゲ
ート電極とゲート電極が同電位である例であり、バックゲート電極の電位は、ゲート電極
に印加される電源電位Ｖｄｄが供給される電源線と同じ電位である。
ート電極とゲート電極が同電位である例であり、バックゲート電極の電位は、ゲート電極
に印加される電源電位Ｖｄｄが供給される電源線と同じ電位である。
【0109】
このようにして、表示装置の画素部および駆動回路に配置するＴＦＴを酸化物半導体層
を用いたｎチャネル型ＴＦＴのみで形成することができる。
を用いたｎチャネル型ＴＦＴのみで形成することができる。
【0110】
また、論理回路部３６１におけるＴＦＴ３６６は電源電位Ｖｄｄに応じて電流を流すた
めのＴＦＴであり、ＴＦＴ３６６をデュアルゲート型ＴＦＴまたはデプレッション型のＴ
ＦＴとして、流れる電流を大きくすることにより、性能を低下させることなく、ＴＦＴの
小型化を図ることができる。
めのＴＦＴであり、ＴＦＴ３６６をデュアルゲート型ＴＦＴまたはデプレッション型のＴ
ＦＴとして、流れる電流を大きくすることにより、性能を低下させることなく、ＴＦＴの
小型化を図ることができる。
【0111】
また、スイッチ部３６２を構成するＴＦＴにおいて、ＴＦＴを流れる電流量を大きくし
、且つオンとオフの切り替えを高速に行うことができるため、性能を低下させることなく
ＴＦＴが占める面積を縮小することができる。従って、該ＴＦＴにより構成される回路が
占める面積を縮小することもできる。なお、スイッチ部３６２におけるＴＦＴ３６９乃至
ＴＦＴ３７２は、図示するように半導体層３８５を第１の配線層３８６及び第３の配線層
３８８で挟むようにレイアウトして、デュアルゲート型ＴＦＴを形成すればよい。
、且つオンとオフの切り替えを高速に行うことができるため、性能を低下させることなく
ＴＦＴが占める面積を縮小することができる。従って、該ＴＦＴにより構成される回路が
占める面積を縮小することもできる。なお、スイッチ部３６２におけるＴＦＴ３６９乃至
ＴＦＴ３７２は、図示するように半導体層３８５を第１の配線層３８６及び第３の配線層
３８８で挟むようにレイアウトして、デュアルゲート型ＴＦＴを形成すればよい。
【0112】
また、図７では、デュアルゲート型ＴＦＴが、半導体層３８５を第１の配線層３８６と
、コンタクトホール３８９により第１の配線層３８６に接続されて同電位となった第３の
配線層３８８と、により挟まれて構成される例を示したが、この構成に限定されない。例
えば、第３の配線層３８８に対して、別途制御信号線を設け、第３の配線層３８８の電位
を第１の配線層３８６から独立して制御する構成としてもよい。
、コンタクトホール３８９により第１の配線層３８６に接続されて同電位となった第３の
配線層３８８と、により挟まれて構成される例を示したが、この構成に限定されない。例
えば、第３の配線層３８８に対して、別途制御信号線を設け、第３の配線層３８８の電位
を第１の配線層３８６から独立して制御する構成としてもよい。
【0113】
なお、図７に示すフリップフロップ回路のレイアウト図において、ＴＦＴ３６３乃至Ｔ
ＦＴ３７２のチャネル形成領域の形状をＵ字型（コの字型又は馬蹄型）にしてもよい。ま
た、図７中では、各ＴＦＴのサイズを等しくしているが、後段の負荷の大きさに応じて出
力信号端子Ｓｏｕｔまたはゲート出力端子Ｇｏｕｔに接続される各ＴＦＴの大きさを適宜
変更しても良い。
ＦＴ３７２のチャネル形成領域の形状をＵ字型（コの字型又は馬蹄型）にしてもよい。ま
た、図７中では、各ＴＦＴのサイズを等しくしているが、後段の負荷の大きさに応じて出
力信号端子Ｓｏｕｔまたはゲート出力端子Ｇｏｕｔに接続される各ＴＦＴの大きさを適宜
変更しても良い。
【0114】
次に、図８に示すタイミングチャートを用いて、図５に示すシフトレジスタ回路の動作
について説明する。図８は、図５に示した制御信号線３５２乃至制御信号線３５６にそれ
ぞれ供給されるスタートパルスＳＳＰ、第１のクロック信号ＣＬＫ１乃至第４のクロック
信号ＣＬＫ４、及び１段目乃至５段目のフリップフロップ回路の出力信号端子Ｓｏｕｔか
ら出力されるＳｏｕｔ１乃至Ｓｏｕｔ５について示している。なお、図８の説明では、図
６及び図７において各素子に付した符号を用いる。
について説明する。図８は、図５に示した制御信号線３５２乃至制御信号線３５６にそれ
ぞれ供給されるスタートパルスＳＳＰ、第１のクロック信号ＣＬＫ１乃至第４のクロック
信号ＣＬＫ４、及び１段目乃至５段目のフリップフロップ回路の出力信号端子Ｓｏｕｔか
ら出力されるＳｏｕｔ１乃至Ｓｏｕｔ５について示している。なお、図８の説明では、図
６及び図７において各素子に付した符号を用いる。
【0115】
なお、図８は、フリップフロップ回路が有するＴＦＴのそれぞれが、Ｎ型ＴＦＴの場合
のタイミングチャートである。また第１のクロック信号ＣＬＫ１及至第４のクロック信号
ＣＬＫ４は図示するように１／４波長（点線にて区分けした一区間）ずつシフトした構成
となっている。
のタイミングチャートである。また第１のクロック信号ＣＬＫ１及至第４のクロック信号
ＣＬＫ４は図示するように１／４波長（点線にて区分けした一区間）ずつシフトした構成
となっている。
【0116】
まず、期間Ｔ１において、１段目のフリップフロップ回路には、スタートパルスＳＳＰ
がＨレベルで入力され、論理回路部３６１はスイッチ部のＴＦＴ３６９及びＴＦＴ３７１
をオンし、ＴＦＴ３７０及びＴＦＴ３７２をオフにする。このとき、第１のクロック信号
ＣＬＫ１はＬレベルであるため、Ｓｏｕｔ１はＬレベルである。
がＨレベルで入力され、論理回路部３６１はスイッチ部のＴＦＴ３６９及びＴＦＴ３７１
をオンし、ＴＦＴ３７０及びＴＦＴ３７２をオフにする。このとき、第１のクロック信号
ＣＬＫ１はＬレベルであるため、Ｓｏｕｔ１はＬレベルである。
【0117】
なお、期間Ｔ１において、２段目以降のフリップフロップ回路には、ＩＮ端子に信号が
入力されないため、動作することなくＬレベルを出力している。なお、初期状態では、シ
フトレジスタ回路の各フリップフロップ回路は、Ｌレベルを出力するものとして説明を行
う。
入力されないため、動作することなくＬレベルを出力している。なお、初期状態では、シ
フトレジスタ回路の各フリップフロップ回路は、Ｌレベルを出力するものとして説明を行
う。
【0118】
次に、期間Ｔ２において、１段目のフリップフロップ回路では、期間Ｔ１と同様に、論
理回路部３６１がスイッチ部３６２の制御を行う。期間Ｔ２では、第１のクロック信号Ｃ
ＬＫ１はＨレベルとなるため、Ｓｏｕｔ１はＨレベルとなる。また、期間Ｔ２では、２段
目のフリップフロップ回路には、Ｓｏｕｔ１がＨレベルでＩＮ端子に入力され、論理回路
部３６１がスイッチ部のＴＦＴ３６９及びＴＦＴ３７１をオンし、ＴＦＴ３７０及びＴＦ
Ｔ３７２をオフする。このとき、第２のクロック信号ＣＬＫ２はＬレベルであるため、Ｓ
ｏｕｔ２はＬレベルである。
理回路部３６１がスイッチ部３６２の制御を行う。期間Ｔ２では、第１のクロック信号Ｃ
ＬＫ１はＨレベルとなるため、Ｓｏｕｔ１はＨレベルとなる。また、期間Ｔ２では、２段
目のフリップフロップ回路には、Ｓｏｕｔ１がＨレベルでＩＮ端子に入力され、論理回路
部３６１がスイッチ部のＴＦＴ３６９及びＴＦＴ３７１をオンし、ＴＦＴ３７０及びＴＦ
Ｔ３７２をオフする。このとき、第２のクロック信号ＣＬＫ２はＬレベルであるため、Ｓ
ｏｕｔ２はＬレベルである。
【0119】
なお、期間Ｔ２において、３段目以降のフリップフロップ回路には、ＩＮ端子に信号が
入力されないため、動作することなくＬレベルを出力している。
入力されないため、動作することなくＬレベルを出力している。
【0120】
次に、期間Ｔ３において、１段目のフリップフロップ回路では、期間Ｔ２の状態を保持
するように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ３では
、第１のクロック信号ＣＬＫ１はＨレベルであり、Ｓｏｕｔ１はＨレベルとなる。また、
期間Ｔ３において、２段目のフリップフロップ回路では、期間Ｔ２と同様に、論理回路部
３６１がスイッチ部３６２の制御を行う。期間Ｔ３では、第２のクロック信号ＣＬＫ２は
Ｈレベルであるため、Ｓｏｕｔ２はＨレベルである。また、期間Ｔ３の３段目のフリップ
フロップ回路には、Ｓｏｕｔ２がＨレベルでＩＮ端子に入力され、論理回路部３６１がス
イッチ部のＴＦＴ３６９及び３７１をオンし、ＴＦＴ３７０及び３７２をオフにする。こ
のとき、第３のクロック信号ＣＬＫ３はＬレベルであるため、Ｓｏｕｔ３はＬレベルであ
る。
するように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ３では
、第１のクロック信号ＣＬＫ１はＨレベルであり、Ｓｏｕｔ１はＨレベルとなる。また、
期間Ｔ３において、２段目のフリップフロップ回路では、期間Ｔ２と同様に、論理回路部
３６１がスイッチ部３６２の制御を行う。期間Ｔ３では、第２のクロック信号ＣＬＫ２は
Ｈレベルであるため、Ｓｏｕｔ２はＨレベルである。また、期間Ｔ３の３段目のフリップ
フロップ回路には、Ｓｏｕｔ２がＨレベルでＩＮ端子に入力され、論理回路部３６１がス
イッチ部のＴＦＴ３６９及び３７１をオンし、ＴＦＴ３７０及び３７２をオフにする。こ
のとき、第３のクロック信号ＣＬＫ３はＬレベルであるため、Ｓｏｕｔ３はＬレベルであ
る。
【0121】
なお、期間Ｔ３において、４段目以降のフリップフロップ回路には、ＩＮ端子に信号が
入力されないため、動作することなくＬレベルを出力している。
入力されないため、動作することなくＬレベルを出力している。
【0122】
次に、期間Ｔ４において、１段目のフリップフロップ回路では、期間Ｔ３の状態を保持
するように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ４にお
いて、第１のクロック信号ＣＬＫ１はＬレベルであり、Ｓｏｕｔ１はＬレベルとなる。ま
た、期間Ｔ４において、２段目のフリップフロップ回路では、期間Ｔ３の状態を保持する
ように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ４において
、第２のクロック信号ＣＬＫ２はＨレベルであり、Ｓｏｕｔ２はＨレベルとなる。また、
期間Ｔ４において、３段目のフリップフロップ回路では、期間Ｔ３と同様に、論理回路部
３６１がスイッチ部３６２の制御を行う。期間Ｔ４では、第３のクロック信号ＣＬＫ３は
Ｈレベルであるため、Ｓｏｕｔ３はＨレベルである。また、期間Ｔ４の４段目のフリップ
フロップ回路には、Ｓｏｕｔ３がＨレベルでＩＮ端子に入力され、論理回路部３６１がス
イッチ部３６２のＴＦＴ３６９及びＴＦＴ３７１をオンし、ＴＦＴ３７０及びＴＦＴ３７
２をオフにする。このとき、第４のクロック信号ＣＬＫ４はＬレベルであるため、Ｓｏｕ
ｔ４はＬレベルである。
するように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ４にお
いて、第１のクロック信号ＣＬＫ１はＬレベルであり、Ｓｏｕｔ１はＬレベルとなる。ま
た、期間Ｔ４において、２段目のフリップフロップ回路では、期間Ｔ３の状態を保持する
ように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ４において
、第２のクロック信号ＣＬＫ２はＨレベルであり、Ｓｏｕｔ２はＨレベルとなる。また、
期間Ｔ４において、３段目のフリップフロップ回路では、期間Ｔ３と同様に、論理回路部
３６１がスイッチ部３６２の制御を行う。期間Ｔ４では、第３のクロック信号ＣＬＫ３は
Ｈレベルであるため、Ｓｏｕｔ３はＨレベルである。また、期間Ｔ４の４段目のフリップ
フロップ回路には、Ｓｏｕｔ３がＨレベルでＩＮ端子に入力され、論理回路部３６１がス
イッチ部３６２のＴＦＴ３６９及びＴＦＴ３７１をオンし、ＴＦＴ３７０及びＴＦＴ３７
２をオフにする。このとき、第４のクロック信号ＣＬＫ４はＬレベルであるため、Ｓｏｕ
ｔ４はＬレベルである。
【0123】
なお、期間Ｔ４において、５段目以降のフリップフロップ回路には、ＩＮ端子に信号が
入力されないため、動作することなくＬレベルを出力している。
入力されないため、動作することなくＬレベルを出力している。
【0124】
次に、期間Ｔ５において、２段目のフリップフロップ回路では、期間Ｔ３の状態を保持
するように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ５にお
いて、第２のクロック信号ＣＬＫ２はＬレベルであり、Ｓｏｕｔ２はＬレベルとなる。ま
た、期間Ｔ５において、３段目のフリップフロップ回路では、期間Ｔ４の状態を保持する
ように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ５において
、第３のクロック信号ＣＬＫ３はＨレベルであり、Ｓｏｕｔ３はＨレベルとなる。また、
期間Ｔ５において４段目のフリップフロップ回路には、期間Ｔ４と同様に、論理回路部３
６１がスイッチ部３６２の制御を行う。期間Ｔ５では、第４のクロック信号ＣＬＫ４はＨ
レベルであるため、Ｓｏｕｔ４はＨレベルである。また、５段目以降のフリップフロップ
回路は、１段目乃至４段目のフリップフロップ回路と同様の配線関係であり、入力される
信号のタイミングも同様であるため、説明は省略する。
するように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ５にお
いて、第２のクロック信号ＣＬＫ２はＬレベルであり、Ｓｏｕｔ２はＬレベルとなる。ま
た、期間Ｔ５において、３段目のフリップフロップ回路では、期間Ｔ４の状態を保持する
ように論理回路部３６１がスイッチ部３６２の制御を行う。そのため、期間Ｔ５において
、第３のクロック信号ＣＬＫ３はＨレベルであり、Ｓｏｕｔ３はＨレベルとなる。また、
期間Ｔ５において４段目のフリップフロップ回路には、期間Ｔ４と同様に、論理回路部３
６１がスイッチ部３６２の制御を行う。期間Ｔ５では、第４のクロック信号ＣＬＫ４はＨ
レベルであるため、Ｓｏｕｔ４はＨレベルである。また、５段目以降のフリップフロップ
回路は、１段目乃至４段目のフリップフロップ回路と同様の配線関係であり、入力される
信号のタイミングも同様であるため、説明は省略する。
【0125】
図５のシフトレジスタ回路で示したように、Ｓｏｕｔ４は１段目のフリップフロップ回
路のリセット信号を兼ねる。期間Ｔ５では、Ｓｏｕｔ４がＨレベルとなり、この信号が１
段目のフリップフロップ回路のリセット端子ＲＥＳに入力される。リセット信号が入力さ
れることにより、スイッチ部３６２のＴＦＴ３６９及びＴＦＴ３７１をオフし、ＴＦＴ３
７０及びＴＦＴ３７２をオンする。そして、１段目のフリップフロップ回路のＳｏｕｔ１
は、次のスタートパルスＳＳＰが入力されるまで、Ｌレベルを出力することになる。
路のリセット信号を兼ねる。期間Ｔ５では、Ｓｏｕｔ４がＨレベルとなり、この信号が１
段目のフリップフロップ回路のリセット端子ＲＥＳに入力される。リセット信号が入力さ
れることにより、スイッチ部３６２のＴＦＴ３６９及びＴＦＴ３７１をオフし、ＴＦＴ３
７０及びＴＦＴ３７２をオンする。そして、１段目のフリップフロップ回路のＳｏｕｔ１
は、次のスタートパルスＳＳＰが入力されるまで、Ｌレベルを出力することになる。
【0126】
以上説明した動作により、２段目以降のフリップフロップ回路でも、後段のフリップフ
ロップ回路から出力されるリセット信号に基づいて論理回路部のリセットが行われ、Ｓｏ
ｕｔ１乃至Ｓｏｕｔ５に示すように、クロック信号の１／４波長分シフトした波形の信号
を出力するシフトレジスタ回路とすることができる。
ロップ回路から出力されるリセット信号に基づいて論理回路部のリセットが行われ、Ｓｏ
ｕｔ１乃至Ｓｏｕｔ５に示すように、クロック信号の１／４波長分シフトした波形の信号
を出力するシフトレジスタ回路とすることができる。
【0127】
また、フリップフロップ回路として、論理回路部にエンハンスメント型とデプレッショ
ン型を組み合わせたＥＤＭＯＳのＴＦＴ、スイッチ部にデュアルゲート型のＴＦＴを具備
する構成とすることにより、論理回路部３６１を構成するＴＦＴを流れる電流量を大きく
することができ、性能を低下させることなく、ＴＦＴが占める面積、更には該ＴＦＴによ
り構成される回路が占める面積を縮小することができる。また、スイッチ部３６２を構成
するＴＦＴにおいては、ＴＦＴを流れる電流量を大きくし、オンとオフの切り替えを高速
に行うことができるため、性能を低下させることなくＴＦＴが占める面積、更には該ＴＦ
Ｔにより構成される回路が占める面積を縮小することができる。従って、表示装置の狭額
縁化、小型化、高性能化を図ることができる。
ン型を組み合わせたＥＤＭＯＳのＴＦＴ、スイッチ部にデュアルゲート型のＴＦＴを具備
する構成とすることにより、論理回路部３６１を構成するＴＦＴを流れる電流量を大きく
することができ、性能を低下させることなく、ＴＦＴが占める面積、更には該ＴＦＴによ
り構成される回路が占める面積を縮小することができる。また、スイッチ部３６２を構成
するＴＦＴにおいては、ＴＦＴを流れる電流量を大きくし、オンとオフの切り替えを高速
に行うことができるため、性能を低下させることなくＴＦＴが占める面積、更には該ＴＦ
Ｔにより構成される回路が占める面積を縮小することができる。従って、表示装置の狭額
縁化、小型化、高性能化を図ることができる。
【0128】
また、図３に示す信号線駆動回路に、ラッチ回路、レベルシフタ回路等を設けることが
できる。信号線駆動回路から画素部に信号を送る最終段にバッファ部を設け、増幅した信
号を信号線駆動回路から画素部に送る。このため、バッファ部に、オン電流が大きいＴＦ
Ｔ、代表的にはデュアルゲート型のＴＦＴまたはデプレッション型のＴＦＴを設けること
で、ＴＦＴの面積を縮小することが可能であり、信号線駆動回路が占める面積を縮小する
ことができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。な
お、信号線駆動回路の一部であるシフトレジスタは、高速な動作を必要とされるため、Ｉ
Ｃ等を用いて表示装置に実装することが好ましい。
できる。信号線駆動回路から画素部に信号を送る最終段にバッファ部を設け、増幅した信
号を信号線駆動回路から画素部に送る。このため、バッファ部に、オン電流が大きいＴＦ
Ｔ、代表的にはデュアルゲート型のＴＦＴまたはデプレッション型のＴＦＴを設けること
で、ＴＦＴの面積を縮小することが可能であり、信号線駆動回路が占める面積を縮小する
ことができる。従って、表示装置の狭額縁化、小型化、高性能化を図ることができる。な
お、信号線駆動回路の一部であるシフトレジスタは、高速な動作を必要とされるため、Ｉ
Ｃ等を用いて表示装置に実装することが好ましい。
【0129】
また、本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることがで
きる。
きる。
【0130】
【0131】
図９（Ａ）において、透光性を有する基板１００にはバリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどのガラス基板を用いることができる。
ノホウケイ酸ガラスなどのガラス基板を用いることができる。
【0132】
次いで、導電層を基板１００全面に形成した後、第１のフォトリソグラフィー工程を行い
、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲー
ト電極層１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１）を形成する
。このとき少なくともゲート電極層１０１の端部にテーパー形状が形成されるようにエッ
チングする。この段階での断面図を図９（Ａ）に示した。なお、この段階での上面図が図
１１に相当する。図１１において、後に形成される酸化膜半導体膜、チャネル保護層、ソ
ース電極及びドレイン電極、コンタクトホール、画素電極は破線で示されている。なお、
レジストマスクの形成にスピンコート法を用いる場合、レジスト膜の均一性の向上のため
、大量のレジスト材料や、大量の現像液が使用され、余分な材料の消費量が多い。特に基
板が大型化すると、スピンコート法を用いる成膜方法では、大型の基板を回転させる機構
が大規模となる点、材料液のロスおよび廃液量が多い点で大量生産上、不利である。また
、矩形の基板をスピンコートさせると回転軸を中心とする円形のムラが塗布膜に生じやす
い。そこで、インクジェット法などの液滴吐出法やスクリーン印刷法などを用いて選択的
にレジスト材料膜を形成し、露光を行ってレジストマスクを形成することが好ましい。選
択的にレジスト材料膜を形成することによって、レジスト材料の使用量の削減が図れるた
め大幅なコストダウンが実現でき、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５
０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板にも対応できる。
、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（ゲー
ト電極層１０１を含むゲート配線、容量配線１０８、及び第１の端子１２１）を形成する
。このとき少なくともゲート電極層１０１の端部にテーパー形状が形成されるようにエッ
チングする。この段階での断面図を図９（Ａ）に示した。なお、この段階での上面図が図
１１に相当する。図１１において、後に形成される酸化膜半導体膜、チャネル保護層、ソ
ース電極及びドレイン電極、コンタクトホール、画素電極は破線で示されている。なお、
レジストマスクの形成にスピンコート法を用いる場合、レジスト膜の均一性の向上のため
、大量のレジスト材料や、大量の現像液が使用され、余分な材料の消費量が多い。特に基
板が大型化すると、スピンコート法を用いる成膜方法では、大型の基板を回転させる機構
が大規模となる点、材料液のロスおよび廃液量が多い点で大量生産上、不利である。また
、矩形の基板をスピンコートさせると回転軸を中心とする円形のムラが塗布膜に生じやす
い。そこで、インクジェット法などの液滴吐出法やスクリーン印刷法などを用いて選択的
にレジスト材料膜を形成し、露光を行ってレジストマスクを形成することが好ましい。選
択的にレジスト材料膜を形成することによって、レジスト材料の使用量の削減が図れるた
め大幅なコストダウンが実現でき、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５
０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板にも対応できる。
【0133】
ゲート電極層１０１を含むゲート配線と容量配線１０８、端子部の第１の端子１２１は、
アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ
）から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わ
せた合金膜、または上述した元素を成分とする窒化物で形成する。中でもアルミニウム（
Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ましいが、Ａｌ単体では
耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて
形成する。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステ
ン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、スカンジウム（Ｓ
ｃ）から選ばれた元素を用いる。
アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ
）から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わ
せた合金膜、または上述した元素を成分とする窒化物で形成する。中でもアルミニウム（
Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ましいが、Ａｌ単体では
耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わせて
形成する。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステ
ン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、スカンジウム（Ｓ
ｃ）から選ばれた元素を用いる。
【0134】
次いで、ゲート電極層１０１上にゲート絶縁層１０２を全面に成膜する。ゲート絶縁層１
０２はスパッタ法などを用い、膜厚を５０～２５０ｎｍとする。
０２はスパッタ法などを用い、膜厚を５０～２５０ｎｍとする。
【0135】
例えば、ゲート絶縁層１０２としてスパッタ法により酸化シリコン膜を用い、１００ｎｍ
の厚さで形成する。勿論、ゲート絶縁層１０２はこのような酸化シリコン膜に限定される
ものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化タンタル
膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても
良い。
の厚さで形成する。勿論、ゲート絶縁層１０２はこのような酸化シリコン膜に限定される
ものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化タンタル
膜などの他の絶縁膜を用い、これらの材料から成る単層または積層構造として形成しても
良い。
【0136】
なお、酸化物半導体膜を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆
スパッタを行い、ゲート絶縁層の表面に付着しているゴミを除去することが好ましい。な
お、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気
に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ
２、ＣＦ４などを加えた雰囲気で行ってもよい。
スパッタを行い、ゲート絶縁層の表面に付着しているゴミを除去することが好ましい。な
お、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気
に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ
２、ＣＦ４などを加えた雰囲気で行ってもよい。
【0137】
次に、ゲート絶縁層１０２上に、第１の酸化物半導体膜（本実施の形態では第１のＩｎ－
Ｇａ－Ｚｎ－Ｏ系非単結晶膜）を成膜する。プラズマ処理後、大気に曝すことなく第１の
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を成膜することは、ゲート絶縁層と半導体膜の界面に
ゴミや水分を付着させない点で有用である。ここでは、直径８インチのＩｎ、Ｇａ、及び
Ｚｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を
用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電
源０．５ｋＷ、アルゴン又は酸素雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を
用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。第１のＩｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜の膜厚は、５ｎｍ～２００ｎｍとする。本実施の形態では第１のＩ
ｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の膜厚は、１００ｎｍとする。
Ｇａ－Ｚｎ－Ｏ系非単結晶膜）を成膜する。プラズマ処理後、大気に曝すことなく第１の
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を成膜することは、ゲート絶縁層と半導体膜の界面に
ゴミや水分を付着させない点で有用である。ここでは、直径８インチのＩｎ、Ｇａ、及び
Ｚｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を
用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電
源０．５ｋＷ、アルゴン又は酸素雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を
用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。第１のＩｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜の膜厚は、５ｎｍ～２００ｎｍとする。本実施の形態では第１のＩ
ｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の膜厚は、１００ｎｍとする。
【0138】
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
【0139】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
【0140】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
【0141】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
【0142】
次に第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜のチャネル形成領域と重畳する領域にチャ
ネル保護層１３３を形成する。チャネル保護層１３３も第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非
単結晶膜と大気に触れさせずに連続成膜することによって形成してもよい。積層する薄膜
を大気に曝さずに連続的に成膜すると生産性が向上する。
ネル保護層１３３を形成する。チャネル保護層１３３も第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非
単結晶膜と大気に触れさせずに連続成膜することによって形成してもよい。積層する薄膜
を大気に曝さずに連続的に成膜すると生産性が向上する。
【0143】
チャネル保護層１３３としては、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸
化珪素など）を用いることができる。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法な
どの気相成長法やスパッタリング法を用いることができる。チャネル保護層１３３は成膜
後にエッチングにより形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し
、フォトリソグラフィーによるマスクを用いてエッチング加工することでチャネル保護層
１３３を形成する。チャネル保護層１３３をエッチング加工する際、第１のＩｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜がエッチングストッパーとして機能するため、ゲート絶縁膜の膜減
りを防止することができる。
化珪素など）を用いることができる。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法な
どの気相成長法やスパッタリング法を用いることができる。チャネル保護層１３３は成膜
後にエッチングにより形状を加工する。ここでは、スパッタ法により酸化珪素膜を形成し
、フォトリソグラフィーによるマスクを用いてエッチング加工することでチャネル保護層
１３３を形成する。チャネル保護層１３３をエッチング加工する際、第１のＩｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜がエッチングストッパーとして機能するため、ゲート絶縁膜の膜減
りを防止することができる。
【0144】
次いで、第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜及びチャネル保護層１３３上に、第２
の酸化物半導体膜（本実施の形態では第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜）をスパ
ッタ法で成膜する。ここでは、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたター
ゲットを用い、成膜条件は、圧力を０．４Ｐａとし、電力を５００Ｗとし、成膜温度を室
温とし、アルゴンガス流量４０ｓｃｃｍを導入してスパッタ成膜を行う。Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを意図的に用いているにも関わらず、成
膜直後で大きさ１ｎｍ～１０ｎｍの結晶粒を含むＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜が形
成されることがある。なお、ターゲットの成分比、成膜圧力（０．１Ｐａ～２．０Ｐａ）
、電力（２５０Ｗ～３０００Ｗ：８インチφ）、温度（室温～１００℃）、反応性スパッ
タの成膜条件などを適宜調節することで結晶粒の有無や、結晶粒の密度や、直径サイズは
、１ｎｍ～１０ｎｍの範囲で調節されうると言える。第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単
結晶膜の膜厚は、５ｎｍ～２０ｎｍとする。勿論、膜中に結晶粒が含まれる場合、含まれ
る結晶粒のサイズが膜厚を超える大きさとならない。本実施の形態では第２のＩｎ－Ｇａ
－Ｚｎ－Ｏ系非単結晶膜の膜厚は、５ｎｍとする。
の酸化物半導体膜（本実施の形態では第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜）をスパ
ッタ法で成膜する。ここでは、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたター
ゲットを用い、成膜条件は、圧力を０．４Ｐａとし、電力を５００Ｗとし、成膜温度を室
温とし、アルゴンガス流量４０ｓｃｃｍを導入してスパッタ成膜を行う。Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを意図的に用いているにも関わらず、成
膜直後で大きさ１ｎｍ～１０ｎｍの結晶粒を含むＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜が形
成されることがある。なお、ターゲットの成分比、成膜圧力（０．１Ｐａ～２．０Ｐａ）
、電力（２５０Ｗ～３０００Ｗ：８インチφ）、温度（室温～１００℃）、反応性スパッ
タの成膜条件などを適宜調節することで結晶粒の有無や、結晶粒の密度や、直径サイズは
、１ｎｍ～１０ｎｍの範囲で調節されうると言える。第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単
結晶膜の膜厚は、５ｎｍ～２０ｎｍとする。勿論、膜中に結晶粒が含まれる場合、含まれ
る結晶粒のサイズが膜厚を超える大きさとならない。本実施の形態では第２のＩｎ－Ｇａ
－Ｚｎ－Ｏ系非単結晶膜の膜厚は、５ｎｍとする。
【0145】
第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜は、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜
の成膜条件と異ならせる。例えば、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜条件
における酸素ガス流量とアルゴンガス流量の比よりも第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単
結晶膜の成膜条件における酸素ガス流量の占める比率が多い条件とする。具体的には、第
２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜条件は、希ガス（アルゴン、又はヘリウム
など）雰囲気下（または酸素ガス１０％以下、アルゴンガス９０％以上）とし、第１のＩ
ｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜条件は、酸素雰囲気下（又は酸素ガス流量をアル
ゴンガス流量よりも大きくする）とする。
の成膜条件と異ならせる。例えば、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜条件
における酸素ガス流量とアルゴンガス流量の比よりも第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単
結晶膜の成膜条件における酸素ガス流量の占める比率が多い条件とする。具体的には、第
２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜条件は、希ガス（アルゴン、又はヘリウム
など）雰囲気下（または酸素ガス１０％以下、アルゴンガス９０％以上）とし、第１のＩ
ｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜条件は、酸素雰囲気下（又は酸素ガス流量をアル
ゴンガス流量よりも大きくする）とする。
【0146】
第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜は、先に逆スパッタを行ったチャンバー
と同一チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャン
バーで成膜してもよい。
と同一チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャン
バーで成膜してもよい。
【0147】
次に、第３のフォトリソグラフィー工程を行い、レジストマスクを形成し、第１のＩｎ－
Ｇａ－Ｚｎ－Ｏ系非単結晶膜及び第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜をエッチング
する。ここではＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチングにより、不要
な部分を除去して第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である酸化物半導体膜１０９
、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である酸化物半導体膜１１１を形成する。な
お、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いて
もよい。この段階での上面図を図９（Ｂ）に示した。なお、この段階での上面図が図１２
に相当する。図１２において、後に形成されるソース電極及びドレイン電極、コンタクト
ホール、画素電極は破線で示されている。
Ｇａ－Ｚｎ－Ｏ系非単結晶膜及び第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜をエッチング
する。ここではＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチングにより、不要
な部分を除去して第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である酸化物半導体膜１０９
、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である酸化物半導体膜１１１を形成する。な
お、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用いて
もよい。この段階での上面図を図９（Ｂ）に示した。なお、この段階での上面図が図１２
に相当する。図１２において、後に形成されるソース電極及びドレイン電極、コンタクト
ホール、画素電極は破線で示されている。
【0148】
次いで、第４のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチング
によりゲート絶縁層１０２の不要な部分を除去してゲート電極層と同じ材料の配線や電極
層に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と
直接接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層
或いはドレイン電極層と直接接する薄膜トランジスタや、端子部のゲート配線と電気的に
接続する端子を形成する場合にコンタクトホールを形成する。
によりゲート絶縁層１０２の不要な部分を除去してゲート電極層と同じ材料の配線や電極
層に達するコンタクトホールを形成する。このコンタクトホールは後に形成する導電膜と
直接接続するために設ける。例えば、駆動回路部において、ゲート電極層とソース電極層
或いはドレイン電極層と直接接する薄膜トランジスタや、端子部のゲート配線と電気的に
接続する端子を形成する場合にコンタクトホールを形成する。
【0149】
次に、酸化物半導体膜１０９及び酸化物半導体膜１１１上に金属材料からなる導電膜１３
２をスパッタ法や真空蒸着法で形成する。この段階での上面図を図９（Ｃ）に示した。
２をスパッタ法や真空蒸着法で形成する。この段階での上面図を図９（Ｃ）に示した。
【0150】
導電膜１３２の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、ま
たは上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられ
る。また、２００℃～６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導
電膜に持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題
点があるので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導電
性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン
（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素
、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または
上述した元素を成分とする窒化物で形成する。
たは上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられ
る。また、２００℃～６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導
電膜に持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題
点があるので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導電
性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン
（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素
、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、または
上述した元素を成分とする窒化物で形成する。
【0151】
ここでは、導電膜１３２としてチタン膜の単層構造とする。また、導電膜１３２は、２層
構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜１３２
としてＴｉ膜と、そのＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ－Ｎｄ）膜を積層
し、さらにその上にＴｉ膜を成膜する３層構造としてもよい。導電膜１３２は、シリコン
を含むアルミニウム膜の単層構造としてもよい。
構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜１３２
としてＴｉ膜と、そのＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ－Ｎｄ）膜を積層
し、さらにその上にＴｉ膜を成膜する３層構造としてもよい。導電膜１３２は、シリコン
を含むアルミニウム膜の単層構造としてもよい。
【0152】
次に、第５のフォトリソグラフィー工程を行い、レジストマスク１３１を形成し、エッチ
ングにより不要な部分を除去して第１の電極１０５ａ、第２の電極１０５ｂ、及びソース
領域又はドレイン領域１０４ａ、１０４ｂを形成する。この際のエッチング方法としてウ
ェットエッチングまたはドライエッチングを用いる。例えば導電膜１３２としてアルミニ
ウム膜、又はアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用い
たウェットエッチングを行うことができる。ここでは、アンモニア過水（過酸化水素：ア
ンモニア：水＝５：２：２）を用いたウェットエッチングにより、Ｔｉ膜の導電膜１３２
をエッチングして第１の電極１０５ａ、第２の電極１０５ｂを、酸化物半導体膜１１１を
エッチングしてソース領域又はドレイン領域１０４ａ、１０４ｂを形成する。このエッチ
ング工程において、チャネル保護層１３３は酸化物半導体層１０３のエッチングを防止す
る膜として機能するため、酸化物半導体層１０３はエッチングされない。図１０（Ａ）に
おいては、第１の電極１０５ａ、第２の電極１０５ｂ、ソース領域又はドレイン領域１０
４ａ、１０４ｂのエッチングをアンモニア過水のエッチング材によって一度に行うため、
第１の電極１０５ａ、第２の電極１０５ｂ及びソース領域又はドレイン領域１０４ａ、１
０４ｂの端部は一致し、連続的な構造となっている。またウェットエッチングを用いるた
めに、エッチングが等方的に行われ、第１の電極１０５ａ、第２の電極１０５ｂの端部は
レジストマスク１３１より後退している。以上の工程で酸化物半導体層１０３をチャネル
形成領域とし、かつ該チャネル形成領域上にチャネル保護層１３３を有する薄膜トランジ
スタ１７０が作製できる。この段階での断面図を図１０（Ａ）に示した。なお、この段階
でのレジストマスク１３１のない上面図が図１３に相当する。図１３において、後に形成
される画素電極は破線で示されている。
ングにより不要な部分を除去して第１の電極１０５ａ、第２の電極１０５ｂ、及びソース
領域又はドレイン領域１０４ａ、１０４ｂを形成する。この際のエッチング方法としてウ
ェットエッチングまたはドライエッチングを用いる。例えば導電膜１３２としてアルミニ
ウム膜、又はアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用い
たウェットエッチングを行うことができる。ここでは、アンモニア過水（過酸化水素：ア
ンモニア：水＝５：２：２）を用いたウェットエッチングにより、Ｔｉ膜の導電膜１３２
をエッチングして第１の電極１０５ａ、第２の電極１０５ｂを、酸化物半導体膜１１１を
エッチングしてソース領域又はドレイン領域１０４ａ、１０４ｂを形成する。このエッチ
ング工程において、チャネル保護層１３３は酸化物半導体層１０３のエッチングを防止す
る膜として機能するため、酸化物半導体層１０３はエッチングされない。図１０（Ａ）に
おいては、第１の電極１０５ａ、第２の電極１０５ｂ、ソース領域又はドレイン領域１０
４ａ、１０４ｂのエッチングをアンモニア過水のエッチング材によって一度に行うため、
第１の電極１０５ａ、第２の電極１０５ｂ及びソース領域又はドレイン領域１０４ａ、１
０４ｂの端部は一致し、連続的な構造となっている。またウェットエッチングを用いるた
めに、エッチングが等方的に行われ、第１の電極１０５ａ、第２の電極１０５ｂの端部は
レジストマスク１３１より後退している。以上の工程で酸化物半導体層１０３をチャネル
形成領域とし、かつ該チャネル形成領域上にチャネル保護層１３３を有する薄膜トランジ
スタ１７０が作製できる。この段階での断面図を図１０（Ａ）に示した。なお、この段階
でのレジストマスク１３１のない上面図が図１３に相当する。図１３において、後に形成
される画素電極は破線で示されている。
【0153】
酸化物半導体層１０３のチャネル形成領域上にチャネル保護層１３３を設ける構造である
ため、酸化物半導体層１０３のチャネル形成領域に対する工程時におけるダメージ（エッ
チング時のプラズマやエッチング材による膜減りや、酸化など）を防ぐことができる。従
って薄膜トランジスタ１７０の信頼性を向上させることができる。
ため、酸化物半導体層１０３のチャネル形成領域に対する工程時におけるダメージ（エッ
チング時のプラズマやエッチング材による膜減りや、酸化など）を防ぐことができる。従
って薄膜トランジスタ１７０の信頼性を向上させることができる。
【0154】
次いで、２００℃～６００℃、代表的には３００℃～５００℃の熱処理を行うことが好ま
しい。ここでは炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理
によりＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理
によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含
む）は重要である。なお、熱処理を行うタイミングは、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非
単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
しい。ここでは炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理
によりＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理
によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含
む）は重要である。なお、熱処理を行うタイミングは、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非
単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
【0155】
また、この第５のフォトリソグラフィー工程において、第１の電極１０５ａ、第２の電極
１０５ｂと同じ材料である第２の端子１２２を端子部に残す。なお、第２の端子１２２は
ソース配線（第１の電極１０５ａ、第２の電極１０５ｂを含むソース配線）と電気的に接
続されている。
１０５ｂと同じ材料である第２の端子１２２を端子部に残す。なお、第２の端子１２２は
ソース配線（第１の電極１０５ａ、第２の電極１０５ｂを含むソース配線）と電気的に接
続されている。
【0156】
また、端子部において、接続電極１２０は、ゲート絶縁膜に形成されたコンタクトホール
を介して端子部の第１の端子１２１と直接接続される。なお、ここでは図示しないが、上
述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレイン
配線とゲート電極が直接接続される。
を介して端子部の第１の端子１２１と直接接続される。なお、ここでは図示しないが、上
述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレイン
配線とゲート電極が直接接続される。
【0157】
また、多階調マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジ
ストマスクを用いると、フォトマスクの数を減らすことができるため、工程簡略化、低コ
スト化が図れる。
ストマスクを用いると、フォトマスクの数を減らすことができるため、工程簡略化、低コ
スト化が図れる。
【0158】
次いで、レジストマスク１３１を除去し、薄膜トランジスタ１７０を覆う保護絶縁層１０
７を形成する。保護絶縁層１０７はスパッタ法などを用いて得られる窒化シリコン膜、酸
化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒
化アルミニウム膜、または酸化タンタル膜などの単層またはこれらの積層を用いることが
できる。駆動回路の一部の薄膜トランジスタにおいては、この保護絶縁層１０７を第２の
ゲート絶縁層の一層として機能させ、その上に第２のゲート電極を形成する。保護絶縁層
１０７は、膜厚を５０～４００ｎｍとする。第２のゲート絶縁層である保護絶縁層１０７
とチャネル保護層の合計膜厚が、第１のゲート絶縁膜の膜厚と概略同一となるようにする
と上下のゲート電極から概略同一のゲート電圧を印加することができる。また、保護絶縁
層１０７として酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、保護絶縁
層１０７形成後に何らかの原因で付着する不純物、例えばナトリウムなどの可動イオンが
拡散し、酸化物半導体に侵入することをブロックすることができる。
７を形成する。保護絶縁層１０７はスパッタ法などを用いて得られる窒化シリコン膜、酸
化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒
化アルミニウム膜、または酸化タンタル膜などの単層またはこれらの積層を用いることが
できる。駆動回路の一部の薄膜トランジスタにおいては、この保護絶縁層１０７を第２の
ゲート絶縁層の一層として機能させ、その上に第２のゲート電極を形成する。保護絶縁層
１０７は、膜厚を５０～４００ｎｍとする。第２のゲート絶縁層である保護絶縁層１０７
とチャネル保護層の合計膜厚が、第１のゲート絶縁膜の膜厚と概略同一となるようにする
と上下のゲート電極から概略同一のゲート電圧を印加することができる。また、保護絶縁
層１０７として酸化窒化シリコン膜、または窒化シリコン膜などを用いる場合、保護絶縁
層１０７形成後に何らかの原因で付着する不純物、例えばナトリウムなどの可動イオンが
拡散し、酸化物半導体に侵入することをブロックすることができる。
【0159】
次に、第６のフォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁層１
０７のエッチングにより第２の電極１０５ｂに達するコンタクトホール１２５を形成する
。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２７、
接続電極１２０に達するコンタクトホール１２６も同じレジストマスクで形成することが
好ましい。この段階での断面図を図１０（Ｂ）に示す。
０７のエッチングにより第２の電極１０５ｂに達するコンタクトホール１２５を形成する
。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール１２７、
接続電極１２０に達するコンタクトホール１２６も同じレジストマスクで形成することが
好ましい。この段階での断面図を図１０（Ｂ）に示す。
【0160】
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料として
は、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ
２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このよう
な材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは
残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合
金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
は、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ
２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このよう
な材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは
残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合
金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
【0161】
次に、第７のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して画素電極１１０を形成する。この第７のフォトリソグラフィー
工程において、駆動回路においては、回路の一部に画素電極１１０と同じ材料を用いて、
酸化物半導体層上にしきい値を制御する電極層（バックゲート電極）を形成する。なお、
バックゲート電極を有する薄膜トランジスタは、図１（Ａ）及び実施の形態１に図示して
いるため、ここでは詳細な説明は省略する。
より不要な部分を除去して画素電極１１０を形成する。この第７のフォトリソグラフィー
工程において、駆動回路においては、回路の一部に画素電極１１０と同じ材料を用いて、
酸化物半導体層上にしきい値を制御する電極層（バックゲート電極）を形成する。なお、
バックゲート電極を有する薄膜トランジスタは、図１（Ａ）及び実施の形態１に図示して
いるため、ここでは詳細な説明は省略する。
【0162】
また、この第７のフォトリソグラフィー工程において、容量部におけるゲート絶縁層１０
２及び保護絶縁層１０７を誘電体として、容量配線１０８と画素電極１１０とで保持容量
が形成される。なお、ここでは、ゲート絶縁層１０２及び保護絶縁層１０７を誘電体とし
て、容量配線１０８と画素電極１１０とで保持容量を形成する例を示したが、特に限定さ
れず、ソース電極またはドレイン電極と同じ材料で構成される電極を容量配線上方に設け
、その電極と、容量配線と、それらの間にゲート絶縁層１０２を誘電体として構成する保
持容量を形成し、その電極と画素電極とを電気的に接続する構成としてもよい。
２及び保護絶縁層１０７を誘電体として、容量配線１０８と画素電極１１０とで保持容量
が形成される。なお、ここでは、ゲート絶縁層１０２及び保護絶縁層１０７を誘電体とし
て、容量配線１０８と画素電極１１０とで保持容量を形成する例を示したが、特に限定さ
れず、ソース電極またはドレイン電極と同じ材料で構成される電極を容量配線上方に設け
、その電極と、容量配線と、それらの間にゲート絶縁層１０２を誘電体として構成する保
持容量を形成し、その電極と画素電極とを電気的に接続する構成としてもよい。
【0163】
また、この第７のフォトリソグラフィー工程において、第１の端子及び第２の端子をレジ
ストマスクで覆い端子部に形成された透明導電膜１２８、１２９を残す。透明導電膜１２
８、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１２１と直
接接続された接続電極１２０上に形成された透明導電膜１２８は、ゲート配線の入力端子
として機能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１
２９は、ソース配線の入力端子として機能する接続用の端子電極である。
ストマスクで覆い端子部に形成された透明導電膜１２８、１２９を残す。透明導電膜１２
８、１２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１２１と直
接接続された接続電極１２０上に形成された透明導電膜１２８は、ゲート配線の入力端子
として機能する接続用の端子電極となる。第２の端子１２２上に形成された透明導電膜１
２９は、ソース配線の入力端子として機能する接続用の端子電極である。
【0164】
【0165】
また、図１５（Ａ１）、図１５（Ａ２）は、この段階でのゲート配線端子部の上面図及び
断面図をそれぞれ図示している。図１５（Ａ１）は図１５（Ａ２）中のＣ１－Ｃ２線に沿
った断面図に相当する。図１５（Ａ１）において、保護絶縁膜１５４上に形成される透明
導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１５（Ａ１
）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソー
ス配線と同じ材料で形成される接続電極１５３とがゲート絶縁層１５２を介して重なり直
接接して導通させている。また、接続電極１５３と透明導電膜１５５が保護絶縁膜１５４
に設けられたコンタクトホールを介して直接接して導通させている。
断面図をそれぞれ図示している。図１５（Ａ１）は図１５（Ａ２）中のＣ１－Ｃ２線に沿
った断面図に相当する。図１５（Ａ１）において、保護絶縁膜１５４上に形成される透明
導電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１５（Ａ１
）において、端子部では、ゲート配線と同じ材料で形成される第１の端子１５１と、ソー
ス配線と同じ材料で形成される接続電極１５３とがゲート絶縁層１５２を介して重なり直
接接して導通させている。また、接続電極１５３と透明導電膜１５５が保護絶縁膜１５４
に設けられたコンタクトホールを介して直接接して導通させている。
【0166】
また、図１５（Ｂ１）、及び図１５（Ｂ２）は、ソース配線端子部の上面図及び断面図を
それぞれ図示している。また、図１５（Ｂ１）は図１５（Ｂ２）中のＤ１－Ｄ２線に沿っ
た断面図に相当する。図１５（Ｂ１）において、保護絶縁膜１５４上に形成される透明導
電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１５（Ｂ１）
において、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と
電気的に接続される第２の端子１５０の下方にゲート絶縁層１５２を介して重なる。電極
１５６は第２の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０
と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のた
めの容量または静電気対策のための容量を形成することができる。また、第２の端子１５
０は、保護絶縁膜１５４を介して透明導電膜１５５と電気的に接続している。
それぞれ図示している。また、図１５（Ｂ１）は図１５（Ｂ２）中のＤ１－Ｄ２線に沿っ
た断面図に相当する。図１５（Ｂ１）において、保護絶縁膜１５４上に形成される透明導
電膜１５５は、入力端子として機能する接続用の端子電極である。また、図１５（Ｂ１）
において、端子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と
電気的に接続される第２の端子１５０の下方にゲート絶縁層１５２を介して重なる。電極
１５６は第２の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０
と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のた
めの容量または静電気対策のための容量を形成することができる。また、第２の端子１５
０は、保護絶縁膜１５４を介して透明導電膜１５５と電気的に接続している。
【0167】
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【0168】
こうして７回のフォトリソグラフィー工程により、７枚のフォトマスクを使用して、ボト
ムゲート型のｎチャネル型薄膜トランジスタである薄膜トランジスタ１７０を有する画素
薄膜トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素
に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型
の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。
ムゲート型のｎチャネル型薄膜トランジスタである薄膜トランジスタ１７０を有する画素
薄膜トランジスタ部、保持容量を完成させることができる。そして、これらを個々の画素
に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型
の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このよ
うな基板をアクティブマトリクス基板と呼ぶ。
【0169】
また、画素電極と同じ材料を用いて接続電極を形成し、ゲート配線とソース配線またはド
レイン配線と電気的に接続する構成とする場合には、第３のフォトリソグラフィー工程を
省略できるため、６回のフォトリソグラフィー工程により、６枚のフォトマスクを使用し
て、ボトムゲート型のｎチャネル型薄膜トランジスタである第２の薄膜トランジスタ、保
持容量を完成させることができる。
レイン配線と電気的に接続する構成とする場合には、第３のフォトリソグラフィー工程を
省略できるため、６回のフォトリソグラフィー工程により、６枚のフォトマスクを使用し
て、ボトムゲート型のｎチャネル型薄膜トランジスタである第２の薄膜トランジスタ、保
持容量を完成させることができる。
【0170】
また、図１（Ｂ）に示すように第２のゲート電極の材料を画素電極の材料と異ならせる場
合には１回のフォトリソグラフィー工程が増え、１枚のフォトマスクが増加する。
合には１回のフォトリソグラフィー工程が増え、１枚のフォトマスクが増加する。
【0171】
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
【0172】
また、本実施の形態は、図１４の画素構成に限定されず、図１４とは異なる上面図の例を
図１６に示す。図１６では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保
護絶縁膜及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量
配線及び容量配線と接続する第３の端子は省略することができる。なお、図１６において
、図１４と同じ部分には同じ符号を用いて説明する。
図１６に示す。図１６では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保
護絶縁膜及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量
配線及び容量配線と接続する第３の端子は省略することができる。なお、図１６において
、図１４と同じ部分には同じ符号を用いて説明する。
【0173】
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
【0174】
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
【0175】
また、通常の垂直同期周波数を１．５倍以上、好ましくは２倍以上にすることで動画特性
を改善する、所謂、倍速駆動と呼ばれる駆動技術を用いても良い。
を改善する、所謂、倍速駆動と呼ばれる駆動技術を用いても良い。
【0176】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
【0177】
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
を従来よりも改善することができる。
【0178】
本実施の形態で得られるｎチャネル型のトランジスタは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結
晶膜をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を
組み合わせることができる。
晶膜をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を
組み合わせることができる。
【0179】
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。
【0180】
ゲート線駆動回路またはソース線駆動回路で酸化物半導体を用いた薄膜トランジスタで形
成することにより、製造コストを低減する。そして駆動回路に用いる薄膜トランジスタの
ゲート電極とソース配線、或いはドレイン配線を直接接続させることでコンタクトホール
の数を少なくし、駆動回路の占有面積を縮小化できる表示装置を提供することができる。
成することにより、製造コストを低減する。そして駆動回路に用いる薄膜トランジスタの
ゲート電極とソース配線、或いはドレイン配線を直接接続させることでコンタクトホール
の数を少なくし、駆動回路の占有面積を縮小化できる表示装置を提供することができる。
【0181】
従って、本実施の形態により、電気特性が高く信頼性のよい表示装置を低コストで提供す
ることができる。
ることができる。
【0182】
また、本実施の形態は、実施の形態１、実施の形態２、または実施の形態３と自由に組み
合わせることができる。
合わせることができる。
【0183】
（実施の形態５）
本実施の形態では、半導体装置として電子ペーパーの例を示す。
本実施の形態では、半導体装置として電子ペーパーの例を示す。
【0184】
図１７は、液晶表示装置とは異なる半導体装置の例としてアクティブマトリクス型の電子
ペーパーを示す。半導体装置の画素部に用いられる薄膜トランジスタ５８１としては、実
施の形態４で示す画素部の薄膜トランジスタと同様に作製でき、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系
非単結晶膜を半導体層として含む薄膜トランジスタである。また、実施の形態１に示した
ように、同一基板上に画素部と駆動回路を作製することができ、製造コストを低減した電
子ペーパを実現することができる。
ペーパーを示す。半導体装置の画素部に用いられる薄膜トランジスタ５８１としては、実
施の形態４で示す画素部の薄膜トランジスタと同様に作製でき、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系
非単結晶膜を半導体層として含む薄膜トランジスタである。また、実施の形態１に示した
ように、同一基板上に画素部と駆動回路を作製することができ、製造コストを低減した電
子ペーパを実現することができる。
【0185】
図１７の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
【0186】
薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又
はドレイン電極層は第１の電極層５８７と、絶縁層５８３、５８４、５８５に形成する開
口で接しており電気的に接続している。第１の電極層５８７と第２の電極層５８８との間
には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビ
ティ５９４を含む球形粒子５８９が一対の基板５８０、５９６の間に設けられており、球
形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１７参照。）。
はドレイン電極層は第１の電極層５８７と、絶縁層５８３、５８４、５８５に形成する開
口で接しており電気的に接続している。第１の電極層５８７と第２の電極層５８８との間
には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビ
ティ５９４を含む球形粒子５８９が一対の基板５８０、５９６の間に設けられており、球
形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１７参照。）。
【0187】
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ～２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気
泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、ま
た消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部
に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため
、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導
体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能と
なる。
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ～２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気
泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、ま
た消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部
に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため
、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導
体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能と
なる。
【0188】
実施の形態１等に示したＴＦＴを用いることにより、半導体装置として製造コストが低減
された電子ペーパーを作製することができる。
された電子ペーパーを作製することができる。
【0189】
本実施の形態は、実施の形態１、または実施の形態２に記載した構成と適宜組み合わせて
実施することが可能である。
実施することが可能である。
【0190】
（実施の形態６）
本実施の形態では、半導体装置として発光表示装置の例を示す。表示装置の有する表示素
子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレ
クトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合
物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼
ばれている。
本実施の形態では、半導体装置として発光表示装置の例を示す。表示装置の有する表示素
子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレ
クトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合
物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼
ばれている。
【0191】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
【0192】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
【0193】
図１８は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。
す図である。
【0194】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜）をチャネル形成領域に用いるｎ
チャネル型のトランジスタを１つの画素に２つ用いる例を示す。
は酸化物半導体層（Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜）をチャネル形成領域に用いるｎ
チャネル型のトランジスタを１つの画素に２つ用いる例を示す。
【0195】
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。
【0196】
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
【0197】
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
【0198】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２はオン状態では線形領域で
動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、オン状態の時に
は電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける
。なお、信号線６４０５には、駆動用トランジスタ６４０２がオン状態の時には（電源線
電圧＋スイッチング用トランジスタ６４０１のＶｔｈ）以上の電圧をかける。
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２はオン状態では線形領域で
動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、オン状態の時に
は電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲートにかける
。なお、信号線６４０５には、駆動用トランジスタ６４０２がオン状態の時には（電源線
電圧＋スイッチング用トランジスタ６４０１のＶｔｈ）以上の電圧をかける。
【0199】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１８と同じ画素構成を用いることができる。
らせることで、図１８と同じ画素構成を用いることができる。
【0200】
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【0201】
【0202】
次に、発光素子の構成について、図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ）を用いて説
明する。ここでは、駆動用ＴＦＴが図１（Ｂ）に示す薄膜トランジスタ１７０の場合を例
に挙げて、画素の断面構造について説明する。図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ
）の半導体装置に用いられる駆動用ＴＦＴ７００１、７０１１、７０２１は、実施の形態
１で示す薄膜トランジスタ１７０と同様に作製でき、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜
を半導体層として含む高い電気特性を有する薄膜トランジスタである。
明する。ここでは、駆動用ＴＦＴが図１（Ｂ）に示す薄膜トランジスタ１７０の場合を例
に挙げて、画素の断面構造について説明する。図１９（Ａ）、図１９（Ｂ）、図１９（Ｃ
）の半導体装置に用いられる駆動用ＴＦＴ７００１、７０１１、７０２１は、実施の形態
１で示す薄膜トランジスタ１７０と同様に作製でき、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜
を半導体層として含む高い電気特性を有する薄膜トランジスタである。
【0203】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、図１８に示す画素構成はどの
射出構造の発光素子にも適用することができる。
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、図１８に示す画素構成はどの
射出構造の発光素子にも適用することができる。
【0204】
上面射出構造の発光素子について図１９（Ａ）を用いて説明する。
【0205】
図１９（Ａ）に、駆動用ＴＦＴ７００１が図１（Ｂ）に示す薄膜トランジスタ１７０であ
り、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図
を示す。図１９（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００１が
電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層さ
れている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々
の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望
ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３
上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。な
おこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電
性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングス
テンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含
むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を
用いても良い。
り、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図
を示す。図１９（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００１が
電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層さ
れている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々
の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望
ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３
上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。な
おこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電
性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングス
テンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含
むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛
酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を
用いても良い。
【0206】
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１９（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
相当する。図１９（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
【0207】
なお、駆動回路において酸化物半導体層上に設ける第２のゲート電極は、陰極７００３と
同じ材料で形成すると工程を簡略化できるため好ましい。
同じ材料で形成すると工程を簡略化できるため好ましい。
【0208】
次に、下面射出構造の発光素子について図１９（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１が図１（Ａ）に示す薄膜トランジスタ１７０であり、発光素子７０１２から発せら
れる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１９（Ｂ）では、駆
動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子
７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０
１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うよ
うに、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０
１３は、図１９（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料
を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ～３
０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３と
して用いることができる。そして発光層７０１４は、図１９（Ａ）と同様に、単数の層で
構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極
７０１５は光を透過する必要はないが、図１９（Ａ）と同様に、透光性を有する導電性材
料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等
を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用
いることもできる。
０１１が図１（Ａ）に示す薄膜トランジスタ１７０であり、発光素子７０１２から発せら
れる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図１９（Ｂ）では、駆
動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子
７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０
１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うよ
うに、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０
１３は、図１９（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料
を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ～３
０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３と
して用いることができる。そして発光層７０１４は、図１９（Ａ）と同様に、単数の層で
構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極
７０１５は光を透過する必要はないが、図１９（Ａ）と同様に、透光性を有する導電性材
料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等
を用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用
いることもできる。
【0209】
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１９（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
に相当する。図１９（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
【0210】
なお、駆動回路において酸化物半導体層上に設ける第２のゲート電極は、陰極７０１３と
同じ材料で形成すると工程を簡略化できるため好ましい。
同じ材料で形成すると工程を簡略化できるため好ましい。
【0211】
次に、両面射出構造の発光素子について、図１９（Ｃ）を用いて説明する。図１９（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１９（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１９（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１９（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１９（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１９（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１９（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
【0212】
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１９（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
２２に相当する。図１９（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
【0213】
なお、駆動回路において酸化物半導体層上に設ける第２のゲート電極は、導電膜７０２７
と同じ材料で形成すると工程を簡略化できるため好ましい。また、駆動回路において酸化
物半導体層上に設ける第２のゲート電極は、導電膜７０２７及び陰極７０２３と同じ材料
を用いて積層させると、工程を簡略化できることに加え、積層することにより配線抵抗を
低下させることができ、好ましい。
と同じ材料で形成すると工程を簡略化できるため好ましい。また、駆動回路において酸化
物半導体層上に設ける第２のゲート電極は、導電膜７０２７及び陰極７０２３と同じ材料
を用いて積層させると、工程を簡略化できることに加え、積層することにより配線抵抗を
低下させることができ、好ましい。
【0214】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
Ｌ素子を設けることも可能である。
【0215】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用Ｔ
ＦＴが接続されている構成であってもよい。
発光素子が接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用Ｔ
ＦＴが接続されている構成であってもよい。
【0216】
【0217】
次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の上面及び
断面について、図２１（Ａ）、図２１（Ｂ）を用いて説明する。図２１（Ａ）は、第１の
基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によ
って封止した、パネルの上面図であり、図２１（Ｂ）は、図２１（Ａ）のＨ－Ｉにおける
断面図に相当する。
断面について、図２１（Ａ）、図２１（Ｂ）を用いて説明する。図２１（Ａ）は、第１の
基板上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によ
って封止した、パネルの上面図であり、図２１（Ｂ）は、図２１（Ａ）のＨ－Ｉにおける
断面図に相当する。
【0218】
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
【0219】
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図２１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図２１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
【0220】
薄膜トランジスタ４５０９、４５１０は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を半導体層
として含む信頼性の高い実施の形態１に示す薄膜トランジスタを適用することができる。
また、薄膜トランジスタ４５０９は、実施の形態１及び図１（Ｂ）に示すように半導体層
の上下にゲート電極を有している。
として含む信頼性の高い実施の形態１に示す薄膜トランジスタを適用することができる。
また、薄膜トランジスタ４５０９は、実施の形態１及び図１（Ｂ）に示すように半導体層
の上下にゲート電極を有している。
【0221】
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
【0222】
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【0223】
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
されていてもどちらでも良い。
【0224】
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
【0225】
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
【0226】
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
【0227】
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
して電気的に接続されている。
【0228】
発光素子４５１１からの光の取り出し方向に位置する第２の基板は透光性でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリル
フィルムのような透光性を有する材料を用いる。
ない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリル
フィルムのような透光性を有する材料を用いる。
【0229】
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。
【0230】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【0231】
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された単結晶半導体基板、或いは絶縁基板上に単結晶半導体膜又は多結晶半導
体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、
或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、
本実施の形態は図２１（Ａ）及び図２１（Ｂ）の構成に限定されない。
、別途用意された単結晶半導体基板、或いは絶縁基板上に単結晶半導体膜又は多結晶半導
体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、
或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、
本実施の形態は図２１（Ａ）及び図２１（Ｂ）の構成に限定されない。
【0232】
実施の形態１等に示したＴＦＴを用いることにより、製造コストを低減した発光表示装置
（表示パネル）を作製することができる。
（表示パネル）を作製することができる。
【0233】
本実施の形態は、実施の形態１、または実施の形態２に記載した構成と適宜組み合わせて
実施することが可能である。
実施することが可能である。
【0234】
（実施の形態７）
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの上面及び断面につい
て、図２０（Ａ１）、図２０（Ｂ）を用いて説明する。図２０（Ａ１）は、第１の基板４
００１上に形成された実施の形態１で示したＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を半導体
層として含む薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基
板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図２０
（Ｂ）は、図２０（Ａ１）のＭ－Ｎにおける断面図に相当する。
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの上面及び断面につい
て、図２０（Ａ１）、図２０（Ｂ）を用いて説明する。図２０（Ａ１）は、第１の基板４
００１上に形成された実施の形態１で示したＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を半導体
層として含む薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基
板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図２０
（Ｂ）は、図２０（Ａ１）のＭ－Ｎにおける断面図に相当する。
【0235】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
【0236】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２０（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２０（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２０（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２０（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
【0237】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図２０（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
薄膜トランジスタを複数有しており、図２０（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
【0238】
薄膜トランジスタ４０１０、４０１１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を半導体層
として含む実施の形態１に示す薄膜トランジスタを適用することができる。薄膜トランジ
スタ４０１１は、実施の形態２の図２（Ａ）に示したバックゲート電極を有する薄膜トラ
ンジスタに相当する。
として含む実施の形態１に示す薄膜トランジスタを適用することができる。薄膜トランジ
スタ４０１１は、実施の形態２の図２（Ａ）に示したバックゲート電極を有する薄膜トラ
ンジスタに相当する。
【0239】
また、液晶素子４０１３が有する画素電極４０３０は、薄膜トランジスタ４０１０と電気
的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００
６上に形成されている。画素電極４０３０と対向電極層４０３１と液晶層４００８とが重
なっている部分が、液晶素子４０１３に相当する。なお、画素電極４０３０、対向電極層
４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層
４０３２、４０３３を介して液晶層４００８を挟持している。
的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００
６上に形成されている。画素電極４０３０と対向電極層４０３１と液晶層４００８とが重
なっている部分が、液晶素子４０１３に相当する。なお、画素電極４０３０、対向電極層
４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層
４０３２、４０３３を介して液晶層４００８を挟持している。
【0240】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィ
ルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステル
フィルムで挟んだ構造のシートを用いることもできる。
【0241】
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために
設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は
、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される
。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３
１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００
５に含有させる。
画素電極４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために
設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１は
、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される
。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０３
１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００
５に含有させる。
【0242】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ～
１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ～
１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。
【0243】
なお本実施の形態は透過型液晶表示装置の例であるが、反射型液晶表示装置でも半透過型
液晶表示装置でも適用できる。
液晶表示装置でも適用できる。
【0244】
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設けるが、偏光板は基板の内側に設けてもよ
い。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の
材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能
する遮光膜を設けてもよい。
着色層、表示素子に用いる電極層という順に設けるが、偏光板は基板の内側に設けてもよ
い。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の
材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能
する遮光膜を設けてもよい。
【0245】
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、実施の形態１で得られた薄膜トランジスタを保護膜や
平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成とな
っている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物
の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化
アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積
層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に
限定されずプラズマＣＶＤ法などの種々の方法で形成すればよい。駆動回路の一部におい
ては、この保護膜が第２のゲート絶縁層として機能し、第２のゲート絶縁層上にバックゲ
ートを有する薄膜トランジスタを含む。
ジスタの信頼性を向上させるため、実施の形態１で得られた薄膜トランジスタを保護膜や
平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成とな
っている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物
の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化
アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積
層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に
限定されずプラズマＣＶＤ法などの種々の方法で形成すればよい。駆動回路の一部におい
ては、この保護膜が第２のゲート絶縁層として機能し、第２のゲート絶縁層上にバックゲ
ートを有する薄膜トランジスタを含む。
【0246】
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２
０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜
を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防
止に効果がある。
０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜
を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒロック防
止に効果がある。
【0247】
また、保護膜の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目とし
て、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナ
トリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させること
を抑制することができる。この２層目の絶縁層も駆動回路の一部において第２のゲート絶
縁層として機能する。
て、スパッタ法を用いて窒化珪素膜を形成する。保護膜として窒化珪素膜を用いると、ナ
トリウム等の可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させること
を抑制することができる。この２層目の絶縁層も駆動回路の一部において第２のゲート絶
縁層として機能する。
【0248】
従って、酸化半導体層に上下から概略同一のゲート電圧を印加する場合には、第２のゲー
ト絶縁層が異なる材料層の積層であれば、第１のゲート絶縁層も異なる材料層の積層とし
、膜厚も概略同一とすることが好ましい。本実施の形態においては、駆動回路において、
バックゲートを有する薄膜トランジスタの第１のゲート電極上に設ける第１のゲート絶縁
層は、窒化珪素膜と酸化珪素膜の積層とし、合計膜厚が絶縁層４０２０と概略同一となる
ようにする。
ト絶縁層が異なる材料層の積層であれば、第１のゲート絶縁層も異なる材料層の積層とし
、膜厚も概略同一とすることが好ましい。本実施の形態においては、駆動回路において、
バックゲートを有する薄膜トランジスタの第１のゲート電極上に設ける第１のゲート絶縁
層は、窒化珪素膜と酸化珪素膜の積層とし、合計膜厚が絶縁層４０２０と概略同一となる
ようにする。
【0249】
また、保護膜を形成した後に、半導体層のアニール（３００℃～４００℃）を行ってもよ
い。また、保護膜を形成した後にバックゲートを形成する。
い。また、保護膜を形成した後にバックゲートを形成する。
【0250】
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
【0251】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
【0252】
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベ
ークする工程で同時に、半導体層のアニール（３００℃～４００℃）を行ってもよい。絶
縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製
することが可能となる。
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベ
ークする工程で同時に、半導体層のアニール（３００℃～４００℃）を行ってもよい。絶
縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく半導体装置を作製
することが可能となる。
【0253】
画素電極４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物、
酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸
化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イ
ンジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導
電性材料を用いることができる。
酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸
化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、イ
ンジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導
電性材料を用いることができる。
【0254】
また、画素電極４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマーと
もいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成
した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が
７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率
が０．１Ω・ｃｍ以下であることが好ましい。
もいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成
した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が
７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率
が０．１Ω・ｃｍ以下であることが好ましい。
【0255】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【0256】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【0257】
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極４０３
０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１
１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１
１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
【0258】
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
て電気的に接続されている。
【0259】
また図２１（Ａ１）、図２１（Ａ２）においては、信号線駆動回路４００３を別途形成し
、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定
されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部また
は走査線駆動回路の一部のみを別途形成して実装しても良い。
、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定
されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部また
は走査線駆動回路の一部のみを別途形成して実装しても良い。
【0260】
図２２は、ＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する
一例を示している。
一例を示している。
【0261】
図２２は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５、偏光板２６０６が設けられ表示領域を形成している
。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、
青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対
向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設され
ている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は
、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続
され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、
液晶層との間に位相差板を有した状態で積層してもよい。
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、着色層２６０５、偏光板２６０６が設けられ表示領域を形成している
。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、
青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対
向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設され
ている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は
、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続
され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、
液晶層との間に位相差板を有した状態で積層してもよい。
【0262】
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃ
ｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅ
ｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）などの液晶を用いることができる。
ｎ－Ｐｌａｎｅ－Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃ
ｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅ
ｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）などの液晶を用いることができる。
【0263】
実施の形態１等に示したＴＦＴを用いることにより、半導体装置として製造コストを低減
した液晶表示パネルを作製することができる。
した液晶表示パネルを作製することができる。
【0264】
本実施の形態は、実施の形態１、実施の形態２、または実施の形態３に記載した構成と適
宜組み合わせて実施することが可能である。
宜組み合わせて実施することが可能である。
【0265】
（実施の形態８）
開示した発明に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
開示した発明に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
【0266】
図２３（Ａ）は、携帯情報端末機器９２００の一例を示している。携帯情報端末機器９
２００は、コンピュータを内蔵しており、様々なデータ処理を行うことが可能である。こ
のような携帯情報端末機器９２００としては、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａ
ｌ Ａｓｓｉｓｔａｎｃｅ）が挙げられる。
２００は、コンピュータを内蔵しており、様々なデータ処理を行うことが可能である。こ
のような携帯情報端末機器９２００としては、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａ
ｌ Ａｓｓｉｓｔａｎｃｅ）が挙げられる。
【0267】
携帯情報端末機器９２００は、筐体９２０１および筐体９２０３の２つの筐体で構成さ
れている。筐体９２０１と筐体９２０３は、連結部９２０７で折りたたみ可能に連結され
ている。筐体９２０１には表示部９２０２が組み込まれており、筐体９２０３はキーボー
ド９２０５を備えている。もちろん、携帯情報端末機器９２００の構成は上述のものに限
定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成であれば
よく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路
と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジスタ
を有する携帯情報端末機器を実現できる。
れている。筐体９２０１と筐体９２０３は、連結部９２０７で折りたたみ可能に連結され
ている。筐体９２０１には表示部９２０２が組み込まれており、筐体９２０３はキーボー
ド９２０５を備えている。もちろん、携帯情報端末機器９２００の構成は上述のものに限
定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成であれば
よく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に駆動回路
と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トランジスタ
を有する携帯情報端末機器を実現できる。
【0268】
図２３（Ｂ）は、デジタルビデオカメラ９５００の一例を示している。デジタルビデオ
カメラ９５００は、筐体９５０１に表示部９５０３が組み込まれ、その他に各種操作部が
設けられている。なお、デジタルビデオカメラ９５００の構成は特に限定されず、少なく
ともバックゲート電極を有する薄膜トランジスタを備えた構成であればよく、その他付属
設備が適宜設けられた構成とすることができる。同一基板上に駆動回路と画素部を形成す
ることにより製造コストが低減され、電気特性の高い薄膜トランジスタを有するデジタル
ビデオカメラを実現できる。
カメラ９５００は、筐体９５０１に表示部９５０３が組み込まれ、その他に各種操作部が
設けられている。なお、デジタルビデオカメラ９５００の構成は特に限定されず、少なく
ともバックゲート電極を有する薄膜トランジスタを備えた構成であればよく、その他付属
設備が適宜設けられた構成とすることができる。同一基板上に駆動回路と画素部を形成す
ることにより製造コストが低減され、電気特性の高い薄膜トランジスタを有するデジタル
ビデオカメラを実現できる。
【0269】
図２３（Ｃ）は、携帯電話機９１００の一例を示している。携帯電話機９１００は、筐
体９１０２および筐体９１０１の２つの筐体で構成されており、連結部９１０３により折
りたたみ可能に連結されている。筐体９１０２には表示部９１０４が組み込まれており、
筐体９１０１には操作キー９１０６が設けられている。なお、携帯電話機９１００の構成
は特に限定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成
であればよく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に
駆動回路と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トラ
ンジスタを有する携帯電話機を実現できる。
体９１０２および筐体９１０１の２つの筐体で構成されており、連結部９１０３により折
りたたみ可能に連結されている。筐体９１０２には表示部９１０４が組み込まれており、
筐体９１０１には操作キー９１０６が設けられている。なお、携帯電話機９１００の構成
は特に限定されず、少なくともバックゲート電極を有する薄膜トランジスタを備えた構成
であればよく、その他付属設備が適宜設けられた構成とすることができる。同一基板上に
駆動回路と画素部を形成することにより製造コストが低減され、電気特性の高い薄膜トラ
ンジスタを有する携帯電話機を実現できる。
【0270】
図２３（Ｄ）は、携帯可能なコンピュータ９４００の一例を示している。コンピュータ
９４００は、開閉可能に連結された筐体９４０１と筐体９４０４を備えている。筐体９４
０１には表示部９４０２が組み込まれ、筐体９４０４はキーボード９４０３などを備えて
いる。なお、コンピュータ９４００の構成は特に限定されず、少なくともバックゲート電
極を有する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けられ
た構成とすることができる。同一基板上に駆動回路と画素部を形成することにより製造コ
ストが低減され、電気特性の高い薄膜トランジスタを有するコンピュータを実現できる。
９４００は、開閉可能に連結された筐体９４０１と筐体９４０４を備えている。筐体９４
０１には表示部９４０２が組み込まれ、筐体９４０４はキーボード９４０３などを備えて
いる。なお、コンピュータ９４００の構成は特に限定されず、少なくともバックゲート電
極を有する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けられ
た構成とすることができる。同一基板上に駆動回路と画素部を形成することにより製造コ
ストが低減され、電気特性の高い薄膜トランジスタを有するコンピュータを実現できる。
【0271】
図２４（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
【0272】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
【0273】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【0274】
図２４（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【0275】
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
【0276】
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【0277】
図２５（Ａ）は、図２３（Ｃ）の携帯電話とは異なる他の携帯電話機１０００の一例を
示している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、
操作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６など
を備えている。
示している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、
操作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６など
を備えている。
【0278】
図２５（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、
情報を入力することができる。また、電話を掛ける、或いはメールを打つ操作は、表示部
１００２を指などで触れることにより行うことができる。
情報を入力することができる。また、電話を掛ける、或いはメールを打つ操作は、表示部
１００２を指などで触れることにより行うことができる。
【0279】
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする
表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表
示モードと入力モードの２つのモードが混合した表示＋入力モードである。
表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表
示モードと入力モードの２つのモードが混合した表示＋入力モードである。
【0280】
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力
を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場
合、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが
好ましい。
を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場
合、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが
好ましい。
【0281】
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサ
を有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、
表示部１００２の画面表示を自動的に切り替えるようにすることができる。
を有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、
表示部１００２の画面表示を自動的に切り替えるようにすることができる。
【0282】
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操
作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類
によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画
のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
【0283】
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表
示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モー
ドから表示モードに切り替えるように制御してもよい。
示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モー
ドから表示モードに切り替えるように制御してもよい。
【0284】
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【0285】
図２５（Ｂ）も携帯電話機の一例である。図２５（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４２１に
操作ボタン９４２２、外部入力端子９４２３、マイク９４２４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４２０とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４２０と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４２０の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４２０の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４２０より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４２０と表示装置９４１０とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４２１に
操作ボタン９４２２、外部入力端子９４２３、マイク９４２４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４２０とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４２０と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４２０の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４２０の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４２０より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４２０と表示装置９４１０とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
【0286】
【0287】
図２６に示す第１の薄膜トランジスタ４８０は、駆動回路に用いられる薄膜トランジスタ
であり、第１の酸化物半導体層４０５に接して第１配線４０９、第２配線４１０が設けら
れている例である。第１の薄膜トランジスタ４８０は、酸化物半導体層４０５の下方に第
１のゲート電極４０１と、第１の酸化物半導体層４０５上に接するチャネル保護層４１８
と、第１の酸化物半導体層４０５の上方に第２のゲート電極として機能する電極４７０と
を有する。
であり、第１の酸化物半導体層４０５に接して第１配線４０９、第２配線４１０が設けら
れている例である。第１の薄膜トランジスタ４８０は、酸化物半導体層４０５の下方に第
１のゲート電極４０１と、第１の酸化物半導体層４０５上に接するチャネル保護層４１８
と、第１の酸化物半導体層４０５の上方に第２のゲート電極として機能する電極４７０と
を有する。
【0288】
第２の薄膜トランジスタ４８１は、チャネル保護層を有するボトムゲート型薄膜トランジ
スタであり、第２の酸化物半導体層４０７に接して第２のチャネル保護層４１９、第２配
線４１０、第３配線４１１が設けられている例である。
スタであり、第２の酸化物半導体層４０７に接して第２のチャネル保護層４１９、第２配
線４１０、第３配線４１１が設けられている例である。
【0289】
第１の薄膜トランジスタ４８０、第２の薄膜トランジスタ４８１において、第１の酸化物
半導体層４０５と、第１配線４０９、第２配線４１０との接触領域、及び第２の酸化物半
導体層４０７と、第２配線４１０、第３配線４１１との接触領域はプラズマ処理によって
改質されていることが好ましい。本実施の形態では、配線となる導電膜を形成する前に、
酸化物半導体層（本実施の形態ではＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜）にアルゴン雰囲
気下でプラズマ処理を行う。
半導体層４０５と、第１配線４０９、第２配線４１０との接触領域、及び第２の酸化物半
導体層４０７と、第２配線４１０、第３配線４１１との接触領域はプラズマ処理によって
改質されていることが好ましい。本実施の形態では、配線となる導電膜を形成する前に、
酸化物半導体層（本実施の形態ではＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜）にアルゴン雰囲
気下でプラズマ処理を行う。
【0290】
プラズマ処理は、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、ア
ルゴン雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。
ルゴン雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン
雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。
【0291】
プラズマ処理により改質された第１の酸化物半導体層４０５、第２の酸化物半導体層４０
７に接して導電膜を形成し、第１配線４０９、第２配線４１０、第３配線４１１を形成す
ることによって、第１の酸化物半導体層４０５、第２の酸化物半導体層４０７と第１配線
４０９、第２配線４１０、第３配線４１１とのコンタクト抵抗を低減することができる。
７に接して導電膜を形成し、第１配線４０９、第２配線４１０、第３配線４１１を形成す
ることによって、第１の酸化物半導体層４０５、第２の酸化物半導体層４０７と第１配線
４０９、第２配線４１０、第３配線４１１とのコンタクト抵抗を低減することができる。
【0292】
本実施の形態の半導体装置は、配線と酸化物半導体層とが接する構成であるため、実施の
形態１と比べて工程数を低減することができる。
形態１と比べて工程数を低減することができる。
【0293】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
である。
【符号の説明】
【0294】
１００ 基板
１０１ ゲート電極層
１０２ ゲート絶縁層
１０３ 酸化物半導体層
１０７ 保護絶縁層
１０８ 容量配線
１０９ 酸化物半導体膜
１１０ 画素電極
１１１ 第２の酸化物半導体膜
１２０ 接続電極
１２１ 第１の端子
１２２ 第２の端子
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ 透明導電膜
１２９ 透明導電膜
１３１ レジストマスク
１３２ 導電膜
１３３ チャネル保護層
１５０ 第２の端子
１５１ 第１の端子
１５２ ゲート絶縁層
１５３ 接続電極
１５４ 保護絶縁膜
１５５ 透明導電膜
１５６ 電極
１７０ 薄膜トランジスタ
４００ 基板
４０１ ゲート電極
４０２ ゲート電極
４０３ 第１のゲート絶縁層
４０４ コンタクトホール
４０５ 酸化物半導体層
４０６ａ、４０６ｂ ソース領域又はドレイン領域
４０７ 酸化物半導体層
４０８ａ、４０８ｂ ｎ＋層
４０９ 配線
４１０ 配線
４１１ 配線
４１２ 絶縁層
４１８ チャネル保護層
４１９ 第２のチャネル保護層
４３０ 薄膜トランジスタ
４３１ 薄膜トランジスタ
４４０ 基板
４４１ ゲート電極
４４２ ゲート電極
４４３ ゲート絶縁層
４４４ コンタクトホール
４４５ 酸化物半導体層
４４７ 酸化物半導体層
４４９ 配線
４５０ 配線
４５１ 配線
４５２ 保護層
４５３ 接続配線
４５５ ｎ＋層
４５７ ｎ＋層
４５８ チャネル保護層
４５９ チャネル保護層
４６０ 薄膜トランジスタ
４６１ 薄膜トランジスタ
４８０ 薄膜トランジスタ
４８１ 薄膜トランジスタ
１０１ ゲート電極層
１０２ ゲート絶縁層
１０３ 酸化物半導体層
１０７ 保護絶縁層
１０８ 容量配線
１０９ 酸化物半導体膜
１１０ 画素電極
１１１ 第２の酸化物半導体膜
１２０ 接続電極
１２１ 第１の端子
１２２ 第２の端子
１２５ コンタクトホール
１２６ コンタクトホール
１２７ コンタクトホール
１２８ 透明導電膜
１２９ 透明導電膜
１３１ レジストマスク
１３２ 導電膜
１３３ チャネル保護層
１５０ 第２の端子
１５１ 第１の端子
１５２ ゲート絶縁層
１５３ 接続電極
１５４ 保護絶縁膜
１５５ 透明導電膜
１５６ 電極
１７０ 薄膜トランジスタ
４００ 基板
４０１ ゲート電極
４０２ ゲート電極
４０３ 第１のゲート絶縁層
４０４ コンタクトホール
４０５ 酸化物半導体層
４０６ａ、４０６ｂ ソース領域又はドレイン領域
４０７ 酸化物半導体層
４０８ａ、４０８ｂ ｎ＋層
４０９ 配線
４１０ 配線
４１１ 配線
４１２ 絶縁層
４１８ チャネル保護層
４１９ 第２のチャネル保護層
４３０ 薄膜トランジスタ
４３１ 薄膜トランジスタ
４４０ 基板
４４１ ゲート電極
４４２ ゲート電極
４４３ ゲート絶縁層
４４４ コンタクトホール
４４５ 酸化物半導体層
４４７ 酸化物半導体層
４４９ 配線
４５０ 配線
４５１ 配線
４５２ 保護層
４５３ 接続配線
４５５ ｎ＋層
４５７ ｎ＋層
４５８ チャネル保護層
４５９ チャネル保護層
４６０ 薄膜トランジスタ
４６１ 薄膜トランジスタ
４８０ 薄膜トランジスタ
４８１ 薄膜トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】