特開 2024-161339 試験測定システム及びインターロック・システムの制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024161339

(43)【公開日】2024-11-19

(54)【発明の名称】試験測定システム及びインターロック・システムの制御方法

(51)【国際特許分類】

   G01R 31/00 20060101AFI20241112BHJP

   G05B 9/02 20060101ALI20241112BHJP

【ＦＩ】

G01R31/00

G05B9/02 G

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024064581

(22)【出願日】2024-04-12

(31)【優先権主張番号】63/458,770

(32)【優先日】2023-04-12

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/629,768

(32)【優先日】2024-04-08

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】505436014

【氏名又は名称】ケースレー・インスツルメンツ・エルエルシー

【氏名又は名称原語表記】Ｋｅｉｔｈｌｅｙ Ｉｎｓｔｒｕｍｅｎｔｓ，ＬＬＣ

(74)【代理人】

【識別番号】100090033

【弁理士】

【氏名又は名称】荒船 博司

(74)【代理人】

【識別番号】100093045

【弁理士】

【氏名又は名称】荒船 良男

(72)【発明者】

【氏名】ベンジャミン・ジェイ・ユーリック

(72)【発明者】

【氏名】マーク・ディー・ジママン

(57)【要約】

【課題】インターロック・システムの安全性を高める。
【解決手段】試験測定システムは、ユーザにとって十分に危険な高い電圧を有する１つ以上の高電圧源と、１つ以上のバックプレーン二重障害保護インターロック、電力信号及び１つ以上のモジュールを受け入れるように構成された１つ以上のスロットを使用できる試験測定装置のバックプレーン３０と、１つ以上のプロセッサ５２とを具え、１つ以上のプロセッサ５２は、１つ以上のバックプレーン二重障害保護インターロックからの１つ以上の信号を監視する処理と、１つ以上の高電圧源のいずれも関与させることなく、１つ以上のバックプレーン二重障害保護インターロック夫々の動作状態と障害状態を決定し、試験測定装置とユーザ・システムとの間のインターロックのパスの配線を確認する処理とを１つ以上のプロセッサに行わせるプログラムを実行するよう構成される。
【選択図】図２

【特許請求の範囲】

【請求項1】

試験測定システムであって、
ユーザにとって危険な高い電圧を有する１つ以上の高電圧源と、
１つ以上のバックプレーン二重障害保護インターロックと、
電力信号と、
１つ以上のモジュールを受け入れるように構成された１つ以上のスロットと
を使用できる試験測定装置のバックプレーンと、
１つ以上のプロセッサと
を具え、
該１つ以上のプロセッサが、
上記１つ以上のバックプレーン二重障害保護インターロックからの１つ以上の信号を監視する処理と、
上記１つ以上の高電圧源を何ら関与させることなく、上記１つ以上のバックプレーン二重障害保護インターロック夫々の動作状態と障害状態を決定し、上記試験測定装置とユーザ・システムとの間のインターロック・パスの配線を確認する処理と
を上記１つ以上のプロセッサに行わせるプログラムを実行するよう構成される試験測定システム。

【請求項2】

上記１つ以上のバックプレーン二重障害保護インターロックからの信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムが、
上記１つ以上のスロットに挿入された任意のモジュールのモジュール・インターロックに対してモジュール・インターロック試験を実行し、該モジュール・インターロック試験から生じる信号を受信する処理と、
ユーザ・パス試験を実行し、該ユーザ・パス試験から生じる信号を受信する処理と、
内部インターロック試験を実行し、該内部インターロック試験から生じる信号を受信する処理と、
内部電源及びパス試験を実行し、該内部電源及びパス試験から生じる信号を受信する処理と、
上記モジュール・インターロック試験からの信号、上記ユーザ・パス試験からの信号、上記内部インターロック試験からの信号及び上記内部電源及びパス試験からの信号が全て合格を示している場合に、上記試験測定システムが試験に合格したことを示す処理と
を上記１つ以上のプロセッサに行わせるプログラムを含む請求項１に記載の試験測定システム。

【請求項3】

上記１つ以上のプロセッサは、上記モジュール・インターロック試験からの信号、上記ユーザ・パス試験からの信号、上記内部インターロック試験からの信号及び上記内部電源及びパス試験からの信号のいずれかが不合格を示した場合に、上記試験測定システムが不合格であることを示す処理を行うプログラムを実行するよう更に構成される請求項２に記載の試験測定システム。

【請求項4】

上記１つ以上のバックプレーン二重障害保護インターロックからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムは、
第１インターロックについて第１試験を実行する処理と、
上記第１インターロックが上記第１インターロック試験に合格したときに第２インターロック試験を実行する処理と、
第２インターロックが上記第２インターロック試験に合格したときに上記試験測定システムをイネーブルする処理と
を上記１つ以上のプロセッサに行わせる請求項１に記載の試験測定システム。

【請求項5】

ユーザ・システムへのインタフェースを更に具え、
上記１つ以上のプロセッサは、上記ユーザ・システムからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムを実行するように更に構成され、上記プログラムが、
電源を投入せずにインターロック・リターンの接点について第１インターロック・リターン試験を実行する処理と、
インターロック・リターン信号が上記第１インターロック・リターン試験に合格した場合は、そのパスに電力を供給する処理と、
インターロック・リターンについて第２インターロック・リターン試験を実行する処理と、
上記インターロック・リターンが上記第２インターロック・リターン試験に合格した場合は、電源ステータスを確認する処理と、
上記電源ステータスに基づいて上記試験測定システムをイネーブルする処理と
を上記１つ以上のプロセッサに行わせるプログラムを含む請求項１に記載の試験測定システム。

【請求項6】

電源ステータスに基づいて上記試験測定システムをイネーブルする処理を１つ以上のプロセッサに行わせるプログラムが、上記電源ステータスが障害状態にある場合に上記試験測定システムを不合格とする処理を上記１つ以上のプロセッサに行わせる請求項４に記載の試験測定システム。

【請求項7】

上記１つ以上のバックプレーン・インターロックからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムは、内部インターロック・リレーからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせる請求項１に記載の試験測定システム。

【請求項8】

内部インターロック・リレーからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムは、
ユーザ回路を接続した後にユーザ操作の内部インターロック・リレー試験を実行する処理と、
上記内部インターロックが上記内部インターロック・リレー試験に合格したら上記内部インターロック・リレーに最大電力を印可する処理と、
上記内部インターロック・リレーに対して最大電力試験を実行する処理と、
上記ユーザ回路を切断する処理と、
リセット信号を上記内部インターロック・リレーに送信する処理と、
上記内部インターロック・リレーがリセットされた場合に上記内部インターロック・リレーが合格したことを示す処理と
を上記１つ以上のプロセッサに行わせる請求項に７記載の試験測定システム。

【請求項9】

インターロック・システムの制御方法であって、
１つ以上のスロットに挿入された任意のモジュールのモジュール・インターロックに対してモジュール・インターロック試験を実行する処理と、
上記モジュール・インターロック試験から生じる信号を受信する処理と、
ユーザ・パス試験の実行する処理と、
上記ユーザ・パス試験から生じる信号を受信する処理と、
内部インターロック試験の実行する処理と、
上記内部インターロック試験から生じる信号を受信する処理と、
内部電源及びパス試験を実行する処理と、
上記内部電源及びパス試験から生じる信号を受信する処理と、
上記モジュール・インターロック試験からの信号、上記ユーザ・パス試験からの信号、上記内部インターロック試験からの信号及び上記内部電源及びパス試験からの信号が全て合格を示している場合に、上記インターロック・システムが合格であることを示す処理と
を具えるインターロック・システムの制御方法。

【請求項10】

上記モジュール・インターロック試験からの信号、上記ユーザ・パス試験からの信号、上記内部インターロック試験からの信号及び上記内部電源及びパス試験からの信号のいずれかが不合格を示す場合に、上記インターロック・システムが不合格であることを示す処理を更に具える請求項９に記載のインターロック・システムの制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、試験測定装置及びシステムに関し、特に試験測定装置又はシステムのためのセーフティ・インターロックに関する。

【背景技術】

【0002】

ソース・メジャー・ユニット（ＳＭＵ：Source Measure Unit）、電源など、試験測定装置やシステム（本願では、システムと呼ぶ）が、セーフティ・インターロック・システムを含めることには、メリットがある。インターロック・システムは、障害のあるシステムや、試験測定装置とユーザの被試験デバイス（ＤＵＴ）との間の配線を検出した場合に、ユーザやユーザの機械が危険な電圧にさらされるのを防止する。システムは、外部配線パス（経路）が切断されていない場合にのみ、危険なハードウェア（つまり、高電圧又は「危険な」電圧で動作するハードウェア）に通電又は接続する。これにより、外部ドアや筐体を開くなどのイベントが発生したときに、危険なハードウェアに通電する可能性がなくなる。

【0003】

図１は、従来のセーフティ・インターロック方式を示す。この方式は、電源１０（通常、５Ｖであり、信号5VINT_ENによってイネーブルされる）及びメイン・フレーム・リレー１２で構成されている。インターロック電源２０は、独立した接点１４及び１６の２つのリレーに電力を供給して、ハードウェア・パスを閉じ、「インターロックされた」モジュール上の下流のハードウェアをイネーブルする（有効にする、使用可能にする）。

【0004】

下流のハードウェアは、エンド・ユーザにとって危険と見なすことができる高電圧又は高電流の電源で構成されていても良い。概して、ユーザは、このインターロック・リレーのコイルに外部配線１７を与え、場合によっては、ドア・スイッチ、ホール・センサなどの外部デバイスを介して配線する。その後、システムは、外部配線パスが切断されていない場合にのみ、危険なハードウェアに電力を供給する。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特表２０２３－５５２１０１号公報

【非特許文献】

【0006】

【非特許文献1】「ケースレーのソース・メジャー・ユニット」、テクトロニクス／ケースレー、［オンライン］、［２０２４年４月１１日検索］、インターネット<https://www.tek.com/ja/products/keithley/source-measure-units>

【発明の概要】

【発明が解決しようとする課題】

【0007】

この場合のインターロック・リレーは、試験装置メーカー向けの安全制御コンポーネントであって、実装では「二重」の障害保護設計を確保するために、冗長な接点セットを使用する必要がある。もし１つのリレー接点が故障して閉じたままになっている場合でも、もう１セットの独立した接点が動作し続け、インターロック機能が機能し続けるため、装置の安全性が維持される。このタイプのインターロックには、２つの重大な欠点がある。

【0008】

まず、このインターロックには、障害検出機能がない。このインターロック・リレーには、二重障害保護機能があるが、動作の何らかの変化について、わからないままに又は示すことなしに、１つの接点が故障している可能性がある。そのインターロック・ステータス信号INT_STATUSは、リレーが正常であることを示し続ける。従って、このインターロックは、ハードウェアで１つの障害が発生し、それが必ず１日で故障する可能性があることを検出したり、示したりすることはない。単一の障害が発生した場合、安全を重視するユーザは、二重障害システムが単一障害システムになったかどうかを知りたいと考えている。機能障害のあるシステムは、修理を受ける必要があるが、システムが、最初にその障害を示す必要がある。

【0009】

第２に、インターロック設計により、問題解決が困難になる。ユーザがインターロック機能に障害があることを発見した場合、図１の配線及びハードウェア実装の単純化された特性は、問題が発生した場所を特定するのに役立たない。中程度に複雑なシステムでは、問題を解決するには、誰かが問題を特定して修復する間、ハードウェアを完全に切断してオフラインにする必要がある。

【課題を解決するための手段】

【0010】

図１に示すようなより単純化されたインターロック・システムとは対照的に、本願の実施形態は、先に挙げた２つの欠陥を解決するとともに、試験測定装置を安全規格の機械レベルに近づける。EN ISO13849-1:2015, カテゴリ３規格は、一部のユーザが望む機械レベルの安全規格の例を示している。

【0011】

更に、このようなインターロック・システムは、インターロック・システムのセルフ・チェック又はセルフ試験を実行し、インターロック・システムの完全性についてユーザに報告するという利点が存在する。このようなインターロック・システムは、本願の実施形態によれば、ユーザが、自分の最終アプリケーションと、試験システムとＤＵＴとの間の接続の安全性について自信を持つことを可能にする試験システムを提供する。

【図面の簡単な説明】

【0012】

【図1】図１は、従来のハードウェア・セーフティ・インターロックの実装形態を示している。

【図2】図２は、モジュールを有する改良型インターロック・システムの一実施形態の図を示す。

【図3】図３は、図２で示した各部からの信号の関係を示すブロック図を示す。

【図4】図４は、改良型インターロック・システムの別の実施形態を示す。

【図5】図５は、インターロック・リレーと試験回路の実施形態を示す。

【図6】図６は、インターロック・リレーのモジュール側ハードウェアの実施形態を示す。

【図7】図７は、Ｋ障害試験シーケンスの実施例のフローチャートを示す。

【図8】図８は、ユーザ・パス試験シーケンスの実施形態のフローチャートを示す。

【図9】図９は、電源及び負荷試験シーケンスの実施形態のフローチャートを示す。

【図10】図１０は、全体的な完全性（integrity）試験シーケンスの実施例のフローチャートを示す。

【発明を実施するための形態】

【0013】

図２は、本開示技術のいくつかの実施形態によるインターロック・システムの実施形態のブロック図を示す。図２の例示的なインターロック・システムは、本願で「危険」信号と呼ぶ高電圧や高電流の電源を使用するシステムで利用されるモジュール式ソース・メジャー・ユニット（ＳＭＵ）装置又は電源その他を含んでいても良い。本願での試験測定装置は、メインフレーム・バックプレーン３０、デジタル・メインフレーム５０内のメインフレーム・デジタル処理ユニット５２及び図示するＳＭＵモジュールなどの試験測定装置モジュール６０を含み、これらは、いくつかのメインフレーム・バックプレーン・スロットの中の１つに存在しても良い。このモジュールは、オプションであるが、システムの全ての側面を監視するシステムの能力を示すのに有益である。システムは、メインフレーム・バックプレーン３０やデジタル・メインフレーム５０に結合された任意の数の試験測定装置モジュールを含むことができる。

【0014】

メインフレームは、インターロック・リレー・ハードウェアに加えて、リレー及び電源機能の内部試験をサポートするための追加ハードウェアで構成されている。更に、インターロック電力信号（power signal：電源信号）は、メインフレーム・モジュール・インタフェース内の６つの場所に分配され、インターロック機能でモジュールをサポートする。メイン・デジタル・プロセッサは、完全性（Integrity：インテグリティ）試験の結果を処理するためにハードウェアから信号を収集する。インターロック・サブシステム全体の全ての信号とノードは、インターロック・システム全体の内部の健全性をいつでも確立するために、このデジタル・システム構造によって、バッファリング及び監視される。図示するモジュールの例では、特定の出力用にインターロック・システムを採用している。モジュールは、様々な構造があり得るが、この全体的なスキームをサポートするために、インターロックは、一貫したハードウェアの実装形態を備えていても良い。このモジュールのアーキテクチャには、内部インターロックのステータス（状態）を収集し、それをメイン・デジタル・システムに報告して、全体的なインターロックの試験で使用するデジタル・サブシステム構造も含まれている。

【0015】

図２の例では、インターロック・システムの機能は、メインフレーム・バックプレーン３０と、試験測定装置モジュール６０と、デジタル・メインフレーム５０の一部であるメインフレーム・デジタル処理ユニット５２との間に分散されている。本開示技術の実施形態は、メインフレーム・バックプレーン及びメインフレーム・バックプレーンに差し込む各試験測定装置モジュールの両方に機能を追加する。このようにして、モジュールは、完全性試験の一部となり、ユーザの配線から試験測定装置モジュールまで全てを試験できる。

【0016】

図２に示すインターロック・システムの１つの側面は、安全上重要なコンポーネントで、単一の障害が発生したときに検出するためのハードウェア・インターロックを含むということである。これらの実施形態では、ハードウェア・インターロックは、特定の安全上重要なコンポーネントに限定せずに、リレーを含む。この機能の一例は、メインフレーム・バックプレーン３０上の「単一障害検出」ブロック３４によって示される。「単一障害検出」ブロック３４は、「INTERLOCK_DRIVE（インターロック駆動）」信号に加えて、バックプレーン・インターロック３７のリレーＫ０３６からの入力を受け、メインフレーム・デジタル処理ユニット５２に「INT_FAULT_BP（インターロック障害バックプレーン）」信号を出力する。メインフレーム・バックプレーン３０の他のコンポーネントは、インターロック・システムの様々な要素のモニタリング及び試験を可能にする種々の信号を送受信する。

【0017】

図２に示すように、メインフレーム・バックプレーン３０には、インターロック電源３２があり、これは、接点１９に結合された外部配線１７へ、INTERLOCK_OUT（インターロック出力）信号を通して電力（通常、５Ｖ）を供給する。ユーザ・システムは、バックプレーン・インターロック３７上のリレーＫＯ３６に接続される接点５４を介して「INTERLOCK_RETURN（インターロック・リターン）」信号を返す。バックプレーン・インターロック３７は、二重障害保護を有する。メインフレーム・バックプレーン３０の下側のコンポーネントは、TST INT（test interlock：インターロックを試験する）４０において、INTERLOCK_TEST（インターロック試験）信号４２及びINTERLOCK_STATUS（インターロック・ステータス）信号４４で、インターロックの試験をイネーブルする。これら信号は、メインフレーム・デジタル処理ユニット５２によって受信される。TST INT４０は、ライン４６上の試験測定装置モジュール・インターロックと、バックプレーン・インターロック３７とから信号を受信してINTERLOCK_TEST（インターロック試験）信号を生成する。

【0018】

モジュール・スロット３８により、メインフレーム・バックプレーン３０は、ＳＭＵ、様々な機能の電源、様々なタイプの電源など、様々な機能の提供が可能になる。図示されているスロットの１つに、様々なモジュールが挿入される。モジュールが存在する場合、そのモジュールのインターロックに関するINTERLOCK_STATUS信号が、メインフレーム・バックプレーン３０とインタフェース接続されるライン４６上に現れる。モジュールとしては、モジュールの挿入を促す必要な機能を提供するために、多種多様なタイプのコンポーネントが含まれていても良い。本願での説明は、モジュール６０について説明するが、モジュール６０が保有する任意の機能は、メインフレーム・バックプレーン３０に結合される任意のモジュールに応用できる。モジュール６０は、リレー６２、６４、７２及び７４を有し、単一障害検出回路６６に接続されている。これらのリレー６２、６４、７２及び７４のいずれかが動作しなくなるか又は故障した場合、モジュール６０上の単一障害検出回路６６は、障害検出制御部７０に信号を提供し、最終的には、INT_FAULT_MOD（インターロック障害モジュール）信号としてメインフレーム・デジタル処理ユニット５２に信号を提供する。

【0019】

メインフレーム・バックプレーン３０又はモジュール６０の単一障害検出回路の夫々は、関連するリレーが故障したかどうかを、その通常の動作の挙動及びフェイル・セーフ特性の維持を中断することなく検出することができる。メインフレーム・デジタル処理ユニット５２は、単一障害検出ブロックから障害信号を受け取り、ロジックを利用して、安全上重大なコンポーネントの障害が発生したかどうかを判定する。モジュール６０は、対応するモジュール出力７６を提供するモジュール機能回路６８も有する。モジュール６０などの複数のモジュールは、高電圧コイルなどを含んでもよい。同様に、モジュール機能回路６８は、インターロックが正常に機能する場合、モジュール出力７６を生成する。インターロックが正常に機能しない場合、モジュール出力７６は生じない。

【0020】

図２に示すインターロック・システムの別の側面としては、ユーザが完全なシステムのインターロックの完全性（integrity：インテグリティ）を試験することを可能にするハードウェアの方法を含み、出力５６を生成する。図２は、メインフレーム・バックプレーン３０上のTST INT４０によるこの機能を示している。この機能には、危険な電圧が存在するモジュールを介さずにインターロック・システムをシミュレートする特定のハードウェア構造が含まれており、ユーザ自身の外部配線や装置の内部ハードウェアを含むシステムのセットアップに問題があるかどうかをユーザが特定できる。この説明では、このシミュレーションを「完全性（integrity：インテグリティ）試験」と呼び、これは、装置のハードウェアを使用して行われるシミュレーションである。ユーザは、この完全性試験に合格すれば、装置をいつ試験モードから解除して、システムが安全性実証済みシステムを構成している実行モードに入れるのかがわかる。メインフレームのデジタル処理ユニット５２は、インターロックの「試験」の結果を受けて、システムが合格か不合格かを判定する。更に、メインフレーム・デジタル処理ユニット５２は、万が一、障害が１つでも発生した場合は報告する。メインフレーム・デジタル処理ユニット５２は、これらの知見をユーザに知らせるためのインタフェースをユーザに提供する。

【0021】

これら２つの側面を組み合わせることで、本開示技術の実施形態による試験測定装置及びシステムは、EN ISO13849-1:2015, カテゴリ３規格への準拠を達成できる。

【0022】

図２の例示的なインターロック・システムの更なる側面は、含まれる全てのリレーが安全定格ＵＬ５０８に適合しており、これは、メインフレーム・バックプレーン３０上のインターロック３７のリレーＫＯと、試験測定装置のモジュール・インターロック６２及び６４のリレーＫ１と、その他の試験測定装置モジュール・インターロック７２及び７４のリレーＫ２の全てのリレーが含まれる。

【0023】

モジュール側のインターロックには、２つの直列で冗長な接点があり、これらは、ホット・スイッチングがなく、寿命が改善される。モジュール６０は、メインフレーム・バックプレーン３０と同様に、リレー接点についての単一障害検出部がある。メインフレーム側のインターロック完全性試験プロセスでは、モジュール６０をイネーブル（有効に）する前に、内部ハードウェアとユーザ接続の両方を確認する。これらについては、図７～図１０に関して以下で説明する。ユーザ側には、操作が簡単で、障害から保護されたインターロック・インタフェースがある。ハードウェアの障害が発生した場合、具体的な障害/コンポーネントを特定することはできず、単一の障害が発生したことのみを特定できる。

【0024】

こうしたことから、本開示技術の実施形態は、従来のインターロック・システムに比べて、いくつかの利点を提供する。これらの利点には、インターロック・ハードウェアをチェックして、まだ動作可能であり、障害のある状態にないことを確認できる機能が含まれる。また、システムは、モジュール構造内部のインターロック・ハードウェアをチェックし、動作性や障害状態がないことを確認する機能も備えている。このシステムには、インターロック・パスの外部の（ユーザの）配線のチェックをサポートするための追加のハードウェアがある。このようにして、ユーザは、外部接続を試験及びトラブルシューティングして、配線の問題を解決し、ユーザのセットアップに問題がないという確証を得ることができる。

【0025】

以下で詳しく説明するように、いくつかのソフトウェア試験シーケンスを実行すると、この新しく追加された全てのハードウェアは、共同して、内部インターロック・システムの「健全性」をチェックできる。ユーザからモジュールまでのインターロックのパス（経路）は、完全な「完全性（インテグリティ）試験」を提供し、結果をユーザに報告するように、実際に関わることなしに、ハードウェアについて完全にシミュレーション及びチェックできる。試験に合格すれば、インターロック・システムに単一の障害が発生しておらず、動作させたときに完全に動作するであろうことを確信できる。更に、この試験は、ユーザの試験自動化に組み込むことができるため、製品の寿命にわたってシステムをチェックし、インターロック・ハードウェアの障害が発生したときに、すぐにインターロック・ハードウェアの障害を特定できる。メインフレームは、安全規格EN ISO13849-1:2015, カテゴリ３に準拠するように指定できるため、試験測定装置のユーザにとって、安全/インターロック設計に対する新たな期待をもたらすものとなる。

【0026】

図３～７は、本開示技術のいくつかの実施形態によるメインフレームにおけるインターロック・システムの例示的な実装形態の一部についての回路図を示す。この説明では、全ての回路の機能については説明しないが、主要な信号と機能について説明する。各種回路の実装形態は、設計者に任されている。

【0027】

図３は、図２に示された様々な部分からの信号のブロック図を示しており、これらは、ユーザがユーザの外部システムを通じてインターロックに配線することを可能にするために使用されるもので、いくつかの要素は、図２には示されていない。図３のインターロック電源３２は、図２のインターロック電源３２に対応する。図３は、ダイオード９０及び抵抗１８などの設計要素（図２には図示されていない）を含み、これらは、過電圧及び過電流保護を提供するとともに、5VINT（５Ｖインターロック）信号自体に障害がないかを監視する。これら設計要素により、この電源の内部障害検出が可能になる。ここに示されていないその他の要素が、更にオープン回路状態を検出するために追加される。ステータス・ブロック９２は、電力信号自体に障害があるかどうかを示すことができる5VINT_PG（power good：電源良好）信号を提供する。ステータス・ブロック９２は、インターロック電源からの全ての信号とユーザのリターン信号に加えて、その他の信号を監視して、実行モードであるか、試験モードであるか、又は、障害があるかどうか、などのそれらの状態を判断し、そのステータスをインターロックに提供する。このステータス・ブロック９２のハードウェア実装形態は、様々な回路要素を含んでもよいが、その重要性は、安全な動作を確保するための電源及びユーザ・ステータスの監視にある。

【0028】

図４に示すこの5VS電源９４は、内部インターロック電源に用いられる。この電源９４は、メインフレーム・バックプレーン３０の外部には、電力を何ら供給しない。図２を再度参照すると、図２はバックプレーン・インターロック３７用の電源としての電源を示している。このシステムは、ステータス・ブロック９６（図２には図示されていない）からのPG信号によって、電源９４の過電圧、低電圧又は過電流状態を監視し、これにより、この別個の電源９４の内部障害検出を可能にする。図３のステータス・ブロック９２と同様に、ステータス・ブロック９６内のハードウェアは、内部インターロックに電力を供給するために使用される電源９４の健全性を監視する。

【0029】

図５のこのブロック図は、図２のバックプレーン・インターロック３７のセーフティ・リレーＫＯ３６と、試験イネーブル信号と、チェック回路９８での試験イネーブルにおけるインターロック・システムに関与するほぼ全てのノードのステータスをチェックするための信号とを含んでいる。ステータス・チェック回路９８は、図２のTST INT回路４０を含んでもよい。ノードには、ユーザ・ステータス５４と、モジュール・スロット３８を介したモジュールとがあり、これらはメインフレーム・デジタル処理ユニット５２に送られる。モジュール・スロット３８の数は、１からＮまで変化しても良い。図２の実施形態は、６つのスロットを示しており、この説明では、１スロットにつき１つの場所として、６つの場所に電力を分配することに言及することがあるが、それは単に一例に過ぎない。動作については、以下のフローチャートで説明している。以下は、各信号の説明である。

【表1】

【0030】

図６は、モジュール構造の一例において、改良型インターロック・システムがどのように存在することがあるかの例を示す。図６は、以下の説明の理解を容易にするため、いくつかのハードウェア・コンポーネントを示しているが、この説明は、この特定の例でモジュール・インターロックがどのように機能するかの示唆を意図するものではない。モジュール側のハードウェアは、セーフティ（安全）制御リレーの両方の接点がオープンである（開いている）必要があるときに、オープンであることを確認する。モジュール側のハードウェアは、インターロックがオープンのときに、リレーの状態を報告することのみを目的としている。

【0031】

通常の状況下では、インターロックがオープンで、インターロック・リレー１００及び１１０の両方が正常に機能しているとき、バイアス抵抗１０１及び１１１は、レールに応じて、コンパレータ１０４又は１１４の検出ノードを監視対象のレールと反対方向に引っ張る。抵抗１０１は、正のレールを監視するコンパレータ１０４に関して検出ノードを負に引っ張り、抵抗１１１は、負のレールを監視するコンパレータ１１４に関して検出ノードを正に引っ張る。この状況では、コンパレータ１０４と１１４の両方が、ロー信号を出力する。この特定の実施形態は、正及び負の高電圧レール及び低電圧レールを有し、他の回路１０２及び１１２は電源によって駆動される。図６は、システムが、システムの安全性の完全な監視を提供するために、モジュールにインターロックを実装する方法の例を示しているに過ぎない。

【0032】

しかし、インターロックがオープンであるべきときに、４つの接点のいずれかが完全にオープンではない場合、その接点は、対応するコンパレータをそのレールの方へ引っ張り、コンパレータ１０４又はコンパレータ１１４のいずれかが代わりにハイ信号を出力する原因となる。例えば、リレー１００の接点がオープンにならない場合、正の高電圧レールが抵抗１０５を介して検出ノードを正に引っ張り、コンパレータ１０４の出力をハイにする。同様のシーケンスが、抵抗１１５の負のレールでも発生する。

【0033】

様々な回路コンポーネントの特定のハードウェア実装を見てきたが、次に、これらインターロックの全体的なアーキテクチャによって可能になる様々なインターロックの試験と監視について説明する。インターロックの実装の詳細は、システムにより、プロセッサがインターロックを監視及び試験できるようにしている限り、設計者に委ねられており、このプロセスは、現在の技術水準では見つかっていないことに注意する必要がある。また、図１０に関して以下で説明する全体的な完全性試験が、実施形態及び請求項の範囲内で、複数の試験の中の１つ又は選択されたもののみを行うことができることにも注意すべきである。

【0034】

図７は、本願ではＫ障害試験と呼ぶ、第１試験を示している。このＫ障害試験は、メインフレーム・バックプレーン３０のセーフティ・インターロック・リレー３７をチェックし、次にインターロックを有する取り付けられた全モジュールに対して繰り返す。図は、特定のモジュール試験シーケンスを示していないが、図７のインターロック・リレー障害試験と非常によく似ている。試験は、１２０から始まり、第１インターロックの試験のために、上述の様々な信号が設定される。一実施形態では、この試験セットアップには、これらの信号を次の値に設定することを含む：5VINT_EN=0;INT_EN =0;INT_TEST =0;INT_RUN =0;及び K_FAULT_TEST =0。セットアップ後、１２２では、システムが、5VSの電力信号とK_FAULT（Ｋ障害）信号を確認することにより、第１インターロック試験を実行する。もし電源が良好でない場合又は障害があるという返答が来た場合、試験は、１２４で不合格となる。試験が合格になると、システムは、１２６において、第２インターロック試験をセットアップする。この実施形態では、第２インターロック試験のためのこのセットアップは、5VINT_EN=0, INT_EN =0;INT_TEST =0;INT_RUN =0;及びK_FAULT_TEST =1となる。１２８での試験の後、もしインターロックの準備ができていないか、第２インターロックが不合格の場合、試験は、１３０で不合格となる。通常、この不合格は、下流のハードウェア障害又はリレーの障害（動作不良）を示す。第２インターロックが試験に合格すると、試験の全体が、１３２で合格となる。

【0035】

図８は、第２試験シーケンスを示しており、これは、図２の接点５４を通じて、ユーザによって返信（リターン）された入力信号を試験するユーザ・パス試験であっても良い。このユーザ・パス試験では、ユーザがメインフレーム・インターロック・リレーを動作させる配線と機能を確認する。１４０では、システムは、電源オフで、第１ユーザ試験をセットアップする。一実施形態では、第１ユーザ試験のための設定は、5VINT_EN=0;INT_EN =0;INT_TEST =0;INT_RUN =0;及び K_FAULT_TEST =0 としても良い。１４２では、システムが、インターロックのリターン（帰路）をチェックして信号を検出する。もしシステムが信号を検出した場合、システムは、信号を予期していなかったため、試験は、１４４で不合格となる。この不合格は、ユーザ電源が接続されていたか、ユーザ電源に何らかの障害が発生していることを意味する可能性がある。試験に合格すると、システムは、１４６において、電源をオンにして、第２ユーザ試験をセットアップする。第２ユーザ試験自体は、第１ユーザ試験と同じ動作を実行しても良い。第２ユーザ試験の設定は、5VINT_EN =1であること以外は同じである。１４８では、システムは、インターロックのリターン（帰路）において信号の検出を試みる。信号がない場合は、ユーザの配線が短絡している可能性があり、試験は、１５０において不合格となる。次いで、システムは、第２ユーザ試験と同じ設定を使用して、１５２において、電源についての電力信号（power signal：電源信号）を確認するが、このとき、第３試験のセットアップは必要ない。5VINT_PG信号又はその他の電源が良好なこと示す信号が、１５４において、１に等しくない場合、試験は、１５６で不合格となる。これは、インターロック電源に障害状態（ユーザ配線がアース又はシャーシに短絡しているなど）があることを示している可能性がある。この試験に合格すると、試験の全体が、１５８で合格となる。

【0036】

図９は、図２のモジュール・スロット３８に関連付けられた電源及び負荷試験のための試験シーケンスを示している。この試験では、必要な電流を供給する電源の能力を発揮させるように、インターロック負荷のスロットがいくつあるかに関係なく、内部のインターロック・リレーに負荷をかける。図２の実施形態は、６つのスロットを示しているので、試験のためのインターロック負荷は、この数のモジュールを模倣するように設定される。この試験中、モジュールのインターロックは作動しないように切断される。１６０では、システムは、ユーザが操作するインターロックの試験をセットアップする。一実施形態は、以下の設定を含む：5VINT_EN=1;INT_EN =1;INT_TEST =0;INT_RUN =0;及び K_FAULT_TEST =0。試験を実行した後、システムは、１６２で、電源良好（PG：power good）信号をチェックし、障害が検出されたかどうか及びインターロックの準備ができているかどうかを確認する。これらのいずれかが該当しなかった場合、試験は、１６４で不合格となり、これは、ユーザがインターロック・リレーを操作できなかったか、内部障害が発生していることを示している可能性がある。１６６では、システムは、同じ試験をセットアップするが、ここでは、電源が投入される。この設定は、INT_TESTが１に設定されていることを除いて同じままである。この試験は、できるだけ短時間で実行される。前の試験と同じチェックが、１６８でチェックされる。いずれかの条件が不合格の場合、試験は、１７０で不合格となり、これは、内部インターロック電源が、インターロックの全負荷を駆動するのを妨げた内部障害を示す。次いで、オプションで、１７２において、ユーザの接続が切断されても良い。全ての設定を０に設定して、新しい別の試験を実行する。１７４では、障害（FAULT）を合格とするのは０であり、INT_READY も０である必要がある点を除けば、前の２つの試験と同じ条件がチェックされる。これらの条件のいずれかが不合格の場合、試験は、１７６で不合格となり、そうでない場合には、１７８で、試験が合格となる。

【0037】

最後の試験シーケンスは、上述の完全性試験で構成される。この最後のシーケンスでは、前の試験の結果が収集され、ユーザに返答される合格/不合格の結果が生成される。試験が不合格の場合、システムは、システムのどの部分が不合格となったかに関する情報をユーザに提供する。モジュールのインターロック試験は、１８０において、インターロックの状態を決定するが、これは、図７の試験シーケンスの形をとっても良く、メインフレーム・バックプレーン３０の代わりにモジュール６０に適用される。１８４におけるユーザ・パス試験は、図８の試験の形態をとっても良い。内部インターロックの試験は、１８６において、図７の試験の形式をとって、メインフレーム・バックプレーン３０に適用されても良く、また、１８８における内部電源及び負荷試験の試験は、図９の試験シーケンスの形式をとっても良い。先の全ての試験に合格した場合、完全性（インテグリティ）試験の全体が、１９０において、合格となる。いずれかが不合格の場合、試験の全体が、１８２で不合格となる。

【0038】

上述のように、いくつかの実施形態は、与えられた正確なシーケンスにおける全く同じ試験の全てを含んではいないことに留意すべきである。システムの全ての部分のインターロックを、危険な電力レベルを適用せずに試験できるやり方で試験するという全体的なアプローチは、これまでにないものである。更に、プロセッサを使用して個々のインターロック試験を全て監視し、合格/不合格の兆候を提供し、障害が発生した場合は、その障害に関する情報を提供することも、以前は行われていないことである。

【0039】

本開示技術の態様は、特別に作成されたハードウェア、ファームウェア、デジタル・シグナル・プロセッサ又はプログラムされた命令に従って動作するプロセッサを含む特別にプログラムされた汎用コンピュータ上で動作できる。本願における「コントローラ」又は「プロセッサ」という用語は、マイクロプロセッサ、マイクロコンピュータ、ＡＳＩＣ及び専用ハードウェア・コントローラ等を意図する。本開示技術の態様は、１つ又は複数のコンピュータ（モニタリング・モジュールを含む）その他のデバイスによって実行される、１つ又は複数のプログラム・モジュールなどのコンピュータ利用可能なデータ及びコンピュータ実行可能な命令で実現できる。概して、プログラム・モジュールとしては、ルーチン、プログラム、オブジェクト、コンポーネント、データ構造などを含み、これらは、コンピュータその他のデバイス内のプロセッサによって実行されると、特定のタスクを実行するか、又は、特定の抽象データ形式を実現する。コンピュータ実行可能命令は、ハードディスク、光ディスク、リムーバブル記憶媒体、ソリッド・ステート・メモリ、ＲＡＭなどのコンピュータ可読記憶媒体に記憶しても良い。当業者には理解されるように、プログラム・モジュールの機能は、様々な実施例において必要に応じて組み合わせられるか又は分散されても良い。更に、こうした機能は、集積回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのようなファームウェア又はハードウェア同等物において全体又は一部を具体化できる。特定のデータ構造を使用して、本開示技術の１つ以上の態様をより効果的に実施することができ、そのようなデータ構造は、本願に記載されたコンピュータ実行可能命令及びコンピュータ使用可能データの範囲内と考えられる。

【0040】

開示された態様は、場合によっては、ハードウェア、ファームウェア、ソフトウェア又はこれらの任意の組み合わせで実現されても良い。開示された態様は、１つ以上のプロセッサによって読み取られ、実行され得る１つ又は複数のコンピュータ可読媒体によって運搬されるか又は記憶される命令として実現されても良い。そのような命令は、コンピュータ・プログラム・プロダクトと呼ぶことができる。本願で説明するコンピュータ可読媒体は、コンピューティング装置によってアクセス可能な任意の媒体を意味する。限定するものではないが、一例としては、コンピュータ可読媒体は、コンピュータ記憶媒体及び通信媒体を含んでいても良い。

【0041】

コンピュータ記憶媒体とは、コンピュータ読み取り可能な情報を記憶するために使用することができる任意の媒体を意味する。限定するものではないが、例としては、コンピュータ記憶媒体としては、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、フラッシュメモリやその他のメモリ技術、コンパクト・ディスク読み出し専用メモリ（ＣＤ-ＲＯＭ）、ＤＶＤ（Digital Video Disc）やその他の光ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置やその他の磁気記憶装置、及び任意の技術で実装された任意の他の揮発性又は不揮発性の取り外し可能又は取り外し不能の媒体を含んでいても良い。コンピュータ記憶媒体としては、信号そのもの及び信号伝送の一時的な形態は除外される。

【0042】

通信媒体とは、コンピュータ可読情報の通信に利用できる任意の媒体を意味する。限定するものではないが、例としては、通信媒体には、電気、光、無線周波数（ＲＦ）、赤外線、音又はその他の形式の信号の通信に適した同軸ケーブル、光ファイバ・ケーブル、空気又は任意の他の媒体を含んでも良い。

実施例

【0043】

以下では、本願で開示される技術の理解に有益な実施例が提示される。この技術の実施形態は、以下で記述する実施例の１つ以上及び任意の組み合わせを含んでいても良い。

【0044】

実施例１は、試験測定システムであって、ユーザにとって危険な高い電圧を有する１つ以上の高電圧源と、１つ以上のバックプレーン二重障害保護インターロックと電力信号と１つ以上のモジュールを受け入れるように構成された１つ以上のスロットとを使用できる試験測定装置のバックプレーンと、１つ以上のプロセッサとを具え、該１つ以上のプロセッサが、上記１つ以上のバックプレーン二重障害保護インターロックからの１つ以上の信号を監視する処理と、上記１つ以上の高電圧源を何ら関与させることなく、上記１つ以上のバックプレーン二重障害保護インターロック夫々の動作状態と障害状態を決定し、試験測定装置とユーザ・システムとの間のインターロック・パスの配線を確認する処理とを上記１つ以上のプロセッサに行わせるプログラムを実行するよう構成される。

【0045】

実施例２は、実施例１の試験測定システムであって、上記１つ以上のバックプレーン二重障害保護インターロックからの信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムが、上記１つ以上のスロットに挿入された任意のモジュールのモジュール・インターロックに対してモジュール・インターロック試験を実行し、該モジュール・インターロック試験から生じる信号を受信する処理と、ユーザ・パス試験を実行し、該ユーザ・パス試験から生じる信号を受信する処理と、内部インターロック試験を実行し、該内部インターロック試験から生じる信号を受信する処理と、内部電源及びパス試験を実行し、該内部電源及びパス試験から生じる信号を受信する処理と、上記モジュール・インターロック試験からの信号、上記ユーザ・パス試験からの信号、上記内部インターロック試験からの信号及び上記内部電源及びパス試験からの信号が全て合格を示している場合に、上記試験測定システムが試験に合格したことを示す処理とを上記１つ以上のプロセッサに行わせるプログラムを含む。

【0046】

実施例３は、実施例２の試験測定システムであって、上記１つ以上のプロセッサは、上記モジュール・インターロック試験からの信号、上記ユーザ・パス試験からの信号、上記内部インターロック試験からの信号及び上記内部電源及びパス試験からの信号のいずれかが不合格を示した場合に、上記試験測定システムが不合格であることを示す処理を行うプログラムを実行するよう更に構成される。

【0047】

実施例４は、実施例３の試験測定システムであって、上記１つ以上のプロセッサは、不合格の試験に関する情報を提供するプログラムを実行するように更に構成される。

【0048】

実施例５は、実施例１から４のいずれかの試験測定システムであって、上記１つ以上のバックプレーン二重障害保護インターロックからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムは、第１インターロックについて第１試験を実行する処理と、上記第１インターロックが上記第１インターロック試験に合格したときに第２インターロック試験を実行する処理と、第２インターロックが上記第２インターロック試験に合格したときに上記試験測定システムをイネーブルする処理とを上記１つ以上のプロセッサに行わせる。

【0049】

実施例６は、実施例１から５のいずれかの試験測定システムであって、ユーザ・システムへのインタフェースを更に具える。

【0050】

実施例７は、実施例６の試験測定システムであって、上記１つ以上のプロセッサは、上記ユーザ・システムからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムを実行するように更に構成される。

【0051】

実施例８は、実施例７の試験測定システムであって、上記ユーザ・システムからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムは、電源を投入せずにインターロック・リターン（帰路）の接点について第１インターロック・リターン試験を実行する処理と、インターロック・リターン信号が上記第１インターロック・リターン試験に合格した場合は、そのパスに電力を供給する処理と、インターロック・リターンについて第２インターロック・リターン試験を実行する処理と、上記インターロック・リターンが上記第２インターロック・リターン試験に合格した場合は、電源ステータスを確認する処理と、上記電源ステータスに基づいて上記試験測定システムをイネーブルする処理とを上記１つ以上のプロセッサに行わせるプログラムを含む。

【0052】

実施例９は、実施例５の試験測定システムであって、電源ステータスに基づいて上記試験測定システムをイネーブルする処理を１つ以上のプロセッサに行わせるプログラムが、上記電源ステータスが障害状態にある場合に上記試験測定システムを不合格とする処理を上記１つ以上のプロセッサに行わせる。

【0053】

実施例１０は、実施例１から実施例９のいずれかの試験測定システムであって、インターロックを夫々有する１つ以上のモジュールを更に具える。

【0054】

実施例１１は、実施例１０の試験測定システムであって、上記１つ以上のプロセッサが、上記１つ以上のモジュールからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムを実行するように更に構成される。

【0055】

実施例１２は、実施例１１の試験測定システムであって、上記１つ以上のモジュールからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムは、上記１つ以上のモジュールの中の１つのモジュール上の第１モジュール・インターロックについて第１試験を実行する処理と、上記第１モジュール・インターロックが上記第１試験に合格した場合に上記１つのモジュール上の第２モジュール・インターロックについて第２試験を実行する処理と、上記第２モジュール・インターロックが上記第２試験に合格した場合に、上記試験測定システムをイネーブルする処理とを上記１つ以上のプロセッサに行わせる。

【0056】

実施例１３は、実施例１から１２のいずれかの試験測定システムであって、上記１つ以上のバックプレーン・インターロックからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムは、内部インターロック・リレーからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせる。

【0057】

実施例１４は、実施例１３の試験測定システムであって、内部インターロック・リレーからの１つ以上の信号を監視する処理を上記１つ以上のプロセッサに行わせるプログラムは、ユーザ回路を接続した後にユーザ操作の内部インターロック・リレー試験を実行する処理と、上記内部インターロックが上記内部インターロック・リレー試験に合格したら上記内部インターロック・リレーに最大電力を印可する処理と、上記内部インターロック・リレーに対して最大電力試験を実行する処理と、上記ユーザ回路を切断する処理と、リセット信号を上記内部インターロック・リレーに送信する処理と、上記内部インターロック・リレーがリセットされた場合に上記内部インターロック・リレーが合格したことを示す処理とを上記１つ以上のプロセッサに行わせる。

【0058】

実施例１５は、実施例１４の試験測定システムであって、上記１つ以上のプロセッサは、上記ユーザ操作の内部インターロック・リレー試験、上記最大電力試験又はリセットのいずれかが不合格となった場合に、上記内部インターロック・リレーが不合格であることを示す処理を上記１つ以上のプロセッサに行わせるプログラムを実行するように更に構成される。

【0059】

実施例１６は、インターロック・システムの制御方法であって、１つ以上のスロットに挿入された任意のモジュールのモジュール・インターロックに対してモジュール・インターロック試験を実行する処理と、上記モジュール・インターロック試験から生じる信号を受信する処理と、ユーザ・パス試験の実行する処理と、上記ユーザ・パス試験から生じる信号を受信する処理と、内部インターロック試験の実行する処理と、上記内部インターロック試験から生じる信号を受信する処理と、内部電源及びパス試験を実行する処理と、上記内部電源及びパス試験から生じる信号を受信する処理と、上記モジュール・インターロック試験からの信号、上記ユーザ・パス試験からの信号、上記内部インターロック試験からの信号及び上記内部電源及びパス試験からの信号が全て合格を示している場合に、上記インターロック・システムが合格であることを示す処理とを具える。

【0060】

実施例１７は、実施例１６のインターロック・システムの制御方法であって、上記インターロック・システムが試験に合格した場合に上記インターロック・システムに通電する処理を更に具える。

【0061】

実施例１８は、実施例１６又は１７のいずれかのインターロック・システムの制御方法であって、上記モジュール・インターロック試験からの信号、上記ユーザ・パス試験からの信号、上記内部インターロック試験からの信号及び上記内部電源及びパス試験からの信号のいずれかが不合格を示す場合に、上記インターロック・システムが不合格であることを示す処理を更に具える。

【0062】

実施例１９は、実施例１８のインターロック・システムの制御方法であって、どの試験が不合格となったかについての情報を提供する処理を更に具える。

【0063】

加えて、本願の説明は、特定の特徴に言及している。本明細書における開示には、これらの特定の特徴の全ての可能な組み合わせが含まれると理解すべきである。ある特定の特徴が特定の態様又は実施例に関連して開示される場合、その特徴は、可能である限り、他の態様及び実施例との関連においても利用できる。

【0064】

また、本願において、２つ以上の定義されたステップ又は工程を有する方法に言及する場合、これら定義されたステップ又は工程は、状況的にそれらの可能性を排除しない限り、任意の順序で又は同時に実行しても良い。

【0065】

明細書、特許請求の範囲、要約書及び図面に開示される全ての機能、並びに開示される任意の方法又はプロセスにおける全てのステップは、そのような機能やステップの少なくとも一部が相互に排他的な組み合わせである場合を除いて、任意の組み合わせで組み合わせることができる。明細書、要約書、特許請求の範囲及び図面に開示される機能の夫々は、特に明記されない限り、同じ、等価、又は類似の目的を果たす代替の機能によって置き換えることができる。

【0066】

説明の都合上、本発明の具体的な実施例を図示し、説明してきたが、本発明の要旨と範囲から離れることなく、種々の変更が可能なことが理解できよう。従って、本発明は、添付の請求項以外では、限定されるべきではない。

【符号の説明】

【0067】

１８ 抵抗器
１９ 接点
３０ メインフレーム・バックプレーン
３２ インターロック電源
３４ 単一障害検出ブロック
３６ リレーＫＯ
３７ バックプレーン・インターロック
３８ モジュール・スロット
４０ インターロック試験（TST INT）
４２ INTERLOCK_TEST（インターロック試験）信号
４４ INTERLOCK_STATUS（インターロック・ステータス）信号
４６ ライン
５０ デジタル・メインフレーム
５２ メインフレーム・デジタル処理ユニット
５４ 連絡先
６０ モジュール
６２ リレー
６４ リレー
６６ シングル障害検出回路
６８ モジュール機能回路
７０ 障害検出制御
７２ リレー
７４ リレー
９０ ダイオード
９２ ステータス・ブロック
９４ 電源
９６ ステータス・ブロック
１００ インターロック・リレー
１０１ バイアス抵抗
１０２ 回路
１０４ コンパレータ
１０５ 抵抗器
１１０ インターロック・リレー
１１１ バイアス抵抗
１１２ 回路
１１４ コンパレータ
１１５ 抵抗器
ＳＳＲ ソリッド・ステート・リレー（スイッチ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【外国語明細書】