▶ 深▲セン▼市▲華▼星光▲電▼半▲導▼体▲顕▼示技▲術▼有限公司の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024161878
(43)【公開日】2024-11-20
(54)【発明の名称】ゲート駆動回路及び表示パネル
(51)【国際特許分類】
G09G 3/20 20060101AFI20241113BHJP
G09F 9/30 20060101ALI20241113BHJP
【ＦＩ】
G09G3/20 622A
G09G3/20 621J
G09G3/20 670H
G09G3/20 670A
G09G3/20 622G
G09G3/20 622Z
G09G3/20 621M
G09F9/30 338
【審査請求】有
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023201998
(22)【出願日】2023-11-29
(31)【優先権主張番号】202310516335.8
(32)【優先日】2023-05-08
(33)【優先権主張国・地域又は機関】CN
(71)【出願人】
【識別番号】519182202
【氏名又は名称】深▲セン▼市▲華▼星光▲電▼半▲導▼体▲顕▼示技▲術▼有限公司
(74)【代理人】
【識別番号】100118256
【弁理士】
【氏名又は名称】小野寺 隆
(74)【代理人】
【識別番号】100166338
【弁理士】
【氏名又は名称】関口 正夫
(72)【発明者】
【氏名】チャオ チェンヤン
(72)【発明者】
【氏名】チャン リウチー
(72)【発明者】
【氏名】ハン バイシャン
【テーマコード（参考）】
5C080
5C094
【Ｆターム（参考）】
5C080DD14
5C080JJ02
5C080JJ04
5C094AA41
5C094BA03
5C094DA13
5C094DB01
5C094EA10
(57)【要約】 （修正有）
【課題】パッチ線を設けることにより、パルス信号を正常に出力できるようにし、ゲート駆動回路の歩留まりを向上させる。
【解決手段】ゲート駆動回路１００は、多ステージゲート駆動ユニットと、少なくとも１本のパッチ線１２と、を含み、ここで、第ｎステージのゲート駆動ユニット１０は少なくとも第１制御信号線１１に接続され、前記第１制御信号線１１は第ｎステージの走査信号Ｇ１（ｎ）にアクセスし、前記第ｎステージのゲート駆動ユニット１０は前記第ｎステージの走査信号Ｇ１（ｎ）の制御下で第ｎステージのパルス信号Ｇ３（ｎ）を出力するために用いられ、前記パッチ線１２は前記第１制御信号線１１と交差して異層に設けられ、前記パッチ線１２は第ｍステージの走査信号Ｇ１（ｍ）を伝送するために用いられ、ｎ及びｍはいずれも０よりも大きい正の整数であり、且つｎはｍよりも大きいか又は小さい。
【選択図】図１
【解決手段】ゲート駆動回路１００は、多ステージゲート駆動ユニットと、少なくとも１本のパッチ線１２と、を含み、ここで、第ｎステージのゲート駆動ユニット１０は少なくとも第１制御信号線１１に接続され、前記第１制御信号線１１は第ｎステージの走査信号Ｇ１（ｎ）にアクセスし、前記第ｎステージのゲート駆動ユニット１０は前記第ｎステージの走査信号Ｇ１（ｎ）の制御下で第ｎステージのパルス信号Ｇ３（ｎ）を出力するために用いられ、前記パッチ線１２は前記第１制御信号線１１と交差して異層に設けられ、前記パッチ線１２は第ｍステージの走査信号Ｇ１（ｍ）を伝送するために用いられ、ｎ及びｍはいずれも０よりも大きい正の整数であり、且つｎはｍよりも大きいか又は小さい。
【選択図】図１
【特許請求の範囲】
【請求項1】
ゲート駆動回路であって、
多ステージゲート駆動ユニットであって、前記多ステージゲート駆動ユニットにおける第ｎステージのゲート駆動ユニットは第１制御信号線に少なくとも接続され、前記第１制御信号線は第ｎステージの走査信号にアクセスし、前記第ｎステージのゲート駆動ユニットは前記第ｎステージの走査信号の制御下で第ｎステージのパルス信号を出力するために用いられる多ステージゲート駆動ユニットと、
少なくとも１本のパッチ線であって、前記パッチ線は前記第１制御信号線と交差して異層に設けられ、前記パッチ線は第ｍステージの走査信号を伝送するために用いられ、ｎ及びｍはいずれも０よりも大きい正の整数であり、且つｎはｍよりも大きいか又は小さい少なくとも１本のパッチ線と、を含むことを特徴とするゲート駆動回路。
多ステージゲート駆動ユニットであって、前記多ステージゲート駆動ユニットにおける第ｎステージのゲート駆動ユニットは第１制御信号線に少なくとも接続され、前記第１制御信号線は第ｎステージの走査信号にアクセスし、前記第ｎステージのゲート駆動ユニットは前記第ｎステージの走査信号の制御下で第ｎステージのパルス信号を出力するために用いられる多ステージゲート駆動ユニットと、
少なくとも１本のパッチ線であって、前記パッチ線は前記第１制御信号線と交差して異層に設けられ、前記パッチ線は第ｍステージの走査信号を伝送するために用いられ、ｎ及びｍはいずれも０よりも大きい正の整数であり、且つｎはｍよりも大きいか又は小さい少なくとも１本のパッチ線と、を含むことを特徴とするゲート駆動回路。
【請求項2】
前記ゲート駆動回路は信号伝送線をさらに含み、前記信号伝送線は前記第ｎステージの走査信号を伝送するために用いられ、前記信号伝送線は前記第１制御信号線と交差して異層に設けられ、前記信号伝送線はビアを介して前記第１制御信号線に接続されることを特徴とする請求項１に記載のゲート駆動回路。
【請求項3】
前記ゲート駆動回路はｋ本の前記パッチ線を含み、各前記パッチ線は対応する第ｍステージの走査信号にアクセスし、ｋは１よりも大きい正の整数であり、ｍはｎよりも小さいことを特徴とする請求項１に記載のゲート駆動回路。
【請求項4】
前記ゲート駆動回路はｋ本の前記パッチ線を含み、各前記パッチ線は対応する第ｍステージの走査信号にアクセスし、ｋは１よりも大きい正の整数であり、ｍはｎよりも大きいことを特徴とする請求項１に記載のゲート駆動回路。
【請求項5】
前記パッチ線は、少なくとも１本の第１パッチ線と、少なくとも１本の第２パッチ線と、を含み、
前記第１パッチ線は前記第ｍステージの走査信号にアクセスし、ｍはｎよりも小さく、前記第２パッチ線は前記第ｍステージの走査信号にアクセスし、ｍはｎよりも大きいことを特徴とする請求項１に記載のゲート駆動回路。
前記第１パッチ線は前記第ｍステージの走査信号にアクセスし、ｍはｎよりも小さく、前記第２パッチ線は前記第ｍステージの走査信号にアクセスし、ｍはｎよりも大きいことを特徴とする請求項１に記載のゲート駆動回路。
【請求項6】
前記第１パッチ線及び前記第２パッチ線はそれぞれ前記第１制御信号線の両側に位置することを特徴とする請求項５に記載のゲート駆動回路。
【請求項7】
前記パッチ線に修復マークが設けられ、前記パッチ線と前記第１制御信号線との交点が前記修復マークに対応することを特徴とする請求項１に記載のゲート駆動回路。
【請求項8】
前記第ｎステージのゲート駆動ユニットは、
高電位配線、第１低電位配線、前記第１制御信号線、第２制御信号線及びプルアップノードに接続され、前記プルアップノードの電位を制御するために用いられるプルアップ制御モジュールと、
前記高電位配線、前記プルアップノード及び信号出力端に接続され、前記プルアップノードの電位の制御下で前記第ｎステージのパルス信号を前記信号出力端で出力するために用いられるプルアップ出力モジュールと、
前記高電位配線、前記第２制御信号線、ステージ伝送配線、前記プルアップノード、前記第１低電位配線及びプルダウンノードに接続され、前記プルダウンノードの電位を制御するために用いられるプルダウン制御モジュールと、
第２低電位配線、前記信号出力端及び前記プルダウンノードに接続され、前記プルダウンノードの電位の制御下で前記信号出力端の電位をプルダウンするために用いられるプルダウンモジュールと、を含むことを特徴とする請求項１に記載のゲート駆動回路。
高電位配線、第１低電位配線、前記第１制御信号線、第２制御信号線及びプルアップノードに接続され、前記プルアップノードの電位を制御するために用いられるプルアップ制御モジュールと、
前記高電位配線、前記プルアップノード及び信号出力端に接続され、前記プルアップノードの電位の制御下で前記第ｎステージのパルス信号を前記信号出力端で出力するために用いられるプルアップ出力モジュールと、
前記高電位配線、前記第２制御信号線、ステージ伝送配線、前記プルアップノード、前記第１低電位配線及びプルダウンノードに接続され、前記プルダウンノードの電位を制御するために用いられるプルダウン制御モジュールと、
第２低電位配線、前記信号出力端及び前記プルダウンノードに接続され、前記プルダウンノードの電位の制御下で前記信号出力端の電位をプルダウンするために用いられるプルダウンモジュールと、を含むことを特徴とする請求項１に記載のゲート駆動回路。
【請求項9】
前記プルアップ制御モジュールは、第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタを含み、
前記第１トランジスタのゲート及び前記第２トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１トランジスタのソースは前記高電位配線に接続され、前記第１トランジスタのドレインは前記第２トランジスタのソースに接続され、前記第２トランジスタのドレインは前記プルアップノードに接続され、前記第３トランジスタのゲート及び前記第４トランジスタのゲートはいずれも前記第２制御信号線に接続され、前記第３トランジスタのソースは前記第１低電位配線に接続され、前記第３トランジスタのドレイン及び前記第４トランジスタのソースは第１ノードに接続され、前記第４トランジスタのドレインは前記プルアップノードに接続されることを特徴とする請求項８に記載のゲート駆動回路。
前記第１トランジスタのゲート及び前記第２トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１トランジスタのソースは前記高電位配線に接続され、前記第１トランジスタのドレインは前記第２トランジスタのソースに接続され、前記第２トランジスタのドレインは前記プルアップノードに接続され、前記第３トランジスタのゲート及び前記第４トランジスタのゲートはいずれも前記第２制御信号線に接続され、前記第３トランジスタのソースは前記第１低電位配線に接続され、前記第３トランジスタのドレイン及び前記第４トランジスタのソースは第１ノードに接続され、前記第４トランジスタのドレインは前記プルアップノードに接続されることを特徴とする請求項８に記載のゲート駆動回路。
【請求項10】
前記プルアップ制御モジュールは第５トランジスタ、第６トランジスタ、第７トランジスタ及び第１キャパシタをさらに含み、
前記第５トランジスタのゲート、前記第６トランジスタのドレイン及び前記第１キャパシタの一端はいずれも前記プルアップノードに接続され、前記第５トランジスタのソースは前記高電位配線に接続され、前記第５トランジスタのドレイン、前記第６トランジスタのソース及び前記第７トランジスタのドレインはいずれも前記第１ノードに接続され、前記第６トランジスタのゲート及び前記第７トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第７トランジスタのソースは前記第１低電位配線に接続され、前記第１キャパシタの他端は前記信号出力端に接続されることを特徴とする請求項９に記載のゲート駆動回路。
前記第５トランジスタのゲート、前記第６トランジスタのドレイン及び前記第１キャパシタの一端はいずれも前記プルアップノードに接続され、前記第５トランジスタのソースは前記高電位配線に接続され、前記第５トランジスタのドレイン、前記第６トランジスタのソース及び前記第７トランジスタのドレインはいずれも前記第１ノードに接続され、前記第６トランジスタのゲート及び前記第７トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第７トランジスタのソースは前記第１低電位配線に接続され、前記第１キャパシタの他端は前記信号出力端に接続されることを特徴とする請求項９に記載のゲート駆動回路。
【請求項11】
前記プルダウン制御モジュールは第８トランジスタ、第９トランジスタ及び第２キャパシタを含み、
前記第８トランジスタのゲートは前記ステージ伝送配線に接続され、前記第８トランジスタのソースは前記第２制御信号線に接続され、前記第８トランジスタのドレイン、前記第２キャパシタの一端及び前記第９トランジスタのゲートは接続され、前記第２キャパシタの他端及び前記第９トランジスタのソースはいずれも前記高電位配線に接続され、前記第９トランジスタのドレインは前記プルダウンノードに接続されることを特徴とする請求項８に記載のゲート駆動回路。
前記第８トランジスタのゲートは前記ステージ伝送配線に接続され、前記第８トランジスタのソースは前記第２制御信号線に接続され、前記第８トランジスタのドレイン、前記第２キャパシタの一端及び前記第９トランジスタのゲートは接続され、前記第２キャパシタの他端及び前記第９トランジスタのソースはいずれも前記高電位配線に接続され、前記第９トランジスタのドレインは前記プルダウンノードに接続されることを特徴とする請求項８に記載のゲート駆動回路。
【請求項12】
前記プルダウン制御モジュールは第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ及び第１４トランジスタをさらに含み、
前記第１０トランジスタのゲート及び前記第１１トランジスタのゲートはいずれも前記プルアップノードに接続され、前記第１０トランジスタのドレイン、前記第１２トランジスタのドレイン及び前記第１４トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第１０トランジスタのソース、前記第１１トランジスタのドレイン、前記第１２トランジスタのソース、前記第１３トランジスタのドレイン及び前記第１４トランジスタのドレインはいずれも第２ノードに接続され、前記第１１トランジスタのソース及び前記第１３トランジスタのソースはいずれも前記第１低電位配線に接続され、前記第１２トランジスタのゲート及び前記第１３トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１４トランジスタのソースは前記高電位配線に接続されることを特徴とする請求項１１に記載のゲート駆動回路。
前記第１０トランジスタのゲート及び前記第１１トランジスタのゲートはいずれも前記プルアップノードに接続され、前記第１０トランジスタのドレイン、前記第１２トランジスタのドレイン及び前記第１４トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第１０トランジスタのソース、前記第１１トランジスタのドレイン、前記第１２トランジスタのソース、前記第１３トランジスタのドレイン及び前記第１４トランジスタのドレインはいずれも第２ノードに接続され、前記第１１トランジスタのソース及び前記第１３トランジスタのソースはいずれも前記第１低電位配線に接続され、前記第１２トランジスタのゲート及び前記第１３トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１４トランジスタのソースは前記高電位配線に接続されることを特徴とする請求項１１に記載のゲート駆動回路。
【請求項13】
表示パネルであって、前記表示パネルは表示領域及び前記表示領域に接続された非表示領域を含み、前記表示パネルは請求項１～１２のいずれか一項に記載のゲート駆動回路を含み、前記ゲート駆動回路は前記非表示領域に位置することを特徴とする表示パネル。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、表示技術分野に関し、具体的にはゲート駆動回路及び表示パネルに関する。
【背景技術】
【0002】
アレイ基板行駆動技術（Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ、ＧＯＡ）は、ゲート駆動回路を表示パネルのアレイ基板上に集積し、プログレッシブ走査を実現する駆動方式である。この駆動技術は、ゲートＩＣチップを省くことができ、生産コストの低減とパネルの狭額縁設計を実現する利点を有し、多くのディスプレイに用いられる。
【0003】
一般に画素の内部補償回路では、表示パネルの輝度等の補償や調整の目的を達成するために、ゲート駆動回路が幅調整可能なパルス信号を出力する必要がある。一方、内部補償回路は通常、複数組のゲート駆動回路が出力する複数組の走査信号を必要とし、表示パネルの狭額縁化に不利である。複数組の走査信号を必要とする画素回路のゲート駆動回路設計を簡略化するために、ワイドパルスゲート駆動回路の制御信号は他のゲート駆動回路が出力する走査信号によって提供される。しかし、他のゲート駆動回路が故障すると、ワイドパルスゲート駆動回路も故障してしまい、所定幅のパルス信号を出力できなくなり歩留まりが低下する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本願は、従来技術において、走査信号を提供する他のゲート駆動回路が故障すると、パルス信号を出力するゲート駆動回路が所定幅のパルス信号を出力できなくなるという技術的問題を解決するためのゲート駆動回路及び表示パネルを提供する。
【課題を解決するための手段】
【0005】
本願は、ゲート駆動回路を提供し、
第ｎステージのゲート駆動ユニットは第１制御信号線に少なくとも接続され、前記第１制御信号線は第ｎステージの走査信号にアクセスし、前記第ｎステージのゲート駆動ユニットは前記第ｎステージの走査信号の制御下で第ｎステージのパルス信号を出力するために用いられる多ステージゲート駆動ユニットと、
少なくとも１本のパッチ線であって、前記パッチ線は前記第１制御信号線と交差して異層に設けられ、前記パッチ線は第ｍステージの走査信号を伝送するために用いられ、ｎ及びｍはいずれも０よりも大きい正の整数であり、且つｎはｍよりも大きいか又は小さい少なくとも１本のパッチ線と、を含む。
第ｎステージのゲート駆動ユニットは第１制御信号線に少なくとも接続され、前記第１制御信号線は第ｎステージの走査信号にアクセスし、前記第ｎステージのゲート駆動ユニットは前記第ｎステージの走査信号の制御下で第ｎステージのパルス信号を出力するために用いられる多ステージゲート駆動ユニットと、
少なくとも１本のパッチ線であって、前記パッチ線は前記第１制御信号線と交差して異層に設けられ、前記パッチ線は第ｍステージの走査信号を伝送するために用いられ、ｎ及びｍはいずれも０よりも大きい正の整数であり、且つｎはｍよりも大きいか又は小さい少なくとも１本のパッチ線と、を含む。
【0006】
好ましくは、本願のいくつかの実施例において、前記ゲート駆動回路は信号伝送線をさらに含み、前記信号伝送線は前記第ｎステージの走査信号を伝送するために用いられ、前記信号伝送線は前記第１制御信号線と交差して異層に設けられ、前記信号伝送線はビアを介して前記第１制御信号線に接続される。
【0007】
好ましくは、本願のいくつかの実施例において、前記ゲート駆動回路はｋ本の前記パッチ線を含み、各前記パッチ線は対応する第ｍステージの走査信号にアクセスし、ｋは１よりも大きい正の整数であり、ｍはｎよりも小さい。
【0008】
好ましくは、本願のいくつかの実施例において、前記ゲート駆動回路はｋ本の前記パッチ線を含み、各前記パッチ線は対応する第ｍステージの走査信号にアクセスし、ｋは１よりも大きい正の整数であり、ｍはｎよりも大きい。
【0009】
好ましくは、本願のいくつかの実施例において、前記パッチ線は、少なくとも１本の第１パッチ線と、少なくとも１本の第２パッチ線と、を含み、
前記第１パッチ線は前記第ｍステージの走査信号にアクセスし、ｍはｎよりも小さく、前記第２パッチ線は前記第ｍステージの走査信号にアクセスし、ｍはｎよりも大きい。
前記第１パッチ線は前記第ｍステージの走査信号にアクセスし、ｍはｎよりも小さく、前記第２パッチ線は前記第ｍステージの走査信号にアクセスし、ｍはｎよりも大きい。
【0010】
好ましくは、本願のいくつかの実施例において、前記第１パッチ線及び前記第２パッチ線はそれぞれ前記第１制御信号線の両側に位置する。
【0011】
好ましくは、本願のいくつかの実施例において、前記パッチ線に修復マークが設けられ、前記パッチ線と前記第１制御信号線との交点が前記修復マークに対応する。
【0012】
好ましくは、本願のいくつかの実施例において、前記第ｎステージのゲート駆動ユニットは、
高電位配線、第１低電位配線、前記第１制御信号線、第２制御信号線及びプルアップノードに接続され、前記プルアップノードの電位を制御するために用いられるプルアップ制御モジュールと、
前記高電位配線、前記プルアップノード及び信号出力端に接続され、前記プルアップノードの電位の制御下で前記第ｎステージのパルス信号を前記信号出力端で出力するために用いられるプルアップ出力モジュールと、
前記高電位配線、前記第２制御信号線、ステージ伝送配線、前記プルアップノード、前記第１低電位配線及びプルダウンノードに接続され、前記プルダウンノードの電位を制御するために用いられるプルダウン制御モジュールと、
第２低電位配線、前記信号出力端及び前記プルダウンノードに接続され、前記プルダウンノードの電位の制御下で前記信号出力端の電位をプルダウンするために用いられるプルダウンモジュールと、を含む。
高電位配線、第１低電位配線、前記第１制御信号線、第２制御信号線及びプルアップノードに接続され、前記プルアップノードの電位を制御するために用いられるプルアップ制御モジュールと、
前記高電位配線、前記プルアップノード及び信号出力端に接続され、前記プルアップノードの電位の制御下で前記第ｎステージのパルス信号を前記信号出力端で出力するために用いられるプルアップ出力モジュールと、
前記高電位配線、前記第２制御信号線、ステージ伝送配線、前記プルアップノード、前記第１低電位配線及びプルダウンノードに接続され、前記プルダウンノードの電位を制御するために用いられるプルダウン制御モジュールと、
第２低電位配線、前記信号出力端及び前記プルダウンノードに接続され、前記プルダウンノードの電位の制御下で前記信号出力端の電位をプルダウンするために用いられるプルダウンモジュールと、を含む。
【0013】
好ましくは、本願のいくつかの実施例において、前記プルアップ制御モジュールは、第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタを含み、
前記第１トランジスタのゲート及び前記第２トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１トランジスタのソースは前記高電位配線に接続され、前記第１トランジスタのドレインは前記第２トランジスタのソースに接続され、前記第２トランジスタのドレインは前記プルアップノードに接続され、前記第３トランジスタのゲート及び前記第４トランジスタのゲートはいずれも前記第２制御信号線に接続され、前記第３トランジスタのソースは前記第１低電位配線に接続され、前記第３トランジスタのドレイン及び前記第４トランジスタのソースは第１ノードに接続され、前記第４トランジスタのドレインは前記プルアップノードに接続される。
前記第１トランジスタのゲート及び前記第２トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１トランジスタのソースは前記高電位配線に接続され、前記第１トランジスタのドレインは前記第２トランジスタのソースに接続され、前記第２トランジスタのドレインは前記プルアップノードに接続され、前記第３トランジスタのゲート及び前記第４トランジスタのゲートはいずれも前記第２制御信号線に接続され、前記第３トランジスタのソースは前記第１低電位配線に接続され、前記第３トランジスタのドレイン及び前記第４トランジスタのソースは第１ノードに接続され、前記第４トランジスタのドレインは前記プルアップノードに接続される。
【0014】
好ましくは、本願のいくつかの実施例において、前記プルアップ制御モジュールは第５トランジスタ、第６トランジスタ、第７トランジスタ及び第１キャパシタをさらに含み、
前記第５トランジスタのゲート、前記第６トランジスタのドレイン及び前記第１キャパシタの一端はいずれも前記プルアップノードに接続され、前記第５トランジスタのソースは前記高電位配線に接続され、前記第５トランジスタのドレイン、前記第６トランジスタのソース及び前記第７トランジスタのドレインはいずれも前記第１ノードに接続され、前記第６トランジスタのゲート及び前記第７トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第７トランジスタのソースは前記第１低電位配線に接続され、前記第１キャパシタの他端は前記信号出力端に接続される。
前記第５トランジスタのゲート、前記第６トランジスタのドレイン及び前記第１キャパシタの一端はいずれも前記プルアップノードに接続され、前記第５トランジスタのソースは前記高電位配線に接続され、前記第５トランジスタのドレイン、前記第６トランジスタのソース及び前記第７トランジスタのドレインはいずれも前記第１ノードに接続され、前記第６トランジスタのゲート及び前記第７トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第７トランジスタのソースは前記第１低電位配線に接続され、前記第１キャパシタの他端は前記信号出力端に接続される。
【0015】
好ましくは、本願のいくつかの実施例において、前記プルダウン制御モジュールは第８トランジスタ、第９トランジスタ及び第２キャパシタを含み、
前記第８トランジスタのゲートは前記ステージ伝送配線に接続され、前記第８トランジスタのソースは前記第２制御信号線に接続され、前記第８トランジスタのドレイン、前記第２キャパシタの一端及び前記第９トランジスタのゲートは接続され、前記第２キャパシタの他端及び前記第９トランジスタのソースはいずれも前記高電位配線に接続され、前記第９トランジスタのドレインは前記プルダウンノードに接続される。
前記第８トランジスタのゲートは前記ステージ伝送配線に接続され、前記第８トランジスタのソースは前記第２制御信号線に接続され、前記第８トランジスタのドレイン、前記第２キャパシタの一端及び前記第９トランジスタのゲートは接続され、前記第２キャパシタの他端及び前記第９トランジスタのソースはいずれも前記高電位配線に接続され、前記第９トランジスタのドレインは前記プルダウンノードに接続される。
【0016】
好ましくは、本願のいくつかの実施例において、前記プルダウン制御モジュールは第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ及び第１４トランジスタをさらに含み、
前記第１０トランジスタのゲート及び前記第１１トランジスタのゲートはいずれも前記プルアップノードに接続され、前記第１０トランジスタのドレイン、前記第１２トランジスタのドレイン及び前記第１４トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第１０トランジスタのソース、前記第１１トランジスタのドレイン、前記第１２トランジスタのソース、前記第１３トランジスタのドレイン及び前記第１４トランジスタのドレインはいずれも第２ノードに接続され、前記第１１トランジスタのソース及び前記第１３トランジスタのソースはいずれも前記第１低電位配線に接続され、前記第１２トランジスタのゲート及び前記第１３トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１４トランジスタのソースは前記高電位配線に接続される。
前記第１０トランジスタのゲート及び前記第１１トランジスタのゲートはいずれも前記プルアップノードに接続され、前記第１０トランジスタのドレイン、前記第１２トランジスタのドレイン及び前記第１４トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第１０トランジスタのソース、前記第１１トランジスタのドレイン、前記第１２トランジスタのソース、前記第１３トランジスタのドレイン及び前記第１４トランジスタのドレインはいずれも第２ノードに接続され、前記第１１トランジスタのソース及び前記第１３トランジスタのソースはいずれも前記第１低電位配線に接続され、前記第１２トランジスタのゲート及び前記第１３トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１４トランジスタのソースは前記高電位配線に接続される。
【0017】
相応して、本願は、表示パネルをさらに提供し、前記表示パネルは表示領域及び前記表示領域に接続された非表示領域を含み、前記表示パネルは上述したいずれか一項に記載のゲート駆動回路を含み、前記ゲート駆動回路は前記非表示領域に位置する。
【発明の効果】
【0018】
本願は、ゲート駆動回路及び表示パネルを提供する。ゲート駆動回路は、多ステージゲート駆動ユニットと、少なくとも１本のパッチ線と、を含む。ここで、第ｎステージのゲート駆動ユニットは少なくとも第１制御信号線に接続され、第１制御信号線は第ｎステージの走査信号にアクセスし、第ｎステージのゲート駆動ユニットは第ｎステージの走査信号の制御下で第ｎステージのパルス信号を出力するために用いられ、パッチ線は第１制御信号線と交差して異層に設けられ、パッチ線は第ｍステージの走査信号を伝送するために用いられ、ｎ及びｍはいずれも０よりも大きい正の整数であり、且つｎはｍよりも大きいか又は小さい。本願の実施例はパッチ線を追加することにより、第ｎステージの走査信号が故障した場合に、パッチ線を介して第ｍステージの走査信号を提供して第ｎステージの走査信号を置き換えることができ、第ｎステージのパルス信号を正常に出力できるようにし、それによってゲート駆動回路の歩留まりを向上させる。
【図面の簡単な説明】
【0019】
【図1】本願にて提供されるゲート駆動回路の第１概略構造図である。
【図2】本願にて提供されるゲート駆動回路の第２概略構造図である。
【図3】本願にて提供されるゲート駆動回路の第３概略構造図である。
【図4】本願にて提供される第ｎステージのゲート駆動ユニットの回路概略図である。
【図5】本願にて提供される第ｎステージのゲート駆動ユニットの信号タイミング図である。
【図6】本願にて提供される表示パネルの概略構造図である。
【発明を実施するための形態】
【0020】
以下、本願の実施例における技術案を、本願の実施例における図面を参照して、明確且つ完全に説明する。明らかなように、説明された実施例は、本願の一部の実施例に過ぎず、全ての実施例ではない。本願における実施例に基づいて、創造的な労働をせずに当業者が得た他の全ての実施例が、本願の保護範囲に属する。
【0021】
また、本願の明細書及び特許請求の範囲における「第１」、「第２」等の用語は、異なる対象物を区別するために用いられるものであり、特定の順序を説明するために用いられるものではない。「含む」及び「有する」という用語並びにそれらのあらゆる変形は、非排他的包含をカバーすることが意図される。
【0022】
本願は、ゲート駆動回路及び表示パネルを提供し、以下で詳細に説明する。なお、以下の実施例の説明順序は、本願の実施例の好ましい順序を限定するものではない。
【0023】
図１を参照すると、図１は、本願にて提供されるゲート駆動回路の第１概略構造図である。ゲート駆動回路１００は、多ステージゲート駆動ユニットと、少なくとも１本のパッチ線１２と、を含む。ここで、第ｎステージのゲート駆動ユニット１０は少なくとも第１制御信号線１１に接続される。第１制御信号線１１は第ｎステージの走査信号Ｇ１（ｎ）にアクセスする。第ｎステージのゲート駆動ユニット１０は第ｎステージの走査信号Ｇ１（ｎ）の制御下で第ｎステージのパルス信号Ｇ３（ｎ）を出力するために用いられる。パッチ線１２は第１制御信号線１１と交差して異層に設けられる。パッチ線１２は第ｍステージの走査信号Ｇ１（ｍ）を伝送するために用いられ、ｎ及びｍはいずれも０よりも大きい正の整数であり、且つｎはｍよりも大きいか又はそれに等しい。
【0024】
本願の実施例において、ゲート駆動回路１００に含まれる多ステージゲート駆動ユニット自体はステージ伝送を行わず、別の組のＧＯＡ回路から出力される多ステージ走査信号によってゲート駆動回路１００を制御し、それによってゲート駆動回路１００のプログレッシブオンを実現し、それによって複数組のパルス信号の出力を実現する。ここで、別の組のＧＯＡ回路とは表示パネルに含まれるゲート駆動回路１００とは異なる他のＧＯＡ回路であり、内部補償回路に必要な複数組の走査信号を提供するために用いられる。
【0025】
なお、説明の便宜上、本願の以下の各実施例において、ｍがｎよりも大きい場合、第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）で第ｍステージの走査信号Ｇ１（ｍ）を表す。ｍがｎよりも小さい場合、第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）で第ｍステージの走査信号Ｇ１（ｍ）を表す。ここで、ｋは１よりも大きいか又はそれに等しい整数である。
【0026】
ここで、第ｎステージの走査信号Ｇ１（ｎ）、第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）及び第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）は、同一ＧＯＡ回路から出力される走査信号であってもよい。パッチ線１２は、第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）及び第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）にアクセスするために、当該ＧＯＡ回路の出力端に接続されてもよい。
【0027】
第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）及び第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）におけるｋは、画素回路の駆動要求に応じて調整することができる。例えば、ｎが３である場合、ｋは、１、２等であってもよく、ｎが５である場合、ｋは１、２、３等であってもよく、ここでは一々列挙しない。
【0028】
理解されるように、ゲート駆動回路１００が画素回路に適用される場合、画素回路は、第ｎステージのパルス信号Ｇ３（ｎ）の位相が一定の範囲内で変動することを許容することができるので、画素回路のシミュレーション結果に応じてｋ値を設定することができる。例えば、第ｎステージの走査信号Ｇ１（ｎ）が故障した場合に、第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）を用いて修復すると、第ｎステージのパルス信号Ｇ３（ｎ）の位相がｋ段だけ進んで、画素回路の駆動信号が変動し、画素回路の補償や表示効果に応じて、許容可能な変動範囲を決定する必要がある。
【0029】
本願の実施例は、パッチ線１２を追加することにより、第ｎステージの走査信号Ｇ１（ｎ）が故障した場合に、レーザー又は他の修復方式でパッチ線１２を第１制御信号線１１に接続することができ、パッチ線１２を介して第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）又は第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）、例えば、第ｎ－１ステージの走査信号Ｇ１（ｎ－１）、第ｎ＋１ステージの走査信号Ｇ１（ｎ＋１）などを提供し、第ｎステージのパルス信号Ｇ３（ｎ）を正常に出力できるようにし、それによってゲート駆動回路１００の独立性を向上させ、ゲート駆動回路１００の歩留まりを向上させる。
【0030】
本願の実施例において、ゲート駆動回路１００は、信号伝送線１３をさらに含む。信号伝送線１３は、第ｎステージの走査信号Ｇ１（ｎ）を伝送するために用いられる。信号伝送線１３は、第１制御信号線１１と交差して異層に設けられる。信号伝送線１３は、ビア１３０を介して第１制御信号線１１に接続される。
【0031】
いくつかの実施例において、信号伝送線１３は、パッチ線１２に同層に設けられてもよく、それによって膜層構造を簡略化する。
【0032】
もちろん、他の実施例において、信号伝送線１３は、第１制御信号線１１に同層に設けられてもよく、ビア１３０の接続方式による信号伝送不良を回避する。
【0033】
いくつかの実施例において、第ｎステージの走査信号Ｇ１（ｎ）が故障し、且つパッチ線１２を第１制御信号線１１に接続した場合に、信号伝送線１３と第１制御信号線１１との接続を切断することができる。これにより、故障した第ｎステージの走査信号Ｇ１（ｎ）が第ｎステージのゲート駆動ユニット１０の正常動作に影響を与えることを回避する。
【0034】
本願の実施例において、第ｎステージのゲート駆動ユニット１０に対応して１本のパッチ線１２のみを設けてもよい。このように、第ｎステージの走査信号Ｇ１（ｎ）が故障した場合に、レーザー又は他の修復方式でパッチ線１２を第１制御信号線１１に接続することができ、パッチ線１２を介して第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）又は第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）を提供し、第ｎステージのパルス信号Ｇ３（ｎ）を正常に出力できるようにする。同時に配線の数が少なく、狭額縁化の実現が容易になる。
【0035】
本願の実施例において、第ｎステージのゲート駆動ユニット１０に対応して複数本のパッチ線１２を設けてもよい。なお、第ｎステージの走査信号Ｇ１（ｎ）が故障した場合に、レーザー又は他の修復方式でそのうちの１本のパッチ線１２を選択して第１制御信号線１１に接続するだけである。複数本のパッチ線１２を設けるのは修復の歩留まりを向上させるためである。
【0036】
図１に示すように、パッチ線１２は、少なくとも１本の第１パッチ線１２１と、少なくとも１本の第２パッチ線１２２と、を含む。第１パッチ線１２１は、第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）にアクセスする。第２パッチ線１２２は、第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）にアクセスする。
【0037】
例えば、パッチ線１２は、ｋ本の第１パッチ線１２１と、ｋ本の第２パッチ線１２２と、を含む。１本目の第１パッチ線１２１は、第ｎ－１ステージの走査信号Ｇ１（ｎ－１）にアクセスする。２本目の第１パッチ線１２１は、第ｎ－２ステージの走査信号Ｇ１（ｎ－２）にアクセスする。ｋ本目の第１パッチ線１２１は、第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）にアクセスする。１本目の第２パッチ線１２２は、第ｎ＋１ステージの走査信号Ｇ１（ｎ＋１）にアクセスする。２本目の第２パッチ線１２２は、第ｎ＋２ステージの走査信号Ｇ１（ｎ＋２）にアクセスする。ｋ本目の第１パッチ線１２１は、第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）にアクセスする。このように類推し、ここでは繰り返し説明しない。つまり、第１パッチ線１２１又は第２パッチ線１２２の本数は、ｋである。
【0038】
もちろん、いくつかの実施例において、第１パッチ線１２１又は第２パッチ線１２２の本数は、ｋでなくてもよい。つまり、適切な第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）を選択して対応する第１パッチ線１２１にアクセスし、及び適切な第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）を選択して対応する第２パッチ線１２２にアクセスすればよく、本願ではこれについて特に限定しない。
【0039】
本願の実施例は、少なくとも１本の第１パッチ線１２１と少なくとも１本の第２パッチ線１２２を設けることにより、第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）及び第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）をいずれも修復信号とすることで、実用上、画素回路の要求に応じて適切な信号を選択して第ｎステージの走査信号Ｇ１（ｎ）を修復し、第ｎステージのゲート駆動ユニット１０の歩留まりをさらに向上させることができる。
【0040】
本願のいくつかの実施例において、第１パッチ線１２１及び第２パッチ線１２２は、それぞれ第１制御信号線１１の両側に位置する。一方では、第ｎステージのゲート駆動ユニット１０の周囲の配線スペースを十分に利用することができる。他方では、第１パッチ線１２１及び第２パッチ線１２２の位置を明確に区別することができ、実際の要求に応じて第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）又は第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）を修復信号として選択することが容易になる。
【0041】
本願のいくつかの実施例において、パッチ線１２に修復マーク１２０が設けられる。パッチ線１２と第１制御信号線１１との交点Ａが修復マーク１２０に対応する。具体的には、交点Ａは修復マーク１２０と少なくとも部分的に重なるように設けられる。
【0042】
理解されるように、レーザーの方式を利用してパッチ線１２を第１制御信号線１１に接続することができる。レーザーのエネルギーは非常に高く、他の膜層を損傷することを回避するために、本願はパッチ線１２に修復マーク１２０を設け、且つ第１制御信号線１１とパッチ線１２との交点Ａを修復マーク１２０に対応させることにより、レーザーの精度を向上させることができる。パッチ線１２と第１制御信号線１１との接続歩留まりを向上させるとともに、レーザーによる他の膜層の損傷を回避する。
【0043】
また、修復マーク１２０は、パッチ線１２に設けられた突起又は溝であってもよい。修復マーク１２０は、パッチ線１２に設けられた「－」、「＋」、「×」等の図形マークであってもよい。本願ではこれについて特に限定しない。
【0044】
図２を参照すると、図２は、本願にて提供されるゲート駆動回路の第２概略構造図である。図１に示すゲート駆動回路１００と異なる点は、本願の実施例において、ゲート駆動回路１００がｋ本のパッチ線１２を含み、１本目のパッチ線１２が第ｎ＋１ステージの走査信号Ｇ（ｎ＋１）にアクセスし、ｋ本目のパッチ線１２が第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）にアクセスすることである。
【0045】
理解されるように、ｋは第ｎステージの走査信号Ｇ（ｎ）と第ｎステージのパルス信号との位相関係を決定する。第ｎステージの走査信号Ｇ（ｎ）と第ｎステージのパルス信号の位相の立ち上がりが切り揃えられ、第ｎステージの走査信号Ｇ（ｎ）が故障した場合に、第ｎ＋ｋステージの走査信号Ｇ１（ｎ＋ｋ）を採用して修復すると、第ｎステージのパルス信号Ｇ３（ｎ）の位相がｋ段だけ後にシフトする。本願の実施例は、パッチ線１２の数を減らし、且つリペア後の第ｎステージのパルス信号Ｇ３（ｎ）の位相をいずれもｋ段だけ後にシフトさせることで、リペアの均一性を向上させる。
【0046】
また、ｋ本のパッチ線１２は、第１制御信号線１１の同じ側に設けられてもよいし、第１制御信号線１１の両側に設けられてもよく、具体的にはゲート駆動回路１００の配線スペースに応じて設計することができる。
【0047】
図３を参照すると、図３は、本願にて提供されるゲート駆動回路の第３概略構造図である。図１に示すゲート駆動回路１００と異なる点は、本願の実施例において、ゲート駆動回路１００がｋ本のパッチ線１２を含むことである。１本目のパッチ線１２は第ｎ－１ステージの走査信号Ｇ（ｎ－１）にアクセスする。ｋ本目のパッチ線１２は第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）にアクセスする。
【0048】
同様に、ｋは第ｎステージの走査信号Ｇ（ｎ）と第ｎステージのパルス信号との位相関係を決定する。第ｎステージの走査信号Ｇ（ｎ）と第ｎステージのパルス信号の位相の立ち上がりが切り揃えられ、第ｎステージの走査信号Ｇ（ｎ）が故障した場合に、第ｎ－ｋステージの走査信号Ｇ１（ｎ－ｋ）を採用して修復すると、第ｎステージのパルス信号Ｇ３（ｎ）の位相がｋ段だけ進む。本願の実施例は、パッチ線１２の数を減らし、且つリペア後の第ｎステージのパルス信号Ｇ３（ｎ）の位相をいずれもｋ段だけ進ませることで、リペアの均一性を向上させる。
【0049】
なお、第ｎステージのゲート駆動ユニット１０において、他のＧＯＡ回路が出力する複数組の走査信号が必要となる場合がある。したがって、各組の走査信号に対して、上記実施例に記載の技術案を適用することができる。つまり、第ｎステージのゲート駆動ユニット１０は１本の第１制御信号線１１に接続されることに限定されず、又は第１制御信号線１１は第ｎステージの走査信号Ｇ（ｎ）にアクセスすることに限定されない。
【0050】
具体的には、本願の以下の実施例は、具体的なゲート駆動回路１００を例に説明するが、本願を限定するものとして理解されるべきではない。
【0051】
図１及び図４を参照すると、図４は、本願にて提供される第ｎステージのゲート駆動ユニットの回路概略図である。本願の実施例において、第ｎステージのゲート駆動ユニット１０は、プルアップ制御モジュール１０１、プルアップ出力モジュール１０２、プルダウン制御モジュール１０３及びプルダウンモジュール１０４を含む。
【0052】
プルアップ制御モジュール１０１は、高電位配線１４、第１低電位配線１５、第１制御信号線１１、第２制御信号線１６及びプルアップノードＱに接続される。プルアップ制御モジュール１０１は、プルアップノードＱの電位を制御するために用いられる。
【0053】
ここで、高電位配線１４は、高電位信号ＶＧＨを伝送するために用いられる。第１低電位配線１５は、第１低電位信号ＶＧＬ１を伝送するために用いられる。第２制御信号線１６は、第２走査信号Ｇ２（ｎ）を伝送するために用いられる。プルアップ制御モジュール１０１は、第ｎステージの走査信号Ｇ１（ｎ）、高電位信号ＶＧＨ、第１低電位信号ＶＧＬ１及び第２走査信号Ｇ２（ｎ）の制御下でプルアップノードＱの電位をプルアップするか又はプルアップノードＱの電位をプルダウンするために用いられる。
【0054】
プルアップ出力モジュール１０２は、高電位配線１４、プルアップノードＱ及び信号出力端Ｐに接続される。プルアップ出力モジュール１０２は、プルアップノードＱの電位の制御下で第ｎステージのパルス信号Ｇ３（ｎ）を信号出力端Ｐで出力するために用いられる。
【0055】
プルダウン制御モジュール１０３は、高電位配線１４、第２制御信号線１６、ステージ伝送配線１７、プルアップノードＱ、第１低電位配線１５及びプルダウンノードＱＢに接続される。プルダウン制御モジュール１０３は、プルダウンノードＱＢの電位を制御するために用いられる。
【0056】
ここで、ステージ伝送配線１７は、ステージ伝送信号Ｃｏｕｔを伝送するために用いられる。プルダウン制御モジュール１０３は、高電位信号ＶＧＨ、ステージ伝送信号Ｃｏｕｔ及び第２走査信号Ｇ２（ｎ）の制御下でプルダウンノードＱＢの電位をプルアップするか又はプルダウンノードＱＢの電位をプルダウンするために用いられる。
【0057】
プルダウンモジュール１０４は、第２低電位配線１８、信号出力端Ｐ及びプルダウンノードＱＢに接続される。プルダウンモジュール１０４は、プルダウンノードＱＢの電位の制御下で信号出力端Ｐの電位をプルダウンするために用いられる。
【0058】
ここで、第２低電位配線１８は、第２低電位信号ＶＧＬ２を伝送するために用いられる。本願の実施例において、第１低電位信号ＶＧＬ１の電位及び第２低電位信号ＶＧＬ２の電位は、同じであってもよいし、異なっていてもよい。
【0059】
本願の実施例において、伝送ステージ伝送信号Ｃｏｕｔ及び第２走査信号Ｇ２（ｎ）は他のＧＯＡ回路からのものであってもよい。他の信号、例えば高電位信号ＶＧＨ、第１低電位信号ＶＧＬ１等は、いずれも他のＧＯＡ回路と共用することで、配線を減らし、狭額縁化を実現することができる。
【0060】
本願の実施例にて提供されるゲート駆動回路１００は、第ｎステージの走査信号Ｇ１（ｎ）と第２走査信号Ｇ２（ｎ）との位相差を制御することにより、第ｎステージのパルス信号Ｇ３（ｎ）の出力パルス幅の制御を実現し、実用上の要求を満たすことができる。
【0061】
具体的には、本願のいくつかの実施例において、プルアップ制御モジュール１０１は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３及び第４トランジスタＴ４を含む。
【0062】
第１トランジスタＴ１のゲート及び第２トランジスタＴ２のゲートはいずれも第１制御信号線１１に接続される。第１トランジスタＴ１のソースは高電位配線１４に接続される。第１トランジスタＴ１のドレインは第２トランジスタＴ２のソースに接続される。第２トランジスタＴ２のドレインはプルアップノードＱに接続される。第３トランジスタＴ３のゲート及び第４トランジスタＴ４のゲートはいずれも第２制御信号線１６に接続される。第３トランジスタＴ３のソースは第１低電位配線１５に接続される。第３トランジスタＴ３のドレイン及び第４トランジスタＴ４のソースは第１ノードＮ１に接続される。第４トランジスタＴ４のドレインはプルアップノードＱに接続される。
【0063】
なお、本願の全ての実施例で用いるトランジスタは、薄膜トランジスタや電界効果トランジスタ、その他の特性が同じデバイスであってもよく、ここで用いるトランジスタのソース、ドレインは対称であるため、そのソース、ドレインは入れ替え可能である。本願の実施例において、トランジスタのゲート以外の２つの電極を区別するために、一方の電極をソース、他方の電極をドレインと呼ぶ。スイッチングトランジスタは、図中の形態で、中間端がゲート、信号入力端がソース、出力端がドレインと規定されている。
【0064】
また、本願の実施例で用いられるトランジスタは、Ｐ型トランジスタ及び／又はＮ型トランジスタを含んでいてもよく、ここで、Ｐ型トランジスタは、ゲートがローレベルのときにオンとなり、ゲートがハイレベルのときにオフとなり、Ｎ型トランジスタは、ゲートがハイレベルのときにオンとなり、ゲートがローレベルのときにオフとなる。本願の以下の実施例におけるトランジスタは、いずれもＮ型トランジスタを例に説明するが、本願を限定するものと理解されるべきではない。
【0065】
さらに、本願のいくつかの実施例において、プルアップ制御モジュール１０１は、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第１キャパシタをさらに含む。
【0066】
第５トランジスタＴ５のゲート、第６トランジスタＴ６のドレイン及び第１キャパシタＣ１の一端はいずれもプルアップノードＱに接続される。第５トランジスタＴ５のソースは高電位配線１４に接続される。第５トランジスタＴ５のドレイン、第６トランジスタＴ６のソース及び第７トランジスタＴ７のドレインはいずれも第１ノードＮ１に接続される。第６トランジスタＴ６のゲート及び第７トランジスタＴ７のゲートはいずれもプルダウンノードＱＢに接続される。第７トランジスタＴ７のソースは第１低電位配線１５に接続される。第１キャパシタＣ１の他端は信号出力端Ｐに接続される。
【0067】
理解されるように、第５トランジスタＴ５、第６トランジスタＴ６、第７トランジスタＴ７及び第１キャパシタＣ１は、漏電防止ユニットとして、プルアップノードＱの漏電を防止することができる。具体的には、プルアップノードＱの電位がプルアップされると、第５トランジスタＴ５がオンとなり、高電位信号ＶＧＨが第１ノードＮ１に伝送される。第１ノードＮ１の電位がプルアップされる。このとき第１ノードＮ１の電位がプルアップノードＱの電位よりも低くならないので、プルアップノードＱの電荷が第４トランジスタＴ４を介した漏電経路を緩和し又は途絶し、プルアップノードＱの高電位状態をより長く持続させることができる。
【0068】
もちろん、いくつかの実施例において、プルアップ制御モジュール１０１は、第６トランジスタＴ６及び第７トランジスタＴ７を含まなくてもよい。
【0069】
本願のいくつかの実施例において、プルダウン制御モジュール１０３は、第８トランジスタＴ８、第９トランジスタＴ９及び第２キャパシタＣ２を含む。
【0070】
第８トランジスタＴ８のゲートはステージ伝送配線１７に接続される。第８トランジスタＴ８のソースは第２制御信号線１６に接続される。第８トランジスタＴ８のドレイン、第２キャパシタＣ２の一端及び第９トランジスタＴ９のゲートは接続される。第２キャパシタＣ２の他端及び第９トランジスタＴ９のソースはいずれも高電位配線１４に接続される。第９トランジスタＴ９のドレインはプルダウンノードＱＢに接続される。
【0071】
さらに、本願のいくつかの実施例において、プルダウン制御モジュール１０３は、第１０トランジスタＴ１０、第１１トランジスタＴ１１、第１２トランジスタＴ１２、第１３トランジスタＴ１３及び第１４トランジスタＴ１４をさらに含む。
【0072】
第１０トランジスタＴ１０のゲート及び第１１トランジスタＴ１１のゲートはいずれもプルアップノードＱに接続される。第１０トランジスタＴ１０のドレイン、第１２トランジスタＴ１２のドレイン及び第１４トランジスタＴ１４のゲートはいずれもプルダウンノードＱＢに接続される。第１０トランジスタＴ１０のソース、第１１トランジスタＴ１１のドレイン、第１２トランジスタＴ１２のソース、第１３トランジスタＴ１３のドレイン及び第１４トランジスタＴ１４のドレインはいずれも第２ノードＮ２に接続される。第１１トランジスタＴ１１のソース及び第１３トランジスタＴ１３のソースはいずれも第１低電位配線１５に接続される。第１２トランジスタＴ１２のゲート及び第１３トランジスタＴ１３のゲートはいずれも第１制御信号線１１に接続される。第１４トランジスタＴ１４のソースは高電位配線１４に接続される。
【0073】
ここで、第１０トランジスタＴ１０及び第１１トランジスタＴ１１は、プルダウンノードＱＢの低電位を維持することができる。プルアップノードＱの電位が高電位にプルアップされると、第１０トランジスタＴ１０及び第１１トランジスタＴ１１がオンとなり、第１低電位信号ＶＧＬ１がプルダウンノードＱＢに伝送され、プルダウンノードＱＢの低電位を維持することができる。同様に、第１２トランジスタＴ１２及び第１３トランジスタＴ１３もプルダウンノードＱＢの低電位を維持することができる。第ｎステージの走査信号Ｇ１（ｎ）が高電位である場合、第１２トランジスタＴ１２及び第１３トランジスタＴ１３がオンとなり、第１低電位信号ＶＧＬ１がプルダウンノードＱＢに伝送され、プルダウンノードＱＢの低電位を維持することができる。
【0074】
また、プルダウンノードＱＢの電位がプルアップされると、第１４トランジスタＴ１４がオンとなり、高電位信号ＶＧＨが第２ノードＮ２に伝送される。第２ノードＮ２の電位がプルアップされる。このとき第２ノードＮ２の電位がプルダウンノードＱＢの電位よりも低くならないので、プルダウンノードＱＢの電荷が第１１トランジスタＴ１１又は第１３トランジスタＴ１３を介して放電される漏電経路を緩和し又は途絶し、プルダウンノードＱＢの高電位状態をより長く持続させることができる。
【0075】
もちろん、いくつかの実施例において、プルダウン制御モジュール１０３は、第１０トランジスタＴ１０及び第１１トランジスタＴ１１を含まなくてもよく、又は第１２トランジスタＴ１２及び第１３トランジスタＴ１３を含まなくてもよい。
【0076】
本願のいくつかの実施例において、プルアップ出力モジュール１０２は、第１５トランジスタＴ１５を含む。第１５トランジスタＴ１５のゲートはプルアップノードＱに接続される。第１５トランジスタＴ１５のソースは高電位配線１４に接続される。第１５トランジスタＴ１５のドレインは信号出力端Ｐに接続される。
【0077】
本願のいくつかの実施例において、プルダウンモジュール１０４は、第１６トランジスタＴ１６を含む。第１６トランジスタＴ１６のゲートはプルダウンノードＱＢに接続される。第１６トランジスタＴ１６のソースは第２低電位配線１８に接続される。第１６トランジスタＴ１６のドレインは信号出力端Ｐに接続される。
【0078】
図４及び図５を同時に参照すると、図５は、本願にて提供される第ｎステージのゲート駆動ユニットの信号タイミング図である。本願の実施例において、第ｎステージのゲート駆動ユニット１０の動作タイミングは、パルス出力段階ｔ１と、リセット段階ｔ２と、を含む。
【0079】
パルス出力段階ｔ１：第ｎステージの走査信号Ｇ１（ｎ）がハイレベルであるとき、第１トランジスタＴ１、第２トランジスタＴ２がオンとなり、プルアップノードＱがハイレベルに充電される。第１５トランジスタＴ１５、第５トランジスタＴ５、第１０トランジスタＴ１０、第１１トランジスタＴ１１、第１２トランジスタＴ１２及び第１３トランジスタＴ１３はいずれもオンとなる。これと同時に、ステージ伝送信号Ｃｏｕｔがハイレベルであり、第２走査信号Ｇ２（ｎ）がローレベルである。第３トランジスタＴ３及び第４トランジスタＴ４はいずれもオフとなる。オンした第８トランジスタＴ８は第９トランジスタＴ９のゲートをローレベルに放電し、プルダウンノードＱＢは第１０トランジスタＴ１０、第１１トランジスタＴ１１、第１２トランジスタＴ１２及び第１３トランジスタＴ１３により十分にローレベルに放電される。第１６トランジスタＴ１６はオフとなり、第Ｎステージのパルス信号Ｇ３（ｎ）はハイレベルを出力し始める。
【0080】
リセット段階ｔ２：第２走査信号Ｇ２（ｎ）がハイレベルであるとき、第３トランジスタＴ３及び第４トランジスタＴ４がオンとなり、プルアップノードＱがローレベルに放電され、さらに第１５トランジスタＴ１５、第１０トランジスタＴ１０、第１１トランジスタＴ１１、第１２トランジスタＴ１２及び第１３トランジスタＴ１３がオフとなる。これと同時に、ステージ伝送信号Ｃｏｕｔがハイレベルに切り換えられ、第８トランジスタＴ８がオンとなり、オン状態の第８トランジスタＴ８が第９トランジスタＴ９のゲートをハイレベルに充電し、プルダウンノードＱＢが第９トランジスタＴ９によりハイレベルに充電される。第１６トランジスタＴ１６はオンとなり、第Ｎステージのパルス信号Ｇ３（ｎ）はローレベルを出力する。
【0081】
上記のタイミングから明らかなように、第ｎステージの走査信号Ｇ１（ｎ）がハイレベル、第２走査信号Ｇ２（ｎ）がローレベルである場合、プルアップノードＱの電位がプルアップされ、第１５トランジスタＴ１５を介してハイレベルの第Ｎステージのパルス信号Ｇ３（ｎ）を出力する。第ｎステージの走査信号Ｇ１（ｎ））がローレベルであり、第２走査信号Ｇ２（ｎ）がハイレベルである場合、プルダウンノードＱＢの電位がプルアップされ、第１６トランジスタＴ１６によって第Ｎステージのパルス信号Ｇ３（ｎ）をプルダウンする。したがって、第ｎステージの走査信号Ｇ１（ｎ）と第２走査信号Ｇ２（ｎ）との位相差を制御することによって、第Ｎステージのパルス信号Ｇ３（ｎ）のパルス幅を調整することができる。例えば、図５に示すように、パッチ線を介して第ｎ＋１ステージの走査信号Ｇ１（ｎ＋１）を提供して第ｎステージの走査信号Ｇ１（ｎ）を置き換えるとき、修復後の第Ｎステージのパルス信号の波形はＧ３（ｎ）＿ｒｅｐａｉｒ１に示す。パッチ線を介して第ｎ＋２ステージの走査信号Ｇ１（ｎ＋２）を提供して第ｎステージの走査信号Ｇ１（ｎ）を置き換えるとき、修復後の第Ｎステージのパルス信号の波形はＧ３（ｎ）＿ｒｅｐａｉｒ２に示す。
【0082】
相応して、図６を参照すると、本願の実施例は、表示パネル１０００をさらに提供する。表示パネル１０００は表示領域ＡＡ及び表示領域ＡＡに接続された非表示領域ＮＡを含む。表示パネル１０００は上述したいずれか一項に記載のゲート駆動回路１００を含み、ゲート駆動回路１００は非表示領域ＮＡに位置する。
【0083】
表示パネル１０００は他のＧＯＡ回路（図示せず）をさらに含み、ゲート駆動回路１００に必要な複数組の走査信号、例えば第ｎステージの走査信号、第２走査信号等を提供する。
【0084】
本願の実施例にて提供される表示パネル１０００において、ゲート駆動回路１００は、多ステージゲート駆動ユニットと、少なくとも１本のパッチ線と、を含む。本願の実施例はパッチ線を追加することにより、第ｎステージのゲート駆動ユニットがアクセスした第ｎステージの走査信号が故障した場合に、パッチ線を介して第ｍステージの走査信号を提供することができ、第ｎステージのパルス信号を正常に出力できるようにし、それによってゲート駆動回路１００の歩留まりを向上させ、表示パネル１０００の品質を向上させる。
【0085】
以上、本願の実施例について詳細に紹介した。本明細書では、具体的な例を適用して本願の原理及び実施形態を説明したが、上記実施例の説明は、本願の方法及びその核心思想の理解を助けるためのものであり、これによって本願の特許範囲が限定されるものではない。本願の明細書及び図面の内容に対する等価な構造又は等価な流れの変換を利用したり、他の関連技術分野で直接的又は間接的に適用したりしても、本願の特許請求の範囲に含まれることは明らかである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【手続補正書】
【提出日】2024-09-17
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ゲート駆動回路であって、
多ステージゲート駆動ユニットであって、前記多ステージゲート駆動ユニットにおける第ｎステージのゲート駆動ユニットは第１制御信号線に少なくとも接続され、前記第１制御信号線は前記ゲート駆動回路と異なる他のゲート駆動回路の第ｎステージから出力された走査信号にアクセスし、前記第ｎステージのゲート駆動ユニットは前記他のゲート駆動回路の前記第ｎステージから出力された走査信号の制御下で第ｎステージのパルス信号を出力するために用いられる多ステージゲート駆動ユニットと、
ｋ本のパッチ線であって、前記パッチ線は前記第１制御信号線と交差して異層に設けられ、各前記パッチ線は同層に設けられ、前記パッチ線は前記他のゲート駆動回路の第ｍステージから出力された走査信号を伝送するために用いられ、前記他のゲート駆動回路の第ｎステージから出力された走査信号が故障した場合に、１本の前記パッチ線は前記第１制御信号線を電気的に接続して、前記他のゲート駆動回路の第ｎ－ｋステージから出力された走査信号又は前記他のゲート駆動回路の第ｎ＋ｋステージから出力された走査信号を提供し、前記第ｎステージのパルス信号を正常に出力できるようにし、ｎ及びｍはいずれも０よりも大きい正の整数であり、且つｎはｍよりも大きいか又は小さく、ｋは１よりも大きいか又はそれに等しい正の整数であるｋ本のパッチ線と、を含むことを特徴とするゲート駆動回路。
多ステージゲート駆動ユニットであって、前記多ステージゲート駆動ユニットにおける第ｎステージのゲート駆動ユニットは第１制御信号線に少なくとも接続され、前記第１制御信号線は前記ゲート駆動回路と異なる他のゲート駆動回路の第ｎステージから出力された走査信号にアクセスし、前記第ｎステージのゲート駆動ユニットは前記他のゲート駆動回路の前記第ｎステージから出力された走査信号の制御下で第ｎステージのパルス信号を出力するために用いられる多ステージゲート駆動ユニットと、
ｋ本のパッチ線であって、前記パッチ線は前記第１制御信号線と交差して異層に設けられ、各前記パッチ線は同層に設けられ、前記パッチ線は前記他のゲート駆動回路の第ｍステージから出力された走査信号を伝送するために用いられ、前記他のゲート駆動回路の第ｎステージから出力された走査信号が故障した場合に、１本の前記パッチ線は前記第１制御信号線を電気的に接続して、前記他のゲート駆動回路の第ｎ－ｋステージから出力された走査信号又は前記他のゲート駆動回路の第ｎ＋ｋステージから出力された走査信号を提供し、前記第ｎステージのパルス信号を正常に出力できるようにし、ｎ及びｍはいずれも０よりも大きい正の整数であり、且つｎはｍよりも大きいか又は小さく、ｋは１よりも大きいか又はそれに等しい正の整数であるｋ本のパッチ線と、を含むことを特徴とするゲート駆動回路。
【請求項2】
前記ゲート駆動回路は信号伝送線をさらに含み、前記信号伝送線は前記他のゲート駆動回路の前記第ｎステージから出力された走査信号を伝送するために用いられ、前記信号伝送線は前記第１制御信号線と交差して異層に設けられ、前記信号伝送線はビアを介して前記第１制御信号線に接続されることを特徴とする請求項１に記載のゲート駆動回路。
【請求項3】
各前記パッチ線は対応する前記他のゲート駆動回路の第ｍステージから出力された走査信号にアクセスすることを特徴とする請求項１に記載のゲート駆動回路。
【請求項4】
各前記パッチ線は対応する前記他のゲート駆動回路の第ｍステージから出力された走査信号にアクセスすることを特徴とする請求項１に記載のゲート駆動回路。
【請求項5】
前記パッチ線は、少なくとも１本の第１パッチ線と、少なくとも１本の第２パッチ線と、を含み、
前記第１パッチ線は前記他のゲート駆動回路の前記第ｍステージから出力された走査信号にアクセスし、ｍはｎよりも小さく、前記第２パッチ線は前記他のゲート駆動回路の前記第ｍステージから出力された走査信号にアクセスし、ｍはｎよりも大きいことを特徴とする請求項１に記載のゲート駆動回路。
前記第１パッチ線は前記他のゲート駆動回路の前記第ｍステージから出力された走査信号にアクセスし、ｍはｎよりも小さく、前記第２パッチ線は前記他のゲート駆動回路の前記第ｍステージから出力された走査信号にアクセスし、ｍはｎよりも大きいことを特徴とする請求項１に記載のゲート駆動回路。
【請求項6】
前記第１パッチ線及び前記第２パッチ線はそれぞれ前記第１制御信号線の両側に位置することを特徴とする請求項５に記載のゲート駆動回路。
【請求項7】
前記パッチ線に修復マークが設けられ、前記パッチ線と前記第１制御信号線との交点が前記修復マークに対応することを特徴とする請求項１に記載のゲート駆動回路。
【請求項8】
前記第ｎステージのゲート駆動ユニットは、
高電位配線、第１低電位配線、前記第１制御信号線、第２制御信号線及びプルアップノードに接続され、前記プルアップノードの電位を制御するために用いられるプルアップ制御モジュールと、
前記高電位配線、前記プルアップノード及び信号出力端に接続され、前記プルアップノードの電位の制御下で前記第ｎステージのパルス信号を前記信号出力端で出力するために用いられるプルアップ出力モジュールと、
前記高電位配線、前記第２制御信号線、ステージ伝送配線、前記プルアップノード、前記第１低電位配線及びプルダウンノードに接続され、前記プルダウンノードの電位を制御するために用いられるプルダウン制御モジュールと、
第２低電位配線、前記信号出力端及び前記プルダウンノードに接続され、前記プルダウンノードの電位の制御下で前記信号出力端の電位をプルダウンするために用いられるプルダウンモジュールと、を含むことを特徴とする請求項１に記載のゲート駆動回路。
高電位配線、第１低電位配線、前記第１制御信号線、第２制御信号線及びプルアップノードに接続され、前記プルアップノードの電位を制御するために用いられるプルアップ制御モジュールと、
前記高電位配線、前記プルアップノード及び信号出力端に接続され、前記プルアップノードの電位の制御下で前記第ｎステージのパルス信号を前記信号出力端で出力するために用いられるプルアップ出力モジュールと、
前記高電位配線、前記第２制御信号線、ステージ伝送配線、前記プルアップノード、前記第１低電位配線及びプルダウンノードに接続され、前記プルダウンノードの電位を制御するために用いられるプルダウン制御モジュールと、
第２低電位配線、前記信号出力端及び前記プルダウンノードに接続され、前記プルダウンノードの電位の制御下で前記信号出力端の電位をプルダウンするために用いられるプルダウンモジュールと、を含むことを特徴とする請求項１に記載のゲート駆動回路。
【請求項9】
前記プルアップ制御モジュールは、第１トランジスタ、第２トランジスタ、第３トランジスタ及び第４トランジスタを含み、
前記第１トランジスタのゲート及び前記第２トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１トランジスタのソースは前記高電位配線に接続され、前記第１トランジスタのドレインは前記第２トランジスタのソースに接続され、前記第２トランジスタのドレインは前記プルアップノードに接続され、前記第３トランジスタのゲート及び前記第４トランジスタのゲートはいずれも前記第２制御信号線に接続され、前記第３トランジスタのソースは前記第１低電位配線に接続され、前記第３トランジスタのドレイン及び前記第４トランジスタのソースは第１ノードに接続され、前記第４トランジスタのドレインは前記プルアップノードに接続されることを特徴とする請求項８に記載のゲート駆動回路。
前記第１トランジスタのゲート及び前記第２トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１トランジスタのソースは前記高電位配線に接続され、前記第１トランジスタのドレインは前記第２トランジスタのソースに接続され、前記第２トランジスタのドレインは前記プルアップノードに接続され、前記第３トランジスタのゲート及び前記第４トランジスタのゲートはいずれも前記第２制御信号線に接続され、前記第３トランジスタのソースは前記第１低電位配線に接続され、前記第３トランジスタのドレイン及び前記第４トランジスタのソースは第１ノードに接続され、前記第４トランジスタのドレインは前記プルアップノードに接続されることを特徴とする請求項８に記載のゲート駆動回路。
【請求項10】
前記プルアップ制御モジュールは第５トランジスタ、第６トランジスタ、第７トランジスタ及び第１キャパシタをさらに含み、
前記第５トランジスタのゲート、前記第６トランジスタのドレイン及び前記第１キャパシタの一端はいずれも前記プルアップノードに接続され、前記第５トランジスタのソースは前記高電位配線に接続され、前記第５トランジスタのドレイン、前記第６トランジスタのソース及び前記第７トランジスタのドレインはいずれも前記第１ノードに接続され、前記第６トランジスタのゲート及び前記第７トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第７トランジスタのソースは前記第１低電位配線に接続され、前記第１キャパシタの他端は前記信号出力端に接続されることを特徴とする請求項９に記載のゲート駆動回路。
前記第５トランジスタのゲート、前記第６トランジスタのドレイン及び前記第１キャパシタの一端はいずれも前記プルアップノードに接続され、前記第５トランジスタのソースは前記高電位配線に接続され、前記第５トランジスタのドレイン、前記第６トランジスタのソース及び前記第７トランジスタのドレインはいずれも前記第１ノードに接続され、前記第６トランジスタのゲート及び前記第７トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第７トランジスタのソースは前記第１低電位配線に接続され、前記第１キャパシタの他端は前記信号出力端に接続されることを特徴とする請求項９に記載のゲート駆動回路。
【請求項11】
前記プルダウン制御モジュールは第８トランジスタ、第９トランジスタ及び第２キャパシタを含み、
前記第８トランジスタのゲートは前記ステージ伝送配線に接続され、前記第８トランジスタのソースは前記第２制御信号線に接続され、前記第８トランジスタのドレイン、前記第２キャパシタの一端及び前記第９トランジスタのゲートは接続され、前記第２キャパシタの他端及び前記第９トランジスタのソースはいずれも前記高電位配線に接続され、前記第９トランジスタのドレインは前記プルダウンノードに接続されることを特徴とする請求項８に記載のゲート駆動回路。
前記第８トランジスタのゲートは前記ステージ伝送配線に接続され、前記第８トランジスタのソースは前記第２制御信号線に接続され、前記第８トランジスタのドレイン、前記第２キャパシタの一端及び前記第９トランジスタのゲートは接続され、前記第２キャパシタの他端及び前記第９トランジスタのソースはいずれも前記高電位配線に接続され、前記第９トランジスタのドレインは前記プルダウンノードに接続されることを特徴とする請求項８に記載のゲート駆動回路。
【請求項12】
前記プルダウン制御モジュールは第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第１３トランジスタ及び第１４トランジスタをさらに含み、
前記第１０トランジスタのゲート及び前記第１１トランジスタのゲートはいずれも前記プルアップノードに接続され、前記第１０トランジスタのドレイン、前記第１２トランジスタのドレイン及び前記第１４トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第１０トランジスタのソース、前記第１１トランジスタのドレイン、前記第１２トランジスタのソース、前記第１３トランジスタのドレイン及び前記第１４トランジスタのドレインはいずれも第２ノードに接続され、前記第１１トランジスタのソース及び前記第１３トランジスタのソースはいずれも前記第１低電位配線に接続され、前記第１２トランジスタのゲート及び前記第１３トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１４トランジスタのソースは前記高電位配線に接続されることを特徴とする請求項１１に記載のゲート駆動回路。
前記第１０トランジスタのゲート及び前記第１１トランジスタのゲートはいずれも前記プルアップノードに接続され、前記第１０トランジスタのドレイン、前記第１２トランジスタのドレイン及び前記第１４トランジスタのゲートはいずれも前記プルダウンノードに接続され、前記第１０トランジスタのソース、前記第１１トランジスタのドレイン、前記第１２トランジスタのソース、前記第１３トランジスタのドレイン及び前記第１４トランジスタのドレインはいずれも第２ノードに接続され、前記第１１トランジスタのソース及び前記第１３トランジスタのソースはいずれも前記第１低電位配線に接続され、前記第１２トランジスタのゲート及び前記第１３トランジスタのゲートはいずれも前記第１制御信号線に接続され、前記第１４トランジスタのソースは前記高電位配線に接続されることを特徴とする請求項１１に記載のゲート駆動回路。
【請求項13】
表示パネルであって、前記表示パネルは表示領域及び前記表示領域に接続された非表示領域を含み、前記表示パネルは請求項１～１２のいずれか一項に記載のゲート駆動回路と、前記ゲート駆動回路と異なる他のゲート駆動回路とを含み、前記ゲート駆動回路は前記非表示領域に位置することを特徴とする表示パネル。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【0002】
アレイ基板行駆動技術（Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ、ＧＯＡ）は、ゲート駆動回路を表示パネルのアレイ基板上に集積し、プログレッシブ走査を実現する駆動方式である（例えば、中国特許出願公開第１１５６２０６５８号明細書を参照）。この駆動技術は、ゲートＩＣチップを省くことができ、生産コストの低減とパネルの狭額縁設計を実現する利点を有し、多くのディスプレイに用いられる。