特開 2024-161884 マルチタイムプログラマブルメモリデバイス及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024161884

(43)【公開日】2024-11-20

(54)【発明の名称】マルチタイムプログラマブルメモリデバイス及び方法

(51)【国際特許分類】

   G11C 11/16 20060101AFI20241113BHJP

   H10B 61/00 20230101ALI20241113BHJP

【ＦＩ】

G11C11/16 100Z

G11C11/16 240

H10B61/00

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024001905

(22)【出願日】2024-01-10

(31)【優先権主張番号】63/500,688

(32)【優先日】2023-05-08

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/355,359

(32)【優先日】2023-07-19

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】504056130

【氏名又は名称】ウェスタン デジタル テクノロジーズ インコーポレーテッド

(74)【代理人】

【識別番号】100207837

【弁理士】

【氏名又は名称】小松原 寿美

(72)【発明者】

【氏名】マーク リン

(72)【発明者】

【氏名】ディミトリ フサメディン

(72)【発明者】

【氏名】マイケル ニコラス アルバート トラン

【テーマコード（参考）】

4M119

5B225

【Ｆターム（参考）】

4M119BB01

4M119CC05

4M119DD17

4M119DD24

4M119DD37

4M119DD42

4M119GG01

5B225BA16

5B225BA17

5B225BA19

(57)【要約】      （修正有）

【課題】セレクタ素子と直列に結合された可逆抵抗性スイッチングメモリ素子を含むメモリセルを含む装置を提供する。
【解決手段】メモリセル２２２ａは、書き換え可能メモリセル又はマルチタイムプログラマブルメモリセルのいずれかとして選択的に構成される。磁気メモリ素子Ｍｘは磁気トンネル接合であり、セレクタ素子Ｓｘは閾値セレクタデバイスである。セレクタ素子Ｓｘは、導電性ブリッジ閾値セレクタデバイスである。磁気メモリ素子Ｍｘは、上部強磁性層２３０と、下部強磁性層２３２と、２つの強磁性層の間の絶縁層であるトンネル障壁（ＴＢ）２３４とを含む。下部強磁性層は、切り替えることができる磁化の方向を有する自由層（ＦＬ）であり、上部強磁性層は、容易に変化しない磁化方向を有するピン又は固定層（ＰＬ）である。
【選択図】図２Ｂ

【特許請求の範囲】

【請求項1】

装置であって、
セレクタ素子と直列に結合された可逆抵抗性スイッチングメモリ素子を備えるメモリセルを備え、
前記メモリセルは、書き換え可能メモリセル又はマルチタイムプログラマブルメモリセルのいずれかとして選択的に構成することができ、
前記セレクタ素子は、第１のスイッチ抵抗及び第２のスイッチ抵抗を備え、
前記抵抗性スイッチングメモリ素子は、第１のメモリ素子抵抗及び第２のメモリ素子抵抗を備え、
前記メモリセルは、前記抵抗性スイッチングメモリ素子が前記第１のメモリ素子抵抗又は前記第２のメモリ素子抵抗を有するかどうかにかかわらず、マルチタイムプログラマブルメモリセルとして機能する、装置。

【請求項2】

前記第１のスイッチ抵抗は、製造時の前記セレクタ素子の抵抗である、請求項１に記載の装置。

【請求項3】

前記セレクタ素子は、前記セレクタ素子に対して実施される形成動作に応答して、前記第１のスイッチ抵抗から前記第２のスイッチ抵抗に不可逆的に切り替わるように構成される、請求項１に記載の装置。

【請求項4】

前記メモリセルは、第１の電圧を含む１つ以上のパルスを印加することによって１回目にプログラムされるように構成される、請求項１に記載の装置。

【請求項5】

前記第１の電圧は、前記セレクタ素子の形成電圧を含む、請求項４に記載の装置。

【請求項6】

前記メモリセルは、前記第１の電圧よりも大きい第２の電圧を含む１つ以上のパルスを印加することによって２回目にプログラムされるように構成される、請求項４に記載の装置。

【請求項7】

前記メモリセルは、前記第２の電圧よりも大きい第３の電圧を含む１つ以上のパルスを印加することによって３回目にプログラムされるように構成される、請求項６に記載の装置。

【請求項8】

前記メモリセルは、第１の抵抗及び第２の抵抗を有することができるマルチタイムプログラマブルメモリセルとして構成され、
前記第１の抵抗は、前記第１のスイッチ抵抗を備え、前記第２の抵抗は、前記第２のスイッチ抵抗を備える、
請求項１に記載の装置。

【請求項9】

前記第２の抵抗は、前記第１のメモリ素子抵抗又は前記第２のメモリ素子抵抗を更に備える、請求項８に記載の装置。

【請求項10】

前記メモリセルは、前記第２のスイッチ抵抗を備える第３の抵抗を有することができるマルチタイムプログラマブルメモリセルとして構成される、請求項８に記載の装置。

【請求項11】

前記第３の抵抗は、前記第１のメモリ素子抵抗及び前記第２のメモリ素子抵抗よりも低い第３のメモリ素子抵抗を更に備える、請求項８に記載の装置。

【請求項12】

前記メモリセルは、前記抵抗性スイッチングメモリ素子及び前記セレクタ素子の開放回路抵抗を備える第４の抵抗を有することができるマルチタイムプログラマブルメモリセルとして構成される、請求項８に記載の装置。

【請求項13】

前記可逆抵抗性スイッチングメモリ素子は、磁気トンネル接合メモリ素子を含む、請求項１に記載の装置。

【請求項14】

前記セレクタ素子は、オボニック閾値スイッチを備える、請求項１に記載の装置。

【請求項15】

装置であって、
複数のメモリセルを備えるクロスポイントメモリアレイであって、各メモリセルは、セレクタ素子と直列に結合された磁気トンネル接合メモリ素子を備える、クロスポイントメモリアレイを備え、
前記クロスポイントメモリアレイ内の各メモリセルは、１回目、２回目、及び３回目にプログラムされることができる書き換え可能メモリセル又はマルチタイムプログラマブルメモリセルのいずれかとして選択的に構成されることができる、装置。

【請求項16】

前記セレクタ素子は、オボニック閾値スイッチを備える、請求項１５に記載の装置。

【請求項17】

各セレクタ素子は、第１のスイッチ抵抗及び第２のスイッチ抵抗を備え、
各磁気トンネル接合メモリ素子は、第１のメモリ素子抵抗と第２のメモリ素子抵抗との間で可逆的に切り替わるように構成され、
各メモリセルは、前記磁気トンネル接合メモリ素子が前記第１のメモリ素子抵抗を有するか前記第２のメモリ素子抵抗を有するかにかかわらず機能するマルチタイムプログラマブルメモリセルとして構成される、
請求項１５に記載の装置。

【請求項18】

各メモリセルは、第１の電圧を含む１つ以上のパルスを印加することによって１回目にプログラムされるように構成され、
各メモリセルは、前記第１の電圧よりも大きい第２の電圧を含む１つ以上のパルスを印加することによって２回目にプログラムされるように構成され、
各メモリセルは、前記第２の電圧よりも大きい第３の電圧を含む１つ以上のパルスを印加することによって３回目にプログラムされるように構成される、
請求項１５に記載の装置。

【請求項19】

方法であって、
同じ製造プロセスを使用して、第１のメモリセル及び第２のメモリセルであって、各第１のメモリセル及び各第２のメモリセルは、オボニック閾値スイッチと直列に結合された磁気トンネル接合メモリ素子を備える同じ構造を備え、前記第１のメモリセルは、第１の抵抗を備える、第１のメモリセル及び第２のメモリセルを形成することと、
第１の電圧の大きさを含む１つ以上のパルスを印加することによって、前記第１のメモリセルを１回目にプログラムすることであって、前記１回目にプログラムされた第１のメモリセルは、前記第１の抵抗よりも低い第２の抵抗を含む、プログラムすることと、
前記第１の電圧の前記大きさよりも大きい第２の電圧の大きさを含む１つ以上のパルスを印加することによって、前記第１のメモリセルを２回目にプログラムすることであって、前記２回目にプログラムされた第１のメモリセルは、前記第２の抵抗よりも低い第３の抵抗を含む、プログラムすることと、
前記第２の電圧の前記大きさよりも大きい第３の電圧の大きさを含む１つ以上のパルスを印加することによって、前記第１のメモリセルを３回目にプログラムすることであって、前記３回目にプログラムされた第１のメモリセルは、前記第１の抵抗よりも大きい第４の抵抗を含む、プログラムすることと、を含み、
前記第１のメモリセルは、マルチタイムプログラマブルメモリセルを備え、前記第２のメモリセルは、書き換え可能メモリセルを備える、方法。

【請求項20】

前記第１のメモリセル及び前記第２のメモリセルは、クロスポイントメモリアレイを備える、請求項１９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２３年５月８日に出願された「ＭＵＬＴＩ－ＴＩＭＥ ＰＲＯＧＲＡＭＭＡＢＬＥ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＡＮＤ ＭＥＴＨＯＤＳ」と題する米国仮特許出願第６３／５００，６８８号の優先権を主張し、その全体が参照により本明細書に組み込まれる。

【背景技術】

【0002】

メモリは、携帯電話、デジタルカメラ、携帯情報端末、医用電子機器、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、及びデータサーバなどの種々の電子デバイスにおいて広く使用されている。メモリは、非揮発性メモリ又は揮発性メモリであり得る。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。

【0003】

非揮発性メモリの一例は、電荷を使用してデータを記憶するいくつかの他のメモリ技術とは対照的に、記憶されたデータを表すために磁気を使用する磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）である。概して、ＭＲＡＭは、半導体基板上に形成された多数の磁気メモリセルを含み、各メモリセルは１ビットのデータを表す。データのビットは、メモリセル内の磁気素子の磁化方向を変化させることによって、メモリセルに書き込まれ、ビットは、メモリセルの抵抗を測定することによって読み出される（低抵抗は、典型的には「０」ビットを表し、高抵抗は、典型的には「１」ビットを表す）。本明細書で使用されるように、磁化の方向は、磁気モーメントの配向の方向である。いくつかのメモリセルは、オボニック閾値スイッチ又は他のセレクタデバイスなどのセレクタデバイスを含み得る。

【0004】

ＭＲＡＭは有望な技術であるが、多くの設計及びプロセスの課題が残っている。

【図面の簡単な説明】

【0005】

【図1A】メモリシステムの種々の実施形態を示す。

【図1B】メモリシステムの種々の実施形態を示す。

【図1C】メモリシステムの種々の実施形態を示す。

【図1D】メモリシステムの種々の実施形態を示す。

【図1E】メモリシステムの種々の実施形態を示す。

【図1F】メモリシステムの種々の実施形態を示す。

【図1G】メモリシステムの種々の実施形態を示す。

【図1H】メモリシステムの種々の実施形態を示す。

【図2A】３次元メモリアレイの一実施形態を示す。

【図2B】図２Ａの３次元メモリアレイのメモリセルの一実施形態を示す図である。

【図2C】図２Ｂの閾値セレクタデバイスの例示的な電流－電圧特性を示す。

【図3A】クロスポイントメモリアレイの一実施形態を示す。

【図3B】クロスポイントメモリアレイの一実施形態を示す。

【図4A】図１Ａのメモリコアの一実施形態の簡略図である。

【図4B】図１Ａのメモリコアの別の実施形態の簡略図である。

【図5】マルチタイムプログラマブルメモリセル及び書き換え可能メモリセルを動作させるために使用される種々の例示的な電圧の図を示す。

【図6A1】１回目のプログラミング後のマルチタイムプログラマブルメモリセルの例示的な抵抗値を示す。

【図6A2】２回目のプログラミング後のマルチタイムプログラマブルメモリセルの例示的な抵抗値を示す。

【図6A3】３回目のプログラミング後のマルチタイムプログラマブルメモリセルの例示的な抵抗値を示す。

【図7】マルチタイムプログラマブルメモリセル及び書き換え可能メモリセルを形成し、マルチタイムプログラマブルメモリセルをプログラミングするための方法の一実施形態を示す図である。

【発明を実施するための形態】

【0006】

マルチタイムプログラマブルメモリセル又は書き換え可能メモリセルのいずれかとして使用され得るメモリセルを提供するための技術が説明される。本明細書で使用される場合、マルチタイムプログラマブルメモリセルは、有限回数（例えば、１回、２回、又は３回など）プログラムされ得るメモリセルである。本明細書で使用される場合、書き換え可能メモリセルは、（理論的に）無制限の回数、プログラム、消去、及び再プログラムされ得るメモリセルである。

【0007】

マルチタイムプログラマブルメモリセル又は書き換え可能メモリセルのいずれかとして使用され得、同じ構造を有し、同じ材料及び同じ処理ステップを使用する同じ製造プロセスを使用して製造されるメモリセルを提供するための技術が説明される。メモリセルは、メモリセルの単一のメモリアレイとして形成されてもよく、又は、マルチタイムプログラマブルメモリセル及び書き換え可能メモリセルの別個のアレイとして形成されてもよい。

【0008】

一実施形態では、メモリセルは、セレクタデバイスと直列に結合されたメモリ素子を含む。一実施形態では、メモリ素子は磁気メモリ素子である。一実施形態において、メモリ素子は、磁気トンネル接合メモリ素子である。一実施形態では、セレクタデバイスはオボニック閾値スイッチである。一実施形態において、メモリセルは、マルチタイムプログラマブルメモリセルとして使用することができる。

【0009】

一実施形態において、メモリアレイ内のメモリセルは、可逆抵抗性スイッチング素子を含む非揮発性メモリセルを含み得る。可逆抵抗性スイッチング要素は、２つ以上の状態の間で可逆的に切り替えられ得る抵抗率を有する可逆抵抗性スイッチング材料を含み得る。

【0010】

一実施形態では、可逆抵抗性スイッチング材料は、金属酸化物、固体電解質、相変化材料、磁性材料、又は他の同様の抵抗率スイッチング材料を含み得る。遷移金属酸化物などの種々の金属酸化物を使用することができる。金属酸化物の例としては、ＮｉＯ、Ｎｂ_２Ｏ_５、ＴｉＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＭｇＯ_ｘ、ＣｒＯ_２、ＶＯ、ＢＮ、ＴａＯ_２、Ｔａ_２Ｏ_３、及びＡｌＮが挙げられるが、これらに限定されない。

【0011】

一実施形態において、メモリアレイ内の非揮発性メモリセルは、マルチタイムプログラマブルメモリセルを含む。一実施形態では、メモリアレイ内の非揮発性メモリセルは、書き換え可能メモリセルを含む。

【0012】

一実施形態では、メモリアレイ内の非揮発性メモリセルは、マルチタイムプログラマブルメモリセル又は書き換え可能メモリセルとして構成され得るメモリセルを含む。

【0013】

一実施形態では、メモリアレイ内の非揮発性メモリセルは、同じ構造を有するメモリセルを含み、マルチタイムプログラマブルメモリセル又は書き換え可能メモリセルとして構成され得る。

【0014】

一実施形態では、メモリアレイ内の非揮発性メモリセルは、同じ製造プロセスを使用して製造されたメモリセルを含み、マルチタイムプログラマブルメモリセル又は書き換え可能メモリセルとして構成され得る。

【0015】

図１Ａは、メモリシステム１００及びホスト１０２の一実施形態を示している。メモリシステム１００は、ホスト１０２（例えば、モバイルコンピューティングデバイス又はサーバ）とインターフェース接続する不揮発性ストレージシステムを含み得る。場合によっては、メモリシステム１００は、ホスト１０２内に埋め込まれてもよい。例として、メモリシステム１００は、メモリカード、高密度ＭＬＣ ＳＳＤ（例えば、２ビット／セル又は３ビット／セル）若しくは高性能ＳＬＣ ＳＳＤなどのソリッドステートドライブ（ＳＳＤ）、又はハイブリッドＨＤＤ／ＳＳＤドライブであってもよい。

【0016】

図示のように、メモリシステム１００は、メモリチップコントローラ１０４及びメモリチップ１０６を含む。メモリチップ１０６は、揮発性メモリ及び／又は非揮発性メモリを含み得る。単一のメモリチップが示されているが、メモリシステム１００は、２つ以上のメモリチップを含んでもよい。メモリチップコントローラ１０４は、ホスト１０２からデータ及びコマンドを受信し、メモリチップデータをホスト１０２に提供することができる。

【0017】

メモリチップコントローラ１０４は、メモリチップ１０６の動作を制御するために、制御回路、状態機械、ページレジスタ、ＳＲＡＭ、デコーダ、センス増幅器、読み出し／書き込み回路、及び／又はコントローラ、又はそれらの任意の組み合わせのうちの１つ以上を含み得る。メモリチップの動作を制御するための１つ以上の制御回路、状態機械、ページレジスタ、ＳＲＡＭ、デコーダ、センス増幅器、読み出し／書き込み回路、及び／又はコントローラは、管理回路又は制御回路と称されてもよい。管理回路又は制御回路は、形成動作、消去動作、プログラミング動作、又は読み出し動作を含む１つ以上のメモリアレイ動作を容易にすることができる。

【0018】

いくつかの実施形態では、１つ以上のメモリアレイ動作を促進するための管理回路又は制御回路（又は管理回路又は制御回路の一部）は、メモリチップ１０６内に統合されてもよい。メモリチップコントローラ１０４及びメモリチップ１０６は、単一の集積回路上に配置されてもよく、又は単一のダイ上に配置されてもよい。他の実施形態では、メモリチップコントローラ１０４及びメモリチップ１０６は、異なる集積回路上に配置されてもよい。場合によっては、メモリチップコントローラ１０４及びメモリチップ１０６は、システムボード、回路論理ボード、又はＰＣＢ上に統合されてもよい。

【0019】

メモリチップ１０６は、メモリコア制御回路１０８及びメモリコア１１０を含む。メモリコア制御回路１０８は、メモリコア１１０内のメモリブロック（又はアレイ）の選択を制御し、特定のメモリアレイを読み出し状態又は書き込み状態にバイアスするための電圧基準の生成を制御し、行アドレス及び列アドレスを生成するための論理を含み得る。

【0020】

メモリコア１１０は、メモリセルの１つ以上の２次元アレイ及び／又はメモリセルの１つ以上の３次元アレイを含み得る。一実施形態では、メモリコアは、書き換え可能メモリセル、ワンタイムプログラマブルメモリセル、及び／又はマルチタイムプログラマブルメモリセル、又はそれらの任意の組み合わせを含んでもよい。

【0021】

一実施形態において、メモリコア制御回路１０８及びメモリコア１１０は、単一の集積回路上に配置され得る。他の実施形態では、メモリコア制御回路１０８（又はメモリコア制御回路１０８の一部）及びメモリコア１１０は、異なる集積回路上に配置され得る。

【0022】

メモリ動作は、ホスト１０２がメモリシステム１００からデータを読み出すこと又はメモリシステム１００にデータを書き込むことを望むことを示す命令をホスト１０２がメモリチップコントローラ１０４に送信するときに開始され得る。書き込み（又はプログラミング）動作の場合、ホスト１０２は、書き込みコマンドと書き込まれるデータの両方をメモリチップコントローラ１０４に送信することができる。

【0023】

メモリチップコントローラ１０４は、書き込まれるデータをバッファすることができ、書き込まれるデータに対応する誤り訂正符号（ＥＣＣ）データを生成することができる。送信又は記憶中に発生するデータエラーを検出及び／又は訂正することを可能にするＥＣＣデータは、メモリコア１１０に書き込まれるか、又は揮発性メモリコントローラ１０４内に非メモリチップで記憶され得る。一実施形態では、メモリチップコントローラ１０４内の回路によって、ＥＣＣデータが生成され、データエラーが訂正される。

【0024】

メモリチップコントローラ１０４は、メモリチップ１０６の動作を制御することができる。一例では、メモリチップ１０６に書き込み動作を発行する前に、メモリチップコントローラ１０４は、ステータスレジスタをチェックして、メモリチップ１０６が書き込まれるデータを受け入れることができることを確認することができる。

【0025】

別の例では、メモリチップ１０６に読み出し動作を発行する前に、メモリチップコントローラ１０４は、読み出されるデータに関連するオーバーヘッド情報を事前に読み出すことができる。オーバーヘッド情報は、読み出されるデータに関連付けられたＥＣＣデータ、又は要求されたデータを読み出すメモリチップ１０６内の新しいメモリロケーションへのリダイレクションポインタを含み得る。

【0026】

メモリチップコントローラ１０４が読み出し又は書き込み動作を開始すると、メモリコア制御回路１０８は、メモリコア１１０内のワード線及びビット線のための適切なバイアス電圧を生成するとともに、適切なメモリブロック、行、及び列アドレスを生成することができる。

【0027】

図１Ｂは、メモリコア制御回路１０８の一実施形態を示している。一実施形態では、メモリコア制御回路１０８は、アドレスデコーダ１２０と、選択された制御線用の電圧発生器１２２と、非選択制御線用の電圧発生器１２４とを含む。制御線は、ワード線、ビット線、又はワード線とビット線との組み合わせを含んでもよい。選択された制御線は、選択されたワード線又は選択されたビット線を含んでもよく、それらは、選択された状態にメモリセルを配置するために使用される。非選択制御線は、非選択ワード線又は非選択ビット線を含んでもよく、それらは、非選択状態にメモリセルを配置するために使用される。

【0028】

選択された制御線用の電圧発生器（又は電圧調整器）１２２は、選択された制御線電圧を発生させるための１つ以上の電圧発生器を含み得る。非選択制御線用の電圧発生器１２４は、非選択制御線電圧を生成するための１つ以上の電圧発生器を含み得る。アドレスデコーダ１２０は、メモリブロックアドレス、並びに特定のメモリブロックのための行アドレス及び列アドレスを生成することができる。

【0029】

図１Ｃ～図１Ｆは、複数のメモリベイを有するメモリコア１１０を含むメモリコア組織の一実施形態を示し、各メモリベイは複数のメモリブロックを有する。メモリベイがメモリブロックを含み、メモリブロックがメモリセルの群を含むメモリコア組織が開示されるが、他の組織又は群化もまた、本明細書に説明される技術とともに使用されることができる。

【0030】

図１Ｃは、図１Ａのメモリコア１１０の一実施形態を示している。図示のように、メモリコア１１０は、メモリベイ１３０及びメモリベイ１３２を含む。いくつかの実施形態では、メモリコア当たりのメモリバスの数は、異なる実装形態のために異なっていてもよい。例えば、メモリコアは、単一のメモリベイのみ、又は複数のメモリベイ（例えば、１６個のメモリベイ、２５６個のメモリベイなど）を含んでもよい。

【0031】

図１Ｄは、図１Ｃのメモリベイ１３０の一実施形態を示している。図示のように、メモリベイ１３０は、メモリブロック１４０～１４４と、読み出し／書き込み回路１５０とを含む。いくつかの実施形態では、メモリベイ当たりのメモリブロックの数は、異なる実装形態のために異なっていてもよい。例えば、メモリベイは、１つ以上のメモリブロック（例えば、メモリベイごとに３２個のメモリブロック）を含んでもよい。

【0032】

読み出し／書き込み回路１５０は、メモリブロック１４０～１４４内のメモリセルを読み出し及び書き込むための回路を含む。図示されるように、読み出し／書き込み回路１５０は、メモリベイ内の複数のメモリブロックにわたって共有され得る。これにより、読み出し／書き込み回路１５０の単一の群を使用して複数のメモリブロックをサポートすることができるため、チップエリアを低減することができる。しかしながら、いくつかの実施形態では、信号の競合を回避するために、特定の時間に単一のメモリブロックのみが読み出し／書き込み回路１５０に電気的に結合されてもよい。

【0033】

いくつかの実施形態では、読み出し／書き込み回路１５０は、データの１つ以上のページをメモリブロック１４０～１４４に（又はメモリブロックのサブセットに）書き込むために使用され得る。メモリブロック１４０～１４４内のメモリセルは、ページの直接上書きを可能にすることができる（すなわち、データを書き込む前にメモリセルに対して消去又はリセット動作を実施する必要なく、ページ又はページの一部を表すデータをメモリブロック１４０～１４４に書き込むことができる）。

【0034】

一例では、図１Ａのメモリシステム１００は、ターゲットアドレスと、ターゲットアドレスに書き込まれるデータのセットとを含む書き込みコマンドを受信し得る。メモリシステム１００は、ターゲットアドレスにデータのセットを書き込むための書き込み動作を実施する前に、ターゲットアドレスに現在記憶されているデータを読み出すために、書き込み前読み出し（ＲＢＷ）動作を実施することができる。次いで、メモリシステム１００は、特定のメモリセルがその現在の状態に留まり得る（すなわち、メモリセルが既に正しい状態にある）か、「０」状態に設定される必要があるか、又は「１」状態にリセットされる必要があるかを判定することができる。

【0035】

次いで、メモリシステム１００は、メモリセルの第１のサブセットを「０」状態に書き込み、次いで、メモリセルの第２のサブセットを「１」状態に書き込むことができる。既に正しい状態にあるメモリセルをスキップすることができ、それにより、プログラミング速度を改善し、かつ非選択メモリセルに印加される累積電圧応力を低減することができる。

【0036】

特定のメモリセルは、第１の極性（例えば、＋１．５Ｖ）の特定のメモリセルにわたって第１の電圧差を印加することによって、”１”状態に設定され得る。特定のメモリセルは、第１の極性（例えば、－１．５Ｖ）のそれとは反対の第２の極性の特定のメモリセルにわたって第２の電圧差を印加することによって、”０”状態にリセットされ得る。

【0037】

場合によっては、読み出し／書き込み回路１５０は、３つ以上のデータ／抵抗状態のうちの１つになるように特定のメモリセルをプログラムするために使用されてもよい（すなわち、特定のメモリセルは、マルチレベルメモリセルを含んでもよい）。一例では、読み出し／書き込み回路１５０は、特定のメモリセルを３つ以上のデータ／抵抗状態のうちの第１の状態にプログラムするために、特定のメモリセルにわたって第１の電圧差（例えば、２Ｖ）を印加してもよく、又は、特定のメモリセルを３つ以上のデータ／抵抗状態のうちの第２の状態にプログラムするために、第１の電圧差よりも小さい特定のメモリセルにわたって第２の電圧差（例えば、１Ｖ）を印加してもよい。

【0038】

特定のメモリセルにわたってより小さい電圧差を印加することにより、より大きな電圧差を印加するときよりもより遅い速度で、特定のメモリセルを部分的にプログラム又はプログラムすることができる。別の例では、読み出し／書き込み回路１５０は、特定のメモリセルを３つ以上のデータ／抵抗状態のうちの第１の状態にプログラムするために、第１の期間（例えば、１５０ｎｓ）の間、特定のメモリセルの両端に第１の電圧差を印加してもよく、又は、第１の期間よりも短い第２の期間（例えば、５０ｎｓ）の間、特定のメモリセルの両端に第１の電圧差を印加することができる。メモリセル検証フェーズに続く１つ以上のプログラミングパルスを使用して、特定のメモリセルを正しい状態にプログラムすることができる。

【0039】

図１Ｅは、図１Ｄのメモリブロック１４０の一実施形態を示している。図示されるように、メモリブロック１４０は、メモリアレイ１６０、行デコーダ１６２、及び列デコーダ１６４を含む。メモリアレイ１６０は、連続したワード線及びビット線を有するメモリセルの連続した群を含み得る。メモリアレイ１６０は、メモリセルの１つ以上の層を含むことができ、２次元メモリアレイ及び／又は３次元メモリアレイを含み得る。

【0040】

行デコーダ１６２は、行アドレスを復号化し、適切な場合（例えば、メモリアレイ１６０内のメモリセルを読み出すか、又は書き込む場合）、メモリアレイ１６０内の特定のワード線を選択する。列デコーダ１６４は、列アドレスを復号化し、メモリアレイ１６０内のビット線の特定の群を選択して、図１Ｄの読み出し／書き込み回路１５０などの読み出し／書き込み回路に電気的に結合される。一実施形態では、ワード線の数はメモリ層当たり４Ｋであり、ビット線の数はメモリ層当たり１Ｋであり、メモリ層の数は４であり、１６Ｍ個のメモリセルを含むメモリアレイ１６０を提供する。層当たりのワード線、層当たりのビット線の他の数、及び層の数が使用されてもよい。

【0041】

図１Ｆは、メモリベイ１７０の一実施形態を示している。メモリベイ１７０は、図１Ｄのメモリベイ１３０の代替的な実装形態の一例である。いくつかの実施形態では、行デコーダ、列デコーダ、及び読み出し／書き込み回路は、メモリアレイ間で分割又は共有されてもよい。図示されるように、行デコーダ１７２は、メモリアレイ１７４と１７６との間で共有される。なぜなら、行デコーダ１７２は、メモリアレイ１７４及び１７６の両方におけるワード線を制御するからである（すなわち、行デコーダ１７２によって駆動されるワード線は共有される）。

【0042】

行デコーダ１７８及び１７２は、メモリアレイ１７４内の偶数ワード線が行デコーダ１７８によって駆動され、メモリアレイ１７４内の奇数ワード線が行デコーダ１７２によって駆動されるように分割することができる。列デコーダ１８０及び１８２は、メモリアレイ１７４内の偶数ビット線が列デコーダ１８２によって制御され、メモリアレイ１７４内の奇数ビット線が列デコーダ１８０によって駆動されるように分割することができる。

【0043】

列デコーダ１８０によって制御される選択されたビット線は、読み出し／書き込み回路１８４に電気的に結合され得る。列デコーダ１８２によって制御される選択されたビット線は、読み出し／書き込み回路１８６に電気的に結合され得る。列デコーダが分割されるときに読み出し／書き込み回路を読み出し／書き込み回路１８４及び１８６に分割することは、メモリベイのより効率的なレイアウトを可能にし得る。

【0044】

行デコーダ１８８及び１７２は、メモリアレイ１７６内の偶数ワード線が行デコーダ１８８によって駆動され、メモリアレイ１７６内の奇数ワード線が行デコーダ１７２によって駆動されるように分割することができる。列デコーダ１９０及び１９２は、メモリアレイ１７６内の偶数ビット線が列デコーダ１９２によって制御され、メモリアレイ１７６内の奇数ビット線が列デコーダ１９０によって駆動されるように分割することができる。

【0045】

列デコーダ１９０によって制御される選択されたビット線は、読み出し／書き込み回路１８４に電気的に結合され得る。列デコーダ１９２によって制御される選択されたビット線は、読み出し／書き込み回路１８６に電気的に結合され得る。列デコーダが分割されるときに読み出し／書き込み回路を読み出し／書き込み回路１８４及び１８６に分割することは、メモリベイのより効率的なレイアウトを可能にし得る。

【0046】

図１Ｇは、図１Ｆのメモリベイ１７０に対応する概略図（ワード線及びビット線を含む）の一実施形態を示している。図示のように、ワード線ＷＬ１、ＷＬ３、及びＷＬ５は、メモリアレイ１７４と１７６との間で共有され、図１Ｆの行デコーダ１７２によって制御される。ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６は、メモリアレイ１７４の左側から駆動され、図１Ｆの行デコーダ１７８によって制御される。ワード線ＷＬ１４、ＷＬ１６、ＷＬ１８、及びＷＬ２０は、メモリアレイ１７６の右側から駆動され、図１Ｆの行デコーダ１８８によって制御される。

【0047】

ビット線ＢＬ０、ＢＬ２、ＢＬ４、及びＢＬ６は、メモリアレイ１７４の底部から駆動され、図１Ｆの列デコーダ１８２によって制御される。ビット線ＢＬ１、ＢＬ３、及びＢＬ５は、メモリアレイ１７４の上部から駆動され、図１Ｆの列デコーダ１８０によって制御される。ビット線ＢＬ７、ＢＬ９、ＢＬ１１、及びＢＬ１３は、メモリアレイ１７６の底部から駆動され、図１Ｆの列デコーダ１９２によって制御される。ビット線ＢＬ８、ＢＬ１０、及びＢＬ１２は、メモリアレイ１７６の上部から駆動され、図１Ｆの列デコーダ１９０によって制御される。

【0048】

一実施形態では、メモリアレイ１７４及び１７６は、支持基板に対して水平な平面内に配向されたメモリ層を含み得る。別の実施形態では、メモリアレイ１７４及び１７６は、支持基板に対して垂直な平面内に配向されたメモリ層を含むことができる（すなわち、垂直面は、支持基板に対して実質的に垂直である）。この場合、メモリアレイのビット線は、実質的に垂直なビット線を含み得る。

【0049】

図１Ｈは、ワード線及びビット線がメモリブロックにわたって共有され、行デコーダ及び列デコーダの両方が分割されたメモリベイ構成に対応する概略図（ワード線及びビット線を含む）の一実施形態を示している。ワード線及び／又はビット線を共有することは、単一の行デコーダ及び／又は列デコーダが２つのメモリアレイをサポートするために使用され得るため、レイアウト面積を低減するのに役立つ。

【0050】

図示されるように、ワード線ＷＬ１、ＷＬ３、及びＷＬ５は、メモリアレイ２００と２０２との間で共有される。ビット線ＢＬ１、ＢＬ３、及びＢＬ５は、メモリアレイ２００と２０４との間で共有される。ワード線ＷＬ８、ＷＬ１０、及びＷＬ１２は、メモリアレイ２０４と２０６との間で共有される。ビット線ＢＬ８、ＢＬ１０及びＢＬ１２は、メモリアレイ２０２と２０６との間で共有される。

【0051】

行デコーダは、ワード線ＷＬ０、ＷＬ２、ＷＬ４、及びＷＬ６がメモリアレイ２００の左側から駆動され、ワード線ＷＬ１、ＷＬ３、及びＷＬ５がメモリアレイ２００の右側から駆動されるように分割される。同様に、ワード線ＷＬ７、ＷＬ９、ＷＬ１１、及びＷＬ１３は、メモリアレイ２０４の左側から駆動され、ワード線ＷＬ８、ＷＬ１０、及びＷＬ１２は、メモリアレイ２０４の右側から駆動される。

【0052】

列デコーダは、ビット線ＢＬ０、ＢＬ２、ＢＬ４、及びＢＬ６がメモリアレイ２００の底部から駆動され、ビット線ＢＬ１、ＢＬ３、及びＢＬ５がメモリアレイ２００の上部から駆動されるように分割される。同様に、ビット線ＢＬ７、ＢＬ９、ＢＬ１１、及びＢＬ１３は、メモリアレイ２０２の底部から駆動され、ビット線ＢＬ８、ＢＬ１０、及びＢＬ１２は、メモリアレイ２０２の上部から駆動される。行及び／又は列デコーダを分割することはまた、レイアウト制約を緩和するのに役立つ（例えば、分割された列デコーダは、ビット線ごとではなく１つおきのビット線を駆動するだけでよいため、列デコーダピッチは２倍だけ緩和され得る）。

【0053】

図２Ａは、第１のメモリレベル２１２と、第１のメモリレベル２１２の上に配置された第２のメモリレベル２１４とを含むモノリシック３次元メモリアレイ２１０のいくつかの一実施形態を示している。メモリアレイ２１０は、図１Ｅのメモリアレイ１６０の実装形態の一例である。ワード線２１６、２１８は第１の方向に配置され、ビット線２２０は第１の方向と直交する第２の方向に配置される。図示のように、第１のメモリレベル２１２の上部導体は、第２のメモリレベル２１４の下部導体として使用することができる。メモリセルの追加層を有するメモリアレイでは、ビット線及びワード線の対応する追加層が存在する。

【0054】

メモリアレイ２１０は、複数のメモリセル２２２を含む。実施形態において、メモリセル２２２は、書き換え可能メモリセル、ワンタイムプログラマブルメモリセル、及びマルチタイムプログラマブルメモリセルを含み得る。一実施形態では、メモリセル２２２の各々は、垂直に配向される。メモリセル２２２は、非揮発性メモリセル又は揮発性メモリセルを含み得る。第１のメモリレベル２１２に関して、メモリセル２２２の第１の部分は、ワード線２１６とビット線２２０との間にあり、それらに接続される。第２のメモリレベル２１４に関して、メモリセル２２２の第２の部分は、ワード線２１８とビット線２２０との間にあり、それらに接続される。

【0055】

一実施形態では、各メモリセル２２２は、抵抗性スイッチングメモリ素子と直列に結合されたセレクタ素子を含み、各メモリセル２２２は、１ビットのデータを表す。一実施形態では、抵抗性スイッチングメモリ素子は、磁気メモリ素子、ＲｅＲＡＭメモリ素子、相変化メモリ素子、５ボルト未満の電圧で破壊され得る薄いバリア層を含むメモリ素子、又は他のタイプの抵抗性スイッチングメモリ素子であってもよい。

【0056】

一実施形態では、各メモリセル２２２は、磁気メモリ素子と直列に結合されたセレクタ素子を含み、各メモリセル２２２は、１ビットのデータを表す。図２Ｂは、図２Ａのメモリセル２２２の１つの例示的な実装形態であるメモリセル２２２ａの簡略化された概略図である。

【0057】

一実施形態では、メモリセル２２２ａは、セレクタ素子Ｓ_ｘと直列に結合された磁気メモリ素子Ｍ_ｘを含み、両方とも第１の端子Ｔ１と第２の端子Ｔ２との間に結合される。一実施形態において、メモリセル２２２ａは、垂直に配向される。図２Ｂの実施形態では、磁気メモリ素子Ｍ_ｘは、セレクタ素子Ｓ_ｘの上に配設される。他の実施形態では、セレクタ素子Ｓ_ｘが磁気メモリ素子Ｍ_ｘの上に配設されてもよい。

【0058】

一実施形態では、磁気メモリ素子Ｍ_ｘは磁気トンネル接合であり、セレクタ素子Ｓ_ｘは閾値セレクタデバイスである。一実施形態では、セレクタ素子Ｓ_ｘは、導電性ブリッジ閾値セレクタデバイスである。他の実施形態では、セレクタ素子Ｓ_ｘは、オボニック閾値スイッチ（例えば、二元ＡｓＴｅＳｉ、ＣＴｅ、ＢＴｅ、ＡｌＴｅなど、又は三元タイプのＳｉＴｅ、ＡｓＴｅＧｅ、若しくはＡｓＴｅＧｅＳｉＮなど）、相遷移材料タイプの金属絶縁体転移（ＭＩＴ）（例えば、ＶＯ_２、ＮｂＯ_２など）、又は他の類似閾値セレクタデバイスである。

【0059】

一実施形態では、磁気メモリ素子Ｍ_ｘは、上部強磁性層２３０と、下部強磁性層２３２と、２つの強磁性層の間の絶縁層であるトンネル障壁（ＴＢ）２３４とを含む。この例では、下部強磁性層２３２は、切り替えることができる磁化の方向を有する自由層（ＦＬ）である。上部強磁性層２３０は、容易に変化しない磁化方向を有するピン（又は固定）層（ＰＬ）である。

【0060】

他の実施形態では、磁気メモリ素子Ｍ_ｘは、図２Ｂに示す層よりも少ない層、追加の層、又は異なる層を含み得る。他の実施形態では、下部強磁性層２３２はピン層（ＰＬ）であり、上部強磁性層２３０は自由層（ＦＬ）である。

【0061】

自由層２３２の磁化の方向がピン層２３０の磁化の方向と平行であるとき、メモリ素子Ｍ_ｘは、比較的低い抵抗ＲＰ（本明細書では「平行抵抗ＲＰ」と称する）を有する。自由層２３２の磁化の方向がピン層２３０の磁化の方向に対して反平行であるとき、メモリ素子Ｍ_ｘは、比較的高い抵抗ＲＡＰ（本明細書では「逆並列抵抗ＲＡＰ」と称する）を有する。

【0062】

一実施形態では、磁気メモリ素子Ｍ_ｘのデータ状態（「０」又は「１」）は、磁気メモリ素子Ｍ_ｘの抵抗を測定することによって読み出される。設計によって、平行及び反平行構成の両方は、静止状態及び／又は（十分に低い読み出し電流での）読み出し動作中に安定したままである。

【0063】

一実施形態では、セレクタ素子Ｓ_ｘは、第１の領域２３６を含み、任意選択で、第１の領域２３６の上に配設された第２の領域２３８を含むオボニック閾値スイッチである。一実施形態では、第１の領域２３６はＳｉＴｅ合金であり、任意選択の第２の領域２３８は窒化炭素である。第１の領域２３６及び任意選択の第２の領域２３８に他の材料を使用することができる。他の実施形態では、セレクタ素子Ｓ_ｘは、導電性ブリッジ閾値セレクタ素子である。一実施形態では、第１の領域２３６は固体電解質領域であり、第２の領域２３８はイオン源領域である。

【0064】

図２Ｃは、閾値セレクタデバイスＳ_ｘの例示的な電流－電圧（Ｉ－Ｖ）特性を示す図である。各閾値セレクタデバイスＳ_ｘは、最初は高抵抗（オフ）状態にある。閾値セレクタデバイスＳ_ｘを閾値スイッチとして動作させるためには、閾値セレクタデバイスＳ_ｘが、スイッチングが起こり得る電流範囲で動作するように、初期形成動作が必要であり得る。

【0065】

例えば、形成動作は、各々が形成電圧Ｖ_１以上の大きさを有する１つ以上のパルスを閾値セレクタデバイスＳ_ｘに印加することを含み得る。あるいは、形成動作は、形成電圧－Ｖ_１以上の（すなわち、より負の）大きさをそれぞれ有する１つ以上のパルスを閾値セレクタデバイスＳ_ｘに印加することを含み得る。形成動作に続いて、閾値セレクタデバイスＳ_ｘをオン及びオフに切り替えることができ、単極又は双極閾値セレクタデバイスのいずれかとして使用することができる。したがって、閾値セレクタデバイスＳ_ｘは、バイポーラ閾値セレクタデバイスと称され得る。一実施形態では、形成動作は不可逆的である。すなわち、形成動作に続いて、閾値セレクタデバイスＳ_ｘを「形成解除」することはできない。

【0066】

図２Ｃの例示的なＩ－Ｖ特性では、正の印加電圧に対して、閾値セレクタデバイスＳ_ｘは、デバイスにかかる電圧が第１の閾値電圧Ｖ_ＴＰを満たすか又は超える（すなわち、より正である）まで、高抵抗状態（ＨＲＳ）（例えば、オフ）のままであり、その時点で、閾値セレクタデバイスＳ_ｘは、低抵抗状態（ＬＲＳ）（例えば、オン）に切り替わる。閾値セレクタデバイスＳ_ｘは、デバイスの両端の電圧が第１の保持電圧Ｖ_ＨＰ以下に低下するまでオンにされたままであり、その時点で閾値セレクタデバイス２２４はオフになる。

【0067】

負の印加電圧に対して、閾値セレクタデバイスＳ_ｘは、デバイスの両端の電圧が第２の閾値電圧Ｖ_ＴＮを満たすか又は超える（すなわち、より負である）までＨＲＳ（例えば、オフ）のままであり、その時点で、閾値セレクタデバイス３０４はＬＲＳ（例えば、オン）に切り替わる。閾値セレクタデバイスＳ_ｘは、デバイスの両端間の電圧が第２の保持電圧Ｖ_ＨＮに増加するか又はそれを超える（すなわち、それよりも負でない）までオンにされたままであり、その時点で、閾値セレクタデバイスＳ_ｘはオフになる。

【0068】

再び図２Ｂを参照すると、一実施形態において、磁気メモリ素子Ｍ_ｘは、スピントランスファートルク（ＳＴＴ）スイッチングを使用する。磁気メモリ素子Ｍ_ｘのビット値を「設定する」（すなわち、自由層の磁化の方向を選択する）ために、第１の端子Ｔ１から第２の端子Ｔ２に書き込み電流が印加される。ピン層２３０は強磁性金属であるため、書き込み電流内の電子は、ピン層２３０を通過する際にスピン偏極される。

【0069】

強磁性体内の伝導電子の実質的に大部分は、磁化の方向に平行なスピン配向を有し、正味のスピン偏極電流を生じる。（電子スピンは、電子の磁気モーメントに正比例するが、その方向に反平行である角運動量を指すが、この方向の区別は、議論を容易にするために今後使用されない）。

【0070】

スピン偏極された電子がＴＢ２３４を横切ってトンネルするとき、角運動量の保存は、自由層２３２及びピン層２３０の両方にトルクを与える結果となり得るが、このトルクは、ピン層２３０の磁化の方向に影響を及ぼすには（設計上）不十分である。対照的に、このトルクは、自由層２３２の磁化の初期方向がピン層２３０に対して反平行であった場合、自由層２３２の磁化の方向をピン層２３０の磁化の方向に対して平行になるように切り替えるのに（設計によって）十分である。その場合、平行磁化は、かかる書き込み電流がオフにされる前後で安定したままである。

【0071】

対照的に、自由層２３２及びピン層２３０の磁化が最初に平行である場合、自由層２３２の磁化の方向は、前述の場合とは反対方向の書き込み電流を印加することによって、ピン層２３０の磁化の方向に対して反平行になるようにＳＴＴスイッチされ得る。したがって、同じＳＴＴ物理学によって、自由層２３２の磁化の方向は、書き込み電流方向（極性）の賢明な選択によって２つの安定した配向のいずれかに決定論的に設定され得る。

【0072】

上述の例では、スピントランスファートルク（ＳＴＴ）スイッチングを使用して、磁気メモリ素子Ｍ_ｘのビット値を「設定」する。他の実施形態では、磁場誘起スイッチング、スピン軌道トルク（ＳＯＴ）スイッチング、ＶＣＭＡ（磁電）スイッチング、又は他のスイッチング技術が用いられてもよい。

【0073】

図３Ａ～図３Ｂは、第１のメモリレベル３００ａと、第１のメモリレベル３００ａの上に配置された第２のメモリレベル３００ｂとを含む例示的なクロスポイントメモリアレイ３００の簡略化された概略図である。クロスポイントメモリアレイ３００は、図１Ｅのメモリアレイ１６０の実装形態の一例である。クロスポイントメモリアレイ３００は、３つ以上のメモリレベルを含んでもよい。

【0074】

クロスポイントメモリアレイ３００は、ワード線ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ、ＷＬ１ｂ、ＷＬ２ｂ、及びＷＬ３ｂと、ビット線ＢＬ１、ＢＬ２、及びＢＬ３とを含む。第１のメモリレベル３００ａは、ワード線ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａ並びにビット線ＢＬ１、ＢＬ２、及びＢＬ３に結合されたメモリセル３０２_１１ａ、３０２_１２ａ、．．．、３０２_３３ａを含み、第２のメモリレベル３００ｂは、ワード線ＷＬ１ｂ、ＷＬ２ｂ、ＷＬ３ｂ並びにビット線ＢＬ１、ＢＬ２、及びＢＬ３に結合されたメモリセル３０２_１１ｂ、３０２_１２ｂ、．．．、３０２_３３ｂを含む。一実施形態では、メモリセル３０２_１１ａ、３０２_１２ａ、．．．、３０２_３３ａの各々は、垂直に配向される。一実施形態では、メモリセル３０２_１１ｂ、３０２_１２ｂ、．．．、３０２_３３ｂの各々は、垂直に配向される。

【0075】

第１のメモリレベル３００ａは、図２Ｂのモノリシック３次元メモリアレイ２１０の第１のメモリレベル２１２の実装形態の一例であり、第２のメモリレベル３００ｂは、図２Ｂのモノリシック３次元メモリアレイ２１０の第２のメモリレベル２１４の実装形態の一例である。一実施形態では、メモリセル３０２_１１ａ、３０２_１２ａ、．．．、３０２_３３ａ、３０２_１１ｂ、３０２_１２ｂ、．．．、３０２_３３ｂの各々は、図２Ｂのメモリセル２２２ａの実装形態である。

【0076】

当業者であれば、クロスポイントメモリアレイ３００は、６本よりも多い又は少ないワード線、３本よりも多い又は少ないビット線、及び１８個よりも多い又は少ないメモリセル３０２_１１ａ、３０２_１２ａ、．．．、３０２_３３ａ、３０２_１１ｂ、３０２_１２ｂ、．．．、３０２_３３ｂを含み得ることを理解するであろう。いくつかの実施形態では、クロスポイントメモリアレイ３００は、１０００×１０００のメモリセルを含んでもよいが、他のアレイサイズが使用されてもよい。

【0077】

各メモリセル３０２_１１ａ、３０２_１２ａ、．．．、３０２_３３ａ、３０２_１１ｂ、３０２_１２ｂ、．．．、３０２_３３ｂは、ワード線のうちの１つ及びビット線のうちの１つに結合され、対応する磁気メモリ素子Ｍ_１１ａ、Ｍ_１２ａ、．．．、Ｍ_３３ａ、Ｍ_１１ｂ、Ｍ_１２ｂ、．．．、Ｍ_３３ｂをそれぞれ含み、対応するセレクタ素子Ｓ_１１ａ、Ｓ_１２ａ、．．．、Ｓ_３３ａ、Ｓ_１１ｂ、Ｓ_１２ｂ、．．．、Ｓ_３３ｂとそれぞれ直列に結合される。一実施形態では、磁気メモリ素子Ｍ_１１ａ、Ｍ_１２ａ、．．．、Ｍ_３３ａ、Ｍ_１１ｂ、Ｍ_１２ｂ、．．．、Ｍ_３３ｂの各々は、図２Ｂの磁気メモリ素子Ｍ_ｘの実装形態であり、セレクタ素子Ｓ_１１ａ、Ｓ_１２ａ、．．．、Ｓ_３３ａ、Ｓ_１１ｂ、Ｓ_１２ｂ、．．．、Ｓ_３３ｂの各々は、図２Ｂのセレクタ素子Ｓ_ｘの実装形態である。

【0078】

各メモリセル３０２_１１ａ、３０２_１２ａ、．．．、３０２_３３ａは、ビット線ＢＬ１、ＢＬ２、ＢＬ３のうちの１つに結合された第１の端子と、ワード線ＷＬ１ａ、ＷＬ２ａ、ＷＬ３ａのうちの１つに結合された第２の端子とを有し、各メモリセル３０２_１１ｂ、３０２_１２ｂ、．．．、３０２_３３ｂは、ビット線ＢＬ１、ＢＬ２、ＢＬ３のうちの１つに結合された第１の端子と、ワード線ＷＬ１ｂ、ＷＬ２ｂ、ＷＬ３ｂのうちの１つに結合された第２の端子とを有する。例えば、メモリセル３０２_１３ａは、セレクタ素子Ｓ_１３ａと直列に結合された磁気メモリ素子Ｍ_１３ａを含み、ビット線ＢＬ３に結合された第１の端子と、ワード線ＷＬ１ａに結合された第２の端子とを含む。

【0079】

同様に、メモリセル３０２_２２ｂは、セレクタ素子Ｓ_２２ｂと直列に結合された磁気メモリ素子Ｍ_２２ｂを含み、ビット線ＢＬ２に結合された第１の端子と、ワード線ＷＬ２ｂに結合された第２の端子とを含む。同様に、メモリセル３０２_３３ａは、セレクタ素子Ｓ_３３ａと直列に結合された磁気メモリ素子Ｍ_３３ａを含み、ビット線ＢＬ３に結合された第１の端子と、ワード線ＷＬ３ａに結合された第２の端子とを含む。

【0080】

磁気メモリ素子Ｍ_１１ａ、Ｍ_１２ａ、．．．、Ｍ_３３ａは、対応するセレクタ素子Ｓ_１１ａ、Ｓ_１２ａ、．．．、Ｓ_３３ａの上方又は下方にそれぞれ配設し得、磁気メモリ素子Ｍ_１１ｂ、Ｍ_１２ｂ、．．．、Ｍ_３３ｂは、対応するセレクタ素子Ｓ_１１ｂ、Ｓ_１２ｂ、．．．、Ｓ_３３ｂの上方又は下方にそれぞれ配設し得る。

【0081】

一実施形態では、第１のメモリレベル３００ａのメモリセル３０２_１１ａ、３０２_１２ａ、．．．、３０２_３３ａの配向は、第２のメモリレベル３００ｂのメモリセル３０２_１１ｂ、３０２_１２ｂ、．．．、３０２_３３ｂの配向と同じである。

【0082】

別の実施形態では、第１のメモリレベル３００ａのメモリセル３０２_１１ａ、３０２_１２ａ、．．．、３０２_３３ａの配向は、第２のメモリレベル３００ｂのメモリセル３０２_１１ｂ、３０２_１２ｂ、．．．、３０２_３３ｂの配向と反対である。

【0083】

再び図１Ａを参照すると、一実施形態において、メモリコア１１０は、メモリセルの１つ以上の２次元アレイ及び／又はメモリセルの１つ以上の３次元アレイを含み得る。一実施形態では、メモリコア１１０は、書き換え可能メモリセル及び／又はマルチタイムプログラマブルメモリセル、又はそれらの任意の組み合わせを含み得る。

【0084】

実際に、図１Ａのメモリシステム１００などのメモリシステムは、多くの場合、コンテンツ管理ビット、トリムビット、製造者データ、フォーマットデータ、及び他の同様のデータなどの、メモリデバイスの動作パラメータに関連するデータを記憶するためのワンタイムプログラマブルメモリを含み得る。メモリシステム１００内のかかるワンタイムプログラマブルメモリインを含むための１つの技術は、ワンタイムプログラマブルメモリセルをメモリコア１１０内の書き換え可能メモリセルとともに含むことである。

【0085】

しかしながら、かかる以前の技術は、しばしば、ワンタイムプログラマブルメモリセル及び書き換え可能メモリセルのための異なるタイプのメモリセル構造を必要としてきた。実際、いくつかの以前の技術では、ワンタイムプログラマブルメモリセルの製造は、書き換え可能メモリセルを製造するために使用される材料及び／又は処理ステップとは異なる材料及び／又は追加の処理ステップを必要とする。結果として、異なる材料及び／又は追加の処理ステップの必要性は、ワンタイムプログラマブルメモリセル及びメモリコア１１０内の書き換え可能メモリセルを提供するための以前の技術のコスト、複雑さ、及び／又は故障率を増加させた。

【0086】

加えて、図１Ａのメモリシステム１００などのメモリシステムは、時折の修正を必要とし得るメモリデバイスの動作パラメータを有することがある。例えば、動作パラメータの初期セットが決定され得るが、更なる分析及び使用の後、動作パラメータは１回以上変更され得る。かかる動作パラメータがワンタイムプログラマブルメモリセルに記憶される場合、動作パラメータは変更されないことがあり、したがって、動作パラメータに対する変更が行われると、メモリデバイスは無用であると見なされることがある。

【0087】

動作パラメータが「最終」である（例えば、更なる変更が不要である）と判定されるまで、メモリデバイスが使用され続けることができるように、マルチタイムプログラマブルメモリセル（例えば、有限回数（例えば、１回、２回、３回など）プログラムされ得るメモリセル）に動作パラメータを記憶することが有用であろう。

【0088】

マルチタイムプログラマブルメモリセル又は書き換え可能メモリセルとして使用され得るメモリセルを提供するための技術が説明される。メモリセルは、同じ構造を有し、同じ材料及び同じ処理ステップを使用する同じ製造プロセスを使用して製造される。メモリセルは、メモリセルの単一のメモリアレイとして形成されてもよく、又はワンタイム／マルチタイムプログラマブルメモリセル及び書き換え可能メモリセルの別個のアレイとして形成されてもよい。

【0089】

図４Ａは、図１Ａのメモリコア４００ａの一実施形態であるメモリコア１１０の簡略図である。メモリコア４００ａは、メモリアレイ４０２ａなどの１つ以上のメモリアレイを含む。一実施形態では、メモリアレイ４０２ａは、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイと、書き換え可能メモリセル４０４ｂの第２のアレイとを含む。

【0090】

当業者は、メモリアレイ４０２ａが、代替的に、マルチタイムプログラマブルメモリセル４０４ａの２つ以上の第１のアレイと、書き換え可能メモリセル４０４ｂの２つ以上の第２のアレイとを含み得ることを理解するであろう。例えば、図４Ｂは、図１Ａのメモリコア４００ｂの一実施形態であるメモリコア１１０の簡略図である。メモリコア４００ｂは、メモリアレイ４０２ｂなどの１つ以上のメモリアレイを含む。

【0091】

一実施形態では、メモリアレイ４０２ｂは、マルチタイムプログラマブルメモリセル４０４ａ１の第１のサブアレイ及びマルチタイムプログラマブルメモリセル４０４ａ２の第２のサブアレイを含むマルチタイムプログラマブルメモリセル４０４ａの第１のアレイと、書き換え可能メモリセル４０４ｂ１の第１のサブアレイ及び書き換え可能メモリセル４０４ｂ２の第２のサブアレイを含む書き換え可能メモリセル４０４ｂの第２のアレイとを含む。

【0092】

再び図４Ａを参照すると、一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイは、メモリシステム１００（図１Ａ）の動作パラメータ、又は経時的に変化しないか、若しくは数回のみ変化する他のデータを記憶するために使用され得る。当業者は、他のタイプのデータがマルチタイムプログラマブルメモリセル４０４ａの第１のアレイに記憶されてもよいことを理解するであろう。

【0093】

一実施形態では、書き換え可能メモリセル４０４ｂの第２のアレイは、対照的に、複数回書き込まれ、消去され、書き換えられ得、時間とともに頻繁に変化し得るユーザデータを記憶するために使用され得る。当業者は、他のタイプのデータが書き換え可能メモリセル４０４ｂの第２のアレイに記憶されてもよいことを理解するであろう。

【0094】

一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ及び書き換え可能メモリセル４０４ｂの第２のアレイはそれぞれ、同じタイプのメモリセルを含む。一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ及び書き換え可能メモリセル４０４ｂの第２のアレイはそれぞれ、抵抗性スイッチングメモリ素子（磁気メモリ素子、ＲｅＲＡＭメモリ素子、相変化メモリ素子、又は他のタイプの抵抗性スイッチングメモリ素子など）と直列に結合された閾値セレクタデバイス（オボニック閾値スイッチなど）を含むメモリセルを含む。

【0095】

簡単にするために、残りの本文では、磁気トンネル接合と直列に結合されたオボニック閾値スイッチを含むメモリセルについて説明する。例えば、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ及び書き換え可能メモリセル４０４ｂの第２のアレイ内の各メモリセルは、図２Ｂの例示的なメモリセル２２２ａであってもよい。当業者は、他のタイプの閾値セレクタデバイス及び他のタイプのメモリ素子を含むメモリセルが使用されてもよいことを理解するであろう。

【0096】

一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ及び書き換え可能メモリセル４０４ｂの第２のアレイは、メモリセルの単一のアレイの部分である。例えば、メモリアレイ４０２は、Ｍ行のメモリセル（例えば、行０、１、２、．．．、Ｍ－１）を含んでもよい。メモリアレイ４０２ａの最初のＪ行（例えば、行０、１、２、．．．、Ｊ－１）は、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイを構成することができ、メモリアレイ４０２ａの残りの（Ｍ－Ｊ）行（例えば、行Ｊ、Ｊ＋１、．．．、Ｍ－１）は、書き換え可能メモリセル４０４ｂの第２のアレイを構成することができる。

【0097】

他の実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ及び書き換え可能メモリセル４０４ｂの第２のアレイは、別個のメモリアレイである。一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ及び書き換え可能メモリセル４０４ｂの第２のアレイは、同じプロセス（例えば、同じ半導体製造プロセス）を使用して製造される。一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイは、書き換え可能メモリセル４０４ｂの第２のアレイと同じ材料及び同じ製造処理ステップを使用して製造される。

【0098】

一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内のメモリセルと、書き換え可能メモリセル４０４ｂの第２のアレイ内のメモリセルとは、同じ構造を有する。一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ及び書き換え可能メモリセル４０４ｂの第２のアレイはそれぞれ、クロスポイントメモリアレイを含み、クロスポイントメモリアレイ内の各メモリセルは、磁気メモリ素子（磁気トンネル接合など）と直列に結合された閾値セレクタデバイス（オボニック閾値スイッチなど）を含む。

【0099】

上述のように、一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ及び書き換え可能メモリセル４０４ｂの第２のアレイ内の各メモリセルは、図２Ｂの例示的なメモリセル２２２ａである。特に、一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ及び書き換え可能メモリセル４０４ｂの第２のアレイ内の各メモリセルは、オボニック閾値スイッチＳ_ｘと直列に結合された磁気トンネル接合メモリ素子Ｍ_ｘを含む。

【0100】

混乱を避けるために、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内のメモリセルは、残りの説明ではマルチタイムプログラマブルメモリセル２２２ｍと称され、書き換え可能メモリセル４０４ｂの第２のアレイ内のメモリセルは、残りの説明では書き換え可能メモリセル２２２ｒと称される。当業者は、一実施形態において、各マルチタイムプログラマブルメモリセル２２２ｍ及び各書き換え可能メモリセル２２２ｒが、図２Ｂの例示的なメモリセル２２２ａのインスタンスであることを理解するであろう。

【0101】

一実施形態では、書き換え可能メモリセル４０４ｂの第２のアレイ内の各書き換え可能メモリセル２２２ｒは、オボニック閾値スイッチＳ_ｘを選択的にオン及びオフに切り替えることができるように形成動作を受ける。形成動作に続いて、書き換え可能メモリセルの４０４ｂの第２のアレイ内の各書き換え可能メモリセル２２２ｒの磁気トンネル接合メモリ素子Ｍ_ｘを使用して、メモリセルのデータ状態を記憶することができ、書き換え可能メモリセル４０４ｂの第２のアレイ内の各書き換え可能メモリセル２２２ｒは書き換え可能である。

【0102】

図５は、マルチタイムプログラマブルメモリセル２２２ｍ及び書き換え可能メモリセル２２２ｒを動作させるために使用される種々の例示的な電圧の図を示している。図５は、全ての電圧が正の値を有するものとして示しているが、以下に説明する技術は、負の値を有する電圧とともに使用することもできることに注意されたい。書き換え可能メモリセル４０４ｂの第２のアレイ内の書き換え可能メモリセル２２２ｒに関して、形成動作は、形成（第１の）電圧Ｖ_１以上の大きさをそれぞれ有する１つ以上のパルスを閾値セレクタデバイスＳ_ｘに印加することを含み得る。

【0103】

一実施形態では、形成動作の前に、マルチタイムプログラマブルメモリセル２２２ｍ及び書き換え可能メモリセル２２２ｒ内の閾値セレクタデバイスＳ_ｘは、第１のスイッチ抵抗Ｒ_ＯＴＳ（ＵＦ）を有する。例えば、第１のスイッチ抵抗Ｒ_ＯＴＳ（ＵＦ）は、約１Ｍ?又は何らかの他の値であり得る。

【0104】

一実施形態では、形成動作後、マルチタイムプログラマブルメモリセル２２２ｍ及び書き換え可能メモリセル２２２ｒ内の閾値セレクタデバイスＳ_ｘは、第２のスイッチ抵抗Ｒ_ＯＴＳ（Ｆ）を有する。例えば、第２のスイッチ抵抗Ｒ_ＯＴＳ（Ｆ）は、約１Ｋ?又は何らかの他の値とすることができる。一実施形態では、形成動作は不可逆的である。すなわち、形成された閾値セレクタデバイスＳ_ｘの抵抗は、第２のスイッチ抵抗Ｒ_ＯＴＳ（Ｆ）から第１のスイッチ抵抗Ｒ_ＯＴＳ（ＵＦ）に切り戻すことができない。

【0105】

一実施形態では、形成動作に続いて、それぞれが（スイッチング）電圧Ｖ０に等しい大きさを有する１つ以上のパルスを印加して、メモリセルのデータ状態（「０」又は「１」）を設定するために、書き換え可能メモリセル４０４ｂの第２のアレイ内の書き換え可能メモリセル２２２ｒの磁気トンネル接合メモリ素子Ｍ_ｘの抵抗を変化させることができる。一実施形態では、スイッチング電圧Ｖ０は、形成（第１の）電圧Ｖ１未満である。

【0106】

マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内のマルチタイムプログラマブルメモリセル２２２ｍに関して、一実施形態では、かかるメモリセルは、異なる大きさの電圧パルスをメモリセルに選択的に印加することによって複数回プログラムされ得る。

【0107】

一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内のマルチタイムプログラマブルメモリセル２２２ｍは、３つの電圧のうちの１つの大きさを有する電圧パルスを選択的に印加することによって複数回プログラムされ得る。以下でより詳細に説明するように、かかるマルチタイムプログラミングは、閾値セレクタデバイスＳ_ｘ及び磁気トンネル接合メモリ素子Ｍ_ｘの一方又は両方の抵抗を不可逆的に（又は破壊的に）変化させることを含む。

【0108】

一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内のマルチタイムプログラマブルメモリセル２２２ｍは、第１の電圧Ｖ１の大きさを有する１つ以上の電圧パルスをメモリセルに選択的に印加することによって、１回目にプログラムすることができる。

【0109】

一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内のマルチタイムプログラマブルメモリセル２２２ｍは、第１の電圧Ｖ１よりも大きい第２の電圧Ｖ２の大きさを有する電圧パルスをメモリセルに選択的に印加することによって、２回目にプログラムすることができる。

【0110】

一実施形態では、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内のマルチタイムプログラマブルメモリセル２２２ｍは、第２の電圧Ｖ２よりも大きい第３の電圧Ｖ３の大きさを有する電圧パルスをメモリセルに選択的に印加することによって、３回目にプログラムすることができる。

【0111】

一実施形態では、第１の電圧Ｖ１は、マルチタイムプログラマブルメモリセル２２２ｍのオボニック閾値スイッチＳ_ｘの形成電圧である。一実施形態では、第１の電圧Ｖ１を印加する前に、各マルチタイムプログラマブルメモリセル２２２ｍは第１の抵抗Ｒ１を有する。一実施形態では、第１の抵抗Ｒ１は、マルチタイムプログラマブルメモリセル２２２ｍの未形成オボニック閾値スイッチＳ_ｘの第１のスイッチ抵抗Ｒ_ＯＴＳ（ＵＦ）に実質的に等しい。例えば、第１の抵抗Ｒ１は、約１Ｍ?又は何らかの他の値であり得る。

【0112】

一実施形態では、第１の電圧Ｖ１の大きさを有する１つ以上のパルスを印加した後、マルチタイムプログラマブルメモリセル２２２ｍは第２の抵抗Ｒ２を有する。

【0113】

Ｒ２＝Ｒ_ＯＴＳ（Ｆ）＋Ｒ_ＭＴＪ（Ｐ／ＡＰ）
一実施形態では、第２の抵抗Ｒ２は、形成されたオボニック閾値スイッチＳ_ｘの第２のスイッチ抵抗Ｒ_ＯＴＳ（Ｆ）に、マルチタイムプログラマブルメモリセル２２２ｍの磁気トンネル接合メモリ素子Ｍ_ｘの抵抗Ｒ_ＭＴＪ（Ｐ／ＡＰ）を加えたものに実質的に等しい。

【0114】

上述のように、形成動作は不可逆的であり、形成された閾値セレクタデバイスＳ_ｘの抵抗は、第２のスイッチ抵抗Ｒ_ＯＴＳ（Ｆ）から第１のスイッチ抵抗Ｒ_ＯＴＳ（ＵＦ）に切り戻すことができない。この点に関して、第１の電圧Ｖ１の大きさを有する電圧パルスを印加することによってマルチタイムプログラマブルメモリセル２２２ｍを１回目にプログラミングすると、マルチタイムプログラマブルメモリセル２２２ｍの閾値セレクタデバイスＳ_ｘの抵抗が不可逆的に（又は破壊的に）変化する。

【0115】

一実施形態では、抵抗Ｒ_ＭＴＪ（Ｐ／ＡＰ）は、磁気トンネル接合メモリ素子Ｍ_ｘのデータ状態に依存する第１のメモリ素子抵抗（例えば、並列抵抗ＲＰ）又は第２のメモリ素子抵抗（例えば、逆並列抵抗ＲＡＰ）のいずれかである。

【0116】

例えば、第２のスイッチ抵抗Ｒ_ＯＴＳ（Ｆ）は約１Ｋ?であり得、第１のメモリ素子（並列）抵抗ＲＰは約１．５Ｋ?であり得、第２のメモリ素子（逆並列）抵抗ＲＡＰは約３Ｋ?であり得、したがって、第２の抵抗Ｒ２は約２．５Ｋ?と約４Ｋ?との間、又は何らかの他の値であり得る。

【0117】

一実施形態では、第２の電圧Ｖ２は、マルチタイムプログラマブルメモリセル２２２ｍの磁気トンネル接合メモリ素子Ｍ_ｘの降伏電圧である。一実施形態では、第２の電圧Ｖ２を印加すると、磁気トンネル接合メモリ素子Ｍ_ｘが短絡する。一実施形態では、第２の電圧Ｖ２の大きさを有する１つ以上のパルスを印加した後、磁気トンネル接合メモリ素子Ｍ_ｘは、第３のメモリ素子抵抗Ｒ_ＭＴＪ（ＢＤ）を有する。例えば、第３のメモリ素子抵抗Ｒ_ＭＴＪ（ＢＤ）は、約１００?又は何らかの他の値であり得る。

【0118】

一実施形態では、第２の電圧Ｖ２を印加することは、磁気トンネル接合メモリ素子Ｍ_ｘの短絡を引き起こし、これは不可逆的である。この点に関して、第２の電圧Ｖ２の大きさを有する電圧パルスを印加することによってマルチタイムプログラマブルメモリセル２２２ｍを２回目にプログラミングすることは、マルチタイムプログラマブルメモリセル２２２ｍの磁気トンネル接合メモリ素子Ｍ_ｘの抵抗を不可逆的に（又は破壊的に）変化させる。

【0119】

一実施形態では、第２の電圧Ｖ２の大きさを有する１つ以上のパルスを印加した後、マルチタイムプログラマブルメモリセル２２２ｍは第３の抵抗Ｒ３を有する。
Ｒ３＝Ｒ_ＯＴＳ（Ｆ）＋Ｒ_ＭＴＪ（ＢＤ）
すなわち、第３の抵抗は、第２のスイッチ抵抗Ｒ_ＯＴＳ（Ｆ）と第３のメモリ素子抵抗Ｒ_ＭＴＪ（ＢＤ）との和に実質的に等しい。例えば、抵抗Ｒ_ＯＴＳ（Ｆ）は、約１Ｋ?であってもよく、破壊抵抗ＲＭＴＪ（ＢＤ）は、約１００?であってもよく、したがって、第３の抵抗Ｒ３は、約１．１Ｋ?又はある他の値であってもよい。

【0120】

実施形態において、第３の電圧Ｖ３は、マルチタイムプログラマブルメモリセル２２２ｍのオボニック閾値スイッチＳ_ｘ及び磁気トンネル接合メモリ素子Ｍ_ｘの開放回路電圧である。一実施形態では、第３の電圧Ｖ３を印加することにより、オボニック閾値スイッチＳ_ｘ及び磁気トンネル接合メモリ素子Ｍ_ｘの開放回路が生じ、これは不可逆的である。この点に関して、第３の電圧Ｖ３の大きさを有する電圧パルスを印加することによってマルチタイムプログラマブルメモリセル２２２ｍを３回目にプログラミングすることは、マルチタイムプログラマブルメモリセル２２２ｍの閾値セレクタデバイスＳ_ｘ及び磁気トンネル接合メモリ素子Ｍ_ｘの抵抗を不可逆的に（又は破壊的に）変化させる。

【0121】

一実施形態において、第３の電圧Ｖ３の大きさを有する１つ以上のパルスを印加した後、マルチタイムプログラマブルメモリセル２２２ｍは、第４の抵抗Ｒ４を有する。例えば、第４の抵抗Ｒ４は、約１０Ｍ?又は何らかの他の値であり得る。

【0122】

したがって、一実施形態では、第２の抵抗Ｒ２は第１の抵抗Ｒ１よりも小さく、第３の抵抗Ｒ３は第２の抵抗Ｒ２よりも小さく、第４の抵抗Ｒ４は第１の抵抗Ｒ１よりも大きい。
Ｒ３＜Ｒ２＜Ｒ１＜Ｒ４
一実施形態では、１回目のプログラミングの後、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内の各マルチタイムプログラマブルメモリセル２２２ｍは、第１の抵抗Ｒ１（例えば、高抵抗状態又は「１」データ状態）又は第２の抵抗Ｒ２（例えば、低抵抗状態又は「０」データ状態）を有する。

【0123】

図６Ａ１は、１回目のプログラミング後のマルチタイムプログラマブルメモリセル２２２ｍの例示的な抵抗値を示している。一実施形態では、第１の基準Ｒｅｆ１を使用して、低抵抗状態（又は「０」データ状態）を有するマルチタイムプログラマブルメモリセル２２２ｍと、高抵抗状態（又は「１」データ状態）を有するマルチタイムプログラマブルメモリセル２２２ｍとを区別することができる。

【0124】

第１の基準Ｒｅｆ１は抵抗値として示されているが、当業者であれば、基準電流を使用して、低抵抗状態（又は「０」データ状態）と高抵抗状態（又は「１」データ状態）マルチタイムプログラマブルメモリセル２２２ｍとを区別することができることを理解するであろう。

【0125】

一実施形態では、２回目のプログラミングの後、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内の各マルチタイムプログラマブルメモリセル２２２ｍは、第１の抵抗Ｒ１、第２の抵抗Ｒ２、又は第３の抵抗Ｒ３を有する。一実施形態では、第１の抵抗Ｒ１又は第２の抵抗Ｒ２を有するマルチタイムプログラマブルメモリセル２２２ｍは、高抵抗状態（例えば、「１」データ状態）にあると見なされ、第３の抵抗Ｒ３を有するマルチタイムプログラマブルメモリセル２２２ｍは、低抵抗状態（例えば、「０」データ状態）にあると見なされる。

【0126】

図６Ａ２は、２回目のプログラミング後のマルチタイムプログラマブルメモリセル２２２ｍの例示的な抵抗値を示している。一実施形態では、第２の基準Ｒｅｆ２を使用して、低抵抗状態（又は「０」データ状態）を有するマルチタイムプログラマブルメモリセル２２２ｍと、高抵抗状態（又は「１」データ状態）を有するマルチタイムプログラマブルメモリセル２２２ｍとを区別することができる。

【0127】

第２の基準Ｒｅｆ２は抵抗値として示されているが、当業者であれば、基準電流を使用して、低抵抗状態（又は「０」データ状態）と高抵抗状態（又は「１」データ状態）マルチタイムプログラマブルメモリセル２２２ｍとを区別することができることを理解するであろう。

【0128】

一実施形態では、３回目のプログラミングの後、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内の各マルチタイムプログラマブルメモリセル２２２ｍは、第２の抵抗Ｒ２、第３の抵抗Ｒ３、又は第４の抵抗Ｒ４を有する。かかる一実施形態では、増加したマージンのために、マルチタイムプログラマブルメモリセル４０４ａの第１のアレイ内の全ての形成されていないマルチタイムプログラマブルメモリセル２２２ｍが形成される。一実施形態において、第４の抵抗Ｒ４を有するマルチタイムプログラマブルメモリセル２２２ｍは、高抵抗状態（例えば、「１」データ状態）にあると見なされ、第２の抵抗Ｒ２又は第３の抵抗Ｒ３を有するマルチタイムプログラマブルメモリセル２２２ｍは、低抵抗状態（例えば、「０」データ状態）にあると見なされる。

【0129】

図６Ａ３は、３回目のプログラミング後のマルチタイムプログラマブルメモリセル２２２ｍの例示的な抵抗値を示している。一実施形態では、第３の基準Ｒｅｆ３を使用して、低抵抗状態（又は「０」データ状態）を有するマルチタイムプログラマブルメモリセル２２２ｍと、高抵抗状態（又は「１」データ状態）を有するマルチタイムプログラマブルメモリセル２２２ｍとを区別することができる。

【0130】

第３の基準Ｒｅｆ３は抵抗値として示されているが、当業者であれば、基準電流を使用して、低抵抗状態（又は「０」データ状態）と高抵抗状態（又は「１」データ状態）マルチタイムプログラマブルメモリセル２２２ｍとを区別することもできることを理解するであろう。

【0131】

上述したように、マルチタイムプログラマブルメモリセル２２２ｍを１回目、２回目、又は３回目にプログラミングすると、閾値セレクタデバイスＳ_ｘ及び磁気トンネル接合メモリ素子Ｍ_ｘの一方又は両方の抵抗が不可逆的に（又は破壊的に）変化する。

【0132】

いかなる特定の理論にも束縛されることを望むものではないが、閾値セレクタデバイスＳ_ｘ及び磁気トンネル接合メモリ素子Ｍ_ｘの一方又は両方の抵抗を不可逆的に（又は破壊的に）変化させることにより、マルチタイムプログラマブルメモリセル２２２ｍにおいて非常に高い保持が達成されると考えられる。

【0133】

図７は、マルチタイムプログラマブルメモリセル及び書き換え可能メモリセルを形成し、マルチタイムプログラマブルメモリセルをプログラミングするための方法７００の一実施形態を示す図である。

【0134】

ステップ７０２において、第１のメモリセル及び第２のメモリセルが、同じ製造プロセスを使用して形成される。一実施形態では、各第１のメモリセル及び各第２のメモリセルは、オボニック閾値スイッチと直列に結合された磁気トンネル接合メモリ素子を含む同じ構造を含む。一実施形態では、第１のメモリセルは第１の抵抗を含む。

【0135】

ステップ７０４において、第１の電圧Ｖ１の大きさを有する１つ以上のパルスを印加することによって、第１のメモリセルが１回目にプログラムされる。１回目にプログラムされた第１のメモリセルは、第１の抵抗よりも低い第２の抵抗を含む。

【0136】

ステップ７０６において、第１の電圧Ｖ１の大きさよりも大きい第２の電圧Ｖ２の大きさを有する１つ以上のパルスを印加することによって、第１のメモリセルが２回目にプログラムされる。２回目にプログラムされた第１のメモリセルは、第２の抵抗よりも低い第３の抵抗を含む。

【0137】

ステップ７０８において、第１のメモリセルは、第２の電圧Ｖ２の大きさよりも大きい第３の電圧Ｖ３の大きさを有する１つ以上のパルスを印加することによって、３回目にプログラムされる。３回目にプログラムされた第１のメモリセルは、第１の抵抗よりも大きい第４の抵抗を含む。

【0138】

いかなる特定の理論にも束縛されることを望むものではないが、上述のマルチタイムプログラマブルメモリセル２２２ｍに関して、磁気トンネル接合メモリ素子Ｍ_ｘの抵抗状態は重要ではなく、上述のマルチタイムプログラマブルメモリセル２２２ｍの動作に実質的に影響を及ぼさないと考えられる。

【0139】

実際、図６Ａ１～図６Ａ３に示されるように、いかなる特定の理論にも束縛されることを望むものではないが、１回目のプログラミング、２回目のプログラミング、及び３回目のプログラミングの各々について、マルチタイムプログラマブルメモリセル２２２ｍのデータ状態の決定は、メモリセル内の磁気トンネル接合メモリ素子Ｍ_ｘのデータ状態（及び抵抗）に依存しないと考えられる。

【0140】

更に、いかなる特定の理論にも束縛されることを望むものではないが、磁気トンネル接合メモリ素子Ｍ_ｘが０状態にあるか１状態にあるかは、上述したマルチタイムプログラマブルメモリセル２２２ｍの動作に影響を与えないと考えられる。

【0141】

実際、いかなる特定の理論にも束縛されることを望むものではないが、マルチタイムプログラマブルメモリセル２２２ｍは、磁気トンネル接合メモリ素子Ｍ_ｘを形成するために使用されるプロセスに対して非常に弾力性があると考えられる。

【0142】

いかなる特定の理論にも束縛されることを望むものではないが、マルチタイムプログラマブルメモリセル２２２ｍは、磁気トンネル接合メモリ素子Ｍ_ｘがオン及びオフすることができるかどうかにかかわらず機能すると考えられる。

【0143】

いかなる特定の理論にも束縛されることを望むものではないが、上述のマルチタイムプログラマブルメモリセル２２２ｍの信頼性は、磁気トンネル接合メモリ素子Ｍ_ｘのいかなる状態変化によっても影響されないと考えられる。

【0144】

しかしながら、２回目のプログラミングでは、磁気トンネル接合メモリ素子Ｍ_ｘを逆並列抵抗ＲＡＰにプログラミングすることにより、第２の抵抗Ｒ２を有するマルチタイムプログラマブルメモリセル２２２ｍと第３の抵抗Ｒ３を有するマルチタイムプログラマブルメモリセル２２２ｍとを区別するためのマージンが改善され得ると考えられる。

【0145】

いかなる特定の理論にも束縛されることを望むものではないが、単一の半導体製造プロセスを使用して、各メモリセルが磁気トンネル接合メモリ素子と直列のオボニック閾値スイッチを含むメモリセルのクロスポイントアレイを形成することができ、クロスポイントアレイ内のメモリセルの第１の部分をマルチタイムプログラマブルメモリセルとして使用することができ、クロスポイントアレイ内のメモリセルの第２の部分を書き換え可能メモリセルとして使用することができると考えられる。

【0146】

開示される技術の一実施形態は、セレクタ素子と直列に結合された可逆抵抗性スイッチングメモリ素子を含むメモリセルを含む。メモリセルは、書き換え可能メモリセル又はマルチタイムプログラマブルメモリセルのいずれかとして選択的に構成され得る。セレクタ素子は、第１のスイッチ抵抗及び第２のスイッチ抵抗を含む。抵抗性スイッチングメモリ素子は、第１のメモリ素子抵抗及び第２のメモリ素子抵抗を含む。メモリセルは、抵抗性スイッチングメモリ素子が第１のメモリ素子抵抗又は第２のメモリ素子抵抗を有するかどうかにかかわらず、マルチタイムプログラマブルメモリセルとして機能する。

【0147】

開示される技術の一実施形態は、複数のメモリセルを含むクロスポイントメモリアレイを含む装置を含み、各メモリセルは、セレクタ素子と直列に結合された磁気トンネル接合メモリ素子を含む。クロスポイントメモリアレイ内の各メモリセルは、１回目、２回目、及び３回目にプログラムされ得る書き換え可能メモリセル又はマルチタイムプログラマブルメモリセルのいずれかとして選択的に構成され得る。

【0148】

開示される技術の一実施形態は、同じ製造プロセスを使用して、第１のメモリセル及び第２のメモリセルであって、各第１のメモリセル及び各第２のメモリセルは、オボニック閾値スイッチと直列に結合された磁気トンネル接合メモリ素子を備える同じ構造を備え、第１のメモリセルは、第１の抵抗を備える、第１のメモリセル及び第２のメモリセルを形成することと、第１の電圧の大きさを含む１つ以上のパルスを印加することによって、第１のメモリセルを１回目にプログラムすることであって、１回目にプログラムされた第１のメモリセルは、第１の抵抗よりも低い第２の抵抗を含む、プログラムすることと、第１の電圧の大きさよりも大きい第２の電圧の大きさを含む１つ以上のパルスを印加することによって、第１のメモリセルを２回目にプログラムすることであって、２回目にプログラムされた第１のメモリセルは、第２の抵抗よりも低い第３の抵抗を含む、プログラムすることと、第２の電圧の大きさよりも大きい第３の電圧の大きさを含む１つ以上のパルスを印加することによって、第１のメモリセルを３回目にプログラムすることであって、３回目にプログラムされた第１のメモリセルは、第１の抵抗よりも大きい第４の抵抗を含む、プログラムすることと、を含む方法を含む。第１のメモリセルはマルチタイムプログラマブルメモリセルを含み、第２のメモリセルは書き換え可能メモリセルを含む。

【0149】

本文書の目的のために、第１の層は、ゼロ、１つ以上の介在層が第１の層と第２の層との間にある場合、第２の層にわたって、又はその上方にあってもよい。

【0150】

本文書の目的のために、図面に示される様々な特徴の寸法は、必ずしも縮尺どおりに描かれていなくてもよいことに留意されたい。

【0151】

本明細書の目的のために、明細書中の「一実施形態」、「一実施形態」、「いくつかの実施形態」又は「別の実施形態」に対する言及は、異なる実施形態を説明するために使用され、必ずしも同じ実施形態を指さなくてもよい。

【0152】

本明細書の目的のために、接続とは、直接的な接続又は間接的な接続（例えば、他の部分を介する）であってもよい。場合によっては、ある要素が別の要素に接続されるか又は結合されると言及される場合、この要素は、他の要素に直接的に接続されてもよく、又は、介在要素を介して他の要素に間接的に接続されてもよい。ある要素が別の要素に直接的に接続されていると言及される場合、この要素と他の要素との間には介在要素は存在しない。

【0153】

本明細書の目的のために、「基づいて」という用語は、「少なくとも部分的に基づいて」と読むことができる。

【0154】

本明細書の目的のために、追加の文脈がない、「第１の」物体、「第２の」物体、及び「第３の」物体などの数値的な用語の使用は、物体の順序を示唆するものではなく、代わりに、異なる物体を識別するための識別目的で使用されることがある。

【0155】

本明細書の目的のために、物体の「組」という用語は、物体のうちの１つ以上の物体の「組」を指すことがある。

【0156】

主題は、構造的特徴及び／又は方法論的行為に特有の言語で記載されているが、添付の特許請求の範囲に定義される主題は、必ずしも上記の特定の特徴又は行為に限定されないことを理解されたい。むしろ、上述の特定の特徴及び行為は、特許請求の範囲を実施する例示的な形態として開示される。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図1G】

【図1H】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】

【図6A1】

【図6A2】

【図6A3】

【図7】

【外国語明細書】