(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024161891
(43)【公開日】2024-11-20
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H01L 21/3205 20060101AFI20241113BHJP
H01L 21/336 20060101ALI20241113BHJP
H01L 29/417 20060101ALI20241113BHJP
H01L 21/768 20060101ALI20241113BHJP
【ＦＩ】
H01L21/88 J
H01L29/78 301X
H01L29/78 301S
H01L29/50 M
H01L21/90 B
H01L29/78 301Y
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024069982
(22)【出願日】2024-04-23
(31)【優先権主張番号】10-2023-0059108
(32)【優先日】2023-05-08
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 喜 燮
(72)【発明者】
【氏名】ゾ 健 浩
(72)【発明者】
【氏名】金 寶 美
(72)【発明者】
【氏名】趙 恩 浩
【テーマコード（参考）】
4M104
5F033
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA02
4M104BB01
4M104BB02
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5F140BK05
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5F140CB04
(57)【要約】 （修正有）
【課題】向上した電気的特性を有し、工程が容易な半導体素子を提供する。
【解決手段】半導体措置１００は、Ｘ方向に延長され活性領域を含む基板１０１、基板内に配置され活性領域の上面を露出させる素子分離層１０５、Ｙ方向に延長される複数のゲート構造物、ゲート構造物の外側に活性領域上に配置される複数のソース／ドレイン領域１５０、ソース／ドレイン領域と接続される複数のコンタクトプラグ１７０、ソース／ドレイン領域の内のＹ方向に隣接したソース／ドレイン領域間に配置され、コンタクトプラグ１７０の内の少なくとも一つと接続される第１電力構造物ＶＳ１、第１電力構造物の下に基板を貫通し第１電力構造物と接続される第２電力構造物ＶＳ２及びソース／ドレイン領域の表面を覆い第１電力構造物の側面の一部を覆う側面誘電層１５５を有する。第１電力構造物は、上端で第１幅Ｗ１を有し下端で第１幅と同一かそれより大きい第２幅Ｗ２を有する。
【選択図】図２ａ
【解決手段】半導体措置１００は、Ｘ方向に延長され活性領域を含む基板１０１、基板内に配置され活性領域の上面を露出させる素子分離層１０５、Ｙ方向に延長される複数のゲート構造物、ゲート構造物の外側に活性領域上に配置される複数のソース／ドレイン領域１５０、ソース／ドレイン領域と接続される複数のコンタクトプラグ１７０、ソース／ドレイン領域の内のＹ方向に隣接したソース／ドレイン領域間に配置され、コンタクトプラグ１７０の内の少なくとも一つと接続される第１電力構造物ＶＳ１、第１電力構造物の下に基板を貫通し第１電力構造物と接続される第２電力構造物ＶＳ２及びソース／ドレイン領域の表面を覆い第１電力構造物の側面の一部を覆う側面誘電層１５５を有する。第１電力構造物は、上端で第１幅Ｗ１を有し下端で第１幅と同一かそれより大きい第２幅Ｗ２を有する。
【選択図】図２ａ
【特許請求の範囲】
【請求項1】
第１方向に延長される活性領域を含む基板と、
前記基板内に配置され前記活性領域を定義し、前記活性領域の上面を露出させる素子分離層と、
前記活性領域上にあり、前記活性領域と交差して第２方向に延長される複数のゲート構造物と、
前記ゲート構造物の外側にて、前記活性領域上に配置される複数のソース／ドレイン領域と、
前記ソース／ドレイン領域上にあり、ソース／ドレイン領域を一部リセスして前記ソース／ドレイン領域と接続される複数のコンタクトプラグと、
前記ソース／ドレイン領域の内の前記第２方向に沿って互いに隣接したソース／ドレイン領域間に配置され、前記コンタクトプラグの内の少なくとも一つと接続される第１電力構造物と、
前記第１電力構造物の下にあり、前記基板を貫通して前記第１電力構造物と接続される第２電力構造物と、
前記ソース／ドレイン領域の表面を覆い、前記素子分離層の上面に沿って水平に延長され、前記第１電力構造物の側面の一部を覆う側面誘電層と、を有し、
前記第１電力構造物は、上端で第１幅を有し、下端で前記第１幅と同一であるかそれより大きい第２幅を有することを特徴とする半導体素子。
前記基板内に配置され前記活性領域を定義し、前記活性領域の上面を露出させる素子分離層と、
前記活性領域上にあり、前記活性領域と交差して第２方向に延長される複数のゲート構造物と、
前記ゲート構造物の外側にて、前記活性領域上に配置される複数のソース／ドレイン領域と、
前記ソース／ドレイン領域上にあり、ソース／ドレイン領域を一部リセスして前記ソース／ドレイン領域と接続される複数のコンタクトプラグと、
前記ソース／ドレイン領域の内の前記第２方向に沿って互いに隣接したソース／ドレイン領域間に配置され、前記コンタクトプラグの内の少なくとも一つと接続される第１電力構造物と、
前記第１電力構造物の下にあり、前記基板を貫通して前記第１電力構造物と接続される第２電力構造物と、
前記ソース／ドレイン領域の表面を覆い、前記素子分離層の上面に沿って水平に延長され、前記第１電力構造物の側面の一部を覆う側面誘電層と、を有し、
前記第１電力構造物は、上端で第１幅を有し、下端で前記第１幅と同一であるかそれより大きい第２幅を有することを特徴とする半導体素子。
【請求項2】
前記第１電力構造物の前記上端は、前記ソース／ドレイン領域の上端のレベルより高いレベルに位置することを特徴とする請求項１に記載の半導体素子。
【請求項3】
前記第１電力構造物は、少なくとも一部が前記ソース／ドレイン領域と重畳するレベルに位置することを特徴とする請求項１に記載の半導体素子。
【請求項4】
前記第１電力構造物及び前記第２電力構造物は、一体からなることを特徴とする請求項１に記載の半導体素子。
【請求項5】
前記第１電力構造物は、上面及び側面をなす第１バリア層を含み、
前記第１バリア層は、前記第１電力構造物の側面から前記第２電力構造物の側面に連続的に延長されることを特徴とする請求項４に記載の半導体素子。
前記第１バリア層は、前記第１電力構造物の側面から前記第２電力構造物の側面に連続的に延長されることを特徴とする請求項４に記載の半導体素子。
【請求項6】
前記第２電力構造物は、上端で第３幅を有し、下端で前記第３幅より大きい第４幅を有することを特徴とする請求項１に記載の半導体素子。
【請求項7】
前記活性領域上に、前記基板の上面に垂直な第３方向に沿って互いに離隔し、前記ゲート構造物の一部を間に挟んで配置される複数のチャネル層をさらに有することを特徴とする請求項１に記載の半導体素子。
【請求項8】
第１方向に延長される活性領域を含む基板と、
前記活性領域上にあり、前記活性領域と交差して第２方向に延長されるゲート構造物と、
前記ゲート構造物の外側にあり、前記活性領域上に配置されるソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置され、前記ソース／ドレイン領域と接続されるコンタクトプラグと、
前記ソース／ドレイン領域の前記第２方向に沿った一側に配置され、前記コンタクトプラグと接続される第１電力構造物と、
前記基板を貫通して前記第１電力構造物と接続される第２電力構造物と、を有し、
前記第１電力構造物及び前記第２電力構造物は、その間に界面がなく一体であり、
前記第１電力構造物は、上端で第１幅を有し、下端で前記第１幅と同一であるかそれより大きい第２幅を有することを特徴とする半導体素子。
前記活性領域上にあり、前記活性領域と交差して第２方向に延長されるゲート構造物と、
前記ゲート構造物の外側にあり、前記活性領域上に配置されるソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置され、前記ソース／ドレイン領域と接続されるコンタクトプラグと、
前記ソース／ドレイン領域の前記第２方向に沿った一側に配置され、前記コンタクトプラグと接続される第１電力構造物と、
前記基板を貫通して前記第１電力構造物と接続される第２電力構造物と、を有し、
前記第１電力構造物及び前記第２電力構造物は、その間に界面がなく一体であり、
前記第１電力構造物は、上端で第１幅を有し、下端で前記第１幅と同一であるかそれより大きい第２幅を有することを特徴とする半導体素子。
【請求項9】
前記第１電力構造物と前記第２電力構造物との間に、側面傾斜の変更による折曲部があることを特徴とする請求項８に記載の半導体素子。
【請求項10】
第１方向に延長される活性領域を含む基板と、
前記活性領域上にあり、前記活性領域と交差して第２方向に延長されるゲート構造物と、
前記ゲート構造物の外側にあり、前記活性領域上に配置されるソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置され、前記ソース／ドレイン領域と接続されるコンタクトプラグと、
前記ソース／ドレイン領域の前記第２方向に沿った一側に配置され、前記第１方向及び前記第２方向に垂直な第３方向に延長され、前記コンタクトプラグと接続され前記基板を貫通する電力構造物と、を有し、
前記電力構造物は、上端で第１幅を有し、下端で前記第１幅より大きい第２幅を有することを特徴とする半導体素子。
前記活性領域上にあり、前記活性領域と交差して第２方向に延長されるゲート構造物と、
前記ゲート構造物の外側にあり、前記活性領域上に配置されるソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置され、前記ソース／ドレイン領域と接続されるコンタクトプラグと、
前記ソース／ドレイン領域の前記第２方向に沿った一側に配置され、前記第１方向及び前記第２方向に垂直な第３方向に延長され、前記コンタクトプラグと接続され前記基板を貫通する電力構造物と、を有し、
前記電力構造物は、上端で第１幅を有し、下端で前記第１幅より大きい第２幅を有することを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子に関し、特に、向上した電気的特性を有し、工程が容易な半導体素子に関する。
【背景技術】
【0002】
半導体素子に対して、高性能、高速化及び／又は多機能化などの要求が増加しながら、半導体素子の集積度が増加している。
半導体素子の高集積化の傾向により、パワーレールをウェーハの後面上に配置するバックサイドパワー伝達ネットワーク（Ｂａｃｋ Ｓｉｄｅ Ｐｏｗｅｒ Ｄｅｌｉｖｅｒｙ Ｎｅｔｗｏｒｋ、ＢＳＰＤＮ）構造を有する半導体素子が開発されている。
半導体素子の高集積化の傾向により、パワーレールをウェーハの後面上に配置するバックサイドパワー伝達ネットワーク（Ｂａｃｋ Ｓｉｄｅ Ｐｏｗｅｒ Ｄｅｌｉｖｅｒｙ Ｎｅｔｗｏｒｋ、ＢＳＰＤＮ）構造を有する半導体素子が開発されている。
【0003】
また、平面状（ｐｌａｎａｒ）ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）のサイズ縮小による動作特性の限界を克服するために、３次元構造のチャネルを備えるＦｉｎＦＥＴを含む半導体素子を開発が課題となっており、それに対する努力が進行している。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は上記従来の半導体素子における課題に鑑みてなされたものであって、本発明の目的は、向上した電気的特性を有し、工程が容易な半導体素子を提供することにある。
【課題を解決するための手段】
【0005】
上記目的を達成するためになされた本発明による半導体素子は、第１方向に延長される活性領域を含む基板と、前記基板内に配置され前記活性領域を定義し、前記活性領域の上面を露出させる素子分離層と、前記活性領域上にあり、前記活性領域と交差して第２方向に延長される複数のゲート構造物と、前記ゲート構造物の外側にて、前記活性領域上に配置される複数のソース／ドレイン領域と、前記ソース／ドレイン領域上にあり、ソース／ドレイン領域を一部リセスして前記ソース／ドレイン領域と接続される複数のコンタクトプラグと、前記ソース／ドレイン領域の内の前記第２方向に沿って互いに隣接したソース／ドレイン領域間に配置され、前記コンタクトプラグの内の少なくとも一つと接続される第１電力構造物と、前記第１電力構造物の下にあり、前記基板を貫通して前記第１電力構造物と接続される第２電力構造物と、前記ソース／ドレイン領域の表面を覆い、前記素子分離層の上面に沿って水平に延長され、前記第１電力構造物の側面の一部を覆う側面誘電層と、を有し、前記第１電力構造物は、上端で第１幅を有し、下端で前記第１幅と同一であるかそれより大きい第２幅を有することを特徴とする。
【0006】
また、上記目的を達成するためになされた本発明による半導体素子は、第１方向に延長される活性領域を含む基板と、前記活性領域上にあり、前記活性領域と交差して第２方向に延長されるゲート構造物と、前記ゲート構造物の外側にあり、前記活性領域上に配置されるソース／ドレイン領域と、前記ソース／ドレイン領域上に配置され、前記ソース／ドレイン領域と接続されるコンタクトプラグと、前記ソース／ドレイン領域の前記第２方向に沿った一側に配置され、前記コンタクトプラグと接続される第１電力構造物と、前記基板を貫通して前記第１電力構造物と接続される第２電力構造物と、を有し、前記第１電力構造物及び前記第２電力構造物は、その間に界面がなく一体であり、前記第１電力構造物は、上端で第１幅を有し、下端で前記第１幅と同一であるかそれより大きい第２幅を有することを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体素子は、第１方向に延長される活性領域を含む基板と、前記活性領域上にあり、前記活性領域と交差して第２方向に延長されるゲート構造物と、前記ゲート構造物の外側にあり、前記活性領域上に配置されるソース／ドレイン領域と、前記ソース／ドレイン領域上に配置され、前記ソース／ドレイン領域と接続されるコンタクトプラグと、前記ソース／ドレイン領域の前記第２方向に沿った一側に配置され、前記第１方向及び前記第２方向に垂直な第３方向に延長され、前記コンタクトプラグと接続され前記基板を貫通する電力構造物と、を有し、前記電力構造物は、上端で第１幅を有し、下端で前記第１幅より大きい第２幅を有することを特徴とする。
【発明の効果】
【0008】
本発明に係る半導体素子によれば、ダミーチャネル構造物を用いて形成した第１電力構造物を含むことで、向上した電気的特性を有し、工程が容易な半導体素子を提供することができる。
【図面の簡単な説明】
【0009】
【図1】本発明の実施形態による半導体素子の概略構成を示す平面図である。
【図2a】本発明の実施形態による半導体素子の概略構成を示す断面図である。
【図2b】本発明の実施形態による半導体素子の概略構成を示す断面図である。
【図2c】本発明の実施形態による半導体素子の概略構成を示す断面図である。
【図3a】本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
【図3b】本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
【図3c】本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
【図4a】本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
【図4b】本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
【図5】本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
【図6】本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
【図7a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図7b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図8a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図8b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図9a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図9b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図10a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図10b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図11a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図11b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図12a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図12b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図12c】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図13a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図13b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図13c】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図14a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図14b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図14c】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図15a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図15b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図15c】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図16a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図16b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図17a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図17b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図18a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図18b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図19a】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【図19b】本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
【発明を実施するための形態】
【0010】
次に、本発明に係る半導体素子を実施するための形態の具体例を図面を参照しながら説明する。
【0011】
以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」などの用語は、図面符号で表記して別途指称される場合を除いて、図面を基準として指称するものと理解する。
【0012】
図１は、本発明の実施形態による半導体素子の概略構成を示す平面図であり、図２ａ～図２ｃは、本発明の実施形態による半導体素子の概略構成を示す断面図である。
図２ａ～図２ｃは、それぞれ図１の半導体素子をＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面図である。
説明の便宜のために、図１では、半導体素子の一部の構成要素のみを示した。
図２ａ～図２ｃは、それぞれ図１の半導体素子をＩ－Ｉ’線、ＩＩ－ＩＩ’線、及びＩＩＩ－ＩＩＩ’線に沿って切断した断面図である。
説明の便宜のために、図１では、半導体素子の一部の構成要素のみを示した。
【0013】
図１～図２ｃを参照すると、半導体素子１００は、活性領域１０５を含む基板１０１、活性領域１０５上に互いに垂直に離隔して配置される第１～第４チャネル層（１４１、１４２、１４３、１４４）を含むチャネル構造物１４０、活性領域１０５と交差して延長され、ゲート電極１６５をそれぞれ含むゲート構造物１６０、チャネル構造物１４０と接触するソース／ドレイン領域１５０、ソース／ドレイン領域１５０上においてソース／ドレイン領域１５０と接続されるコンタクトプラグ１７０、コンタクトプラグ１７０の内の少なくとも一つと接続される第１電力構造物ＶＳ１、第１電力構造物ＶＳ１と接続される第２電力構造物ＶＳ２、及びソース／ドレイン領域１５０の表面を覆う側面誘電層１５５を含む。
半導体素子１００は、素子分離層１１０、内部スペーサ層１３０、及び層間絶縁層１９０をさらに含む。
半導体素子１００は、素子分離層１１０、内部スペーサ層１３０、及び層間絶縁層１９０をさらに含む。
【0014】
基板１０１は、Ｘ方向とＹ方向に延長される上面を有する。
基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、又はＩＩ－ＶＩ族化合物半導体を含む。
例えば、ＩＶ族半導体は、シリコン、ゲルマニウム又はシリコン－ゲルマニウムを含む。
基板１０１は、バルクウェーハ、エピタキシャル層、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層、又はＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層などで提供される。
基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、又はＩＩ－ＶＩ族化合物半導体を含む。
例えば、ＩＶ族半導体は、シリコン、ゲルマニウム又はシリコン－ゲルマニウムを含む。
基板１０１は、バルクウェーハ、エピタキシャル層、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層、又はＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層などで提供される。
【0015】
基板１０１は、上部に配置される活性領域１０５を含む。
但し、説明方式によって、活性領域１０５は、基板１０１と別途の構成で説明することも可能である。
活性領域１０５は、第１方向、例えばＸ方向に延長して配置される。
活性領域１０５は、基板１０１の一部において上面から所定深さで定義される。
活性領域１０５は、基板１０１の一部からなってもよく、基板１０１から成長したエピタキシャル層を含んでもよい。
活性領域１０５のそれぞれは、上部に突き出した活性フィン（ｆｉｎ）を含む。
活性領域１０５は、チャネル構造物１４０と共にトランジスタのチャネル領域が形成される活性構造物をなす。
活性領域１０５は、それぞれ不純物領域を含む。
不純物領域は、トランジスタのウェル領域の少なくとも一部をなす。
但し、説明方式によって、活性領域１０５は、基板１０１と別途の構成で説明することも可能である。
活性領域１０５は、第１方向、例えばＸ方向に延長して配置される。
活性領域１０５は、基板１０１の一部において上面から所定深さで定義される。
活性領域１０５は、基板１０１の一部からなってもよく、基板１０１から成長したエピタキシャル層を含んでもよい。
活性領域１０５のそれぞれは、上部に突き出した活性フィン（ｆｉｎ）を含む。
活性領域１０５は、チャネル構造物１４０と共にトランジスタのチャネル領域が形成される活性構造物をなす。
活性領域１０５は、それぞれ不純物領域を含む。
不純物領域は、トランジスタのウェル領域の少なくとも一部をなす。
【0016】
Ｙ方向に沿って隣接する活性領域１０５の間には、素子分離層１１０が配置される。
活性領域１０５の上面は、素子分離層１１０の上面より高いレベルに位置する。
ゲート構造物１６０の両側では活性領域１０５が一部リセスされ、リセス領域上にソース／ドレイン領域１５０がそれぞれ配置される。
活性領域１０５の上面は、素子分離層１１０の上面より高いレベルに位置する。
ゲート構造物１６０の両側では活性領域１０５が一部リセスされ、リセス領域上にソース／ドレイン領域１５０がそれぞれ配置される。
【0017】
素子分離層１１０は、活性領域１０５の間を満たし、基板１０１において活性領域１０５を定義する。
素子分離層１１０は、例えば、シャロートレンチアイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ）工程によって形成される。
素子分離層１１０は、活性領域１０５の上面を露出させ、上部を一部露出させる。
素子分離層１１０は、絶縁物質からなり得る。
素子分離層１１０は、例えば、酸化物、窒化物、又はそれらの組み合わせを含み得る。
素子分離層１１０は、例えば、シャロートレンチアイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ）工程によって形成される。
素子分離層１１０は、活性領域１０５の上面を露出させ、上部を一部露出させる。
素子分離層１１０は、絶縁物質からなり得る。
素子分離層１１０は、例えば、酸化物、窒化物、又はそれらの組み合わせを含み得る。
【0018】
ゲート構造物１６０は、活性領域１０５上において、活性領域１０５と交差して第２方向、例えばＹ方向に延長して配置される。
ゲート構造物１６０のゲート電極１６５と交差する活性領域１０５及びチャネル構造物１４０にはトランジスタのチャネル領域が形成される。
ゲート構造物１６０の内の一部は、Ｙ方向に沿って一直線上に配置され、互いに離隔して配置される。
ゲート構造物１６０のゲート電極１６５と交差する活性領域１０５及びチャネル構造物１４０にはトランジスタのチャネル領域が形成される。
ゲート構造物１６０の内の一部は、Ｙ方向に沿って一直線上に配置され、互いに離隔して配置される。
【0019】
ゲート構造物１６０のそれぞれは、ゲート誘電層１６２、ゲートスペーサ層１６４、及びゲート電極１６５を含む。
本発明の実施形態において、ゲート構造物１６０のそれぞれは、ゲート電極１６５の上面上のキャッピング層をさらに含む。
又は、ゲート構造物１６０上の層間絶縁層１９０の一部は、ゲートキャッピング層として指称され得る。
本発明の実施形態において、ゲート構造物１６０のそれぞれは、ゲート電極１６５の上面上のキャッピング層をさらに含む。
又は、ゲート構造物１６０上の層間絶縁層１９０の一部は、ゲートキャッピング層として指称され得る。
【0020】
ゲート誘電層１６２は、活性領域１０５とゲート電極１６５との間及びチャネル構造物１４０とゲート電極１６５との間に配置され、ゲート電極１６５の面の内の少なくとも一部を覆うように配置される。
例えば、ゲート誘電層１６２は、ゲート電極１６５の最上面を除いた全ての面を取り囲むように配置される。
ゲート誘電層１６２は、ゲート電極１６５とゲートスペーサ層１６４との間に延長されるが、これに限定されない。
ゲート誘電層１６２は、酸化物、窒化物又は高誘電率（ｈｉｇｈ－ｋ）物質を含み得る。
上記高誘電率物質は、シリコン酸化膜（ＳｉＯ２）より高い誘電定数（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）を有する誘電物質を意味する。
例えば、ゲート誘電層１６２は、ゲート電極１６５の最上面を除いた全ての面を取り囲むように配置される。
ゲート誘電層１６２は、ゲート電極１６５とゲートスペーサ層１６４との間に延長されるが、これに限定されない。
ゲート誘電層１６２は、酸化物、窒化物又は高誘電率（ｈｉｇｈ－ｋ）物質を含み得る。
上記高誘電率物質は、シリコン酸化膜（ＳｉＯ２）より高い誘電定数（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）を有する誘電物質を意味する。
【0021】
上記高誘電率物質は、例えば、アルミニウム酸化物（Ａｌ２Ｏ３）、タンタル酸化物（Ｔａ２Ｏ３）、チタン酸化物（ＴｉＯ２）、イットリウム酸化物（Ｙ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２）、ジルコニウムシリコン酸化物（ＺｒＳｉｘＯｙ）、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉｘＯｙ）、ランタン酸化物（Ｌａ２Ｏ３）、ランタンアルミニウム酸化物（ＬａＡｌｘＯｙ）、ランタンハフニウム酸化物（ＬａＨｆｘＯｙ）、ハフニウムアルミニウム酸化物（ＨｆＡｌｘＯｙ）、及びプラセオジミウム酸化物（Ｐｒ２Ｏ３）の内のいずれか一つであり得る。
実施形態によって、ゲート誘電層１６２は、多層構造からなり得る。
実施形態によって、ゲート誘電層１６２は、多層構造からなり得る。
【0022】
ゲート電極１６５は、導電性物質を含み、例えば、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、又はタングステン窒化膜（ＷＮ）のような金属窒化物、及び／又はアルミニウム（Ａｌ）、タングステン（Ｗ）、又はモリブデン（Ｍｏ）などの金属物質又はドーピングされた（ｄｏｐｅｄ）ポリシリコンのような半導体物質を含み得る。
実施形態によって、ゲート電極１６５は、多層構造でなり得る。
実施形態によって、ゲート電極１６５は、多層構造でなり得る。
【0023】
ゲートスペーサ層１６４は、チャネル構造物１４０上にあり、ゲート電極１６５の両側面上に配置される。
ゲートスペーサ層１６４は、ソース／ドレイン領域１５０とゲート電極１６５とを絶縁させる。
実施形態によって、ゲートスペーサ層１６４の上端の形状は、多様に変更され得、ゲートスペーサ層１６４は、多層構造でなることもできる。
例えば、ゲートスペーサ層１６４のそれぞれは、最外側に配置され、側面誘電層１５５から延長された層を含む。
ゲートスペーサ層１６４は、酸化物、窒化物、及び酸窒化物の内の少なくとも一つを含み得、例えば、低誘電率膜からなる。
ゲートスペーサ層１６４は、ソース／ドレイン領域１５０とゲート電極１６５とを絶縁させる。
実施形態によって、ゲートスペーサ層１６４の上端の形状は、多様に変更され得、ゲートスペーサ層１６４は、多層構造でなることもできる。
例えば、ゲートスペーサ層１６４のそれぞれは、最外側に配置され、側面誘電層１５５から延長された層を含む。
ゲートスペーサ層１６４は、酸化物、窒化物、及び酸窒化物の内の少なくとも一つを含み得、例えば、低誘電率膜からなる。
【0024】
チャネル構造物１４０は、活性領域１０５がゲート構造物１６０と交差する領域において、活性領域１０５上に配置される。
チャネル構造物１４０のそれぞれは、ｚ方向に互いに離隔して配置される２個以上の複数のチャネル層である第１～第４チャネル層（１４１、１４２、１４３、１４４）を含む。
チャネル構造物１４０は、ソース／ドレイン領域１５０と接続される。
チャネル構造物１４０のそれぞれは、ｚ方向に互いに離隔して配置される２個以上の複数のチャネル層である第１～第４チャネル層（１４１、１４２、１４３、１４４）を含む。
チャネル構造物１４０は、ソース／ドレイン領域１５０と接続される。
【0025】
チャネル構造物１４０は、Ｙ方向において活性領域１０５と同一であるか、小さい幅を有し、Ｘ方向においてゲート構造物１６０と同一であるか類似した幅を有する。
Ｙ方向に沿った断面において、第１～第４チャネル層（１４１、１４２、１４３、１４４）の内の下部に配置されたチャネル層は、上部に配置されたチャネル層と同一であるかそれより大きい幅を有する。
一部の実施形態において、チャネル構造物１４０は、Ｘ方向においてゲート構造物１６０の下に側面が位置するように、ゲート構造物１６０に比べて減少した幅を有することもできる。
Ｙ方向に沿った断面において、第１～第４チャネル層（１４１、１４２、１４３、１４４）の内の下部に配置されたチャネル層は、上部に配置されたチャネル層と同一であるかそれより大きい幅を有する。
一部の実施形態において、チャネル構造物１４０は、Ｘ方向においてゲート構造物１６０の下に側面が位置するように、ゲート構造物１６０に比べて減少した幅を有することもできる。
【0026】
チャネル構造物１４０は、半導体物質からなり、例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）の内の少なくとも一つを含む。
チャネル構造物１４０は、例えば、活性領域１０５と同一の物質からなり得る。
一つのチャネル構造物１４０をなすチャネル層の個数及び形状は、実施形態で多様に変更され得る。
チャネル構造物１４０は、例えば、活性領域１０５と同一の物質からなり得る。
一つのチャネル構造物１４０をなすチャネル層の個数及び形状は、実施形態で多様に変更され得る。
【0027】
半導体素子１００では、ゲート電極１６５が活性領域１０５とチャネル構造物１４０の間、チャネル構造物１４０の第１～第４チャネル層（１４１、１４２、１４３、１４４）の間、及びチャネル構造物１４０上に配置される。
これにより、半導体素子１００は、ゲート－オール－アラウンド（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）型電界効果トランジスタであるＭＢＣＦＥＴ（登録商標）（Ｍｕｌｔｉ Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ ＦＥＴ）構造のトランジスタを含む。
但し、一部の実施形態において、半導体素子１００は、チャネル構造物１４０を含まなくてもよく、例えば、ＦｉｎＦＥＴ構造を有し得る。
これにより、半導体素子１００は、ゲート－オール－アラウンド（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）型電界効果トランジスタであるＭＢＣＦＥＴ（登録商標）（Ｍｕｌｔｉ Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ ＦＥＴ）構造のトランジスタを含む。
但し、一部の実施形態において、半導体素子１００は、チャネル構造物１４０を含まなくてもよく、例えば、ＦｉｎＦＥＴ構造を有し得る。
【0028】
ソース／ドレイン領域１５０は、ゲート構造物１６０の両側において、チャネル構造物１４０と接するようにそれぞれ配置される。
ソース／ドレイン領域１５０は、活性領域１０５の上部が一部リセスされた領域に配置される。
図２ａに示すように、ソース／ドレイン領域１５０の内の少なくとも一部は、コンタクトプラグ１７０及び第１電力構造物ＶＳ１を通じて第２電力構造物ＶＳ２と電気的に接続され、第２電力構造物ＶＳ２から電力を印加する。
ソース／ドレイン領域１５０は、活性領域１０５の上部が一部リセスされた領域に配置される。
図２ａに示すように、ソース／ドレイン領域１５０の内の少なくとも一部は、コンタクトプラグ１７０及び第１電力構造物ＶＳ１を通じて第２電力構造物ＶＳ２と電気的に接続され、第２電力構造物ＶＳ２から電力を印加する。
【0029】
ソース／ドレイン領域１５０の上面は、チャネル構造物１４０上のゲート構造物１６０の下面と同一であるか類似したレベルに位置するが、ソース／ドレイン領域１５０の上面のレベルは、実施形態で多様に変更され得る。
ソース／ドレイン領域１５０は、Ｙ方向に沿った断面において、図２ａに示すように多角形状を有するか、楕円形などの形状を有するが、図に示した形状に限定されない。
ソース／ドレイン領域１５０は、半導体物質、例えばシリコン（Ｓｉ）及び／又はゲルマニウム（Ｇｅ）を含み、不純物をさらに含む。
ソース／ドレイン領域１５０は、Ｙ方向に沿った断面において、図２ａに示すように多角形状を有するか、楕円形などの形状を有するが、図に示した形状に限定されない。
ソース／ドレイン領域１５０は、半導体物質、例えばシリコン（Ｓｉ）及び／又はゲルマニウム（Ｇｅ）を含み、不純物をさらに含む。
【0030】
内部スペーサ層１３０は、Ｚ方向に沿って第１～第４チャネル層（１４１、１４２、１４３、１４４）の間でゲート電極１６５と並んで配置される。
ゲート電極１６５は、内部スペーサ層１３０によってソース／ドレイン領域１５０と安定して離隔し、電気的に分離する。
内部スペーサ層１３０は、ゲート電極１６５と向かい合う側面がゲート電極１６５に向かって内側に凸状にラウンドした形態を有するが、これに限定されない。
内部スペーサ層１３０は、酸化物、窒化物、及び酸窒化物の内の少なくとも一つを含み得、例えば、低誘電率膜からなる。
但し、一部の実施形態において、内部スペーサ層１３０は省略されてもよい。
ゲート電極１６５は、内部スペーサ層１３０によってソース／ドレイン領域１５０と安定して離隔し、電気的に分離する。
内部スペーサ層１３０は、ゲート電極１６５と向かい合う側面がゲート電極１６５に向かって内側に凸状にラウンドした形態を有するが、これに限定されない。
内部スペーサ層１３０は、酸化物、窒化物、及び酸窒化物の内の少なくとも一つを含み得、例えば、低誘電率膜からなる。
但し、一部の実施形態において、内部スペーサ層１３０は省略されてもよい。
【0031】
コンタクトプラグ１７０は、ソース／ドレイン領域１５０上に配置される。
コンタクトプラグ１７０は、層間絶縁層１９０を貫通してソース／ドレイン領域１５０と接続される。
コンタクトプラグ１７０は、縦横比により基板１０１に向かって幅が減少するように傾いた側面を有するが、これに限定されない。
コンタクトプラグ１７０の下端は、ソース／ドレイン領域１５０の下端のレベルより高いレベルに位置する。
コンタクトプラグ１７０は、ソース／ドレイン領域１５０を一部リセスして、ソース／ドレイン領域１５０の上面を含む表面の一部と接触するように配置される。
図２ａに示すように、コンタクトプラグ１７０は、Ｙ方向に沿って隣接するソース／ドレイン領域１５０を共に接続するように配置される。
但し、実施形態において、ソース／ドレイン領域１５０にコンタクトプラグ１７０が接続される形態は多様に変更され得る。
図示しない領域においてゲート電極１６５上にも別途のゲートコンタクトプラグがさらに配置される。
コンタクトプラグ１７０は、層間絶縁層１９０を貫通してソース／ドレイン領域１５０と接続される。
コンタクトプラグ１７０は、縦横比により基板１０１に向かって幅が減少するように傾いた側面を有するが、これに限定されない。
コンタクトプラグ１７０の下端は、ソース／ドレイン領域１５０の下端のレベルより高いレベルに位置する。
コンタクトプラグ１７０は、ソース／ドレイン領域１５０を一部リセスして、ソース／ドレイン領域１５０の上面を含む表面の一部と接触するように配置される。
図２ａに示すように、コンタクトプラグ１７０は、Ｙ方向に沿って隣接するソース／ドレイン領域１５０を共に接続するように配置される。
但し、実施形態において、ソース／ドレイン領域１５０にコンタクトプラグ１７０が接続される形態は多様に変更され得る。
図示しない領域においてゲート電極１６５上にも別途のゲートコンタクトプラグがさらに配置される。
【0032】
コンタクトプラグ１７０のそれぞれは、側面及び下面をなすコンタクトバリア層１７２及びコンタクトバリア層１７２上のコンタクト導電層１７５を含む。
コンタクトバリア層１７２は、第１電力構造物ＶＳ１の上面を覆い、第１電力構造物ＶＳ１と直接接触する。
一部の実施形態において、コンタクトプラグ１７０のそれぞれは、下面をなす金属－半導体化合物層、例えば金属シリサイド層をさらに含む。
コンタクトバリア層１７２は、例えば、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、又はタングステン窒化膜（ＷＮ）のような金属窒化物を含み得る。
コンタクト導電層１７５は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、又はモリブデン（Ｍｏ）などの金属物質を含み得る。
例示的な実施形態において、コンタクトプラグ１７０を構成する導電層の個数及び配置形態は、多様に変更され得る。
コンタクトバリア層１７２は、第１電力構造物ＶＳ１の上面を覆い、第１電力構造物ＶＳ１と直接接触する。
一部の実施形態において、コンタクトプラグ１７０のそれぞれは、下面をなす金属－半導体化合物層、例えば金属シリサイド層をさらに含む。
コンタクトバリア層１７２は、例えば、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、又はタングステン窒化膜（ＷＮ）のような金属窒化物を含み得る。
コンタクト導電層１７５は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、又はモリブデン（Ｍｏ）などの金属物質を含み得る。
例示的な実施形態において、コンタクトプラグ１７０を構成する導電層の個数及び配置形態は、多様に変更され得る。
【0033】
第１電力構造物ＶＳ１は、コンタクトプラグ１７０の内の少なくとも一つと第２電力構造物ＶＳ２を接続するように配置される。
図２ａに示すように、第１電力構造物ＶＳ１は、Ｙ方向に沿って隣接するソース／ドレイン領域１５０の間で第３方向、例えばＺ方向に延長して配置される。
第１電力構造物ＶＳ１は、層間絶縁層１９０及び素子分離層１１０を貫通して配置される。
第１電力構造物ＶＳ１は、図１に示すように、平面図上において四角形状を有するが、これに限定されない。
一部の実施形態において、第１電力構造物ＶＳ１は、平面図上において楕円形又は円形の形状を有することもできる。
一部の実施形態において、第１電力構造物ＶＳ１は、Ｙ方向に沿って隣接するゲート構造物１６０の間でＸ方向に沿って延長して配置され得る。
図２ａに示すように、第１電力構造物ＶＳ１は、Ｙ方向に沿って隣接するソース／ドレイン領域１５０の間で第３方向、例えばＺ方向に延長して配置される。
第１電力構造物ＶＳ１は、層間絶縁層１９０及び素子分離層１１０を貫通して配置される。
第１電力構造物ＶＳ１は、図１に示すように、平面図上において四角形状を有するが、これに限定されない。
一部の実施形態において、第１電力構造物ＶＳ１は、平面図上において楕円形又は円形の形状を有することもできる。
一部の実施形態において、第１電力構造物ＶＳ１は、Ｙ方向に沿って隣接するゲート構造物１６０の間でＸ方向に沿って延長して配置され得る。
【0034】
第１電力構造物ＶＳ１は、基板１０１に向かって幅が増加するように傾いた側面を有する。
本実施形態の第１電力構造物ＶＳ１において、上端の第１幅Ｗ１は、下端の第２幅Ｗ２より小さい。
第１電力構造物ＶＳ１の側面は、水平線、例えば、基板１０１の下面を基準として第１傾斜θ１を有し、これは、活性領域１０５の側面の傾斜と実質的に同一である。
本実施形態において、第１傾斜θ１は、９０度より小さい。
これは、かかる第１電力構造物ＶＳ１の形状は、第１電力構造物ＶＳ１が第１～第４チャネル層（１４１、１４２、１４３、１４４）を含むダミーチャネル構造物ＤＳ（図８ｂ参照）を用いて製造されるためである。
これについては、後述にて図７ａ～図１９ｂを参照してさらに詳しく説明する。
本実施形態の第１電力構造物ＶＳ１において、上端の第１幅Ｗ１は、下端の第２幅Ｗ２より小さい。
第１電力構造物ＶＳ１の側面は、水平線、例えば、基板１０１の下面を基準として第１傾斜θ１を有し、これは、活性領域１０５の側面の傾斜と実質的に同一である。
本実施形態において、第１傾斜θ１は、９０度より小さい。
これは、かかる第１電力構造物ＶＳ１の形状は、第１電力構造物ＶＳ１が第１～第４チャネル層（１４１、１４２、１４３、１４４）を含むダミーチャネル構造物ＤＳ（図８ｂ参照）を用いて製造されるためである。
これについては、後述にて図７ａ～図１９ｂを参照してさらに詳しく説明する。
【0035】
第１電力構造物ＶＳ１は、上端又は上面を通じてコンタクトプラグ１７０と接続され、下端又は下面を通じて第２電力構造物ＶＳ２と接続される。
第１電力構造物ＶＳ１の上端は、ソース／ドレイン領域１５０の上端のレベルより高いレベルに位置する。
活性領域１０５の下面からソース／ドレイン領域１５０の中心における上端までの高さＤ１は、活性領域１０５の下面から第１電力構造物ＶＳ１の中心における上端までの高さＤ２より小さい。
第１電力構造物ＶＳ１は、少なくとも一部がソース／ドレイン領域１５０と重畳するレベルに位置する。
すなわち、第１電力構造物ＶＳ１は、Ｙ方向に沿ってソース／ドレイン領域１５０と重畳する。
第１電力構造物ＶＳ１の下端は、ソース／ドレイン領域１５０の下面のレベルより低いレベルに位置し、活性領域１０５の上面のレベルより低いレベルに位置する。
第１電力構造物ＶＳ１の下端は、基板１０１の下面のレベルより高いレベルに位置する。
第１電力構造物ＶＳ１の上端は、ソース／ドレイン領域１５０の上端のレベルより高いレベルに位置する。
活性領域１０５の下面からソース／ドレイン領域１５０の中心における上端までの高さＤ１は、活性領域１０５の下面から第１電力構造物ＶＳ１の中心における上端までの高さＤ２より小さい。
第１電力構造物ＶＳ１は、少なくとも一部がソース／ドレイン領域１５０と重畳するレベルに位置する。
すなわち、第１電力構造物ＶＳ１は、Ｙ方向に沿ってソース／ドレイン領域１５０と重畳する。
第１電力構造物ＶＳ１の下端は、ソース／ドレイン領域１５０の下面のレベルより低いレベルに位置し、活性領域１０５の上面のレベルより低いレベルに位置する。
第１電力構造物ＶＳ１の下端は、基板１０１の下面のレベルより高いレベルに位置する。
【0036】
第２電力構造物ＶＳ２は、基板１０１を貫通して第１電力構造物ＶＳ１の下面と接続される。
第２電力構造物ＶＳ２は、基板１０１の下面の下に配置された別途の電力配線ラインと接続される。
第２電力構造物ＶＳ２は、図１に示すように、平面図上において四角形状を有するが、これに限定されない。
一部の実施形態において、第２電力構造物ＶＳ２は、平面図上において楕円形又は円形の形状を有してもよい。
一部の実施形態において、第２電力構造物ＶＳ２は、Ｘ方向又はＹ方向に沿って延長されるライン状を有し得る。
第２電力構造物ＶＳ２は、基板１０１の下面の下に配置された別途の電力配線ラインと接続される。
第２電力構造物ＶＳ２は、図１に示すように、平面図上において四角形状を有するが、これに限定されない。
一部の実施形態において、第２電力構造物ＶＳ２は、平面図上において楕円形又は円形の形状を有してもよい。
一部の実施形態において、第２電力構造物ＶＳ２は、Ｘ方向又はＹ方向に沿って延長されるライン状を有し得る。
【0037】
第２電力構造物ＶＳ２は、基板１０１の上面又は活性領域１０５の上面に向かって幅が減少するように傾いた側面を有する。
第２電力構造物ＶＳ２において、上端の第２幅Ｗ２は、下端の第３幅Ｗ３より小さく、第１電力構造物ＶＳ１の下端の幅Ｗ２と同一である。
第２電力構造物ＶＳ２の側面は、水平線、例えば基板１０１の下面を基準として第２傾斜θ２を有し、これは、第１電力構造物ＶＳ１の第１傾斜θ１と異なる。
例えば、第２傾斜θ２は、第１傾斜θ１より小さい。
これにより、第１電力構造物ＶＳ１と第２電力構造物ＶＳ２との間には、側面傾斜の変更による折曲部が形成される。
一部の実施形態において、第２電力構造物ＶＳ２と基板１０１との間に絶縁性ライナー層がさらに配置され得る。
第２電力構造物ＶＳ２において、上端の第２幅Ｗ２は、下端の第３幅Ｗ３より小さく、第１電力構造物ＶＳ１の下端の幅Ｗ２と同一である。
第２電力構造物ＶＳ２の側面は、水平線、例えば基板１０１の下面を基準として第２傾斜θ２を有し、これは、第１電力構造物ＶＳ１の第１傾斜θ１と異なる。
例えば、第２傾斜θ２は、第１傾斜θ１より小さい。
これにより、第１電力構造物ＶＳ１と第２電力構造物ＶＳ２との間には、側面傾斜の変更による折曲部が形成される。
一部の実施形態において、第２電力構造物ＶＳ２と基板１０１との間に絶縁性ライナー層がさらに配置され得る。
【0038】
第１電力構造物ＶＳ１及び第２電力構造物ＶＳ２は、一体からなることができ、これを併せて電力構造物と指称される。
第１電力構造物ＶＳ１と第２電力構造物ＶＳ２との間には、界面がなくてよい。
例えば、第１電力構造物ＶＳ１と第２電力構造物ＶＳ２は、第１電力構造物ＶＳ１及び第２電力構造物ＶＳ２をなす物質層によっては区分されなくてよい。
上記電力構造物は、垂直バリア層１８２及び垂直導電層１８５を含む。
垂直バリア層１８２は、第２電力構造物ＶＳ２の側面、及び第１電力構造物ＶＳ１の側面及び上面をなすように配置される。
垂直バリア層１８２は、第１電力構造物ＶＳ１の側面と第２電力構造物ＶＳ２の側面との間で連続的に延長される。
垂直導電層１８５は、垂直バリア層１８２の下面及び側面上に配置される。
第１電力構造物ＶＳ１と第２電力構造物ＶＳ２との間には、界面がなくてよい。
例えば、第１電力構造物ＶＳ１と第２電力構造物ＶＳ２は、第１電力構造物ＶＳ１及び第２電力構造物ＶＳ２をなす物質層によっては区分されなくてよい。
上記電力構造物は、垂直バリア層１８２及び垂直導電層１８５を含む。
垂直バリア層１８２は、第２電力構造物ＶＳ２の側面、及び第１電力構造物ＶＳ１の側面及び上面をなすように配置される。
垂直バリア層１８２は、第１電力構造物ＶＳ１の側面と第２電力構造物ＶＳ２の側面との間で連続的に延長される。
垂直導電層１８５は、垂直バリア層１８２の下面及び側面上に配置される。
【0039】
垂直バリア層１８２は、例えば、チタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、又はタングステン窒化膜（ＷＮ）のような金属窒化物を含む。
垂直導電層１８５は、導電性物質、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、又はタングステン（Ｗ）などの金属物質を含み得る。
垂直導電層１８５は、導電性物質、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、又はタングステン（Ｗ）などの金属物質を含み得る。
【0040】
側面誘電層１５５は、ソース／ドレイン領域１５０の露出した表面を覆い、素子分離層１１０の上面に沿って延長され、第１電力構造物ＶＳ１の側面の一部を覆う。
側面誘電層１５５は、ソース／ドレイン領域１５０と層間絶縁層１９０との間に介在する。
図２ａに示すように、側面誘電層１５５は、素子分離層１１０の上面に沿って水平に延長され、素子分離層１１０上において第１電力構造物ＶＳ１の側面を覆いながら上部に延長される。
側面誘電層１５５は、ソース／ドレイン領域１５０と層間絶縁層１９０との間に介在する。
図２ａに示すように、側面誘電層１５５は、素子分離層１１０の上面に沿って水平に延長され、素子分離層１１０上において第１電力構造物ＶＳ１の側面を覆いながら上部に延長される。
【0041】
側面誘電層１５５は、酸化物、窒化物、及び酸窒化物の内の少なくとも一つを含み得、例えば、低誘電率物質を含む。
側面誘電層１５５は、複数の誘電層を含むことができ、例えば、ソース／ドレイン領域１５０から順次に積層された低誘電率物質層、例えばＳｉＯＣＮ層及びＳｉＮ層を含む。
側面誘電層１５５は、複数の誘電層を含むことができ、例えば、ソース／ドレイン領域１５０から順次に積層された低誘電率物質層、例えばＳｉＯＣＮ層及びＳｉＮ層を含む。
【0042】
層間絶縁層１９０は、ソース／ドレイン領域１５０及びゲート構造物１６０を覆うように配置される。
層間絶縁層１９０は、酸化物、窒化物、及び酸窒化物の内の少なくとも一つを含み得、例えば、低誘電率物質を含む。
実施形態によって、層間絶縁層１９０は、複数の絶縁層を含み得る。
層間絶縁層１９０は、酸化物、窒化物、及び酸窒化物の内の少なくとも一つを含み得、例えば、低誘電率物質を含む。
実施形態によって、層間絶縁層１９０は、複数の絶縁層を含み得る。
【0043】
半導体素子１００は、第２電力構造物ＶＳ２が上部に位置するように図２ａ～図２ｃの構造が上下反転してパッケージングされるが、半導体素子１００のパッケージング形態はこれに限定されない。
半導体素子１００は、ソース／ドレイン領域１５０の下に配置される第２電力構造物ＶＳ２を含むため、集積度が向上する。
また、第１電力構造物ＶＳ１が基板１０１に向かいながら幅が増加する構造を有するため、第２電力構造物ＶＳ２との接触抵抗が改善される。
第２電力構造物ＶＳ２は、第１電力構造物ＶＳ１に自己－整列（ｓｅｌｆ－ａｌｉｎｇ）された構造を有するため、信頼性が確保される。
半導体素子１００は、ソース／ドレイン領域１５０の下に配置される第２電力構造物ＶＳ２を含むため、集積度が向上する。
また、第１電力構造物ＶＳ１が基板１０１に向かいながら幅が増加する構造を有するため、第２電力構造物ＶＳ２との接触抵抗が改善される。
第２電力構造物ＶＳ２は、第１電力構造物ＶＳ１に自己－整列（ｓｅｌｆ－ａｌｉｎｇ）された構造を有するため、信頼性が確保される。
【0044】
以下の本発明の実施形態に対する説明において、図１～図２ｃを参照して、上述した説明と重複する説明は省略する。
図３ａ～図３ｃは、本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
図３ａ～図３ｃは、図２ａに対応する領域を示す。
図３ａ～図３ｃは、本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
図３ａ～図３ｃは、図２ａに対応する領域を示す。
【0045】
図３ａを参照すると、半導体素子１００ａにおいて、第１電力構造物ＶＳ１の側面の第１傾斜θ１’が図２ａの実施形態と異なる。
本実施形態において、第１傾斜θ１’は、９０度と実質的に同一であり、第２電力構造物ＶＳ２の側面の第２傾斜θ２より大きい。
活性領域１０５の側面も、基板１０１の下面を基準として９０度と実質的に同一であるが、これに限定されない。
第１電力構造物ＶＳ１の下端の幅は、上端の幅と実質的に同一である。
このように、実施形態において、第１電力構造物ＶＳ１の側面の傾斜は、第１電力構造物ＶＳ１の下端の幅が上端の幅より小さくならない範囲で多様に変更され得る。
本実施形態において、第１傾斜θ１’は、９０度と実質的に同一であり、第２電力構造物ＶＳ２の側面の第２傾斜θ２より大きい。
活性領域１０５の側面も、基板１０１の下面を基準として９０度と実質的に同一であるが、これに限定されない。
第１電力構造物ＶＳ１の下端の幅は、上端の幅と実質的に同一である。
このように、実施形態において、第１電力構造物ＶＳ１の側面の傾斜は、第１電力構造物ＶＳ１の下端の幅が上端の幅より小さくならない範囲で多様に変更され得る。
【0046】
図３ｂを参照すると、半導体素子１００ｂにおいて、第２電力構造物ＶＳ２の上端の第４幅Ｗ４は、第１電力構造物ＶＳ１の下端の第２幅Ｗ２と異なる。
本実施形態において、第４幅Ｗ４は、第２幅Ｗ２より大きく、第２電力構造物ＶＳ２の下端の第３幅Ｗ３より小さい。
これにより、第１電力構造物ＶＳ１と第２電力構造物ＶＳ２との間で幅が非連続的に変更され得、これによる段差が形成される。
垂直バリア層１８２及び垂直導電層１８５は、第１電力構造物ＶＳ１と第２電力構造物ＶＳ２との間で上記段差によって水平に延長される領域を含む。
本実施形態において、第４幅Ｗ４は、第２幅Ｗ２より大きく、第２電力構造物ＶＳ２の下端の第３幅Ｗ３より小さい。
これにより、第１電力構造物ＶＳ１と第２電力構造物ＶＳ２との間で幅が非連続的に変更され得、これによる段差が形成される。
垂直バリア層１８２及び垂直導電層１８５は、第１電力構造物ＶＳ１と第２電力構造物ＶＳ２との間で上記段差によって水平に延長される領域を含む。
【0047】
図３ｃを参照すると、半導体素子１００ｃにおいて、第２電力構造物ＶＳ２の上端の第４幅Ｗ４は、図３ｂの実施形態のように、第１電力構造物ＶＳ１の下端の第２幅Ｗ２より大きい。
但し、本実施形態において、第２電力構造物ＶＳ２は、中心垂直軸が第１電力構造物ＶＳ１の中心垂直軸とシフトされ配置される。
但し、本実施形態において、第２電力構造物ＶＳ２は、中心垂直軸が第１電力構造物ＶＳ１の中心垂直軸とシフトされ配置される。
【0048】
このような構造は、例えば、半導体素子１００ｃの製造工程中に、第２電力構造物ＶＳ２が第１電力構造物ＶＳ１に対して誤整列（ｍｉｓ－ａｌｉｇｎ）されて形成された構造である。
但し、この場合も、第２電力構造物ＶＳ２は、第１電力構造物ＶＳ１に自己－整列されて一体で形成することができるため、互いに安定して接続することができる。
但し、この場合も、第２電力構造物ＶＳ２は、第１電力構造物ＶＳ１に自己－整列されて一体で形成することができるため、互いに安定して接続することができる。
【0049】
【0050】
図４ａを参照すると、半導体素子１００ｄにおいて、コンタクトプラグ１７０’は、コンタクトバリア層１７２（図２ａ参照）を含まない。
これにより、コンタクトプラグ１７０’において、図２ａのコンタクト導電層１７５に対応する導電層が直接第１電力構造物ＶＳ１の垂直バリア層１８２と接触することができる。
これにより、コンタクトプラグ１７０’において、図２ａのコンタクト導電層１７５に対応する導電層が直接第１電力構造物ＶＳ１の垂直バリア層１８２と接触することができる。
【0051】
図４ｂを参照すると、半導体素子１００ｅは、図４ａの実施形態のように、コンタクトプラグ１７０’は、コンタクトバリア層１７２（図２ａ参照）を含まず、図４ａの実施形態と異なり、第１電力構造物ＶＳ１及び第２電力構造物ＶＳ２も垂直バリア層１８２を含まない。
これにより、コンタクトプラグ１７０’において、図２ａのコンタクト導電層１７５に対応する導電層が直接垂直導電層１８５と接触することができる。
これにより、コンタクトプラグ１７０’において、図２ａのコンタクト導電層１７５に対応する導電層が直接垂直導電層１８５と接触することができる。
【0052】
このように、実施形態において、第１電力構造物ＶＳ１及び第２電力構造物ＶＳ２を含む電力構造物及びコンタクトプラグ１７０’において、バリア層を含むか否かは、多様に変更され得る。
一部の実施形態において、コンタクトプラグ１７０は、図２ａのようにコンタクトバリア層１７２を含み、上記電力構造物は、垂直バリア層１８２を含まない。
一部の実施形態において、コンタクトプラグ１７０は、図２ａのようにコンタクトバリア層１７２を含み、上記電力構造物は、垂直バリア層１８２を含まない。
【0053】
図５は、本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
図５は、図２ａに対応する領域を示す。
図５を参照すると、半導体素子１００ｆにおいて、誘電層１５５ｆは、第１電力構造物ＶＳ１の側面に沿って延長されない。
誘電層１５５ｆは、ソース／ドレイン領域１５０の表面を覆い素子分離層１１０の上面に沿って延長され、第１電力構造物ＶＳ１の側面と接触するが、第１電力構造物ＶＳ１の側面に沿って上部に延長されない。
図５は、図２ａに対応する領域を示す。
図５を参照すると、半導体素子１００ｆにおいて、誘電層１５５ｆは、第１電力構造物ＶＳ１の側面に沿って延長されない。
誘電層１５５ｆは、ソース／ドレイン領域１５０の表面を覆い素子分離層１１０の上面に沿って延長され、第１電力構造物ＶＳ１の側面と接触するが、第１電力構造物ＶＳ１の側面に沿って上部に延長されない。
【0054】
本実施形態において、第１電力構造物ＶＳ１は、誘電層１５５ｆと接触する領域において、誘電層１５５ｆの厚さほど幅が変更される。
第１電力構造物ＶＳ１は、誘電層１５５ｆと接触する領域上において、誘電層１５５ｆの厚さほど幅が拡張した形状を有する。
第１電力構造物ＶＳ１は、誘電層１５５ｆと接触する領域上において、誘電層１５５ｆの厚さほど幅が拡張した形状を有する。
【0055】
図６は、本発明の実施形態による半導体素子の概略構成を示す概略断面図である。
図６は、図２ａに対応する領域を示す。
図６を参照すると、半導体素子１００ｇでは、コンタクトプラグ１７０ｇ１、１７０ｇ２の配置形態が図２ａの実施形態と異なる。
図６は、図２ａに対応する領域を示す。
図６を参照すると、半導体素子１００ｇでは、コンタクトプラグ１７０ｇ１、１７０ｇ２の配置形態が図２ａの実施形態と異なる。
【0056】
コンタクトプラグ（１７０ｇ１、１７０ｇ２）は、Ｙ方向に沿って隣接したソース／ドレイン領域１５０にそれぞれ配置される。
これにより、第１電力構造物ＶＳ１は、一つのソース／ドレイン領域１５０とコンタクトプラグ１７０ｇ１を通じて電気的に接続される。
他のソース／ドレイン領域１５０も同様に、コンタクトプラグ１７０ｇ２を通じて第１電力構造物ＶＳ１と接続されるが、これに限定されない。
これにより、第１電力構造物ＶＳ１は、一つのソース／ドレイン領域１５０とコンタクトプラグ１７０ｇ１を通じて電気的に接続される。
他のソース／ドレイン領域１５０も同様に、コンタクトプラグ１７０ｇ２を通じて第１電力構造物ＶＳ１と接続されるが、これに限定されない。
【0057】
図７ａ～図１９ｂは、本発明の実施形態による半導体素子の製造方法を説明するための工程手順に従って示す図である。
図７ａ～図１９ｂでは、図１～図２ｃの半導体素子を製造するための製造方法の一実施形態を説明する。
図７ａ、図８ａ、図９ａ、図１０ａ、図１１ａ、図１２ａ、図１３ａ、図１４ａ、図１５ａ、図１６ａ、図１７ａ、図１８ａ、及び図１９ａは、図２ａに対応する断面を示し、 図７ｂ、図８ｂ、図９ｂ、図１０ｂ、図１１ｂ、図１２ｂ、図１３ｂ、図１４ｂ、図１５ｂ、図１６ｂ、図１７ｂ、図１８ｂ、及び図１９ｂは、図２ｂに対応する断面を示し、図１２ｃ、図１３ｃ、図１４ｃ、及び図１５ｃは、図２ｃに対応する断面を示す。
図７ａ～図１９ｂでは、図１～図２ｃの半導体素子を製造するための製造方法の一実施形態を説明する。
図７ａ、図８ａ、図９ａ、図１０ａ、図１１ａ、図１２ａ、図１３ａ、図１４ａ、図１５ａ、図１６ａ、図１７ａ、図１８ａ、及び図１９ａは、図２ａに対応する断面を示し、 図７ｂ、図８ｂ、図９ｂ、図１０ｂ、図１１ｂ、図１２ｂ、図１３ｂ、図１４ｂ、図１５ｂ、図１６ｂ、図１７ｂ、図１８ｂ、及び図１９ｂは、図２ｂに対応する断面を示し、図１２ｃ、図１３ｃ、図１４ｃ、及び図１５ｃは、図２ｃに対応する断面を示す。
【0058】
図７ａ及び図７ｂを参照すると、基板１０１上に水平犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）を交互に積層し、第１マスク層ＭＬ１を形成する。
水平犠牲層１２０は、後続工程を通じて、図２ｂ及び図２ｃのように、第４チャネル層１４４下のゲート誘電層１６２及びゲート電極１６５に交替される層である。
水平犠牲層１２０は、第１～第４チャネル層（１４１、１４２、１４３、１４４）に対してそれぞれエッチング選択性を有する物質からなる。
水平犠牲層１２０は、後続工程を通じて、図２ｂ及び図２ｃのように、第４チャネル層１４４下のゲート誘電層１６２及びゲート電極１６５に交替される層である。
水平犠牲層１２０は、第１～第４チャネル層（１４１、１４２、１４３、１４４）に対してそれぞれエッチング選択性を有する物質からなる。
【0059】
第１～第４チャネル層（１４１、１４２、１４３、１４４）は、水平犠牲層１２０と異なる物質を含む。
水平犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）は、例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）の内の少なくとも一つを含む半導体物質を含み、互いに異なる物質を含み、不純物を含んでも含まなくてもよい。
例えば、水平犠牲層１２０は、シリコンゲルマニウム（ＳｉＧｅ）を含み、第１～第４チャネル層（１４１、１４２、１４３、１４４）は、シリコン（Ｓｉ）を含む。
水平犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）は、例えば、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）の内の少なくとも一つを含む半導体物質を含み、互いに異なる物質を含み、不純物を含んでも含まなくてもよい。
例えば、水平犠牲層１２０は、シリコンゲルマニウム（ＳｉＧｅ）を含み、第１～第４チャネル層（１４１、１４２、１４３、１４４）は、シリコン（Ｓｉ）を含む。
【0060】
水平犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）は、基板１０１からエピタキシャル成長工程を行うことで形成する。
水平犠牲層１２０と交互に積層されるチャネル層（１４１、１４２、１４３、１４４）の層数は、実施形態で多様に変更することができる。
水平犠牲層１２０と交互に積層されるチャネル層（１４１、１４２、１４３、１４４）の層数は、実施形態で多様に変更することができる。
【0061】
第１マスク層ＭＬ１は、例えば、ハードマスク層であり、後続工程のために第４チャネル層１４４上に形成する。
【0062】
図８ａ及び図８ｂを参照すると、活性領域１０５を含む活性構造物ＡＳ及びダミーチャネル構造物ＤＳを形成する。
活性構造物ＡＳ及びダミーチャネル構造物ＤＳは、第１マスク層ＭＬ１を用いて、水平犠牲層１２０、第１～第４チャネル層（１４１、１４２、１４３、１４４）、及び基板１０１の上部領域をパターニングして形成する。
活性構造物ＡＳ及びダミーチャネル構造物ＤＳは、互いに交互に積層される水平犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）を含み、基板１０１の一部が除去されて基板１０１から突き出して形成される活性領域１０５をさらに含む。
活性構造物ＡＳ及びダミーチャネル構造物ＤＳは、第１マスク層ＭＬ１を用いて、水平犠牲層１２０、第１～第４チャネル層（１４１、１４２、１４３、１４４）、及び基板１０１の上部領域をパターニングして形成する。
活性構造物ＡＳ及びダミーチャネル構造物ＤＳは、互いに交互に積層される水平犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）を含み、基板１０１の一部が除去されて基板１０１から突き出して形成される活性領域１０５をさらに含む。
【0063】
図８ａに示すように、活性構造物ＡＳは、一方向、例えば、Ｘ方向に延長されるライン状で形成され、Ｙ方向に互いに離隔して形成される。
ダミーチャネル構造物ＤＳは、第１電力構造物ＶＳ１（図１及び図２ａ参照）に対応する領域に形成される。
Ｙ方向において、ダミーチャネル構造物ＤＳの幅は、活性構造物ＡＳの幅より大きいが、これに限定されない。
本実施形態において、縦横比によって、活性構造物ＡＳの側面及びダミーチャネル構造物ＤＳの側面は、下部に向かいながら幅が増加するように傾いた形態を有する。
図３ａの実施形態の場合、本段階において、活性構造物ＡＳの側面及びダミーチャネル構造物ＤＳの側面が垂直な形態を有するように形成することで製造される。
ダミーチャネル構造物ＤＳは、第１電力構造物ＶＳ１（図１及び図２ａ参照）に対応する領域に形成される。
Ｙ方向において、ダミーチャネル構造物ＤＳの幅は、活性構造物ＡＳの幅より大きいが、これに限定されない。
本実施形態において、縦横比によって、活性構造物ＡＳの側面及びダミーチャネル構造物ＤＳの側面は、下部に向かいながら幅が増加するように傾いた形態を有する。
図３ａの実施形態の場合、本段階において、活性構造物ＡＳの側面及びダミーチャネル構造物ＤＳの側面が垂直な形態を有するように形成することで製造される。
【0064】
図９ａ及び図９ｂを参照すると、活性構造物ＡＳとダミーチャネル構造物ＤＳとの間に予備素子分離層１１０Ｐを形成し、第１マスク層ＭＬ１を除去する。
予備素子分離層１１０Ｐは、活性構造物ＡＳとダミーチャネル構造物ＤＳとの間に絶縁物質を満たして形成する。
予備素子分離層１１０Ｐを形成した後、第１マスク層ＭＬ１を除去する。
予備素子分離層１１０Ｐは、活性構造物ＡＳとダミーチャネル構造物ＤＳとの間に絶縁物質を満たして形成する。
予備素子分離層１１０Ｐを形成した後、第１マスク層ＭＬ１を除去する。
【0065】
図１０ａ及び図１０ｂを参照すると、第２マスク層ＭＬ２を形成し、ダミーチャネル構造物ＤＳを除去する。
第２マスク層ＭＬ２は、ダミーチャネル構造物ＤＳを露出させるように形成する。
露出したダミーチャネル構造物ＤＳは、エッチング工程を通じて除去される。
これにより、ダミーチャネル構造物ＤＳが除去された領域には第１開口部ＯＰ１が形成される。
以後、第２マスク層ＭＬ２を除去する。
第２マスク層ＭＬ２は、ダミーチャネル構造物ＤＳを露出させるように形成する。
露出したダミーチャネル構造物ＤＳは、エッチング工程を通じて除去される。
これにより、ダミーチャネル構造物ＤＳが除去された領域には第１開口部ＯＰ１が形成される。
以後、第２マスク層ＭＬ２を除去する。
【0066】
図１１ａ及び図１１ｂを参照すると、第１開口部ＯＰ１に垂直犠牲層１１５を形成してダミー垂直構造物ＤＳ’を形成する。
垂直犠牲層１１５は、予備素子分離層１１０Ｐと異なる物質を含み、例えば、シリコン窒化物を含む。
第１開口部ＯＰ１に垂直犠牲層１１５を満たした後、平坦化工程を行う。
垂直犠牲層１１５は、ダミー垂直構造物ＤＳ’をなす。
垂直犠牲層１１５は、予備素子分離層１１０Ｐと異なる物質を含み、例えば、シリコン窒化物を含む。
第１開口部ＯＰ１に垂直犠牲層１１５を満たした後、平坦化工程を行う。
垂直犠牲層１１５は、ダミー垂直構造物ＤＳ’をなす。
【0067】
図１２ａ～図１２ｃを参照すると、素子分離層１１０を形成し、活性構造物ＡＳ上に犠牲ゲート構造物２００及びゲートスペーサ層１６４を形成する。
素子分離層１１０は、予備素子分離層１１０Ｐを一部リセスして形成する。
素子分離層１１０の上面は、活性領域１０５の上面より低いレベルに位置する。
活性構造物ＡＳ及びダミー垂直構造物ＤＳ’は、素子分離層１１０上に突き出す。
素子分離層１１０は、予備素子分離層１１０Ｐを一部リセスして形成する。
素子分離層１１０の上面は、活性領域１０５の上面より低いレベルに位置する。
活性構造物ＡＳ及びダミー垂直構造物ＤＳ’は、素子分離層１１０上に突き出す。
【0068】
犠牲ゲート構造物２００は、後続工程を通じて図２ｂ及び図２ｃのように、チャネル構造物１４０上においてゲート誘電層１６２及びゲート電極１６５が配置される領域に形成される犠牲構造物である。
犠牲ゲート構造物２００は、活性構造物ＡＳと交差して一方向に延長されるライン状を有する。
図１２ａに示すように、犠牲ゲート構造物２００は、例えば、Ｙ方向に延長され、Ｘ方向に互いに離隔して配置される。
犠牲ゲート構造物２００は、活性構造物ＡＳと交差して一方向に延長されるライン状を有する。
図１２ａに示すように、犠牲ゲート構造物２００は、例えば、Ｙ方向に延長され、Ｘ方向に互いに離隔して配置される。
【0069】
犠牲ゲート構造物２００は、順次に積層される第１及び第２犠牲ゲート層（２０２、２０５）及びマスクパターン層２０６を含む。
第１及び第２犠牲ゲート層（２０２、２０５）は、マスクパターン層２０６を用いてパターニングされる。
第１及び第２犠牲ゲート層（２０２、２０５）は、それぞれ、絶縁層及び導電層であるが、これに限定されず、第１及び第２犠牲ゲート層（２０２、２０５）が一つの層からなることもできる。
例えば、第１犠牲ゲート層２０２は、シリコン酸化物を含み、第２犠牲ゲート層２０５は、ポリシリコンを含む。
マスクパターン層２０６は、シリコン酸化物及び／又はシリコン窒化物を含む。
第１及び第２犠牲ゲート層（２０２、２０５）は、マスクパターン層２０６を用いてパターニングされる。
第１及び第２犠牲ゲート層（２０２、２０５）は、それぞれ、絶縁層及び導電層であるが、これに限定されず、第１及び第２犠牲ゲート層（２０２、２０５）が一つの層からなることもできる。
例えば、第１犠牲ゲート層２０２は、シリコン酸化物を含み、第２犠牲ゲート層２０５は、ポリシリコンを含む。
マスクパターン層２０６は、シリコン酸化物及び／又はシリコン窒化物を含む。
【0070】
ゲートスペーサ層１６４は、犠牲ゲート構造物２００の両側壁上に形成する。
ゲートスペーサ層１６４は、低誘電率物質からなり、例えば、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮの内の少なくとも一つを含み得る。
ゲートスペーサ層１６４は、低誘電率物質からなり、例えば、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮの内の少なくとも一つを含み得る。
【0071】
図１３ａ～図１３ｃを参照すると、ソース／ドレイン領域１５０及び側面誘電層１５５を形成する。
理解を助けるために、図１３ａにおいて側面誘電層１５５を省略して図に示した。
先ず、犠牲ゲート構造物２００及びゲートスペーサ層１６４をマスクとして用いて、露出した水平犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）の一部を除去してリセス領域を形成する。
本段階において、第１～第４チャネル層（１４１、１４２、１４３、１４４）は、Ｘ方向に沿って限定した長さを有するチャネル構造物１４０をなす。
次に、上記リセス領域を通じて露出した水平犠牲層１２０を側面から一部除去し、図２ｃの内部スペーサ層１３０を形成する。
理解を助けるために、図１３ａにおいて側面誘電層１５５を省略して図に示した。
先ず、犠牲ゲート構造物２００及びゲートスペーサ層１６４をマスクとして用いて、露出した水平犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）の一部を除去してリセス領域を形成する。
本段階において、第１～第４チャネル層（１４１、１４２、１４３、１４４）は、Ｘ方向に沿って限定した長さを有するチャネル構造物１４０をなす。
次に、上記リセス領域を通じて露出した水平犠牲層１２０を側面から一部除去し、図２ｃの内部スペーサ層１３０を形成する。
【0072】
ソース／ドレイン領域１５０は、上記リセス領域内に形成され、活性領域１０及びチャネル構造物１４０の側面から、例えば、選択的エピタキシャル工程によって成長して形成される。
ソース／ドレイン領域１５０は、イン－サイチュ（ｉｎ－ｓｉｔｕ）ドーピングによって不純物を含み、互いに異なるドーピング元素及び／又はドーピング濃度を有する複数の層を含むこともできる。
側面誘電層１５５は、製造された全体構造物上にコンフォーマルに形成される。
側面誘電層１５５は、例えば、低誘電率物質及びシリコン窒化物の二重層である。
側面誘電層１５５の一部は、ゲートスペーサ層１６４をなす。
ソース／ドレイン領域１５０は、イン－サイチュ（ｉｎ－ｓｉｔｕ）ドーピングによって不純物を含み、互いに異なるドーピング元素及び／又はドーピング濃度を有する複数の層を含むこともできる。
側面誘電層１５５は、製造された全体構造物上にコンフォーマルに形成される。
側面誘電層１５５は、例えば、低誘電率物質及びシリコン窒化物の二重層である。
側面誘電層１５５の一部は、ゲートスペーサ層１６４をなす。
【0073】
図１４ａ～図１４ｃを参照すると、層間絶縁層１９０を一部形成し、水平犠牲層１２０及び犠牲ゲート構造物２００を除去する。
層間絶縁層１９０は、犠牲ゲート構造物２００及びソース／ドレイン領域１５０を覆う絶縁膜を形成し、平坦化工程を行うことで形成される。
層間絶縁層１９０は、犠牲ゲート構造物２００及びソース／ドレイン領域１５０を覆う絶縁膜を形成し、平坦化工程を行うことで形成される。
【0074】
水平犠牲層１２０及び犠牲ゲート構造物２００は、ゲートスペーサ層１６４、層間絶縁層１９０、チャネル構造物１４０、及び内部スペーサ層１３０（図２ｃ参照）に対して選択的に除去される。
先ず、犠牲ゲート構造物２００を除去して上部ギャップ領域ＵＲを形成した後、上部ギャップ領域ＵＲを通じて露出した水平犠牲層１２０を除去して下部ギャップ領域ＬＲを形成する。
上記除去工程中に、ソース／ドレイン領域１５０は、層間絶縁層１９０及び内部スペーサ層１３０（図２ｃ参照）によって保護される。
先ず、犠牲ゲート構造物２００を除去して上部ギャップ領域ＵＲを形成した後、上部ギャップ領域ＵＲを通じて露出した水平犠牲層１２０を除去して下部ギャップ領域ＬＲを形成する。
上記除去工程中に、ソース／ドレイン領域１５０は、層間絶縁層１９０及び内部スペーサ層１３０（図２ｃ参照）によって保護される。
【0075】
図１５ａ～図１５ｃを参照すると、ゲート誘電層１６２及びゲート電極１６５を形成してゲート構造物１６０を形成する。
ゲート誘電層１６２及びゲート電極１６５は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲを満たすように形成する。
ゲート誘電層１６２及びゲート電極１６５は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲを満たすように形成する。
【0076】
ゲート誘電層１６２は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲの内面をコンフォーマルに覆うように形成される。
ゲート電極１６５は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲを完全に埋め込むように形成した後、ゲート誘電層１６２及びゲートスペーサ層１６４と共に上部ギャップ領域ＵＲにおいて、上部から所定深さで除去することもできる。
ゲート誘電層１６２、ゲート電極１６５、及びゲートスペーサ層１６４は、Ｙ方向に連続的に延長して形成した後、エッチング工程によって一部領域を除去する。
これにより、Ｙ方向に互いに分離したゲート構造物１６０が形成される。
ゲート電極１６５は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲを完全に埋め込むように形成した後、ゲート誘電層１６２及びゲートスペーサ層１６４と共に上部ギャップ領域ＵＲにおいて、上部から所定深さで除去することもできる。
ゲート誘電層１６２、ゲート電極１６５、及びゲートスペーサ層１６４は、Ｙ方向に連続的に延長して形成した後、エッチング工程によって一部領域を除去する。
これにより、Ｙ方向に互いに分離したゲート構造物１６０が形成される。
【0077】
図１６ａ及び図１６ｂを参照すると、コンタクトプラグ１７０を形成する。
コンタクトプラグ１７０は、層間絶縁層１９０を一部除去してコンタクトホールを形成した後、導電物質を蒸着して形成する。
上記コンタクトホールの形成時に、ソース／ドレイン領域１５０は、一部リセスされる。
垂直犠牲層１１５も一部リセスされるが、相対的にエッチングが少なくなる。
これにより、垂直犠牲層１１５の上端は、ソース／ドレイン領域１５０の上端より高いレベルに位置する。
上記コンタクトホール内にコンタクトバリア層１７２及びコンタクト導電層１７５を順次に形成してコンタクトプラグ１７０を形成する。
コンタクトプラグ１７０は、層間絶縁層１９０を一部除去してコンタクトホールを形成した後、導電物質を蒸着して形成する。
上記コンタクトホールの形成時に、ソース／ドレイン領域１５０は、一部リセスされる。
垂直犠牲層１１５も一部リセスされるが、相対的にエッチングが少なくなる。
これにより、垂直犠牲層１１５の上端は、ソース／ドレイン領域１５０の上端より高いレベルに位置する。
上記コンタクトホール内にコンタクトバリア層１７２及びコンタクト導電層１７５を順次に形成してコンタクトプラグ１７０を形成する。
【0078】
図１７ａ及び図１７ｂを参照すると、基板１０１を一部除去し、基板１０１を貫通する第２開口部ＯＰ２を形成する。
先ず、コンタクトプラグ１７０上にビア及び配線ラインをさらに形成する。
以後の工程は、基板１０１が上部に位置するように別途のキャリア基板を付着した後、行われる。
先ず、コンタクトプラグ１７０上にビア及び配線ラインをさらに形成する。
以後の工程は、基板１０１が上部に位置するように別途のキャリア基板を付着した後、行われる。
【0079】
基板１０１の上面から所定厚さで基板１０１を除去する。
基板１０１は、例えば、ラッピング（ｌａｐｐｉｎｇ）、グラインディング（ｇｒｉｎｄｉｎｇ）、又はポリッシング（ｐｏｌｉｓｈｉｎｇ）工程によって除去され、薄型化（ｔｈｉｎｎｉｎｇ）される。
基板１０１が除去される厚さは、実施形態で多様に変更され得る。
基板１０１は、例えば、ラッピング（ｌａｐｐｉｎｇ）、グラインディング（ｇｒｉｎｄｉｎｇ）、又はポリッシング（ｐｏｌｉｓｈｉｎｇ）工程によって除去され、薄型化（ｔｈｉｎｎｉｎｇ）される。
基板１０１が除去される厚さは、実施形態で多様に変更され得る。
【0080】
【0081】
図１８ａ及び図１８ｂを参照すると、垂直犠牲層１１５を除去して第３開口部ＯＰ３を形成する。
垂直犠牲層１１５は、例えば、湿式エッチング工程を用いて選択的に除去される。
第３開口部ＯＰ３は、第２開口部ＯＰ２と接続される。
第３開口部ＯＰ３の内側壁を通じて側面誘電層１５５が露出される。
一部の実施形態において、第３開口部ＯＰ３を通じて露出した側面誘電層１５５の一部も本段階で除去することができる。
図５の実施形態の場合、本段階において、垂直犠牲層１１５が除去された後、露出した側面誘電層１５５が全て除去されて製造することができる。
垂直犠牲層１１５は、例えば、湿式エッチング工程を用いて選択的に除去される。
第３開口部ＯＰ３は、第２開口部ＯＰ２と接続される。
第３開口部ＯＰ３の内側壁を通じて側面誘電層１５５が露出される。
一部の実施形態において、第３開口部ＯＰ３を通じて露出した側面誘電層１５５の一部も本段階で除去することができる。
図５の実施形態の場合、本段階において、垂直犠牲層１１５が除去された後、露出した側面誘電層１５５が全て除去されて製造することができる。
【0082】
図１９ａ及び図１９ｂを参照すると、第２開口部ＯＰ２及び第３開口部ＯＰ３内に垂直バリア層１８２を形成する。
垂直バリア層１８２は、第２開口部ＯＰ２を通じて露出した基板１０１の表面を覆い、第３開口部ＯＰ３を通じて露出した素子分離層１１０、側面誘電層１５５、及びコンタクトプラグ１７０の表面を覆うようにコンフォーマルに形成される。
垂直バリア層１８２は、第２開口部ＯＰ２を通じて露出した基板１０１の表面を覆い、第３開口部ＯＰ３を通じて露出した素子分離層１１０、側面誘電層１５５、及びコンタクトプラグ１７０の表面を覆うようにコンフォーマルに形成される。
【0083】
次に、図１及び図２ａを共に参照すると、垂直バリア層１８２上に垂直導電層１８５を形成する。
垂直導電層１８５は、第２開口部ＯＰ２及び第３開口部ＯＰ３を満たす。
これにより、垂直バリア層１８２及び垂直導電層１８５をそれぞれ含む第１電力構造物ＶＳ１及び第２電力構造物ＶＳ２が形成される。
以後、平坦化工程が行われる。
これにより、図１～図２ｃの半導体素子１００が製造される。
垂直導電層１８５は、第２開口部ＯＰ２及び第３開口部ＯＰ３を満たす。
これにより、垂直バリア層１８２及び垂直導電層１８５をそれぞれ含む第１電力構造物ＶＳ１及び第２電力構造物ＶＳ２が形成される。
以後、平坦化工程が行われる。
これにより、図１～図２ｃの半導体素子１００が製造される。
【0084】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0085】
１００、１００ａ～１００ｇ 半導体素子
１０１ 基板
１０５ 活性領域
１１０ 素子分離層
１２０ 水平犠牲層
１３０ 内部スペーサ層
１４０ チャネル構造物
１４１、１４２、１４３、１４４ （第１～第４）チャネル層
１５０ ソース／ドレイン領域
１５５ 側面誘電層
１５５ｆ 誘電層
１６０ ゲート構造物
１６２ ゲート誘電層
１６４ ゲートスペーサ層
１６５ ゲート電極
１７０、１７０’、１７０ｇ１、１７０ｇ２ コンタクトプラグ
１７２ コンタクトバリア層
１７５ コンタクト導電層
１８２ 垂直バリア層
１８５ 垂直導電層
１９０ 層間絶縁層
ＶＳ１ 第１電力構造物
ＶＳ２ 第２電力構造物
１０１ 基板
１０５ 活性領域
１１０ 素子分離層
１２０ 水平犠牲層
１３０ 内部スペーサ層
１４０ チャネル構造物
１４１、１４２、１４３、１４４ （第１～第４）チャネル層
１５０ ソース／ドレイン領域
１５５ 側面誘電層
１５５ｆ 誘電層
１６０ ゲート構造物
１６２ ゲート誘電層
１６４ ゲートスペーサ層
１６５ ゲート電極
１７０、１７０’、１７０ｇ１、１７０ｇ２ コンタクトプラグ
１７２ コンタクトバリア層
１７５ コンタクト導電層
１８２ 垂直バリア層
１８５ 垂直導電層
１９０ 層間絶縁層
ＶＳ１ 第１電力構造物
ＶＳ２ 第２電力構造物
【図1】
【図2a】
【図2b】
【図2c】
【図3a】
【図3b】
【図3c】
【図4a】
【図4b】
【図5】
【図6】
【図7a】
【図7b】
【図8a】
【図8b】
【図9a】
【図9b】
【図10a】
【図10b】
【図11a】
【図11b】
【図12a】
【図12b】
【図12c】
【図13a】
【図13b】
【図13c】
【図14a】
【図14b】
【図14c】
【図15a】
【図15b】
【図15c】
【図16a】
【図16b】
【図17a】
【図17b】
【図18a】
【図18b】
【図19a】
【図19b】