(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024161946
(43)【公開日】2024-11-21
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/739 20060101AFI20241114BHJP
H01L 29/78 20060101ALI20241114BHJP
H01L 29/06 20060101ALI20241114BHJP
H01L 29/12 20060101ALI20241114BHJP
【ＦＩ】
H01L29/78 655G
H01L29/78 653A
H01L29/78 652J
H01L29/78 655B
H01L29/78 657D
H01L29/78 652P
H01L29/78 652T
H01L29/78 657A
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023077022
(22)【出願日】2023-05-09
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100088672
【弁理士】
【氏名又は名称】吉竹 英俊
(74)【代理人】
【識別番号】100088845
【弁理士】
【氏名又は名称】有田 貴弘
(72)【発明者】
【氏名】阪口 浩介
(72)【発明者】
【氏名】曽根田 真也
(57)【要約】
【課題】ダイオード領域とＩＧＢＴ領域とを備える半導体装置において、チップの温度が局所的に高くなることを防止する。
【解決手段】半導体装置は、ＩＧＢＴとして機能するＩＧＢＴ領域（１０）と、ダイオードとして機能する複数のダイオード領域（２０）とを備えるＲＣ－ＩＧＢＴのチップを備える。ＩＧＢＴ領域（１０）とダイオード領域（２０）とを合わせた領域である有効領域内に、複数のダイオード領域（２０）が島状に配置される。１つのダイオード領域（２０）の一辺の長さをＷＤ、隣り合うダイオード領域（２０）の間隔をＷＩ、有効領域の一辺の長さをＷＣ、チップの厚みをｔとすると、２ｔ＜ＷＤ＜５ｔ、２ｔ＜ＷＩ＜５ｔ、ＷＤ＋ＷＩ＜ＷＣ／６の関係が満たされる。
【選択図】図１
【解決手段】半導体装置は、ＩＧＢＴとして機能するＩＧＢＴ領域（１０）と、ダイオードとして機能する複数のダイオード領域（２０）とを備えるＲＣ－ＩＧＢＴのチップを備える。ＩＧＢＴ領域（１０）とダイオード領域（２０）とを合わせた領域である有効領域内に、複数のダイオード領域（２０）が島状に配置される。１つのダイオード領域（２０）の一辺の長さをＷＤ、隣り合うダイオード領域（２０）の間隔をＷＩ、有効領域の一辺の長さをＷＣ、チップの厚みをｔとすると、２ｔ＜ＷＤ＜５ｔ、２ｔ＜ＷＩ＜５ｔ、ＷＤ＋ＷＩ＜ＷＣ／６の関係が満たされる。
【選択図】図１
【特許請求の範囲】
【請求項1】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）として機能するＩＧＢＴ領域と、
ダイオードとして機能する複数のダイオード領域と、
を備えるＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）のチップを備え、
前記ＩＧＢＴ領域と前記ダイオード領域とを合わせた領域である有効領域内に、複数の前記ダイオード領域が島状に配置されており、
１つの前記ダイオード領域の一辺の長さをＷＤ、隣り合う前記ダイオード領域の間隔をＷＩ、前記有効領域の一辺の長さをＷＣ、前記チップの厚みをｔとすると、
２ｔ＜ＷＤ＜５ｔ
２ｔ＜ＷＩ＜５ｔ
ＷＤ＋ＷＩ＜ＷＣ／６
の関係が満たされている、
半導体装置。
ダイオードとして機能する複数のダイオード領域と、
を備えるＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）のチップを備え、
前記ＩＧＢＴ領域と前記ダイオード領域とを合わせた領域である有効領域内に、複数の前記ダイオード領域が島状に配置されており、
１つの前記ダイオード領域の一辺の長さをＷＤ、隣り合う前記ダイオード領域の間隔をＷＩ、前記有効領域の一辺の長さをＷＣ、前記チップの厚みをｔとすると、
２ｔ＜ＷＤ＜５ｔ
２ｔ＜ＷＩ＜５ｔ
ＷＤ＋ＷＩ＜ＷＣ／６
の関係が満たされている、
半導体装置。
【請求項2】
前記ダイオード領域の一辺の長さと、隣り合う前記ダイオード領域の間隔とが、ともに１６０μｍ以上４００μｍ以下である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記ＩＧＢＴのゲート電極とゲートパッドとの間を接続するゲート配線が配置されたゲート配線領域が、前記有効領域内には設けられておらず、前記有効領域の外周部に設けられている、
請求項１または請求項２に記載の半導体装置。
請求項１または請求項２に記載の半導体装置。
【請求項4】
前記ダイオード領域は、前記ＩＧＢＴのゲート電極が埋め込まれたアクティブトレンチゲートとして、第１方向に延伸するトレンチゲートと、前記第１方向に直交する第２方向に延伸する交差トレンチゲートとを有し、
前記交差トレンチゲートは、前記有効領域の外周部において、前記ＩＧＢＴの前記ゲート電極とゲートパッドとの間を接続するゲート配線に接続している、
請求項１または請求項２に記載の半導体装置。
前記交差トレンチゲートは、前記有効領域の外周部において、前記ＩＧＢＴの前記ゲート電極とゲートパッドとの間を接続するゲート配線に接続している、
請求項１または請求項２に記載の半導体装置。
【請求項5】
前記交差トレンチゲートは、前記ダイオード領域の端部に沿って延伸している、
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項6】
前記ダイオード領域と前記ＩＧＢＴ領域とは、第１主面側の構造は互いに同じであり、第２主面側の構造は互いに異なる、
請求項１または請求項２に記載の半導体装置。
請求項１または請求項２に記載の半導体装置。
【請求項7】
前記チップは、平面視で前記有効領域の外側に配置された温度センスダイオードをさらに備える、
請求項１または請求項２に記載の半導体装置。
請求項１または請求項２に記載の半導体装置。
【請求項8】
前記チップは、前記有効領域の上側に配置された金属層と前記金属層上のめっき層とを含む積層金属層をさらに備える、
請求項１または請求項２に記載の半導体装置。
請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関し、特に、ダイオード領域とＩＧＢＴ領域とを備える半導体装置に関する。
【背景技術】
【0002】
ＩＧＢＴとダイオードとが一つの半導体基板に形成された構造の半導体装置である逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）（以下「ＲＣ－ＩＧＢＴ」という）が知られている（例えば下記の特許文献１）。ＲＣ－ＩＧＢＴは、ＩＧＢＴとダイオードとが別体である場合に比べ、有効面積を縮小して電流密度を高くでき、また放熱性が良いという利点もある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第５１０３８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＲＣ－ＩＧＢＴには、チップ最表面の温度（Ｔｊ）が局所的に高くなるという問題がある。これは、ダイオード領域とＩＧＢＴ領域との間の熱交換が不十分なことによって引き起こされると考えられる。
【0005】
本開示は以上のような課題を解決するためになされたものであり、ダイオード領域とＩＧＢＴ領域とを備える半導体装置において、チップの温度が局所的に高くなることを防止することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係る半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）として機能するＩＧＢＴ領域と、ダイオードとして機能する複数のダイオード領域と、を備えるＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）のチップを備え、前記ＩＧＢＴ領域と前記ダイオード領域とを合わせた領域である有効領域内に、複数の前記ダイオード領域が島状に配置されており、１つの前記ダイオード領域の一辺の長さをＷＤ、隣り合う前記ダイオード領域の間隔をＷＩ、前記有効領域の一辺の長さをＷＣ、前記チップの厚みをｔとすると、２ｔ＜ＷＤ＜５ｔ、２ｔ＜ＷＩ＜５ｔ、ＷＤ＋ＷＩ＜ＷＣ／６の関係が満たされている。
【発明の効果】
【0007】
本開示に係る半導体装置によれば、ダイオード領域とＩＧＢＴ領域との間の放熱性が向上し、チップの温度が局所的に高くなることを防止できる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１に係る半導体装置のチップの平面図である。
【図2】実施の形態１に係る半導体装置のチップにおける温度分布を示す図である。
【図3】比較例の半導体装置のチップにおける温度分布を示す図である。
【図4】実施の形態１に係る半導体装置と比較例の半導体装置との短絡耐量を比較した図である。
【図5】実施の形態１に係る半導体装置のＩＧＢＴ領域の平面図である。
【図6】実施の形態１に係る半導体装置のＩＧＢＴ領域の断面図である。
【図7】実施の形態１に係る半導体装置のＩＧＢＴ領域の断面図である。
【図8】実施の形態１に係る半導体装置のダイオード領域の平面図である。
【図9】実施の形態１に係る半導体装置のダイオード領域の断面図である。
【図10】実施の形態１に係る半導体装置のダイオード領域の断面図である。
【図11】実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界の断面図である。
【図12】実施の形態１に係る半導体装置の終端領域の断面図である。
【図13】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図14】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図15】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図16】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図17】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図18】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図19】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図20】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図21】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図22】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図23】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図24】実施の形態１に係る半導体装置の製造方法を説明するための図である。
【図25】実施の形態２に係る半導体装置の平面図である。
【図26】実施の形態３に係る半導体装置の平面図である。
【図27】実施の形態４に係る半導体装置の構成を説明するための図である。
【図28】実施の形態５に係る半導体装置の構成を説明するための図である。
【図29】実施の形態６に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界の断面図である。
【発明を実施するための形態】
【0009】
以下の説明において、ｎおよびｐは半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
【0010】
また、各領域の不純物濃度の高さはピーク濃度によって規定されるものとする。すなわち、不純物濃度が高い（または低い）領域とは、不純物のピーク濃度が高い（または低い）領域を意味する。
【0011】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置である逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）（以下「ＲＣ－ＩＧＢＴ」という）のチップの平面図である。
図１は、実施の形態１に係る半導体装置である逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）（以下「ＲＣ－ＩＧＢＴ」という）のチップの平面図である。
【0012】
半導体装置１０１は、１つの半導体装置内にＩＧＢＴとして機能するＩＧＢＴ領域１０と、ダイオードとして機能するダイオード領域２０とを備えている。ダイオード領域２０は、半導体装置内の縦方向および横方向にそれぞれ複数並んで配置されており、ダイオード領域２０は周囲をＩＧＢＴ領域１０に取り囲まれている。つまり、ＩＧＢＴ領域１０内に複数のダイオード領域２０が島状（アイランド状）に設けられている。このような構成のＲＣ－ＩＧＢＴは「アイランド型」と呼ばれる。
【0013】
図１の半導体装置１０１では、ＩＧＢＴ領域１０内に、ダイオード領域２０が紙面左右方向に６列、紙面上下方向に６行のマトリクス状に設けられている。しかし、ダイオード領域２０の個数および配置はこれに限られず、ＩＧＢＴ領域１０内に、複数のダイオード領域２０が、後述する条件を満たすように点在して設けられ、それぞれのダイオード領域２０が周囲をＩＧＢＴ領域１０に囲まれた構成であればよい。ＩＧＢＴ領域１０とダイオード領域２０とを合わせた領域を「セル領域」または「有効領域」と呼ぶ。また、ダイオード領域２０の個数を「分割数」ということもある。
【0014】
図１の半導体装置１０１は、平面視で、ＩＧＢＴ領域１０の中央に配置された温度センスダイオード１００を有している。また、ＩＧＢＴ領域１０の紙面下側に隣接するようにパッド領域４０が設けられており、パッド領域４０には、半導体装置１０１を制御するための各種の制御パッド４１が配置されている。なお、パッド領域４０内にも、ＩＧＢＴセルやダイオードセルが設けられてもよい。
【0015】
図１のパッド領域４０には、制御パッド４１の例として、電流センスパッド４１ａと、ケルビンエミッタパッド４１ｂと、ゲートパッド４１ｃと、一対の温度センスダイオードパッド４１ｄ，４１ｅとが示されている。
【0016】
電流センスパッド４１ａは、半導体装置１０１のセル領域に流れる電流を検知するための制御パッドである。半導体装置１０１のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が電流センスパッド４１ａに流れるように、電流センスパッド４１ａは、セル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続されている。
【0017】
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃには、半導体装置１０１のオン・オフを制御するゲート駆動電圧が印加される。ケルビンエミッタパッド４１ｂは、ＩＧＢＴセルのｐ型ベース層およびｎ＋型エミッタ層に電気的に接続される。ゲートパッド４１ｃは、ＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とは、ｐ＋型コンタクト層を介して電気的に接続されてもよい。
【0018】
温度センスダイオードパッド４１ｄは、温度センスダイオード１００のアノードおよびカソードのうちの一方に接続され、温度センスダイオードパッド４１ｅは、温度センスダイオード１００のアノードおよびカソードのうちの他方に接続されている。温度センスダイオードパッド４１ｄ，４１ｅには、温度センスダイオード１００の温度に応じた電圧差が発生する。温度センスダイオードパッド４１ｄ，４１ｅの電圧差を測定することで、半導体装置１０１の温度を測定することができる。
【0019】
セル領域とパッド領域４０とを合わせた領域の周囲には、半導体装置１０１の耐圧保持のための終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造としては、例えば、ＦＬＲ（Field Limiting Ring）やＶＬＤ（Variation of Lateral Doping）などが知られている。ＦＬＲは、半導体装置１０１のおもて面側である第１主面側に形成されたｐ型半導体からなるリング状のｐ型終端ウェル層で、セル領域およびパッド領域４０を合わせた領域を囲むことで構成される。ＶＬＤは、半導体装置１０１の第１主面側に形成された濃度勾配を持つリング状のｐ型終端ウェル層で、セル領域およびパッド領域４０を合わせた領域を囲むことで構成される。ＦＬＲにおけるリング状のｐ型終端ウェル層の数や、ＶＬＤにおけるリング状のｐ型終端ウェル層の濃度分布は、半導体装置１０１の耐圧設計によって適宜選択される。パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよい。
【0020】
また、図１の半導体装置１０１では、セル領域とパッド領域４０とを合わせた領域の外周部（終端領域３０の内周部）と、セル領域の中心線に沿った領域とに、ゲート配線領域５０が確保されている。ゲート配線領域５０は、ＩＧＢＴのゲート電極とゲートパッド４１ｃとを接続するゲート配線（「ゲートランナー」とも呼ばれる）を引き回すための領域である。また、セル領域の中心線に沿った部分のゲート配線領域５０は、温度センスダイオード１００と温度センスダイオードパッド４１ｄ，４１ｅとを接続する配線の引き回しにも利用される。
【0021】
実施の形態１に係る半導体装置１０１は、有効領域（セル領域）内に島状のダイオード領域２０が複数配置されたＲＣ－ＩＧＢＴであり、ダイオード領域２０が以下の条件を満たすように配置されている。すなわち、ダイオード領域２０の一辺の長さをＷＤ、隣り合うダイオード領域２０の間隔をＷＩ、有効領域の一辺の長さをＷＣ、チップ厚みをｔとすると、ダイオード領域２０は次の３つの式のすべてを満たす。
【0022】
２ｔ＜ＷＤ＜５ｔ ・・・式（１）
２ｔ＜ＷＩ＜５ｔ ・・・式（２）
ＷＤ＋ＷＩ＜ＷＣ／６ ・・・式（３）
２ｔ＜ＷＩ＜５ｔ ・・・式（２）
ＷＤ＋ＷＩ＜ＷＣ／６ ・・・式（３）
【0023】
式（３）の条件から、ダイオード領域２０が並ぶ周期（ピッチ）は有効領域の一辺の長さの６分の１よりも短く設定される。そのため、有効領域のそれぞれの辺に沿って６個以上のダイオード領域２０が並ぶ。よって、有効領域内にはダイオード領域２０が３６個以上設けられる。
【0024】
この構成により、ダイオード領域２０とＩＧＢＴ領域１０との境界長が長くなるため、ダイオード領域２０とＩＧＢＴ領域１０との間の放熱性が向上する。図２は、式（１）～（３）を満たす実施の形態１に係る半導体装置（ダイオード領域の分割数は１６４個）のチップにおけるチップ最表面の温度（Ｔｊ）の分布を示す図であり、図３は、式（１）～（３）を満たさない比較例の半導体装置（ダイオード領域の分割数は４個）のチップにおけるＴｊの分布を示す図である。図２と図３との比較から、実施の形態１に係る半導体装置では、比較例の半導体装置に比べ、チップ全体で温度が均一化されており、Ｔｊが低いことが分かる。
【0025】
また、Ｔｊの低減は、半導体装置の短絡耐量の向上に寄与できる。図４は、実施の形態１に係る半導体装置（ダイオード領域の分割数は１６４個）と比較例の半導体装置（ダイオード領域の分割数は４個）との短絡耐量を比較した図である。図４から、実施の形態１に係る半導体装置では、比較例の半導体装置に比べ、短絡耐量が約３５％向上することが確認できる。
【0026】
ＩＧＢＴチップ（ＲＣ－ＩＧＢＴチップを含む）を用いた半導体装置の構造としては、ＩＧＢＴチップを搭載した絶縁基板を、ベース板に搭載させた構造が一般的であり、ベース板の下面が冷却面となって、半導体装置の冷却が行われる。このような半導体装置の性能を定義する熱抵抗としては、チップ最表面の温度（Ｔｊ）と冷却水温度やケースの温度との差で規定される「Ｒｔｈ（ｊ－ｃ）」（ケース温度基準）、「Ｒｔｈ（ｊ－ｗ）」（冷却水温度基準）などがある。従来、半導体装置の熱抵抗を下げるためには、チップ面積を増やしたり、チップの周辺部材を変更したりするのが一般的であった。本実施の形態の半導体装置によれば、Ｔｊを下げることができるため、チップの面積や周辺部材の変更なしに、熱抵抗を下げることができる。よって、製造コストの増加を伴うことなく、半導体装置の性能向上に寄与できる。
【0027】
以下、実施の形態１に係るＲＣ－ＩＧＢＴである半導体装置の構造の一例を示す。
【0028】
図５は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域１０の構成を示す部分拡大平面図である。また、図６および図７は、ＲＣ－ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す断面図である。図５は、図１に示した半導体装置１０１における破線８２で囲った領域を拡大して示したものである。図６は、図５に示した半導体装置１０１の破線Ａ－Ａに沿った断面図であり、図７は、図５に示した半導体装置１０１の破線Ｂ－Ｂに沿った断面図である。
【0029】
図５に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。図５においては、アクティブトレンチゲート１１およびダミートレンチゲート１２が紙面左右方向に延伸した例を示すが、アイランド型のＲＣ－ＩＧＢＴのＩＧＢＴ領域１０には長手方向と短手方向の区別はないため、アクティブトレンチゲート１１およびダミートレンチゲート１２は紙面上下方向に延伸してもよい。
【0030】
アクティブトレンチゲート１１は、半導体基板に形成されたトレンチ内に、ゲート絶縁膜であるゲートトレンチ絶縁膜１１ｂを介してゲート電極であるゲートトレンチ電極１１ａが設けられて構成されている。ダミートレンチゲート１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられて構成されている。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１０１の第１主面上に設けられるエミッタ電極に電気的に接続される。
【0031】
なお、半導体基板の材料はシリコンでもよいし、炭化珪素（ＳｉＣ）などのワイドバンドギャップ半導体でもよい。ワイドバンドギャップ半導体を用いて形成された半導体装置は、シリコンを用いた従来の半導体装置と比較して、高電圧、大電流、高温での動作に優れている。ワイドバンドギャップ半導体としては、炭化珪素の他、窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなどがある。
【0032】
ｎ＋型エミッタ層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型エミッタ層１３は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１７／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｎ＋型エミッタ層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。ｐ＋型コンタクト層１４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。
【0033】
図５に示すように、半導体装置１０１のＩＧＢＴ領域１０では、アクティブトレンチゲート１１が３本並んだ隣に、ダミートレンチゲート１２が３本並び、ダミートレンチゲート１２が３本並んだ隣に、アクティブトレンチゲート１１が３本並んだ構成をしている。ＩＧＢＴ領域１０は、このようにアクティブトレンチゲート１１の組とダミートレンチゲート１２の組が交互に並んだ構成をしている。図５では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチの全てをアクティブトレンチゲート１１としてもよい。
【0034】
図６は、半導体装置１０１の図５における破線Ａ－Ａでの断面図であり、ＩＧＢＴ領域１０の断面図である。半導体装置１０１は、半導体基板からなるｎ－型ドリフト層１を有している。ｎ－型ドリフト層１は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１５／ｃｍ３である。半導体基板は、図６においては、ｎ＋型エミッタ層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲である。図６においてｎ＋型エミッタ層１３およびｐ＋型コンタクト層１４の紙面上端を半導体基板の第１主面であり、ｐ型コレクタ層１６の紙面下端が半導体基板の第２主面である。半導体基板の第１主面は、半導体装置１０１のおもて面側の主面であり、半導体基板の第２主面は、第１主面に対向する半導体装置１０１の裏面側の主面である。半導体装置１０１は、ＩＧＢＴ領域１０において、第１主面と第２主面との間にｎ－型ドリフト層１を有している。
【0035】
図６に示すように、ＩＧＢＴ領域１０では、ｎ－型ドリフト層１の第１主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。ｎ型キャリア蓄積層２は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１３／ｃｍ３～１．０Ｅ＋１７／ｃｍ３である。なお、半導体装置１０１は、ｎ型キャリア蓄積層２が設けられずに、図６で示したｎ型キャリア蓄積層２の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型キャリア蓄積層２を設けることによって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層２とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
【0036】
ｎ型キャリア蓄積層２は、ｎ－型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層１である半導体基板内に拡散させることで形成される。
【0037】
ｎ型キャリア蓄積層２の第１主面側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ｐ型ベース層１５の第１主面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型エミッタ層１３が設けられ、残りの領域にｐ＋型コンタクト層１４が設けられている。ｎ＋型エミッタ層１３およびｐ＋型コンタクト層１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
【0038】
また、半導体装置１０１には、ｎ－型ドリフト層１の第２主面側に、ｎ－型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１０１がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。ｎ型バッファ層３のｎ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１８／ｃｍ３である。なお、半導体装置１０１は、ｎ型バッファ層３が設けられずに、図６で示したｎ型バッファ層３の領域にもｎ－型ドリフト層１が設けられた構成であってもよい。ｎ型バッファ層３とｎ－型ドリフト層１とを合わせてドリフト層と呼んでもよい。
【0039】
半導体装置１０１には、ｎ型バッファ層３の第２主面側に、ｐ型コレクタ層１６が設けられている。すなわち、ｎ－型ドリフト層１と第２主面との間に、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｐ型コレクタ層１６は半導体基板の第２主面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層１６ａを構成している（図１２参照）。また、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい。
【0040】
図６に示すように、半導体装置１０１には、半導体基板の第１主面からｐ型ベース層１５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ－型ドリフト層１に対向している。ゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型エミッタ層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
【0041】
また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ－型ドリフト層１に対向している。ダミートレンチ絶縁膜１２ｂも、ゲートトレンチ絶縁膜１１ｂと同様に、ｐ型ベース層１５およびｎ＋型エミッタ層１３に接しているが、ダミートレンチ電極１２ａにはエミッタ電圧が印加されるため、ダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂに接するｐ型ベース層１５にはチャネルが形成されない。
【0042】
図６に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。図６に示すように、バリアメタル５は、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。
【0043】
バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ－Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。また、隣接する層間絶縁膜４間等の微細な領域であって、エミッタ電極６では良好な埋め込みが得られない領域がある場合には、エミッタ電極６よりも埋込性が良好なタングステンを微細な領域に配置して、タングステンの上にエミッタ電極６を設けてもよい。なお、バリアメタル５を設けずに、ｎ＋型エミッタ層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａの上にエミッタ電極６を設けてもよい。また、ｎ＋型エミッタ層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。
【0044】
図６では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上には層間絶縁膜４が設けられない図を示したが、層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上にも形成してもよい。層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成した場合には、別の断面（不図示）においてエミッタ電極６とダミートレンチ電極１２ａとを電気的に接続すればよい。
【0045】
ｐ型コレクタ層１６の第２主面側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金やアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
【0046】
図７は、半導体装置１０１の図５における破線Ｂ－Ｂでの断面図であり、ＩＧＢＴ領域１０の断面図である。図６に示した破線Ａ－Ａでの断面図とは、アクティブトレンチゲート１１に接して、半導体基板の第１主面側に設けられるｎ＋型エミッタ層１３が、図７の破線Ｂ－Ｂでの断面には見られない点が異なる。つまり、図５に示したように、ｎ＋型エミッタ層１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
【0047】
図８は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す部分拡大平面図である。また、図９および図１０は、ＲＣ－ＩＧＢＴである半導体装置のダイオード領域の構成を示す断面図である。図８は、図１に示した半導体装置１０１における破線８３で囲った領域を拡大して示したものである。図９は、図８に示した半導体装置１０１の破線Ｃ－Ｃにおける断面図である。図１０は、図８に示した半導体装置１０１の破線Ｄ－Ｄにおける断面図である。
【0048】
ダイオードトレンチゲート２１は、半導体装置１０１の第１主面に沿ってダイオード領域２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート２１は、ダイオード領域２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることで構成される。ダイオードトレンチ電極２１ａは、ダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が設けられている。ｐ＋型コンタクト層２４は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１５／ｃｍ３～１．０Ｅ＋２０／ｃｍ３である。ｐ型アノード層２５は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１２／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ＋型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向に交互に設けられている。
【0049】
図９は、半導体装置１０１の図８における破線Ｃ－Ｃでの断面図であり、ダイオード領域２０の断面図である。半導体装置１０１は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ－型ドリフト層１を有している。ダイオード領域２０のｎ－型ドリフト層１とＩＧＢＴ領域１０のｎ－型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図９において半導体基板は、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲である。図９においてｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域２０の第１主面とＩＧＢＴ領域１０の第１主面は同一面であり、ダイオード領域２０の第２主面とＩＧＢＴ領域１０の第２主面は同一面である。
【0050】
図９に示すように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ－型ドリフト層１の第１主面側にｎ型キャリア蓄積層２が設けられ、ｎ－型ドリフト層１の第２主面側にｎ型バッファ層３が設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。なお、ＩＧＢＴ領域１０およびダイオード領域２０にｎ型キャリア蓄積層２は必ずしも設ける必要はなく、ＩＧＢＴ領域１０にｎ型キャリア蓄積層２を設ける場合であっても、ダイオード領域２０にはｎ型キャリア蓄積層２を設けない構成としてもよい。また、ＩＧＢＴ領域１０と同じく、ｎ－型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
【0051】
ｎ型キャリア蓄積層２の第１主面側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ－型ドリフト層１と第１主面との間に設けられている。ｐ型アノード層２５は、ＩＧＢＴ領域１０のｐ型ベース層１５とｐ型不純物の濃度を同じ濃度にして、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に注入される正孔の量を減少させるように構成してもよい。ダイオード動作時に注入される正孔の量を減少させることでダイオード動作時のリカバリ損失を低減することができる。
【0052】
ｐ型アノード層２５の第１主面側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物と同じ濃度としてもよいし、異なる濃度としてもよい。ｐ＋型コンタクト層２４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
【0053】
ダイオード領域２０には、ｎ型バッファ層３の第２主面側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ－型ドリフト層１と第２主面との間に設けられている。ｎ＋型カソード層２６は、ｎ型不純物として例えばヒ素またはリン等を有する半導体層であり、ｎ型不純物の濃度は１．０Ｅ＋１６／ｃｍ３～１．０Ｅ＋２１／ｃｍ３である。ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板の第２主面を構成している。なお、図示していないが、上述のようにｎ＋型カソード層２６を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層２６を形成した領域の一部をｐ型半導体としてｐ型カソード層を設けてもよい。
【0054】
図９に示すように、半導体装置１０１のダイオード領域２０には、半導体基板の第１主面からｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチが形成されている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることでダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ－型ドリフト層１に対向している。
【0055】
図９に示すように、ダイオードトレンチ電極２１ａ、およびｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極およびｐ＋型コンタクト層２４に電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して形成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。なお、図９では、ダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上には層間絶縁膜４が設けられない図を示したが、層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成してもよい。層間絶縁膜４をダイオードトレンチゲート２１のダイオードトレンチ電極２１ａの上に形成した場合には、別の断面（不図示）においてエミッタ電極６とダイオードトレンチ電極２１ａとを電気的に接続すればよい。
【0056】
ｎ＋型カソード層２６の第２主面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。
【0057】
図１０は、半導体装置１０１の図８における破線Ｄ－Ｄでの断面図であり、ダイオード領域２０の断面図である。図９に示した破線Ｃ－Ｃでの断面図とは、ｐ型アノード層２５とバリアメタル５との間に、ｐ＋型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板の第１主面を構成している点が異なる。つまり、図９で示したｐ＋型コンタクト層２４は、ｐ型アノード層２５の第１主面側に選択的に設けられている。
【0058】
【0059】
図１１に示すように、ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界から距離Ｕ１だけダイオード領域２０側にはみ出して設けられている。このように、ｐ型コレクタ層１６をダイオード領域２０にはみ出して設けることにより、ダイオード領域２０のｎ＋型カソード層２６とアクティブトレンチゲート１１との距離を大きくすることができ、還流ダイオード動作時にゲートトレンチ電極１１ａにゲート駆動電圧が印加された場合であっても、ＩＧＢＴ領域１０のアクティブトレンチゲート１１に隣接して形成されるチャネルからｎ＋型カソード層２６に電流が流れるのを抑制することができる。距離Ｕ１は、例えば１００μｍであってよい。なお、ＲＣ－ＩＧＢＴである半導体装置１０１の用途によっては、距離Ｕ１がゼロまたは１００μｍより小さい距離であってもよい。
【0060】
図１２は、ＲＣ－ＩＧＢＴである半導体装置の終端領域の構成を示す断面図である。図１２は、図１における破線Ｅ－Ｅでの断面図であり、ＩＧＢＴ領域１０から終端領域３０にかけての断面図である。なお、図１２においては、ゲート配線領域５０の図示は省略されている。
【0061】
図１２に示すように、半導体装置１０１の終端領域３０は、半導体基板の第１主面と第２主面との間にｎ－型ドリフト層１を有している。終端領域３０の第１主面および第２主面は、それぞれＩＧＢＴ領域１０およびダイオード領域２０の第１主面および第２主面と同一面である。また、終端領域３０のｎ－型ドリフト層１は、それぞれＩＧＢＴ領域１０およびダイオード領域２０のｎ－型ドリフト層１と同一構成であり連続して一体的に形成されている。
【0062】
ｎ－型ドリフト層１の第１主面側、すなわち半導体基板の第１主面とｎ－型ドリフト層１との間にｐ型終端ウェル層３１が設けられている。ｐ型終端ウェル層３１は、ｐ型不純物として例えばボロンまたはアルミ等を有する半導体層であり、ｐ型不純物の濃度は１．０Ｅ＋１４／ｃｍ３～１．０Ｅ＋１９／ｃｍ３である。ｐ型終端ウェル層３１は、ＩＧＢＴ領域１０およびダイオード領域２０が含まれるセル領域を取り囲んで設けられている。ｐ型終端ウェル層３１は複数のリング状に設けられており、ｐ型終端ウェル層３１が設けられる数は、半導体装置１０１の耐圧設計によって適宜選択される。また、ｐ型終端ウェル層３１のさらに外縁側にはｎ＋型チャネルストッパ層３２が設けられており、ｎ＋型チャネルストッパ層３２はｐ型終端ウェル層３１を取り囲んでいる。
【0063】
ｎ－型ドリフト層１と半導体基板の第２主面との間には、ｐ型終端コレクタ層１６ａが設けられている。ｐ型終端コレクタ層１６ａは、セル領域に設けられるｐ型コレクタ層１６と連続して一体的に形成されている。従って、ｐ型終端コレクタ層１６ａを含めてｐ型コレクタ層１６と呼んでもよい。
【0064】
半導体基板の第２主面上にはコレクタ電極７が設けられている。コレクタ電極７は、ＩＧＢＴ領域１０およびダイオード領域２０を含むセル領域から終端領域３０まで連続して一体的に形成されている。一方、終端領域３０の半導体基板の第１主面上にはセル領域から連続しているエミッタ電極６と、エミッタ電極６とは分離された終端電極６ａとが設けられる。
【0065】
エミッタ電極６と終端電極６ａとは、半絶縁性膜３３を介して電気的に接続されている。半絶縁性膜３３は、例えば、ｓｉｎＳｉＮ（semi-insulating Silicon Nitride：半絶縁性シリコン窒化膜）であってよい。終端電極６ａとｐ型終端ウェル層３１およびｎ＋型チャネルストッパ層３２とは、終端領域３０の第１主面上に設けられた層間絶縁膜４に形成されたコンタクトホールを介して電気的に接続されている。また、終端領域３０には、エミッタ電極６、終端電極６ａおよび半絶縁性膜３３を覆って終端保護膜３４が設けられている。終端保護膜３４は、例えば、ポリイミドで形成してよい。
【0066】
以下、実施の形態１に係るＲＣ－ＩＧＢＴである半導体装置の製造方法の一例を示す。
【0067】
図１３～図２４は、ＲＣ－ＩＧＢＴである半導体装置１０１の製造方法を示す図である。図１３～図２０は半導体装置１０１のおもて面側を形成する工程を示す図であり、図２１～図２４は、半導体装置１０１の裏面側を形成する工程を示す図である。
【0068】
まず、図１３に示すようにｎ－型ドリフト層１を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Floating Zone）法で作製された、いわゆるＦＺウエハやＭＣＺ（Magnetic applied CZochralski）法で作製された、いわゆるＭＣＺウエハを用いてよく、ｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ－型ドリフト層１の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図１３に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層１となっているが、このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体装置１０１は製造される。
【0069】
図１３に示すように、ｎ－型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０およびダイオード領域２０になる領域を備えている。また、図示しないがＩＧＢＴ領域１０およびダイオード領域２０になる領域の周囲には終端領域３０となる領域を備えている。以下では、半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０の構成の製造方法について主として説明するが、半導体装置１０１の終端領域３０については周知の製造方法により作製してよい。例えば、終端領域３０に耐圧保持構造としてｐ型終端ウェル層３１を有するＦＬＲを形成する場合、半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体装置１０１のＩＧＢＴ領域１０あるいはダイオード領域２０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。
【0070】
次に、図１４に示すように、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層２を形成する。また、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５およびｐ型アノード層２５を形成する。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後イオン注入されるため、半導体基板の第１主面側に選択的に形成される。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、ＩＧＢＴ領域１０およびダイオード領域２０に形成され、終端領域３０でｐ型終端ウェル層３１に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。
【0071】
ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型ベース層１５とｐ型アノード層２５の深さやｐ型不純物濃度は同じとなり同一の構成となる。また、マスク処理によりｐ型ベース層１５とｐ型アノード層２５とに別々にｐ型不純物をイオン注入することで、ｐ型ベース層１５とｐ型アノード層２５の深さやｐ型不純物濃度を異ならせてもよい。
【0072】
また、別の断面において形成されるｐ型終端ウェル層３１は、ｐ型アノード層２５と同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型終端ウェル層３１とｐ型アノード層２５との深さやｐ型不純物濃度は同じとなり同一の構成とすることが可能である。また、ｐ型終端ウェル層３１とｐ型アノード層２５とを同時にｐ型不純物をイオン注入して形成して、ｐ型終端ウェル層３１とｐ型アノード層２５とのｐ型不純物濃度を異なる濃度とすることも可能である。この場合、いずれか一方または双方のマスクをメッシュ状のマスクとして、開口率を変更すればよい。
【0073】
また、マスク処理によりｐ型終端ウェル層３１とｐ型アノード層２５とを別々にｐ型不純物をイオン注入することで、ｐ型終端ウェル層３１およびｐ型アノード層２５の深さやｐ型不純物濃度を異ならせてもよい。
【0074】
ｐ型終端ウェル層３１、ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物をイオン注入して形成してもよい。
【0075】
次に、図１５に示すように、マスク処理によりＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側に選択的にｎ型不純物を注入してｎ＋型エミッタ層１３を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってよい。また、マスク処理により、ＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側に選択的にｐ型不純物を注入してｐ＋型コンタクト層１４を形成し、ダイオード領域２０のｐ型アノード層２５の第１主面側に選択的にｐ型不純物を注入してｐ＋型コンタクト層２４を形成する。注入するｐ型不純物は、例えばボロン（Ｂ）またはアルミニウム（Ａｌ）であってよい。
【0076】
次に、図１６に示すように、半導体基板の第１主面側からｐ型ベース層１５およびｐ型アノード層２５を貫通し、ｎ－型ドリフト層１に達するトレンチ８を形成する。ＩＧＢＴ領域１０において、ｎ＋型エミッタ層１３を貫通するトレンチ８は、側壁がｎ＋型エミッタ層１３の一部を構成する。トレンチ８は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。図１６では，ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを同じにして形成しているが、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを異ならせてもよい。トレンチ８のピッチは平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
【0077】
次に、図１７に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８の内壁および半導体基板の第１主面に酸化膜９を形成する。トレンチ８の内壁に形成された酸化膜９のうち、ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９がアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂおよびダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂである。また、ダイオード領域２０のトレンチ８に形成された酸化膜９がダイオードトレンチ絶縁膜２１ｂである。半導体基板の第１主面に形成された酸化膜９は後の工程で除去される。
【0078】
次に、図１８に示すように、内壁に酸化膜９を形成したトレンチ８内に、ＣＶＤ（chemical vapor deposition）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａおよびダイオードトレンチ電極２１ａを形成する。
【0079】
次に、図１９に示すように、ＩＧＢＴ領域１０のアクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成した後に半導体基板の第１主面に形成された酸化膜９を除去する。層間絶縁膜４は、例えば、ＳｉＯ２であってよい。そして、マスク処理により堆積させた層間絶縁膜４にコンタクトホールを形成する。コンタクトホールは、ｎ＋型エミッタ層１３上、ｐ＋型コンタクト層１４上、ｐ＋型コンタクト層２４上、ダミートレンチ電極１２ａ上およびダイオードトレンチ電極２１ａ上に形成される。
【0080】
次に、図２０に示すように、半導体基板の第１主面および層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＤＶ（physical vapor deposition）やＣＶＤによって成膜することで形成される。
【0081】
エミッタ電極６は、例えば、スパッタリングや蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ－Ｓｉ系合金）をバリアメタル５の上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極６を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。
【0082】
次に、図２１に示すように半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってよい。
【0083】
次に、図２２に示すように、半導体基板の第２主面側からｎ型不純物を注入しｎ型バッファ層３を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｎ型バッファ層３はＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成してよく、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成してもよい。
【0084】
ｎ型バッファ層３は、例えば、リン（Ｐ）イオンを注入して形成してよい。また、プロトン（Ｈ＋）を注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層３を形成することができる。
【0085】
また、リンはプロトンに比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層３を形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層３を形成するのが好ましく、この際には、プロトンはリンよりも第２主面から深い位置に注入される。
【0086】
ｐ型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成してよい。ｐ型コレクタ層１６は、終端領域３０にも形成され、終端領域３０のｐ型コレクタ層１６がｐ型終端コレクタ層１６ａとなる。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ型コレクタ層１６が形成される。この際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型バッファ層３のためのリンも同時に活性化される。一方、プロトンは３５０℃～５００℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３５０℃～５００℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物やｐ型不純物の活性化に用いることができる。
【0087】
次に、図２３に示すように、ダイオード領域２０にｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６は、例えば、リン（Ｐ）を注入して形成してよい。図２３に示すように、ＩＧＢＴ領域１０とダイオード領域２０との境界からダイオード領域２０側に距離Ｕ１の位置に、ｐ型コレクタ層１６とｎ＋型カソード層２６との境界が位置するように、リンが第２主面側からマスク処理により選択的に注入される。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６を形成するためのｐ型不純物の注入量より多い。図２３では、第２主面からのｐ型コレクタ層１６とｎ＋型カソード層２６の深さを同じに示しているが、ｎ＋型カソード層２６の深さはｐ型コレクタ層１６の深さ以上である。ｎ＋型カソード層２６が形成される領域は、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要があるので、ｎ＋型カソード層２６が形成される領域の全てで注入されたｐ型不純物の濃度をｎ型不純物の濃度より高くする。
【0088】
次に、図２４に示すように、半導体基板の第２主面上にコレクタ電極７を形成する。コレクタ電極７は、第２主面のＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の全面に亘って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの第２主面の全面に亘って形成してよい。コレクタ電極７は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ－Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっきや電解めっきで、さらに金属膜を形成してコレクタ電極７としてもよい。
【0089】
以上のような工程により半導体装置１０１は作製される。半導体装置１０１は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングやブレードダイシングにより個々の半導体装置１０１に切り分けることで半導体装置１０１は完成する。
【0090】
［変形例１］
従来の半導体装置では、より正確なＴｊを計測するために、比較的温度が高くなるチップ中央に温度センスダイオードを配置する必要があった。図１においては、温度センスダイオード１００がチップ中央に配置された例を示したが、実施の形態１に係る半導体装置１０１では、チップ全体の温度が均一化されるため、温度センスダイオード１００をチップ中央に配置せずとも正確なＴｊを測定できる。よって、温度センスダイオード１００の配置の自由度が向上する。
従来の半導体装置では、より正確なＴｊを計測するために、比較的温度が高くなるチップ中央に温度センスダイオードを配置する必要があった。図１においては、温度センスダイオード１００がチップ中央に配置された例を示したが、実施の形態１に係る半導体装置１０１では、チップ全体の温度が均一化されるため、温度センスダイオード１００をチップ中央に配置せずとも正確なＴｊを測定できる。よって、温度センスダイオード１００の配置の自由度が向上する。
【0091】
実施の形態１に係る半導体装置１０１では、平面視で、温度センスダイオード１００を有効領域の外側（つまり、有効領域に挟まれない領域）に配置してもよい。例えば、温度センスダイオード１００を、温度センスダイオードパッド４１ｄ，４１ｅの付近に配置すれば、温度センスダイオード１００と温度センスダイオードパッド４１ｄ，４１ｅとを接続する配線を短くできるとともに、当該配線を引き回すための領域が不用になる。そのため、温度センスダイオード１００と温度センスダイオードパッド４１ｄ，４１ｅとを接続する配線の引き回しに利用されていた領域（図１の例であれば、セル領域の中心線に沿った部分のゲート配線領域５０）を縮小させて、有効領域の面積（有効面積）を拡大することができる。有効領域の面積拡大はチップ温度の均一化に寄与する。
【0092】
［変形例２］
有効領域の上側に配置された金属層であるエミッタ電極６の上にめっき膜（不図示）を形成してもよい。すなわちエミッタ電極６は、金属層とめっき層とを含む積層金属層であってもよい。エミッタ電極６に、めっき膜による熱伝達および熱容量が追加されて、より効率的にチップ最表面の温度（Ｔｊ）の均一化を図ることができる。めっき膜としては、ニッケルを主な材料としたものを用いることができる。めっき膜として、より熱伝導率の高い銅を主な材料としたものを用いれば、より高い効果が得られる。
有効領域の上側に配置された金属層であるエミッタ電極６の上にめっき膜（不図示）を形成してもよい。すなわちエミッタ電極６は、金属層とめっき層とを含む積層金属層であってもよい。エミッタ電極６に、めっき膜による熱伝達および熱容量が追加されて、より効率的にチップ最表面の温度（Ｔｊ）の均一化を図ることができる。めっき膜としては、ニッケルを主な材料としたものを用いることができる。めっき膜として、より熱伝導率の高い銅を主な材料としたものを用いれば、より高い効果が得られる。
【0093】
＜実施の形態２＞
図２５は、実施の形態２に係る半導体装置の平面図である。実施の形態２に係る半導体装置は、実施の形態１の半導体装置におけるＷＤ（ダイオード領域２０の一辺の長さ）およびＷＩ（隣り合うダイオード領域２０の間隔）を、ともに１６０μｍ以上４００μｍ以下の範囲にしたものである。ＷＤおよびＷＩをともに１６０μｍ以上４００μｍ以下の範囲にすると、実施の形態１で説明した効果がより効率的に得られる。
図２５は、実施の形態２に係る半導体装置の平面図である。実施の形態２に係る半導体装置は、実施の形態１の半導体装置におけるＷＤ（ダイオード領域２０の一辺の長さ）およびＷＩ（隣り合うダイオード領域２０の間隔）を、ともに１６０μｍ以上４００μｍ以下の範囲にしたものである。ＷＤおよびＷＩをともに１６０μｍ以上４００μｍ以下の範囲にすると、実施の形態１で説明した効果がより効率的に得られる。
【0094】
＜実施の形態３＞
図２６は、実施の形態３に係る半導体装置の平面図である。実施の形態３に係る半導体装置では、ゲート配線領域５０が有効領域の外周部のみに設けられており、有効領域内にはゲート配線領域５０が設けられていない。その他の構成は、実施の形態１と同様である。
図２６は、実施の形態３に係る半導体装置の平面図である。実施の形態３に係る半導体装置では、ゲート配線領域５０が有効領域の外周部のみに設けられており、有効領域内にはゲート配線領域５０が設けられていない。その他の構成は、実施の形態１と同様である。
【0095】
実施の形態３に係る半導体装置１０１では、実施の形態１に比べ、有効領域の面積が増加するため、ダイオード領域２０の分割数を増やすことができ、チップ最表面の温度（Ｔｊ）を低減する効果を向上させることができる。
【0096】
実施の形態１で説明したように、本開示の技術に係る半導体装置１０１では、温度センスダイオード１００（図２６では不図示）をチップ中央に配置する必要はない。そのため、温度センスダイオード１００と温度センスダイオードパッド４１ｄ，４１ｅとを接続する配線を引き回すためのゲート配線領域５０を有効領域内に設けない図２６のようなレイアウトが可能となる。
【0097】
また、図２６の構成では、有効領域の上に配置されるエミッタ電極６を分割する必要がない。一般的な半導体装置の製造では、エミッタ電極６上にはんだ等を接続するための金属膜を設け、その上にリードフレームなどが接続される。エミッタ電極６が分割されていない一体的な構造であれば、そのような半導体装置の製造が容易になって歩留まりが改善したり、部品点数や工数が低減したりすることで、半導体装置の製造コストの低減が期待できる。また、半導体装置の構造が単純化することで、半導体装置の信頼性向上にも寄与できる。
【0098】
＜実施の形態４＞
図２７は、実施の形態４に係る半導体装置の構成を説明するための図である。実施の形態１に係る半導体装置１０１では、図５に示したように、ＩＧＢＴ領域１０において、複数のアクティブトレンチゲート１１が全て同じ方向（この方向を「第１方向」と定義する）に延伸していた。それに対し、実施の形態４に係る半導体装置１０１では、図２７のように、ＩＧＢＴ領域１０において、第１方向に延伸するアクティブトレンチゲート１１に加えて、第１方向と直交する第２方向に延伸するアクティブトレンチゲート１１ｃ（以下「交差トレンチゲート１１ｃ」という）を有している。
図２７は、実施の形態４に係る半導体装置の構成を説明するための図である。実施の形態１に係る半導体装置１０１では、図５に示したように、ＩＧＢＴ領域１０において、複数のアクティブトレンチゲート１１が全て同じ方向（この方向を「第１方向」と定義する）に延伸していた。それに対し、実施の形態４に係る半導体装置１０１では、図２７のように、ＩＧＢＴ領域１０において、第１方向に延伸するアクティブトレンチゲート１１に加えて、第１方向と直交する第２方向に延伸するアクティブトレンチゲート１１ｃ（以下「交差トレンチゲート１１ｃ」という）を有している。
【0099】
交差トレンチゲート１１ｃは、チップ外周部まで延伸し、有効領域の外周部のゲート配線領域５０に配置されたゲート配線（不図示）と電気的に接続している。また、個々のアクティブトレンチゲート１１は交差トレンチゲート１１ｃとＴ字型に接続している。その他の構成は、実施の形態１～３と同様である。
【0100】
実施の形態４に係る半導体装置１０１によれば、実施の形態１～３の同様の効果に加えて、ゲート遅延時間の増加を抑制できるという効果が得られる。その結果、動作が遅延するセルの存在に起因する面内での電流の不均一化が抑制されるため、実施の形態１～３よりも、チップ最表面の温度（Ｔｊ）の低減や短絡耐量の向上が見込める。また、アクティブトレンチゲート１１と交差トレンチゲート１１ｃがＴ字型に接続することで、アクティブトレンチゲート１１と交差トレンチゲート１１ｃとの接続部分でゲートトレンチ電極１１ａの埋め込み性が悪くなることを抑制できる。
【0101】
＜実施の形態５＞
図２８は、実施の形態５に係る半導体装置の構成を説明するための図である。図２８では、ダイオード領域２０の位置を分かりやすくするため、ダイオード領域２０に砂地模様のハッチングを施している。
図２８は、実施の形態５に係る半導体装置の構成を説明するための図である。図２８では、ダイオード領域２０の位置を分かりやすくするため、ダイオード領域２０に砂地模様のハッチングを施している。
【0102】
実施の形態５に係る半導体装置１０１では、交差トレンチゲート１１ｃがダイオード領域２０の端部に沿って配置されている。すなわち、交差トレンチゲート１１ｃは、ダイオード領域２０の辺に沿うように延伸している。その他の構成は、実施の形態４と同様である。
【0103】
実施の形態５に係る半導体装置１０１によれば、交差トレンチゲート１１ｃを設けることによる有効領域の縮小（無効領域の増加）を最小限に抑えつつ、実施の形態４と同様の効果を得ることができる。
【0104】
＜実施の形態６＞
図２９は、実施の形態６に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界の断面図である。図２９のように、実施の形態６に係る半導体装置１０１では、ダイオード領域２０とＩＧＢＴ領域１０とで、半導体装置１０１の第１主面側の構造が互いに同じであり、裏面側の構造のみが互いに異なる。つまり、実施の形態６に係る半導体装置１０１では、ダイオード領域２０にもＩＧＢＴ領域１０と同様に、ゲート駆動電圧が印加されるアクティブトレンチゲート１１や、それに隣接するｎ＋型エミッタ層１３が形成されている。
図２９は、実施の形態６に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界の断面図である。図２９のように、実施の形態６に係る半導体装置１０１では、ダイオード領域２０とＩＧＢＴ領域１０とで、半導体装置１０１の第１主面側の構造が互いに同じであり、裏面側の構造のみが互いに異なる。つまり、実施の形態６に係る半導体装置１０１では、ダイオード領域２０にもＩＧＢＴ領域１０と同様に、ゲート駆動電圧が印加されるアクティブトレンチゲート１１や、それに隣接するｎ＋型エミッタ層１３が形成されている。
【0105】
実施の形態６に係る半導体装置１０１においても、ＩＧＢＴ領域１０とダイオード領域２０との境界長を長くでき、局所的な発熱を抑制できる。さらに、チップ全面で通電可能であるため、電流密度を下げることができ、実施の形態１～５よりもチップ最表面の温度（Ｔｊ）の低減や短絡耐量の向上の効果が見込める。
【0106】
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【0107】
＜付記＞
以下、本開示の諸態様を付記としてまとめて記載する。
以下、本開示の諸態様を付記としてまとめて記載する。
【0108】
（付記１）
ＩＧＢＴ（Insulated Gate Bipolar Transistor）として機能するＩＧＢＴ領域と、
ダイオードとして機能する複数のダイオード領域と、
を備えるＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）のチップを備え、
前記ＩＧＢＴ領域と前記ダイオード領域とを合わせた領域である有効領域内に、複数の前記ダイオード領域が島状に配置されており、
１つの前記ダイオード領域の一辺の長さをＷＤ、隣り合う前記ダイオード領域の間隔をＷＩ、前記有効領域の一辺の長さをＷＣ、前記チップの厚みをｔとすると、
２ｔ＜ＷＤ＜５ｔ
２ｔ＜ＷＩ＜５ｔ
ＷＤ＋ＷＩ＜ＷＣ／６
の関係が満たされている、
半導体装置。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）として機能するＩＧＢＴ領域と、
ダイオードとして機能する複数のダイオード領域と、
を備えるＲＣ－ＩＧＢＴ（Reverse Conducting IGBT）のチップを備え、
前記ＩＧＢＴ領域と前記ダイオード領域とを合わせた領域である有効領域内に、複数の前記ダイオード領域が島状に配置されており、
１つの前記ダイオード領域の一辺の長さをＷＤ、隣り合う前記ダイオード領域の間隔をＷＩ、前記有効領域の一辺の長さをＷＣ、前記チップの厚みをｔとすると、
２ｔ＜ＷＤ＜５ｔ
２ｔ＜ＷＩ＜５ｔ
ＷＤ＋ＷＩ＜ＷＣ／６
の関係が満たされている、
半導体装置。
【0109】
（付記２）
前記ダイオード領域の一辺の長さと、隣り合う前記ダイオード領域の間隔とが、ともに１６０μｍ以上４００μｍ以下である、
付記１に記載の半導体装置。
前記ダイオード領域の一辺の長さと、隣り合う前記ダイオード領域の間隔とが、ともに１６０μｍ以上４００μｍ以下である、
付記１に記載の半導体装置。
【0110】
（付記３）
前記ＩＧＢＴのゲート電極とゲートパッドとの間を接続するゲート配線が配置されたゲート配線領域が、前記有効領域内には設けられておらず、前記有効領域の外周部に設けられている、
付記１または付記２に記載の半導体装置。
前記ＩＧＢＴのゲート電極とゲートパッドとの間を接続するゲート配線が配置されたゲート配線領域が、前記有効領域内には設けられておらず、前記有効領域の外周部に設けられている、
付記１または付記２に記載の半導体装置。
【0111】
（付記４）
前記ダイオード領域は、前記ＩＧＢＴのゲート電極が埋め込まれたアクティブトレンチゲートとして、第１方向に延伸するトレンチゲートと、前記第１方向に直交する第２方向に延伸する交差トレンチゲートとを有し、
前記交差トレンチゲートは、前記有効領域の外周部において、前記ＩＧＢＴの前記ゲート電極とゲートパッドとの間を接続するゲート配線に接続している、
付記１から付記３のいずれか一つに記載の半導体装置。
前記ダイオード領域は、前記ＩＧＢＴのゲート電極が埋め込まれたアクティブトレンチゲートとして、第１方向に延伸するトレンチゲートと、前記第１方向に直交する第２方向に延伸する交差トレンチゲートとを有し、
前記交差トレンチゲートは、前記有効領域の外周部において、前記ＩＧＢＴの前記ゲート電極とゲートパッドとの間を接続するゲート配線に接続している、
付記１から付記３のいずれか一つに記載の半導体装置。
【0112】
（付記５）
前記交差トレンチゲートは、前記ダイオード領域の端部に沿って延伸している、
付記４に記載の半導体装置。
前記交差トレンチゲートは、前記ダイオード領域の端部に沿って延伸している、
付記４に記載の半導体装置。
【0113】
（付記６）
前記ダイオード領域と前記ＩＧＢＴ領域とは、第１主面側の構造は互いに同じであり、第２主面側の構造は互いに異なる、
付記１から付記５のいずれか一つに記載の半導体装置。
前記ダイオード領域と前記ＩＧＢＴ領域とは、第１主面側の構造は互いに同じであり、第２主面側の構造は互いに異なる、
付記１から付記５のいずれか一つに記載の半導体装置。
【0114】
（付記７）
前記チップは、平面視で前記有効領域の外側に配置された温度センスダイオードをさらに備える、
付記１から付記６のいずれか一つに記載の半導体装置。
前記チップは、平面視で前記有効領域の外側に配置された温度センスダイオードをさらに備える、
付記１から付記６のいずれか一つに記載の半導体装置。
【0115】
（付記８）
前記チップは、前記有効領域の上側に配置された金属層と前記金属層上のめっき層とを含む積層金属層をさらに備える、
付記１から付記７のいずれか一つに記載の半導体装置。
前記チップは、前記有効領域の上側に配置された金属層と前記金属層上のめっき層とを含む積層金属層をさらに備える、
付記１から付記７のいずれか一つに記載の半導体装置。
【符号の説明】
【0116】
１ ｎ－型ドリフト層、２ ｎ型キャリア蓄積層、３ ｎ型バッファ層、４ 層間絶縁膜、５ バリアメタル、６ エミッタ電極、６ａ 終端電極、７ コレクタ電極、８ トレンチ、９ 酸化膜、１０ ＩＧＢＴ領域、１１ アクティブトレンチゲート、１１ａ ゲートトレンチ電極、１１ｂ ゲートトレンチ絶縁膜、１１ｃ 交差トレンチゲート、１２ ダミートレンチゲート、１２ａ ダミートレンチ電極、１２ｂ ダミートレンチ絶縁膜、１３ ｎ＋型エミッタ層、１４ ｐ＋型コンタクト層、１５ ｐ型ベース層、１６ ｐ型コレクタ層、１６ａ ｐ型終端コレクタ層、２０ ダイオード領域、２１ ダイオードトレンチゲート、２１ａ ダイオードトレンチ電極、２１ｂ ダイオードトレンチ絶縁膜、２４ ｐ＋型コンタクト層、２５ ｐ型アノード層、２６ ｎ＋型カソード層、３０ 終端領域、３１ ｐ型終端ウェル層、３２ ｎ＋型チャネルストッパ層、３３ 半絶縁性膜、３４ 終端保護膜、４０ パッド領域、４１ 制御パッド、４１ａ 電流センスパッド、４１ｂ ケルビンエミッタパッド、４１ｃ ゲートパッド、４１ｄ，４１ｅ 温度センスダイオードパッド、５０ ゲート配線領域、１００ 温度センスダイオード、１０１ 半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】