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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024161982
(43)【公開日】2024-11-21
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 27/06 20060101AFI20241114BHJP
H01L 21/336 20060101ALI20241114BHJP
H01L 21/8238 20060101ALI20241114BHJP
H01L 21/822 20060101ALI20241114BHJP
【ＦＩ】
H01L27/06 311C
H01L29/78 301S
H01L27/092 A
H01L27/04 H
【審査請求】有
【請求項の数】4
【出願形態】ＯＬ
(21)【出願番号】P 2023077095
(22)【出願日】2023-05-09
(71)【出願人】
【識別番号】519009105
【氏名又は名称】合肥晶合集成電路股▲ふん▼有限公司
(74)【代理人】
【識別番号】100112737
【弁理士】
【氏名又は名称】藤田 考晴
(74)【代理人】
【識別番号】100136168
【弁理士】
【氏名又は名称】川上 美紀
(74)【代理人】
【識別番号】100196117
【弁理士】
【氏名又は名称】河合 利恵
(72)【発明者】
【氏名】大田 裕之
【テーマコード（参考）】
5F038
5F048
5F140
【Ｆターム（参考）】
5F038BH07
5F038BH12
5F038BH13
5F038EZ20
5F048AC03
5F048BA01
5F048BB05
5F048BC03
5F048BC06
5F048BE03
5F048BF07
5F048BG13
5F048CC08
5F048CC15
5F140AA38
5F140AA40
5F140AB03
5F140AC01
5F140BA01
5F140BE07
5F140BF04
5F140BH15
5F140BH30
5F140BH34
5F140BH49
5F140BJ08
5F140BJ15
5F140BJ17
5F140BJ20
5F140BK13
5F140BK34
5F140CB04
(57)【要約】
【課題】製造コストを増加することなく、半導体装置の性能を改善することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板２上に、静電放電（ＥＳＤ）保護領域８を有する第１ＭＯＳＦＥＴ１０と、第２ＭＯＳＦＥＴとを形成する半導体装置１の製造方法であって、半導体基板に対して第１型不純物を注入し、第１ＭＯＳＦＥＴを形成する領域のドレイン側に第１型領域４を形成するとともに、第２ＭＯＳＦＥＴを形成する領域のソース側及びドレイン側に第１型領域を形成する第１型領域形成工程と、ＭＯＳＦＥＴ形成する各領域のそれぞれにゲート電極Ｇを形成するゲート電極形成工程と、第１ＭＯＳＦＥＴを形成する領域の第１型領域の一部に対して第１型不純物と反対極性の第２型不純物を注入し、第２型領域６Ｓ，６Ｄを形成することにより、ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程とを有する。
【選択図】図１
【解決手段】半導体基板２上に、静電放電（ＥＳＤ）保護領域８を有する第１ＭＯＳＦＥＴ１０と、第２ＭＯＳＦＥＴとを形成する半導体装置１の製造方法であって、半導体基板に対して第１型不純物を注入し、第１ＭＯＳＦＥＴを形成する領域のドレイン側に第１型領域４を形成するとともに、第２ＭＯＳＦＥＴを形成する領域のソース側及びドレイン側に第１型領域を形成する第１型領域形成工程と、ＭＯＳＦＥＴ形成する各領域のそれぞれにゲート電極Ｇを形成するゲート電極形成工程と、第１ＭＯＳＦＥＴを形成する領域の第１型領域の一部に対して第１型不純物と反対極性の第２型不純物を注入し、第２型領域６Ｓ，６Ｄを形成することにより、ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程とを有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板上に、静電放電（ＥＳＤ）保護領域を有する第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴとを形成する半導体装置の製造方法であって、
前記半導体基板に対して第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴを形成する領域である第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域を形成するとともに、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域を形成する第１型領域形成工程と、
前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート電極を形成するゲート電極形成工程と、
前記第１ＭＯＳＦＥＴ形成領域の前記第１型領域の一部に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型領域よりもジャンクション位置が浅く、前記第１型領域と反対極性の第２型領域を形成することにより、前記第１ＭＯＳＦＥＴ形成領域に前記ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程と
を有する半導体装置の製造方法。
前記半導体基板に対して第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴを形成する領域である第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域を形成するとともに、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域を形成する第１型領域形成工程と、
前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート電極を形成するゲート電極形成工程と、
前記第１ＭＯＳＦＥＴ形成領域の前記第１型領域の一部に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型領域よりもジャンクション位置が浅く、前記第１型領域と反対極性の第２型領域を形成することにより、前記第１ＭＯＳＦＥＴ形成領域に前記ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程と
を有する半導体装置の製造方法。
【請求項2】
前記第１ＭＯＳＦＥＴ形成領域において、前記半導体基板の幅方向における前記ゲート電極と前記第１型領域との間に、前記第１型領域の縁部から離間してシリサイドブロックを形成するシリサイドブロック形成工程を有する請求項１に記載の半導体装置の製造方法。
【請求項3】
前記第１型領域形成工程は、前記ゲート電極形成工程よりも前の工程である請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【0002】
特許文献１には、ドレイン電極の真下領域であるｎ＋型拡散領域の下端と深さ方向において重なるかたちでｐ＋型拡散領域が形成され、該ｐ＋型拡散領域及びｎ＋型拡散領域によって、静電放電(ＥＳＤ：Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ)保護を行うＥＳＤ保護装置の製造プロファイルが記載されている。
当該製造プロファイルによれば、製造されたＥＳＤ保護装置は、ドレイン電極の真下領域に、ドレイン電極と略同一の平面形状を有するｐ＋型拡散領域を形成することができる。さらに、ドレイン電極の真下領域において可能な限り広くｐ＋型拡散領域が形成されるため、低電圧によって正孔電流が半導体基板に供給される。これによって、寄生バイポーラトランジスタの動作を開始する電圧値がより低電圧側にシフトされるとともに、オン抵抗の変化率が増大する。このため、寄生バイポーラトランジスタの動作を開始する電圧値は、内部回路を破壊してしまう電圧値に対して十分にマージンをとることができる。
当該製造プロファイルによれば、製造されたＥＳＤ保護装置は、ドレイン電極の真下領域に、ドレイン電極と略同一の平面形状を有するｐ＋型拡散領域を形成することができる。さらに、ドレイン電極の真下領域において可能な限り広くｐ＋型拡散領域が形成されるため、低電圧によって正孔電流が半導体基板に供給される。これによって、寄生バイポーラトランジスタの動作を開始する電圧値がより低電圧側にシフトされるとともに、オン抵抗の変化率が増大する。このため、寄生バイポーラトランジスタの動作を開始する電圧値は、内部回路を破壊してしまう電圧値に対して十分にマージンをとることができる。
【0003】
ここで、一般に、ＥＳＤ保護装置の製造プロファイルにおいて、ドレイン電極の真下領域にｐ＋型拡散領域を形成するためには、注入する不純物が幅方向に散乱することを考慮して、フォトレジスト及び酸化膜のパターンを設定する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２００８／０２１１０２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
このように、ＭＯＳＦＥＴのドレイン側にＥＳＤ保護領域を形成する際において、ＭＯＳＦＥＴの所定領域にのみｐ型不純物を注入するために、ＭＯＳＦＥＴを形成する領域をフォトレジストによる専用のマスクで覆う必要があった。この場合、半導体装置の製造において、ｐ型不純物の注入を行うために専用のマスクを新たに用意する必要があるため、半導体装置の製造工程及び製造コストが増加してしまうという課題がある。
【0006】
本発明は、このような事情に鑑みてなされたものであって、製造コストを増やすことなく、ＭＯＳＦＥＴの動作開始電圧を低電圧化した半導体装置を製造することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本開示の第１態様に係る半導体装置の製造方法は、半導体基板上に、静電放電（ＥＳＤ）保護領域を有する第１ＭＯＳＦＥＴと、第２ＭＯＳＦＥＴとを形成する半導体装置の製造方法であって、前記半導体基板に対して第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴを形成する領域である第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域を形成するとともに、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域を形成する第１型領域形成工程と、前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート電極を形成するゲート電極形成工程と、前記第１ＭＯＳＦＥＴ形成領域の前記第１型領域の一部に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型領域よりもジャンクション位置が浅く、前記第１型領域と反対極性の第２型領域を形成することにより、前記第１ＭＯＳＦＥＴ形成領域に前記ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程とを有する。
【発明の効果】
【0008】
本発明によれば、製造コストを増やすことなく、ＭＯＳＦＥＴの動作開始電圧を低電圧化した半導体装置を製造することができるという効果を奏する。
【図面の簡単な説明】
【0009】
【図1】本発明の第１実施形態に係る半導体装置の構造を示す概略図である。
【図2】本発明の第１実施形態に係る半導体装置の製造工程を示した図である。
【図3】本発明の第１実施形態に係る半導体装置の製造工程を示した図である。
【図4】本発明の第１実施形態に係る半導体装置の製造工程を示した図である。
【図5】本発明の第１実施形態に係る半導体装置の製造工程を示した図である。
【図6】本発明の第１実施形態に係る半導体装置の製造工程を示した図である。
【図7】本発明の第１実施形態に係る半導体装置の製造工程を示した図である。
【図8】本発明の第１実施形態に係る半導体装置の製造工程を示した図である。
【図9】本発明の第１実施形態に係る半導体装置の製造工程を示した図である。
【図10】本発明の第１実施形態に係る半導体装置におけるＥＳＤ保護領域の拡大図である。
【図11】本発明の第１実施形態に係る半導体装置のＥＳＤ保護領域における半導体基板上面に対する深さと各不純物の不純物濃度を示したグラフである。
【図12】本発明の第２実施形態に係る半導体装置におけるＥＳＤ保護領域の拡大図である。
【図13】本発明の第２実施形態に係る半導体装置の平面図である。
【図14】本発明の第２実施形態に係る半導体装置の製造工程を示した図である。
【図15】本発明の第２実施形態に係る半導体装置の製造工程を示した図である。
【図16】本発明の第２実施形態に係る半導体装置の製造工程を示した図である。
【図17】本発明の第２実施形態に係る半導体装置の製造工程を示した図である。
【図18】本発明の第２実施形態に係る半導体装置の製造工程を示した図である。
【図19】本発明の第２実施形態に係る半導体装置の製造工程を示した図である。
【図20】本発明の第２実施形態に係る半導体装置の製造工程を示した図である。
【図21】本発明の第２実施形態に係る半導体装置の製造工程を示した図である。
【発明を実施するための形態】
【0010】
以下に、本発明に係る半導体装置及びその製造方法の一実施形態について、図面を参照して説明する。
【0011】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の構造を示す概略図である。本実施形態において、図１に示すように、半導体基板２の厚さ（深さ）方向Ｘに直交する方向を幅方向Ｙという。また、厚さ方向Ｘ及び幅方向Ｙのそれぞれに直交する奥行き方向については、図１に示すような断面が所定範囲に亘って連続して形成されているものとし、その説明を省略する。
また、以下の説明において、厚さや幅について一例をあげているが、この例に限られず、例えば、製造工程などにおける注入量等の誤差、また、完成品における厚さ、幅等の誤差の範囲は許容されるものとする。
図１は、第１実施形態に係る半導体装置の構造を示す概略図である。本実施形態において、図１に示すように、半導体基板２の厚さ（深さ）方向Ｘに直交する方向を幅方向Ｙという。また、厚さ方向Ｘ及び幅方向Ｙのそれぞれに直交する奥行き方向については、図１に示すような断面が所定範囲に亘って連続して形成されているものとし、その説明を省略する。
また、以下の説明において、厚さや幅について一例をあげているが、この例に限られず、例えば、製造工程などにおける注入量等の誤差、また、完成品における厚さ、幅等の誤差の範囲は許容されるものとする。
【0012】
本実施形態において半導体装置１は、第１ＭＯＳＦＥＴ１０（ＧＧＮＭＯＳ）を有している。第１ＭＯＳＦＥＴ１０は、Ｐ型不純物を注入することによりＰウェル領域が形成された半導体基板２と、シャロートレンチアイソレーション（ＳＴＩ）３と、ドレイン側に形成されるＰ型領域（第１型領域）４と、ソース側及びドレイン側のそれぞれに形成されるＬＤＤ領域５と、ソース側及びドレイン側のそれぞれに形成されるＳＤ領域（第２型領域）６（ソース側：６Ｓ，ドレイン側：６Ｄ）と、ゲート酸化膜７と、ゲート（ゲート電極）Ｇとを備える。また、ドレイン側に形成されるＰ型領域４及びドレイン側ＳＤ領域６Ｄは、ｐｎ接合されており、静電放電（ＥＳＤ）が印加される場合に第１ＭＯＳＦＥＴ１０の故障を抑止するためのＥＳＤ保護領域８である。
【0013】
本実施形態において、第１ＭＯＳＦＥＴ１０は、通常のＮＭＯＳトランジスタと同様に、Ｐ型の半導体基板２又はＰウェル領域内に形成されたＮ型の不純物拡散領域であるドレインと、半導体基板２上にゲート酸化膜７を介して設けられたゲート電極Ｇとを有している。また、第１ＭＯＳＦＥＴ１０は、通常のＮＭＯＳトランジスタのソースに相当するＮ型の不純物拡散領域を有している。また、第１ＭＯＳＦＥＴ１０は、比較的幅の広いＮＭＯＳデバイスであり、ゲート、ソース及びボディはグランドに接続され、ドレインはＩ／Ｏパッドに接続されている。
【0014】
半導体基板２は、本実施形態においてＰ型のシリコン基板である。半導体基板２は、Ｐウェル領域と、ＳＴＩ３を備えている。Ｐウェル領域は、半導体基板２にボロン（Ｂ）等のＰ型不純物を注入することによって形成されるＰ型の極性を有する領域である。また、ＳＴＩ３は、半導体基板２に形成される各領域間を分断するための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めることにより形成される。ＳＴＩ３は絶縁体で構成されるため、シリコン基板上面に形成された各領域を電気的に分離する。
【0015】
Ｐ型領域４は、半導体基板２のドレイン側にボロン（Ｂ）等のＰ型不純物を注入することにより、半導体層に形成されるＰ型の高濃度領域である。Ｐ型領域４は、後述するドレイン側ＳＤ領域６Ｄとｐｎ接合を形成し、ＥＳＤ保護領域８を形成する。
【0016】
ＬＤＤ領域５は、半導体基板２のソース側及びドレイン側にヒ素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入することにより、半導体層に形成される低濃度領域である。半導体層に低濃度領域を形成することにより、ゲートＧ下部のＰウェル領域において空乏層が拡大し電界強度を低下させる。
【0017】
ＳＤ領域（ソース－ドレイン領域）６は、トランジスタのドレインを設けたい領域にヒ素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入することにより形成される。また、ドレイン側ＳＤ領域６Ｄは、ポリシリコン等の材料によって構成されるドレイン電極が形成される領域である。なお、ドレイン側ＳＤ領域６Ｄは、ジャンクション位置がＰ型領域４のジャンクション位置よりも浅くなるように形成される。
【0018】
ゲート酸化膜７は、ゲート電極Ｇの下部、及び半導体基板２上面に形成される酸化膜である。ゲート酸化膜７が形成されることにより、半導体基板２中におけるゲート電極Ｇ下部のチャネル領域をゲート電極Ｇが絶縁される。これにより、ゲート電極Ｇに電圧が印加された場合に、ソース－ドレイン間においてキャリアの移動が適切に行われ、チャネル領域に電流が流れる。
【0019】
ゲート電極Ｇは、ポリシリコンにより構成されている。ゲート電極Ｇは、ゲート酸化膜７上に形成される。なお、ゲート電極Ｇは、ポリシリコンの他に、高誘電率絶縁膜／メタル・ゲート（ＭＧＨＫ：ｍｅｔａｌ ｇａｔｅ／ｈｉｇｈ－ｋ）を用いることとしても良い。
【0020】
（半導体装置の製造方法）
次に、第１実施形態に係る半導体装置の製造工程（プロセスフロー）の一例について図２～図９を参照して説明する。本実施形態においては、第１ＭＯＳＦＥＴ１０は、具体的には、ＧＧＮＭＯＳである。また、第２ＭＯＳＦＥＴ２０は、具体的には、ＭＶＰＭＯＳである。なお、図２～図９においては、第１ＭＯＳＦＥＴ１０及び第２ＭＯＳＦＥＴ２０を除く半導体基板２に形成される他のＰＭＯＳＦＥＴ又はＮＭＯＳＦＥＴの図示を省略する。
次に、第１実施形態に係る半導体装置の製造工程（プロセスフロー）の一例について図２～図９を参照して説明する。本実施形態においては、第１ＭＯＳＦＥＴ１０は、具体的には、ＧＧＮＭＯＳである。また、第２ＭＯＳＦＥＴ２０は、具体的には、ＭＶＰＭＯＳである。なお、図２～図９においては、第１ＭＯＳＦＥＴ１０及び第２ＭＯＳＦＥＴ２０を除く半導体基板２に形成される他のＰＭＯＳＦＥＴ又はＮＭＯＳＦＥＴの図示を省略する。
【0021】
図２に示すステップＳ１０において、半導体基板２にＳＴＩ３を形成する。ＳＴＩ３は、各領域間を分断するための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めることにより形成される。ＳＴＩ３は絶縁体で構成されるため、半導体基板２に形成された各領域を電気的に分離する。その後、熱酸化法により、半導体基板２上面におけるＳＴＩ３上面を除く全域に厚さ８［ｎｍ］の酸化膜を形成する。なお、熱酸化法は、ドライ酸化、ウェット酸化、スチーム酸化のいずれを用いてもよい。
【0022】
次に、第１ＭＯＳＦＥＴ形成領域１０ｂに対してボロン（Ｂ）等のＰ型不純物を注入し、第２ＭＯＳＦＥＴ形成領域２０ｂに対してヒ素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入する。そして、アニール処理を行うことにより、第１ＭＯＳＦＥＴ形成領域１０ｂにＰウェル領域を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにＮウェル領域を形成する。
【0023】
次に、図３に示すステップＳ１２において、第１ＭＯＳＦＥＴ形成領域１０ｂ及び第２ＭＯＳＦＥＴ形成領域２０ｂに対してＰ型不純物を注入し、第１ＭＯＳＦＥＴ形成領域１０ｂにＰ型領域４を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する。
まず、半導体基板２において、第１ＭＯＳＦＥＴ形成領域１０ｂのドレイン側においてＰ型領域４を形成する領域、第２ＭＯＳＦＥＴ形成領域２０ｂにおいてソース側ＬＤＤ領域（第１型領域）２１及びドレイン側ＬＤＤ領域（第１型領域）２２を形成する各領域上面以外の半導体基板２上面をフォトレジストによってマスクする。
まず、半導体基板２において、第１ＭＯＳＦＥＴ形成領域１０ｂのドレイン側においてＰ型領域４を形成する領域、第２ＭＯＳＦＥＴ形成領域２０ｂにおいてソース側ＬＤＤ領域（第１型領域）２１及びドレイン側ＬＤＤ領域（第１型領域）２２を形成する各領域上面以外の半導体基板２上面をフォトレジストによってマスクする。
【0024】
次に、半導体基板２上面がマスクされた状態で不純物を注入することにより、第１ＭＯＳＦＥＴ形成領域１０ｂにＰ型領域４を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する。第１ＭＯＳＦＥＴ形成領域１０ｂのＰ型領域４、第２ＭＯＳＦＥＴ形成領域２０ｂのソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２は、例えば、Ｐウェル領域に対して、ボロン（Ｂ）等のＰ型不純物を、注入エネルギー６０［ｋｅＶ］、ドーズ量３ｅ＋１３オーダー［／ｃｍ２］の条件で注入して形成する。
【0025】
次に、図４に示すステップＳ１４において、ソース側及びドレイン側ＬＤＤ領域を形成するためのマスクを除去した後、第１ＭＯＳＦＥＴ形成領域１０ｂ及び第２ＭＯＳＦＥＴ形成領域２０ｂの各領域においてゲート電極を設ける領域以外の半導体基板２上面に対してマスクを形成した状態で熱酸化法を用いて、ゲート電極を設ける領域にゲート酸化膜７を形成する。なお、熱酸化法は、ドライ酸化、ウェット酸化、スチーム酸化のいずれを用いてもよい。図４～図９においては、半導体基板２上面の薄い酸化膜の図示を省略する。
【0026】
次に、ゲート酸化膜７を形成した後、リソグラフィ技術によって、第１ＭＯＳＦＥＴ形成領域１０ｂ及び第２ＭＯＳＦＥＴ形成領域２０ｂのそれぞれにおいて、ゲート電極Ｇを形成する領域にゲート電極Ｇのパターニングを行う。そして、フォトレジストを除去した後、ＣＶＤ法により半導体基板２上面の所定の領域にゲート電極用のポリシリコンを堆積する。
【0027】
次に、図５に示すステップＳ１６において、第１ＭＯＳＦＥＴ形成領域１０ｂにおいて、ＬＤＤ領域５を形成する各領域を除く半導体基板２上面をマスクした状態で、ヒ素（Ａｓ）等のＮ型不純物を第１ＭＯＳＦＥＴ形成領域１０ｂへ注入し、ソース側及びドレイン側にＬＤＤ領域５を形成する。第１ＭＯＳＦＥＴ形成領域１０ｂの各ＬＤＤ領域５は、例えば、ヒ素（Ａｓ）等のＮ型不純物を、注入エネルギー１０［ｋｅＶ］、ドーズ量１ｅ＋１５オーダー［／ｃｍ２］の条件で注入して形成する。
ソース側及びドレイン側の各ＬＤＤ領域５の各ジャンクション位置は、ＬＤＤ領域５を形成する際の不純物の注入エネルギーを、Ｐ型領域４を形成する際の注入エネルギーよりも低くすることにより、Ｐ型領域４のジャンクション位置よりも浅く形成する。
ソース側及びドレイン側の各ＬＤＤ領域５の各ジャンクション位置は、ＬＤＤ領域５を形成する際の不純物の注入エネルギーを、Ｐ型領域４を形成する際の注入エネルギーよりも低くすることにより、Ｐ型領域４のジャンクション位置よりも浅く形成する。
【0028】
次に、図６に示すステップＳ１８において、第１ＭＯＳＦＥＴ形成領域１０ｂ、第２ＭＯＳＦＥＴ形成領域２０ｂにおいて、各ゲート電極にサイドウォールＳＷを形成するとともに、第１ＭＯＳＦＥＴ形成領域１０ｂにソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄを形成する。
まず、ＴＥＯＳを用いたＣＶＤ法により、各ゲート電極Ｇに酸化膜を形成した後、異方性エッチングを行い、各ゲート電極Ｇの側壁にのみ酸化膜を形成する。各ゲート電極Ｇの側壁に形成された酸化膜がサイドウォールＳＷとなる。なお、成膜にはＴＥＯＳに加えて、ＣＶＤ法によるシリコン窒化（ＳｉＮ）膜を積層してもよい。
まず、ＴＥＯＳを用いたＣＶＤ法により、各ゲート電極Ｇに酸化膜を形成した後、異方性エッチングを行い、各ゲート電極Ｇの側壁にのみ酸化膜を形成する。各ゲート電極Ｇの側壁に形成された酸化膜がサイドウォールＳＷとなる。なお、成膜にはＴＥＯＳに加えて、ＣＶＤ法によるシリコン窒化（ＳｉＮ）膜を積層してもよい。
【0029】
次に、第１ＭＯＳＦＥＴ形成領域１０ｂにおいてソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄを形成する領域及び他のＮＭＯＳＦＥＴ形成領域における各ＳＤ領域を形成する領域以外の上面をマスクした状態で、Ｐ型領域４及び各ＬＤＤ領域５のそれぞれへ、リン（Ｐ）等のＮ型不純物を注入し、Ｎ型のソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄを形成する。第１ＭＯＳＦＥＴ形成領域１０ｂの各ＬＤＤ領域５は、例えば、リン（Ｐ）等のＮ型不純物を、注入エネルギー１５［ｋｅＶ］、ドーズ量７ｅ＋１５オーダー［／ｃｍ２］の条件で注入して形成する。
なお、ソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄのジャンクション位置は、Ｐ型領域４のジャンクション位置よりも浅く、半導体基板２上面に対して深さ０．１［μｍ］程度であることが好ましい。
なお、ソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄのジャンクション位置は、Ｐ型領域４のジャンクション位置よりも浅く、半導体基板２上面に対して深さ０．１［μｍ］程度であることが好ましい。
【0030】
次に、図７に示すステップＳ２０において、第２ＭＯＳＦＥＴ形成領域２０ｂの各ＳＤ領域２３、２４を形成する領域及び他のＰＭＯＳＦＥＴ形成領域における各ＳＤ領域を形成する領域以外の上面をマスクした状態で、ボロン（Ｂ）等のＰ型不純物をソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２へ注入し、Ｎ型のソース側ＳＤ領域２３及びドレイン側ＳＤ領域２４を形成する。
【0031】
次に、図８に示すステップＳ２２において、フォトレジストを除去した後、アニール処理を行うことにより、各領域に注入されたボロン（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）等の不純物を活性化させる。
なお、第１ＭＯＳＦＥＴ形成領域１０ｂのドレイン側において、界面がｐｎ接合されたＰ型領域４及びドレイン側ＳＤ領域６ＤがＥＳＤ保護領域８となる。
なお、第１ＭＯＳＦＥＴ形成領域１０ｂのドレイン側において、界面がｐｎ接合されたＰ型領域４及びドレイン側ＳＤ領域６ＤがＥＳＤ保護領域８となる。
【0032】
次に、図９に示すステップＳ２４において、第１ＭＯＳＦＥＴ形成領域１０ｂの所定位置においてシリサイド化を行うために、酸化膜にフォトレジストを塗布し、パターンを形成する。そして、フッ酸（ＨＦ）を用いたウェットエッチング及び／又はケミカルドライエッチングを行い、シリサイド領域を形成する所定領域のみ酸化膜を除去し、酸化膜の開口を形成する。
次に、スパッタリング等のＰＶＤ法により半導体基板２上面にニッケル（Ｎｉ）を堆積する。ニッケル（Ｎｉ）膜の成膜後にアニール処理を行うことにより、シリコン（Ｓｉ）とニッケル（Ｎｉ）の接合部はニッケルシリサイド（ＮｉＳｉ）に変化する。その後、薬品処理によってソース、ドレイン及びゲート領域を除く半導体基板２上面のニッケル（Ｎｉ）を除去する。 なお、ニッケルシリサイド等のシリサイドは、上述のように一般的なシリサイドプロセスフローによって形成される。
次に、スパッタリング等のＰＶＤ法により半導体基板２上面にニッケル（Ｎｉ）を堆積する。ニッケル（Ｎｉ）膜の成膜後にアニール処理を行うことにより、シリコン（Ｓｉ）とニッケル（Ｎｉ）の接合部はニッケルシリサイド（ＮｉＳｉ）に変化する。その後、薬品処理によってソース、ドレイン及びゲート領域を除く半導体基板２上面のニッケル（Ｎｉ）を除去する。 なお、ニッケルシリサイド等のシリサイドは、上述のように一般的なシリサイドプロセスフローによって形成される。
【0033】
次に、第１ＭＯＳＦＥＴ形成領域１０ｂ及び第２ＭＯＳＦＥＴ形成領域２０ｂにおける導電層や各電極、配線上に層間絶縁膜を形成する。そして、ソース、ドレイン、ゲート及びボディの各電極をそれぞれ接続するためのコンタクトホールをドライエッチングにより形成する。また、形成されたコンタクトホールの内側壁面には、コンタクトホールに埋め込まれるタングステン（Ｗ）形成時にニッケルシリサイド等のシリサイドがフッ素系化合物、フッ素（Ｆ）に晒されることを防ぐために、バリアメタルを形成する。バリアメタルは、例えば、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）等を材料とする薄膜であり、スパッタリング法やＣＶＤ法によって形成される厚さ１０～１５［ｎｍ］程度の薄膜である。
そして、バリアメタル形成後、コンタクトホールにタングステン（Ｗ）や銅（Ｃｕ）を埋め込むことによってコンタクトが形成され、形成されたコンタクトの上面にメタル配線等が敷設されてソース、ドレイン及びゲートの各電極が形成される。
本実施形態に係る半導体装置１は、以上のプロセスフローを経て製造される。
そして、バリアメタル形成後、コンタクトホールにタングステン（Ｗ）や銅（Ｃｕ）を埋め込むことによってコンタクトが形成され、形成されたコンタクトの上面にメタル配線等が敷設されてソース、ドレイン及びゲートの各電極が形成される。
本実施形態に係る半導体装置１は、以上のプロセスフローを経て製造される。
【0034】
（第１ＭＯＳＦＥＴの性能評価）
図１０は、第１実施形態に係る半導体装置におけるＥＳＤ保護領域の拡大図である。また、図１１は、半導体装置のＥＳＤ保護領域における半導体基板上面に対する深さと各不純物の不純物濃度を示したグラフである。また、図１１のグラフにおいて、横軸はＥＳＤ保護領域における半導体基板上面に対する深さを示す。縦軸はＥＳＤ保護領域における各不純物の不純物濃度を示す。さらに、図１１において、実線はヒ素（Ａｓ）の不純物濃度を示し、破線はリン（Ｐ）の不純物濃度を示し、一点鎖線はボロン（Ｂ）の不純物濃度を示す。
図１０は、第１実施形態に係る半導体装置におけるＥＳＤ保護領域の拡大図である。また、図１１は、半導体装置のＥＳＤ保護領域における半導体基板上面に対する深さと各不純物の不純物濃度を示したグラフである。また、図１１のグラフにおいて、横軸はＥＳＤ保護領域における半導体基板上面に対する深さを示す。縦軸はＥＳＤ保護領域における各不純物の不純物濃度を示す。さらに、図１１において、実線はヒ素（Ａｓ）の不純物濃度を示し、破線はリン（Ｐ）の不純物濃度を示し、一点鎖線はボロン（Ｂ）の不純物濃度を示す。
【0035】
図１０に示す通り、第１ＭＯＳＦＥＴ１０のドレイン側において、半導体基板２上にドレイン電極のコンタクトが形成される。また、ドレイン電極のコンタクト下部には、ＥＳＤ保護領域８であるドレイン側ＳＤ領域６Ｄ及びＰ型領域４が形成され、各領域の界面にｐｎ接合が形成される。
【0036】
図１１は、第１実施形態に係る第１ＭＯＳＦＥＴのＥＳＤ領域における半導体基板上面に対する深さと各不純物の不純物濃度を示したグラフである。図１１によれば、各不純物の不純物濃度は、深さ０．１［μｍ］地点近傍のドレイン側ＳＤ領域６ＤとＰ型領域４とのｐｎ接合面における不純物濃度が約１ｅ＋１８［／ｃｍ３］であり、高い状態にある。
【0037】
このように、Ｐ型領域４及びドレイン側ＳＤ領域６Ｄのｐｎ接合面において、各不純物の不純物濃度は高い状態にある。また、Ｐ型領域４の不純物濃度は、ゲート電極Ｇ下の同一深度における不純物濃度よりも高濃度である。従って、ドレイン側ＳＤ領域６ＤとＰ型領域４とのｐｎ接合面において、ドレイン側ＳＤ領域６Ｄと半導体基板２のＰウェル領域とのｐｎ接合面における空乏層よりも狭い空乏層が形成される。
【0038】
ここで、ドレイン側ＳＤ領域６ＤとＰ型領域４とのｐｎ接合面に狭い空乏層が形成されることにより、アバランシェ降伏が起こる電圧が低電圧化する。これにより、第１ＭＯＳＦＥＴ１０のＰウェル領域内の寄生バイポーラトランジスタは、低電圧で導通するようになる。さらに、寄生バイポーラトランジスタが導通することによって、ドレイン側ＳＤ領域６Ｄとソース側ＳＤ領域６Ｓの間を大電流が流れ、Ｉ／Ｏパッドに印加されたＥＳＤサージをグランド（接地電位）に逃がすことにより、第１ＭＯＳＦＥＴ（ＧＧＮＭＯＳ）１０に接続される回路へのＥＳＤサージの印加を防止することができる。
【0039】
（第２実施形態）
図１２は、第２実施形態に係る半導体装置におけるＥＳＤ保護領域の拡大図である。また、図１３は、第２実施形態に係る半導体装置の平面図である。
図１２及び図１３より、本実施形態の第１ＭＯＳＦＥＴ１０’は、製造工程において、幅方向においてゲート電極ＧとＰ型領域４’の間に絶縁物であるシリサイドブロック３０が設けられる工程を有する点が第１実施形態と異なる。
また、シリサイドブロック３０は、例えば、ゲート電極ＧにサイドウォールＳＷを形成する際の絶縁層を用い、フォトリソグラフィ技術とエッチング技術を用いて、サイドウォールＳＷとともに、ゲート電極とＰ型領域の縁部との間の所定の領域に形成する。
図１２は、第２実施形態に係る半導体装置におけるＥＳＤ保護領域の拡大図である。また、図１３は、第２実施形態に係る半導体装置の平面図である。
図１２及び図１３より、本実施形態の第１ＭＯＳＦＥＴ１０’は、製造工程において、幅方向においてゲート電極ＧとＰ型領域４’の間に絶縁物であるシリサイドブロック３０が設けられる工程を有する点が第１実施形態と異なる。
また、シリサイドブロック３０は、例えば、ゲート電極ＧにサイドウォールＳＷを形成する際の絶縁層を用い、フォトリソグラフィ技術とエッチング技術を用いて、サイドウォールＳＷとともに、ゲート電極とＰ型領域の縁部との間の所定の領域に形成する。
【0040】
本実施形態において、シリサイドブロック３０は、Ｐ型領域４’の縁部から離間した位置に形成する。なお、Ｐ型領域４’及びシリサイドブロック３０間の所定の距離は、特定の値に限定されるものではなく、熱酸化法を行う工程においてもシリサイドブロック３０の下にＰ型の不純物であるボロン（Ｂ）が拡散しないように調整されるものである。本実施形態における所定の距離は、例えば、５０［ｎｍ］である。
【0041】
（半導体装置の製造方法）
本実施形態における半導体装置の製造工程（プロセスフロー）の一例について図１４～図２１を参照して説明する。本実施形態は、半導体装置の製造工程において、Ｐ型領域４’の縁部と離間した位置にシリサイドブロックを設ける点が第１実施形態と異なる。
なお、Ｐ型領域４’の縁部と離間した位置にシリサイドブロックを設ける点を除いて、第１実施形態における半導体装置の製造工程と同一である。そのため、本実施形態においては、主に第１実施形態と異なる各工程について説明する。また、第１実施形態と共通する構成については、第１実施形態と同一の符号を使用する。
なお、図１４～図２１においては、第１ＭＯＳＦＥＴ１０’及び第２ＭＯＳＦＥＴ２０を除く半導体基板２に形成される他のＰＭＯＳＦＥＴ又はＮＭＯＳＦＥＴの図示を省略する。
本実施形態における半導体装置の製造工程（プロセスフロー）の一例について図１４～図２１を参照して説明する。本実施形態は、半導体装置の製造工程において、Ｐ型領域４’の縁部と離間した位置にシリサイドブロックを設ける点が第１実施形態と異なる。
なお、Ｐ型領域４’の縁部と離間した位置にシリサイドブロックを設ける点を除いて、第１実施形態における半導体装置の製造工程と同一である。そのため、本実施形態においては、主に第１実施形態と異なる各工程について説明する。また、第１実施形態と共通する構成については、第１実施形態と同一の符号を使用する。
なお、図１４～図２１においては、第１ＭＯＳＦＥＴ１０’及び第２ＭＯＳＦＥＴ２０を除く半導体基板２に形成される他のＰＭＯＳＦＥＴ又はＮＭＯＳＦＥＴの図示を省略する。
【0042】
図１４に示すステップＳ３０において、半導体基板２にＳＴＩ３を形成する。ＳＴＩ３は、各領域間を分断するための構成であり、所定の位置に溝（トレンチ）を掘り、溝をシリコン酸化膜で埋めることにより形成される。ＳＴＩ３は絶縁体で構成されるため、半導体基板２に形成された各領域を電気的に分離する。その後、熱酸化法により、半導体基板２上面におけるＳＴＩ３上面を除く全域に厚さ８［ｎｍ］の酸化膜を形成する。なお、熱酸化法は、ドライ酸化、ウェット酸化、スチーム酸化のいずれを用いてもよい。
【0043】
次に、第１ＭＯＳＦＥＴ形成領域１０ｂ’に対してボロン（Ｂ）等のＰ型不純物を注入し、第２ＭＯＳＦＥＴ形成領域２０ｂに対してヒ素（Ａｓ）やリン（Ｐ）等のＮ型不純物を注入する。そして、アニール処理を行うことにより、第１ＭＯＳＦＥＴ形成領域１０ｂ’にＰウェル領域を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにＮウェル領域を形成する。
【0044】
次に、図１５に示すステップＳ３２において、第１ＭＯＳＦＥＴ形成領域１０ｂ’及び第２ＭＯＳＦＥＴ形成領域２０ｂに対してＰ型不純物を注入し、第１ＭＯＳＦＥＴ形成領域１０ｂ’にＰ型領域４’を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する。
まず、半導体基板２において、第１ＭＯＳＦＥＴ形成領域１０ｂ’のドレイン側においてＰ型領域４’を形成する領域、第２ＭＯＳＦＥＴ形成領域２０ｂにおいてソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する各領域上面以外の半導体基板２上面をフォトレジストによってマスクする。なお、マスクの寸法は、後の工程において、ゲート電極ＧとＰ型領域４’の間にシリサイドブロックを形成するための領域が確保されるように調整されることが好ましい。
まず、半導体基板２において、第１ＭＯＳＦＥＴ形成領域１０ｂ’のドレイン側においてＰ型領域４’を形成する領域、第２ＭＯＳＦＥＴ形成領域２０ｂにおいてソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する各領域上面以外の半導体基板２上面をフォトレジストによってマスクする。なお、マスクの寸法は、後の工程において、ゲート電極ＧとＰ型領域４’の間にシリサイドブロックを形成するための領域が確保されるように調整されることが好ましい。
【0045】
次に、半導体基板２上面がマスクされた状態で不純物を注入することにより、第１ＭＯＳＦＥＴ形成領域１０ｂ’にＰ型領域４’を形成し、第２ＭＯＳＦＥＴ形成領域２０ｂにソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２を形成する。第１ＭＯＳＦＥＴ形成領域１０ｂのＰ型領域４’、第２ＭＯＳＦＥＴ形成領域２０ｂのソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２は、例えば、Ｐウェル領域に対して、ボロン（Ｂ）等のＰ型不純物を、注入エネルギー６０［ｋｅＶ］、ドーズ量３ｅ＋１３オーダー［／ｃｍ２］の条件で注入して形成する。
【0046】
次に、図１６に示すステップＳ３４において、ソース側及びドレイン側の各ＬＤＤ領域を形成するためのマスクを除去した後、第１ＭＯＳＦＥＴ形成領域１０ｂ’及び第２ＭＯＳＦＥＴ形成領域２０ｂの各領域においてゲート電極を設ける領域以外の半導体基板２上面に対してマスクを形成した状態で熱酸化法を用いて、ゲート電極を設ける領域にゲート酸化膜７を形成する。なお、熱酸化法は、ドライ酸化、ウェット酸化、スチーム酸化のいずれを用いてもよい。図１６～図２１においては、半導体基板２上面の薄い酸化膜の図示を省略する。
なお、マスクの寸法は、後の工程において、ゲート電極ＧとＰ型領域４’の間にシリサイドブロックを形成するための領域が確保されるように調整されることが好ましい。
なお、マスクの寸法は、後の工程において、ゲート電極ＧとＰ型領域４’の間にシリサイドブロックを形成するための領域が確保されるように調整されることが好ましい。
【0047】
次に、ゲート酸化膜７を形成した後、リソグラフィ技術によって、第１ＭＯＳＦＥＴ形成領域１０ｂ’及び第２ＭＯＳＦＥＴ形成領域２０ｂのそれぞれにおいて、ゲート電極Ｇを形成する領域にゲート電極Ｇのパターニングがなされる。そして、フォトレジストを除去した後、ＣＶＤ法により半導体基板２上面の所定の領域にゲート電極用のポリシリコンを堆積する。
【0048】
次に、図１７に示すステップＳ３６において、第１ＭＯＳＦＥＴ形成領域１０ｂ’において、ＬＤＤ領域５を形成する各領域を除く半導体基板２上面全域をマスクした状態で、ヒ素（Ａｓ）等のＮ型不純物を第１ＭＯＳＦＥＴ形成領域１０ｂ’へ注入し、ソース側及びドレイン側にＬＤＤ領域５を形成する。第１ＭＯＳＦＥＴ形成領域１０ｂ’の各ＬＤＤ領域５は、例えば、ヒ素（Ａｓ）等のＮ型不純物を、注入エネルギー１０［ｋｅＶ］、ドーズ量１ｅ＋１５オーダー［／ｃｍ２］の条件で注入して形成する。
ソース側及びドレイン側の各ＬＤＤ領域５の各ジャンクション位置は、ＬＤＤ領域５を形成する際の不純物の注入エネルギーを、Ｐ型領域４’を形成する際の注入エネルギーよりも低くすることにより、Ｐ型領域４’のジャンクション位置よりも浅く形成する。
ソース側及びドレイン側の各ＬＤＤ領域５の各ジャンクション位置は、ＬＤＤ領域５を形成する際の不純物の注入エネルギーを、Ｐ型領域４’を形成する際の注入エネルギーよりも低くすることにより、Ｐ型領域４’のジャンクション位置よりも浅く形成する。
【0049】
次に、図１８に示すステップＳ３８において、第１ＭＯＳＦＥＴ形成領域１０ｂ’、第２ＭＯＳＦＥＴ形成領域２０ｂにおいて、各ゲート電極にサイドウォールＳＷを形成するとともに、第１ＭＯＳＦＥＴ形成領域１０ｂ’にソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄ’を形成する。
まず、ＴＥＯＳを用いたＣＶＤ法により、各ゲート電極Ｇに酸化膜を形成した後、異方性エッチングを行い、各ゲート電極Ｇの側壁にのみ酸化膜を形成する。各ゲート電極Ｇの側壁に形成された酸化膜がサイドウォールＳＷとなる。なお、成膜にはＴＥＯＳに加えて、ＣＶＤ法によるシリコン窒化（ＳｉＮ）膜を積層してもよい。
まず、ＴＥＯＳを用いたＣＶＤ法により、各ゲート電極Ｇに酸化膜を形成した後、異方性エッチングを行い、各ゲート電極Ｇの側壁にのみ酸化膜を形成する。各ゲート電極Ｇの側壁に形成された酸化膜がサイドウォールＳＷとなる。なお、成膜にはＴＥＯＳに加えて、ＣＶＤ法によるシリコン窒化（ＳｉＮ）膜を積層してもよい。
【0050】
次に、第１ＭＯＳＦＥＴ形成領域１０ｂ’においてソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄ’を形成する領域及び他のＮＭＯＳＦＥＴ形成領域における各ＳＤ領域を形成する領域以外の上面をマスクした状態で、Ｐ型領域４’及び各ＬＤＤ領域５のそれぞれへ、リン（Ｐ）等のＮ型不純物を注入し、Ｎ型のソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄ’を形成する。第１ＭＯＳＦＥＴ形成領域１０ｂ’の各ＬＤＤ領域５は、例えば、リン（Ｐ）等のＮ型不純物を、注入エネルギー１５［ｋｅＶ］、ドーズ量７ｅ＋１５オーダー［／ｃｍ２］の条件で注入して形成する。
なお、ソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄ’のジャンクション位置は、Ｐ型領域４’のジャンクション位置よりも浅く、半導体基板２上面に対して深さ０．１［μｍ］程度であることが好ましい。
なお、本実施形態において、Ｐ型領域４’の上面は、ドレイン側ＳＤ領域６Ｄ’の下面の一部とｐｎ接合する。
なお、ソース側ＳＤ領域６Ｓ及びドレイン側ＳＤ領域６Ｄ’のジャンクション位置は、Ｐ型領域４’のジャンクション位置よりも浅く、半導体基板２上面に対して深さ０．１［μｍ］程度であることが好ましい。
なお、本実施形態において、Ｐ型領域４’の上面は、ドレイン側ＳＤ領域６Ｄ’の下面の一部とｐｎ接合する。
【0051】
次に、図１９に示すステップＳ４０において、第２ＭＯＳＦＥＴ形成領域２０ｂの各ＳＤ領域２３、２４を形成する領域及び他のＰＭＯＳＦＥＴ形成領域における各ＳＤ領域を形成する領域以外の上面をマスクした状態で、ボロン（Ｂ）等のＰ型不純物をソース側ＬＤＤ領域２１及びドレイン側ＬＤＤ領域２２へ注入し、Ｎ型のソース側ＳＤ領域２３及びドレイン側ＳＤ領域２４を形成する。
【0052】
次に、図２０に示すステップＳ４２において、フォトレジストを除去した後、アニール処理を行うことにより、各領域に注入されたボロン（Ｂ）、ヒ素（Ａｓ）、リン（Ｐ）等の不純物を活性化させる。
なお、第１ＭＯＳＦＥＴ形成領域１０ｂ’のドレイン側において、界面がｐｎ接合であるＰ型領域４’及びドレイン側ＳＤ領域６Ｄ’がＥＳＤ保護領域８’となる。
なお、第１ＭＯＳＦＥＴ形成領域１０ｂ’のドレイン側において、界面がｐｎ接合であるＰ型領域４’及びドレイン側ＳＤ領域６Ｄ’がＥＳＤ保護領域８’となる。
【0053】
次に、ＴＥＯＳを用いたＣＶＤ法及びエッチング技術を用いて、第１ＭＯＳＦＥＴ形成領域１０ｂ’上面の酸化膜をパターニングし、幅方向においてＰ型領域４’のチャネル側縁部から所定の距離だけ離れた所定の位置にシリサイドブロック３０を形成する。
【0054】
次に、図２１に示すステップＳ４４において、第１ＭＯＳＦＥＴ形成領域１０ｂ’の所定位置においてシリサイド化を行うために、シリサイドブロック３０及び酸化膜にフォトレジストを塗布し、パターンを形成する。そして、フッ酸（ＨＦ）を用いたウェットエッチング及び／又はケミカルドライエッチングを行い、シリサイド領域を形成する所定領域のみ酸化膜を除去し、酸化膜の開口を形成する。
次に、スパッタリング等のＰＶＤ法により半導体基板２上面にニッケル（Ｎｉ）を堆積する。ニッケル膜の成膜後にアニール処理を行うことにより、シリコン（Ｓｉ）とニッケル（Ｎｉ）の接合部はニッケルシリサイド（ＮｉＳｉ）に変化する。その後、薬品処理によってソース、ドレイン及びゲート領域を除く半導体基板２上面のニッケル（Ｎｉ）を除去する。
なお、ニッケルシリサイド（ＮｉＳｉ）等のシリサイドは、上述のように一般的なシリサイドプロセスフローによって形成される。
次に、スパッタリング等のＰＶＤ法により半導体基板２上面にニッケル（Ｎｉ）を堆積する。ニッケル膜の成膜後にアニール処理を行うことにより、シリコン（Ｓｉ）とニッケル（Ｎｉ）の接合部はニッケルシリサイド（ＮｉＳｉ）に変化する。その後、薬品処理によってソース、ドレイン及びゲート領域を除く半導体基板２上面のニッケル（Ｎｉ）を除去する。
なお、ニッケルシリサイド（ＮｉＳｉ）等のシリサイドは、上述のように一般的なシリサイドプロセスフローによって形成される。
【0055】
次に、異方性エッチングにより、シリサイドブロックを除去する。ここで、第１ＭＯＳＦＥＴ形成領域１０ｂ’において、ソース、ドレイン及びゲート領域のように半導体基板２上面がシリサイド化した領域はシリサイド領域であり、酸化膜で覆われたことにより半導体基板２上面がシリサイド化していない領域はノンシリサイド領域となる。また、上述のＳ４２において、シリサイドブロック３０が形成されていた領域は、シリサイドブロックが除去された後、半導体基板２上面が酸化膜で覆われた領域となるためノンシリサイド領域である。また、ノンシリサイド領域はバラスト抵抗として機能する。
このように、Ｐ型領域４’の縁部から離間した位置にシリサイドブロックを形成したことにより、Ｐ型領域４’の不純物がノンシリサイド領域まで拡散することを抑制することができる。
このように、Ｐ型領域４’の縁部から離間した位置にシリサイドブロックを形成したことにより、Ｐ型領域４’の不純物がノンシリサイド領域まで拡散することを抑制することができる。
【0056】
次に、第１ＭＯＳＦＥＴ形成領域１０ｂ’及び第２ＭＯＳＦＥＴ形成領域２０ｂにおける導電層や各電極、配線上に層間絶縁膜を形成する。そして、ソース、ドレイン、ゲート及びボディの各電極をそれぞれ接続するためのコンタクトホールをドライエッチングにより形成する。また、形成されたコンタクトホールの内側壁面には、コンタクトホールに埋め込まれるタングステン（Ｗ）形成時にニッケルシリサイド等のシリサイドがフッ素系化合物、フッ素（Ｆ）に晒されることを防ぐために、バリアメタルを形成する。バリアメタルは、例えば、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）等を材料とする薄膜であり、スパッタリング法やＣＶＤ法によって形成される厚さ１０～１５［ｎｍ］程度の薄膜である。
そして、バリアメタル形成後、コンタクトホールにタングステン（Ｗ）や銅（Ｃｕ）を埋め込むことによってコンタクトが形成され、形成されたコンタクトの上面にメタル配線等が敷設されてソース、ドレイン及びゲートの各電極が形成される。
本実施形態に係る半導体装置１は、以上のプロセスフローを経て製造される。
そして、バリアメタル形成後、コンタクトホールにタングステン（Ｗ）や銅（Ｃｕ）を埋め込むことによってコンタクトが形成され、形成されたコンタクトの上面にメタル配線等が敷設されてソース、ドレイン及びゲートの各電極が形成される。
本実施形態に係る半導体装置１は、以上のプロセスフローを経て製造される。
【0057】
このように、製造工程において、Ｐ型領域４’とゲート電極Ｇの間に、バラスト抵抗として機能するノンシリサイド領域を形成する。また、Ｐ型領域４’の縁部から離間した位置にシリサイドブロックを形成することにより、ノンシリサイド領域もＰ型領域４’と離間した位置に形成されることとなる。これにより、Ｐ型領域４’の不純物がノンシリサイド領域にまで拡散することを抑制することができる。
【0058】
次に、ＥＳＤ保護領域８’を備える第１ＭＯＳＦＥＴ１０’（ＥＳＤ保護回路）におけるバラスト抵抗の機能について以下に説明する。
仮に、同一のＩ／Ｏパッドに接続された複数のＥＳＤ保護回路（ＧＧＮＭＯＳ）並列に接続されている場合において、各ＥＳＤ保護回路にノンシリサイド領域が設けられていない、すなわちバラスト抵抗が存在しない場合、特定のＥＳＤ保護回路にのみ大電流が流れてしまう可能性がある。この場合、複数のＥＳＤ保護回路は動作することができないとともに、低電圧で動作可能なＥＳＤ保護回路に大電流が流れることにより一部のＥＳＤ保護回路を破損してしまう可能性がある。
仮に、同一のＩ／Ｏパッドに接続された複数のＥＳＤ保護回路（ＧＧＮＭＯＳ）並列に接続されている場合において、各ＥＳＤ保護回路にノンシリサイド領域が設けられていない、すなわちバラスト抵抗が存在しない場合、特定のＥＳＤ保護回路にのみ大電流が流れてしまう可能性がある。この場合、複数のＥＳＤ保護回路は動作することができないとともに、低電圧で動作可能なＥＳＤ保護回路に大電流が流れることにより一部のＥＳＤ保護回路を破損してしまう可能性がある。
【0059】
ここで、各ＥＳＤ保護回路のそれぞれにバラスト抵抗が存在する場合、Ｉ／Ｏパッドから流れる電流を、並列に接続されている複数のＥＳＤ保護回路へ均等に流すことができる。そのため、Ｉ／Ｏパッドの電位の電圧降下を抑制することができるとともに、全てのＥＳＤ保護回路を動作することができる。また、アナログ回路に使用する場合においても、規格に対して十分なマージンを確保したＡＣ特性（交流特性）を有することができる。
【0060】
以上説明したように、各実施形態に係る半導体装置１の製造方法は、半導体基板２上に、静電放電（ＥＳＤ）保護領域８を有する第１ＭＯＳＦＥＴ１０と、第２ＭＯＳＦＥＴ２０とを形成する半導体装置の製造方法であって、前記半導体基板に対して第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴを形成する領域である第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域４を形成するとともに、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域２１，２２を形成する第１型領域形成工程と、前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート電極Ｇを形成するゲート電極形成工程と、前記第１ＭＯＳＦＥＴ形成領域の前記第１型領域の一部に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型領域よりもジャンクション位置が浅く、前記第１型領域と反対極性の第２型領域６を形成することにより、前記第１ＭＯＳＦＥＴ形成領域に前記ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程とを有する。
【0061】
本開示に係る半導体装置の製造方法によれば、第２ＭＯＳＦＥＴ形成領域に第１型領域を形成する工程において、第１ＭＯＳＦＥＴ形成領域におけるドレイン側の所定領域に対して第１型不純物を注入し、第１ＭＯＳＦＥＴのＥＳＤ保護領域における第１型領域を形成する。これにより、マスクや製造工程を新たに増やすことなく、第１ＭＯＳＦＥＴにＥＳＤ保護領域を形成することができる。すなわち、製造コストを増やすことなく、第１ＭＯＳＦＥＴにＥＳＤ保護領域を形成することができるとともに、ＥＳＤ保護領域におけるｐｎ接合面（第１型領域及び第２型領域の界面）においてアバランシェ降伏が起きやすく、ＭＯＳＦＥＴの動作開始電圧を低電圧化した半導体装置を製造することができる。
【0062】
また、本開示に係る半導体装置の製造方法は、前記第１ＭＯＳＦＥＴ形成領域において、前記半導体基板の幅方向における前記ゲート電極と前記第１型領域との間に、前記第１型領域の縁部から離間してシリサイドブロック３０を形成するシリサイドブロック形成工程を有する。
【0063】
本開示に係る半導体装置の製造方法によれば、前記第１ＭＯＳＦＥＴ形成領域において、半導体基板の幅方向におけるゲート電極と第１型領域との間に、第１型領域の縁部から離間してシリサイドブロックを形成する。これにより、シリサイドブロック下部に第１型領域に含まれる不純物が拡散することを抑制できる。このため、半導体装置の製造における歩留まりを改善することができる。
【0064】
また、本開示に係る半導体装置及びその製造方法は、前記第１型領域形成工程は、前記ゲート電極形成工程よりも前の工程である。
【0065】
本開示に係る半導体装置の製造方法によれば、第１型領域形成工程は、ゲート電極形成工程よりも前の工程とする。これにより、ゲート電極形成時におけるポリシリコンのイオン注入による突き抜けを考慮する必要が無く、深いジャンクションを有する第１型領域を形成することができる。
【0066】
以上、本発明について各実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更又は改良を加えることができ、該変更又は改良を加えた形態も本発明の技術的範囲に含まれる。また、上記実施形態を適宜組み合わせてもよい。
また、上記各実施形態で説明した製造工程の流れも一例であり、本発明の主旨を逸脱しない範囲内において不要な工程を削除したり、新たな工程を追加したり、工程の順序を入れ替えたりしてもよい。また、各実施形態で説明した具体的なドーズ量、厚さ等の各種設計値についても一例であり、本発明の主旨を逸脱しない範囲内において変更することができる。
また、上記各実施形態で説明した製造工程の流れも一例であり、本発明の主旨を逸脱しない範囲内において不要な工程を削除したり、新たな工程を追加したり、工程の順序を入れ替えたりしてもよい。また、各実施形態で説明した具体的なドーズ量、厚さ等の各種設計値についても一例であり、本発明の主旨を逸脱しない範囲内において変更することができる。
【符号の説明】
【0067】
１ 半導体装置
２ 半導体基板
３ シャロートレンチアイソレーション（ＳＴＩ）
４，４’ Ｐ型領域
５ LＤＤ領域
６ ＳＤ領域
６Ｓ ソース側ＳＤ領域
６Ｄ，６Ｄ’ ドレイン側ＳＤ領域
７ ゲート酸化膜
８，８’ ＥＳＤ保護領域
１０，１０’ 第１ＭＯＳＦＥＴ
１０ｂ，１０ｂ’ 第１ＭＯＳＦＥＴ形成領域
２０ 第２ＭＯＳＦＥＴ
２０ｂ 第２ＭＯＳＦＥＴ形成領域
２１ ソース側ＬＤＤ領域
２２ ドレイン側ＬＤＤ領域
２３ ソース側ＳＤ領域
２４ ドレイン側ＳＤ領域
３０ シリサイドブロック
Ｇ ゲート電極
２ 半導体基板
３ シャロートレンチアイソレーション（ＳＴＩ）
４，４’ Ｐ型領域
５ LＤＤ領域
６ ＳＤ領域
６Ｓ ソース側ＳＤ領域
６Ｄ，６Ｄ’ ドレイン側ＳＤ領域
７ ゲート酸化膜
８，８’ ＥＳＤ保護領域
１０，１０’ 第１ＭＯＳＦＥＴ
１０ｂ，１０ｂ’ 第１ＭＯＳＦＥＴ形成領域
２０ 第２ＭＯＳＦＥＴ
２０ｂ 第２ＭＯＳＦＥＴ形成領域
２１ ソース側ＬＤＤ領域
２２ ドレイン側ＬＤＤ領域
２３ ソース側ＳＤ領域
２４ ドレイン側ＳＤ領域
３０ シリサイドブロック
Ｇ ゲート電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【手続補正書】
【提出日】2024-10-31
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
半導体基板上に、静電放電（ＥＳＤ）保護領域を有する第１型の第１ＭＯＳＦＥＴと、前記第１ＭＯＳＦＥＴとゲート酸化膜の膜厚が同じであり、かつ、前記第１型と反対極性の第２型の第２ＭＯＳＦＥＴとを形成する半導体装置の製造方法であって、
前記半導体基板に対して第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴを形成する領域である第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域を形成するとともに、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域を形成する第１型領域形成工程と、
前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート酸化膜を形成するゲート酸化膜形成工程と、
前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート電極を形成するゲート電極形成工程と、
前記第１ＭＯＳＦＥＴ形成領域の前記第１型領域の一部に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型領域よりもジャンクション位置が浅く、前記第１型領域と反対極性の第２型領域を形成することにより、前記第１ＭＯＳＦＥＴ形成領域に前記ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程と
を有する半導体装置の製造方法。
前記半導体基板に対して第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴを形成する領域である第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域を形成するとともに、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域を形成する第１型領域形成工程と、
前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート酸化膜を形成するゲート酸化膜形成工程と、
前記第１ＭＯＳＦＥＴ形成領域及び前記第２ＭＯＳＦＥＴ形成領域のそれぞれにゲート電極を形成するゲート電極形成工程と、
前記第１ＭＯＳＦＥＴ形成領域の前記第１型領域の一部に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型領域よりもジャンクション位置が浅く、前記第１型領域と反対極性の第２型領域を形成することにより、前記第１ＭＯＳＦＥＴ形成領域に前記ＥＳＤ保護領域を形成するＥＳＤ保護領域形成工程と
を有する半導体装置の製造方法。
【請求項2】
前記半導体基板において、前記第１ＭＯＳＦＥＴを形成する領域である第１ＭＯＳＦＥＴ形成領域に対して第１型不純物を注入して、第１型ウェル領域を形成する工程と、
前記半導体基板において、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型ウェル領域と反対極性の第２型ウェル領域を形成する工程と、
を有し、
前記第１型領域形成工程は、前記第１型ウェル領域における前記第１ＭＯＳＦＥＴ形成領域のドレイン側及び前記第２型ウェル領域における前記第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに対して前記第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域を形成するとともに、前記第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域を形成する請求項１に記載の半導体装置の製造方法。
前記半導体基板において、前記第２ＭＯＳＦＥＴを形成する領域である第２ＭＯＳＦＥＴ形成領域に対して前記第１型不純物と反対極性の第２型不純物を注入し、前記第１型ウェル領域と反対極性の第２型ウェル領域を形成する工程と、
を有し、
前記第１型領域形成工程は、前記第１型ウェル領域における前記第１ＭＯＳＦＥＴ形成領域のドレイン側及び前記第２型ウェル領域における前記第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに対して前記第１型不純物を注入することにより、前記第１ＭＯＳＦＥＴ形成領域のドレイン側に第１型領域を形成するとともに、前記第２ＭＯＳＦＥＴ形成領域のソース側及びドレイン側のそれぞれに第１型領域を形成する請求項１に記載の半導体装置の製造方法。
【請求項3】
前記第１ＭＯＳＦＥＴ形成領域において、前記半導体基板の幅方向における前記ゲート電極と前記第１型領域との間に、前記第１型領域の縁部から離間してシリサイドブロックを形成するシリサイドブロック形成工程を有する請求項１に記載の半導体装置の製造方法。
【請求項4】
前記第１型領域形成工程は、前記ゲート電極形成工程よりも前の工程である請求項１から３のいずれかに記載の半導体装置の製造方法。