2024-162317 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024162317

(43)【公開日】2024-11-21

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/07 20060101AFI20241114BHJP

【ＦＩ】

H01L25/04 C

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023077698

(22)【出願日】2023-05-10

(71)【出願人】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】漢那 朝和

(72)【発明者】

【氏名】益田 明宜

(57)【要約】

【課題】本開示は、短絡耐量を向上させることが可能な半導体装置を提供することを目的とする。
【解決手段】本開示による半導体装置は、絶縁基板と、絶縁基板上に設けられた第１回路パターン、第２回路パターン、第３回路パターン、および第４回路パターンと、第１回路パターン上に設けられた半導体チップおよび第１電極と、第２回路パターン上に設けられた第２電極と、第３回路パターン上に設けられた第３電極と、第４回路パターン上に設けられた第４電極とを備え、半導体チップに設けられたパットと第２回路パターンとは第１配線を介して接続され、半導体チップの表面と第３回路パターンとは第２配線を介して接続され、半導体チップの表面と第４回路パターンとは第３配線を介して接続され、第２配線および第３配線は半導体チップの表面を基準として同一方向かつ平行に設けられ、第１配線は第３配線とは逆方向に設けられている。
【選択図】図１

【特許請求の範囲】

【請求項1】

絶縁基板と、
前記絶縁基板上に設けられた第１回路パターン、第２回路パターン、第３回路パターン、および第４回路パターンと、
前記第１回路パターン上に設けられた半導体チップおよび第１電極と、
前記第２回路パターン上に設けられた第２電極と、
前記第３回路パターン上に設けられた第３電極と、
前記第４回路パターン上に設けられた第４電極と、
を備え、
前記半導体チップに設けられたパットと前記第２回路パターンとは、第１配線を介して接続され、
前記半導体チップの表面と前記第３回路パターンとは、第２配線を介して接続され、
前記半導体チップの表面と前記第４回路パターンとは、第３配線を介して接続され、
前記第２配線および前記第３配線は、前記半導体チップの表面を基準として同一方向かつ平行に設けられ、
前記第１配線は、前記第３配線とは逆方向に設けられている、半導体装置。

【請求項2】

前記第４回路パターンは、前記第１回路パターンと前記第３回路パターンとの間に設けられ、
前記第３配線は、前記第２配線よりも短い、請求項１に記載の半導体装置。

【請求項3】

前記半導体チップは、スイッチング素子と還流素子とを別個に含み、
前記スイッチング素子の表面と前記還流素子の表面とを接続する第４配線は、前記第２配線および前記第３配線とは逆方向に設けられている、請求項１または２に記載の半導体装置。

【請求項4】

前記第２配線は、前記第３配線の上方を通過するように設けられている、請求項１または２に記載の半導体装置。

【請求項5】

前記第１電極は、コレクタ電極であり、
前記第２電極は、ゲート電極であり、
前記第３電極は、第１エミッタ電極であり、
前記第４電極は、第２エミッタ電極である、請求項１または２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

従来、半導体装置のスイッチング動作時において、第１エミッタ配線からの相互誘導によって第２エミッタ配線に誘導起電力を発生させる技術が開示されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１７／２０９１９１号

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１の技術では、第１エミッタ配線からの相互誘導によって第２エミッタ配線だけでなくゲート配線にも誘導起電力が発生する。ゲート配線で発生する誘導起電力は、第２エミッタ配線で発生する誘導起電力を打ち消す方向にはたらく。従って、ゲート電圧の上昇を抑制する効果が減少し、半導体装置の短絡耐量が低下するという問題があった。

【0005】

本開示は、このような問題を解決するためになされたものであり、短絡耐量を向上させることが可能な半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記の課題を解決するために、本開示による半導体装置は、絶縁基板と、絶縁基板上に設けられた第１回路パターン、第２回路パターン、第３回路パターン、および第４回路パターンと、第１回路パターン上に設けられた半導体チップおよび第１電極と、第２回路パターン上に設けられた第２電極と、第３回路パターン上に設けられた第３電極と、第４回路パターン上に設けられた第４電極とを備え、半導体チップに設けられたパットと第２回路パターンとは、第１配線を介して接続され、半導体チップの表面と第３回路パターンとは、第２配線を介して接続され、半導体チップの表面と第４回路パターンとは、第３配線を介して接続され、第２配線および第３配線は、半導体チップの表面を基準として同一方向かつ平行に設けられ、第１配線は、第３配線とは逆方向に設けられている。

【発明の効果】

【0007】

本開示によれば、短絡耐量を向上させることが可能となる。

【図面の簡単な説明】

【0008】

【図1】実施の形態１に係る半導体装置の構成の一例を示す上面図である。

【図2】図１に示す半導体装置の回路図である。

【図3】相互誘導によって生じる誘導起電力の方向を説明するための図である。

【図4】実施の形態３に係る半導体装置の構成の一例を示す上面図である。

【図5】図４に示す半導体装置の回路図である。

【図6】実施の形態４に係る半導体装置の構成の一例を示す側面図である。

【図7】図６に示す半導体装置の上面図である。

【発明を実施するための形態】

【0009】

＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構成の一例を示す上面図である。

【0010】

絶縁基板１の表面上には、コレクタパターン３（第１回路パターン）と、ゲートパターン６（第２回路パターン）と、第１エミッタパターン９（第３回路パターン）と、第２エミッタパターン１２（第４回路パターン）とが設けられている。第１エミッタパターン９および第２エミッタパターン１２は、コレクタパターン３を基準として同一方向に設けられている。ゲートパターン６は、コレクタパターン３を基準として、第２エミッタパターン１２とは反対側に設けられている。

【0011】

コレクタパターン３上には、半導体チップ２およびコレクタ電極４（第１電極）が設けられている。コレクタパターン３と、半導体チップ２およびコレクタ電極４とは、電気的に接続されている。コレクタ電極４は、図示しない外部の配線に接続されている。

【0012】

第１エミッタパターン９上には、第１エミッタ電極１０（第３電極）が設けられている。第１エミッタパターン９と第１エミッタ電極１０とは、電気的に接続されている。第１エミッタパターン９と半導体チップ２の表面とは、第１エミッタ配線８（第２配線）を介して電気的に接続されている。第１エミッタ電極１０は、図示しない外部の配線に接続されている。

【0013】

第２エミッタパターン１２上には、第２エミッタ電極１３（第４電極）が設けられている。第２エミッタパターン１２と第２エミッタ電極１３とは、電気的に接続されている。第２エミッタパターン１２と半導体チップ２の表面とは、第２エミッタ配線１１（第３配線）を介して電気的に接続されている。第１エミッタ配線８および第２エミッタ配線１１は、半導体チップ２の表面を基準として同一方向かつ平行に設けられている。

【0014】

ゲートパターン６上には、ゲート電極７（第２電極）が設けられている。ゲートパターン６とゲート電極７とは、電気的に接続されている。ゲートパターン６と半導体チップ２の表面に設けられたゲートパットとは、ゲート配線５（第１配線）を介して電気的に接続されている。ゲート配線５は、第２エミッタ配線１１とは逆方向に設けられている。

【0015】

図１に示す半導体装置において、ゲート電極７および第２エミッタ電極１３にゲート信号を入力し、当該ゲート信号が示す電圧値に応じてコレクタ電極４と第１エミッタ電極１０との間の電圧および電流を制御することができる。

【0016】

絶縁基板１は、酸化アルミニウム、窒化アルミニウム、窒化珪素などのセラミックス、またはエポキシ樹脂などによる絶縁層で構成されている。絶縁基板１の裏面には銅パターンが設けられ、絶縁基板１の表面にはコレクタパターン３、ゲートパターン６、第１エミッタパターン９、および第２エミッタパターン１２が設けられている。図１の例では半導体装置が絶縁基板１を備える場合について示しているが、これに限るものではない。表面に配線パターンを設ければよいため、裏面に金属パターンを設けずに銅ベース板と一体化した樹脂絶縁銅ベース板であってもよい。この場合、樹脂絶縁銅ベース板の表面に配線パターンが設けられることになる。

【0017】

半導体チップ２を構成する材料としては、例えば、珪素（Ｓｉ）またはワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）を用いることができる。これらを基板材料として用いたＳｉ半導体素子またはＳｉＣ半導体素子は、半導体チップ２に相当する。

【0018】

また、半導体チップ２を構成する材料としてワイドバンドギャップ半導体を用いた場合、ワイドバンドギャップ半導体は許容電流密度が高くかつ電力損失が低いため、半導体装置の小型化が可能となる。半導体チップ２としては、例えば、大電流を制御するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、およびＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力制御用半導体素子（スイッチング素子）、あるいは還流用のダイオードなどが挙げられる。

【0019】

コレクタ電極４、ゲート電極７、第１エミッタ電極１０、および第２エミッタ電極１３は、銅製の板状電極で構成されており、図示しないケースにインサート成型またはアウトサート成型されている。

【0020】

上述の通り、コレクタ電極４、ゲート電極７、第１エミッタ電極１０、および第２エミッタ電極１３は、コレクタパターン３、ゲートパターン６、第１エミッタパターン９、および第２エミッタパターン１２にそれぞれ電気的に接続されている。これらの接続方法は、はんだ付け、超音波接合、金属配線を介した接合など、電気的に接続可能な方法であればどのような方法であってもよい。

【0021】

図２は、図１に示す半導体装置の回路図である。図２において、Ｌ１は、第１エミッタ配線８の寄生インダクタンスを示している。Ｌ２は、第２エミッタ配線１１の寄生インダクタンスを示している。Ｌｇは、ゲート配線５の寄生インダクタンスを示している。Ｉｃは、第１エミッタ配線８を流れる電流（主電流）を示している。Ｉｇは、第２エミッタ配線１１を流れる電流（ゲート電流）を示している。ｅ２は、第２エミッタ配線１１において発生する誘導起電力を示している。

【0022】

実施の形態１に係る半導体装置の特徴は、第１エミッタ配線８と第２エミッタ配線１１とを平行かつ同一方向に設け、ゲート配線５を第２エミッタ配線１１とは逆方向に設けることである。第１エミッタ配線８に半導体チップ２の表面を基準とした大きな電流が流れた場合、第２エミッタ配線１１において第２エミッタパターン１２を基準として相互誘導による誘導起電力（図２に示すｅ２）が発生する。この誘導起電力によって、半導体チップ２をターンオンするときに生じるゲート電圧の上昇を抑制することが可能となる。これにより、短絡電流の上昇を抑えることができるため、半導体装置の短絡耐量が向上する。

【0023】

図３は、相互誘導によって生じる誘導起電力の方向を説明するための図である。図３において、Ｉａは、導体Ａをｘ１からｘ２の方向に流れる電流を示している。Ｉｂは、導体Ｂをｘ１からｘ２の方向に流れる電流を示している。ｅｂは、導体Ｂにおいてｘ２からｘ１の方向に発生する誘導起電力を示している。導体Ｂにおいて誘導起電力ｅｂが発生しているとき、導体Ａに流れる電流Ｉａは時間的に増加しているものとする。

【0024】

図３に示すように、平行に配置された２つの導体Ａ，Ｂのそれぞれを流れる電流Ｉａ，Ｉｂの方向が同じであり、かつ導体Ａを流れる電流Ｉａが時間的に増加している場合、電流の時間変化量（ｄｉａ／ｄｔ）に比例して、導体Ｂに流れる電流を抑制する方向に誘導起電力ｅｂが発生する。

【0025】

特許文献１では、主電流が流れるエミッタ配線と制御信号を入力するエミッタ制御配線とを平行かつ同一方向に設ける半導体装置の構成例が開示されているが、この構成ではゲート配線とエミッタ制御配線とが平行かつ同一方向に設けられている。エミッタ配線を流れる電流から相互誘導によってエミッタ制御配線において発生した誘導起電力（ゲート電圧の上昇を抑制する方向の誘導起電力）は、ゲート配線において発生する誘導起電力によって打ち消されるため、短絡電流の上昇を抑制することができず、短絡耐量の向上を期待することができない。

【0026】

一方、実施の形態１に係る半導体装置の構成では、第１エミッタ配線８（上記のエミッタ配線に相当）と第２エミッタ配線１１（上記のエミッタ制御配線に相当）とが平行かつ同一方向に設けられており、かつゲート配線５が第２エミッタ配線１１とは逆方向に設けられている。従って、第１エミッタ配線８からの相互誘導によって発生する誘導起電力は、ゲート配線５には発生せず、第２エミッタ配線１１のみに発生するため、短絡電流の上昇を抑え、半導体装置の短絡耐量を向上させることができる。

【0027】

図１では、本開示に係る半導体装置の最小構成である１ｉｎ１モジュールについて説明したが、２ｉｎ１または６ｉｎ１など回路構成を拡張した場合であっても本開示を適用することができる。また、半導体チップ２の並列接続数が２つ以上の場合であっても本開示を適用することができる。

【0028】

＜実施の形態２＞
実施の形態２に係る半導体装置は、図１に示す半導体装置と同様である。実施の形態２では、第２エミッタパターン１２がコレクタパターン３と第１エミッタパターン９との間に設けられ、第２エミッタ配線１１が第１エミッタ配線８よりも短いことを特徴としている。

【0029】

第２エミッタ配線１１を第１エミッタ配線８よりも短くすることによって、ゲート信号で生じる直流成分の損失を小さくすることができる。

【0030】

＜実施の形態３＞
図４は、実施の形態３に係る半導体装置の構成の一例を示す上面図である。実施の形態３に係る半導体装置では、実施の形態１，２に係る半導体装置（図１参照）が備える半導体チップ２が、スイッチング素子１４と還流素子１５との別個で構成されていることを特徴としている。

【0031】

還流素子１５は、スイッチング素子１４を基準としてコレクタパターン３上のゲートパターン６側に設けられている。また、還流素子１５は、第３エミッタ配線１６（第４配線）を介してスイッチング素子１４の表面に接続されている。第３エミッタ配線１６は、第２エミッタ配線１１とは逆方向に設けられている。

【0032】

図５は、図４に示す半導体装置の回路図である。図５において、Ｌ３は、第３エミッタ配線１６の寄生インダクタンスを示している。Ｌｇは、ゲート配線５の寄生インダクタンスを示している。ｅ３は、ゲート配線５において生じる誘導起電力を示している。Ｉｒは、還流素子１５に流れる逆回復電流を示している。

【0033】

還流素子１５が逆回復動作をするとき、還流素子１５の表面を基準として第３エミッタ配線１６に逆回復電流Ｉｒが流れ、相互誘導によってゲート配線５においてゲートパットを基準とした誘導起電力ｅ３が発生する。誘導起電力ｅ３はスイッチング素子１４をターンオフする方向にはたらくため、還流素子１５の逆回復動作中にスイッチング素子１４が誤動作によってターンオンすることを防止することができる。

【0034】

＜実施の形態４＞
図６は、実施の形態４に係る半導体装置の構成の一例を示す側面図である。図７は、図６に示す半導体装置の上面図である。

【0035】

実施の形態４に係る半導体装置では、第１エミッタ配線８が第２エミッタ配線１１の上方を通過するように設けられていることを特徴としている。その他の構成は実施の形態１に係る半導体装置（図１参照）と同様であるため、ここでは詳細な説明を省略する。

【0036】

第２エミッタ配線１１の上方を通過するように第１エミッタ配線８を設けることによって、実施の形態１に係る半導体装置（図１参照）よりもエミッタ配線に使用する金属配線の本数を増やすことができ、半導体装置の信頼性の向上を期待することができる。

【0037】

なお、図６は、実施の形態１に係る半導体装置（図１参照）をベースとする構成について説明したが、実施の形態３に係る半導体装置（図４参照）をベースとする構成であってもよい。実施の形態３に係る半導体装置（図４参照）をベースとする構成であっても、実施の形態４と同様の効果が得られる。

【0038】

なお、本開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

【0039】

＜付記＞
以下、本開示の諸態様を付記としてまとめて記載する。

【0040】

（付記１）
絶縁基板と、
前記絶縁基板上に設けられた第１回路パターン、第２回路パターン、第３回路パターン、および第４回路パターンと、
前記第１回路パターン上に設けられた半導体チップおよび第１電極と、
前記第２回路パターン上に設けられた第２電極と、
前記第３回路パターン上に設けられた第３電極と、
前記第４回路パターン上に設けられた第４電極と、
を備え、
前記半導体チップに設けられたパットと前記第２回路パターンとは、第１配線を介して接続され、
前記半導体チップの表面と前記第３回路パターンとは、第２配線を介して接続され、
前記半導体チップの表面と前記第４回路パターンとは、第３配線を介して接続され、
前記第２配線および前記第３配線は、前記半導体チップの表面を基準として同一方向かつ平行に設けられ、
前記第１配線は、前記第３配線とは逆方向に設けられている、半導体装置。
（付記２）
前記第４回路パターンは、前記第１回路パターンと前記第３回路パターンとの間に設けられ、
前記第３配線は、前記第２配線よりも短い、付記１に記載の半導体装置。
（付記３）
前記半導体チップは、スイッチング素子と還流素子とを別個に含み、
前記スイッチング素子の表面と前記還流素子の表面とを接続する第４配線は、前記第２配線および前記第３配線とは逆方向に設けられている、付記１または２に記載の半導体装置。
（付記４）
前記第２配線は、前記第３配線の上方を通過するように設けられている、付記１から３のいずれか１項に記載の半導体装置。
（付記５）
前記第１電極は、コレクタ電極であり、
前記第２電極は、ゲート電極であり、
前記第３電極は、第１エミッタ電極であり、
前記第４電極は、第２エミッタ電極である、付記１から４のいずれか１項に記載の半導体装置。

【符号の説明】

【0041】

１ 絶縁基板、２ 半導体チップ、３ コレクタパターン、４ コレクタ電極、５ ゲート配線、６ ゲートパターン、７ ゲート電極、８ 第１エミッタ配線、９ 第１エミッタパターン、１０ 第１エミッタ電極、１１ 第２エミッタ配線、１２ 第２エミッタパターン、１３ 第２エミッタ電極、１４ スイッチング素子、１５ 還流素子、１６ 第３エミッタ配線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】