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特開2024-16235シフトレジスタ及びその駆動方法、ゲート駆動回路並びに表示装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024016235
(43)【公開日】2024-02-06
(54)【発明の名称】シフトレジスタ及びその駆動方法、ゲート駆動回路並びに表示装置
(51)【国際特許分類】
G09G 3/20 20060101AFI20240130BHJP
G09G 3/3225 20160101ALI20240130BHJP
G09F 9/30 20060101ALI20240130BHJP
G11C 19/28 20060101ALI20240130BHJP
【ＦＩ】
G09G3/20 622E
G09G3/20 622D
G09G3/3225
G09F9/30 365
G09F9/30 338
G11C19/28 230
【審査請求】有
【請求項の数】21
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023192619
(22)【出願日】2023-11-10
(62)【分割の表示】P 2020558431の分割
【原出願日】2019-01-02
(71)【出願人】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(71)【出願人】
【識別番号】512282165
【氏名又は名称】合肥▲シン▼晟光▲電▼科技有限公司
【氏名又は名称原語表記】ＨＥＦＥＩ ＸＩＮＳＨＥＮＧ ＯＰＴＯＥＬＥＣＴＲＯＮＩＣＳ ＴＥＣＨＮＯＬＯＧＹ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｘｉｎｚｈａｎ Ｉｎｄｕｓｔｒｉａｌ Ｐａｒｋ，Ｈｅｆｅｉ，Ａｎｈｕｉ，２３００１２，Ｐ．Ｒ．ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】▲馮▼ 雪▲歡▼
(72)【発明者】
【氏名】李 永▲謙▼
(57)【要約】 （修正有）
【課題】シフトレジスタ及びその駆動方法、ゲート駆動回路、アレイ基板並びに表示装置を提供する。
【解決手段】シフトレジスタは補償選択回路、保持回路及びＮ個のシフトレジスタ回路を備えうる。保持回路はブランキング入力信号を保持しうる。各シフトレジスタ回路はブランキング入力回路及び出力回路を備えうる。ブランキング入力回路は、ブランキング入力信号及びブランキング制御信号（ＣＬＫＡ）に応じてブランキングプルダウン信号を第１ノード（Ｑ）に提供しうる。出力回路は、第１ノードの電圧に応じて、シフト信号出力端子（ＣＲ）からシフト信号を出力し、第１駆動信号出力端子（ＯＵＴ）から第１駆動信号を出力しうる。補償選択回路は、補償選択制御信号（ＯＥ）及びＮ個のシフトレジスタ回路のうちの１個のシフトレジスタ回路により出力されるシフト信号に応じて、保持回路及びＮ個のシフトレジスタ回路にブランキング入力信号を提供しうる。
【選択図】図１
【解決手段】シフトレジスタは補償選択回路、保持回路及びＮ個のシフトレジスタ回路を備えうる。保持回路はブランキング入力信号を保持しうる。各シフトレジスタ回路はブランキング入力回路及び出力回路を備えうる。ブランキング入力回路は、ブランキング入力信号及びブランキング制御信号（ＣＬＫＡ）に応じてブランキングプルダウン信号を第１ノード（Ｑ）に提供しうる。出力回路は、第１ノードの電圧に応じて、シフト信号出力端子（ＣＲ）からシフト信号を出力し、第１駆動信号出力端子（ＯＵＴ）から第１駆動信号を出力しうる。補償選択回路は、補償選択制御信号（ＯＥ）及びＮ個のシフトレジスタ回路のうちの１個のシフトレジスタ回路により出力されるシフト信号に応じて、保持回路及びＮ個のシフトレジスタ回路にブランキング入力信号を提供しうる。
【選択図】図１
【特許請求の範囲】
【請求項1】
表示装置に適用されるシフトレジスタであって、画素補償選択回路、保持回路及びＮ個のシフトレジスタ回路を備え、Ｎは１よりも大きい自然数であり、
前記保持回路は、ブランキング入力信号を保持するように構成され、
前記Ｎ個のシフトレジスタ回路の各々は、ブランキング入力回路と出力回路とを備え、
前記ブランキング入力回路は、前記ブランキング入力信号及びブランキング制御信号に応じてブランキングプルダウン信号をブランキング入力回路と出力回路の間の第１ノード（Ｑ）に提供するように構成され、
前記出力回路は、前記第１ノード（Ｑ）の電圧に応じて、シフト信号出力端子からシフト信号を出力し、第１駆動信号出力端子から第１駆動信号を出力するように構成され、
前記画素補償選択回路は、補償選択制御信号及び前記Ｎ個のシフトレジスタ回路のうちの１個のシフトレジスタ回路により出力される前記シフト信号に応じて、画素補償選択回路とブランキング入力回路の間の第１制御ノード（Ｈ）を経由して前記保持回路及び前記Ｎ個のシフトレジスタ回路に前記ブランキング入力信号を提供するように構成され、
前記ブランキング制御信号は第１クロック信号であり、前記ブランキングプルダウン信号は第１電圧であり、前記ブランキング入力回路は前記第１ノード（Ｑ）を介して前記出力回路に電気的に接続し、前記画素補償選択回路は前記第１制御ノード（Ｈ）を介して前記ブランキング入力回路に電気的に接続し、
前記画素補償選択回路は第１トランジスタと第１リーク防止トランジスタを含み、前記第１トランジスタの制御電極は補償選択制御信号端子に結合されて前記補償選択制御信号を受信し、前記第１トランジスタの第１電極は前記Ｎ個のシフトレジスタ回路のうちの１個のシフトレジスタ回路の前記シフト信号出力端子に結合され、前記第１トランジスタの第２電極は前記第１リーク防止トランジスタの第１電極に結合され、前記第１リーク防止トランジスタの制御電極は前記補償選択制御信号端子に結合されて前記補償選択制御信号を受信し、前記第１リーク防止トランジスタの第２電極は前記第１制御ノード（Ｈ）に結合されるシフトレジスタ。
前記保持回路は、ブランキング入力信号を保持するように構成され、
前記Ｎ個のシフトレジスタ回路の各々は、ブランキング入力回路と出力回路とを備え、
前記ブランキング入力回路は、前記ブランキング入力信号及びブランキング制御信号に応じてブランキングプルダウン信号をブランキング入力回路と出力回路の間の第１ノード（Ｑ）に提供するように構成され、
前記出力回路は、前記第１ノード（Ｑ）の電圧に応じて、シフト信号出力端子からシフト信号を出力し、第１駆動信号出力端子から第１駆動信号を出力するように構成され、
前記画素補償選択回路は、補償選択制御信号及び前記Ｎ個のシフトレジスタ回路のうちの１個のシフトレジスタ回路により出力される前記シフト信号に応じて、画素補償選択回路とブランキング入力回路の間の第１制御ノード（Ｈ）を経由して前記保持回路及び前記Ｎ個のシフトレジスタ回路に前記ブランキング入力信号を提供するように構成され、
前記ブランキング制御信号は第１クロック信号であり、前記ブランキングプルダウン信号は第１電圧であり、前記ブランキング入力回路は前記第１ノード（Ｑ）を介して前記出力回路に電気的に接続し、前記画素補償選択回路は前記第１制御ノード（Ｈ）を介して前記ブランキング入力回路に電気的に接続し、
前記画素補償選択回路は第１トランジスタと第１リーク防止トランジスタを含み、前記第１トランジスタの制御電極は補償選択制御信号端子に結合されて前記補償選択制御信号を受信し、前記第１トランジスタの第１電極は前記Ｎ個のシフトレジスタ回路のうちの１個のシフトレジスタ回路の前記シフト信号出力端子に結合され、前記第１トランジスタの第２電極は前記第１リーク防止トランジスタの第１電極に結合され、前記第１リーク防止トランジスタの制御電極は前記補償選択制御信号端子に結合されて前記補償選択制御信号を受信し、前記第１リーク防止トランジスタの第２電極は前記第１制御ノード（Ｈ）に結合されるシフトレジスタ。
【請求項2】
前記保持回路は第１コンデンサを備え、
前記第１コンデンサは、第１端子が前記第１制御ノード（Ｈ）に結合され、もう１つの端子が第２電圧端子に結合されて第２電圧を受信する請求項１に記載のシフトレジスタ。
前記第１コンデンサは、第１端子が前記第１制御ノード（Ｈ）に結合され、もう１つの端子が第２電圧端子に結合されて第２電圧を受信する請求項１に記載のシフトレジスタ。
【請求項3】
前記ブランキング入力回路は第２トランジスタ及び第３トランジスタを備え、
前記第２トランジスタの制御電極は前記第１制御ノード（Ｈ）に結合され、前記第２トランジスタの第１電極は第１電圧端子に結合されて第１電圧を前記ブランキングプルダウン信号として受信し、前記第２トランジスタの第２電極は前記第３トランジスタの第１電極に結合され、
前記第３トランジスタの制御電極は第１クロック信号端子に結合されて第１クロック信号を前記ブランキング制御信号として受信し、前記第３トランジスタの第２電極は前記第１ノード（Ｑ）に結合される請求項１に記載のシフトレジスタ。
前記第２トランジスタの制御電極は前記第１制御ノード（Ｈ）に結合され、前記第２トランジスタの第１電極は第１電圧端子に結合されて第１電圧を前記ブランキングプルダウン信号として受信し、前記第２トランジスタの第２電極は前記第３トランジスタの第１電極に結合され、
前記第３トランジスタの制御電極は第１クロック信号端子に結合されて第１クロック信号を前記ブランキング制御信号として受信し、前記第３トランジスタの第２電極は前記第１ノード（Ｑ）に結合される請求項１に記載のシフトレジスタ。
【請求項4】
前記出力回路は第１９トランジスタ、第２２トランジスタ及び第２コンデンサを備え、
前記第１９トランジスタの制御電極は前記第１ノード（Ｑ）に結合され、前記第１９トランジスタの第１電極は第４クロック信号端子に結合されて第４クロック信号を受信し、前記第１９トランジスタの第２電極は前記シフト信号出力端子に結合され、
前記第２２トランジスタの制御電極は前記第１ノード（Ｑ）に結合され、前記第２２トランジスタの第１電極は前記第４クロック信号端子に結合されて第４クロック信号を受信し、前記第２２トランジスタの第２電極は前記第１駆動信号出力端子に結合され、
前記第２コンデンサは前記第１ノード（Ｑ）と前記シフト信号出力端子との間に結合される請求項１に記載のシフトレジスタ。
前記第１９トランジスタの制御電極は前記第１ノード（Ｑ）に結合され、前記第１９トランジスタの第１電極は第４クロック信号端子に結合されて第４クロック信号を受信し、前記第１９トランジスタの第２電極は前記シフト信号出力端子に結合され、
前記第２２トランジスタの制御電極は前記第１ノード（Ｑ）に結合され、前記第２２トランジスタの第１電極は前記第４クロック信号端子に結合されて第４クロック信号を受信し、前記第２２トランジスタの第２電極は前記第１駆動信号出力端子に結合され、
前記第２コンデンサは前記第１ノード（Ｑ）と前記シフト信号出力端子との間に結合される請求項１に記載のシフトレジスタ。
【請求項5】
各前記シフトレジスタ回路は表示入力回路をさらに備え、
前記表示入力回路は、表示入力信号に応じて表示プルダウン信号を前記第１ノード（Ｑ）に提供するように構成される請求項１に記載のシフトレジスタ。
前記表示入力回路は、表示入力信号に応じて表示プルダウン信号を前記第１ノード（Ｑ）に提供するように構成される請求項１に記載のシフトレジスタ。
【請求項6】
前記表示入力回路は第４トランジスタを備え、
前記第４トランジスタの制御電極は表示入力信号端子に結合されて前記表示入力信号を受信し、前記第４トランジスタの第１電極は第１電圧端子に結合されて第１電圧を前記表示プルダウン信号として受信し、前記第４トランジスタの第２電極は前記第１ノード（Ｑ）に結合される請求項５に記載のシフトレジスタ。
前記第４トランジスタの制御電極は表示入力信号端子に結合されて前記表示入力信号を受信し、前記第４トランジスタの第１電極は第１電圧端子に結合されて第１電圧を前記表示プルダウン信号として受信し、前記第４トランジスタの第２電極は前記第１ノード（Ｑ）に結合される請求項５に記載のシフトレジスタ。
【請求項7】
各前記シフトレジスタ回路は第１制御回路、プルアップ回路及び第２制御回路をさらに備え、
前記第１制御回路は、前記第１ノード（Ｑ）の電圧に応じてプルアップノードの電圧を制御するように構成され、
前記プルアップ回路は、前記プルアップノードの電圧に応じて、第２電圧端子からの第２電圧を前記第１ノード（Ｑ）、前記シフト信号出力端子及び前記第１駆動信号出力端子に提供するように構成され、
前記第２制御回路は、前記ブランキング制御信号及び前記第１制御ノード（Ｈ）の電圧に応じて前記プルアップノードの電圧を制御し、前記表示入力信号に応じて前記プルアップノードの電圧を制御するように構成される請求項６に記載のシフトレジスタ。
前記第１制御回路は、前記第１ノード（Ｑ）の電圧に応じてプルアップノードの電圧を制御するように構成され、
前記プルアップ回路は、前記プルアップノードの電圧に応じて、第２電圧端子からの第２電圧を前記第１ノード（Ｑ）、前記シフト信号出力端子及び前記第１駆動信号出力端子に提供するように構成され、
前記第２制御回路は、前記ブランキング制御信号及び前記第１制御ノード（Ｈ）の電圧に応じて前記プルアップノードの電圧を制御し、前記表示入力信号に応じて前記プルアップノードの電圧を制御するように構成される請求項６に記載のシフトレジスタ。
【請求項8】
前記プルアップノードは第１プルアップノードを備え、
前記第１制御回路は、第７トランジスタ、及び第８トランジスタを備え、
前記第７トランジスタの制御電極及び第１電極は第３電圧端子に結合され、前記第７トランジスタの第２電極は前記第１プルアップノードに結合され、
前記第８トランジスタの制御電極は前記第１ノード（Ｑ）に結合され、前記第８トランジスタの第１電極は前記第１プルアップノードに結合され、前記第８トランジスタの第２電極は前記第２電圧端子に結合され、
前記プルアップ回路は、第９トランジスタ、第２０トランジスタ、及び第２３トランジスタを備え、
前記第９トランジスタの制御電極は前記第１プルアップノードに結合され、前記第９トランジスタの第１電極は前記第１ノード（Ｑ）に結合され、前記第９トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２０トランジスタの制御電極は前記第１プルアップノードに結合され、前記第２０トランジスタの第１電極は前記シフト信号出力端子に結合され、前記第２０トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２３トランジスタの制御電極は前記第１プルアップノードに結合され、前記第２３トランジスタの第１電極は前記第１駆動信号出力端子に結合され、前記第２３トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２制御回路は、第１３トランジスタ、第１４トランジスタ、及び第１５トランジスタを備え、
前記第１３トランジスタの制御電極は第１クロック信号端子に結合されて第１クロック信号を前記ブランキング制御信号として受信し、前記第１３トランジスタの第１電極は前記第１プルアップノードに結合され、
前記第１４トランジスタの制御電極は前記第１制御ノード（Ｈ）に結合され、前記第１４トランジスタの第１電極は前記第１３トランジスタの第２電極に結合され、前記第１４トランジスタの第２電極は前記第２電圧端子に結合され、
前記第１５トランジスタの制御電極は表示入力信号端子に結合されて前記表示入力信号を受信し、前記第１５トランジスタの第１電極は前記第１プルアップノードに結合され、前記第１５トランジスタの第２電極は前記第２電圧端子に結合される請求項７に記載のシフトレジスタ。
前記第１制御回路は、第７トランジスタ、及び第８トランジスタを備え、
前記第７トランジスタの制御電極及び第１電極は第３電圧端子に結合され、前記第７トランジスタの第２電極は前記第１プルアップノードに結合され、
前記第８トランジスタの制御電極は前記第１ノード（Ｑ）に結合され、前記第８トランジスタの第１電極は前記第１プルアップノードに結合され、前記第８トランジスタの第２電極は前記第２電圧端子に結合され、
前記プルアップ回路は、第９トランジスタ、第２０トランジスタ、及び第２３トランジスタを備え、
前記第９トランジスタの制御電極は前記第１プルアップノードに結合され、前記第９トランジスタの第１電極は前記第１ノード（Ｑ）に結合され、前記第９トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２０トランジスタの制御電極は前記第１プルアップノードに結合され、前記第２０トランジスタの第１電極は前記シフト信号出力端子に結合され、前記第２０トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２３トランジスタの制御電極は前記第１プルアップノードに結合され、前記第２３トランジスタの第１電極は前記第１駆動信号出力端子に結合され、前記第２３トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２制御回路は、第１３トランジスタ、第１４トランジスタ、及び第１５トランジスタを備え、
前記第１３トランジスタの制御電極は第１クロック信号端子に結合されて第１クロック信号を前記ブランキング制御信号として受信し、前記第１３トランジスタの第１電極は前記第１プルアップノードに結合され、
前記第１４トランジスタの制御電極は前記第１制御ノード（Ｈ）に結合され、前記第１４トランジスタの第１電極は前記第１３トランジスタの第２電極に結合され、前記第１４トランジスタの第２電極は前記第２電圧端子に結合され、
前記第１５トランジスタの制御電極は表示入力信号端子に結合されて前記表示入力信号を受信し、前記第１５トランジスタの第１電極は前記第１プルアップノードに結合され、前記第１５トランジスタの第２電極は前記第２電圧端子に結合される請求項７に記載のシフトレジスタ。
【請求項9】
前記プルアップノードは第２プルアップノードをさらに備え、
前記第１制御回路は、第１０トランジスタ、及び第１１トランジスタをさらに備え、
前記第１０トランジスタの制御電極及び第１電極は第４電圧端子に結合され、前記第１０トランジスタの第２電極は前記第２プルアップノードに結合され、
前記第１１トランジスタの制御電極は前記第１ノード（Ｑ）に結合され、前記第１１トランジスタの第１電極は前記第２プルアップノードに結合され、前記第１１トランジスタの第２電極は前記第２電圧端子に結合され、
前記プルアップ回路は、第１２トランジスタ、第２１トランジスタ、及び第２４トランジスタをさらに備え、
前記第１２トランジスタの制御電極は前記第２プルアップノードに結合され、前記第１２トランジスタの第１電極は前記第１ノード（Ｑ）に結合され、前記第１２トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２１トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２１トランジスタの第１電極は前記シフト信号出力端子に結合され、前記第２１トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２４トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２４トランジスタの第１電極は前記第１駆動信号出力端子に結合され、前記第２４トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２制御回路は、第１６トランジスタ、第１７トランジスタ、及び第１８トランジスタをさらに備え、
前記第１６トランジスタの制御電極は第１クロック信号端子に結合されて第１クロック信号を前記ブランキング制御信号として受信し、前記第１６トランジスタの第１電極は前記第２プルアップノードに結合され、
前記第１７トランジスタの制御電極は前記第１制御ノード（Ｈ）に結合され、前記第１７トランジスタの第１電極は前記第１６トランジスタの第２電極に結合され、前記第１７トランジスタの第２電極は前記第２電圧端子に結合され、
前記第１８トランジスタの制御電極は表示入力信号端子に結合されて前記表示入力信号を受信し、前記第１８トランジスタの第１電極は前記第２プルアップノードに結合され、前記第１８トランジスタの第２電極は前記第２電圧端子に結合される請求項８に記載のシフトレジスタ。
前記第１制御回路は、第１０トランジスタ、及び第１１トランジスタをさらに備え、
前記第１０トランジスタの制御電極及び第１電極は第４電圧端子に結合され、前記第１０トランジスタの第２電極は前記第２プルアップノードに結合され、
前記第１１トランジスタの制御電極は前記第１ノード（Ｑ）に結合され、前記第１１トランジスタの第１電極は前記第２プルアップノードに結合され、前記第１１トランジスタの第２電極は前記第２電圧端子に結合され、
前記プルアップ回路は、第１２トランジスタ、第２１トランジスタ、及び第２４トランジスタをさらに備え、
前記第１２トランジスタの制御電極は前記第２プルアップノードに結合され、前記第１２トランジスタの第１電極は前記第１ノード（Ｑ）に結合され、前記第１２トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２１トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２１トランジスタの第１電極は前記シフト信号出力端子に結合され、前記第２１トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２４トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２４トランジスタの第１電極は前記第１駆動信号出力端子に結合され、前記第２４トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２制御回路は、第１６トランジスタ、第１７トランジスタ、及び第１８トランジスタをさらに備え、
前記第１６トランジスタの制御電極は第１クロック信号端子に結合されて第１クロック信号を前記ブランキング制御信号として受信し、前記第１６トランジスタの第１電極は前記第２プルアップノードに結合され、
前記第１７トランジスタの制御電極は前記第１制御ノード（Ｈ）に結合され、前記第１７トランジスタの第１電極は前記第１６トランジスタの第２電極に結合され、前記第１７トランジスタの第２電極は前記第２電圧端子に結合され、
前記第１８トランジスタの制御電極は表示入力信号端子に結合されて前記表示入力信号を受信し、前記第１８トランジスタの第１電極は前記第２プルアップノードに結合され、前記第１８トランジスタの第２電極は前記第２電圧端子に結合される請求項８に記載のシフトレジスタ。
【請求項10】
各前記シフトレジスタ回路はリセット回路をさらに備え、
前記リセット回路は、ブランキングリセット信号端子からのブランキングリセット信号に応じて前記第１ノード（Ｑ）をリセットし、表示リセット信号端子からの表示リセット信号に応じて前記第１ノード（Ｑ）をリセットするように構成される請求項７に記載のシフトレジスタ。
前記リセット回路は、ブランキングリセット信号端子からのブランキングリセット信号に応じて前記第１ノード（Ｑ）をリセットし、表示リセット信号端子からの表示リセット信号に応じて前記第１ノード（Ｑ）をリセットするように構成される請求項７に記載のシフトレジスタ。
【請求項11】
前記リセット回路は第５トランジスタ及び第６トランジスタを備え、
前記第５トランジスタの制御電極は前記ブランキングリセット信号端子に結合され、前記第５トランジスタの第１電極は前記第１ノード（Ｑ）に結合され、前記第５トランジスタの第２電極は前記第２電圧端子に結合され、
前記第６トランジスタの制御電極は前記表示リセット信号端子に結合され、前記第６トランジスタの第１電極は前記第１ノード（Ｑ）に結合され、前記第６トランジスタの第２電極は前記第２電圧端子に結合される請求項１０に記載のシフトレジスタ。
前記第５トランジスタの制御電極は前記ブランキングリセット信号端子に結合され、前記第５トランジスタの第１電極は前記第１ノード（Ｑ）に結合され、前記第５トランジスタの第２電極は前記第２電圧端子に結合され、
前記第６トランジスタの制御電極は前記表示リセット信号端子に結合され、前記第６トランジスタの第１電極は前記第１ノード（Ｑ）に結合され、前記第６トランジスタの第２電極は前記第２電圧端子に結合される請求項１０に記載のシフトレジスタ。
【請求項12】
前記出力回路は第２５トランジスタ及び第３コンデンサをさらに備え、
前記第２５トランジスタの制御電極は前記第１ノード（Ｑ）に結合され、前記第２５トランジスタの第１電極は第５クロック信号端子に結合されて第５クロック信号を受信し、前記第２５トランジスタの第２電極は第２駆動信号出力端子に結合され、
前記第３コンデンサは前記第１ノード（Ｑ）と前記第２駆動信号出力端子との間に結合される請求項９に記載のシフトレジスタ。
前記第２５トランジスタの制御電極は前記第１ノード（Ｑ）に結合され、前記第２５トランジスタの第１電極は第５クロック信号端子に結合されて第５クロック信号を受信し、前記第２５トランジスタの第２電極は第２駆動信号出力端子に結合され、
前記第３コンデンサは前記第１ノード（Ｑ）と前記第２駆動信号出力端子との間に結合される請求項９に記載のシフトレジスタ。
【請求項13】
前記プルアップ回路は第２６トランジスタ及び第２７トランジスタをさらに備え、
前記第２６トランジスタの制御電極は前記第１プルアップノードに結合され、前記第２６トランジスタの第１電極は前記第２駆動信号出力端子に結合され、前記第２６トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２７トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２７トランジスタの第１電極は前記第２駆動信号出力端子に結合され、前記第２７トランジスタの第２電極は前記第２電圧端子に結合される請求項１２に記載のシフトレジスタ。
前記第２６トランジスタの制御電極は前記第１プルアップノードに結合され、前記第２６トランジスタの第１電極は前記第２駆動信号出力端子に結合され、前記第２６トランジスタの第２電極は前記第２電圧端子に結合され、
前記第２７トランジスタの制御電極は前記第２プルアップノードに結合され、前記第２７トランジスタの第１電極は前記第２駆動信号出力端子に結合され、前記第２７トランジスタの第２電極は前記第２電圧端子に結合される請求項１２に記載のシフトレジスタ。
【請求項14】
前記シフトレジスタは１個の補償選択回路及び１個の保持回路を備える請求項１に記載のシフトレジスタ。
【請求項15】
ゲート駆動回路であって、Ｍ個の請求項１～１４のいずれか一項に記載のシフトレジスタ及び第１サブクロック信号線を備え、
前記第１サブクロック信号線は各シフトレジスタに補償選択制御信号を提供するゲート駆動回路。
前記第１サブクロック信号線は各シフトレジスタに補償選択制御信号を提供するゲート駆動回路。
【請求項16】
第２サブクロック信号線及びブランキングリセット信号線をさらに備え、
第ｉ個のシフトレジスタ回路により出力されるシフト信号は、表示入力信号として第ｉ＋２個のシフトレジスタ回路に提供され、
前記第２サブクロック信号線は各シフトレジスタ回路に第１クロック信号を提供し、
前記ブランキングリセット信号線は各シフトレジスタ回路にブランキングリセット信号を提供し、
第ｉ＋３個のシフトレジスタ回路により出力されるシフト信号は、表示リセット信号として第ｉ個のシフトレジスタ回路に提供される請求項１５に記載のゲート駆動回路。
第ｉ個のシフトレジスタ回路により出力されるシフト信号は、表示入力信号として第ｉ＋２個のシフトレジスタ回路に提供され、
前記第２サブクロック信号線は各シフトレジスタ回路に第１クロック信号を提供し、
前記ブランキングリセット信号線は各シフトレジスタ回路にブランキングリセット信号を提供し、
第ｉ＋３個のシフトレジスタ回路により出力されるシフト信号は、表示リセット信号として第ｉ個のシフトレジスタ回路に提供される請求項１５に記載のゲート駆動回路。
【請求項17】
第３サブクロック信号線、第４サブクロック信号線、第５サブクロック信号線及び第６サブクロック信号線をさらに備え、
前記第３サブクロック信号線は第４ｉ－３個のシフトレジスタ回路に第４クロック信号を提供し、
前記第４サブクロック信号線は第４ｉ－２個のシフトレジスタ回路に第４クロック信号を提供し、
前記第５サブクロック信号線は第４ｉ－１個のシフトレジスタ回路に第４クロック信号を提供し、
前記第６サブクロック信号線は第４ｉ個のシフトレジスタ回路に第４クロック信号を提供する請求項１５又は１６に記載のゲート駆動回路。
前記第３サブクロック信号線は第４ｉ－３個のシフトレジスタ回路に第４クロック信号を提供し、
前記第４サブクロック信号線は第４ｉ－２個のシフトレジスタ回路に第４クロック信号を提供し、
前記第５サブクロック信号線は第４ｉ－１個のシフトレジスタ回路に第４クロック信号を提供し、
前記第６サブクロック信号線は第４ｉ個のシフトレジスタ回路に第４クロック信号を提供する請求項１５又は１６に記載のゲート駆動回路。
【請求項18】
第７サブクロック信号線、第８サブクロック信号線、第９サブクロック信号線及び第１０サブクロック信号線をさらに備え、
前記第７サブクロック信号線は第４ｉ－３個のシフトレジスタ回路に第５クロック信号を提供し、
前記第８サブクロック信号線は第４ｉ－２個のシフトレジスタ回路に第５クロック信号を提供し、
前記第９サブクロック信号線は第４ｉ－１個のシフトレジスタ回路に第５クロック信号を提供し、
前記第１０サブクロック信号線は第４ｉ個のシフトレジスタ回路に第５クロック信号を提供する請求項１５又は１６に記載のゲート駆動回路。
前記第７サブクロック信号線は第４ｉ－３個のシフトレジスタ回路に第５クロック信号を提供し、
前記第８サブクロック信号線は第４ｉ－２個のシフトレジスタ回路に第５クロック信号を提供し、
前記第９サブクロック信号線は第４ｉ－１個のシフトレジスタ回路に第５クロック信号を提供し、
前記第１０サブクロック信号線は第４ｉ個のシフトレジスタ回路に第５クロック信号を提供する請求項１５又は１６に記載のゲート駆動回路。
【請求項19】
請求項１５～１８のいずれか一項に記載のゲート駆動回路を備えるアレイ基板。
【請求項20】
請求項１９に記載のアレイ基板を備える表示装置。
【請求項21】
請求項１～１４のいずれか一項に記載のシフトレジスタを駆動するための方法であって、
補償選択制御信号及びＮ個のシフト信号のうちの１個のシフト信号に応じて、ブランキング入力信号を提供するステップと、
前記ブランキング入力信号を保持するステップと、
前記ブランキング入力信号及びブランキング制御信号に応じてブランキングプルダウン信号を第１ノード（Ｑ）に提供するステップと、
前記第１ノード（Ｑ）の電圧に応じて、Ｎ個のシフト信号出力端子からＮ個のシフト信号を出力し、Ｎ個の第１駆動信号出力端子からＮ個の第１駆動信号を出力するステップと、を含むシフトレジスタを駆動するための方法。
補償選択制御信号及びＮ個のシフト信号のうちの１個のシフト信号に応じて、ブランキング入力信号を提供するステップと、
前記ブランキング入力信号を保持するステップと、
前記ブランキング入力信号及びブランキング制御信号に応じてブランキングプルダウン信号を第１ノード（Ｑ）に提供するステップと、
前記第１ノード（Ｑ）の電圧に応じて、Ｎ個のシフト信号出力端子からＮ個のシフト信号を出力し、Ｎ個の第１駆動信号出力端子からＮ個の第１駆動信号を出力するステップと、を含むシフトレジスタを駆動するための方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は表示の技術分野に関し、具体的には、シフトレジスタ及びその駆動方法、ゲート駆動回路、アレイ基板並びに表示装置に関する。
【背景技術】
【0002】
アレイ基板行駆動（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ、ＧＯＡと略称する）技術は、ゲート駆動回路をアレイ基板上に作製して、画素回路を行ずつ走査する機能を実現する。ゲート駆動回路は、カスケード接続される複数のシフトレジスタを備えうる。シフトレジスタの出力端子が走査信号を出力して画素回路を駆動するとともに、カスケード信号を出力して次段のシフトレジスタを駆動する。
【0003】
表示分野、特に有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤと略称する）表示装置では、現在、ゲート駆動回路はゲート駆動チップに集積されている。チップ設計では、チップの面積はチップのコストに影響を与える主な要素である。通常、ゲート駆動回路は、検知回路、走査回路、及び検知回路と走査回路の出力を接続する接続回路（例えば、ＯＲゲート回路）を備える。このようなゲート駆動回路は構造が非常に複雑で、高解像度及び狭額縁の要件を満たすことが困難である。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の実施例はシフトレジスタ及びその駆動方法、ゲート駆動回路、アレイ基板並びに表示装置を提供する。
【課題を解決するための手段】
【0005】
本開示の第１態様によれば、シフトレジスタを提供する。シフトレジスタは補償選択回路、保持回路及びＮ個のシフトレジスタ回路を備えうる。保持回路は、ブランキング入力信号を保持するように構成される。Ｎ個のシフトレジスタ回路の各々は、ブランキング入力信号及びブランキング制御信号に応じてブランキングプルダウン信号を第１ノードに提供するように構成されるブランキング入力回路と、第１ノードの電圧に応じて、シフト信号出力端子からシフト信号を出力し、第１駆動信号出力端子から第１駆動信号を出力するように構成される出力回路と、を備える。補償選択回路は、補償選択制御信号及びＮ個のシフトレジスタ回路のうちの１個のシフトレジスタ回路により出力されるシフト信号に応じて、第１制御ノードを経由して保持回路及びＮ個のシフトレジスタ回路にブランキング入力信号を提供するように構成される。Ｎは１よりも大きい自然数である。
【0006】
本開示の実施例では、保持回路は第１コンデンサを備える。第１コンデンサは第１端子が第１制御ノードに結合され、もう１つの端子が第２電圧端子に結合されて第２電圧を受信する。
【0007】
本開示の実施例では、補償選択回路は第１トランジスタを備える。第１トランジスタの制御電極は補償選択制御信号端子に結合されて補償選択制御信号を受信し、第１トランジスタの第１電極はＮ個のシフトレジスタ回路のうちの１個のシフトレジスタ回路のシフト信号出力端子に結合され、第１トランジスタの第２電極は第１制御ノードに結合される。
【0008】
本開示の実施例では、ブランキング入力回路は第２トランジスタ及び第３トランジスタを備える。第２トランジスタの制御電極は第１制御ノードに結合され、第２トランジスタの第１電極は第１電圧端子に結合されて第１電圧をブランキングプルダウン信号として受信し、第２トランジスタの第２電極は第３トランジスタの第１電極に結合される。第３トランジスタの制御電極は第１クロック信号端子に結合されて第１クロック信号をブランキング制御信号として受信し、第３トランジスタの第２電極は第１ノードに結合される。
【0009】
本開示の実施例では、出力回路は第１９トランジスタ、第２２トランジスタ及び第２コンデンサを備える。第１９トランジスタの制御電極は第１ノードに結合され、第１９トランジスタの第１電極は第４クロック信号端子に結合されて第４クロック信号を受信し、第１９トランジスタの第２電極はシフト信号出力端子に結合される。第２２トランジスタの制御電極は第１ノードに結合され、第２２トランジスタの第１電極は第４クロック信号端子に結合されて第４クロック信号を受信し、第２２トランジスタの第２電極は第１駆動信号出力端子に結合される。第２コンデンサは第１ノードとシフト信号出力端子との間に結合される。
【0010】
本開示の実施例では、各シフトレジスタ回路は表示入力回路をさらに備える。表示入力回路は、表示入力信号に応じて表示プルダウン信号を第１ノードに提供するように構成される。
【0011】
本開示の実施例では、表示入力回路は第４トランジスタを備える。第４トランジスタの制御電極は表示入力信号端子に結合されて表示入力信号を受信し、第４トランジスタの第１電極は第１電圧端子に結合されて第１電圧を表示プルダウン信号として受信し、第４トランジスタの第２電極は第１ノードに結合される。
【0012】
本開示の実施例では、各シフトレジスタ回路は第１制御回路、プルアップ回路及び第２制御回路をさらに備える。第１制御回路は、第１ノードの電圧に応じてプルアップノードの電圧を制御するように構成される。プルアップ回路は、プルアップノードの電圧に応じて、第２電圧端子からの第２電圧を第１ノード、シフト信号出力端子及び第１駆動信号出力端子に提供するように構成される。第２制御回路は、ブランキング制御信号及び第１制御ノードの電圧に応じてプルアップノードの電圧を制御し、表示入力信号に応じてプルアップノードの電圧を制御するように構成される。
【0013】
本開示の実施例では、プルアップノードは第１プルアップノードを備えうる。第１制御回路は第７トランジスタ及び第８トランジスタを備えうる。第７トランジスタの制御電極及び第１電極は第３電圧端子に結合され、第７トランジスタの第２電極は第１プルアップノードに結合される。第８トランジスタの制御電極は第１ノードに結合され、第８トランジスタの第１電極は第１プルアップノードに結合され、第８トランジスタの第２電極は第２電圧端子に結合される。プルアップ回路は第９トランジスタ、第２０トランジスタ及び第２３トランジスタを備えうる。第９トランジスタの制御電極は第１プルアップノードに結合され、第９トランジスタの第１電極は第１ノードに結合され、第９トランジスタの第２電極は第２電圧端子に結合される。第２０トランジスタの制御電極は第１プルアップノードに結合され、第２０トランジスタの第１電極はシフト信号出力端子に結合され、第２０トランジスタの第２電極は第２電圧端子に結合される。第２３トランジスタの制御電極は第１プルアップノードに結合され、第２３トランジスタの第１電極は第１駆動信号出力端子に結合され、第２３トランジスタの第２電極は第２電圧端子に結合される。第２制御回路は第１３トランジスタ、第１４トランジスタ及び第１５トランジスタを備えうる。第１３トランジスタの制御電極は第１クロック信号端子に結合されて第１クロック信号をブランキング制御信号として受信し、第１３トランジスタの第１電極は第１プルアップノードに結合される。第１４トランジスタの制御電極は第１制御ノードに結合され、第１４トランジスタの第１電極は第１３トランジスタの第２電極に結合され、第１４トランジスタの第２電極は第２電圧端子に結合される。第１５トランジスタの制御電極は表示入力信号端子に結合されて表示入力信号を受信し、第１５トランジスタの第１電極は第１プルアップノードに結合され、第１５トランジスタの第２電極は第２電圧端子に結合される。
【0014】
本開示の実施例では、プルアップノードは第２プルアップノードをさらに備えうる。第１制御回路は第１０トランジスタ及び第１１トランジスタをさらに備える。第１０トランジスタの制御電極及び第１電極は第４電圧端子に結合され、第１０トランジスタの第２電極は第２プルアップノードに結合される。第１１トランジスタの制御電極は第１ノードに結合され、第１１トランジスタの第１電極は第２プルアップノードに結合され、第１１トランジスタの第２電極は第２電圧端子に結合される。プルアップ回路は第１２トランジスタ、第２１トランジスタ及び第２４トランジスタをさらに備えうる。第１２トランジスタの制御電極は第２プルアップノードに結合され、第１２トランジスタの第１電極は第１ノードに結合され、第１２トランジスタの第２電極は第２電圧端子に結合される。第２１トランジスタの制御電極は第２プルアップノードに結合され、第２１トランジスタの第１電極はシフト信号出力端子に結合され、第２１トランジスタの第２電極は第２電圧端子に結合される。第２４トランジスタの制御電極は第２プルアップノードに結合され、第２４トランジスタの第１電極は第１駆動信号出力端子に結合され、第２４トランジスタの第２電極は第２電圧端子に結合される。第２制御回路は第１６トランジスタ、第１７トランジスタ及び第１８トランジスタをさらに備えうる。第１６トランジスタの制御電極は第１クロック信号端子に結合されて第１クロック信号をブランキング制御信号として受信し、第１６トランジスタの第１電極は第２プルアップノードに結合される。第１７トランジスタの制御電極は第１制御ノードに結合され、第１７トランジスタの第１電極は第１６トランジスタの第２電極に結合され、第１７トランジスタの第２電極は第２電圧端子に結合される。第１８トランジスタの制御電極は表示入力信号端子に結合されて表示入力信号を受信し、第１８トランジスタの第１電極は第２プルアップノードに結合され、第１８トランジスタの第２電極は第２電圧端子に結合される。
【0015】
本開示の実施例では、各シフトレジスタ回路はリセット回路をさらに備える。リセット回路は、ブランキングリセット信号端子からのブランキングリセット信号に応じて第１ノードをリセットし、表示リセット信号端子からの表示リセット信号に応じて第１ノードをリセットするように構成される。
【0016】
本開示の実施例では、リセット回路は第５トランジスタ及び第６トランジスタを備えうる。第５トランジスタの制御電極はブランキングリセット信号端子に結合され、第５トランジスタの第１電極は第１ノードに結合され、第５トランジスタの第２電極は第２電圧端子に結合される。第６トランジスタの制御電極は表示リセット信号端子に結合され、第６トランジスタの第１電極は第１ノードに結合され、第６トランジスタの第２電極は第２電圧端子に結合される。
【0017】
本開示の実施例では、出力回路は第２５トランジスタ及び第３コンデンサをさらに備えうる。第２５トランジスタの制御電極は第１ノードに結合され、第２５トランジスタの第１電極は第５クロック信号端子に結合されて第５クロック信号を受信し、第２５トランジスタの第２電極は第２駆動信号出力端子に結合される。第３コンデンサは第１ノードと第２駆動信号出力端子との間に結合される。
【0018】
本開示の実施例では、プルアップ回路は第２６トランジスタ及び第２７トランジスタをさらに備えうる。第２６トランジスタの制御電極は第１プルアップノードに結合され、第２６トランジスタの第１電極は第２駆動信号出力端子に結合され、第２６トランジスタの第２電極は第２電圧端子に結合される。第２７トランジスタの制御電極は第２プルアップノードに結合され、第２７トランジスタの第１電極は第２駆動信号出力端子に結合され、第２７トランジスタの第２電極は第２電圧端子に結合される。
【0019】
本開示の実施例では、シフトレジスタは１個の補償選択回路及び１個の保持回路を備える。
【0020】
本開示の第２態様によれば、ゲート駆動回路を提供する。ゲート駆動回路はＭ個の請求項１～１３のいずれか一項に記載のシフトレジスタ、及び第１サブクロック信号線を備えうる。第１サブクロック信号線は各シフトレジスタに補償選択制御信号を提供する。
【0021】
本開示の実施例では、ゲート駆動回路は第２サブクロック信号線及びブランキングリセット信号線をさらに備えうる。第ｉ個のシフトレジスタ回路により出力されるシフト信号は表示入力信号として第ｉ＋２個のシフトレジスタ回路に提供される。第２サブクロック信号線は各シフトレジスタ回路に第１クロック信号を提供する。ブランキングリセット信号線は各シフトレジスタ回路にブランキングリセット信号を提供する。第ｉ＋３個のシフトレジスタ回路により出力されるシフト信号は、表示リセット信号として第ｉ個のシフトレジスタ回路に提供される。
【0022】
本開示の実施例では、ゲート駆動回路は第３サブクロック信号線、第４サブクロック信号線、第５サブクロック信号線及び第６サブクロック信号線をさらに備えうる。第３サブクロック信号線は第４ｉ－３個のシフトレジスタ回路に第４クロック信号を提供する。第４サブクロック信号線は第４ｉ－２個のシフトレジスタ回路に第４クロック信号を提供する。第５サブクロック信号線は第４ｉ－１個のシフトレジスタ回路に第４クロック信号を提供する。第６サブクロック信号線は第４ｉ個のシフトレジスタ回路に第４クロック信号を提供する。
【0023】
本開示の実施例では、ゲート駆動回路は第７サブクロック信号線、第８サブクロック信号線、第９サブクロック信号線及び第１０サブクロック信号線をさらに備えうる。第７サブクロック信号線は第４ｉ－３個のシフトレジスタ回路に第５クロック信号を提供する。第８サブクロック信号線は第４ｉ－２個のシフトレジスタ回路に第５クロック信号を提供する。第９サブクロック信号線は第４ｉ－１個のシフトレジスタ回路に第５クロック信号を提供する。第１０サブクロック信号線は第４ｉ個のシフトレジスタ回路に第５クロック信号を提供する。
【0024】
本開示の第３態様によれば、アレイ基板を提供する。アレイ基板は本開示の第２態様に係るゲート駆動回路を備える。
【0025】
本開示の第４態様によれば、表示装置を提供する。表示装置は本開示の第３態様に係るアレイ基板を備える。
【0026】
本開示の第５態様によれば、本開示の第１態様に係るシフトレジスタを駆動するための方法を提供する。方法において、補償選択制御信号及びＮ個のシフト信号のうちの１個のシフト信号に応じて、ブランキング入力信号を提供し、ブランキング入力信号を保持する。ブランキング入力信号及びブランキング制御信号に応じてブランキングプルダウン信号を第１ノードに提供し、第１ノードの電圧に応じて、Ｎ個のシフト信号出力端子からＮ個のシフト信号を出力し、Ｎ個の第１駆動信号出力端子からＮ個の第１駆動信号を出力する。
【0027】
本開示の技術的解決手段をより明確に説明するために、以下、実施例の図面を簡単に説明する。なお、以下説明される図面は単に本開示のいくつかの実施例に関するが、本開示を限定するものではない。
【図面の簡単な説明】
【0028】
【図4】（１）、（２）、（３）、（４）及び（５）はそれぞれ本開示の実施例に係るブランキング入力回路の例示的な回路図を示す。
【図5】（１）、（２）及び（３）はそれぞれ本開示の実施例に係る表示入力回路の例示的な回路図を示す。
【図6】（１）及び（２）はそれぞれ本開示の実施例に係る第２制御回路の例示的な回路図を示す。
【発明を実施するための形態】
【0029】
本開示の実施例の技術的解決手段及び利点をより明確にするために、以下、図面を参照しながら本開示の実施例の技術的解決手段を明確かつ完全に説明する。明らかなように、説明される実施例は単に本開示の一部の実施例であり、すべての実施例ではない。説明される実施例をもとに、当業者が創造的な努力をせずに想到し得るほかの実施例はすべて本開示の範囲に属する。
【0030】
別途定義しない限り、本開示で使用される技術用語又は科学用語は本開示の当業者が通常理解する意味を有するべきである。本開示で使用される「第１」、「第２」及び類似する単語は順序、数量又は重要性を示すものではなく、単に異なる構成部分を区別するためのものである。同様に、「１個」、「一」又は「該」等の類似する単語は数量を限定するものではなく、少なくとも１個が存在することを示す。「備える」又は「含む」等の類似する単語は、該単語の前に出現する素子又は物品が該単語の後に列挙される素子又は部品及びその同等体をカバーするが、ほかの素子又は部品を除外しない。「接続」又は「結合」等の類似する単語は物理的接続又は機械的接続に限定されず、電気的接続を含んでもよく、直接接続であってもよく中間媒体を介する間接接続であってもよい。「上」、「下」、「左」、「右」等は単に相対位置関係を示すためのものであり、説明対象の絶対位置が変化すると、該相対位置関係もその分変化する可能性がある。
【0031】
ＯＬＥＤディスプレイパネルのサブ画素を補償する際に、サブ画素内に画素補償回路を設置して内部補償を行うことに加えて、検知トランジスタを設置して外部補償を行うようにしてもよい。外部補償を行う際に、ゲート駆動回路はディスプレイパネルのサブ画素に走査トランジスタ及び検知トランジスタ用の駆動信号をそれぞれ提供する必要がある。上述したように、ゲート駆動回路の検知回路は検知トランジスタ用の駆動信号を提供でき、走査回路はサブ画素が表示を行うように走査トランジスタ用の駆動信号を提供できる。例えば、１フレームの表示段階（Ｄｉｓｐｌａｙ）では、サブ画素が表示を行うように走査トランジスタ用の駆動信号を提供する。１フレームのブランキング段階（Ｂｌａｎｋ）では、サブ画素を外部補償するように検知トランジスタ用の駆動信号を提供する。ブランキング段階では、ディスプレイパネルは表示しない。本開示の実施例では、「１フレーム」、「各フレーム」又は「特定のフレーム」は順に行われる表示段階及びブランキング段階を含む。
【0032】
外部補償方法において、ゲート駆動回路により出力される検知駆動信号は行ごとに順次走査され、例えば、第１フレームのブランキング段階では、ディスプレイパネルの第１行のサブ画素用の駆動信号を出力し、第２フレームのブランキング段階では、ディスプレイパネルの第２行のサブ画素用の駆動信号を出力し、以下同様に、各フレームで対応する１行のサブ画素の駆動信号を出力する頻度で行ごとに順次出力して、ディスプレイパネルを行ごとに順次補償する。
【0033】
しかしながら、上記行ごとに順次補償する方法を採用する場合、以下の表示不良の問題が発生する可能性がある。１、マルチフレームの走査表示中に行ごとに移動する１本の走査線がある。２、外部補償を行う時点が異なることによって、ディスプレイパネルの異なる領域の輝度差が比較的大きく、例えば、ディスプレイパネルの第１００行のサブ画素を外部補償する際に、ディスプレイパネルの第１０、１１、１２行のサブ画素が外部補償済みであるが、このとき、第１０、１１、１２行のサブ画素の発光輝度が変化した可能性があり、例えば、発光輝度が低下し、その結果、ディスプレイパネルの異なる領域の輝度ムラを招き、特に大型ディスプレイパネルでは、このような問題はさらに明らかになる。
【0034】
上記問題に対して、本開示の実施例に係るシフトレジスタユニットは、１行又は複数行のサブ画素をランダムに補償することができ、それにより行ごとに順次補償することによる走査線及び表示輝度ムラ等の表示不良の問題を回避することができるとともに、回路構造を簡素化する。
【0035】
本開示の実施例はシフトレジスタ及びその駆動方法、ゲート駆動回路、アレイ基板並びに表示装置を提供する。以下、図面を参照しながら本開示の実施例及びその例を詳細説明する。
【0036】
図１は本開示の実施例に係るシフトレジスタの概略ブロック図を示す。図１に示すように、シフトレジスタ１０は補償選択回路１００、保持回路２００及びＮ個のシフトレジスタ回路（３００＿１…３００＿Ｎ、以下、３００と総称されてもよい）を備えうる。Ｎは１よりも大きい自然数である。
【0037】
本開示の実施例では、保持回路２００はブランキング入力信号を保持しうる。例えば、保持回路２００は第１制御ノードＨと第２電圧端子Ｖ２との間に結合されうる。保持回路２００は第１制御ノードＨを経由してブランキング入力信号を受信し、ブランキング入力信号を保持しうる。実施例では、第２電圧端子は直流高レベル信号を提供し得、すなわち、第２電圧Ｖ２は高レベルである。
【0038】
各シフトレジスタ回路３００はブランキング入力回路（３１０＿１…３１０＿Ｎ、以下、３１０と総称されてもよい）、及び出力回路（３３０＿１…３３０＿Ｎ、以下、３３０と総称されてもよい）を備えうる。
【0039】
ブランキング入力回路３１０はブランキング入力信号及びブランキング制御信号に応じてブランキングプルダウン信号を第１ノード（プルダウンノードとも呼ばれてもよい）（Ｑ＿１…Ｑ＿Ｎ、以下、Ｑと総称されてもよい）に提供して、第１ノードＱの電圧を制御しうる。例えば、ブランキング入力回路３１０は第１制御ノードＨに結合されてブランキング入力信号を受信し、第１クロック信号端子に結合されて第１クロック信号ＣＬＫＡをブランキング制御信号として受信し、第１電圧端子に結合されて第１電圧Ｖ１をブランキングプルダウン信号として受信しうる。実施例では、第１電圧端子は直流低レベル信号を提供し得、すなわち第１電圧Ｖ１は低レベルである。
【0040】
出力回路３３０は第１ノードＱの電圧に応じて、シフト信号出力端子（ＣＲ＿１…ＣＲ＿Ｎ、以下、ＣＲと総称されてもよい）からシフト信号を出力し、第１駆動信号出力端子（ＯＵＴ１＿１…ＯＵＴ１＿Ｎ、以下、ＯＵＴ１と総称されてもよい）から第１駆動信号を出力しうる。例えば、出力回路３３０は第４クロック信号端子に結合されて第４クロック信号ＣＬＫＤを受信しうる。出力回路３３０は第１ノードＱの電圧に応じて、第４クロック信号ＣＬＫＤをシフト信号出力端子ＣＲ及び第１駆動信号出力端子ＯＵＴ１に提供しうる。
【0041】
実施例では、１フレームの表示段階では、シフト信号は、例えば、上下段のシフトレジスタ回路のシフトを制御することに使用され得、第１駆動信号はディスプレイパネルの走査トランジスタを駆動して、表示するようにディスプレイパネルを駆動することに使用されうる。１フレームのブランキング段階では、第１駆動信号は、ディスプレイパネルのある行のサブ画素内の検知トランジスタを該行のサブ画素の駆動電流を検知するように駆動することに使用され得、それにより検知された駆動電流に基づいて補償する。
【0042】
補償選択回路１００は補償選択制御信号端子からの補償選択制御信号ＯＥ及びＮ個のシフトレジスタ回路３００のうちの１個のシフトレジスタ回路により出力されるシフト信号ＣＲに応じて、第１制御ノードＨを経由して保持回路２００及びＮ個のシフトレジスタ回路３００にブランキング入力信号を提供しうる。
【0043】
実施例では、１フレームの表示段階では、補償選択制御信号ＯＥのタイミングは補償選択回路１００に提供されるシフト信号ＣＲとタイミングが同じであるように設定されてもよい。例えば、図１に示すように、Ｎ個のシフトレジスタ回路３００のうちの第１個のシフトレジスタ回路３００＿１により出力されるシフト信号ＣＲ＿１を補償選択回路１００に提供し、且つ補償選択制御信号ＯＥの表示段階におけるタイミングを、シフト信号ＣＲ＿１と同じであるように設定する。
【0044】
実施例では、１個の補償選択回路１００及び１個の保持回路２００はブランキングプルダウン信号をＮ個のシフトレジスタ回路のＮ個の第１ノードＱに提供して、Ｎ個の駆動信号出力端子からＮ個の駆動信号を出力するようにしてもよい。１個の補償選択回路１００及び１個の保持回路２００が１個の第１ノードＱにしかブランキングプルダウン信号を提供できない場合に比べて、本開示の実施例はゲート駆動回路の補償選択回路１００及び保持回路２００の数を減少させることができる。
【0045】
図２は本開示の他の実施例に係るシフトレジスタの概略ブロック図を示す。図２に示すように、シフトレジスタ２０は補償選択回路１００、保持回路２００及びＮ個のシフトレジスタ回路３００を備えうる。シフトレジスタ２０のシフトレジスタ回路３００の数は２個以上であるが、説明の便宜上、図２には１個のシフトレジスタ回路３００＿１のみが例示的に示されており、ほかのシフトレジスタ回路（３００＿２…３００＿Ｎ）の回路構造はシフトレジスタ回路３００＿１についての説明を参照すればよい。
【0046】
図２に示すように、シフトレジスタ回路３００＿１はブランキング入力回路３１０、表示入力回路３２０、出力回路３３０、第１制御回路３４０、プルアップ回路３５０、第２制御回路３６０、及びリセット回路３７０を備えうる。補償選択回路１００、保持回路２００及びブランキング入力回路３１０の回路構造は図１中の補償選択回路１００、保持回路２００、ブランキング入力回路３１０＿１の回路構造と同じであり、既に上記で説明済みであるため、ここでは重複説明を省略する。
【0047】
実施例では、表示入力回路３２０は表示入力信号に応じて表示プルダウン信号を第１ノードＱに提供して、第１ノードＱの電圧を制御しうる。例えば、表示入力回路３２０は表示入力信号端子（ＳＴＵ＿１…ＳＴＵ＿Ｎ、以下、ＳＴＵと総称されてもよい）に結合されて表示入力信号を受信し、第１電圧端子に結合されて第１電圧Ｖ１を表示プルダウン信号として受信しうる。
【0048】
実施例では、出力回路３３０は、第１駆動信号出力端子に加えて、第２駆動信号出力端子をさらに備えうる。出力回路３３０は第１ノードＱの電圧に応じて、第２駆動信号出力端子ＯＵＴ２から第２駆動信号を出力しうる。例えば、出力回路３３０は第５クロック信号端子に結合されて第５クロック信号ＣＬＫＥを受信しうる。実施例では、出力回路３３０はさらに第１ノードＱの電圧に応じて、第５クロック信号ＣＬＫＥを第２駆動信号出力端子ＯＵＴ２に提供しうる。また、出力回路５１０のほかの構造及び機能は図１中の出力回路３３０＿１と同じであるため、ここでは重複説明を省略する。当業者であれば、駆動信号出力端子の数は２個に限定されず、２個以上でありうると理解できる。出力回路は第１ノードＱの電圧及び対応するクロック信号に応じて、対応する駆動信号を出力しうる。
【0049】
第１制御回路３４０は第１ノードＱの電圧に応じてプルアップノードＱＢの電圧を制御しうる。例えば、第１制御回路３４０は第２電圧端子に結合されて第２電圧Ｖ２を受信し、第３電圧端子に結合されて第３電圧Ｖ３を受信しうる。実施例では、第２電圧端子は直流高レベル信号を提供し得、すなわち、第２電圧Ｖ２は高レベルである。第１制御回路６００は第１ノードＱの電圧の制御下で、第２電圧Ｖ２及び第３電圧Ｖ３に応じてプルアップノードＱＢの電圧を制御しうる。
【0050】
さらに、第１制御回路３４０はさらに第４電圧端子に結合されて第４電圧Ｖ４を受信しうる。第３電圧端子及び第４電圧端子は直流低レベル信号を交互に提供し得、例えば、第３電圧Ｖ３及び第４電圧Ｖ４のうちの一方は低レベル、他方は高レベルである。実施例では、第１制御回路３４０は第１ノードＱの電圧の制御下で、第２電圧Ｖ２及び第３電圧Ｖ３（又は第４電圧Ｖ４）に応じてプルアップノードＱＢの電圧を制御しうる。
【0051】
プルアップ回路３５０はプルアップノードＱＢの電圧に応じて、第２電圧端子からの第２電圧Ｖ２を第１ノードＱ、シフト信号出力端子ＣＲ、第１駆動信号出力端子ＯＵＴ１及び第２駆動信号出力端子ＯＵＴ２に提供しうる。例えば、プルアップ回路３５０は第２電圧端子に結合されて第２電圧Ｖ２を受信しうる。それにより、プルアップ回路３５０は第１ノードＱ、シフト信号出力端子ＣＲ及び対応する駆動信号出力端子をプルアップすることによって各端子のノイズを低減させることができる。
【0052】
第２制御回路３６０はブランキング制御信号及び第１制御ノードＨの電圧に応じて、プルアップノードＱＢの電圧を制御しうる。例えば、第２制御回路３６０は第１クロック信号端子に結合されて第１クロック信号ＣＬＫＡをブランキング制御信号として受信し、第２電圧端子に結合されて第２電圧を受信しうる。実施例では、第２制御回路３６０は第１クロック信号ＣＬＫＡ及び第１制御ノードＨの電圧の制御下で、第２電圧をプルアップノードＱＢに提供しうる。また、第２制御回路３６０はさらに表示入力信号ＳＴＵに応じて、プルアップノードＱＢの電圧を制御しうる。例えば、第２制御回路３６０は表示入力信号端子に結合されて表示入力信号ＳＴＵ２を受信しうる。実施例では、第２制御回路３６０は表示入力信号ＳＴＵの制御下で、第２電圧をプルアップノードＱＢに提供しうる。それにより、第２制御回路３６０はプルアップノードＱＢをプルアップしうる。
【0053】
また、リセット回路３７０はブランキングリセット信号端子からのブランキングリセット信号ＴＲＳＴに応じて第１ノードＱをリセットし、表示リセット信号端子からの表示リセット信号ＳＴＤに応じて第１ノードＱをリセットしうる。例えば、リセット回路３７０はブランキングリセット信号端子に結合されてブランキングリセット信号ＴＲＳＴを受信し、表示リセット信号端子に結合されて表示リセット信号ＳＴＤを受信し、第２電圧端子に結合されて第２電圧Ｖ２を受信しうる。実施例では、リセット回路３７０はブランキングリセット信号ＴＲＳＴに応じて第２電圧Ｖ２を第１ノードＱに提供し、表示リセット信号ＳＴＤに応じて第２電圧Ｖ２を第１ノードＱに提供しうる。
【0054】
当業者であれば、図２中のシフトレジスタ２０は第１制御回路３４０、プルアップ回路３５０、第２制御回路３６０及びリセット回路３７０を示しているが、上記例は本開示の保護範囲を限定するものではないと理解できる。実際の応用では、技術者は場合に応じて、上記各回路のうちの１個又は複数を使用する又は使用しないことを選択でき、上記各回路に基づく種々の組合せ変形はいずれも本開示の原理を逸脱しないため、ここでは詳細説明を省略する。
【0055】
以下、例示的な回路構造によって本開示に係るシフトレジスタを説明する。図３は本開示の実施例に係るシフトレジスタの例示的な回路図を示す。シフトレジスタは、例えば、図２に示されるシフトレジスタ２０である。説明の便宜上、図３には、１個のシフトレジスタ回路３００＿１の回路構造のみが示されており、ほかのシフトレジスタ回路（３００＿２…３００＿Ｎ）の回路構造はシフトレジスタ回路３００＿１についての説明を参照すればよい。図３に示すように、シフトレジスタは第１トランジスタＭ１～第２７トランジスタＭ２７、及び第１コンデンサＣ１～第３コンデンサＣ３を備えうる。
【0056】
なお、本開示の実施例で採用されるトランジスタはいずれも薄膜トランジスタ又は電界効果トランジスタ又は同じ特性を持つほかのスイッチングデバイスでありうる。本開示の実施例では、薄膜トランジスタを例に説明する。ここで採用されるトランジスタのソース、ドレインは構造上、対称的であってもよいため、そのソース、ドレインは構造上、同じでありうる。本開示の実施例では、トランジスタのゲート以外の２つの電極を区別するために、一方の電極を第１電極、他方の電極を第２電極として直接説明する。トランジスタのゲートは制御電極と呼ばれてもよい。また、トランジスタの特性に応じてトランジスタをＮ型及びＰ型トランジスタに大別できる。トランジスタがＰ型トランジスタである場合、オン電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又はほかの適切な電圧）、オフ電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又はほかの適切な電圧）である。トランジスタがＮ型トランジスタである場合、オン電圧は高レベル電圧（例えば、５Ｖ、１０Ｖ又はほかの適切な電圧）、オフ電圧は低レベル電圧（例えば、０Ｖ、－５Ｖ、－１０Ｖ又はほかの適切な電圧）である。
【0057】
なお、本開示の実施例に係るシフトレジスタに採用されるトランジスタはいずれもＰ型トランジスタを例に説明される。本開示の実施例はこれに限定されず、例えば、シフトレジスタのトランジスタの少なくとも一部はＮ型トランジスタを採用してもよい。
【0058】
本開示の実施例では、プルアップノードＱＢは第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂのうちの少なくとも一方を備えうる。図３には、プルアップノードＱＢが第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂの両方を備える場合が示されている。なお、プルアップノードＱＢは第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂのうちの一方のみを備えてもよく、関連回路はその分調整すればよい。
【0059】
図３に示すように、補償選択回路１００は第１トランジスタＭ１を備える。第１トランジスタＭ１の制御電極は補償選択制御信号端子に結合されて補償選択制御信号ＯＥを受信し、第１トランジスタＭ１の第１電極はＮ個のシフトレジスタ回路のうちの１個のシフトレジスタ回路３００＿１のシフト信号出力端子ＣＲ＿１に結合され、第１トランジスタＭ１の第２電極は第１制御ノードＨに結合される。実施例では、補償選択制御信号ＯＥが低レベルである場合、第１トランジスタＭ１がオンし、それによりシフト信号ＣＲ＿１を第１制御ノードＨに提供して、保持回路２００及びＮ個のシフトレジスタ回路３００にブランキング入力信号を提供することができる。
【0060】
保持回路２００は第１コンデンサＣ１を備える。第１コンデンサは第１端子が第１制御ノードＨに結合され、もう１つの端子が第２電圧端子に結合されて第２電圧Ｖ２を受信する。
【0061】
ブランキング入力回路３１０は第２トランジスタＭ２及び第３トランジスタＭ３を備える。第２トランジスタＭ２の制御電極は第１制御ノードＨに結合され、第２トランジスタＭ２の第１電極は第１電圧端子に結合されて第１電圧Ｖ１をブランキングプルダウン信号として受信し、第２トランジスタＭ２の第２電極は第３トランジスタの第１電極に結合される。第３トランジスタＭ３の制御電極は第１クロック信号端子に結合されて第１クロック信号ＣＬＫＡをブランキング制御信号として受信し、第３トランジスタＭ３の第１電極は第２トランジスタＭ２の第２電極に結合され、第３トランジスタＭ３の第２電極は第１ノードＱに結合される。実施例では、第１制御ノードＨの電圧及び第１クロック信号ＣＬＫＡがいずれも低レベルである場合、第２トランジスタＭ２及び第３トランジスタＭ３がオンし、第１電圧Ｖ１を第１ノードＱに提供して、第１ノードＱをプルダウンする。
【0062】
表示入力回路３２０は第４トランジスタＭ４を備える。第４トランジスタＭ４の制御電極は表示入力信号端子に結合されて表示入力信号ＳＴＵを受信し、第４トランジスタＭ４の第１電極は第１電圧端子に結合されて第１電圧Ｖ１を表示プルダウン信号として受信し、第４トランジスタＭ４の第２電極は第１ノードＱに結合される。実施例では、表示入力信号ＳＴＵが低レベルである場合、第４トランジスタＭ４がオンし、第１電圧Ｖ１を第１ノードＱに提供して、第１ノードＱの電圧を低レベルにする。
【0063】
出力回路３３０は第１９トランジスタＭ１９、第２２トランジスタＭ２２、第２５トランジスタＭ２５、第２コンデンサＣ２及び第３コンデンサＣ３を備える。第１９トランジスタＭ１９の制御電極は第１ノードＱに結合され、第１９トランジスタＭ１９の第１電極は第４クロック信号端子に結合されて第４クロック信号ＣＬＫＤを受信し、第１９トランジスタＭ１９の第２電極はシフト信号出力端子ＣＲに結合される。第２２トランジスタＭ２２の制御電極は第１ノードＱに結合され、第２２トランジスタＭ２２の第１電極は第４クロック信号端子に結合されて第４クロック信号ＣＬＫＤを受信し、第２２トランジスタＭ２２の第２電極は第１駆動信号出力端子ＯＵＴ１に結合される。第２５トランジスタＭ２５の制御電極は第１ノードＱに結合され、第２５トランジスタＭ２５の第１電極は第５クロック信号端子に結合されて第５クロック信号ＣＬＫＥを受信し、第２５トランジスタＭ２５の第２電極は第２駆動信号出力端子ＯＵＴ２に結合される。第２コンデンサＣ２の第１端子は第１ノードＱに結合され、第２コンデンサＣ２の第２端子はシフト信号出力端子ＣＲに結合される。第３コンデンサＣ３の第１端子は第１ノードＱに結合され、第３コンデンサＣ３の第２端子は第２駆動信号出力端子ＯＵＴ２に結合される。
【0064】
実施例では、第１ノードＱが低レベルである場合、第１９トランジスタＭ１９、第２２トランジスタＭ２２、第２５トランジスタＭ２５がオンし、第４クロック信号ＣＬＫＤをシフト信号出力端子ＣＲ及び第１駆動信号出力端子ＯＵＴ１に提供し、第５クロック信号ＣＬＫＥを第２駆動信号出力端子ＯＵＴ２に提供する。
【0065】
第１制御回路３４０は第７トランジスタＭ７、第８トランジスタＭ８、第１０トランジスタＭ１０及び第１１トランジスタＭ１１を備える。第７トランジスタＭ７の制御電極及び第１電極は第３電圧端子に結合されて第３電圧Ｖ３を受信し、第７トランジスタＭ７の第２電極は第１プルアップノードＱＢ＿Ａに結合される。第８トランジスタＭ８の制御電極は第１ノードＱに結合され、第８トランジスタＭ８の第１電極は第１プルアップノードＱＢ＿Ａに結合され、第８トランジスタＭ８の第２電極は第２電圧端子に結合されて第２電圧Ｖ２を受信する。第１０トランジスタＭ１０の制御電極及び第１電極は第４電圧端子に結合されて第４電圧Ｖ４を受信し、第１０トランジスタＭ１０の第２電極は第２プルアップノードＱＢ＿Ｂに結合される。第１１トランジスタＭ１１の制御電極は第１ノードＱに結合され、第１１トランジスタＭ１１の第１電極は第２プルアップノードＱＢ＿Ｂに結合され、第１１トランジスタＭ１１の第２電極は第２電圧端子Ｖ２に結合されて第２電圧Ｖ２を受信する。
【0066】
なお、プルアップノードＱＢが第１プルアップノードＱＢ＿Ａ（又は第２プルアップノードＱＢ＿Ｂ）のみを備える場合、第１制御回路６００は第７トランジスタＭ７及び第８トランジスタＭ８（又は、第１０トランジスタＭ１０及び第１１トランジスタＭ１１）を備えうる。具体的な回路構造は類似するため、ここでは重複説明を省略する。
【0067】
実施例では、第３電圧端子Ｖ３及び第４電圧端子Ｖ４は、低レベルを交互に提供するように構成されうる。すなわち、第３電圧端子Ｖ３が高レベルを提供する場合、第４電圧端子Ｖ４が低レベルを提供し、第１０トランジスタＭ１０がオンする。第３電圧端子Ｖ３が低レベルを提供する場合、第４電圧端子Ｖ４が高レベルを提供し、第７トランジスタＭ７がオンする。従って、第７トランジスタＭ７及び第１０トランジスタＭ１０のうちの一方のトランジスタのみがオン状態にある。このように、トランジスタの長時間オンによるパフォーマンスドリフトを回避することができる。
【0068】
第７トランジスタＭ７がオンする場合、第３電圧が第１プルアップノードＱＢ＿Ａを充電でき、第１０トランジスタＭ１０がオンする場合、第４電圧が第２プルアップノードＱＢ＿Ｂを充電でき、それにより第１プルアップノードＱＢ＿Ａ又は第２プルアップノードＱＢ＿Ｂの電圧を低レベルに制御する。第１ノードＱの電圧が低レベルである場合、第８トランジスタＭ８及び第１１トランジスタＭ１１がオンする。例えば、トランジスタの設計では、第７トランジスタＭ７及び第８トランジスタＭ８（例えば、それらのサイズ比、閾値電圧等の構成）は、Ｍ７及びＭ８がいずれもオンする場合、第１プルアップノードＱＢ＿Ａの電圧が第２電圧Ｖ２を経由して、第２０トランジスタＭ２０、第２３トランジスタＭ２３及び第２６トランジスタＭ２６をオフに保持できる高レベルにプルアップできるように構成されてもよい。一方、第１０トランジスタＭ１０及び第１１トランジスタＭ１１（例えば、それらのサイズ比、閾値電圧等の構成）は、Ｍ１０及びＭ１１がいずれもオンする場合、第２プルアップノードＱＢ＿Ｂの電圧が第２電圧Ｖ２を経由して、第２１トランジスタＭ２１、第２４トランジスタＭ２４及び第２７トランジスタＭ２７をオフに保持できる高レベルにプルアップできるように構成されてもよい。
【0069】
図３に示すように、プルアップ回路３５０は第９トランジスタＭ９、第２０トランジスタＭ２０、第２３トランジスタＭ２３、第１２トランジスタＭ１２、第２１トランジスタＭ２１、第２４トランジスタＭ２４、第２６トランジスタＭ２６及び第２７トランジスタＭ２７を備える。
【0070】
第９トランジスタＭ９の制御電極は第１プルアップノードＱＢ＿Ａに結合され、第９トランジスタＭ９の第１電極は第１ノードＱに結合され、第９トランジスタＭ９の第２電極は第２電圧端子Ｖ２に結合されて第２電圧Ｖ２を受信する。第２０トランジスタＭ２０の制御電極は第１プルアップノードＱＢ＿Ａに結合され、第２０トランジスタＭ２０の第１電極はシフト信号出力端子ＣＲに結合され、第２０トランジスタＭ２０の第２電極は第２電圧端子Ｖ２に結合される。第２３トランジスタＭ２３の制御電極は第１プルアップノードＱＢ＿Ａに結合され、第２３トランジスタＭ２３の第１電極は第１駆動信号出力端子ＯＵＴ１に結合され、第２３トランジスタＭ２３の第２電極は第２電圧端子Ｖ２に結合されて第２電圧Ｖ２を受信する。第２６トランジスタＭ２６の制御電極は第１プルアップノードＱＢ＿Ａに結合され、第２６トランジスタの第１電極は第２駆動信号出力端子ＯＵＴ２に結合され、第２６トランジスタの第２電極は第２電圧端子Ｖ２に結合されて第２電圧Ｖ２を受信する。実施例では、第１プルアップノードＱＢ＿Ａの電圧が低レベルである場合、第９トランジスタＭ９、第２０トランジスタＭ２０、第２３トランジスタＭ２３、第２６トランジスタがオンして、第１ノードＱ、シフト信号出力端子ＣＲ、第１駆動信号出力端子ＯＵＴ１及び第２駆動信号出力端子ＯＵＴ２をプルアップする。
【0071】
第１２トランジスタＭ１２の制御電極は第２プルアップノードＱＢ＿Ｂに結合され、第１２トランジスタＭ１２の第１電極は第１ノードＱに結合され、第１２トランジスタＭ１２の第２電極は第２電圧端子Ｖ２に結合される。第２１トランジスタＭ２１の制御電極は第２プルアップノードＱＢ＿Ｂに結合され、第２１トランジスタＭ２１の第１電極はシフト信号出力端子ＣＲに結合され、第２１トランジスタＭ２１の第２電極は第２電圧端子Ｖ２に結合される。第２４トランジスタＭ２４の制御電極は第２プルアップノードＱＢ＿Ｂに結合され、第２４トランジスタＭ２４の第１電極は第１駆動信号出力端子ＯＵＴ１に結合され、第２４トランジスタＭ２４の第２電極は第２電圧端子Ｖ２に結合される。第２７トランジスタＭ２７の制御電極は第２プルアップノードＱＢ＿Ｂに結合され、第２７トランジスタの第１電極は第２駆動信号出力端子ＯＵＴ２に結合され、第２７トランジスタの第２電極は第２電圧端子Ｖ２に結合される。実施例では、第２プルアップノードＱＢ＿Ｂの電圧が低レベルである場合、第１２トランジスタＭ１２、第２１トランジスタＭ２１、第２４トランジスタＭ２４及び第２７トランジスタＭ２７がオンして、第１ノードＱ、シフト信号出力端子ＣＲ、第１駆動信号出力端子ＯＵＴ１及び第２駆動信号出力端子ＯＵＴ２をプルアップする。
【0072】
なお、プルアップノードＱＢが第１プルアップノードＱＢ＿Ａ（又は第２プルアップノードＱＢ＿Ｂ）のみを備える場合、プルアップ回路７００は第９トランジスタＭ９、第２０トランジスタＭ２０、第２３トランジスタＭ２３、及び第２６トランジスタ（又は、第１２トランジスタＭ１２、第２１トランジスタＭ２１、第２４トランジスタＭ２４及び第２７トランジスタＭ２７）を備えうる。具体的な回路構造は同じであるため、ここでは重複説明を省略する。
【0073】
図３に示すように、第２制御回路３６０は第１３トランジスタＭ１３、第１４トランジスタＭ１４、第１５トランジスタＭ１５、第１６トランジスタＭ１６、第１７トランジスタＭ１７及び第１８トランジスタＭ１８を備えうる。
【0074】
第１３トランジスタＭ１３の制御電極は第１クロック信号端子に結合されて第１クロック信号ＣＬＫＡをブランキング制御信号として受信し、第１３トランジスタＭ１３の第１電極は第１プルアップノードＱＢ＿Ａに結合される。第１４トランジスタＭ１４の制御電極は第１制御ノードＨに結合され、第１４トランジスタＭ１４の第１電極は第１３トランジスタＭ１３の第２電極に結合され、第１４トランジスタＭ１４の第２電極は第２電圧端子Ｖ２に結合される。第１５トランジスタＭ１５の制御電極は表示入力信号端子に結合されて表示入力信号ＳＴＵ２を受信し、第１５トランジスタＭ１５の第１電極は第１プルアップノードＱＢ＿Ａに結合され、第１５トランジスタＭ１５の第２電極は第２電圧端子に結合されて第２電圧Ｖ２を受信する。実施例では、第１クロック信号ＣＬＫＡ及び第１制御ノードＨの電圧がいずれも低レベルである場合、第２電圧を第１プルアップノードＱＢ＿Ａに提供する。また、表示入力信号ＳＴＵ２が低レベルである場合、第２電圧を第１プルアップノードＱＢ＿Ａに提供する。
【0075】
第１６トランジスタＭ１６の制御電極は第１クロック信号端子に結合されて第１クロック信号ＣＬＫＡをブランキング制御信号として受信し、第１６トランジスタＭ１６の第１電極は第２プルアップノードＱＢ＿Ｂに結合される。第１７トランジスタＭ１７の制御電極は第１制御ノードＨに結合され、第１７トランジスタＭ１７の第１電極は第１６トランジスタＭ１６の第２電極に結合され、第１７トランジスタＭ１７の第２電極は第２電圧端子に結合されて第２電圧Ｖ２を受信する。第１８トランジスタＭ１８の制御電極は表示入力信号端子に結合されて表示入力信号ＳＴＵ２を受信し、第１８トランジスタＭ１８の第１電極は第２プルアップノードＱＢ＿Ｂに結合され、第１８トランジスタＭ１８の第２電極は第２電圧端子に結合されて第２電圧Ｖ２を受信する。実施例では、第１クロック信号ＣＬＫＡ及び第１制御ノードＨの電圧がいずれも低レベルである場合、第２電圧を第２プルアップノードＱＢ＿Ｂに提供する。また、表示入力信号ＳＴＵ２が低レベルである場合、第２電圧を第２プルアップノードＱＢ＿Ｂに提供する。
【0076】
なお、プルアップノードＱＢが第１プルアップノードＱＢ＿Ａ（又は第２プルアップノードＱＢ＿Ｂ）のみを備える場合、プルアップ回路７００は第１３トランジスタＭ１３、第１４トランジスタＭ１４、及び第１５トランジスタＭ１５（又は、第１６トランジスタＭ１６、第１７トランジスタＭ１７及び第１８トランジスタＭ１８）を備えうる。具体的な回路構造は同じであるため、ここでは重複説明を省略する。
【0077】
また、図３に示すように、リセット回路３７０は第５トランジスタＭ５及び第６トランジスタＭ６を備えうる。第５トランジスタＭ５の制御電極はブランキングリセット信号端子に結合されてブランキングリセット信号ＴＲＳＴを受信し、第５トランジスタＭ５の第１電極は第１ノードＱに結合され、第５トランジスタＭ５の第２電極は第２電圧端子に結合されて第２電圧Ｖ２を受信する。実施例では、ブランキングリセット信号ＴＲＳＴが低レベルである場合、第５トランジスタＭ５がオンし、第２電圧Ｖ２を第１ノードＱに提供する。第６トランジスタＭ６の制御電極は表示リセット信号端子に結合されて表示リセット信号ＳＴＤを受信し、第６トランジスタＭ６の第１電極は第１ノードＱに結合され、第６トランジスタＭ６の第２電極は第２電圧端子Ｖ２に結合される。実施例では、表示リセット信号ＳＴＤが低レベルである場合、第６トランジスタＭ６がオンし、第２電圧Ｖ２を第１ノードＱに提供する。
【0078】
なお、本開示の実施例では、シフトレジスタの各回路は上記回路構造に限定されず、以下、図面を参照しながら選択可能な回路の変形を例示的に説明し、該変形も非限定的である。
【0079】
図４（１）－（５）はそれぞれ本開示の複数の実施例に係るブランキング入力回路３１０の例示的な回路図を示す。
【0080】
図４（１）及び（２）に示すように、ブランキング入力回路３１０と図３中のブランキング入力回路３１０との相違点について、第２トランジスタの第１電極は異なるクロック信号端子に結合されて対応するクロック信号をブランキングプルダウン信号として受信する。例えば、第３クロック信号端子ＣＬＫＣ又は第１クロック信号端子ＣＬＫＡが挙げられる。すなわち、ブランキングプルダウン信号は常に低レベルに保持される必要がなく、ブランキング制御信号ＣＬＫＡが低レベルである期間にも低レベルであればよい。
【0081】
図４（３）に示すように、ブランキング入力回路３１０と図４（１）中のブランキング入力回路３１０との相違点について、ブランキング入力トランジスタＭ３＿ａをさらに備える。ブランキング入力トランジスタＭ３＿ａの制御電極は第２トランジスタの第２電極及び第３トランジスタの第１電極に結合され、ブランキング入力トランジスタＭ３＿ａの第１電極は第１電圧端子Ｖ１に結合され、ブランキング入力トランジスタＭ３＿ａの第２電極は第１ノードＱに結合される。
【0082】
図４（４）に示すように、ブランキング入力回路３１０と図４（３）中のブランキング入力回路３１０との相違点について、第３トランジスタをトランジスタＭ３＿ｂ及びトランジスタＭ３＿ｃに置換する。トランジスタＭ３＿ｂの制御電極は第１プルアップノードＱＢ＿Ａに結合され、トランジスタＭ３＿ｃの制御電極は第２プルアップノードＱＢ＿Ｂに結合され、トランジスタＭ３＿ｂ及びトランジスタＭ３＿ｃの第１電極はいずれも第２トランジスタの第２電極に結合され、トランジスタＭ３＿ｂ及びトランジスタＭ３＿ｃの第２電極はいずれも第２電圧端子に結合される。
【0083】
図４（５）に示すように、ブランキング入力回路３１０と図４（３）中のブランキング入力回路３１０との相違点について、第３トランジスタをトランジスタＭ３＿ｂ、トランジスタＭ３＿ｃ及びトランジスタＭ３＿ｄに置換する。トランジスタＭ３＿ｂの制御電極は第１制御ノードＨに結合され、トランジスタＭ３＿ｂの第１電極はトランジスタＭ３＿ｄの第２電極に結合され、トランジスタＭ３＿ｂの第２電極は第２電圧端子に結合される。トランジスタＭ３＿ｃの制御電極はトランジスタＭ３＿ｂの第１電極に結合され、トランジスタＭ３＿ｃの第１電極は第２トランジスタＭ２の第２電極に結合され、トランジスタＭ３＿ｃの第２電極は第２電圧端子Ｖ２に結合される。トランジスタＭ３＿ｄの制御電極及び第１電極は第３クロック信号端子ＣＬＫＣに結合される。
【0084】
図５（１）、（２）及び（３）はそれぞれ本開示の複数の実施例に係る表示入力回路３２０の例示的な回路図を示す。
【0085】
図５（１）に示すように、表示入力回路３２０は第４トランジスタＭ４及び第４リーク防止トランジスタＭ４＿ｂを備えうる。第４トランジスタＭ４の制御電極と第１電極及び第４リーク防止トランジスタＭ４＿ｂの制御電極は表示入力信号端子に結合されて表示入力信号ＳＴＵを表示プルダウン信号として受信し、第４トランジスタＭ４の第２電極は第４リーク防止トランジスタＭ４＿ｂの第１電極に結合され、第４リーク防止トランジスタＭ４＿ｂの第２電極は第１ノードＱに結合される。
【0086】
図５（２）に示すように、表示入力回路３２０は第４トランジスタＭ４及び第４リーク防止トランジスタＭ４＿ｂを備えうる。第４トランジスタＭ４は制御電極が表示入力信号端子に結合されて表示入力信号ＳＴＵを受信し、第１電極が第１電圧端子に結合されて第１電圧Ｖ１を表示プルダウン信号として受信する。第４リーク防止トランジスタＭ４＿ｂは制御電極及び第１電極が第４トランジスタＭ４の第２電極に結合され、第２電極が第１ノードＱに結合される。
【0087】
図５（３）に示すように、表示入力回路３２０は第４トランジスタＭ４を備えうる。第４トランジスタは制御電極及び第１電極が表示入力信号端子に結合されて表示入力信号ＳＴＵ２を表示プルダウン信号として受信し、第２電極が第１ノードＱに結合される。
【0088】
図６（１）及び（２）はそれぞれ本開示の複数の実施例に係る第２制御回路３６０の例示的な回路図を示す。
【0089】
図６（１）に示すように、第２制御回路３６０は第１３トランジスタＭ１３、第１５トランジスタＭ１５、第１６トランジスタＭ１６及び第１８トランジスタＭ１８を備える。第１３トランジスタＭ１３の制御電極は第１クロック信号端子ＣＬＫＡに結合されて第１クロック信号をブランキング制御信号として受信し、第１３トランジスタＭ１３の第１電極は第１プルアップノードＱＢ＿Ａに結合され、第１３トランジスタＭ１３の第２電極は第２電圧端子Ｖ２に結合される。第１５トランジスタＭ１５の制御電極は表示入力信号端子ＳＴＵに結合され、第１５トランジスタＭ１５の第１電極は第１プルアップノードＱＢ＿Ａに結合され、第１５トランジスタＭ１５の第２電極は第２電圧端子Ｖ２に結合される。第１６トランジスタＭ１６の制御電極は第１クロック信号端子ＣＬＫＡに結合されて第１クロック信号をブランキング制御信号として受信し、第１６トランジスタＭ１６の第１電極は第２プルアップノードＱＢ＿Ｂに結合され、第１６トランジスタＭ１６の第２電極は第２電圧端子Ｖ２に結合される。第１８トランジスタＭ１８の制御電極は表示入力信号端子に結合され、第１８トランジスタＭ１８の第１電極は第２プルアップノードＱＢ＿Ｂに結合され、第１８トランジスタＭ１８の第２電極は第２電圧端子Ｖ２に結合される。図３中のシフトレジスタ２０の第２制御回路８００に比べて、第２制御回路３６０は第１４トランジスタＭ１４及び第１７トランジスタＭ１７を備えない。
【0090】
図６（２）に示すように、第２制御回路３６０は第１５トランジスタＭ１５及び第１８トランジスタＭ１８を備える。第１５トランジスタＭ１５の制御電極は表示入力信号端子ＳＴＵ２に結合され、第１５トランジスタＭ１５の第１電極は第１プルアップノードＱＢ＿Ａに結合され、第１５トランジスタＭ１５の第２電極は第２電圧端子Ｖ２に結合される。第１８トランジスタＭ１８の制御電極は表示入力信号端子に結合され、第１８トランジスタＭ１８の第１電極は第２プルアップノードＱＢ＿Ｂに結合され、第１８トランジスタＭ１８の第２電極は第２電圧端子Ｖ２に結合される。図３中のシフトレジスタ２０の第２制御回路３６０に比べて、第２制御回路８２０は第１３トランジスタＭ１３、第１４トランジスタＭ１４、第１６トランジスタＭ１６及び第１７トランジスタＭ１７を備えない。
【0091】
図７は本開示の他の実施例に係るシフトレジスタの例示的な回路図を示す。図７に示すように、シフトレジスタと図３中のシフトレジスタとの相違点について、第２制御回路３６０は第１３トランジスタＭ１３、第１５トランジスタＭ１５、第１６トランジスタＭ１６及び第１８トランジスタＭ１８を備える（図６（１）中の第２制御回路３６０についての説明を参照）。また、シフトレジスタには、第１リーク防止トランジスタＭ１＿ｂ、第３リーク防止トランジスタＭ３＿ｂ、第５リーク防止トランジスタＭ５＿ｂ、第６リーク防止トランジスタＭ６＿ｂ、第９リーク防止トランジスタＭ９＿ｂ、第１２リーク防止トランジスタＭ１２＿ｂ、第２８トランジスタＭ２８及び第２９トランジスタＭ２９がさらに追加される。以下、第１リーク防止トランジスタＭ１＿ｂを例にリーク防止の動作原理を説明する。
【0092】
第１リーク防止トランジスタＭ１＿ｂの制御電極は第２クロック信号端子ＣＬＫＢに結合され、第１リーク防止トランジスタＭ１＿ｂの第１電極は第２８トランジスタＭ２８の第２電極に結合され、第１リーク防止トランジスタＭ１＿ｂの第２電極は第１制御ノードＨに結合される。第２８トランジスタＭ２８の制御電極は第１制御ノードＨに結合され、第２８トランジスタＭ２８の第１電極は第２電圧端子Ｖ２に結合されて低レベルの第２電圧を受信する。第１制御ノードＨが低レベルにある場合、第２８トランジスタＭ２８が第１制御ノードＨのレベルの制御下でオンし、それにより第２電圧端子Ｖ２により入力される低レベル信号を第１リーク防止トランジスタＭ１＿ｂの第１電極に入力でき、それにより第１リーク防止トランジスタＭ１＿ｂの第１電極及び第２電極の両方を低レベルの状態にし、第１制御ノードＨでの電荷が第１リーク防止トランジスタＭ１＿ｂからリークすることを防止する。このとき、第１リーク防止トランジスタＭ１＿ｂの制御電極が第１トランジスタＭ１の制御電極に結合されるため、第１トランジスタＭ１と第１リーク防止トランジスタＭ１＿ｂとの結合によって上記第１トランジスタＭ１と同じ効果を実現できるとともに、リーク防止の効果を有する。
【0093】
同様に、第３リーク防止トランジスタＭ３＿ｂ、第５リーク防止トランジスタＭ５＿ｂ、第６リーク防止トランジスタＭ６＿ｂ、第９リーク防止トランジスタＭ９＿ｂ、第１２リーク防止トランジスタＭ１２＿ｂがそれぞれ第２９トランジスタＭ２９に結合されてリーク防止構造を実現でき、それにより第１ノードＱでの電荷のリークを防止することができる。第１ノードＱのリークを防止する動作原理は上記第１制御ノードＨのリーク防止の動作原理と同じであるため、ここでは詳細説明を省略する。
【0094】
本開示の実施例はシフトレジスタから構成されるゲート駆動回路をさらに提供する。図８に示すように、ゲート駆動回路３０はＭ（Ｍは１よりも大きい整数）個のシフトレジスタを備えうる。任意の１個又は複数のシフトレジスタは本開示の実施例に係るシフトレジスタ１０又はシフトレジスタ２０の構造又はその変形を採用できる。なお、ゲート駆動回路３０はＭ×Ｎ個のシフトレジスタ回路を有する。図８には、最初の２個のシフトレジスタ（Ａ１、Ａ２）が例示的に示されており、各シフトレジスタは、例えば、それぞれ２個のシフトレジスタ回路（Ｎ＝２）を備える。図８に示すように、第１シフトレジスタＡ１は補償選択回路１００、保持回路２００（図示せず）、シフトレジスタ回路３００＿１（以下、第１シフトレジスタ回路ＳＣ１と呼称される）及び３００＿２（以下、第２シフトレジスタ回路ＳＣ２と呼称される）を備える。第２シフトレジスタＡ２は補償選択回路１００、保持回路２００（図示せず）、シフトレジスタ回路３００＿１（以下、第３シフトレジスタ回路ＳＣ３と呼称される）及び３００＿２（以下、第４シフトレジスタ回路ＳＣ４と呼称される）を備える。また、第３シフトレジスタ（第５シフトレジスタ回路ＳＣ５、及び第６シフトレジスタ回路ＳＣ６を備える）～第Ｍシフトレジスタの構造及び接続関係は類似するため、ここではその図示や説明を省略する。
【0095】
図８に示すように、第１シフトレジスタ回路ＳＣ１の表示入力信号端子ＳＴＵ及び第２シフトレジスタ回路ＳＣ２の表示入力信号端子ＳＴＵはいずれも入力信号ＳＴＵを受信する。また、第ｉ個のシフトレジスタ回路により出力されるシフト信号ＣＲは、表示入力信号ＳＴＵとして第ｉ＋２個のシフトレジスタ回路に提供される。例えば、第１シフトレジスタ回路ＳＣ１のシフト信号ＣＲは第３シフトレジスタ回路ＳＣ３の表示入力信号ＳＴＵとする。第２シフトレジスタ回路ＳＣ２のシフト信号ＣＲは第４シフトレジスタ回路ＳＣ４の表示入力信号ＳＴＵとする。
【0096】
ゲート駆動回路３０は第１サブクロック信号線ＣＬＫ＿１及び第２サブクロック信号線ＣＬＫ＿２をさらに備える。第１サブクロック信号線ＣＬＫ＿１は各補償選択回路１００に補償選択制御信号ＯＥを提供する。第２サブクロック信号線ＣＬＫ＿２は各シフトレジスタ回路に第１クロック信号ＣＬＫＡを提供する。
【0097】
各シフトレジスタの補償選択回路１００は該シフトレジスタの第１個のシフトレジスタ回路により出力されるシフト信号ＣＲを受信し、それにより補償選択制御信号ＯＥ及び該シフト信号ＣＲに応じて第１制御ノードＨにブランキング入力信号を提供する。例えば、第１シフトレジスタＡ１の補償選択回路１００は第１シフトレジスタ回路ＳＣ１のシフト信号出力端子に結合される。第２シフトレジスタＡ２の補償選択回路１００は第３シフトレジスタ回路ＳＣ３のシフト信号出力端子に結合される。第３シフトレジスタＡ３の補償選択回路１００は第５シフトレジスタ回路ＳＣ５のシフト信号出力端子（図示せず）に結合される。
【0098】
また、第ｉ＋３個のシフトレジスタ回路により出力されるシフト信号ＣＲは表示リセット信号ＳＴＤとして第ｉ個のシフトレジスタ回路に提供される。例えば、第４シフトレジスタ回路ＳＣ４のシフト信号ＣＲは第１シフトレジスタ回路ＳＣ１の表示リセット信号ＳＴＤとされる。
【0099】
ゲート駆動回路３０は、各シフトレジスタ回路にブランキングリセット信号ＴＲＳＴを提供するブランキングリセット信号線ＴＲＳＴをさらに備える。
【0100】
図８に示すように、ゲート駆動回路３０は第３サブクロック信号線ＣＬＫＤ＿１、第４サブクロック信号線ＣＬＫＤ＿２、第５サブクロック信号線ＣＬＫＤ＿３及び第６サブクロック信号線ＣＬＫＤ＿４をさらに備えうる。実施例では、第３サブクロック信号線ＣＬＫＤ＿１は第４ｉ－３個のシフトレジスタ回路に第４クロック信号を提供する。第４サブクロック信号線ＣＬＫＤ＿２は第４ｉ－２個のシフトレジスタ回路に第４クロック信号を提供する。第５サブクロック信号線ＣＬＫＤ＿３は第４ｉ－１個のシフトレジスタ回路に第４クロック信号を提供する。第６サブクロック信号線ＣＬＫＤ＿４は第４ｉ個のシフトレジスタ回路に第４クロック信号を提供する。図８に示すように、第３サブクロック信号線ＣＬＫＤ＿１は第１シフトレジスタ回路ＳＣ１及び第５シフトレジスタ回路ＳＣ５（図示せず）に第４クロック信号を提供する。第４サブクロック信号線ＣＬＫＤ＿２は第２シフトレジスタ回路ＳＣ２及び第６シフトレジスタ回路ＳＣ６（図示せず）に第４クロック信号を提供する。第５サブクロック信号線ＣＬＫＤ＿３は第３シフトレジスタ回路ＳＣ３及び第７シフトレジスタ回路ＳＣ７（図示せず）に第４クロック信号を提供する。第６サブクロック信号線ＣＬＫＤ＿４は第４シフトレジスタ回路ＳＣ４及び第８シフトレジスタ回路ＳＣ８（図示せず）に第４クロック信号を提供する。
【0101】
また、ゲート駆動回路３０は第７サブクロック信号線ＣＬＫＥ＿１、第８サブクロック信号線ＣＬＫＥ＿２、第９サブクロック信号線ＣＬＫＥ＿３及び第１０サブクロック信号線ＣＬＫＥ＿４をさらに備えうる。実施例では、第７サブクロック信号線ＣＬＫＥ＿１は第４ｉ－３個のシフトレジスタ回路に第５クロック信号を提供する。第８サブクロック信号線ＣＬＫＥ＿２は第４ｉ－２個のシフトレジスタ回路に第５クロック信号を提供する。第９サブクロック信号線ＣＬＫＥ＿３は第４ｉ－１個のシフトレジスタ回路に第５クロック信号を提供する。第１０サブクロック信号線ＣＬＫＥ＿４は第４ｉ個のシフトレジスタ回路に第５クロック信号を提供する。図８に示すように、第７サブクロック信号線ＣＬＫＥ＿１は第１シフトレジスタ回路ＳＣ１及び第５シフトレジスタ回路ＳＣ５（図示せず）に第５クロック信号を提供する。第８サブクロック信号線ＣＬＫＥ＿２は第２シフトレジスタ回路ＳＣ２及び第６シフトレジスタ回路ＳＣ６（図示せず）に第５クロック信号を提供する。第９サブクロック信号線ＣＬＫＥ＿３は第３シフトレジスタ回路ＳＣ３及び第７シフトレジスタ回路ＳＣ７（図示せず）に第５クロック信号を提供する。第１０サブクロック信号線ＣＬＫＥ＿４は第４シフトレジスタ回路ＳＣ４及び第８シフトレジスタ回路ＳＣ８（図示せず）に第５クロック信号を提供する。
【0102】
なお、図８に示されるカスケード関係は単に一例であり、本開示の説明によると、実際の状況に応じてほかのカスケード方式を採用してもよい。
【0103】
以下、図９中の信号タイミング図を参照しながら、図８に示されるゲート駆動回路３０の動作プロセスを説明する。実施例では、ゲート駆動回路３０のシフトレジスタ（Ａ１、Ａ２等）は、例えば、図３に示されるシフトレジスタの回路構造を有する。
【0104】
図９は図８に示されるゲート駆動回路３０がディスプレイパネルの第５行のサブ画素をランダムに補償することに使用される場合の信号タイミング図を示す。信号ＳＴＵは入力信号ＳＴＵを表す。ＴＲＳＴはブランキングリセット信号線ＴＲＳＴに提供される信号を表す。信号ＯＥ及びＣＬＫＡはそれぞれ第１サブクロック信号線ＣＬＫ＿１及び第２サブクロック信号線ＣＬＫ＿２に提供される信号を表す。信号ＣＬＫＤ＿１、ＣＬＫＤ＿２、ＣＬＫＤ＿３及びＣＬＫＤ＿４はそれぞれ第３サブクロック信号線ＣＬＫＤ＿１、第４サブクロック信号線ＣＬＫＤ＿２、第５サブクロック信号線ＣＬＫＤ＿３及び第６サブクロック信号線ＣＬＫＤ＿４に提供される信号を表す。信号ＣＬＫＥ＿１、ＣＬＫＥ＿２、ＣＬＫＥ＿３及びＣＬＫＥ＿４はそれぞれ第７サブクロック信号線ＣＬＫＥ＿１、第８サブクロック信号線ＣＬＫＥ＿２、第９サブクロック信号線ＣＬＫＥ＿３及び第１０サブクロック信号線ＣＬＫＥ＿４に提供される信号を表す。
【0105】
Ｈ＜５＞はゲート駆動回路３０の第３シフトレジスタＡ３の第１制御ノードＨの電圧を表し、第５シフトレジスタ回路ＳＣ５及び第６シフトレジスタ回路ＳＣ６（図示せず）にブランキング入力信号を提供する。Ｑ＜５＞及びＱ＜６＞はそれぞれ第５シフトレジスタ回路ＳＣ５及び第６シフトレジスタ回路ＳＣ６の第１ノードＱの電圧を表す。
【0106】
ＯＵＴ１＜１＞、ＯＵＴ１＜３＞、ＯＵＴ１＜５＞及びＯＵＴ１＜８＞はそれぞれゲート駆動回路３０の第１シフトレジスタ回路ＳＣ１、第３シフトレジスタ回路ＳＣ３、第５シフトレジスタ回路ＳＣ５及び第８シフトレジスタ回路ＳＣ８の対応する第１駆動信号出力端子ＯＵＴ１を表す。ＯＵＴ２＜５＞はゲート駆動回路３０の第５シフトレジスタ回路ＳＣ５の第２駆動信号出力端子ＯＵＴ２を表す。なお、各段のシフトレジスタのシフト信号出力端子ＣＲと駆動信号出力端子ＯＵＴ１の電圧は同じである。
【0107】
また、上述したように、図３に示されるトランジスタはいずれもＰ型であり、第１電圧Ｖ１は低レベルであり、第２電圧Ｖ２は高レベルである。第３電圧Ｖ３及び第４電圧Ｖ４は低レベルを交互に提供する。
【0108】
なお、図９に示される信号タイミング図中の信号のレベルは単に例示的であり、実際のレベル値を代表するものではない。
【0109】
図９に示すように、１フレーム１Ｆは表示段階及びブランキング段階を含む。１フレーム１Ｆの開始前、ブランキングリセット信号線ＴＲＳＴ及び第１サブクロック信号線ＣＬＫ＿１がいずれも低レベル信号を提供して、各シフトレジスタに低レベルのブランキングリセット信号ＴＲＳＴ及び補償選択制御信号ＯＥを提供し、各段のシフトレジスタの第１トランジスタＭ１及び各シフトレジスタ回路の第５トランジスタＭ５をオンする。それにより、ブランキング入力信号ＳＴＵ（高レベルの入力信号ＳＴＵ）を第１制御ノードＨに提供して、第１制御ノードＨの電圧を高レベルに制御する。第２電圧Ｖ２（高レベル）を第１ノードＱに提供して、第１ノードＱの電圧を高レベルに制御する。それにより、各段のの第１制御ノードＨ及び第１ノードＱをリセットして、グローバルリセットを実現する。
【0110】
次に、１フレーム１Ｆが開始し、第３電圧Ｖ３が高レベルであり、第４電圧Ｖ４が低レベルである。第７トランジスタＭ７がオフし、第１０トランジスタＭ１０がオンする。ブランキングリセット信号線ＴＲＳＴにより提供される信号が高レベルになり、第５トランジスタＭ５がオフする。
【0111】
以下、ゲート駆動回路３０の第５シフトレジスタ回路ＳＣ５（第３シフトレジスタＡ３中）の動作プロセスを詳細説明する。第３シフトレジスタＡ３の補償選択回路１００は補償選択制御信号ＯＥ及び第５シフトレジスタ回路ＳＣ５により出力されるシフト信号ＣＲ＜５＞を受信する。第５シフトレジスタ回路ＳＣ５は第３シフトレジスタ回路ＳＣ３により出力されるシフト信号ＣＲ＜３＞を、表示入力信号ＳＴＵとして受信する。第５シフトレジスタ回路ＳＣ５は第８シフトレジスタ回路ＳＣ８により出力されるシフト信号ＣＲ＜８＞を、表示リセット信号ＳＴＤとして受信する。
【0112】
１フレーム１Ｆの表示段階Ｄｉｓｐｌａｙでは、第１シフトレジスタ回路ＳＣ１の動作プロセスを以下の通り説明する。
【0113】
第１期間において、第１シフトレジスタ回路ＳＣ１の表示入力信号端子が低レベルの入力信号ＳＴＵを受信し、第４トランジスタＭ４がオンし、第１シフトレジスタ回路ＳＣ１の第１ノードＱ＜１＞を、第１電圧Ｖ１を経由して低レベルにプルダウンし、第２コンデンサＣ２で保持する。第１９トランジスタＭ１９、第２２トランジスタＭ２２及び第２５トランジスタＭ２５が第１ノードＱ＜１＞の電圧の制御下でオンする。第４クロック信号端子ＣＬＫＤ（第３サブクロック信号線ＣＬＫＤ＿１に結合される）及び第５クロック信号ＣＬＫＥ（第７サブクロック信号線ＣＬＫＥ＿１に結合される）がいずれも高レベルであるため、第１シフトレジスタ回路が高レベルのシフト信号ＣＲ＜１＞、第１駆動信号ＯＵＴ１＜１＞及び第２駆動信号ＯＵＴ２＜１＞を出力する。
【0114】
第２期間において、第４クロック信号端子ＣＬＫＤが低レベル信号を入力し、第１ノードＱ＜１＞の電位がブートストラップ効果によってさらにプルダウンされるため、第１９トランジスタＭ１９、第２２トランジスタＭ２２及び第２５トランジスタＭ２５がオンし続け、それによりシフト信号出力端子ＣＲ＜１＞及び第１駆動信号出力端子ＯＵＴ１＜１＞がいずれも低レベルの信号を出力する。例えば、シフト信号出力端子ＣＲ＜１＞から出力される低レベル信号は上下段のシフトレジスタユニットの走査シフトに使用され得、第１駆動信号出力端子ＯＵＴ１＜１＞及び第２駆動信号出力端子ＯＵＴ２＜１＞から出力される低レベル信号は、表示するようにディスプレイパネルのサブ画素ユニットを駆動することに使用されうる。
【0115】
第３期間において、第４クロック信号端子ＣＬＫＤが高レベル信号を入力し、このとき、第１ノードＱ＜１＞が低レベルを保持するため、第１９トランジスタＭ１９、第２２トランジスタＭ２２及び第２５トランジスタＭ２５がオンし続け、それによりシフト信号ＣＲ＜１＞、第１駆動信号ＯＵＴ１＜１＞及び第２駆動信号ＯＵＴ２＜１＞がいずれも高レベルである。第２コンデンサＣ２のブートストラップ作用によって、第１ノードＱ＜１＞の電位も上昇する。
【0116】
第４期間において、第１シフトレジスタ回路の表示リセット信号端子ＳＴＤが第４シフトレジスタ回路のシフト信号出力端子ＣＲ＜４＞に接続され、このとき、第４シフトレジスタ回路のシフト信号出力端子ＣＲ＜４＞が低レベルを出力するため、第１シフトレジスタ回路の表示リセット信号端子ＳＴＤが低レベルを入力し、第６トランジスタＭ６がオンし、第１ノードＱ＜１＞が高レベルにプルアップされ、第１ノードＱ＜１＞のリセットが完了する。第１ノードＱ＜１＞が高レベルであり、第１１トランジスタＭ１１がオフすると同時に、第４電圧端子Ｖ４により入力される低レベルが第２プルアップノードＱＢＢの電圧を低レベルにすることができるため、第１２トランジスタＭ１２がオンし、さらに第１ノードＱ＜１＞の電圧を高レベルに制御する。それと同時に、第２１トランジスタＭ２１、第２４トランジスタＭ２４、第２７トランジスタＭ２７もオンし、それによりシフト信号出力端子ＣＲ＜１＞、第１駆動信号出力端子ＯＵＴ１＜１＞及び第２駆動信号入力端子ＯＵＴ２＜１＞をさらにプルアップする。
【0117】
第１シフトレジスタ回路がディスプレイパネルの第１行のサブ画素を駆動し表示が完了した後、以下同様に、第２、第３シフトレジスタ回路等がディスプレイパネルのサブ画素を行ごとに駆動して１フレームの表示駆動を行う。ここまで、１フレーム１Ｆの表示段階が終了する。
【0118】
また、第１フレーム１Ｆの表示段階Ｄｉｓｐｌａｙでは、さらにプルアップ制御ノードＨを充電し、例えば、第１フレーム１Ｆでは第５行のサブ画素を補償する必要がある場合、第１フレーム１Ｆの表示段階Ｄｉｓｐｌａｙでは、さらに以下の操作を行う。以下、第５シフトレジスタ回路ＳＣ５及び関連シフトレジスタ回路の動作プロセスを説明する。
【0119】
第３期間において、第３シフトレジスタ回路ＳＣ３が低レベルのシフト信号ＣＲ＜３＞を出力して、第５シフトレジスタ回路ＳＣ５の表示入力信号ＳＴＵを低レベルにする。第４トランジスタＭ４がオンし、第１電圧Ｖ１を第１ノードＱ＜５＞に提供し、第１ノードＱ＜５＞の電圧が低レベルになる。それにより、第８トランジスタＭ８及び第１１トランジスタＭ１１がオンする。高レベルの第２電圧Ｖ２によって第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂをプルアップする。また、表示入力信号ＳＴＵが低レベルであるため、第１５トランジスタＭ１５及び第１８トランジスタＭ１８がオンし、高レベルの第２電圧Ｖ２をそれぞれ第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂに提供し、それにより第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂに対して補助プルアップを行うことができる。このとき、第２０トランジスタＭ２０、第２１トランジスタＭ２１、第２３トランジスタＭ２３、第２４トランジスタＭ２４、第２６トランジスタＭ２６及び第２７トランジスタがいずれもオフする。
【0120】
また、第１ノードＱ＜５＞が低レベルであり、第１９トランジスタＭ１９、第２２トランジスタＭ２２及び第２５トランジスタＭ２５をオンにし、第４クロック信号ＣＬＫＤ（第３サブクロック信号線ＣＬＫＤ＿１に結合される）をシフト信号出力端子ＣＲ、第１駆動信号出力端子ＯＵＴ１＜５＞に提供し、第５クロック信号ＣＬＫＥ（第７サブクロック信号線ＣＬＫＥ＿１に結合される）を第２駆動信号出力端子ＯＵＴ２＜５＞に提供し、それにより高レベル信号をそれぞれ出力する。
【0121】
第４期間において、表示入力信号ＳＴＵが高レベルであり、第４トランジスタがオフする。第１ノードＱ＜５＞が第２コンデンサＣ２の保持作用下で低レベルに保持される。第３サブクロック信号線ＣＬＫＤ＿１によって第４クロック信号端子ＣＬＫＤに低レベル信号を提供し、第７サブクロック信号線ＣＬＫＥ＿１によって第５クロック信号端子ＣＬＫＥに低レベル信号を提供する。第１ノードＱ＜５＞の電圧がブートストラップ作用によってさらにプルダウンされる。第１９トランジスタＭ１９、第２２トランジスタＭ２２及び第２５トランジスタＭ２５がオンし続け、それによりシフト信号出力端子ＣＲ＜５＞、第１駆動信号出力端子ＯＵＴ１＜５＞及び第２駆動信号出力端子ＯＵＴ２＜５＞がいずれも低レベル信号を出力する。また、第１プルアップノードＱＢ＿Ａ及び第２プルアップノードＱＢ＿Ｂが高レベルを保持し、第２０トランジスタＭ２０、第２１トランジスタＭ２１、第２３トランジスタＭ２３、第２４トランジスタＭ２４、第２６トランジスタＭ２６及び第２７トランジスタがオフし続ける。
【0122】
また、第３シフトレジスタＡ３では、第５シフトレジスタ回路ＳＣ５のシフト信号ＣＲ（ＯＵＴ１＜５＞）が補償選択回路１００（すなわち、第１トランジスタＭ１の第１電極）に提供され、補償選択制御信号ＯＥの表示段階におけるタイミングがシフト信号ＣＲ（ＯＵＴ１＜５＞）のタイミングと同じであるように設定される。それにより、第４期間において、補償選択制御信号ＯＥが低レベル信号として提供される。このとき、すべてのシフトレジスタの第１トランジスタＭ１がオンする。第３シフトレジスタＡ３の第１トランジスタＭ１の第１電極が低レベルのシフト信号ＣＲ（ＯＵＴ１＜５＞）を受信するため、第３シフトレジスタＡ３の第１制御ノードＨ＜５＞が低レベルになる。この場合、第３シフトレジスタＡ３が第１制御ノードＨ＜５＞を経由して保持回路２００、第５シフトレジスタ回路ＳＣ５及び第６シフトレジスタ回路ＳＣ６に低レベルのブランキング入力信号を提供する。その後、第１コンデンサＣ１がブランキング入力信号を保持し、第１制御ノードＨ＜５＞の電圧を低レベルに保持する。
【0123】
第５期間において、第１９トランジスタＭ１９、第２２トランジスタＭ２２及び第２５トランジスタＭ２５がオンし続ける。第３サブクロック信号線ＣＬＫＤ＿１によって第４クロック信号端子ＣＬＫＤに高レベル信号を提供し、第７サブクロック信号線ＣＬＫＥ＿１によって第５クロック信号端子ＣＬＫＥに高レベル信号を提供して、シフト信号出力端子ＣＲ＜５＞、第１駆動信号出力端子ＯＵＴ１＜５＞及び第２駆動信号出力端子ＯＵＴ２＜５＞がいずれも高レベル信号を出力する。第２コンデンサＣ２と第３コンデンサＣ３の両端の電圧差が変化しないため、第１ノードＱ＜５＞の電圧が大幅に上昇するが、依然として低レベルである。このとき、表示リセット信号ＳＴＤ（すなわち、ＯＵＴ１＜８＞）が高レベルであるため、第１ノードＱ＜５＞をプルアップすることなく、プルアップノードＱを低いレベルに保持できる。
【0124】
第６期間において、第８シフトレジスタ回路ＳＣ８が低レベルのシフト信号ＣＲ＜８＞を出力して、第５シフトレジスタ回路の表示リセット信号ＳＴＤを低レベル信号にし、第６トランジスタＭ６がオンし、それにより第１ノードＱ＜５＞の電圧を高レベルにリセットする。また、第１ノードＱ＜５＞の電圧が高レベルであるため、第１１トランジスタＭ１１がオフし、第２プルアップノードＱＢ＿Ｂの電圧が第１０トランジスタＭ１０によって低レベルにプルダウンされる。それにより、第１２トランジスタＭ１２がオンして、第１ノードＱ＜５＞にノイズを放出する。また、第２１トランジスタＭ２１、第２４トランジスタＭ２４及び第２７トランジスタＭ２７がオンして、第２電圧Ｖ２をシフト信号出力端子ＣＲ＜５＞、第１駆動信号出力端子ＯＵＴ１＜５＞及び第２駆動信号出力端子ＯＵＴ２＜５＞に提供し、それにより高レベル信号をそれぞれ出力する。
【0125】
上記１フレーム１Ｆの表示段階では、第１クロック信号ＣＬＫＡが常に低レベルに保持されるため、第３トランジスタＭ３がオフし続ける。第３トランジスタＭ３は第１ノードＱに対する第１制御ノードＨの影響を遮断できる。
【0126】
表示段階では、第５シフトレジスタ回路ＳＣ５の上記動作プロセスと同様に、第６シフトレジスタ回路ＳＣ６も第１制御ノードＨを経由して、第３シフトレジスタＡ３の補償選択回路１００により提供されるブランキング入力信号を受信する。第６シフトレジスタ回路ＳＣ６は第４サブクロック信号線ＣＬＫＤ＿２により提供される第４クロック信号ＣＬＫＤ及び第８サブクロック信号線ＣＬＫＥ＿２により提供される第５クロック信号ＣＬＫＥに応じて、シフト信号及び駆動信号を出力する。
【0127】
次に、１フレーム１Ｆのブランキング段階Ｂｌａｎｋが開始する。第７期間において、第１制御ノードＨ＜５＞を低レベルに保持し、第２トランジスタＭ２がオンする。第１クロック信号ＣＬＫＡが低レベル信号であり、第３トランジスタＭ３がオンする。それにより、第１電圧端子の第１電圧Ｖ１を第１ノードＱ＜５＞に提供して、第１ノードＱ＜５＞の電圧を低レベルにする。この期間において、第４クロック信号ＣＬＫＤ及び第５クロック信号端子ＣＬＫＥがいずれも高レベル信号であり、シフト信号出力端子ＣＲ＜５＞、第１駆動信号出力端子ＯＵＴ１＜５＞及び第２駆動信号出力端子ＯＵＴ２＜５＞がいずれも高レベル信号を出力する。
【0128】
第８期間において、第１制御ノードＨ＜５＞の電圧を低レベルに保持し、第２トランジスタＭ２がオンし続ける。第１クロック信号ＣＬＫＡが高レベル信号になり、第３トランジスタＭ３がオフする。このとき、出力回路は対応するクロック信号に応じて、対応する駆動信号を出力して、検知トランジスタの動作を駆動し得る。図９に示すように、第３サブクロック信号線ＣＬＫＤ＿１により提供される第４クロック信号ＣＬＫＤが低レベル信号であり、第１ノードＱ＜５＞に対して二次電位降下を行い、シフト信号ＣＲ＜５＞及び第１駆動信号ＯＵＴ１＜５＞がいずれも低レベルである。このとき、低レベルの第１駆動信号ＯＵＴ１＜５＞はディスプレイパネルの第５行のサブ画素の検知トランジスタを駆動して該行のサブ画素の駆動電流を検知させることができ、それにより検知された駆動電流に基づいて補償する。また、第２駆動信号出力端子ＯＵＴ２＜５＞は、第７サブクロック信号線ＣＬＫＥ＿１により提供される第５クロック信号ＣＬＫＥの制御下で第２駆動信号を出力する。
【0129】
また、第４サブクロック信号線ＣＬＫＤ＿２が第６シフトレジスタ回路ＳＣ６に高レベルの第４クロック信号ＣＬＫＤを提供し、第８サブクロック信号線ＣＬＫＥ＿２が第６シフトレジスタ回路ＳＣ６に高レベルの第５クロック信号ＣＬＫＥを提供するため、第６シフトレジスタ回路ＳＣ６が高レベルの第１駆動信号ＯＵＴ１＜６＞及び第２駆動信号ＯＵＴ２＜６＞を出力する。それにより、第３レジスタＡ３の第１プルアップノードＨ＜５＞が依然として低レベルであるが、第６行のサブ画素を補償しない。
【0130】
なお、第３シフトレジスタＡ３では、第５シフトレジスタ回路ＳＣ５及び第６シフトレジスタ回路ＳＣ６はいずれも補償選択モジュール１００により提供されるブランキング入力信号（Ｈ＜５＞に対応する電圧）を受信する。あるフレームのブランキング段階では第５行及び第６行のサブ画素を同時に補償する必要がある場合、対応するサブクロック信号線により提供されるクロック信号を変更して、第６シフトレジスタ回路ＳＣ６が対応するクロック信号の制御下でブランキング段階で対応する駆動信号を出力して、検知トランジスタの動作を駆動し、それにより第６行のサブ画素を補償するようにしてもよい。これに基づいて、ゲート駆動回路３０は複数行のサブ画素を同時に補償することができる。
【0131】
第９期間において、第４クロック信号ＣＬＫＤ及び第５クロック信号ＣＬＫＥがいずれも高レベルになり、シフト信号出力端子ＣＲ＜５＞、第１駆動信号出力端子ＯＵＴ１＜５＞及び第２駆動信号出力端子ＯＵＴ２＜５＞がいずれも高レベル信号を出力する。第２コンデンサＣ２と第３コンデンサＣ３の両端の電圧差が変化しないため、第１ノードＱ＜５＞の電圧が大幅に上昇するが、依然として低レベルである。
【0132】
第１０期間において、ブランキングリセット信号線ＴＲＳＴがブランキングリセット信号端子ＴＲＳＴに低レベル信号を提供し、第５トランジスタＭ５がオンして、第１ノードＱ＜５＞を高レベルにリセットする。補償選択制御信号ＯＥも低レベルであり、第１トランジスタＭ１がオンし、高レベルのシフト信号ＣＲ＜５＞を使用して第１制御ノードＨ＜５＞の電圧をリセットする。
【0133】
１フレーム１Ｆにおける駆動タイミングが終了する。後続では、ほかのフレーム等のより多くの段階におけるゲート駆動回路の駆動は上記説明を参照すればよいため、ここでは詳細説明を省略する。
【0134】
なお、上記ランダム補償の動作原理を説明する際に、第１フレームのブランキング段階ではディスプレイパネルの第５行のサブ画素に対応する駆動信号を出力することを例に説明されるが、本開示ではそれを限定しない。例えば、あるフレームのブランキング段階ではディスプレイパネルの第ｉ行のサブ画素を補償する必要がある場合、該フレームの表示段階では、補償選択制御信号ＯＥのタイミングを、第ｉ個のシフトレジスタ回路を備えるシフトレジスタの補償選択回路により受信されるシフト信号ＣＲのタイミングと同じにし、それにより該シフトレジスタの第１制御ノードの電圧を制御し且つ該電圧を保持し、次に、ブランキング段階では、第ｉ個のシフトレジスタ回路の対応する制御下で、第ｉ個のシフトレジスタ回路が駆動信号を出力して、動作するように検知トランジスタを駆動し、それにより第ｉ行のサブ画素を補償する。なお、ここでは、２個の信号のタイミングが同じであるとは、低レベルでの時間が同期であることを意味するが、必ずしも２個の信号の振幅が同じではない。
【0135】
他の態様によれば、本開示の実施例はアレイ基板をさらに提供する。アレイ基板は本開示の実施例に係るゲート駆動回路を備えうる。また、本開示の実施例は上記アレイ基板を備える表示装置をさらに提供する。実施例では、表示装置は液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレットＰＣ、ノートパソコン、デジタルフォトフレーム、ナビゲータなど表示機能を有する任意の製品又は部材でありうる。
【0136】
また、本開示の実施例はシフトレジスタを駆動するための方法をさらに提供する。
【0137】
図１０は本開示の実施例に係るシフトレジスタを駆動するための方法の概略フローチャートを示す。シフトレジスタは本開示の実施例に係る任意の適用可能なシフトレジスタでありうる。
【0138】
ステップ１０１０では、補償選択回路は補償選択制御信号及びＮ個のシフト信号出力端子により出力されるＮ個のシフト信号のうちの１個のシフト信号に応じて、保持回路及びシフトレジスタ回路にブランキング入力信号を提供しうる。実施例では、ある行のサブ画素を補償する必要がある場合、ステップ１０１０では、補償選択制御信号のタイミングを、対応するシフトレジスタ回路を備えるシフトレジスタの補償選択回路により受信されるシフト信号のタイミングと同じに制御し、それにより該シフトレジスタの第１制御ノードの電圧を制御するようにしてもよい。次に、補償選択回路は補償選択制御信号に応じて、受信されたシフト信号をブランキング入力信号として保持回路及びシフトレジスタ回路に提供する。
【0139】
ステップ１０２０では、保持回路は該ブランキング入力信号を保持する。
【0140】
また、実施例において、表示段階では、表示入力回路は表示入力信号に応じて表示プルダウン信号を第１ノードに提供しうる。第１ノードの電圧に応じて、Ｎ個のシフト信号出力端子からＮ個のシフト信号を出力し、Ｎ個の第１駆動信号出力端子からＮ個の第１駆動信号を出力する。該第１駆動信号は、表示するようにサブ画素を駆動することに使用されうる。
【0141】
ステップ１０３０では、ブランキング入力回路はブランキング入力信号及びブランキング制御信号に応じてブランキングプルダウン信号を第１ノードに提供しうる。
【0142】
ステップ１０４０では、第１ノードの電圧に応じて、Ｎ個のシフト信号出力端子からＮ個のシフト信号を出力し、Ｎ個の第１駆動信号出力端子からＮ個の第１駆動信号を出力する。それにより、該第１駆動信号はサブ画素を補償することに使用されうる。
【0143】
当業者であれば、以上の各ステップは順に説明されたが、方法の順序を限定するものではなく、本開示の実施例は任意の適切な順序で実施されてもよいと理解できる。
【0144】
以上、本開示の複数の実施形態を詳細説明したが、本開示の保護範囲を限定するものではない。明らかなように、当業者は本開示の精神及び範囲を逸脱せずに本開示の実施例に対して種々の変更、置換や変形を行うことができる。本開示の保護範囲は添付特許請求の範囲に定められる。
【符号の説明】
【0145】
１０ シフトレジスタ
３０ ゲート駆動回路
１００ 補償選択回路
２００ 保持回路
３００＿１ シフトレジスタ回路
３００＿Ｎ シフトレジスタ回路
３１０＿１ ブランキング入力回路
３１０＿Ｎ ブランキング入力回路
３３０＿１ 出力回路
３３０＿Ｎ 出力回路
３０ ゲート駆動回路
１００ 補償選択回路
２００ 保持回路
３００＿１ シフトレジスタ回路
３００＿Ｎ シフトレジスタ回路
３１０＿１ ブランキング入力回路
３１０＿Ｎ ブランキング入力回路
３３０＿１ 出力回路
３３０＿Ｎ 出力回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【外国語明細書】