特開 2024-162692 データ通信システム及びスレーブ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024162692

(43)【公開日】2024-11-21

(54)【発明の名称】データ通信システム及びスレーブ装置

(51)【国際特許分類】

   H04L 12/43 20060101AFI20241114BHJP

   H04L 7/00 20060101ALI20241114BHJP

   G06F 13/42 20060101ALI20241114BHJP

【ＦＩ】

H04L12/43

H04L7/00 930

G06F13/42 350Z

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023078495

(22)【出願日】2023-05-11

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】原山 国広

【テーマコード（参考）】

5K031

5K047

【Ｆターム（参考）】

5K031CA08

5K031DA01

5K031DA16

5K047BB13

5K047CC06

5K047DD03

5K047GG03

(57)【要約】      （修正有）

【課題】マスター装置に接続されるスレーブ装置の数に拘わらず、高速通信するデータ通信システム及びスレーブ装置を提供する。
【解決手段】データ通信システム１００において、マスター装置１０は、カスケード接続されている第１～第Ｎのスレーブ装置２０＿１～２０＿Ｎに夫々対応した第１～第Ｎの書込データ片を含む書込データ信号と共にクロック信号を第１のスレーブ装置に送信する。スレーブ装置の各々は、送信されたクロック信号を受けて増幅し、次段のスレーブ装置に送信するバッファ及び情報データ片を読み出す情報取得回路を含む。スレーブ装置は、書込データ信号に含まれる第１～第Ｎの書込データ片の系列を入力されたクロック信号のタイミングでシフトしつつ取り込むと共に、夫々の情報取得回路から読み出した読出データ片の系列を含む読出データ信号をクロック信号群のタイミングでシフトしつつ第１のスレーブ装置を介してマスター装置に送信する。
【選択図】図２

【特許請求の範囲】

【請求項1】

マスター装置と、前記マスター装置に接続されている第１のスレーブ装置と、前記第１のスレーブ装置にカスケード接続されている第２～第Ｎ（Ｎは２以上の整数）のスレーブ装置と、を含むデータ通信システムであって、
前記マスター装置及び前記第１～第Ｎのスレーブ装置における互いに隣接する装置間がクロック信号を伝送する為の配線、書込データ信号を伝送する為の配線、及び読出データ信号を伝送する為の配線の少なくとも３系統の配線で接続されていることを特徴とするデータ通信システム。

【請求項2】

前記クロック信号は、前記マスター装置から前記第１～第Ｎのスレーブ装置に順次送信され、前記第１～第Ｎのスレーブ装置の各々において前記書込データ信号及び前記読出データ信号の送信又は受信のタイミングを担い、
前記マスター装置は、前記第１～第Ｎのスレーブ装置に夫々取り込ませる第１～第Ｎの書込データ片の系列を含む信号を前記書込データ信号として所定周期内に前記第１のスレーブ装置に送信する書込動作を行い、
前記第１～第Ｎのスレーブ装置は、前段の装置から受信した前記クロック信号に基づき、前記前段の装置から受信した前記書込データ信号から、自身に対応する書込データ片を内部へ取込み、それを省いた書込データ片の系列を含む信号を前記書込データ信号として後段の装置に送信するとともに、
前記後段の装置から受信した前記読出データ信号に、自身の内部で取得した読出データ片を加えた読出データ片の系列を含む信号を前記読出データ信号として前記前段の装置へ送信し、
更に前記マスター装置は、前記第１～第Ｎのスレーブ装置の各々で取得した前記第１～第Ｎの読出データ片の系列を含む前記読出データ信号を前記所定周期内に前記第１のスレーブ装置から受信する読出動作を行うことを特徴とする請求項１に記載のデータ通信システム。

【請求項3】

前記マスター装置が前記第１のスレーブ装置へ送信する前記書込データ信号は、前記第１～第Ｎのスレーブ装置に夫々取り込まれる前記第１～第Ｎの書込データ片を第Ｎ～第１の書込データ片の順に並べた信号であり、
前記マスター装置が前記第１のスレーブ装置から受信する前記読出データ信号は、前記第１～第Ｎのスレーブ装置で夫々取得された前記第１～第Ｎの読出データ片を第１～第Ｎの読出データ片の順に並べた信号であることを特徴とする請求項２に記載のデータ通信システム。

【請求項4】

前記マスター装置は、前記所定周期内において、前記書込動作及び前記読出動作のうちの一方の動作が完了してから他方の動作を行うように前記第１～第Ｎのスレーブ装置を制御することを特徴とする請求項２に記載のデータ通信システム。

【請求項5】

前記マスター装置は、
前記書込データ信号及び前記読出データ信号のうちで前記所定周期内において先に伝送される方の信号の先頭部に識別コードを付加することを特徴とする請求項４に記載のデータ通信システム。

【請求項6】

前記識別コードは、前記第１～第Ｎのスレーブ装置のカスケードの段数を示すデータとされ、
前記第１～第Ｎのスレーブ装置の各々は、前記前段の装置から受信した前記識別コードにて示される前記カスケードの段数を示すデータから１段分のデータを差し引いた新たなカスケードの段数を示す識別コードを後段の装置に送信することを特徴とする請求項５に記載のデータ通信システム。

【請求項7】

前記マスター装置は、前記書込データ信号の送信及び前記読出データ信号の受信が行われない通信停止期間中は前記クロック信号の送信を停止することを特徴とする請求項２に記載のデータ通信システム。

【請求項8】

カスケード接続されている前記第１～第Ｎのスレーブ装置の各々は、
前記前段の装置から送信された前記クロック信号を受信する第１の入力端子と、
前記第１の入力端子で受けた前記クロック信号を内部伝送して前記後段の装置へ送信する第１の出力端子と、
前記前段の装置から送信された前記書込データ信号を受信する第２の入力端子と、
前記第２の入力端子で受信した前記書込データ信号を、前記第１の入力端子で受信した前記クロック信号のタイミングで前記後段の装置へ送信する第２の出力端子と、
前記後段の装置から送信された前記読出データ信号を受信する第３の入力端子と、
前記第３の入力端子で受信した前記読出データ信号を、前記第１の入力端子で受信した前記クロック信号のタイミングで前記前段の装置へ送信する第３の出力端子と、を有することを特徴とする請求項１又は２に記載のデータ通信システム。

【請求項9】

前記第１～第Ｎのスレーブ装置のうちで前記カスケード接続の段数が最大となる第Ｎのスレーブ装置は、前記第１の出力端子及び前記第２の出力端子はオープン状態とされ、前記第３の入力端子は所定の固定レベルが供給されることを特徴とする請求項８に記載のデータ通信システム。

【請求項10】

前記マスター装置及び前記第１～第Ｎのスレーブ装置における互いに隣接する装置間には、前記書込動作又は前記読出動作を指示するチップセレクト信号を伝送する配線が接続されていることを特徴とする請求項２に記載のデータ通信システム。

【請求項11】

前記マスター装置及び前記第１～第Ｎのスレーブ装置間の通信が、シリアルペリフェラルインタフェース規格に基づくシリアル信号の形態で行われることを特徴とする請求項１に記載のデータ通信システム。

【請求項12】

第１～第Ｎのスレーブ装置の各々は同一構成からなり、夫々が独立した第１～Ｎの半導体チップに形成されていることを特徴とする請求項１に記載のデータ通信システム。

【請求項13】

前記マスター装置及び前記第１～Ｎのスレーブ装置が表面に並置されており、前記３系統の配線が形成されている第１の導電層を有する基板を含むことを特徴とする請求項１に記載のデータ通信システム。

【請求項14】

書込データ信号を受ける為の第１の入力端子と、
読出データ信号を受ける為の第２の入力端子と、
クロック信号を受ける為の第３の入力端子と、
第１～第３の出力端子と、
前記第１の入力端子で受けた前記書込データ信号を、前記第３の入力端子で受けた前記クロック信号のタイミングで前記第１の出力端子から出力する書込データ送受信回路と、
前記第２の入力端子で受けた前記読出データ信号を、前記第３の入力端子で受けた前記クロック信号のタイミングで前記第２の出力端子から出力する読出データ送受信回路と、を含み、
前記第３の入力端子で受けた前記クロック信号は内部伝送されて前記第３の出力端子から出力されることを特徴とするスレーブ装置。

【請求項15】

前記書込データ送受信回路は、所定周期内に、前記第１の入力端子で受けた前記書込データ信号に含まれる少なくとも１の書込データ片からなる書込データ片の系列中から自身に対応した書込データ片を内部に取込み、それを省いた書込データの系列を含む書込データ信号を、前記第３の入力端子で受けた前記クロック信号のタイミングで前記第１の出力端子から出力する書込動作を行い、
前記読出データ送受信回路は、前記周期内に、前記第２の入力端子で受けた前記読出データ信号に自身の内部で取得した情報データ片を読出データ片として含ませた読出データ信号を、前記第３の入力端子で受けた前記クロック信号のタイミングで前記第２の出力端子から出力する読出動作を行うことを特徴とする請求項１４に記載のスレーブ装置。

【請求項16】

前記所定周期内において、前記書込動作及び前記読出動作のうちの一方の動作が完了してから他方の動作に切り替えるように前記書込データ送受信回路及び前記読出データ送受信回路を制御する制御回路を含むことを特徴とする請求項１５に記載のスレーブ装置。

【請求項17】

前記書込データ信号及び前記読出データ信号のうちで前記所定周期内において先に伝送される方の信号の先頭部に識別コードが付加されていることを特徴とする請求項１６に記載のスレーブ装置。

【請求項18】

前記情報データ片を取得する情報取得回路と、
前記自身に対応した書込データ片を保持する第１のレジスタと、
前記情報データ片を前記読出データ片として保持する第２のレジスタと、
前記第１のレジスタに保持されている前記書込データ片に基づき負荷を駆動する駆動信号を出力する駆動回路と、
前記第１及び第２のレジスタ、前記駆動回路、前記書込データ送受信回路及び前記読出データ送受信回路を制御する制御回路と、を有することを特徴とする請求項１５に記載のスレーブ装置。

【請求項19】

前記書込動作又は前記読出動作を指示するチップセレクト信号を受け、前記チップセレクト信号が前記書込動作を示す場合に前記書込データ送受信回路が前記書込動作を行う一方、前記チップセレクト信号が前記読出動作を示す場合には前記読出データ送受信回路が前記読出動作を行うことを特徴とする請求項１５に記載のスレーブ装置。

【請求項20】

前記第３の入力端子で受けた前記クロック信号を増幅して前記第３の出力端子から出力するバッファを含むことを特徴とする請求項１４に記載のスレーブ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、マスター装置及び複数のスレーブ装置間でデータ通信を行うデータ通信システム及びスレーブ装置に関する。

【背景技術】

【0002】

近年、発光ダイオード（Light Emitting Diode：ＬＥＤ）やレーザダイオード（Laser Diode：ＬＤ）等の発光素子を、画素や液晶表示パネルのバックライトとして使用する表示装置が製品化されている。

【0003】

また、上記したＬＥＤやＬＤ等からなる複数の照明ユニット（スレーブ装置）を１つのコントローラ（マスター装置）で個別に制御できるようにした照明装置が提案されている（例えば特許文献１参照）。かかる照明装置では、コントローラ及び複数の照明ユニット間が通信ケーブルを介してデイジーチェーン状に接続されている。コントローラは、各照明ユニット毎に点灯色や明るさ指定する照明データ片（パケット）の系列を、１の照明ユニットに送信する。各照明ユニットは、通信回路を備えており、照明データ片の系列を受信すると、当該照明データ片の系列中から自身に対応した照明データを抽出し、その照明データに基づき発光素子の制御を行う。

【0004】

また、このような通信システムとして、シリアルバス規格の一種であり、以下の４系統の信号線を用いてマスター装置及び複数のスレーブ装置間の通信を行うＳＰＩ（シリアルペリフェラルインタフェース）を採用したものが知られている。

【0005】

ＣＬＫ ：シリアルクロック
ＭＩＳＯ：マスターインスレーブアウト
ＭＯＳＩ：マスターアウトスレーブイン
ＣＳ ：チップセレクト
また、ＳＰＩには、マスター装置及び複数のスレーブ装置間を、夫々に設けた上記４系統の信号線各々の入力又は出力を担う４系統の端子を介してデイジーチェーン接続するデイジーチェーン方式が示されている。

【0006】

図１において、マスター装置（ＭＣＵ）には複数のスレーブ装置（ＳＬＶ）がカスケード接続されている。

【0007】

マスター装置は、出力端子ＣＳ、出力端子ＣＬＫ、出力端子ＭＯＳＩ、及び入力端子ＭＩＳＯを有する。スレーブ装置の各々は、入力端子ＣＳ、入力端子ＣＬＫ、入力端子ＭＯＳＩ及び出力端子ＭＩＳＯを有する。

【0008】

ここで、マスター装置の出力端子ＣＳと、スレーブ装置各々の入力端子ＣＳとが単一の配線を介して接続されており、マスター装置の出力端子ＣＬＫと、スレーブ装置各々の入力端子ＣＬＫとが単一の配線を介して接続されている。

【0009】

また、カスケード接続されているスレーブ装置のうちの第１段目に接続されているスレーブ装置の入力端子ＭＯＳＩと、マスター装置の出力端子ＭＯＳＩとが接続されている。また、カスケード接続されているスレーブ装置のうちの最後段に接続されているスレーブ装置の出力端子ＭＩＳＯと、マスター装置の入力端子ＭＩＳＯとが接続されている。

【0010】

更に、互いに接続されている一対のスレーブ装置間において、前段のスレーブ装置の出力端子ＭＩＳＯと後段のスレーブ装置の入力端子ＭＯＳＩとが接続されている。

【0011】

ここで、マスター装置は、チップセレクト信号を自身の出力端子ＣＳからスレーブ装置各々の入力端子ＣＳに供給すると共に、シリアルクロック信号を自身の出力端子ＣＬＫからスレーブ装置の各々の入力端子ＣＬＫに供給する。

【0012】

マスター装置は、スレーブ装置の各々に対応したデータ片の系列を自身の出力端子ＭＯＳＩから第１のスレーブ装置の入力端子ＭＯＳＩに送信する。この際、第１～最後段のスレーブ装置の各々は、入力端子ＭＯＳＩ端子でデータ片の系列を受けると、そこから自身に対応したデータ片を取り込み、そのデータ片に従った動作状態に設定される。更に、この際、スレーブ装置の各々は、受信したデータ片の系列を自身の出力端子ＭＩＳＯ端子から次段のスレーブ装置の入力端子ＭＯＳＩに送信する。これにより、第１～最後段のスレーブ装置の順に、各スレーブ装置には、自身の状態を設定する為のデータ片が供給される。

【0013】

また、スレーブ装置の各々は、自身が取得した例えばセンサデータ等をシリアル信号化したものを自身の出力端子ＭＩＳＯ端子を介して次段のスレーブ装置の入力端子ＭＯＳＩ端子に送信する。これにより、スレーブ装置の各々が取得したセンサデータ片の系列からなるシリアル信号が最後段のスレーブ装置の入力端子ＭＯＳＩに供給される。この際、最後段のスレーブ装置は、入力端子ＭＯＳＩ端子で受けたシリアル信号中に自身が取得したセンサデータ片を付加したものを、自身の出力端子ＭＩＳＯからマスター装置に供給する。これにより、マスター装置は、第１～最後段のスレーブ装置が夫々取得したセンサデータを収集することができる。

【0014】

上記したＳＰＩのデイジーチェーンモードによれば、スレーブ装置の数に拘わらず、４系統の配線を介して、複数のスレーブ装置の制御、及び各スレーブ装置からのデータ取得を行うことかできる。

【先行技術文献】

【特許文献】

【0015】

【特許文献1】特開２００９－１２９６８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0016】

しかしながら、上記したＳＰＩのデイジーチェーンモードに沿った構成では、スレーブ装置の数が増えると、その分だけシリアルクロック信号（ＣＬＫ）を伝送する単一の配線に接続される負荷容量が大きくなり、シリアルクロック信号に波形鈍りが生じる。よって、高速通信を実現する為にはマスター装置に接続するスレーブ装置の数に制限が生じるという問題があった。

【0017】

そこで、本願発明では、マスター装置に接続されるスレーブ装置の数に拘わらず、高速通信が可能となるデータ通信システム及びスレーブ装置を提供することを目的とする。

【課題を解決するための手段】

【0018】

本発明に係る通信システムは、マスター装置と、前記マスター装置に接続されている第１のスレーブ装置と、前記第１のスレーブ装置にカスケード接続されている第２～第Ｎ（Ｎは２以上の整数）のスレーブ装置と、を含むデータ通信システムであって、前記マスター装置及び前記第１～第Ｎのスレーブ装置における互いに隣接する装置間がクロック信号を伝送する為の配線、書込データ信号を伝送する為の配線、及び読出データ信号を伝送する為の配線の少なくとも３系統の配線で接続されている。

【0019】

本発明に係るスレーブ装置は、書込データ信号を受ける為の第１の入力端子と、読出データ信号を受ける為の第２の入力端子と、クロック信号を受ける為の第３の入力端子と、第１～第３の出力端子と、前記第１の入力端子で受けた前記書込データ信号から自身に対応した書込データ片を取り込むと共に、前記書込データ信号から前記自身に対応した書込データ片を省いた新たな書込データ信号を前記第１の出力端子から出力する書込データ送受信回路と、前記第２の入力端子で受けた前記読出データ信号に、自身から読み出した読出データ片を付加した新たな読出データ信号を前記第２の出力端子から出力する読出データ送受信回路と、を含み、前記第３の入力端子で受けた前記クロック信号は内部伝送されて前記第３の出力端子から出力される。

【発明の効果】

【0020】

本発明に係るデータ通信システムでは、マスター装置が、カスケード接続されている第１～第Ｎ（Ｎは２以上の整数）のスレーブ装置に夫々対応した第１～第Ｎの書込データ片を含む書込データ信号と共にクロック信号を第１のスレーブ装置に送信する。第１～第Ｎのスレーブ装置の各々は、送信されたクロック信号を受け、これを内部伝送して次段のスレーブ装置に送信する。第１～第Ｎのスレーブ装置の各々は、書込データ信号に含まれる第１～第Ｎの書込データ片の系列を自身が受けたクロック信号のタイミングでシフトしつつ取り込むと共に、自身から読み出した読出データ片の系列を含む読出データ信号を自身が受けたクロック信号のタイミングでシフトしつつ第１のスレーブ装置を介してマスター装置に送信する。

【0021】

かかるデータ通信システムによれば、クロック信号を伝送する配線に接続される負荷は単一のスレーブ装置だけとなるので、カスケード接続されるスレーブ装置の段数に拘わらず、クロック信号の波形鈍りを所定未満に抑えることが可能となる。

【0022】

尚、このデータ通信システムによると、マスター装置から出力されたクロック信号、つまり第１のスレーブ装置が受けるクロック信号に対して、最後段の第Ｎのスレーブ装置が受けるクロック信号は遅延する。

【0023】

しかしながら、本データ通信システムでは、マスター装置及び第１～第Ｎのスレーブ装置間の通信は、マスター装置から出力されたクロック信号に応じたマスター装置及び第１のスレーブ装置間の通信と、互いに隣接するスレーブ装置間における一方のスレーブ装置から出力されたクロック信号に応じた通信と、によって成り立っている。

【0024】

よって、マスター装置から出力されたクロック信号に対して、最後段の第Ｎのスレーブ装置が受けるクロック信号に、スレーブ装置のカスケード段数に対応した遅延が生じていてもクロック信号に同期した通信を行うことができる。

【0025】

従って、本発明によれば、マスター装置に接続されるスレーブ装置の段数に拘わらず、高速通信を行うことが可能となる。

【図面の簡単な説明】

【0026】

【図1】従来のＳＰＩディジーチェーン方式による接続形態を示すブロック図である。

【図2】本発明に係るデータ通信システムとしての一例を示すデータ通信システム１００の構成を示すブロック図である。

【図3】データ通信システム１００における通信フォーマット及びタイミングの仕様の一例を示すタイムチャートである。

【図4】データ通信システム１００における通信フォーマット及びタイミングの仕様の他の一例を示すタイムチャートである。

【図5】図４の仕様に沿ってマスター装置１０及びスレーブ装置２０＿１～２０＿Ｎの各々間で伝送される信号フォーマットを示すタイムチャートである。

【図6】スレーブ装置２０＿１～２０＿Ｎ各々の構成の一例を示すブロック図である。

【図7】カウントデコーダＣＤ１（ＣＤ２）の内部構成を示すブロック図である。

【図8】本発明に係るデータ通信システムの他の一例としてのデータ通信システム２００の構成を示すブロック図である。

【図9】図４の仕様に沿ってマスター装置１０Ａ及びスレーブ装置２０Ａ＿１～２０Ａ＿Ｎの各々間で伝送される信号フォーマットを示すタイムチャートである。

【図10】スレーブ装置２０Ａ＿１～２０Ａ＿Ｎの構成の一例を示すブロック図である。

【図11】マスター装置１０Ａを含む半導体チップＣ１０、スレーブ装置２０Ａ＿１～２０Ａ＿Ｎを夫々個別に含む半導体チップＣ２０＿１～２０＿Ｎが実装されている基板５０を上面側から眺めた上面図である。

【図12】半導体チップＣ１０及びＣ２０＿１～２０＿Ｎが実装されており、基板内に電極層ＥＤを有する基板５０Ａを側面側から眺めた側面図である。

【発明を実施するための形態】

【実施例0027】

図２は、本発明に係るデータ通信システムとしての一例を示すデータ通信システム１００の構成を示すブロック図である。

【0028】

データ通信システム１００は、ＳＰＩ（シリアルペリフェラルインタフェース）規格に基づくシリアル信号の形態で通信を行うマスター装置（ＭＳＴ）１０及びスレーブ装置（ＳＬＶ）２０＿１～２０＿Ｎ（Ｎは２以上の整数）を有する。

【0029】

マスター装置１０は、ＭＩＳＯ（マスターインスレーブアウト）を担う入力端子ＭＩＳＯと、ＭＯＳＩ（マスターアウトスレーブイン）を担う出力端子ＭＯＳＩと、シリアルクロック信号を送出する出力端子ＣＬＫと、を含む。

【0030】

マスター装置１０は、スレーブ装置２０＿１～２０＿Ｎの各々に個別に書き込ませる、夫々が例えば８ビットの書込データ片の系列をシリアル信号の形態で表す書込データ信号ＳＩ［１］を出力端子ＭＯＳＩからスレーブ装置２０＿１に送信する。また、マスター装置１０は、スレーブ装置２０＿１～２０＿Ｎの各々から個別に読み出された、夫々が例えば８ビットの読出データ片の系列をシリアル信号の形態で表す読出データ信号ＳＯ［１］を入力端子ＭＩＳＯで受ける。更に、マスター装置１０は、シリアルクロック信号としてのクロック信号ＣＬＫ［１］を出力端子ＣＬＫからスレーブ装置２０＿１に送信する。

【0031】

スレーブ装置２０＿１～２０＿Ｎの各々は、上記した書込データ信号に含まれる自身に対応した書込データ片に基づく状態に設定されて動作し、且つ上記した読出データ片となるデータ片の取得機能を有する機能回路を備えている。

【0032】

スレーブ装置２０＿１～２０＿Ｎは、マスター装置１０に対して、図２に示すような第１～第Ｎの順に直列の形態で接続、つまりカスケード接続されている。

【0033】

スレーブ装置２０＿１～２０＿Ｎの各々は、クロック信号ＣＬＫを受ける入力端子ＣＬＫ、及びこの入力端子ＣＬＫで受けたクロック信号ＣＬＫをバッファを介して次段のスレーブ装置の入力端子ＣＬＫに供給する出力端子ＣＬＫＯを有する。尚、第Ｎ段（最後段）目のスレーブ装置２０＿Ｎの出力端子ＣＬＫＯは解放状態となる。

【0034】

また、スレーブ装置２０＿１～２０＿Ｎの各々は、前段の装置から送出された読出データ信号ＳＯを受ける為の入力端子ＳＤＩ、及び、自身の読出データ片を含む読出データ信号ＳＯを出力する為の出力端子ＭＩＳＯを有する。尚、第Ｎ段目のスレーブ装置２０＿Ｎの入力端子ＳＤＩは論理レベル０又は１の固定状態となる。

【0035】

ここで、スレーブ装置２０＿１～２０＿Ｎのうちで第１段（初段）のスレーブ装置２０＿１を除くスレーブ装置の各々は、自身の出力端子ＭＩＳＯから出力した読出データ信号ＳＯを前段のスレーブ装置の入力端子ＳＤＩに供給する。尚、第１段のスレーブ装置２０＿１は、自身の出力端子ＭＩＳＯから出力した読出データ信号ＳＯ［１］をマスター装置１０の入力端子ＭＩＳＯに供給する。

【0036】

更に、スレーブ装置２０＿１～２０＿Ｎの各々は、書込データ信号ＳＩを受ける為の入力端子ＭＯＳＩ、及び自身の書込データ片を省いた書込データ信号ＳＩを次段のスレーブ装置の入力端子ＭＯＳＩに出力する為の出力端子ＳＤＯを有する。尚、第Ｎ段目のスレーブ装置２０＿Ｎの出力端子ＳＤＯは解放状態となる。ここで、第１段目のスレーブ装置２０＿１は、マスター装置１０から送出された書込データ信号ＳＩ［１］を自身の入力端子ＭＯＳＩで受ける。

【0037】

よって、図２に示すようにカスケード接続されているスレーブ装置２０＿１～２０＿Ｎのうちのｋ（ｋは２以上の整数）番目のスレーブ装置２０＿ｋは、前段のスレーブ装置２０＿（ｋ－１)から出力された書込データ信号ＳＩ［ｋ］を入力端子ＭＯＳＩで受け、これを上記した入力端子ＣＬＫで受けたクロック信号ＣＬＫ［ｋ］のタイミングで取り込む。そして、スレーブ装置２０＿ｋは、書込データ信号ＳＩ［ｋ］から自身の書込データ片を省いた書込データ信号ＳＩ［ｋ＋１］をクロック信号ＣＬＫ［ｋ］のタイミングで、出力端子ＳＤＯから次段のスレーブ装置２０＿（ｋ＋１）に出力する。また、スレーブ装置２０＿ｋは、上記したクロック信号ＣＬＫ［ｋ］をバッファを介して、クロック信号ＣＬＫ［ｋ＋１］として出力端子ＣＬＫＯから次段のスレーブ装置２０＿（ｋ＋１）に出力する。

【0038】

更に、ｋ番目のスレーブ装置２０＿ｋは、次段のスレーブ装置２０＿（ｋ＋１）から出力された読出データ信号ＳＯ［ｋ＋１］を入力端子ＳＤＩで受け、これをクロック信号ＣＬＫ［ｋ］のタイミングで取り込む。そして、ｋ番目のスレーブ装置２０＿ｋは、自身から読み出された読出データ片を読出データ信号ＳＯ［ｋ＋１］に付加した読出データ信号ＳＯ［ｋ］を出力端子ＭＩＳＯから前段のスレーブ装置２０＿（ｋ－１）に出力する。

【0039】

図３は、データ通信システム１００における通信フォーマット及びタイミングの仕様の一例を示すタイムチャートである。

【0040】

図３に示す一例では、マスター装置１０とスレーブ装置２０＿１～２０＿Ｎとの間の通信は、所定周期のフレーム毎に行われる。

【0041】

すなわち、マスター装置１０は、各フレーム毎に、スレーブ装置２０＿１～２０＿Ｎの各々に個別に書き込ませる、夫々が例えば８ビットからなる第１～第Ｎの書込データ片を、
第Ｎ、第（Ｎ－１）、第（Ｎ－２）、・・・、第３、第２、第１
なる順に並べた書込データ片の系列を含む書込データ信号ＳＩ［１］を出力端子ＭＯＳＩからスレーブ装置２０＿１に出力する。

【0042】

これにより、例えば第Ｎの書込データ片が、スレーブ装置２０＿１からスレーブ装置２０＿Ｎに向けてシフトしつつ第Ｎ段目のスレーブ装置２０＿Ｎに到達し、各スレーブ装置２０に取り込まれる。すなわち、第ｋ（ｋは、１、２、３、・・・、Ｎ）の書込データ片の各々が、スレーブ装置２０＿１からスレーブ装置２０＿Ｎに向けてシフトしつつ第ｋ段目のスレーブ装置２０＿ｋの各々に到達し、当該スレーブ装置２０＿ｋが自身に対応した第ｋの書込データ片を取り込む。

【0043】

更に、図３に示す一例では、所定周期のフレーム毎に、スレーブ装置２０＿１～２０＿Ｎの各々から読み出された、夫々が例えば４ビットからなる第１～第Ｎの読出データ片を、
第１、第２、第３、・・・、第（Ｎ－２）、第（Ｎ－１）、第Ｎ
なる順に並べた読出データ片の系列を含む読出データ信号ＳＯ［１］をスレーブ装置２０＿１が供給開始時点（図３に示すｔ０、ｔ１、ｔ２）にてマスター装置１０に出力する。マスター装置１０は、当該読出データ信号ＳＯ［１］を入力端子ＭＩＳＯで受ける。

【0044】

このように、データ通信システム１００によれば、マスター装置１０が、スレーブ装置２０＿１～２０＿Ｎへの書込データ信号の送信と、スレーブ装置２０＿１～２０＿Ｎから読み出された読出データ信号の受信と、を同時に行うことが可能となる。

【0045】

尚、マスター装置１０は、スレーブ装置２０＿１～２０＿Ｎとの間で通信を実施していない期間中は、図３に示すように、スレーブ装置２０＿１へのクロック信号ＣＬＫの供給を停止しても良い。ただし、マスター装置１０は、スレーブ装置２０＿１～２０＿Ｎとの間で通信を開始する場合には、図３に示すように通信を開始する時点ｔ０よりも手前の時点からクロック信号ＣＬＫの供給を開始する。

【0046】

また、書込データ片及び読出データ片各々のビット数は仕様に沿って適宜個別に設定することが可能である。

【0047】

また、図３に示す一例では、所定周期のフレーム毎に、そのフレーム内でマスター装置１０が出力する第Ｎ～第１の書込データ片の系列と、スレーブ装置２０＿１～２０＿Ｎが出力する第１～第Ｎの読出データ片の系列とが同一のタイミングで開始されている。しかしながら、両者の出力開始タイミングは、必ずしも同一である必要はなく、夫々独立したタイミングで出力を開始させても良い。

【0048】

図４は、かかる点に鑑みて為された、データ通信システム１００の通信フォーマット及びタイミングの仕様の他の一例を示すタイムチャートである。

【0049】

図４に示す一例では、図３と同様に、マスター装置１０とスレーブ装置２０＿１～２０＿Ｎとの間の通信は、所定周期のフレーム毎に行われる。

【0050】

この際、マスター装置１０は、各フレーム毎に、図３に示すものと同様な第Ｎ～第１の書込データ片の系列からなる書込データ信号ＳＩ［１］を出力端子ＭＯＳＩからスレーブ装置２０＿１に出力する。更に、スレーブ装置２０＿１は、各フレーム毎に、図３に示すものと同様な第１～第Ｎの読出データ片の系列からなる読出データ信号ＳＯ［１］をマスター装置１０に出力する。マスター装置１０は、当該読出データ信号ＳＯ［１］を入力端子ＭＩＳＯで受ける。

【0051】

ただし、図４に示す一例では、各フレーム内において、第Ｎ～第１の書込データ片が夫々スレーブ装置２０＿１～２０＿Ｎの各々に書き込み完了した時点（ｔｒ０、ｔｒ１）で、スレーブ装置２０＿１が第１～第Ｎの読出データ片の系列の出力を開始している。

【0052】

つまり、図４に示す仕様では、マスター装置１０は、各フレーム内において、スレーブ装置２０＿１～２０＿Ｎに対して、第Ｎ～第１の書込データ片の書込みが完了してから、第１～第Ｎの読出データ片の読み出しを行うように制御する。尚、マスター装置１０は、各フレーム内において、スレーブ装置２０＿１～２０＿Ｎに対して、第１～第Ｎの読出データ片の読み出しが完了してから、第Ｎ～第１の書込データ片の書込み動作に移行するようにしても良い。要するに、マスター装置１０は、各フレーム内において、スレーブ装置２０＿１～２０＿Ｎに対して、上記した読出動作及び書込動作のうちの一方が完了してから他方を実行するように制御しても良い。

【0053】

図５は、図４の仕様に沿ってマスター装置１０及びスレーブ装置２０＿１～２０＿Ｎの各々間で伝送される、所定周期のフレーム内での信号フォーマットを示すタイムチャートである。

【0054】

尚、スレーブ装置２０＿１～２０＿Ｎの各々は、クロック信号ＣＬＫが論理レベル１を維持している状態から論理レベル０に遷移した時点を書込データ片の書き込み開始タイミングとする。

【0055】

先ず、マスター装置１０は、スレーブ装置２０＿Ｎ～２０＿１の各々に個別に書き込む書込データｄ（Ｎ）、ｄ（Ｎ－１）、・・・、ｄ（３）、ｄ（２）及びｄ（１）の系列の先頭に、識別コードＨＤを付加したものを書込データ信号ＳＩ［１］として、第１段目のスレーブ装置２０＿１に出力する。尚、マスター装置１０は、当該マスター装置１０に接続されているスレーブ装置のカスケード数である「Ｎ」を示す識別コードＨＤを、図５に示すように書込データ信号ＳＩ［１］の先頭に付加する。

【0056】

スレーブ装置２０＿１～２０＿Ｎの各々は、前段の装置から受信した書込データ信号ＳＩの先頭の識別コードＨＤに示されるカスケード数を取り込む。ここで、スレーブ装置２０＿１～２０＿Ｎの各々は、マスター装置１０がクロック信号ＣＬＫの供給を開始した時点から、そのクロックパルス数が、識別コードＨＤで示されるカスケード数に、書込データ片のビット数（例えば８ビット）を乗算した数と等しくなった時点をデータ書込み完了タイミングとする。スレーブ装置２０＿１～２０＿Ｎの各々は、当該データ書込み完了タイミングで、前段の装置から受信した書込データ信号ＳＩを取り込むことで、当該書込データ信号ＳＩに含まれる書込データ片の系列中から自身に対応した書込データ片のみを取り込む。

【0057】

そして、スレーブ装置２０＿１～２０＿Ｎの各々は、前段の装置から受信した書込データ信号ＳＩ中から自身に対応した書込データ片を省いた書込データ片の系列を得て、その先頭部に新たな識別コードＨＤを付加した書込データ信号ＳＩを次段のスレーブ装置２０に出力する。つまり、スレーブ装置２０＿１～２０＿Ｎの各々は、前段の装置から受信した書込データ信号ＳＩに含まれる識別コードＨＤにて示されるカスケード数から１を減算した新たなカスケード数を示す識別コードＨＤを、自身に対応した書込データ片を省いた書込データ片の系列の先頭に付加するのである。

【0058】

ここで、スレーブ装置２０＿１～２０＿Ｎに対して、全ての書込データｄ（Ｎ）、ｄ（Ｎ－１）、・・・、ｄ（３）、ｄ（２）及びｄ（１）の書込みが完了すると、スレーブ装置２０＿１～２０＿Ｎの各々は、自身が取得したデータ片を夫々読出データ片として読み出す。例えば、スレーブ装置２０＿１は、自身が取得したデータ片を読出データｂ（１）として読出し、スレーブ装置２０＿２は、自身が取得したデータ片を読出データｂ（２）として読出し、スレーブ装置２０＿Ｎは、自身が取得したデータ片を読出データｂ（Ｎ）として読出す。

【0059】

そして、スレーブ装置２０＿ｋ（ｋは、１、２、３、・・・、Ｎ）は、次段のスレーブ装置２０＿（ｋ＋１）から受けた読出データ信号ＳＯ［ｋ＋１］に含まれる読出データ片の系列の先頭に自身の読出データｂ（ｋ）を付加した読出データ信号ＳＯ［ｋ］を、クロック信号ＣＬＫ［ｋ］のタイミングで前段の装置に出力するという読出動作を開始する。

【0060】

これにより、第１段目のスレーブ装置２０＿１は、スレーブ装置２０＿１～２０＿Ｎが夫々個別に取得したデータ片である読出データｂ（１）～ｂ（Ｎ）の系列を含む読出データ信号ＳＯ［１］をマスター装置１０に出力する。

【0061】

マスター装置１０は、かかる読出データ信号ＳＯ［１］をクロック信号ＣＬＫ［１］のタイミングで取り込むことで、スレーブ装置２０＿１～２０＿Ｎが夫々個別に取得したデータ片を取得する。

【0062】

この際、スレーブ装置２０＿１～２０＿Ｎの各々は、上記したデータ書込み完了時点から、クロック信号ＣＬＫのクロックパルス数が、書込み時に取得したカスケード数に読出データ片のビット数を乗算した数と等しくなった時点で、読出データ信号ＳＯの出力動作を停止する。これにより、第１段（初段）のスレーブ装置２０＿１が、第２～第Ｎ段（最後段）のスレーブ装置２０＿２～２０＿Ｎ各々の読出データｂ２～ｂ（Ｎ）の全てをマスター装置１０に出力し終えた時点で自動的にその出力動作が停止する。

【0063】

このように、図５に示す動作では、書込データ信号ＳＩの先頭にカスケード数を示す識別コードＨＤを付加し、このカスケード数によって自身のデータ書込みタイミングを取得している。

【0064】

これにより、ＳＰＩ規格で示されているチップセレクト信号ＣＳを用いることなく、スレーブ装置２０＿２～２０＿Ｎの各々を個別に動作させることができるので、当該チップセレクト信号ＣＳが不要となる分だけ、データ通信システム全体の面積を縮小化することが可能となる。

【0065】

尚、図５では、スレーブ装置２０＿１～２０＿Ｎに対して、書込データ信号ＳＩの書込みが完了してから、読出データ信号ＳＯの読み出しを行う場合を例にとってその信号フォーマットを示しているが、読出データ信号ＳＯの読み出しが完了してから、書込データ信号ＳＩの書込みに移行する場合にも同様に適用可能である。この際、読出データ信号ＳＯに含まれる読出データの系列の先頭にカスケード数を示す識別コードＨＤを付加する。要するに、各フレーム内において、書込動作及び読出動作を連続して実行するにあたり、最初に実行する方のデータ系列の先頭に、スレーブ装置２０＿１～２０＿Ｎのカスケード数を示す識別コードＨＤを付加すれば良いのである。

【0066】

また、スレーブ装置２０＿１～２０＿Ｎは、夫々が同一の回路構成を有する。

【0067】

図６は、スレーブ装置２０＿１～２０＿Ｎ各々の構成の一例を示すブロック図である。

【0068】

スレーブ装置２０＿１～２０＿Ｎの各々は、例えば液晶ディスプレイのＬＥＤ（Light Emitting Diode）バックライトや、照明用ＬＥＤ等の負荷を駆動するドライバに含まれる電流出力回路として機能する駆動回路３０を含む。

【0069】

駆動回路３０は、マスター装置１０から出力された、駆動電流の電流値及びその出力タイミングを指定する書込データ片に基づき、出力端子ＯＰＧに外付けされている上記負荷を駆動する駆動電流を有する駆動信号を生成し、当該出力端子ＯＰＧから出力する。また、駆動回路３０は、当該ドライバ内の温度、出力電圧又は電流等を検知し、その検知した値を例えば８ビットのデジタル値で表すセンサデータ（情報データ）を得る情報取得回路としてのセンサＳＥを含む。この際、駆動回路３０は、センサＳＥが検知したセンサデータを読み出す。

【0070】

また、スレーブ装置２０＿１～２０＿Ｎの各々は、書込データ信号ＳＩを入力する為の入力端子ＭＯＳＩ、書込データ信号ＳＩを出力する為の出力端子ＳＤＯ、読出データ信号ＳＯを入力する為の入力端子ＳＤＩ、読出データ信号ＳＯを出力する為の出力端子ＭＩＳＯ、クロック信号ＣＬＫを入力する為の入力端子ＣＬＫ、及びクロック信号ＣＬＫを出力する為の出力端子ＣＬＫＯを有する。

【0071】

更に、スレーブ装置２０＿１～２０＿Ｎの各々は、書込データ送受信回路２１、制御回路（ＣＮＴ）２２、レジスタ２３及び２４、読出データ送受信回路２５及びバッファ２６を含む。

【0072】

書込データ送受信回路２１は、カスケード数（ＣＮ）取得部ＤＥＴ、カウントデコーダＣＤ１及び減算回路ＳＳを含む。更に、書込データ送受信回路２１は、入力端子ＭＯＳＩに入力された書込データ信号ＳＩを、入力端子ＣＬＫで受けたクロック信号ＣＬＫのタイミングで取り込むシフトレジスタＳＦ１を有する。

【0073】

カスケード数取得部ＤＥＴは、シフトレジスタＳＦ１に取り込まれた書込データ信号ＳＩ中から識別コードＨＤを検出し、当該識別コードＨＤにて示されるカスケード数をカスケード数ｃｎとして、カウントデコーダＣＤ１、減算回路ＳＳ及び読出データ送受信回路２５に供給する。更に、カスケード数取得部ＤＥＴは、当該識別コードＨＤを検出した場合にカウントイネーブル信号ｃｅ１をカウントデコーダＣＤ１に供給する。

【0074】

図７は、カウントデコーダＣＤ１の内部構成を示すブロック図である。

【0075】

カウントデコーダＣＤ１は、クロックカウンタ１０１、比較回路１０２、１０３、及びチップ数カウンタ１０４を含む。

【0076】

クロックカウンタ１０１は、カウントイネーブル信号ｃｅ１に応じて、カウント値をゼロに初期化してからクロック信号ＣＬＫのクロックパルス数のカウントを開始し、そのカウント値を比較回路１０２に供給する。比較回路１０２は、書込データ片のビット数を示す固定のデータビット数Ｗｄｎを受け、このデータビット数Ｗｄｎにて示される書込データ片のビット数と、クロックカウンタ１０１から供給されたカウント値と、が一致しているか否かを判定する。この際、比較回路１０２は、両者が一致したと判定した場合に単一のパルスからなる一致信号をチップ数カウンタ１０４に供給する。チップ数カウンタ１０４は、当該一致信号によるパルスの数を計数し、そのカウント値を残カスケード数ｃｎｚとして比較回路１０３に供給する。比較回路１０３は、かかる残カスケード数ｃｎｚと、識別コードＨＤにて示されるカスケード数ｃｎと、が一致しているか否かを判定し、両者が一致していると判定した場合に、完了信号ｆｎを出力する。

【0077】

かかる構成により、カウントデコーダＣＤ１は、書込データ信号ＳＩ中から識別コードＨＤを検出すると、クロック信号ＣＬＫのクロックパルスの数をカウントする。そして、カウントデコーダＣＤ１は、そのカウント値が、識別コードＨＤにて示されるカスケード数ｃｎにデータビット数Ｗｄｎにて示される書込データ片のビット数を乗算した結果と一致した場合に、完了信号ｆｎを出力する。

【0078】

そして、カウントデコーダＣＤ１は、上記した完了信号ｆｎをシフトレジスタＳＦ１及び制御回路２２に供給する。

【0079】

減算回路ＳＳは、カスケード数取得部ＤＥＴから供給されたカスケード数ｃｎから「１」を差し引いたものを新たなカスケード数として示す識別コードＨＤを生成し、これをシフトレジスタＳＦ１に供給する。

【0080】

シフトレジスタＳＦ１は、入力端子ＭＯＳＩに入力された書込データ信号ＳＩに含まれる書込データ片の系列を、クロック信号ＣＬＫに同期したタイミングで１ビットずつシフトしつつ取り込む。そして、シフトレジスタＳＦ１は、取り込んだ書込データ片の系列の先頭に、上記した減算回路ＳＳから供給された識別コードＨＤを付加したものを、シリアル形態の新たな書込データ信号ＳＩとして、出力端子ＳＤＯから出力する。また、シフトレジスタＳＦ１は、取り込んだシリアル形態の各書込データ片をパラレル信号の形態に変換して順次、レジスタ２３に出力する。尚、シフトレジスタＳＦ１は、完了信号ｆｎに応じて、自身に取り込まれたデータを初期化（例えば全ビットを論理レベル１に設定）する。これにより、入力端子ＭＯＳＩに入力された書込データ信号ＳＩに含まれる書込データ片の系列中から自身の書込データ片のみが省かれた書込データ片の系列を含む新たな書込データ信号ＳＩが出力端子ＳＤＯから出力される。

【0081】

制御回路２２は、完了信号ｆｎに応じて書込指令信号ｗｔをレジスタ２３に供給すると共に、カウントイネーブル信号ｃｅ２を読出データ送受信回路２５に供給する。また、制御回路２２は、駆動回路３０を制御する各種の制御信号を駆動回路３０に供給する。

【0082】

レジスタ２３は、シフトレジスタＳＦ１から出力された書込データ片の各々のうちで、書込指令信号ｗｔのタイミングで出力された書込データ片のみを保持し、これを駆動回路３０に供給する。これにより、駆動回路３０は、レジスタ２３から供給された書込データ片に従った電流値を有する駆動電流を生成し、これを、当該書込データ片にて指定されている出力タイミングで、出力端子ＯＰＧに外付けされている上記負荷に出力する。

【0083】

レジスタ２４は、センサＳＥが検知したセンサデータ片を保持し、これを読出データ送受信回路２５に供給する。

【0084】

読出データ送受信回路２５は、カウントデコーダＣＤ２及びシフトレジスタＳＦ２を含む。

【0085】

カウントデコーダＣＤ２は、カウントデコーダＣＤ１と同一の内部構成、つまり図７に示す構成を有する。この際、カウントデコーダＣＤ２は、カウントイネーブル信号ｃｅ１に代えてカウントイネーブル信号ｃｅ２を制御回路２２から受けると共に、データビット数Ｗｄｎに代えて、読出データ片のビット数を示すデータビット数Ｒｄｎを受ける。更に、カウントデコーダＣＤ２は、完了信号ｆｎに代えて完了信号ｓｔｐをシフトレジスタＳＦ２に供給する。

【0086】

これにより、カウントデコーダＣＤ２は、カウントイネーブル信号ｃｅ２に応じて、クロック信号ＣＬＫのクロックパルス数をカウントし、そのカウント値が識別コードＨＤにて示されるカスケード数ｃｎにデータビット数Ｒｄｎにて示される読出データ片のビット数を乗算した結果と一致した場合に、完了信号ｓｔｐをシフトレジスタＳＦ２に供給する。

【0087】

シフトレジスタＳＦ２は、レジスタ２４から供給されたセンサデータ片を、自身の読出データ片として取り込む。そして、引き続きシフトレジスタＳＦ２は、この自身の読出データ片をクロック信号ＣＬＫに同期したタイミングで１ビットずつシフトしてシリアル形態で出力しつつ、入力端子ＳＤＩに入力された読出データ信号ＳＯに含まれる読出データ片の系列をクロック信号ＣＬＫに同期したタイミングで１ビットずつシフトしつつシリアル形態で取り込む。これにより、シフトレジスタＳＦ２は、自身の読出データ片に続いて、入力端子ＳＤＩに入力された読出データ信号ＳＯに含まれる読出データ片の系列を示すシリアル信号を、読出データ信号ＳＯとして出力端子ＭＩＳＯから出力する。

【0088】

シフトレジスタＳＦ２は、カウントデコーダＣＤ２から完了信号ｓｔｐを受けた場合には、取り込まれた内容をリセットし、そのシフト動作を停止する。

【0089】

バッファ２６は、入力端子ＣＬＫで受けたクロック信号ＣＬＫを増幅したクロック信号ＣＬＫを出力端子ＣＬＫＯから出力する。

【0090】

尚、書込データ送受信回路２１及び読出データ送受信回路２５は、夫々ＦＩＦＯ（First-In First Out）メモリ等で構成されていても良い。

【実施例0091】

図８は、本発明に係るデータ通信システムの他の一例としてのデータ通信システム２００の構成を示すブロック図である。

【0092】

データ通信システム２００は、データ通信システム１００のマスター装置１０及びスレーブ装置２０＿１～２０＿Ｎに代えて、マスター装置１０Ａ及びスレーブ装置２０Ａ＿１～２０Ａ＿Ｎを採用したものである。

【0093】

尚、マスター装置１０Ａ及びスレーブ装置２０Ａ＿１～２０Ａ＿Ｎは、マスター装置１０及びスレーブ装置２０＿１～２０＿Ｎに、チップセレクト信号ＣＳを用いた書込及び読出制御機能を付加したものである。

【0094】

すなわち、図２に示すマスター装置１０に対してマスター装置１０Ａは、更にチップセレクト信号ＣＳを出力する為の出力端子ＣＳを備え、この出力端子ＣＳからチップセレクト信号ＣＳ［１］をスレーブ装置２０Ａ＿１に出力する。スレーブ装置２０Ａ＿１～２０Ａ＿Ｎの各々は、前段の装置から出力されたチップセレクト信号ＣＳを受ける入力端子ＣＳ、及びこのチップセレクト信号をバッファで増幅したチップセレクト信号ＣＳを出力する為の出力端子ＣＳＯを有する。すなわち、スレーブ装置２０Ａ＿ｋ（ｋは、１、２、３、・・・、Ｎ）は、前段の装置から出力されたチップセレクト信号ＣＳ［ｋ］を自身の入力端子ＣＳで受け、これを増幅したチップセレクト信号ＣＳ［ｋ＋１］を次段のスレーブ装置２０Ａ＿（ｋ＋１）の入力端子ＣＳに出力する。尚、第Ｎ段（最後段）目のスレーブ装置２０Ａ＿Ｎの出力端子ＣＳＯは解放状態となる。

【0095】

スレーブ装置２０Ａ＿１～２０Ａ＿Ｎの各々は、受信したチップセレクト信号ＣＳが例えば論理レベル０を示す場合には、前述したように、書込データｄ（１）～ｄ（Ｎ）の系列を１ビットずつシフトしつつ取り込み、書込データｄ（１）～ｄ（Ｎ）の系列中から自身に対応した書込データ片のみを書込むという書込動作を行う。尚、この際、スレーブ装置２０Ａ＿１～２０Ａ＿Ｎの各々は、書込データｄ（１）～ｄ（Ｎ）の系列中から自身に対応した書込データ片を省いた書込データ片の系列を次段のスレーブ装置２０Ａに出力する。

【0096】

一方、受信したチップセレクト信号ＣＳが例えば論理レベル０を示す場合には、スレーブ装置２０Ａ＿１～２０Ａ＿Ｎの各々は、次段のスレーブ装置２０Ａから受信した読出データ片の系列に、自身から読み出した読出データ片を付加した読出データ片の系列を前段の装置に出力するという読出動作を行う。

【0097】

図９は、図４の仕様に沿ってマスター装置１０Ａ及びスレーブ装置２０Ａ＿１～２０Ａ＿Ｎの各々間で伝送される、所定周期のフレーム内でのＭＯＳＩ及びＭＩＳＯの信号フォーマットを示すタイムチャートである。
［通信停止状態］
マスター装置１０Ａは、通信を停止状態にする場合には、論理レベル１（又は０）に固定したクロック信号ＣＬＫ［１］、及び論理レベル１に固定のチップセレクト信号ＣＳ［１］を第１段目のスレーブ装置２０Ａ＿１に出力する。
［書込動作］
書込動作を開始する場合、マスター装置１０Ａは、先ず、チップセレクト信号ＣＳ［１］を論理レベル１から０に遷移させる。この際、チップセレクト信号ＣＳ［１］は、スレーブ装置２０Ａ＿１～２０Ａ＿（Ｎ－１）に夫々含まれており且つ各スレーブ装置間でカスケード接続されているバッファを経て、図９に示すように、順に論理レベル１から０に遷移するチップセレクト信号ＣＳ［２］～ＣＳ［Ｎ］としてスレーブ装置２０Ａ＿２～２０Ａ＿（Ｎ）に伝搬してゆく。

【0098】

そして、マスター装置１０Ａは、クロック信号ＣＬＫ［１］、及び書込データｄ（Ｎ）～ｄ（１）の系列からなる書込データ信号ＳＩ［１］を出力する。この際、クロック信号ＣＬＫ［１］は、スレーブ装置２０Ａ＿１～２０Ａ＿（Ｎ－１）に夫々含まれており且つ各スレーブ装置間でカスケード接続されているバッファを経て、クロック信号ＣＬＫ［２］～ＣＬＫ［Ｎ］としてスレーブ装置２０Ａ＿２～２０Ａ＿Ｎに伝搬してゆく。

【0099】

これにより、スレーブ装置２０Ａ＿ｋ（ｋは、１、２、３，・・・・、Ｎ）は、クロック信号ＣＬＫ［ｋ］のタイミングで書込データ信号ＳＩ［ｋ］を１ビットずつシフトしつつ取り込み、書込データ信号ＳＩ［ｋ＋１］として次段のスレーブ装置２０Ａ＿（ｋ＋１）に出力する。

【0100】

マスター装置１０Ａは、図９に示す書込データｄ（Ｎ）～ｄ（１）の系列を含む書込データ信号ＳＩ［１］の出力が完了すると、クロック信号ＣＬＫ［１］を停止（例えば論理レベル１の状態に固定）し、引き続き図９に示すようにチップセレクト信号ＣＳ［１］を論理レベル０から１に遷移する。この際、スレーブ装置２０Ａ＿ｋ（ｋは、１、２、３，・・・・、Ｎ）は、チップセレクト信号ＣＳ［ｋ］の論理レベル０から１への立ち上がりエッジのタイミングで、夫々が受けた書込データ信号ＳＩ［ｋ］中の書込データｄ（ｋ）を自身に書き込む。
［読出動作］
スレーブ装置２０Ａ＿ｋ（ｋは、１、２、３，・・・・、Ｎ）は、チップセレクト信号ＣＳ［ｋ］の上記した立ち上がりエッジのタイミングで、自身が取得したデータ片の読み出しが可能な状態になる。

【0101】

マスター装置１０Ａは、上記したようにチップセレクト信号ＣＳ［１］を論理レベル０から１に遷移させた後、クロック信号ＣＬＫ［１］をスレーブ装置２０Ａ＿１に出力する。

【0102】

これにより、スレーブ装置２０Ａ＿ｋ（ｋは、１、２、３，・・・・、Ｎ）は、自身が取得したデータ片を読出データｂ［ｋ］として読み出す。

【0103】

そして、スレーブ装置２０Ａ＿ｋは、次段のスレーブ装置２０Ａ＿（ｋ＋１）から受けた読出データ信号ＳＯ［ｋ＋１］に含まれる読出データ片の系列の先頭に自身の読出データｂ（ｋ）を付加した読出データ信号ＳＯ［ｋ］を、クロック信号ＣＬＫ［ｋ］のタイミングで前段の装置に出力するという読出動作を開始する。

【0104】

この際、マスター装置１０Ａは、第１段目のスレーブ装置２０Ａ＿１から出力された読出データ信号ＳＯ［１］をクロック信号ＣＬＫ［１］のタイミングで取り込むことで、スレーブ装置２０Ａ＿１～２０Ａ＿Ｎが夫々個別に取得したデータ片、つまり読出データｂ（１）～ｂ（Ｎ）を取得する。

【0105】

ここで、マスター装置１０Ａは、読出データ信号ＳＯ［１］に含まれる読出データｂ（１）～ｂ（Ｎ）を取得したら、クロック信号ＣＬＫ［１］の供給を停止する。

【0106】

図１０は、スレーブ装置２０Ａ＿１～２０Ａ＿Ｎの構成の一例を示すブロック図である。

【0107】

スレーブ装置２０Ａ＿１～２０Ａ＿Ｎの各々は、スレーブ装置２０＿１～２０＿Ｎと同様に、レジスタ２３、２４、クロック用のバッファ２６、及び駆動回路３０を含む。ただし、スレーブ装置２０Ａ＿１～２０Ａ＿Ｎの各々は、図６に示す書込データ送受信回路２１、制御回路２２、及び読出データ送受信回路２５に代えて、書込データ送受信回路２１Ａ、制御回路２２Ａ、及び読出データ送受信回路２５Ａを採用すると共に、チップセレクト信号用のバッファ２７を新たに追加している。

【0108】

また、スレーブ装置２０Ａ＿１～２０Ａ＿Ｎの各々は、スレーブ装置２０＿１～２０＿Ｎと同様に、入力端子ＭＯＳＩ、出力端子ＳＤＯ、入力端子ＳＤＩ、出力端子ＭＩＳＯ、入力端子ＣＬＫ、及び出力端子ＣＬＫＯを有する。更に、スレーブ装置２０Ａ＿１～２０Ａ＿Ｎの各々は、チップセレクト信号ＣＳを入力する為の入力端子ＣＳ、及びチップセレクト信号ＣＳを出力する為の出力端子ＣＳＯを有する。

【0109】

書込データ送受信回路２１Ａは、例えばシフトレジスタＳＦ１Ａで構成されている。

【0110】

シフトレジスタＳＦ１Ａは、入力端子ＣＳで受けたチップセレクト信号ＣＳが例えば論理レベル０を示す場合にイネーブル状態に設定される一方、チップセレクト信号ＣＳが論理レベル１を示す場合にはディスエーブル状態になる。

【0111】

シフトレジスタＳＦ１Ａは、イネーブル状態に設定されている場合に、入力端子ＭＯＳＩに入力された書込データ信号ＳＩに含まれる書込データ片の系列をクロック信号ＣＬＫに同期したタイミングで１ビットずつシフトしつつ取り込む。そして、シフトレジスタＳＦ１Ａは、取り込んだ順に各書込データ片を表すシリアルビットの系列を書込データ信号ＳＩとして出力端子ＳＤＯから出力する。尚、シフトレジスタＳＦ１Ａは、取り込んだシリアルビットの系列を書込データ片毎にパラレル信号の形態に変換して順次、レジスタ２３に出力する。

【0112】

制御回路２２Ａは、チップセレクト信号ＣＳが論理レベル０から１に遷移する立ち上りエッジのタイミングで書込指令信号ｗｔをレジスタ２３に供給すると共に、読出指令信号ｒｄを読出データ送受信回路２５Ａに供給する。また、制御回路２２Ａは、駆動回路３０を制御する各種の制御信号を駆動回路３０に供給する。

【0113】

レジスタ２３は シフトレジスタＳＦ１Ａから出力された書込データ片の各々のうちで書込指令信号ｗｔのタイミングで出力された書込データ片のみを保持し、これを駆動回路３０に供給する。これにより、駆動回路３０は、レジスタ２３から供給された書込データ片に従った電流値を有する駆動電流を生成し、これを、当該書込データ片にて指定されている出力タイミングで、出力端子ＯＰＧに外付けされている例えば液晶ディスプレイのＬＥＤバックライトや、照明用ＬＥＤ等の負荷に出力する。

【0114】

レジスタ２４は、駆動回路３０に含まれるセンサＳＥによって取得したセンサデータ片を読出データ片として保持する。

【0115】

読出データ送受信回路２５Ａは、例えばシフトレジスタＳＦ２Ａで構成されている。

【0116】

シフトレジスタＳＦ２Ａは、上記したチップセレクト信号ＣＳが例えば論理レベル１を示す場合にイネーブル状態に設定される一方、チップセレクト信号ＣＳが論理レベル０を示す場合にはディスエーブル状態になる。

【0117】

シフトレジスタＳＦ２Ａは、イネーブル状態に設定されている場合に、制御回路２２Ａから供給されたに応じて、レジスタ２４に保持されている読出データ片を取り込む。

【0118】

そして、シフトレジスタＳＦ２Ａは、この取り込んだ読出データ片をクロック信号ＣＬＫに同期したタイミングで１ビットずつシフトして出力しつつ、入力端子ＳＤＩに入力された読出データ信号ＳＯに含まれる読出データ片の系列をクロック信号ＣＬＫに同期したタイミングで１ビットずつシフトしつつ取り込み、取り込んだ順に出力する。これにより、シフトレジスタＳＦ２Ａは、自身の読出データ片に続いて、入力端子ＳＤＩに入力された読出データ信号ＳＯに含まれる読出データ片の系列を示すシリアル信号を、読出データ信号ＳＯとして出力端子ＭＩＳＯから出力する。

【0119】

バッファ２６は、入力端子ＣＬＫで受けたクロック信号ＣＬＫを増幅したクロック信号ＣＬＫを出力端子ＣＬＫＯから出力する。

【0120】

バッファ２７は、入力端子ＣＳで受けたチップセレクト信号ＣＳを増幅したチップセレクト信号ＣＳを出力端子ＣＳＯから出力する。

【0121】

尚、書込データ送受信回路２１Ａ及び読出データ送受信回路２５Ａは、夫々ＦＩＦＯ（First-In First Out）メモリ等で構成されていても良い。

【0122】

ところで、図２に示すマスター装置１０及びスレーブ装置２０＿１～２０＿Ｎ、或いは図８に示すマスター装置１０Ａ及びスレーブ装置２０Ａ＿１～２０Ａ＿Ｎは、夫々が独立した半導体チップに形成されており、合計（Ｎ＋１）個の半導体チップが１つの基板上に並置して実装される。

【0123】

図１１は、図２に示すマスター装置１０を含む半導体チップＣ１０、スレーブ装置２０＿１～２０＿Ｎを夫々個別に含む半導体チップＣ２０＿１～２０＿Ｎが実装されている基板５０を上面側から眺めた上面図である。

【0124】

図１１に示すように、基板５０の表面ＳＦには、マスター装置１０を含む半導体チップＣ１０の一辺には入力端子ＭＩＳＯ、ＭＯＳＩ及びＣＬＫが形成されている。更に、半導体チップＣ１０及びＣ２０＿１間が配線Ｌ１＿０、Ｌ２＿０、Ｌ３＿０で接続されており、半導体チップＣ２０＿１及びＣ２０＿２間が配線Ｌ１＿１、Ｌ２＿１、Ｌ３＿１で接続されている。つまり、半導体チップＣ２０＿１～Ｃ２０＿Ｎにおける、互いに隣接する半導体チップＣ２０＿ｋ（ｋは、１、２、３，・・・・、Ｎ－１）及びＣ２０＿（ｋ＋１）間が配線Ｌ１＿ｋ、Ｌ２＿ｋ、Ｌ３＿ｋで接続されている。

【0125】

このように、基板５０の表面ＳＦに一列に並置されている半導体チップＣ１０、Ｃ２０＿１～Ｃ２０＿Ｎにおいて、互いに隣接するもの同士が３本の配線で接続されている。

【0126】

よって、半導体チップＣ１０、Ｃ２０＿１～Ｃ２０＿Ｎ間を接続する配線が交叉することは無いので、全ての配線を、基板５０の表面ＳＦに形成されている単一の導電層のみに設けることが可能となる。したがって、基板５０として多層基板を採用する必要がないので、製品コストの削減を図ることが可能となる。尚、基板５０として多層基板を採用する場合でも、半導体チップＣ１０及びＣ２０＿１～Ｃ２０＿Ｎの各々間の接続を１つの導電層だけで行えるので、製造の手間を省くことが可能となる。

【0127】

図１２は、その基板の表面ＳＦに半導体チップＣ１０及びＣ２０＿１～Ｃ２０＿Ｎが実装されており、基板内に電極層ＥＤを有する、３層の導電層を有する基板５０Ａを側面側から眺めた側面図である。かかる構成によれば、基板５０Ａの表面ＳＦ、裏面ＢＳ又は基板内の電極層ＥＤのうちのいずれか１つに、図１１に示すように半導体チップＣ１０及びＣ２０＿１～Ｃ２０＿Ｎの各々間を接続する配線を設ければ良い。

【0128】

以上、詳述したように、本発明に係るデータ通信システム（１００、２００）は、マスター装置（１０、１０Ａ）と、このマスター装置に接続されている第１のスレーブ装置（２０＿１、２０Ａ＿１）及び第１のスレーブ装置にカスケード接続されている第２～第Ｎ（Ｎは２以上の整数）のスレーブ装置（２０＿２～２０＿Ｎ、２０Ａ＿２～２０Ａ＿Ｎ）と、を有する。この際、マスター装置及び第１のスレーブ装置間、並びに第１～第Ｎのスレーブ装置における互いに隣接するスレーブ装置間が、クロック信号（ＣＬＫ［１］～［Ｎ］）、書込データ信号（ＳＩ［１］～［Ｎ］）、及び読出データ信号（ＳＯ［１］～［Ｎ］）を夫々個別に伝送する為の３系統の配線（Ｌ１～Ｌ３）で接続されている。

【0129】

マスター装置（１０、１０Ａ）は、クロック信号（ＣＬＫ）を生成しこれを前記第１のスレーブ装置（２０＿１、２０Ａ＿１）に送信すると共に、第１～第Ｎのスレーブ装置に夫々対応した第１～第Ｎの書込データ片を含む書込データ信号（ＳＩ）をクロック信号のタイミングで第１のスレーブ装置に送信する。第１～第Ｎのスレーブ装置（２０＿１～２０＿Ｎ、２０Ａ＿１～２０Ａ＿Ｎ）の各々は、前段から送信されたクロック信号を受け、これを内部伝送したクロック信号を次段のスレーブ装置に送信するバッファ（２６）と、情報データ片（例えばセンサデータ）を取得しこれを読出データ片として読み出す情報取得回路（ＳＥ）と、を含む。ここで、第１～第Ｎのスレーブ装置は、書込データ信号に含まれる第１～第Ｎの書込データ片の系列［ｄ（１）～ｄ（Ｎ）］を、夫々の前段の装置から供給されたクロック信号のタイミングでシフトしつつ取り込むと共に、夫々の情報取得回路から読み出された読出データ片の系列［ｂ（１）～ｂ（Ｎ）］を含む読出データ信号を、上記したクロック信号のタイミングでシフトしつつ第１のスレーブ装置からマスター装置に送信する。

【0130】

よって、かかるデータ通信システムによれば、クロック信号を伝送する配線に接続される負荷は単一のスレーブ装置だけとなるので、カスケード接続されるスレーブ装置の段数に拘わらず、クロック信号の波形鈍りを所定未満に抑えることが可能となる。

【0131】

ところで、このデータ通信システムによると、マスター装置から出力されたクロック信号、つまり第１のスレーブ装置が受けるクロック信号に対して、最後段の第Ｎのスレーブ装置が受けるクロック信号は遅延する。

【0132】

しかしながら、本データ通信システムによるマスター装置及び第１～第Ｎのスレーブ装置間の通信は、マスター装置が出力したクロック信号に同期させたマスター装置及び第１のスレーブ装置間の通信と、互いに隣接するスレーブ装置間における一方のスレーブ装置が出力したクロック信号に同期させた通信と、によって成り立っている。

【0133】

よって、マスター装置から出力されたクロック信号に対して、最後段の第Ｎのスレーブ装置が受けるクロック信号にスレーブ装置のカスケード段数に対応した遅延が生じていても、クロック信号に同期した通信を行うことができる。

【0134】

従って、本発明によれば、マスター装置に接続されるスレーブ装置の段数に拘わらず、高速通信を行うことが可能となる。