特開 2024-162744 アナログフロントエンド回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024162744

(43)【公開日】2024-11-21

(54)【発明の名称】アナログフロントエンド回路

(51)【国際特許分類】

   H03M 1/12 20060101AFI20241114BHJP

   H03F 3/45 20060101ALI20241114BHJP

   H03F 3/68 20060101ALI20241114BHJP

   H03M 3/02 20060101ALI20241114BHJP

【ＦＩ】

H03M1/12 A

H03F3/45

H03F3/68

H03M3/02

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023078602

(22)【出願日】2023-05-11

(71)【出願人】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】木村 卓

(72)【発明者】

【氏名】大東 睦夫

【テーマコード（参考）】

5J022

5J064

5J500

【Ｆターム（参考）】

5J022BA03

5J022BA06

5J022BA08

5J022CA07

5J022CF01

5J022CF02

5J022CF03

5J022CF07

5J064BA03

5J064BB07

5J064BC06

5J064BC08

5J064BC10

5J064BC11

5J064BC16

5J064BC19

5J500AA01

5J500AA12

5J500AA51

5J500AC13

5J500AC53

5J500AC92

5J500AF09

5J500AF15

5J500AF18

5J500AH25

5J500AH29

5J500AH39

5J500AH42

5J500AK02

5J500AK17

5J500AK31

5J500AK34

5J500AK42

5J500AM05

5J500AM13

5J500AS15

5J500AT01

5J500DP02

(57)【要約】

【課題】コモンモードノイズを除去するとともに入力オフセットの影響をできるだけ受けずに入力信号を増幅可能な低消費電力のアナログフロントエンド回路を提供する。
【解決手段】アナログフロントエンド回路１は、第１の入力電圧Ｖｉｎｐと第２の入力電圧Ｖｉｎｎとの差電圧を増幅する計装アンプ２と、ΔΣアナログ・デジタル変換器３とを備える。ΔΣアナログ・デジタル変換器３は、計装アンプ２を構成する第１の差動アンプＡＭＰ１および第２の差動アンプＡＭＰ２のそれぞれの出力電圧Ｖｏｐ，Ｖｏｎの差電圧をアナログ・デジタル変換する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の入力電圧と第２の入力電圧との差電圧を増幅する計装アンプを備え、
前記計装アンプは、
前記第１の入力電圧が非反転入力端子に入力される第１の差動アンプと、
前記第２の入力電圧が非反転入力端子に入力される第２の差動アンプと、
前記第１の差動アンプの反転入力端子と出力端子との間に接続された第１の抵抗器と、
前記第２の差動アンプの反転入力端子と出力端子との間に接続された第２の抵抗器と、
前記第１の差動アンプの前記反転入力端子と前記第２の差動アンプの前記反転入力端子との間に接続された第３の抵抗器とを含み、
さらに、前記第１の差動アンプの前記出力端子からの出力電圧と前記第２の差動アンプの前記出力端子からの出力電圧との差電圧をアナログ・デジタル変換するΔΣアナログ・デジタル変換器を備える、アナログフロントエンド回路。

【請求項2】

前記ΔΣアナログ・デジタル変換器の電圧増幅率は、前記計装アンプの電圧増幅率よりも大きい、請求項１に記載のアナログフロントエンド回路。

【請求項3】

前記計装アンプは、
前記第３の抵抗器の第１端と前記第１の差動アンプの前記反転入力端子との間に接続された第１のスイッチと、
前記第３の抵抗器の第２端と前記第２の差動アンプの前記反転入力端子との間に接続された第２のスイッチとをさらに含む、請求項１または２に記載のアナログフロントエンド回路。

【請求項4】

前記ΔΣアナログ・デジタル変換器は、
前記第１の差動アンプの前記出力端子に接続された第１のスイッチトキャパシタと、
前記第２の差動アンプの前記出力端子に接続された第２のスイッチトキャパシタと、
前記第１のスイッチトキャパシタおよび前記第２のスイッチトキャパシタととともに積分器を構成する、完全差動アンプならびに前記完全差動アンプの入出力端子間に接続された第１のコンデンサおよび第２のコンデンサと、
前記完全差動アンプの出力電圧を参照電圧と比較する比較器とを含む、請求項１または２に記載のアナログフロントエンド回路。

【請求項5】

前記第１の抵抗器および前記第２の抵抗器は、前記第１の差動アンプおよび前記第２の差動アンプにおいて増幅率を設定するとともに位相補償抵抗として用いられる、請求項４に記載のアナログフロントエンド回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、アナログフロントエンド回路に関する。

【背景技術】

【0002】

アナログフロントエンド回路とは、センサなどのデバイスとデジタル信号処理回路とを接続するアナログ回路であり、ゲイン調整とアナログ・デジタル（ＡＤ：Analog-to-Digital）変換とを行う。アナログフロントエンド回路には、しばしば計装アンプが用いられる。

【0003】

計装アンプは、信号の増幅機能とコモンモードノイズの除去機能をもつ。センサから生成される微小なアナログ信号を増幅させるとともに高い入力インピーダンスをもつために、計装アンプはセンサとアナログ・デジタル変換器（ＡＤＣ：Analog-to-Digital Converter）との間に接続されて使用される。

【0004】

通常、計装アンプは２段組みの合計３つのアンプから構成される。このため、アンプの数が消費電力および回路面積の点で問題となる。また、２段目のアンプによって信号とともに入力電圧のオフセットが増幅されてしまうため、アンプの電圧増幅率を上げられないという問題も存在する。

【0005】

国際公開第２０１９／０９７８７１号（特許文献１）は、入力電圧のオフセットを除去するためのオフセット調整回路を１段目の差動アンプの前段に設けた計装アンプを開示する。これにより、計装アンプのゲインを大きく取ることができる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】国際公開第２０１９／０９７８７１号

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記の特許文献１に開示された計装アンプは、オフセット調整回路を追加したために消費電力が従来よりも大きいという問題がある。本開示は、上記の背景技術を考慮してなされたものであり、その目的は、コモンモードノイズを除去するとともに入力電圧のオフセットの影響をできるだけ受けずに入力電圧を増幅可能な低消費電力のアナログフロントエンド回路を提供することである。

【課題を解決するための手段】

【0008】

一実施形態のアナログフロントエンド回路は、第１の入力電圧と第２の入力電圧との差電圧を増幅する計装アンプと、ΔΣアナログ・デジタル変換器とを備える。計装アンプは、第１の差動アンプと、第２の差動アンプと、第１の抵抗器と、第２の抵抗器と、第３の抵抗器とを含む。第１の差動アンプの非反転入力端子には、第１の入力電圧が入力される。第２の差動アンプの非反転入力端子には、第２の入力電圧が入力される。第１の抵抗器は、第１の差動アンプの反転入力端子と出力端子との間に接続される。第２の抵抗器は、第２の差動アンプの反転入力端子と出力端子との間に接続される。第３の抵抗器は、第１の差動アンプの反転入力端子と第２の差動アンプの反転入力端子との間に接続される。ΔΣアナログ・デジタル変換器は、第１の差動アンプの出力端子からの出力電圧と第２の差動アンプの出力端子からの出力電圧との差電圧をアナログ・デジタル変換する。

【発明の効果】

【0009】

上記の実施形態によれば、計装アンプを構成する第１および第２の差動アンプのそれぞれの出力電圧の差電圧をアナログ・デジタル変換するΔΣアナログ・デジタル変換器が設けられる。この構成により、コモンモードノイズを除去するとともに入力電圧のオフセットの影響をできるだけ受けずに入力電圧を増幅可能な低消費電力のアナログフロントエンド回路を提供できる。

【図面の簡単な説明】

【0010】

【図1】実施の形態１によるアナログフロントエンド回路の構成例を示す回路図である。

【図2】比較例の計装アンプの構成を示す回路図である。

【図3】図１の計装アンプの変形例を示す回路図である。

【発明を実施するための形態】

【0011】

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

【0012】

実施の形態１．
［アナログフロントエンド回路の構成］
図１は、実施の形態１によるアナログフロントエンド回路１の構成例を示す回路図である。図１に示すように、アナログフロントエンド回路１は、計装アンプ２と、ΔΣＡＤ変換器３とを備える。

【0013】

計装アンプ２は、差動アンプＡＭＰ１，ＡＭＰ２と、抵抗器Ｒ１，Ｒ２，Ｒ３とを備える。差動アンプＡＭＰ１，ＡＭＰ２の各々はたとえばオペアンプである。

【0014】

差動アンプＡＭＰ１の非反転入力端子は、入力電圧Ｖｉｎｐが入力される入力ノード２１に接続される。差動アンプＡＭＰ２の非反転入力端子は、入力電圧Ｖｉｎｎが入力される入力ノード２２に接続される。抵抗器Ｒ１は、差動アンプＡＭＰ１の反転入力端子と出力端子との間に接続される。抵抗器Ｒ２は、差動アンプＡＭＰ２の反転入力端子と出力端子との間に接続される。抵抗器Ｒ３は、差動アンプＡＭＰ１の反転入力端子と差動アンプＡＭＰ２の反転入力端子との間に接続される。差動アンプＡＭＰ１の出力電圧Ｖｏｐおよび差動アンプＡＭＰ２の出力電圧Ｖｏｎは、ΔΣＡＤ変換器３に直接入力される。

【0015】

上記の入力電圧Ｖｉｎｐおよび入力電圧Ｖｉｎｎは、同じ差動信号の正極信号および負極信号であってもよい。もしくは、入力電圧Ｖｉｎｐ，Ｖｉｎｎの一方がシングルエンド信号であり、他方が固定電圧であってもよい。

【0016】

ΔΣＡＤ変換器３は、スイッチトキャパシタ３１，３４と、ループフィルタ３７と、１ビットＡＤＣとしての比較器ＣＭＰ１と、ローパスフィルタＩ１とを備える。スイッチトキャパシタ３１，３４とループフィルタ３７とによって差動積分回路が構成される。

【0017】

スイッチトキャパシタ３１は、可変容量コンデンサＣ１と、スイッチＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７とを備える。可変容量コンデンサＣ１の第１電極は、スイッチＳＷ３を介して計装アンプ２の差動アンプＡＭＰ１の出力端子に接続されるとともに、スイッチＳＷ１を介してノード３２に接続される。可変容量コンデンサＣ１の第２電極は、スイッチＳＷ７を介してループフィルタ３７を構成する完全差動アンプＡＭＰ３の反転入力端子に接続されるとともに、スイッチＳＷ５を介してノード３３に接続される。

【0018】

スイッチトキャパシタ３４は、可変容量コンデンサＣ２と、スイッチＳＷ２，ＳＷ４，ＳＷ６，ＳＷ８とを備える。可変容量コンデンサＣ２の第１電極は、スイッチＳＷ４を介して計装アンプ２の差動アンプＡＭＰ２の出力端子に接続されるとともに、スイッチＳＷ２を介してノード３５に接続される。可変容量コンデンサＣ２の第２電極は、スイッチＳＷ６を介してループフィルタ３７を構成する完全差動アンプＡＭＰ３の非反転入力端子に接続されるとともに、スイッチＳＷ６を介してノード３６に接続される。

【0019】

図１の例では、ノード３２，３３，３５，３６は、同じ基準電位を与える基準ノードである。

【0020】

ループフィルタ３７は、完全差動アンプＡＭＰ３と、固定容量コンデンサＣ３，Ｃ４と、スイッチＳＷ９，ＳＷ１０とを備える。完全差動アンプＡＭＰ３の反転入力端子は、スイッチトキャパシタ３１のスイッチＳＷ７を介して可変容量コンデンサＣ１の第２電極に接続される。完全差動アンプＡＭＰ３の非反転入力端子は、スイッチトキャパシタ３４のスイッチＳＷ８を介して可変容量コンデンサＣ２の第２電極に接続される。固定容量コンデンサＣ３およびスイッチＳＷ９は、完全差動アンプＡＭＰ３の反転入力端子と非反転出力端子との間に直列に接続される。固定容量コンデンサＣ４およびスイッチＳＷ１０は、完全差動アンプＡＭＰ３の非反転入力端子と反転出力端子との間に直列に接続される。

【0021】

比較器ＣＭＰ１は、ループフィルタ３７の完全差動アンプＡＭＰ３の出力電圧を参照電圧と比較する。比較器ＣＭＰ１の比較結果は、可変容量コンデンサＣ１，Ｃ２の容量値にそれぞれフィードバックされる。

【0022】

なお、ΔΣＡＤ変換器３は、可変容量コンデンサＣ１，Ｃ２を固定容量コンデンサとし、デジタル・アナログ変換器を用いて、ＣＭＰ１の出力をノード３２，３５の電圧としてフィードバックするように構成されていてもよい。

【0023】

ローパスフィルタＩ１は、比較器ＣＭＰ１の出力の帯域を制限しダウンサンプリングすると共に、そのビット幅を広げることにより、最終的なデジタル出力Ｖｄを生成する。生成されたデジタル出力Ｖｄは、出力ノード３８から出力される。

【0024】

なお、アナログフロントエンド回路１は、スイッチＳＷ１～ＳＷ１０の開閉を制御するコントローラ４０をさらに備えていてもよい。コントローラ４０は、論理回路によって構成されていてもよいし、ＦＰＧＡ（Field Programmable Gate Array）によって構成されていてもよいし、ＣＰＵ（Central Processing Unit）およびメモリなどを含むマイクロコンピュータによって構成されていてもよい。

【0025】

［アナログフロントエンド回路の動作の特徴］
次に、上記の構成のアナログフロントエンド回路１の動作の特徴について説明する。計装アンプ２の抵抗器Ｒ１，Ｒ２の各々の抵抗値をＲ_１とし、抵抗器Ｒ３の抵抗値をＲ_３とすると、計装アンプ２の電圧増幅率Ａｖ１は次式（１Ａ）で表される。また、入力電圧Ｖｉｎｐ，Ｖｉｎｎに対する出力電圧差ΔＶｏｕｔ＝Ｖｏｐ－Ｖｏｎは、次式（１Ｂ）で表される。

【0026】

【数1】

【0027】

ΔΣＡＤ変換器３のスイッチトキャパシタ３１，３４の可変容量コンデンサＣ１，Ｃ２の各々の容量値をＣ_１とし、ループフィルタ３７の固定容量コンデンサＣ３，Ｃ４の各々の容量値をＣ_３とすると、スイッチトキャパシタ３１，３４およびループフィルタ３７で構成される積分器の電圧増幅率Ａｖ２は、次式（２）で表される。

【0028】

【数2】

【0029】

したがって、上式（１Ａ）および（２）から入力電圧Ｖｉｎｐ，Ｖｉｎｎの電圧差に対する完全差動アンプＡＭＰ３の出力電圧の電圧増幅率Ａｖは、次式（３）で表される。

【0030】

【数3】

【0031】

上式（１Ａ），（１Ｂ）に示されるように、入力電圧Ｖｉｎｐ，Ｖｉｎｎにオフセットが存在する場合、図１の計装アンプ２はオフセット電圧をそのまま増幅してΔΣＡＤ変換器３に出力する。したがって、入力電圧のオフセットが無視できない場合、計装アンプ２の電圧増幅率Ａｖ１をできるだけ低く抑える必要がある。一方、ΔΣＡＤ変換器３では、可変容量コンデンサＣ１，Ｃ２と完全差動アンプＡＭＰ３によって入力オフセット電圧が除去されるため、入力オフセット電圧の影響をあまり受けずに電圧増幅率Ａｖ２を上げることができる。

【0032】

したがって、計装アンプ２の抵抗比Ｒ_１／Ｒ_３とΔΣＡＤ変換器３の容量比Ｃ_１／Ｃ_３を適切に設定することによって、入力オフセットの影響を低減しつつ高い増幅率のアナログフロントエンド回路１を実現することができる。入力電圧Ｖｉｎｐ，Ｖｉｎｎのオフセットが無視できないほど大きい場合、計装アンプ２の電圧増幅率Ａｖ１をより低くして、ΔΣＡＤ変換器３の電圧増幅率Ａｖ２をより高くする。

【0033】

また、コモンモードノイズは基本的には、計装アンプ２の出力電圧Ｖｏｐ，Ｖｏｎが差動入力されるΔΣＡＤ変換器３の完全差動アンプＡＭＰ３によって除去できる。計装アンプ２の差動アンプＡＭＰ１，ＡＭＰ２は、入力電圧Ｖｉｎｐ，Ｖｉｎｎに対する入力インピーダンスを高くかつ互いに等しくするために設けられている。

【0034】

上記のように高い電圧増幅率とコモンモードノイズの除去機能とを実現するには、計装アンプ２の後段のＡＤ変換器は、ΔΣＡＤ変換器３のように計装アンプ２の差動出力電圧Ｖｏｐ，Ｖｏｎが直接差動アンプに入力される構成であることが重要である。フラッシュ型、パイプライン型などのように計装アンプ２の出力電圧が比較器に直接入力されるタイプのＡＤ変換器では、上記の効果は得られない。

【0035】

なお、図１の計装アンプ２の差動アンプＡＭＰ１には、ΔΣＡＤ変換器３の可変容量コンデンサＣ１が負荷容量として接続されている。また、差動アンプＡＭＰ２には、可変容量コンデンサＣ２が負荷容量として接続されている。したがって、発振を防ぐために、差動アンプＡＭＰ１，ＡＭＰ２として完全補償型オペアンプを用いてもよい。もしくは、可変容量コンデンサＣ１，Ｃ２の容量値に応じて抵抗器Ｒ１，Ｒ２を位相補償に用いることにより発振を防ぐこともできる。この場合には、差動アンプＡＭＰ１，ＡＭＰ２の内部の位相補償用の抵抗および／または容量を減らすことができる。

【0036】

［比較例の計装アンプの構成］
以下、比較例の計装アンプ４を参照しつつ、本実施形態のアナログフロントエンド回路１の特徴についてさらに説明する。比較例の計装アンプ４は、市販の計装アンプに類似した構成を有している。

【0037】

図２は、比較例の計装アンプ４の構成を示す回路図である。図２の計装アンプ４は、２段構成になっており、第１段目の増幅部５と第２段目の増幅部６とを含む。第１段目の増幅部５は、図１の計装アンプ２と同様の構成であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0038】

第２段目の増幅部６は、完全差動アンプＡＭＰ４と抵抗器Ｒ４，Ｒ５，Ｒ６，Ｒ７とを備える。完全差動アンプＡＭＰ４の反転入力端子は、抵抗器Ｒ４を介して差動アンプＡＭＰ１の出力端子に接続される。完全差動アンプＡＭＰ４の非反転入力端子は、抵抗器Ｒ５を介して差動アンプＡＭＰ２の出力端子に接続される。抵抗器Ｒ６は、完全差動アンプＡＭＰ４の反転入力端子と非反転出力端子との間に接続される。抵抗器Ｒ７は、完全差動アンプＡＭＰ４の非反転入力端子と反転出力端子との間に接続される。

【0039】

図２の計装アンプ４を図１の計装アンプ２に代えて用いる場合、完全差動アンプＡＭＰ４の非反転出力端子は、図１のスイッチＳＷ３を介して可変容量コンデンサＣ１の第１電極に接続される。完全差動アンプＡＭＰ４の反転出力端子は、図１のスイッチＳＷ４を介して可変容量コンデンサＣ２の第１電極に接続される。

【0040】

市販の計装アンプの場合、主として第１段目の増幅部５によって入力電圧が増幅される。第１段目の増幅部５において、抵抗器Ｒ１，Ｒ２の各々の抵抗値をＲ_１とし、抵抗器Ｒ３の抵抗値をＲ_３とする。この場合、第１段目の増幅部５の電圧増幅率Ａｖ１は前述の式（１Ａ）で表される。また、入力電圧Ｖｉｎｐ，Ｖｉｎｎに対する出力電圧差ΔＶｏｕｔ＝Ｖｏｐ－Ｖｏｎは、前述の式（１Ｂ）で表される。

【0041】

市販の計装アンプの場合、第２段目の増幅部６は専らコモンモードノイズの除去のために用いられる。この場合、抵抗器Ｒ４の抵抗値と抵抗器Ｒ６の抵抗値とが等しくなり、抵抗器Ｒ５の抵抗値と抵抗器Ｒ７の抵抗値とが等しくなるように構成されるので、第２段目の増幅部６の電圧増幅率は１である。

【0042】

本実施形態のアナログフロントエンド回路１では、上記の第２段目の増幅部６が設けられておらず、ΔΣＡＤ変換器３の可変容量コンデンサＣ１，Ｃ２と完全差動アンプＡＭＰ３によってコモンモードノイズが除去される。このため、第２段目の増幅部６を構成する完全差動アンプＡＭＰ４および抵抗器Ｒ４～Ｒ７が不要になるので、従来よりも低消費電力化および小面積化を実現できる。

【0043】

［実施の形態１のまとめ］
以上のとおり、実施の形態１のアナログフロントエンド回路１によれば、計装アンプ２は、第１の入力電圧Ｖｉｎｐが入力される第１の差動アンプＡＭＰ１と第２の入力電圧Ｖｉｎｎが入力される第２の差動アンプとを含む。ΔΣＡＤ変換器３は、第１の差動アンプＡＭＰ１の出力電圧と第２の差動アンプＡＭＰ２の出力電圧との差電圧をＡＤ変換する。上記の構成によれば、ΔΣＡＤ変換器３を構成する可変容量コンデンサＣ１，Ｃ２と完全差動アンプＡＭＰ３によってコモンモードノイズが除去される。さらに、ΔΣＡＤ変換器３の電圧増幅率Ａｖ２を計装アンプ２の電圧増幅率Ａｖ１よりも大きくすることによって、オフセットの影響をできるだけ受けずに入力電圧を増幅できる。また、市販の計装アンプと異なり、コモンモードノイズを除去するための第３の差動アンプを設ける必要がないので、低消費電力化および小面積化が実現できる。

【0044】

なお、第１の入力電圧Ｖｉｎｐおよび第２の入力電圧Ｖｉｎｎは、差動信号の正極信号および負極信号であってもよい。もしくは、第１の入力電圧Ｖｉｎｐおよび第２の入力電圧Ｖｉｎｎの一方をシングルエンド信号とし、他方を固定電圧にしてもよい。

【0045】

上記では、ΔΣＡＤ変換器３として離散時間型のΔΣ変調器の構成を示したが、連時間型のΔΣ変調器であっても、上記と同様の低消費電力化およびオフセット低減効果を実現できる。また、入力電圧が比較器を介さずに直接差動アンプに入力されるタイプのＡＤ変換器であれば、上記のΔΣＡＤ変換器に代えて用いても上記の同様の効果を奏することができる。

【0046】

実施の形態２．
実施の形態２では、実施の形態１の計装アンプ２の変形例について説明する。変形例の計装アンプ２Ａは、入力電圧Ｖｉｎｐ，Ｖｉｎｎのオフセットがさらに著しい場合に適用される。

【0047】

図３は、図１の計装アンプ２の変形例を示す回路図である。図３の計装アンプ２Ａは、スイッチＳＷ１１，ＳＷ１２をさらに備える点で図１のアナログフロントエンド回路１の計装アンプ２と異なる。スイッチＳＷ１１は、抵抗器Ｒ３の第１端と差動アンプＡＭＰ１の反転入力端子との間に接続される。スイッチＳＷ１２は、抵抗器Ｒ３の第２端と差動アンプＡＭＰ２の反転入力端子との間に接続される。スイッチＳＷ１１，ＳＷ１２の開閉は、たとえば、図１のコントローラ４０によって制御される。

【0048】

図３のその他の構成は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0049】

図３のスイッチＳＷ１１，ＳＷ１２は、通常時にはオン状態に制御される。この場合の図３の計装アンプ２Ａの動作は、実施の形態１の場合と同じである。

【0050】

一方、入力電圧Ｖｉｎｐ，Ｖｉｎｎのオフセットが著しい場合には、スイッチＳＷ１１，ＳＷ１２はオフ状態に制御される。この場合、差動アンプＡＭＰ１は入力電圧Ｖｉｎｐを増幅する電圧増幅率１倍のバッファアンプとなり、差動アンプＡＭＰ２は入力電圧Ｖｉｎｎを増幅する電圧増幅率１倍のバッファアンプとなる。これにより、入力電圧オフセット影響を極力小さくできる。

【0051】

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0052】

１ アナログフロントエンド回路、２，２Ａ，４ 計装アンプ、３ ΔΣアナログ・デジタル変換器、２１，２２ 入力ノード、３１，３４ スイッチトキャパシタ、３２，３３，３５，３６ グラウンド（基準ノード）、３７ ループフィルタ、３８ 出力ノード、４０ コントローラ、ＡＭＰ１，ＡＭＰ２ 差動アンプ、ＡＭＰ３，ＡＭＰ４ 完全差動アンプ、Ａｖ，Ａｖ１，Ａｖ２ 電圧増幅率、Ｃ１，Ｃ２ 可変容量コンデンサ、Ｃ３，Ｃ４ 固定容量コンデンサ、ＣＭＰ１ 比較器、Ｉ１ ローパスフィルタ、Ｒ１～Ｒ７ 抵抗器、ＳＷ１～ＳＷ１２ スイッチ、Ｖｄ デジタル出力、Ｖｉｎｎ，Ｖｉｎｐ 入力電圧、Ｖｏｎ，Ｖｏｐ 出力電圧。

【図1】

【図2】

【図3】