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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024162941
(43)【公開日】2024-11-21
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H10B 43/20 20230101AFI20241114BHJP
H10B 41/20 20230101ALI20241114BHJP
H10B 43/50 20230101ALI20241114BHJP
H10B 41/50 20230101ALI20241114BHJP
H01L 21/336 20060101ALI20241114BHJP
H01L 21/3205 20060101ALI20241114BHJP
【ＦＩ】
H10B43/20
H10B41/20
H10B43/50
H10B41/50
H01L29/78 371
H01L21/88 T
H01L21/88 J
【審査請求】有
【請求項の数】13
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023100446
(22)【出願日】2023-06-20
(31)【優先権主張番号】18/314,153
(32)【優先日】2023-05-09
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】599129074
【氏名又は名称】旺宏電子股▲ふん▼有限公司
(74)【代理人】
【識別番号】100107423
【弁理士】
【氏名又は名称】城村 邦彦
(74)【代理人】
【識別番号】100120949
【弁理士】
【氏名又は名称】熊野 剛
(74)【代理人】
【識別番号】100093997
【弁理士】
【氏名又は名称】田中 秀佳
(72)【発明者】
【氏名】葉 騰豪
(72)【発明者】
【氏名】呂 函庭
(72)【発明者】
【氏名】胡 志▲ウェイ▼
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033MM30
5F033NN37
5F033VV07
5F033VV16
5F083EP02
5F083EP17
5F083EP21
5F083EP77
5F083EP79
5F083ER21
5F083GA10
5F083GA27
5F083MA06
5F083MA16
5F083ZA01
5F101BA01
5F101BA41
5F101BB01
5F101BD30
5F101BD34
5F101BE07
5F101BH13
(57)【要約】 （修正有）
【課題】３次元ＡＮＤフラッシュメモリまたは３次元ＮＯＲフラッシュメモリなどのメモリデバイスを提供する。
【解決手段】メモリデバイス５００は、第１チップ５１０と、第２チップ５２０と、を備える。第１チップは、複数のソース線スイッチＳＬＴ１、ＳＬＴ２と、複数のビット線スイッチＢＬＴ１、ＢＬＴ２と、複数のページバッファＰＢ１、ＰＢ２と、複数の感知増幅器ＳＡ１、ＳＡ２とを有する。第１チップは、複数の第１パッドを有する。第２チップは、複数のメモリセルを有し、複数のメモリセルブロック５２１、５２２を形成する。複数の第２パッドは、第２チップの第１面上にあり、メモリセルブロックの複数のローカルビット線ＬＢＬ０～ＬＢＬ３及び複数のローカルソース線ＬＳＬ０～ＬＳＬ３にそれぞれ接続されている。第１パッドの各々は、対応する第２パッドに接続されている。
【選択図】図５
【解決手段】メモリデバイス５００は、第１チップ５１０と、第２チップ５２０と、を備える。第１チップは、複数のソース線スイッチＳＬＴ１、ＳＬＴ２と、複数のビット線スイッチＢＬＴ１、ＢＬＴ２と、複数のページバッファＰＢ１、ＰＢ２と、複数の感知増幅器ＳＡ１、ＳＡ２とを有する。第１チップは、複数の第１パッドを有する。第２チップは、複数のメモリセルを有し、複数のメモリセルブロック５２１、５２２を形成する。複数の第２パッドは、第２チップの第１面上にあり、メモリセルブロックの複数のローカルビット線ＬＢＬ０～ＬＢＬ３及び複数のローカルソース線ＬＳＬ０～ＬＳＬ３にそれぞれ接続されている。第１パッドの各々は、対応する第２パッドに接続されている。
【選択図】図５
【特許請求の範囲】
【請求項1】
メモリデバイスであって、
複数のソース線スイッチと、複数のビット線スイッチと、複数のページバッファと、複数の感知増幅器とを有する第１チップであって、前記第１チップが複数の第１パッドを有する、第１チップと、
複数のメモリセルブロックを形成するための複数のメモリセルを有する第２チップであって、前記第２チップの第１面が、前記複数のメモリセルブロックの複数のローカルビット線および複数のローカルソース線にそれぞれ接続される複数の第２パッドを有する、第２チップとを備え、
前記第１パッドの各々が、対応する前記第２パッドの各々に接続されている、メモリデバイス。
複数のソース線スイッチと、複数のビット線スイッチと、複数のページバッファと、複数の感知増幅器とを有する第１チップであって、前記第１チップが複数の第１パッドを有する、第１チップと、
複数のメモリセルブロックを形成するための複数のメモリセルを有する第２チップであって、前記第２チップの第１面が、前記複数のメモリセルブロックの複数のローカルビット線および複数のローカルソース線にそれぞれ接続される複数の第２パッドを有する、第２チップとを備え、
前記第１パッドの各々が、対応する前記第２パッドの各々に接続されている、メモリデバイス。
【請求項2】
前記第２チップが、前記複数のメモリセルブロックにそれぞれ対応する複数のＸアドレスデコーダを有する、請求項１に記載のメモリデバイス。
【請求項3】
前記複数のソース線スイッチが、複数のソース線スイッチ群に分割され、前記複数のビット線スイッチが、複数のビット線スイッチ群に分割され、前記複数のソース線スイッチ群の各々、および前記複数のビット線スイッチ群の各々が、前記メモリセルブロックの各々に対応する、請求項１に記載のメモリデバイス。
【請求項4】
前記メモリセルブロックの各々が、前記Ｘアドレスデコーダの各々にそれぞれ対応する、請求項３に記載のメモリデバイス。
【請求項5】
前記メモリセルブロックの各々が、対応する前記ソース線スイッチ群、対応する前記ビット線スイッチ群、対応する前記感知増幅器、および対応する前記Ｘアドレスデコーダと積層されている、請求項４に記載のメモリデバイス。
【請求項6】
前記感知増幅器の各々が、対応する前記ページバッファの各々、および対応する前記ビット線スイッチ群の各々に接続されている、請求項３に記載のメモリデバイス。
【請求項7】
前記複数のローカルビット線と、前記複数のローカルソース線とが、同じサイズを有し、前記ローカルビット線と、隣接する前記ローカルソース線との各々が、実質的に同じ寄生容量値を有する、請求項１に記載のメモリデバイス。
【請求項8】
前記ローカルビット線の各々と、前記ローカルソース線の各々とが、対応する前記メモリセルブロックの上方に交互に並列に配置されている、請求項１に記載のメモリデバイス。
【請求項9】
前記複数の第２パッドが、前記複数のローカルビット線および前記複数のローカルソース線の上方にそれぞれ形成され、複数の導電ビアを介して前記複数のローカルビット線および前記複数のローカルソース線に電気的に接続されている、請求項７に記載のメモリデバイス。
【請求項10】
前記第１チップ内に配置され、複数のシリコン貫通ビアに接続され、前記複数のシリコン貫通ビアを介して外部電子デバイスとの間で複数の制御信号および電力信号を送受信する周辺回路をさらに備える、請求項１に記載のメモリデバイス。
【請求項11】
前記複数のシリコン貫通ビアが、前記第２チップの無回路領域を貫通している、請求項１０に記載のメモリデバイス。
【請求項12】
複数の分割アイランドが、前記第２チップの接地ポリ層上に形成されており、前記複数のシリコン貫通ビアが、前記複数の分割アイランドをそれぞれ貫通している、請求項１０に記載のメモリデバイス。
【請求項13】
前記第２チップの第２面が、複数の導電性バンプを有し、前記複数の導電性バンプが、前記複数のシリコン貫通ビアにそれぞれ接続されている、請求項１０に記載のメモリデバイス。
【請求項14】
前記周辺回路が、前記第１チップの中央に配置され、前記周辺回路が、前記第１チップを複数の領域に分割し、前記ソース線スイッチの各々、対応する前記ビット線スイッチ、前記ページバッファの各々、および前記感知増幅器の各々が、前記複数の領域のいずれかに配置されている、請求項１０記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、メモリデバイスに関し、特に、複数のチップを積層することによって形成されたメモリデバイスに関する。
【背景技術】
【0002】
３次元ＡＮＤフラッシュメモリでは、回路レイアウトの面積を節約するために、いくつかのメモリブロックが感知増幅器を共有してもよい。しかしながら、これにより、感知増幅器の数はメモリのアクセス帯域幅に影響を及ぼす。
【0003】
従来技術では、小さいサイズのメモリセルブロックの設計は、メモリセルのアクセス速度を高速化し得る。しかしながら、１つの感知増幅器を複数のメモリセルブロックと共有することにより、グローバルビット線の長さが長くなり、信号伝送インピーダンスが過度に高くなる。過度に高い信号伝送インピーダンスは、多くの場合、メモリのデータ感知速度のボトルネックであり、読み出し効率を効果的に改善することができない原因となる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示は、メモリセル間のグローバルビット線に接続された感知増幅器の伝送インピーダンスを効果的に低減することができるメモリデバイスを提供する。
【課題を解決するための手段】
【0005】
本開示のメモリデバイスは、第１チップと第２チップとを備える。第１チップは、複数のソース線スイッチと、複数のビット線スイッチと、複数のページバッファと、複数の感知増幅器とを有する。第１チップは、複数の第１パッドを有する。第２チップは、複数のメモリセルを有し、複数のメモリセルブロックを形成する。第２チップの第１面は、メモリセルブロックの複数のローカルビット線および複数のローカルソース線にそれぞれ接続される複数の第２パッドを有する。第１パッドの各々は、対応する第２パッドに接続されている。
【発明の効果】
【0006】
以上に基づき、本開示のメモリデバイスは、異なる２つのチップを組み合わせて形成される。ソース線スイッチ、ビット線スイッチ、ページバッファ、および感知増幅器は、第１チップ内に配置され、メモリセルブロックは、第２チップ内に配置されている。第１チップ上の複数の第１パッドを第２チップ上の複数の第２パッドに接続することにより、メモリデバイスの回路ループ全体を完成させてもよい。加えて、感知増幅器は、第１パッドおよび第２パッドを介して対応するメモリセルブロックのグローバルビット線に電気的に接続されてもよく、グローバルビット線の長さおよび伝送インピーダンスを低減し、メモリデバイスの動作効率を改善する。
【図面の簡単な説明】
【0007】
【図1】本開示の一実施形態によるメモリデバイスの概略図を示す。
【0008】
【図2】本開示の一実施形態によるメモリデバイスの３次元構造の概略図を示す。
【0009】
【図3】本開示の一実施形態によるメモリデバイスのパッドの構造の３次元概略図を示す。
【0010】
【図4】本開示の一実施形態によるメモリデバイスのパッドの概略上面図を示す。
【0011】
【図5】本開示の一実施形態によるメモリデバイスの回路の概略図を示す。
【0012】
【図6】本開示の一実施形態によるメモリデバイスの断面構造の概略図を示す。
【0013】
【図7】本開示の一実施形態によるメモリデバイスの周辺回路の接続方法の構造の概略図を示す。
【図8】本開示の一実施形態によるメモリデバイスの周辺回路の接続方法の構造の概略図を示す。
【図9】本開示の一実施形態によるメモリデバイスの周辺回路の接続方法の構造の概略図を示す。
【0014】
【図10】本開示の一実施形態によるメモリデバイスの３次元構造の概略図を示す。
【発明を実施するための形態】
【0015】
図１を参照されたい。図１は、本開示の一実施形態によるメモリデバイスの概略図を示す。メモリデバイス１００は、第１チップ１１０と、第２チップ１２０とを備える。第１チップ１１０は、複数のソース線スイッチと、複数のビット線スイッチと、複数のページバッファと、複数の感知増幅器とを有する。複数のソース線スイッチは、複数のソース線スイッチ群に分割されてもよい。複数のビット線スイッチは、複数のビット線スイッチ群に分割されてもよい。感知増幅器の各々は、ソース線スイッチ群の各々、ビット線スイッチ群の各々、およびページバッファの各々に対応する。接続関係に関して、感知増幅器の各々は、対応するページバッファに接続され、対応するグローバルビット線を介して対応するビット線スイッチに接続されている。
【0016】
本実施形態では、複数のパッドＰＤ１が第１チップ１１０上に形成されてもよい。パッドＰＤ１の一部は、例えば、対応するビット線スイッチの第１端部に接続されてもよく、パッドＰＤ１の別の部分は、例えば、対応するソース線スイッチの第１端部に接続されてもよい。ビット線スイッチの第２端部は、対応するグローバルビット線に接続されてもよい。ソース線スイッチの第２端部は、基準接地電圧などの基準電圧を受け取ってもよい。
【0017】
一方、第２チップ１２０は、複数のメモリセルを有し、複数のメモリセルブロックを形成する。メモリセルブロックの各々は、第１チップ１１０上の感知増幅器の各々に対応してもよい。複数のパッドＰＤ２は、第２チップ１２０の第１面Ｓ１上に形成されてもよい。パッドＰＤ２の一部は、メモリセルブロックの各々のローカルビット線に接続されてもよく、パッドＰＤ２の別の部分はメモリセルブロックの各々のローカルソース線に接続されてもよい。
【0018】
本実施形態では、それぞれのパッドＰＤ１をパッドＰＤ２に対応して電気的に接続することにより、第１チップ１１０上の感知増幅器の各々は、対応するソース線スイッチ群およびビット線スイッチ群を介して、第２チップ１２０上のメモリセルブロックの各々に対応して接続してもよい。メモリデバイス１００の回路ループ全体の構築が完了してもよい。
【0019】
なお、メモリデバイス１００の回路の詳細については、以降の実施形態においてさらに説明する。
【0020】
本開示のメモリデバイス１００は、第１チップ１１０および第２チップ１２０のそれぞれに配置される回路素子を分割することに留意されたい。これにより、第１チップ１１０および第２チップ１２０における回路素子の密度を効果的に低減し得る。これにより、第１チップ１１０および第２チップ１２０の回路レイアウトの複雑さを低減し得、回路素子間に発生する予期せぬ寄生効果も低減し得、メモリデバイス１００の動作効率を効果的に改善する。
【0021】
以下、図２を参照されたい。図２は、本開示の一実施形態によるメモリデバイスの３次元構造の概略図を示す。メモリデバイス２００は、第１チップ２１０と、第２チップ２２０とを備える。第１チップ２１０は、回路ブロック２１１－１～２１１－Ｎと、回路ブロック２１２－１～２１２－Ｎとを備える。第２チップ２２０は、回路ブロック２２１－１～２２１－Ｎと、回路ブロック２２２－１～２２２－Ｎとを備える。第１チップ２１０において、回路ブロック２１２－１～２１２－Ｎの各々は、感知増幅器および対応するページバッファを配置するように構成されている。回路ブロック２１１－１～２１１－Ｎの各々は、対応するビット線スイッチ群およびソース線スイッチ群を配置するように構成されている。第２チップ２２０において、回路ブロック２２１－１～２２１－Ｎの各々は、Ｘアドレスセンサを配置するように構成されており、回路ブロック２２２－１～２２２－Ｎの各々は、Ｘアドレスセンサに対応するメモリセルブロックを配置するように構成されている。本実施形態では、メモリセルブロックを配置する回路ブロック２２２－１～２２２－Ｎが、Ｘアドレスセンサを配置するように構成されている回路ブロック２２１－１～２２１－Ｎの上方にそれぞれ積層されている。
【0022】
一方、回路ブロック２２２－１を例にすると、複数のローカルビット線ＬＢＬおよび複数のローカルソース線ＬＳＬが、回路ブロック２２２－１内のメモリセルブロック上にある。ローカルビット線ＬＢＬの各々と、ローカルソース線ＬＳＬの各々とは、交互に配置され、ローカルビット線ＬＢＬの各々と、ローカルソース線ＬＳＬの各々とは、互いに平行である。複数のパッドが、ローカルビット線ＬＢＬの各々、およびローカルソース線ＬＳＬの各々に形成されてもよい。第２チップ２２０は、複数のパッドを介して第１チップ２１０上の複数のパッドに電気的に接続されてもよく、メモリセルブロック上のローカルビット線ＬＢＬおよびローカルソース線ＬＳＬが、対応するビット線スイッチ群およびソース線スイッチ群にそれぞれ電気的に接続されることを可能にする。
【0023】
本実施形態では、第１チップ２１０と、第２チップ２２０とは、垂直方向に互いに取り付けられて電気的接続が完了する。このような状態において、回路ブロック２１２－１～２１２－Ｎの各々の内の感知増幅器および対応するページバッファは、回路ブロック２２１－１～２２１－Ｎの各々の内の対応するメモリセルブロックの上方に積層されてもよく、回路ブロック２１１－１～２１１－Ｎの各々の内のビット線スイッチ群およびソース線スイッチ群も、回路ブロック２２１－１～２２１－Ｎの各々の内のメモリセルブロックの上方に対応して積層されてもよい。
【0024】
本実施形態では、メモリセルブロックの各々は、それぞれ対応する感知増幅器を有し、垂直方向に積層されている。これにより、メモリセルブロックと対応する感知増幅器との間の電気的接続を完了するグローバルビット線の長さを効果的に短縮し得、メモリセルブロックと対応する感知増幅器との間の信号伝送抵抗を大幅に低減し、メモリデバイス２００の動作効率を改善する。
【0025】
以下、図３を参照されたい。図３は、本開示の一実施形態によるメモリデバイスのパッドの構造の３次元概略図を示す。図３では、第２チップを例にしている。第２チップでは、複数のローカルビット線ＬＢＬ０～ＬＢＬ３および複数のローカルソース線ＬＳＬ０～ＬＳＬ３が、メモリセルブロック３１０上に配置されてもよい。ローカルビット線ＬＢＬ０～ＬＢＬ３と、ローカルソース線ＬＳＬ０～ＬＳＬ３とは、それぞれ交互に配置されている。ローカルビット線ＬＢＬ０～ＬＢＬ３と、ローカルソース線ＬＳＬ０～ＬＳＬ３とは、同じサイズであってもよく、隣接するローカルビット線ＬＢＬ０～ＬＢＬ３の各々と、ローカルソース線ＬＳＬ０～ＬＳＬ３の各々とは、同じ間隔であってもよい。これにより、ローカルビット線ＬＢＬ０～ＬＢＬ３の各々とローカルソース線ＬＳＬ０～ＬＳＬ３の各々との間に形成される寄生容量（容量Ｃ１、Ｃ２など）は、実質的に同じ容量値を有し得る（製造工程上の誤差に基づいて寄生容量の間にいくらかの差が依然として存在し得る）。これにより、ローカルビット線ＬＢＬ０～ＬＢＬ３およびローカルソース線ＬＳＬ０～ＬＳＬ３上のデータ伝送品質を維持し得る。
【0026】
本実施形態では、ローカルビット線ＬＢＬ０～ＬＢＬ３およびローカルソース線ＬＳＬ０～ＬＳＬ３は、上部金属層の第１層（ＴＭ１）を介して形成されてもよい。
【0027】
一方、複数のパッドＰＤは、対応するローカルビット線ＬＢＬ０～ＬＢＬ３およびローカルソース線ＬＳＬ０～ＬＳＬ３の上方の位置に配置されてもよい。複数のパッドＰＤは、複数の導電ビアＴＶ１を介して、対応するローカルビット線ＬＢＬ０～ＬＢＬ３およびローカルソース線ＬＳＬ０～ＬＳＬ３にそれぞれ電気的に接続されている。パッドＰＤは、ローカルビット線ＬＢＬ０～ＬＢＬ３およびローカルソース線ＬＳＬ０～ＬＳＬ３の上方に規則的に配置されてもよく、隣接するローカルビット線ＬＢＬ０～ＬＢＬ３に対応する２つのパッドＰＤと、ローカルソース線ＬＳＬ０～ＬＳＬ３との間の水平方向および垂直方向の距離が固定されてもよい。
【0028】
本実施形態では、パッドＰＤは、例えば、上部金属層の第２層（ＴＭ２）を介して形成されてもよい。
【0029】
第１チップ上のパッドの配置方法はまた、図３に示す実装方法によって配置されてもよいと言及することには価値があるが、ここでは繰り返さない。
【0030】
以下、図４を参照されたい。図４は本開示の一実施形態によるメモリデバイスのパッドの概略上面図を示す。図４では、複数のローカルビット線ＬＢＬ０～ＬＢＬＮと、複数のローカルソース線ＬＳＬ０～ＬＳＬＮとは、交互に並列に配置され、メモリセルブロック（図示せず）を覆っていてもよい。ローカルビット線ＬＢＬ０～ＬＢＬＮと、ローカルソース線ＬＳＬ０～ＬＳＬＮとは、同じサイズであってもよく、隣接するローカルビット線ＬＢＬ０～ＬＢＬＮの各々と、ローカルソース線ＬＳＬ０～ＬＳＬＮの各々とは、同じ間隔を有し、実質的に同じ容量値を有する寄生容量を形成する。
【0031】
複数のパッドＰＤは、ローカルビット線ＬＢＬ０～ＬＢＬＮおよびローカルソース線ＬＳＬ０～ＬＳＬＮの上方にそれぞれ配置され、導電ビアを介してローカルビット線ＬＢＬ０～ＬＢＬＮおよびローカルソース線ＬＳＬ０～ＬＳＬＮにそれぞれ電気的に接続されている。
【0032】
以下、図５を参照されたい。図５は、本開示の一実施形態によるメモリデバイスの回路の概略図を示す。図５では、メモリデバイス５００は、第１チップ５１０と、第２チップ５２０とを備える。第１チップ５１０は、感知増幅器ＳＡ１、ＳＡ２と、ページバッファＰＢ１、ＰＢ２と、複数のビット線スイッチＢＬＴ１、ＢＬＴ２と、複数のソース線スイッチＳＬＴ１、ＳＬＴ２とを有する。感知増幅器ＳＡ１は、ページバッファＰＢ１に接続されるとともに、ビット線スイッチＢＬＴ１に接続されている。感知増幅器ＳＡ２は、ページバッファＰＢ２に接続されるとともに、ビット線スイッチＢＬＴ２に接続されている。複数のソース線スイッチＳＬＴ１、ＳＬＴ２は、第１チップ５１０の端点に接続されず、基準接地電圧ＧＮＤを受け取るように接地端に接続されてもよい。
【0033】
第２チップ５２０は、複数のメモリセルブロック５２１、５２２を備える。メモリセルブロック５２１を例にすると、メモリセルブロック５２１は、複数のローカルビット線ＬＢＬ０～ＬＢＬ３と、複数のローカルソース線ＬＳＬ０～ＬＳＬ３とを有する。本実施形態では、ローカルビット線ＬＢＬ０～ＬＢＬ３は、複数の接続構造ＰＤＡを介して異なるビット線スイッチＢＬＴ１にそれぞれ接続され、ローカルソース線ＬＳＬ０～ＬＳＬ３も、複数の接続構造ＰＤＡを介して異なるソース線スイッチＳＬＴ１にそれぞれ接続されている。接続構造ＰＤＡの各々は、第１チップ５１０および第２チップ５２０上で互いに接続された２つのパッドである。
【0034】
なお、メモリセルブロック５２１、５２２は、３次元積層されたＡＮＤフラッシュメモリセルアレイまたはＮＯＲフラッシュメモリセルアレイを備えてもよい。
【0035】
本実施形態では、感知増幅器ＳＡ１、ＳＡ２は、当業者に周知であり、メモリに適用される任意の感知増幅器回路を使用して実装されてもよい。ページバッファＰＢ１、ＰＢ２は、デジタル回路であってもよく、当業者に周知であり、制限なくメモリに適用される任意のページバッファ回路によって実装されてもよい。
【0036】
図６を参照されたい。図６は、本開示の一実施形態によるメモリデバイスの断面構造の概略図を示す。メモリデバイス６００は、第１チップ６１０と、第２チップ６２０とを備える。第１チップ６１０は、複数の感知増幅器と、複数のビット線スイッチと、複数のソース線スイッチと、複数のページバッファとを有する。図６では、第１チップ６１０は、トランジスタＴ１、Ｔ２を有する。トランジスタＴ１、Ｔ２は、ビット線スイッチ、ソース線スイッチ、または他の制御回路を構築するように構成されている。トランジスタＴ１の端部（ソースまたはドレイン）はパッドＰＤ１１に接続され、トランジスタＴ２の端部（ソースまたはドレイン）はパッドＰＤ１２に接続されてもよい。
【0037】
一方、第２チップ６２０は、メモリセル領域６２１を有する。メモリセル領域６２１は、複数のメモリセルブロックを有してもよい。メモリセルブロックのローカルビット線またはローカルソース線は、パッドＰＤ２１に接続されてもよい。パッドＰＤ２１は、対向するパッドＰＤ１１に電気的に接続されてもよく、第１チップ６１０内のソース線スイッチまたはビット線スイッチとして使用されるトランジスタＴ１が、第２チップ６２０内のローカルソース線またはローカルビット線に接続されてもよい。
【0038】
なお、第２チップ６２０は、シリコン貫通ビアＴＡＶ１をさらに備えてもよい。シリコン貫通ビアＴＡＶ１の端部は、第２チップ６２０の底部金属層ＢＭ４に接続され、第２チップ６２０のワード線領域を貫通してパッドＰＤ２２に接続する。パッドＰＤ２２は、対向するパッドＰＤ１２に電気的に接続されてもよく、第１チップ６１０内のトランジスタＴ２が第２チップ６２０との間で信号伝送動作を実行することを可能にする。
【0039】
なお、本実施形態では、Ｘアドレスデコーダは、底部金属層ＢＭ４の下方に配置されてもよい。Ｘアドレスデコーダは、位置復号化動作を実行し、アクセスアドレス情報をメモリセル領域６２１に提供してもよい。
【0040】
以下、図７～図９を参照されたい。図７～図９は、本開示の一実施形態によるメモリデバイスの周辺回路の接続方法の構造の概略図を示す。本開示の実施形態では、メモリデバイスの第１チップは、周辺回路をさらに備える。周辺回路は、外部電子デバイスとの間で信号伝送動作を実行し、メモリデバイスのアクセス動作に関連する複数の制御動作を実行してもよい。
【0041】
本実施形態では、周辺回路は、複数のシリコン貫通ビアに接続されてもよく、複数のシリコン貫通ビアを介して外部電子デバイスと複数の制御信号および電力信号を送受信してもよい。シリコン貫通ビアは、第２チップに形成され、第２チップを貫通して第１チップ内の周辺回路に電気的に接続されている。
【0042】
図７の３次元図では、接地ポリ層７１０は、第２チップの周辺領域内の接地ポリ層７１０上でのエッチング動作によって複数の分割アイランド７１１を発生し得る。複数の分割アイランド７１１は、互いに物理的に分離されている。加えて、第２チップにおいて、複数のシリコン貫通ビアＴＳＶが、分割アイランド７１１上で発生し得る。分割アイランド７１１は互いに物理的に分離され、かつ接地ポリ層７１０から物理的に分離されているため、電気的分離効果が、シリコン貫通ビアＴＳＶ間に発生し得る。
【0043】
図８の断面図において、シリコン貫通ビアＴＳＶは、分割アイランド７１１を貫通し、パッドＰＤ２と導電性バンプＭＢとの間に接続されている。導電性バンプＭＢは、第２チップの第２面Ｓ２上に形成され、パッドＰＤ２は、第２チップの第１面Ｓ１に形成され、第１面Ｓ１は第２面Ｓ２と対向している。第２チップを貫通するとき、シリコン貫通ビアＴＳＶは、第２チップの内部回路との間の信号伝送競合の発生を回避するために、第２チップの無回路領域Ｚ１を貫通することは注目に値する。
【0044】
加えて、パッドＰＤ２は、第１チップ上のパッドＰＤ１と電気的に接続されるように構成されている。第１チップ上のパッドＰＤ１は、第１チップ内の周辺回路に電気的に接続されてもよい。これにより、外部電子デバイスは、シリコン貫通ビアＴＳＶと、導電性バンプＭＢを介したパッドＰＤ２、ＰＤ１とによって形成される信号伝送経路を使用して、第１チップの周辺回路との間で信号伝送動作を実行してもよい。
【0045】
図９のメモリデバイスの概略断面図によれば、メモリデバイス９００において、第１チップ９１０は、周辺回路領域９１１と非周辺回路領域とを有することが分かる。周辺回路領域９１１は、周辺回路を配置するように構成され、非周辺回路領域は、感知増幅器、ページバッファ、ソース線スイッチおよびビット線スイッチを配置するように構成されている。第１チップ９１０は、パッドＰＤ１１、ＰＤ１２、ＰＤ１３を有する。第２チップ９２０は、メモリセル領域９２１を有する。メモリセル領域９２１は、複数のメモリセルブロックを有する。パッドＰＤ２１、ＰＤ２２、ＰＤ２３は、第２チップ９２０の第１チップ９１０と対向する面にある。第２チップ９２０上のパッドＰＤ２１、ＰＤ２２、ＰＤ２３は、第１チップ９１０上のパッドＰＤ１１、ＰＤ１２、ＰＤ１３にそれぞれ電気的に接続されている。
【0046】
パッドＰＤ１１は、第１チップ９１０内のビット線スイッチまたはソース線スイッチに接続するように構成され、パッドＰＤ２１は、第２チップ９２０内のメモリセルブロックのローカルビット線またはローカルソース線に接続するように構成されている。パッドＰＤ１２は、第１チップ９１０内の任意のトランジスタに接続されてもよく、パッドＰＤ２２は、第２チップ９２０内の任意の金属層に接続されてもよい。パッドＰＤ１３は、第１チップ９１０内の周辺回路に接続されてもよく、パッドＰＤ２３は、第２チップ９２０に形成されたシリコン貫通ビアＴＳＶに接続されてもよい。シリコン貫通ビアＴＳＶは、第２チップ９２０を貫通し、第２チップ９２０の別の面に形成された導電性バンプＭＢに接続されている。
【0047】
図１０を参照されたい。図１０は、本開示の一実施形態によるメモリデバイスの３次元構造の概略図を示す。メモリデバイス１０００は、第１チップ１１１０と、第２チップ１１２０とを備える。第１チップ１１１０は、第２チップ１１２０を覆っている。第１チップ１１１０は、周辺回路領域１１１１と、非周辺回路領域１１１２～１１１５とを有する。周辺回路領域１１１１は、周辺回路を配置するように構成されている。非周辺回路領域１１１２～１１１５は、感知増幅器、ページバッファ、ソース線スイッチおよびビット線スイッチを配置するように構成されている。
【0048】
第１チップ１１１０は、メモリセル領域１１２１の領域を覆い、複数のパッドを介して第２チップ１１２０上の複数のパッドに電気的に接続されている。周辺回路は、パッドＰＤＰを介して第２チップ１１２０内の複数のシリコン貫通ビアＴＳＶに電気的に接続されている。シリコン貫通ビアＴＳＶは、第２チップ１１２０内の接地ポリ層上に形成された複数の分割アイランド１１２３を貫通してもよい。
【産業上の利用可能性】
【0049】
要するに、本開示のメモリデバイスにおいて、感知増幅器、ページバッファ、ソース線スイッチおよびビット線スイッチが第１チップ内に配置され、メモリセルブロックが第２チップ内に配置されている。複数のパッドが、第１チップ上と、第２チップ上とにそれぞれ形成され、メモリデバイス全体は、第１チップ上と、第２チップ上との複数のパッドを互いに電気的に接続することによって形成されている。したがって、メモリデバイスにおいて、メモリセルブロックの各々は、それぞれ対応する感知増幅器を有する。さらに、感知増幅器は、パッドを介して対応するメモリセルブロックに接続されてもよく、その間の伝送ワイヤの長さを効果的に短縮し得、信号伝送インピーダンスを低減し、メモリデバイスの動作効率を改善する。
【符号の説明】
【0050】
１００、２００、５００、６００、９００、１０００：メモリデバイス
１１０、２１０、５１０、６１０、９１０、１１１０：第１チップ
１１１２～１１１５：非周辺回路領域
１１２１：メモリセル領域
１２０、２２０、５２０、６２０、９２０、１１２０：第２チップ
２１１－１～２２２－Ｎ：回路ブロック
３１０：メモリセルブロック
６２１：メモリセル領域
７１０：接地ポリ層
７１１、１１２３：分割アイランド
９１１、１１１１：周辺回路領域
ＢＬＴ１、ＢＬＴ２：ビット線スイッチ
ＢＭ４：底部金属層
Ｃ１、Ｃ２：容量
ＧＮＤ：基準接地電圧
ＬＢＬ、ＬＢＬ０～ＬＢＬ３：ローカルビット線
ＬＳＬ、ＬＳＬ０～ＬＳＬ３：ローカルソース線
ＭＢ：導電性バンプ
ＰＢ１、ＰＢ２：ページバッファ
ＰＤ１、ＰＤ２、ＰＤ１１～ＰＤ２３、ＰＤＰ：パッド
ＰＤＡ：接続構造
Ｓ１、Ｓ２：面
ＳＡ１、ＳＡ２：感知増幅器
ＳＬＴ１、ＳＬＴ２：ソース線スイッチ
Ｔ１、Ｔ２：トランジスタ
ＴＡＶ１、ＴＳＶ：シリコン貫通ビア
ＴＭ２：上部金属層
Ｚ１：無回路領域
１１０、２１０、５１０、６１０、９１０、１１１０：第１チップ
１１１２～１１１５：非周辺回路領域
１１２１：メモリセル領域
１２０、２２０、５２０、６２０、９２０、１１２０：第２チップ
２１１－１～２２２－Ｎ：回路ブロック
３１０：メモリセルブロック
６２１：メモリセル領域
７１０：接地ポリ層
７１１、１１２３：分割アイランド
９１１、１１１１：周辺回路領域
ＢＬＴ１、ＢＬＴ２：ビット線スイッチ
ＢＭ４：底部金属層
Ｃ１、Ｃ２：容量
ＧＮＤ：基準接地電圧
ＬＢＬ、ＬＢＬ０～ＬＢＬ３：ローカルビット線
ＬＳＬ、ＬＳＬ０～ＬＳＬ３：ローカルソース線
ＭＢ：導電性バンプ
ＰＢ１、ＰＢ２：ページバッファ
ＰＤ１、ＰＤ２、ＰＤ１１～ＰＤ２３、ＰＤＰ：パッド
ＰＤＡ：接続構造
Ｓ１、Ｓ２：面
ＳＡ１、ＳＡ２：感知増幅器
ＳＬＴ１、ＳＬＴ２：ソース線スイッチ
Ｔ１、Ｔ２：トランジスタ
ＴＡＶ１、ＴＳＶ：シリコン貫通ビア
ＴＭ２：上部金属層
Ｚ１：無回路領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【手続補正書】
【提出日】2024-09-09
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリデバイスであって、
複数のソース線スイッチと、複数のビット線スイッチと、複数のページバッファと、複数の感知増幅器とを有する第１チップであって、前記第１チップが複数の第１パッドを有する、第１チップと、
複数のメモリセルブロックを形成するための複数のメモリセルを有する第２チップであって、前記第２チップの第１面が、前記複数のメモリセルブロックの複数のローカルビット線および複数のローカルソース線にそれぞれ接続される複数の第２パッドを有する、第２チップとを備え、
前記第１パッドの各々が、対応する前記第２パッドの各々に接続されており、
前記ローカルビット線の各々と、前記ローカルソース線の各々とが、対応する前記メモリセルブロックの上方に交互に並列に配置されており、前記感知増幅器の各々と、対応する前記ページバッファとが、対応する前記メモリセルブロックの前記ローカルビット線の各々及び前記ローカルソース線の各々の上方に配置されている、メモリデバイス。
複数のソース線スイッチと、複数のビット線スイッチと、複数のページバッファと、複数の感知増幅器とを有する第１チップであって、前記第１チップが複数の第１パッドを有する、第１チップと、
複数のメモリセルブロックを形成するための複数のメモリセルを有する第２チップであって、前記第２チップの第１面が、前記複数のメモリセルブロックの複数のローカルビット線および複数のローカルソース線にそれぞれ接続される複数の第２パッドを有する、第２チップとを備え、
前記第１パッドの各々が、対応する前記第２パッドの各々に接続されており、
前記ローカルビット線の各々と、前記ローカルソース線の各々とが、対応する前記メモリセルブロックの上方に交互に並列に配置されており、前記感知増幅器の各々と、対応する前記ページバッファとが、対応する前記メモリセルブロックの前記ローカルビット線の各々及び前記ローカルソース線の各々の上方に配置されている、メモリデバイス。
【請求項2】
前記第２チップが、前記複数のメモリセルブロックにそれぞれ対応する複数のＸアドレスデコーダを有する、請求項１に記載のメモリデバイス。
【請求項3】
前記複数のソース線スイッチが、複数のソース線スイッチ群に分割され、前記複数のビット線スイッチが、複数のビット線スイッチ群に分割され、前記複数のソース線スイッチ群の各々、および前記複数のビット線スイッチ群の各々が、前記メモリセルブロックの各々に対応する、請求項２に記載のメモリデバイス。
【請求項4】
前記メモリセルブロックの各々が、前記Ｘアドレスデコーダの各々にそれぞれ対応する、請求項３に記載のメモリデバイス。
【請求項5】
前記メモリセルブロックの各々が、対応する前記ソース線スイッチ群、対応する前記ビット線スイッチ群、対応する前記感知増幅器、および対応する前記Ｘアドレスデコーダと積層されている、請求項４に記載のメモリデバイス。
【請求項6】
前記感知増幅器の各々が、対応する前記ページバッファの各々、および対応する前記ビット線スイッチ群の各々に接続されている、請求項３に記載のメモリデバイス。
【請求項7】
前記複数のローカルビット線と、前記複数のローカルソース線とが、同じサイズを有し、前記ローカルビット線と、隣接する前記ローカルソース線との各々が、実質的に同じ寄生容量値を有する、請求項１に記載のメモリデバイス。
【請求項8】
前記複数の第２パッドが、前記複数のローカルビット線および前記複数のローカルソース線の上方にそれぞれ形成され、複数の導電ビアを介して前記複数のローカルビット線および前記複数のローカルソース線に電気的に接続されている、請求項１に記載のメモリデバイス。
【請求項9】
前記第１チップ内に配置され、複数のシリコン貫通ビアに接続され、前記複数のシリコン貫通ビアを介して外部電子デバイスとの間で複数の制御信号および電力信号を送受信する周辺回路をさらに備える、請求項１に記載のメモリデバイス。
【請求項10】
前記複数のシリコン貫通ビアが、前記第２チップの無回路領域を貫通している、請求項９に記載のメモリデバイス。
【請求項11】
複数の分割アイランドが、前記第２チップの接地ポリ層によって形成されており、前記複数のシリコン貫通ビアが、前記複数の分割アイランドをそれぞれ貫通している、請求項９に記載のメモリデバイス。
【請求項12】
前記第２チップの第２面が、複数の導電性バンプを有し、前記複数の導電性バンプが、前記複数のシリコン貫通ビアにそれぞれ接続されている、請求項９に記載のメモリデバイス。
【請求項13】
前記周辺回路が、前記第１チップの中央に配置され、前記周辺回路が、前記第１チップを複数の領域に分割し、前記ソース線スイッチの各々、対応する前記ビット線スイッチ、前記ページバッファの各々、および前記感知増幅器の各々が、前記複数の領域のいずれかに配置されている、請求項９記載のメモリデバイス。
【外国語明細書】
