特開 2024-162948 コンピューティングシステム及びその動作の方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024162948

(43)【公開日】2024-11-21

(54)【発明の名称】コンピューティングシステム及びその動作の方法

(51)【国際特許分類】

   G11C 15/04 20060101AFI20241114BHJP

【ＦＩ】

G11C15/04 631W

G11C15/04 601R

G11C15/04 601W

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023122776

(22)【出願日】2023-07-27

(31)【優先権主張番号】18/195,540

(32)【優先日】2023-05-10

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】599129074

【氏名又は名称】旺宏電子股▲ふん▼有限公司

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ポ－ハオ ツェン

(72)【発明者】

【氏名】ミン－シウ リー

(72)【発明者】

【氏名】ティアン－チ ボ

(57)【要約】      （修正有）

【課題】高性能の検索、比較及び／又はソートをイネーブルするコンピューティングシステム及び方法を提供する。
【解決手段】３Ｄ検索エンジンは、不揮発性メモリアレイのワードラインＷＬ９０１０への適用のための検索を受信し、検索の情報のビット毎に２つのワードライン及びそれに対して検索するための記憶済み特徴のビット毎に２つのメモリストリングを使用し、任意選択でドントケア及び／又はワイルドカード符号化がイネーブルされ、検索のためのそれぞれの一致ラインとして不揮発性メモリアレイのそれぞれのビットラインを使用する。不揮発性メモリアレイのそれぞれのメモリストリングは、例えば検索すべき特徴に対応する、それぞれのデータ語を記憶するのに使用可能である。それぞれの複数のメモリストリングは、それぞれの共有ビットラインに並列に結合される。特徴及び検索の様々な符号化が、厳密、近似及び範囲一致をイネーブルする。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

複数のメモリ、各々が：
それぞれのセンスアンプに結合されたそれぞれの一致ライン、
それぞれのソースライン、及び
（ａ）前記それぞれの一致ライン及び（ｂ）前記それぞれのソースラインに各々が結合されたそれぞれの複数のメモリストリング、各メモリストリングは、（ｃ）それぞれの構成された状態及び（ｄ）それぞれの制御入力を各々が有し、これらに応答しているそれぞれの複数の直列接続された浮遊ゲートトランジスタを含む
を有する；及び
前記複数の直列接続された浮遊ゲートトランジスタの各々の前記それぞれの制御入力のそれぞれの１つに各々が結合された複数のワードライン；及び
検索を受信し、検索符号化に従って前記複数のワードラインを駆動するようにイネーブルされた検索エンコーダ
を備え；
ここで、（ｅ）各メモリストリングは、前記メモリストリングの前記複数の直列接続された浮遊ゲートトランジスタの前記制御入力に厳密に一致する前記メモリストリングの前記構成された状態に応答した一致発見インピーダンスを介して、前記それぞれのメモリストリングが結合されている前記それぞれの一致及びソースラインを結合するようにイネーブルされており、（ｆ）各センスアンプは、それが結合されている前記一致ラインが前記一致発見インピーダンスを介して前記ソースラインに結合されるか否かのそれぞれのインジケーションを生成するようにイネーブルされ；
（ｇ）各メモリストリングは、前記メモリストリングの前記複数の直列接続された浮遊ゲートトランジスタの前記制御入力に厳密に一致しない前記メモリストリングの前記構成された状態に応答した一致発見なしインピーダンスを介して、前記メモリストリングが結合されている前記それぞれの一致及びソースラインを結合するように更にイネーブルされており、（ｈ）各センスアンプは、それが結合されている前記一致ラインが前記一致発見なしインピーダンスを介して前記ソースラインに結合されるか否かのそれぞれのインジケーションを生成するように更にイネーブルされている、コンピューティングシステム。

【請求項2】

前記複数のワードラインは、前記検索符号化に従ってペアにおいて動作し、前記構成された状態は、特徴符号化に従ってペアにおいて管理される、請求項１に記載のコンピューティングシステム。

【請求項3】

前記構成された状態の各々は、それぞれの閾値電圧に対応する、請求項１に記載のコンピューティングシステム。

【請求項4】

前記それぞれの制御入力の各々は、前記複数の直列接続された浮遊ゲートトランジスタのうちの１つ又は複数のそれぞれのゲートに結合されている、請求項３に記載のコンピューティングシステム。

【請求項5】

前記閾値電圧は、１つ又は複数のプログラミング動作を介して設定可能である、請求項３に記載のコンピューティングシステム。

【請求項6】

前記メモリストリングの各々は、制御入力が前記複数のワードラインから独立して前記それぞれのメモリストリングを選択的にイネーブル又はディスエーブルすることをイネーブルするそれぞれのメモリストリングに応答してデバイスをイネーブルするそれぞれのメモリストリングを含む、請求項１に記載のコンピューティングシステム。

【請求項7】

１つ又は複数の検索パラメータを受信する段階；
複数の検索符号化のうちの特定の検索符号化に従って前記検索パラメータを符号化して、ワードライン電圧のペアを生成する段階、前記特定の検索符号化は、複数の特徴符号化のうちの特定の特徴符号化に従って浮遊ゲートトランジスタのペアに記憶された特徴との一致についての検索をイネーブルし、ここで、前記特定の検索符号化及び前記特定の特徴符号化は、１、０、及び１又は０のいずれかの表現をイネーブルする；
前記生成されたワードライン電圧に従って浮遊ゲートトランジスタの前記ペアの複数の直列接続されたインスタンスのワードラインのペアを駆動する段階、前記複数の直列接続されたインスタンスは、複数の共有一致ラインに影響を与えるように並列に動作可能なそれぞれの複数のメモリストリングとして編成され、各共有一致ラインは、前記複数のメモリストリングのうちの２つ又はそれよりも多くに結合され、ワードラインの各ペアは、浮遊ゲートトランジスタの前記ペアの前記インスタンスのうちの少なくとも２つに結合されている；
前記複数の共有一致ライン上の電圧変化を検知して、いずれの前記複数の共有一致ラインが所定の検知閾値よりも高い電圧変化を有するのかを決定する段階；及び
前記決定する段階の結果を、前記検索パラメータ及び前記記憶済み特徴の間での相対一致のインジケーションとして提供する段階
を備える、コンピューティング方法。

【請求項8】

前記複数の検索符号化のうちの少なくとも１つ又は前記複数の特徴符号化のうちの少なくとも１つは、拡張符号化及びワンホット符号化のうちの少なくとも１つに従う、請求項７に記載のコンピューティング方法。

【請求項9】

前記複数の検索符号化のうちの少なくとも１つ又は前記複数の特徴符号化のうちの少なくとも１つは、逆拡張符号化に従う、請求項７に記載のコンピューティング方法。

【請求項10】

前記記憶済み特徴のうちの少なくとも１つは、ワンホット符号化を使用して記憶された範囲に対応する、請求項７に記載のコンピューティング方法。

【請求項11】

ワードライン電圧の前記ペアのうちの少なくとも１つは、ワンホット符号化として符号化された範囲に従う、請求項７に記載のコンピューティング方法。

【請求項12】

前記複数の検索符号化のうちの少なくとも１つ又は前記複数の特徴符号化のうちの少なくとも１つは、低効果符号化に従う、請求項７に記載のコンピューティング方法。

【請求項13】

ホストエージェントが検索を提供し、前記検索の１つ又は複数の結果を受信することをイネーブルするインターフェース回路；
メモリストリングの複数のブロック、各ブロックは、前記検索に応答して決定可能な電圧を有するワードラインの同じセットを各々が受信するそれぞれの複数のメモリストリングを有する；
前記複数のブロックの各々からの前記メモリストリングのうちの対応するメモリストリングに各々が結合された複数のセンスアンプ；及び
前記センスアンプから一致インジケーションを受信するようにイネーブルされた優先度エンコーダ回路
を備え；
ここで、前記センスアンプは、（１）前記センスアンプに結合された前記メモリストリングに記憶された特徴情報及び（２）前記センスアンプに結合された前記メモリストリングによって受信された前記ワードラインの間での一致に関して、（３）一致なしが存在すること、及び（４）少なくとも１つの一致が存在することを決定するようにイネーブルされており；
前記優先度エンコーダ回路は、前記センスアンプの前記決定に基づいて、前記センスアンプによって識別された任意の一致のうちの最高優先度一致として、前記結果の少なくとも一部分を示すようにイネーブルされている、コンピューティングシステム。

【請求項14】

前記ホストエージェントを更に備える、請求項１３に記載のコンピューティングシステム。

【請求項15】

前記優先度エンコーダ回路は、前記センスアンプの前記決定に基づいて、前記センスアンプによって識別された任意の一致のうちの第２最高優先度一致として、前記結果の少なくとも一部分を示すようにイネーブルされている、請求項１３に記載のコンピューティングシステム。

【請求項16】

前記特徴情報は、前記メモリストリングの浮遊ゲートトランジスタの閾値電圧を構成することによって前記メモリストリングに記憶される、請求項１３に記載のコンピューティングシステム。

【請求項17】

前記複数のブロックのうちの２つ又はそれよりも多くが同時に動作可能である、請求項１３に記載のコンピューティングシステム。

【請求項18】

特徴符号化が、前記特徴情報のうちの少なくとも一部を符号化するのに使用され、検索符号化が、前記検索のうちの少なくとも一部分を符号化するのに使用される、請求項１３に記載のコンピューティングシステム。

【請求項19】

前記特徴符号化は、拡張符号化、逆拡張符号化、ワンホット符号化、及び低効果符号化のうちの少なくとも１つである、請求項１８に記載のコンピューティングシステム。

【請求項20】

前記コンピューティングシステムは、システムオンチップ（ＳＯＣ）の部分である、請求項１３に記載のコンピューティングシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、３Ｄ－ＮＡＮＤメモリを使用して実装可能な、及びビッグデータ及び／又は人工知能（ＡＩ）処理に適用可能であるような、３Ｄインメモリ検索（ＩＭＳ）に関する。

【背景技術】

【0002】

ビッグデータ及びＡＩ（例えば、ＡＩハードウェアアクセラレータ）の成長は、データの検索、比較、及び／又はソートの重大性を高めている。従来のシステムは、三値連想メモリ（ＴＣＡＭ）技術を使用する同時検索を実装する。

【0003】

従来のＴＣＡＭ技術は、スタティックランダムアクセスメモリ（ＳＲＡＭ）技法を使用して実装可能であり、それゆえ、相対的に低いメモリ密度（単一のＴＣＡＭセルを形成するための１６個のトランジスタ等）及び相対的に高い電力使用を有する。

【0004】

最近提案されたＴＣＡＭ技術は、２トランジスタ２レジスタ（２Ｔ２Ｒ）技法及び２強誘電性電界効果トランジスタ（２ＦｅＦＥＴ）技法に基づく等の不揮発性メモリ技法を使用して実装可能である。しかしながら、不揮発実装ＴＣＡＭ技法は、単一のＴＣＡＭセルのために対にされたメモリ（又は１つの検索ビット又は１つのデータビットを実装するために対にされたメモリセル）を要求し、したがって、検索及びデータストレージの効率性が制限される。

【0005】

厳密一致及び近似一致動作を実行するようにイネーブルされたＮＡＮＤフラッシュベースＩＭＳ機能を使用する例示の技法が、Ｐ．Ｈ．Ｔｓｅｎｇ他「Ｉｎ－Ｍｅｍｏｒｙ－Ｓｅａｒｃｈｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｂａｓｅｄ ｏｎ ３Ｄ－ＮＡＮＤ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｕｌｔｒａ－ｈｉｇｈ Ｐａｒａｌｌｅｌｉｓｍ」２０２０ ＩＥＤＭ；及びＰ．Ｈ．Ｔｓｅｎｇ他「Ｉｎ－Ｍｅｍｏｒｙ Ａｐｐｒｏｘｉｍａｔｅ Ｃｏｍｐｕｔｉｎｇ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｂａｓｅｄ ｏｎ ３Ｄ－ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」２０２２ ＶＬＳＩにおいて記述されている。

【0006】

それゆえ、例えばビッグデータ及び／又はＡＩ処理に関して、高性能の検索、比較、及び／又はソートをイネーブルする技法が必要とされている。

【発明の概要】

【0007】

１つ又は複数のコンピュータのシステムは、動作中にシステムにアクションを実行させるシステム上にインストールされたソフトウェア、ファームウェア、ハードウェア、又はそれらの組み合わせを有することによって、特定の動作又はアクションを実行するように構成可能である。１つ又は複数のコンピュータプログラムは、データ処理装置によって実行されると、装置にアクションを実行させる命令を含むことによって特定の動作又はアクションを実行するように構成可能される。

【0008】

第１の態様は、複数のメモリを有するコンピューティングシステムを含む。メモリの各々は、任意選択で、それぞれのセンスアンプに結合されたそれぞれの一致ライン、それぞれのソースライン、及び（ａ）前記それぞれの一致ライン及び（ｂ）前記それぞれのソースラインに各々が結合されたそれぞれの複数のメモリストリングを任意選択で有し、各メモリストリングは、（ｃ）それぞれの構成された状態及び（ｄ）それぞれの制御入力を各々が有し、これらに応答しているそれぞれの複数の直列接続された浮遊ゲートトランジスタを含む。前記エンジンは、前記直列接続された浮遊ゲートトランジスタの各々の前記それぞれの制御入力のそれぞれの１つに各々が結合された複数のワードライン；及び検索を受信し、検索符号化に従って前記ワードラインを駆動するようにイネーブルされた検索エンコーダも備え；ここで、（ｅ）各メモリストリングは、前記メモリストリングの前記直列接続された浮遊ゲートトランジスタの前記制御入力に厳密に一致する前記メモリストリングの前記構成された状態に応答した一致発見インピーダンスを介して、前記それぞれのメモリストリングが結合されている前記それぞれの一致及びソースラインを結合するようにイネーブルされており、（ｆ）各センスアンプは、それが結合されている前記一致ラインが前記一致発見インピーダンスを介して前記ソースラインに結合されるか否かのそれぞれのインジケーションを生成するようにイネーブルされ；（ｇ）各メモリストリングは、前記メモリストリングの前記直列接続された浮遊ゲートトランジスタの前記制御入力に厳密に一致しない前記メモリストリングの前記構成された状態に応答した一致発見なしインピーダンスを介して、前記メモリストリングが結合されている前記それぞれの一致及びソースラインを結合するように更にイネーブルされており、（ｈ）各センスアンプは、それが結合されている前記一致ラインが前記一致発見なしインピーダンスを介して前記ソースラインに結合されるか否かのそれぞれのインジケーションを生成するように更にイネーブルされている。

【0009】

第１の態様の他の実施形態は、対応するコンピュータシステム、装置、及び１つ又は複数のコンピュータ記憶デバイス上に記録されたコンピュータプログラムを含み、各々が、方法のアクションを実行するように構成されている。

【0010】

幾つかのコンピューティングシステムは、任意選択で、以下の特徴のうちの１つ又は複数を含む。前記ワードラインは、前記検索符号化に従ってペアにおいて動作し、前記構成された状態は、特徴符号化に従ってペアにおいて管理される、コンピューティングシステム。構成された状態の各々は、それぞれの閾値電圧に対応する。前記それぞれの制御入力の各々は、前記直列接続された浮遊ゲートトランジスタのうちのもう１つのそれぞれのゲートに結合されている。前記閾値電圧は、１つ又は複数のプログラミング動作を介して設定可能である。前記メモリストリングの各々は、任意選択で、制御入力が前記ワードラインから独立して前記それぞれのメモリストリングを選択的にイネーブル又はディスエーブルすることをイネーブルするそれぞれのメモリストリングに応答してデバイスをイネーブルするそれぞれのメモリストリングを含む。説明される技法の実装は、任意選択で、ハードウェア、方法又はプロセス、又はコンピュータアクセス可能媒体上のコンピュータソフトウェアを含む。

【0011】

第２の態様は、１つ又は複数の検索パラメータを受信する段階；複数の検索符号化のうちの特定の検索符号化に従って前記検索パラメータを符号化して、ワードライン電圧のペアを生成する段階、前記特定の検索符号化は、複数の特徴符号化のうちの特定の特徴符号化に従って浮遊ゲートトランジスタのペアに記憶された特徴との一致についての検索をイネーブルし、ここで、前記特定の検索符号化及び前記特定の特徴符号化は、１、０、及び１又は０のいずれかの表現をイネーブルする；前記生成されたワードライン電圧に従って浮遊ゲートトランジスタの前記ペアの複数の直列接続されたインスタンスのワードラインのペアを駆動する段階、前記直列接続されたインスタンスは、複数の共有一致ラインに影響を与えるように並列に動作可能なそれぞれの複数のメモリストリングとして編成され、各共有一致ラインは、前記メモリストリングのうちの２つ又はそれよりも多くに結合され、ワードラインの各ペアは、浮遊ゲートトランジスタの前記ペアの前記インスタンスのうちの少なくとも２つに結合されている；前記共有一致ライン上の電圧変化を検知して、いずれの前記共有一致ラインが所定の検知閾値よりも高い電圧変化を有するのかを決定する段階；及び前記決定する段階の結果を、前記検索パラメータ及び前記記憶済み特徴の間での相対一致のインジケーションとして提供する段階を備える方法を含む。第２の態様の他の実施形態は、対応するコンピュータシステム、装置、及び１つ又は複数のコンピュータ記憶デバイス上に記録されたコンピュータプログラムを含み、各々が、方法のアクションを実行するように構成されている。

【0012】

幾つかの方法は、任意選択で、以下の特徴のうちの１つ又は複数を含む。前記複数の検索符号化のうちの少なくとも１つ又は前記複数の特徴符号化のうちの少なくとも１つは、拡張符号化及びワンホット符号化のうちの少なくとも１つに従う、方法。前記複数の検索符号化のうちの少なくとも１つ又は前記複数の特徴符号化のうちの少なくとも１つは、逆拡張符号化に従う。前記記憶済み特徴のうちの少なくとも１つは、ワンホット符号化を使用して記憶された範囲に対応する。ワードライン電圧の前記ペアのうちの少なくとも１つは、ワンホット符号化として符号化された範囲に従う。前記複数の検索符号化のうちの少なくとも１つ又は前記複数の特徴符号化のうちの少なくとも１つは、低効果符号化に従う。説明される技法の実装は、任意選択で、ハードウェア、方法又はプロセス、又はコンピュータアクセス可能媒体上のコンピュータソフトウェアを含む。

【0013】

第３の態様は、ホストエージェントが検索を提供し、前記検索の１つ又は複数の結果を受信することをイネーブルするインターフェース回路；メモリストリングの複数のブロック、各ブロックは、前記検索に応答して決定可能な電圧を有するワードラインの同じセットを各々が受信するそれぞれの複数のメモリストリングを任意選択で有する；前記ブロックの各々からの前記メモリストリングのうちの対応するメモリストリングに各々が結合された複数のセンスアンプ；及び前記センスアンプから一致インジケーションを受信するようにイネーブルされた優先度エンコーダ回路を備え；ここで、前記センスアンプは、（１）前記センスアンプに結合された前記メモリストリングに記憶された特徴情報及び（２）前記センスアンプに結合された前記メモリストリングによって受信された前記ワードラインの間での一致に関して、（３）一致なしが存在すること、及び（４）少なくとも１つの一致が存在することを決定するようにイネーブルされており；前記優先度エンコーダ回路は、前記センスアンプの前記決定に基づいて、前記センスアンプによって識別された任意の一致のうちの最高優先度一致として、前記結果の少なくとも一部分を示すようにイネーブルされている、コンピューティングシステムを含む。幾つかのコンピューティングシステムは、対応するコンピュータシステム、装置、及び１つ又は複数のコンピュータ記憶デバイス上に記録されたコンピュータプログラムを含み、各々が、方法のアクションを実行するように構成されている。

【0014】

実装は、任意選択で、以下の特徴のうちの１つ又は複数を含む。前記コンピューティングシステムは、任意選択で、前記ホストエージェントを備える。前記優先度エンコーダ回路は、前記センスアンプの前記決定に基づいて、前記センスアンプによって識別された任意の一致のうちの第２最高優先度一致として、前記結果の少なくとも一部分を示すようにイネーブルされている。前記特徴情報は、前記メモリストリングの浮遊ゲートトランジスタの閾値電圧を構成することによって前記メモリストリングに記憶される。前記ブロックの２つ又はそれよりも多くが同時に動作可能である。特徴符号化が、前記特徴情報のうちの少なくとも一部を符号化するのに使用され、検索符号化が、前記検索のうちの少なくとも一部分を符号化するのに使用される。前記特徴符号化は、拡張符号化、逆拡張符号化、ワンホット符号化、及び低効果符号化のうちの少なくとも１つである。前記コンピューティングシステムは、システムオンチップ（ＳＯＣ）の部分である。説明される技法の実装は、任意選択で、ハードウェア、方法又はプロセス、又はコンピュータアクセス可能媒体上のコンピュータソフトウェアを含む。

【図面の簡単な説明】

【0015】

【図1A】例示の３Ｄ（検索）エンジンの概略を示す図である。

【図1B】異なる詳細で図１Ａの例示の３Ｄ（検索）エンジンの幾つかの態様を示す図である。

【図1C】図１Ａの例示の３Ｄ（検索）エンジンの幾つかの態様をより詳細に示す図である。

【0016】

【図1D】例示の２Ｄ（検索）エンジン及びその使用を示す図である。

【0017】

【図1E】３Ｄ（検索）エンジンの２Ｄ（検索）エンジンの拡張符号化使用例を示す図である。

【0018】

【図1F】３Ｄ（検索）エンジンの２Ｄ（検索）エンジンのワンホット符号化使用例を示す図である。

【0019】

【図2】３Ｄ（検索）エンジンのための例示の拡張符号化を示す図である。

【0020】

【図3】３Ｄ（検索）エンジンのための例示のワンホット符号化を示す図である。

【0021】

【図4A】例示の拡張符号化及び対応する例示の低効果符号化を示す図である。

【0022】

【図4B】１の入力と比較したハミング距離とともに例示の拡張符号化を示す図である。

【0023】

【図4C】１、０、及びドントケアの比較をイネーブルする例示の閾値電圧及びワードライン電圧を示す図である。

【0024】

【図4D】高及び低セル電流能力に対する高及び低ゲートオーバドライブに関するアイコンを示す図である。

【0025】

【図4E】検索情報対記憶済みデータの関数としての浮遊ゲートトランジスタインピーダンスを示す図である。

【0026】

【図5A】３Ｄ（検索）エンジンの検索入力のための例示の逆拡張符号化を示す図である。

【0027】

【図5B】逆拡張符号化についての、記憶済みデータ値及び検索入力値の関数としての例示のハミング距離をグラフで示す図である。

【0028】

【図6】拡張符号化についての、記憶済みデータ値及び検索入力値の関数としての例示のハミング距離をグラフで示す図である。

【0029】

【図7A】記憶範囲を有するワンホット符号化の一例を示す図である。

【0030】

【図7B】入力範囲例に対するワンホット符号化を示す図である。

【0031】

【図8】３Ｄ（検索）エンジンについての例示の動作フローを示す図である。

【0032】

【図9】例示の３Ｄエンジンデバイスを備える例示の３Ｄエンジンアプライアンスを示す図である。

【0033】

【図10】３Ｄ（検索）エンジンを有する例示のハードウェアシステムを示す図である。

【発明を実施するための形態】

【0034】

３Ｄ検索エンジンのためのアーキテクチャに関する技法の詳細な説明が、図１Ａ～図１０を参照して提供される。

【0035】

１つ又は複数のフロー図が本明細書において説明される。フロー図によって説明される処理は、コンピュータシステムにとってアクセス可能なメモリに記憶されたコンピュータプログラムを使用してプログラミングされたプロセッサを使用して実装可能及び／又は指示可能であり、専用ロジックハードウェア（フィールドプログラマブル集積回路を含む）を使用して、及びその様々な組み合わせを使用して、プロセッサによって実行可能である。様々なアクションは、達成される処理に影響を与えることなく、組み合わせ可能、並列に実行可能、及び／又は異なるシーケンスにおいて実行可能である。幾つかの事例では、アクションの再配置は、特定の他の変更も同様に行われる場合にのみ、同一の結果を達成する。他の事例では、アクションの再配置は、特定の条件が満たされる場合にのみ、同一の結果を達成する。さらに、明確性のために、本明細書におけるフロー図の幾つかは、開示される技法を理解するために必要ではない幾つかのアクションを省略する。示されるアクションの前、後、及び／又は間に、様々な追加のアクションが実行可能である。

【0036】

説明において使用される選択された頭字語、ニーモニック、及び略語の例は、以下のとおりである。

【表1】

【0037】

メモリストリングの一例は、直列接続された複数のメモリデバイスである。メモリデバイスの一例は、メモリデバイスの少なくとも２つの相互排他的な状態のうちの１つを示す情報を記憶するようにイネーブルされた要素である。状態は、メモリデバイスをプログラミングすることを介して設定可能であり、メモリデバイスの制御入力を活性化することを介して読み取り可能である。幾つかのタイプのメモリデバイスでは、プログラミングは、メモリデバイスの閾値電圧を構成することを介する。構成は、時として、メモリデバイスを（例えば、１又は０に）プログラミングすることと称される。時として、構成は、単に、値（例えば、１又は０）を記憶することと称される。
３Ｄ（検索）エンジンの概念

【0038】

本明細書において、例えばビッグデータ及び／又はＡＩ処理に関して、高性能の検索、比較、及び／又はソートをイネーブルする３Ｄ－ＮＡＮＤメモリを使用して実装可能である新規の３Ｄ検索エンジンアーキテクチャが開示される。アーキテクチャは、低レイテンシ、高分解能、高コンテンツ密度、マルチブロック機能、及びロバストな信頼性を可能にする。アーキテクチャは、ビッグデータ検索、ＡＩハードウェアアクセラレータ及び／又は分類器、近似計算、連想メモリ、少量データ学習（ｆｅｗ－ｓｈｏｔ ｌｅａｒｎｉｎｇ）、ＳＳＤデータ管理、ＤＮＡ照合、データフィルタリング、超次元計算、並びに、長い検索語及び大きいデータ容量のためにイネーブルされたＩＭＳから利益を享受する他の応用等の様々な分野に適用可能である。アーキテクチャは高性能の比較及びソート、並びに検索をイネーブルするので、「検索」という用語は、「３Ｄ（検索）エンジン」並びに「２Ｄ（検索）エンジン」におけるように括弧で挿入される。

【0039】

新規の３Ｄ（検索）エンジンは、不揮発性メモリアレイのワードラインへの適用のための検索を受信する。３Ｄ（検索）エンジンは、検索の情報のビットごとに２つのワードラインを使用する。３Ｄ（検索）エンジンは、検索のためのそれぞれの一致ラインとして不揮発性メモリアレイのそれぞれのビットラインを使用する。不揮発性メモリアレイのそれぞれのメモリストリング（例えば、ＮＡＮＤメモリストリング）は、例えば検索すべき特徴に対応する、それぞれのデータ語を記憶するのに使用可能である。それぞれの複数のメモリストリングは、それぞれの共有ビットラインに並列に結合される。

【0040】

幾つかの使用シナリオでは、３Ｄ（検索）エンジンの読み出しレイテンシは、複数のブロックを同時に動作させることによって（相対的に大きい電流過渡を潜在的に犠牲にして）削減される。この同時動作は、複数の活性化制御、例えば、複数のストリング選択ライン（ＳＳＬ）を切り替えることを介する。

【0041】

幾つかの使用シナリオでは、３Ｄ（検索）エンジンは、例えば、任意選択の範囲検索能力を促進するために、拡張符号化及び／又はワンホット符号化を用いて使用される。

【0042】

３Ｄ（検索）エンジンは、例えば様々な検索、比較及び／又はソート動作のための、ビッグデータ及び／又はＡＩに対する特定の適用可能性を有する。ホストエージェントが、３Ｄ（検索）エンジンにおける特徴の記憶を指示し、次に、３Ｄ（検索）エンジンに検索を提供して、記憶済み特徴に対する一致を決定する。一致のインジケーションは、ホストエージェントに返される。

【0043】

３Ｄ（検索）エンジンは、複数の２Ｄ（検索）エンジンを使用して、２Ｄ（検索）エンジンにわたって動作を同時に実行し、「検索キューブ」又は単に「キューブ」と称され得る。３Ｄ（検索）エンジンは、複数の記憶済み特徴にわたって複数の検索パラメータを使用して複数の検索を同時に実行するようにイネーブルされる。幾つかの使用コンテキストでは、同時検索は、２Ｄ（検索）エンジンごとである。例えば、各２Ｄ（検索）エンジンは、一意検索動作の役割を負う。幾つかの使用コンテキストでは、同時検索は、特定の２Ｄ（検索）エンジン内である。例えば、特定の２Ｄ（検索）エンジンの異なる部分が、一意検索動作の役割を負う。幾つかの使用コンテキストでは、同時検索は、複数の２Ｄ（検索）エンジンにわたって、かつ２Ｄ（検索）エンジンのうちの１つ又は複数内で並列化される。検索パラメータ及び記憶済み特徴の間での一致のインジケーションは、処理のために２Ｄ（検索）エンジンによって提供される。処理は、例えば、検索パラメータ及び記憶済み特徴の間での全体類似度を決定すること、及び／又は、例えばバッファ、キャッシュ、及び／又は優先度符号化（回路）のうちの１つ又は複数を介して、検索パラメータに対して同様に比較される１つ又は複数の記憶済み特徴を識別することを含む。

【0044】

３Ｄ（検索）エンジンによって使用される各２Ｄ（検索）エンジンは、検索パラメータから決定されたものとして２Ｄ（検索）エンジンに提供された検索情報及び２Ｄ（検索）エンジンに記憶された特徴の間での一致が存在するか否かを検出するために、複数のメモリデバイスを備える。２Ｄ（検索）エンジンは、検出に応答して一致インジケーションを生成し、当該一致インジケーションをバッファ、キャッシュ、優先度符号化のために提供し、システムにおける使用のために出力する。特徴は、特徴記憶符号化に従って記憶される。検索情報は、検索符号化に従って符号化される。記憶及び特徴符号化の例としては、拡張符号化、ワンホット符号化、低効果符号化、及び逆拡張符号化が挙げられる。３Ｄ（検索）エンジンは、例えば記憶及び／又は特徴符号化に従って、厳密及び近似の一致を選択的に実行するようにイネーブルされる。厳密一致は、全ビット一致に対応し、例えば、検索パラメータの全ビットがメモリストリングに記憶された値の全ビットに一致する。近似一致は、全てよりも少ないビットの一致に対応し、例えば、１ビットを除く全ビットの一致、２ビットを除く全ビットの一致、又は代替的には或る割合のビット一致、例えば９０％のビット一致（例えば、１０ビットのうちの９ビットの一致）である。

【0045】

３Ｄ（検索）エンジンの制御エージェントは、２Ｄ（検索）エンジンを同時に選択的に動作させる。同時動作は、同時に動作する２Ｄ（検索）エンジンに提供された検索情報の同じセットに対して、同時一致決定をイネーブルする。各２Ｄ（検索）エンジンは、検索情報及び２Ｄ（検索）エンジンに記憶された特徴に従って一致インジケーションを生成する。３Ｄ（検索）エンジンの優先度エンコーダは、一致インジケーションを処理して、２Ｄ（検索）エンジン間及び／又は２Ｄ（検索）エンジンのうちの１つ又は複数内の相対一致を決定する。

【0046】

２Ｄ（検索）エンジンは、同時に動作可能な複数のメモリストリングを有する。２Ｄ（検索）エンジンのメモリストリングは、２Ｄ（検索）エンジンの一致ライン及びソースラインの間で並列に結合される。メモリストリングの各々は、それぞれの特徴を記憶するのに使用可能であり、各特徴は、複数のビットを有し、特徴符号化のうちの選択されたものに従って記憶される。メモリストリングの各々は、（符号化された）検索入力を、メモリストリングに記憶された（符号化された）特徴と比較するのに使用可能である。検索に先立って、制御エージェントは、選択された特徴符号化に従った特徴の、メモリデバイスへのペア単位プログラミングを実行する。ペア単位プログラミングは、特徴のビットごとにメモリデバイスの直列接続されたペアを使用することに従う。検索のために、制御エージェントは、検索情報に従って、かつ選択された検索符号化に従って、制御入力をペアにして駆動する。検索情報は、範囲に従って検索をイネーブルする符号化における使用のために、検索パターン及び任意選択のマスク及び／又は範囲情報を含む。検索の結果は、複数の一致インジケーションとして提供され、当該複数の一致インジケーションは、次に、任意選択でバッファ、キャッシュ、及び／又は優先度符号化される。
３Ｄ（検索）エンジンの例示の実装

【0047】

例示の３Ｄ（検索）エンジン実装は、メモリデバイスとして浮遊ゲートトランジスタを使用する。浮遊ゲートトランジスタは、ＮＡＮＤ直列結合メモリストリングにおいてインスタンス化される。それゆえ、３Ｄ（検索）エンジンは、時として３Ｄ ＮＡＮＤ検索エンジン、又はより広く検索システム、又は代替的にはコンピューティングシステムと称される。メモリストリングは、ひいては、共有ビットライン及び共有ソースラインの間で並列にインスタンス化される。共有ビットラインに結合されたメモリストリングは、時として２Ｄ（検索）エンジン、又はより広くメモリと称される。

【0048】

浮遊ゲートトランジスタは、少なくとも２つの相互排他的な状態に従って特徴のビットを記憶するようにプログラミングされる。プログラミングは、浮遊ゲートトランジスタの閾値電圧を構成する。プログラミングされた浮遊ゲートトランジスタは、記憶済み特徴、及び浮遊ゲートトランジスタの制御ゲートに結合されたワードライン上に提供された検索の間での一致を示すことに（例えば、インピーダンスの変化を介して）条件付きで応答する。

【0049】

ワードラインは、メモリストリングの浮遊ゲートデバイスにプログラミングされている記憶済み特徴の中から検索すべき１つ又は複数の検索入力を提供するのに使用可能である。各メモリストリングは、メモリストリングに結合されたワードラインを介して提供された検索値を、メモリストリングにプログラミングされている記憶済み特徴と比較するのに使用可能である。

【0050】

各共有ビットラインは、共有ビットラインに結合された各メモリストリングにそれぞれ提供された１つ又は複数の検索入力、及びそれぞれのメモリストリングの記憶済み特徴の間での０個、１つ、又はそれよりも多くの一致を示すための一致ラインとして使用可能である。

【0051】

共有ビットラインによって提供された一致インジケーションは、（例えば、所定の優先度スキームに従って）優先度符号化され、１つ又は複数の一致結果は、システムの１つ又は複数の他のエージェントに示される。それゆえ、複数の２Ｄ（検索）結果は、１つ又は複数の３Ｄ（検索）結果に組み合わされる。

【0052】

図１Ａ～図１Ｃは、３Ｄエンジン９０００としてＮＡＮＤベース３Ｄ（検索）エンジン等の例示の３Ｄ（検索）エンジンの様々な態様を共同で示している。

【0053】

図１Ａは、例示の３Ｄ（検索）エンジンの概略を示し、図１Ｂは、異なる詳細で図１Ａの例示の３Ｄ（検索）エンジンの幾つかの態様を示し、図１Ｃは、より詳細に図１Ａの例示の３Ｄ（検索）エンジンの幾つかの態様を示している。

【0054】

図１Ａに戻ると、明確性のために、図は簡略化されている。

【0055】

３Ｄエンジン９０００は、２Ｄエンジン９０５０として、複数（例えば、１２８Ｋ）の同一の（又は代替的には、実質的に同様の）２Ｄ（検索）エンジンを備える。明確性のために、２Ｄ（検索）エンジンの１つを除く全ての一切の詳細は省略される。

【0056】

２Ｄエンジン９０５０の２Ｄ（検索）エンジンの各々は、３Ｄエンジン９０００に提供された特徴情報を記憶するために、メモリストリング９０３０によって概念的に表される複数のメモリストリングを有する。記憶済み特徴は、記憶済み特徴９９００によって概念的に表される。メモリストリング９０３０は、記憶済み特徴情報、及び３Ｄエンジン９０００に提供された検索情報の間での一致を、一致ライン９０４０のそれぞれの一致ラインに条件付きで影響を与えることによって決定するのにも使用される。例えば、条件付きで影響を与えることは、検索入力の一部分及び記憶済み特徴の一部分の間での一致に基づいて一致ラインの事前充電された値を放電することを含む。

【0057】

特徴エンコーダ９００３は、３Ｄエンジン９０００に提供された（例えば、ホストエージェントによって調達された）特徴９００１を受信する。これに応答して、特徴エンコーダ９００３は、選択された特徴符号化を介して、記憶済み特徴９９００の部分として記憶するための、２Ｄ（検索）エンジンのメモリストリングへの適用に適した特徴入力９００４を生成する。各２Ｄ（検索）エンジンの各メモリストリングは、一意の特徴を記憶するようにイネーブルされ、それゆえ、特徴入力９００４は、２Ｄエンジン９０５０の２Ｄ（検索）エンジンの各々への一意の結合を有するものとして表されている。一意の結合は、２Ｄ（検索）エンジンの各々への別個の信号、共有信号（例えば、バス）の共有時間多重化セット、又は一意の特徴を記憶するために２Ｄ（検索）エンジンの各々のメモリストリングの各々をイネーブルする他の任意の適した通信機構を介して実装可能である。

【0058】

検索エンコーダ９００５は、３Ｄエンジン９０００に提供された（例えば、ホストエージェントによって調達された）検索９００２を受信する。これに応答して、検索エンコーダ９００５は、選択された検索符号化を介して、検索入力９００６及び記憶済み特徴９９００の間での一致（存在する場合）を決定するための、２Ｄエンジン９０５０の２Ｄ（検索）エンジンのメモリストリングへの適用に適した検索入力９００６を生成する。各２Ｄ（検索）エンジンは、同一の検索情報を受信し、それゆえ、検索入力９００６は、２Ｄ（検索）エンジンの各々への並列結合を有するものとして表されている。これは、特徴情報の配信のために使用される一意の結合と対照的である。並列結合は、２Ｄ（検索）エンジンの各々への別個にバッファされた信号、結合信号（例えば、バス）の単一のセット、又は同一の検索情報を受信するために２Ｄ（検索）エンジンの各々をイネーブルする他の任意の適した通信機構を介して実装可能である。特定の２Ｄ（検索）エンジンの各メモリストリングの各メモリデバイスは、ＷＬ９０１０として示されているワードラインのサンプリングとして図１Ａにおいて概念的に示されているように、（検索入力９００６を介して提供されるような）一意のワードラインを受信する。各２Ｄ（検索）エンジンは、同一の検索情報を受信する間、２Ｄ（検索）エンジン内のメモリストリングの各々は、一意の検索情報を受信する。

【0059】

検索入力９００６に応答して、かつ２Ｄ（検索）エンジンの各々の記憶済み特徴９９００に基づいて、各２Ｄ（検索）エンジンビットライン（例えば、一致ライン９０４０の各々）は、それぞれの一致情報を、ＳＡ９００７のそれぞれのセンスアンプに提供して、２Ｄ（検索）エンジンの各々について一致インジケーションを決定する。一致インジケーションは、次に、ページバッファ、キャッシュ、優先度エンコーダ９００８によって処理され、出力一致結果９００９として提供され、例えば結果９０９９としてホストエージェントに通信される。

【0060】

ここで図１Ｂを参照すると、図１Ａの例示の３Ｄ（検索）エンジンの幾つかの態様が、より詳細に示されている。同一の要素識別子を有する図１Ｂ及び図１Ａの要素は、同一の要素である。図１Ａと同様に、明確性のために、図１Ｂは簡略化されている。

【0061】

３つの２Ｄ（検索）エンジン（２Ｄ（検索）エンジン＿０ １５０、２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８、及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９）が、それぞれの同時に動作可能なメモリストリングを有するものとして示されている。図１Ａに関して要約されているように、３Ｄエンジン９０００は、センスアンプ回路を備える。２Ｄ（検索）エンジンごとに１つのセンスアンプ（まとめてＳＡ９００７）が存在する。明確性のために、３つのセンスアンプが示されており、各々が、示されている２Ｄ（検索）エンジンのそれぞれの１つに結合されている。３Ｄエンジン９０００は、ＳＡ９００７のセンスアンプの各々の出力を処理して、出力一致結果９００９として照合検索の結果を生成する検知後回路（まとめて、ページバッファ、キャッシュ、優先度エンコーダ９００８）を更に備える。

【0062】

２Ｄ（検索）エンジンの各々は、Ｘ及びＺ次元において示されている。平面プロセスに基づく集積回路として構築された幾つかの変形形態では、集積回路の層は、Ｚ次元において積み重ねられる。２Ｄ（検索）エンジンは、Ｙ次元において配列される。

【0063】

ここで図１Ｃを参照すると、図１Ａ及び図１Ｂの例示の３Ｄ（検索）エンジンの幾つかの態様が、より詳細に示されている。同一の要素識別子を有する図１Ｃ、図１Ｂ及び図１Ａの要素は、同一の要素である。図１Ａ及び図１Ｂと同様に、明確性のために、図１Ｃは簡略化されている。

【0064】

２Ｄ（検索）エンジンの各々は、それぞれのビットラインを備える。特に、２Ｄ（検索）エンジン＿０ １５０、２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８、及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９は、それぞれ、ＢＬ＿０ １４０、ＢＬ＿１２８Ｋ－２ １４８、及びＢＬ＿１２８Ｋ－１ １４９を備える。図１Ａにおいて、各ビットラインは検索情報及び記憶された情報の間での一致を示すのに使用可能であるので、ビットラインはまとめて一致ライン９０４０と称されることに留意されたい。各２Ｄ（検索）エンジンは、複数のメモリストリング（例えば、５１２個のメモリストリング）を備える。明確性のために、４つのメモリストリングが示されている。各メモリストリングは、それぞれのＳＳＬ入力によって制御されるトランジスタを介して２Ｄ（検索）エンジンのビットラインに選択的に結合される。トランジスタ及びＳＳＬ入力は、共同で、ＳＳＬ入力の活性化（非活性化）に基づいてメモリストリングを選択的にイネーブル（ディスエーブル）することをイネーブルする。各ＳＳＬ入力は、２Ｄ（検索）エンジンの各々のメモリストリングに結合される。それゆえ、各ＳＳＬ入力は、ＳＳＬ入力の活性化（非活性化）に基づいてメモリストリングのブロックを選択的にイネーブル（ディスエーブル）することをイネーブルする。

【0065】

例えば、ＳＳＬ０ １７０は、２Ｄ（検索）エンジン＿０ １５０の第１のメモリストリングをＢＬ＿０ １４０に、２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の第１のメモリストリングをＢＬ＿１２８Ｋ－２ １４８に、及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９の第１のメモリストリングをＢＬ＿１２８Ｋ－１ １４９に、各々をそれぞれのトランジスタを介して、選択的に結合するようにイネーブルされる。ＳＳＬ０ １７０はまた、２Ｄ（検索）エンジン＿０ １５０及び２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の間での２Ｄ（検索）エンジンの１２８Ｋ－３の第１のメモリストリング（図示せず）を、それぞれのトランジスタを介してその中のビットラインにそれぞれ選択的に結合するようにイネーブルされる。

【0066】

別の事例の場合、ＳＳＬ５１１ １７９は、２Ｄ（検索）エンジン＿０ １５０の第５１２のメモリストリングをＢＬ＿０ １４０に、２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の第５１２のメモリストリングをＢＬ＿１２８Ｋ－２ １４８に、及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９の第５１２のメモリストリングをＢＬ＿１２８Ｋ－１ １４９に、各々をそれぞれのトランジスタを介して、選択的に結合するようにイネーブルされる。ＳＳＬ５１１ １７９はまた、２Ｄ（検索）エンジン＿０ １５０及び２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の間での２Ｄ（検索）エンジンの１２８Ｋ－３の第５１２のメモリストリング（図示せず）を、それぞれのトランジスタを介してその中のビットラインにそれぞれ選択的に結合するようにイネーブルされる。

【0067】

ビットラインと同様に、２Ｄ（検索）エンジンの各々は、それぞれのソースラインを含む（示されているが、明確性のために識別されていない）。各メモリストリングは、それぞれのＧＳＬ入力によって制御されるトランジスタを介して２Ｄ（検索）エンジンのソースラインに選択的に結合される。

【0068】

ここでもビットラインと同様に、例えば、ＧＳＬ０ １６０は、２Ｄ（検索）エンジン＿０ １５０の第１のメモリストリングを２Ｄ（検索）エンジン＿０ １５０のソースラインに、２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の第１のメモリストリングを２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８のソースラインに、及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９の第１のメモリストリングを２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９のソースラインに、各々をそれぞれのトランジスタを介して、選択的に結合するようにイネーブルされる。ＧＳＬ０ １６０はまた、２Ｄ（検索）エンジン＿０ １５０及び２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の間での２Ｄ（検索）エンジンの１２８Ｋ－３の第１のメモリストリング（図示せず）を、それぞれのトランジスタを介してその中のソースラインにそれぞれ選択的に結合するようにイネーブルされる。ソースラインは、全て接地に接続されている。

【0069】

ここでもビットラインと同様に、別の事例の場合、ＧＳＬ５１１ １６９は、２Ｄ（検索）エンジン＿０ １５０の第５１２のメモリストリングを２Ｄ（検索）エンジン＿０ １５０のソースラインに、２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の第５１２のメモリストリングを２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８のソースラインに、及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９の第５１２のメモリストリングを２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９のソースラインに、各々をそれぞれのトランジスタを介して、選択的に結合するようにイネーブルされる。ＧＳＬ５１１ １６９はまた、２Ｄ（検索）エンジン＿０ １５０及び２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の間での２Ｄ（検索）エンジンの１２８Ｋ－３の第５１２のメモリストリング（図示せず）を、それぞれのトランジスタを介してその中のソースラインにそれぞれ選択的に結合するようにイネーブルされる。

【0070】

ＳＳＬ及びＧＳＬ入力は、２Ｄ（検索）エンジンの各々における対応するメモリストリングの各々における対応するトランジスタに並列に結合される。２Ｄ（検索）エンジンの各々に５１２個のメモリストリングが存在するので、５１２個のＳＳＬ入力及び５１２個のＧＳＬ入力が存在する。図１Ｃにおいて、ＧＳＬ０ １６０の点線の拡張部が示されているが、ＧＳＬ０ １６０及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９のトランジスタの間での結合は、明確性のために省略されていることに留意されたい。

【0071】

３Ｄエンジン９０００では、メモリストリングの各々は、（各メモリストリングをビットライン及びソースラインに結合するトランジスタを除外する）１２８個の浮遊ゲートトランジスタの同じ長さである。３Ｄエンジン９０００の平面集積回路プロセス実装では、特定の数の層が、メモリストリングを実装するのに使用される。メモリストリングの長さが増大するにつれて、メモリストリングを実装するのに使用される層の数も増大する。それゆえ、メモリストリングの長さを２倍にすると、メモリストリングを実装するのに使用される層も２倍になる。

【0072】

ここでワードラインを参照すると、概念的には、各２Ｄ（検索）エンジンは、ワードラインの同じ２Ｄアレイに結合される。Ｘ次元において、５１２個のメモリストリングの各々と１対１で対応する、５１２列のワードラインが存在する。Ｚ次元において、メモリストリングの各々の浮遊ゲートトランジスタと１対１で対応する、１２８行のワードラインが存在する。それゆえ、ワードラインの２Ｄアレイは、５１２列×１２８行又は５１２＊１２８個の個別のワードラインである。各ワードラインは、２Ｄ（検索）エンジンの各々における単一のメモリストリングの単一の浮遊ゲートトランジスタに結合する。図１Ｃにおいて、ＷＬ０＿０ １００の点線の拡張部が示されているが、ＷＬ０＿０ １００及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９の浮遊ゲートトランジスタの間での結合は、明確性のために省略されていることに留意されたい。

【0073】

例えば、ＷＬ０＿０ １００は、２Ｄ（検索）エンジン＿０ １５０の第１のメモリストリングの浮遊ゲートトランジスタ、２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の第１のメモリストリングの浮遊ゲートトランジスタ、及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９の第１のメモリストリングの浮遊ゲートトランジスタに結合する。ＷＬ０＿０ １００はまた、２Ｄ（検索）エンジン＿０ １５０及び２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の間での２Ｄ（検索）エンジンの１２８Ｋ－３の第１のメモリストリング（図示せず）の各々における浮遊ゲートトランジスタに結合する。

【0074】

別の事例の場合、ＷＬ０＿５１１ １０９は、２Ｄ（検索）エンジン＿０ １５０の第５１２のメモリストリングの浮遊ゲートトランジスタ、２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の第５１２のメモリストリングの浮遊ゲートトランジスタ、及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９の第５１２のメモリストリングの浮遊ゲートトランジスタに結合する。ＷＬ０＿５１１ １０９はまた、２Ｄ（検索）エンジン＿０ １５０及び２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の間での２Ｄ（検索）エンジンの１２８Ｋ－３の第５１２のメモリストリング（図示せず）の各々における浮遊ゲートトランジスタに結合する。

【0075】

この説明では、ワードラインは、時として、２Ｄコンテキストにおいてブロック番号及び層番号によって参照される。概念的には、ブロックはＹ及びＺ次元において存在し、層はＸ及びＹ次元において存在する。概念的には、ブロック番号は列番号に対応し、層番号は行番号に対応する。

【0076】

ブロックは、２Ｄ（検索）エンジンの各々からのメモリストリングに対応する。具体的な例として、ＧＳＬ５１１ １６９及びＳＳＬ５１１ １７９の間に結合されたメモリストリングは、ブロック番号５１１に対応する。別の具体的な例として、ＧＳＬ０ １６０及びＳＳＬ０ １７０の間に結合されたメモリストリングは、ブロック番号０に対応する。

【0077】

層は、全ての２Ｄ（検索）エンジンのメモリストリングの各々からの浮遊ゲートトランジスタに対応する。具体的な例として、ＷＬ０＿５１１ １０９及びＷＬ０＿０ １００に結合された浮遊ゲートトランジスタは、層番号０の部分である。別の具体的な例として、ＷＬ１＿５１１ １１９に結合された浮遊ゲートトランジスタは、層番号１の部分である。同様に、ＷＬ２＿５１１ １２９、ＷＬ１２６＿０ １８０、及びＷＬ１２７＿０ １９０にそれぞれ結合された浮遊ゲートトランジスタは、それぞれ層番号２、３、１２６、及び１２７の部分である。浮遊ゲートトランジスタの層が１つ又は複数の平面集積回路プロセス層に対応するが、層はまた、平面集積回路プロセスに関する層に対応する。

【0078】

それゆえ、ワードラインは、Ｚ及びＸ次元において、それぞれ「ＷＬ」「＜層番号＞」及び「＜ブロック番号＞」として識別可能である。それゆえ、ＷＬ０＿０ １００は、層番号０及びブロック番号０である。ＷＬ０＿５１１ １０９は、層番号０及びブロック番号５１１である。

【0079】

図１Ｄは、図１Ａ及び図１Ｂの部分のコンテキストにおける２Ｄ（検索）エンジン＿０ １５０を示している。多数のワードラインは、ＷＬ６＿５１１付近のアイコンによって示されているように、上述された「ＷＬ」「＜層番号＞」及び「＜ブロック番号＞」スキームにおいて図示及び識別される。２Ｄ（検索）エンジン＿０ １５０は、５１２個のメモリストリングを備える。明確性のために、４つのメモリストリングが示されている（ＭｅｍＳｔｒ０ １３０、ＭｅｍＳｔｒ１ １３１、ＭｅｍＳｔｒ５１０ １３８、及びＭｅｍＳｔｒ５１１ １３９）。メモリストリングの各々の浮遊ゲートトランジスタは、ペアにして配置され、動作される。ペアのうちの１つの一例は、ＩＭＳデータビット１３４である。別の例は、ＩＭＳデータビット１３５である。概念的には、偶数で層番号を付与されたワードラインの各々は、ペアの浮遊ゲートトランジスタのうちの１つに結合される。例えば、層０のＷＬ０＿０、ＷＬ０＿１...ＷＬ０＿５１０、及びＷＬ０＿５１１は、各々層２のＷＬ２＿０...ＷＬ２＿５１１等から、層１２６のＷＬ１２６＿０...ＷＬ１２６＿５１１のような、ペアのうちのそれぞれの１つに結合される。さらに、奇数で層番号を付与されたワードラインの各々は、ペアの浮遊ゲートトランジスタのうちの他の１つに結合される。例えば、層１のＷＬ１＿０、ＷＬ１＿１...ＷＬ１＿５１０、及びＷＬ１＿５１１は、層０のＷＬ０＿０、ＷＬ０＿１...ＷＬ０＿５１０、及びＷＬ０＿５１１がそれぞれ結合されるペアの他の浮遊ゲートトランジスタにそれぞれ結合される。

【0080】

図１Ｄはまた、２Ｄ（検索）エンジンの特定の使用例を示している。

【0081】

各メモリストリングは、特徴を記憶するのに使用可能である。それゆえ、２Ｄ（検索）エンジン＿０ １５０の５１２個のメモリストリングは、最大で５１２個の特徴を記憶するのに共同で使用可能である。明確性のために、特徴のうちの１つは、特徴０ １１３３として示されている。浮遊ゲートトランジスタのペアの各々は、特徴のうちの１つの単一のビットを記憶するのに使用可能である。メモリストリングの各々において６４ペアの浮遊ゲートトランジスタが存在する。それゆえ、メモリストリングの各々は、最大で６４ビットまでの特徴を記憶するのに使用可能である。

【0082】

各メモリストリングは、内部に記憶された特徴を、メモリストリングに結合されたワードラインを介して供給される検索入力と比較するのに使用可能である。メモリストリングの各浮遊ゲートトランジスタは、浮遊ゲートトランジスタによって記憶された特徴ビットに従ってワードライン電圧（例えば、プログラミングによって構成される浮遊ゲートトランジスタの閾値電圧）に応答する。例えば、ペアにして動作すると、浮遊ゲートトランジスタのペアは、一致発見インピーダンス（例えば、相対的に低いインピーダンス）を介してワードラインのペアを介して浮遊ゲートトランジスタのペアに提供された検索入力に対する一致を示す。このペアは、一致発見なしインピーダンス（例えば、相対的に高いインピーダンス）を介して一致の欠落を示す。それゆえ、メモリストリングの全体にわたって、ワードラインの対応するペアを介して提供されるようなマルチビット検索入力に一致する浮遊ゲートトランジスタの記憶済み特徴ビットの全てのペアに応答して、メモリストリングの全体は、対応するメモリストリング一致発見インピーダンスを示す。全て未満のペアの一致に応答して、メモリストリングの全体は、メモリストリング一致発見インピーダンスよりも高い対応するメモリストリングインピーダンスを示す。一致するペアなしに応答して、メモリストリングの全体は、対応するメモリストリング一致発見なしインピーダンスを示す。全ビット一致及びビット一致なしの極限の間では、メモリストリングは、適用されたワードライン入力と比較してビット対ビットで一致する記憶済み特徴ビットが対応してより多くなる（より少なくなる）につれて単調減少（増加）する対応するメモリストリングインピーダンスを示す。ストリング電流１３６Ｄは、示されるメモリストリングインピーダンスに基づくような、メモリストリングにおける電流を示す。

【0083】

例えば、ＭｅｍＳｔｒ０ １３０は、ＳＳＬ０の活性化を介してＢＬ＿０ １４０に結合されるとともに、ＧＳＬ０の活性化を介してＣＳＬ１４５に結合される。ＭｅｍＳｔｒ０ １３０に記憶された特徴０ １１３３は、ＩＭＳデータビット１３５の浮遊ゲートトランジスタペアにおいて単一の１ビットを除いて全て０ビットにプログラミングされる。

【0084】

ＭｅｍＳｔｒ０ １３０に結合された全てのワードラインペア（ＷＬ０＿０、ＷＬ１＿０...ＷＬ１２６＿０、及びＷＬ１２７＿０）がペアにおいて全て０ビットについての検索を示す例に関して第１の動作シナリオを検討する。これに応答して、ＩＭＳデータビット１３５のペアを除く、ＭｅｍＳｔｒ０ １３０の全ての浮遊ゲートトランジスタペアは、一致発見インピーダンスを示す。ＩＭＳデータビット１３５のペアは、（ワードライン検索入力及び記憶済み特徴ビットの間での一致が存在しないので）一致発見なしインピーダンスを示す。それゆえ、ＭｅｍＳｔｒ０ １３０は、全体的には、メモリストリング一致発見インピーダンスよりも高いインピーダンスを示す。ＳＡ１４３は、インピーダンスがメモリストリング一致発見インピーダンスよりも高いことを検知し、検知出力１４４を介して、ワードラインペア及び特徴０ １１３３の間での一致が存在しないことを示す。

【0085】

ＩＭＳデータビット１３５に結合されたワードラインペア（ＷＬ２＿０及びＷＬ３＿０）が１ビットのための検索を示すとともに、ＭｅｍＳｔｒ０ １３０に結合されたワードラインペアの残り（ＷＬ０＿０、ＷＬ１＿０、ＷＬ４＿０、ＷＬ５＿０...ＷＬ１２６＿０、及びＷＬ１２７＿０）がペアにおいて０ビットのための検索を示す例に関する第２の動作シナリオを検討する。これに応答して、ＩＭＳデータビット１３５のペアを含む、ＭｅｍＳｔｒ０ １３０の全ての浮遊ゲートトランジスタペアは、一致発見インピーダンスを示す。それゆえ、ＭｅｍＳｔｒ０ １３０は、全体的には、メモリストリング一致発見インピーダンスに等しいインピーダンスを示す。ＳＡ１４３は、インピーダンスがメモリストリング一致発見インピーダンスであることを検知し、検知出力１４４を介して、ワードラインペア及び特徴０ １１３３の間での一致が存在することを示す。

【0086】

ＳＡ１４３は、検知を実行するとともに、例えば、検知時間間隔内にＢＬ＿０１４０上で所定の検知閾値よりも高い（又はよりも低い）電圧変化を検出することによって、検知出力１４４を生成する。幾つかの変形形態では、電圧変化は、ＭｅｍＳｔｒ０ １３０が示されるメモリストリングインピーダンスに従ってＢＬ＿０ １４０上で事前充電された値を放電することに起因する。インピーダンスがメモリストリング一致発見インピーダンスよりも高い第１の動作シナリオに応答して、ＢＬ＿０ １４０は、インピーダンスがメモリストリング一致発見インピーダンスに等しい第２の動作シナリオと比較してより低速にＭｅｍＳｔｒ０ １３０によって放電される。検知閾値及び／又は検知時間間隔は、検知速度（例えば、エンジン帯域幅及び／又はレイテンシ）及び雑音耐性（例えば、エンジンレジリエンス）に基づいて、一致発見インピーダンス及び一致発見以外のインピーダンスを区別することをイネーブルするように設定される。

【0087】

第１又は第２の動作シナリオのいずれかの場合、図１Ａ、図１Ｂ、及び図１Ｃのコンテキストで続けると、検知出力１４４は、他の２Ｄエンジンの対応するセンスアンプ情報とともに、ページバッファ、キャッシュ、優先度エンコーダ９００８に提供される。ページバッファ、キャッシュ、優先度エンコーダ９００８は、２Ｄエンジン検知出力の全体のコンテキストにおいて検知出力１４４をバッファ、キャッシュ、及び／又は優先度符号化する。

【0088】

幾つかの応用では、コントローラが、２Ｄ（検索）エンジンの複数のブロックを活性化して、同時に複数のブロックを検索することをイネーブルする。例えば、複数のＳＳＬ入力が、同じ検索動作中に複数のブロックを検索するために、同じ検索動作において活性化される。

【0089】

例えば、コントローラは、１２８Ｋ ２Ｄ（検索）エンジンの各々である２Ｄ（検索）エンジン＿０ １５０...２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８、及び２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９において同時に２つのブロックを検索することをイネーブルするために、同じ検索動作においてＳＳＬ＿５１１及びＳＳＬ＿５１０を活性化する。それゆえ、コントローラは、２＊１２８Ｋ個のブロックを同時に検索するように３Ｄエンジン９０００をイネーブルする。代替的には、コントローラは、任意の２つのブロックを同時に検索することをイネーブルするために、同じ検索動作において任意の２つのＳＬＬ入力を活性化する。他の事例の場合、コントローラは、対応する複数のブロックを同時に検索することをイネーブルするために、同じ検索動作において任意の４つ、６つ、８つ、３２個、６４個、１２８個、２５６個、又は５１２個のＳＳＬ入力を活性化する。例えば、コントローラは、同じ検索動作において５１２個のＳＳＬ入力全てを活性化する。それゆえ、コントローラは、５１２＊１２８Ｋ個のメモリストリングを含む５１２個のブロックを同時に検索するように３Ｄエンジン９０００をイネーブルする。任意選択で、コントローラは、複数のブロックが同時に検索されるのか否か、及びどの程度の複数のブロックが同時に検索されるのかを指定する制御レジスタに応答する。

【0090】

図１Ａ、図１Ｂ、及び図１Ｃは、特定の数の２Ｄ（検索）エンジンを有するものとして例示の３Ｄ（検索）エンジンを示しており、当該２Ｄ（検索）エンジンの各々は、特定の数のメモリストリングを有し、当該メモリストリングの各々は、特定の数の（各々が浮遊ゲートトランジスタのそれぞれのペアとしての）ＩＭＳデータビットを有する。特に、３Ｄエンジン９０００は、１２８Ｋ ２Ｄ（検索）エンジン（２Ｄ（検索）エンジン＿０ １５０...２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９）を有するが、幾つかの変形形態は、より少ない又はより多くの２Ｄ（検索）エンジンを有する。各２Ｄ（検索）エンジンは、５１２個のメモリストリング（例えば、ＭｅｍＳｔｒ０ １３０...ＭｅｍＳｔｒ５１１ １３９）を有するが、幾つかの変形形態は、より少ない又はより多くのメモリストリングを有する。各メモリストリングは、（例えば、ワードラインペアＷＬ０＿１及びＷＬ１＿０...ＷＬ１２６＿０及びＷＬ１２７＿０に結合された）６４個のＩＭＳデータビットを有するが、幾つかの変形形態は、メモリストリングごとにより少ない又はより多くのＩＭＳデータビットを有する。

【0091】

２Ｄ（検索）エンジン及び関連付けられたセンスアンプ回路の幾つかの変形形態は、単一のビットのセンスアンプ分解能（例えば、一致／一致なし）をイネーブルする。幾つかの変形形態は、（例えば、一致なし、１つの一致、又は２つ又はそれよりも多くの一致を符号化するために）複数のビットのセンスアンプ分解能をイネーブルする。幾つかの変形形態は、デジタルではなくアナログであるセンスアンプインジケーションをイネーブルする。例えば、センスアンプ出力は、メモリストリング電流に基づく単調増加関数であり、メモリストリング電流は、検索入力及び記憶済み特徴の間での類似度の単調増加（又は減少）インジケータである。

【0092】

３Ｄ（検索）エンジンの幾つかの変形形態は、検索のための照合として（単一のメモリストリングに記憶された）最大で１つの特徴を識別することをイネーブルする。幾つかの変形形態は、検索のための照合として（複数のメモリストリングに記憶された）最大で複数の特徴を同時に識別することをイネーブルする。幾つかの変形形態は、検索のための照合として内部に記憶された１つ又は複数の特徴を有するものとして最大で１つの２Ｄ（検索）エンジンを同時に識別することをイネーブルする。幾つかの変形形態は、検索のための照合として内部に記憶された１つ又は複数の特徴を各々が有するものとして複数の２Ｄ（検索）エンジンを同時に識別することをイネーブルする。

【0093】

３Ｄ（検索）エンジンの幾つかの変形形態は、所定の２Ｄ（検索）エンジン優先度に従って一致インジケーションを優先度符号化することをイネーブルする（例えば、所定の２Ｄ（検索）エンジンは、最低優先度であり、別の所定の２Ｄ（検索）エンジンは、最高優先度である）。それゆえ、所定の最高優先度２Ｄ（検索）エンジンからの一致インジケーションは、最高優先度一致に対応する。さらに、所定の第２最高優先度２Ｄ（検索）エンジンからの一致インジケーションは、第２最高優先度一致に対応する。幾つかの変形形態は、メモリストリング内の記憶済み特徴ビットがそれぞれの検索入力ビットに一致する数（例えば、０個の一致、１つの一致、２つの一致、又は３つ又はそれよりも多くの一致）に従って優先度符号化することをイネーブルする。それゆえ、最高優先度一致は、それぞれの検索入力ビットに一致するメモリストリング内の記憶済み特徴ビットの最高数に対応し、第２最高優先度一致は、それぞれの検索入力ビットに一致するメモリストリング内の記憶済み特徴ビットの第２最高数に対応する。幾つかの変形形態は、メモリストリングが特定の２Ｄ（検索）エンジンに一致する数（例えば、０個の一致、１つの一致、２つの一致、又は３つ又はそれよりも多くの一致）に従って優先度符号化することをイネーブルする。それゆえ、最高優先度一致は、特定の２Ｄ（検索）エンジン内で一致するメモリストリングの最高数に対応し、第２最高優先度一致は、特定の２Ｄ（検索）エンジン内で一致するメモリストリングの第２最高数に対応する。

【0094】

幾つかの変形形態は、単一の一致している記憶済み特徴を識別する優先度符号化をイネーブルする。幾つかの変形形態は、複数の一致している記憶済み特徴を識別する優先度符号化をイネーブルする。幾つかの変形形態は、例えば検索に一致する最高数の記憶済み特徴ビットを有する単一の「最良に一致する」記憶済み特徴を識別する優先度符号化をイネーブルし、最高数は、最大の記憶済み特徴長さ未満である。幾つかの変形形態は、例えば複数の記憶済み特徴の各々についての検索に一致する記憶済み特徴ビットの数に従ってランク付けされた、複数の「最良に一致する」記憶済み特徴を識別する優先度符号化をイネーブルする。

【0095】

様々な使用シナリオにおいて（例えば、２Ｄ（検索）エンジンにプログラミングされた特徴、提供された検索情報、及び／又はこれらの符号化に起因して）、３Ｄ（検索）エンジンの様々な数の２Ｄ（検索）エンジンは、２Ｄ（検索）エンジンのメモリストリングのうちの１つ又は複数に記憶された１つ又は複数の特徴及び３Ｄ（検索）エンジンの２Ｄ（検索）エンジンに提供された検索情報の間での一致を検出する。

【0096】

幾つかの使用シナリオでは、２Ｄ（検索）エンジンの０個、１つ、又はそれよりも多くのメモリストリングが、一致を検出し、センスアンプ回路は、一致結果を複数のビットとして符号化する。例えば、センスアンプ回路は、０個のメモリストリングの一致、１つのメモリストリングの一致、２つのメモリストリングの一致、及び２つよりも多くのメモリストリングの一致を、４つの相互排他的符号化として符号化する。幾つかの変形形態は、２Ｄ（検索）エンジン優先度、一致する記憶済み特徴ビットの数、メモリストリング（例えば、特徴）の数等の１つ又は複数の要因に従って優先度符号化をイネーブルする。

【0097】

例えば、２Ｄ（検索）エンジン＿０ １５０...２Ｄ（検索）エンジン＿１２８Ｋ－１ １５９のいずれからも一致なしであることに応答して、ＳＡ９００７は、全て０からなるベクトルをページバッファ、キャッシュ、優先度エンコーダ９００８に提供する。これに応答して、ページバッファ、キャッシュ、優先度エンコーダ９００８は、このオールゼロベクトルを、０個の一致を示すバイナリ値に優先度符号化し、当該バイナリ値を、出力一致結果９００９を介して提供する。

【0098】

この例を続けると、２Ｄ（検索）エンジン＿０ １５０の単一のメモリストリングが一致を検出することに応答して、ＳＡ９００７は、２Ｄ（検索）エンジン＿０ １５０に対応するＬＳＢを１として、かつ他の全てのビットを０として有するベクトルを提供する。これに応答して、ページバッファ、キャッシュ、優先度エンコーダ９００８は、このベクトルを、２Ｄ（検索）エンジン＿０ １５０を一致するメモリストリングを有するものとして識別する非ゼロバイナリ値に符号化する。

【0099】

例を続けると、２Ｄ（検索）エンジン＿０ １５０の複数のメモリストリングが一致を検出するとともに２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８の単一のメモリストリングが一致を検出することに応答して、ＳＡ９００７は、２Ｄ（検索）エンジン＿０ １５０に対応するビットを１として、２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８に対応する別のビットを１として、及び他の全てのビットを０として有するベクトルを提供する。これに応答して、ページバッファ、キャッシュ、優先度エンコーダ９００８は、このベクトルを、２Ｄ（検索）エンジン＿１２８Ｋ－２ １５８を最高優先度で一致するメモリストリングを有するものとして識別する非ゼロバイナリ値に符号化する。
３Ｄ（検索）エンジン符号化

【0100】

３Ｄ（検索）エンジンによって実行されるような検索、比較、及び／又はソートは、選択された特徴符号化（３Ｄ（検索）エンジンのメモリストリングへの特徴記憶のため）及び選択された検索符号化（メモリストリングによって実行される検索のため）に従う。特徴及び検索符号化は、メモリストリングによって実行される照合が特徴記憶のために選択された符号化のコンテキストであるので、互いに組み合わせて選択される。

【0101】

特徴を記憶し、及び／又は検索を実行するために３Ｄ（検索）エンジンにおいて使用可能な例示の符号化としては、拡張符号化、ワンホット符号化、低効果符号化（概念的には、削減されたパターン及び基板効果をイネーブルする拡張符号化の変形形態）、及び逆拡張符号化が挙げられる。

【0102】

簡単な導入として、図１Ｅ及び図１Ｆは、それぞれ、図１Ｄと同様の形式において、２Ｄ（検索）エンジン＿０ １５０のコンテキストでの拡張符号化及びワンホット符号化使用例を示している。それに応じて、図２及び図３は、それぞれ、拡張符号化及びワンホット符号化例を示している。
３Ｄ（検索）エンジン拡張符号化

【0103】

まず拡張符号化を参照すると、Ｎビットバイナリ値（特徴又は検索のいずれか）が、２＾Ｎビットフィールドにおいて符号化される。符号化は、ビットの２つの連続したフィールドを生成する。連続したフィールドの各々は、１又は０のいずれかの繰り返しである。それゆえ、２＾Ｎ－１は、単一の先頭の０及び残りは全て１として符号化される。１の数は、符号化されている値に等しい。特別な事例として、０は、オールゼロとして符号化される。それゆえ、最上位ビットは、常に０である。したがって、幾つかの変形形態では、最上位ビットは実装されない。

【0104】

図２は、３Ｄ（検索）エンジンのための例示の拡張符号化を示している。表において２つの列が存在する。第１列である値２５１は、拡張符号化に従って符号化されることになる６ビットバイナリ値である。第２列である拡張符号化２５２は、第１列からの対応するバイナリ値の６４ビットバイナリ拡張符号化である。読み易さのために、６４ビット値は、アンダースコア（「＿」）文字によって４ビットごとに分離される。簡潔性のために、表は、幾つかの値を省略する。

【0105】

図１Ｅは、３Ｄ（検索）エンジンの２Ｄ（検索）エンジン、特に図１Ｄの２Ｄ（検索）エンジン＿０ １５０の拡張符号化使用例を示している。同一の要素識別子を有する図１Ｅ及び図１Ｄの要素は、同一の要素である。

【0106】

図２の拡張符号化に従って符号化される４つの例示の特徴は、図１Ｅの左側部分の表において要約される。特に、ＭｅｍＳｔｒ０ １３０は、１の拡張符号化（単一の１ビット及び６３個の０ビット）で特徴０ １０００Ｅを記憶するようにプログラミングされる。各特徴ビットは、メモリデバイスの直列ペアに記憶される。特徴拡張符号化は、図１Ａの特徴エンコーダ９００３によって実行される。ＭｅｍＳｔｒ１ １３１は、４の拡張符号化（４つの１ビット及び６０個の０ビット）で特徴１ １００１Ｅを記憶するようにプログラミングされる。特徴２－５０９は、特別に論述されない様々な値の拡張符号化を記憶するようにプログラミングされる。ＭｅｍＳｔｒ５１０ １３８は、５の拡張符号化（５つの１ビット（その４つが示されている）及び５９個の０ビット）で特徴５１０ １５１０Ｅを記憶するようにプログラミングされる。ＭｅｍＳｔｒ５１１ １３９は、６３の拡張符号化（６３個の１ビット及び単一の０ビット）で特徴５１１ １５１１Ｅを記憶するようにプログラミングされる。

【0107】

示されている使用シナリオでは、検索も、図２の拡張符号化に従って符号化される。検索拡張符号化は、図１Ａの検索エンコーダ９００５によって実行される。値１についての検索は、単一の１ビット及び６３個の０ビットについての検索としてワードラインのペア上で符号化される。検索がブロック０内であると仮定すると、検索のために使用されるワードラインのペアは、ＷＬ０＿０、ＷＬ１＿０...ＷＬ１２６＿０、及びＷＬ１２７＿０である。ブロック０のワードライン上に提示される６３の拡張符号化に応答して、ＭｅｍＳｔｒ０ １３０は、ストリング電流１３６Ｅによって示されるような電流をイネーブルする。電流は、ＳＡ１４３によって検知されると一致を示し、更なる処理のために検知出力１４４上に提示される。

【0108】

記憶済み特徴のいずれも対応する検索入力のうちのいずれかに一致しないことに応答して、電流は、ＳＡ１４３によって検知されると一致なしを示し、更なる処理のために検知出力１４４上に提示される。

【0109】

拡張符号化は、検索及び記憶済み特徴の間での近似一致のために使用可能である。最良の一致（例えば、高い類似度）は、最高メモリストリング電流（例えば、最低インピーダンス）を有する。最悪の一致（例えば、低い類似度）は、最低メモリストリング電流（例えば、最高インピーダンス）を有する。一致した（又は不一致の）ビットの数は、メモリストリング電流及び／又はインピーダンスの測定によって決定可能である。

【0110】

例示の検索拡張符号化分解能としては、３２個の３Ｄ－ＮＡＮＤ層を使用して実装される４ビット、６４個の３Ｄ－ＮＡＮＤ層を使用する５ビット、１２８個の３Ｄ－ＮＡＮＤ層を使用する６ビット、２５６個の３Ｄ－ＮＡＮＤ層を使用する７ビット、及び５１２個の３Ｄ－ＮＡＮＤ層を使用する８ビットが挙げられる。それゆえ、分解能は、３Ｄ－ＮＡＮＤ層の数が２倍になると１ビットだけ増大する。
３Ｄ（検索）エンジンワンホット符号化

【0111】

次にワンホット符号化を参照すると、Ｎビットバイナリ値（特徴又は検索のいずれか）が、２＾Ｎフィールドにおいて符号化される。符号化は、単一の１ビットを、他の全てのビットが０である状態で、生成する。単一の１ビットは、符号化されている値に対応するビット位置にある。

【0112】

図３は、表として、３Ｄ（検索）エンジンのための例示のワンホット符号化を示している。表において２つの列が存在する。第１列である値３５１は、ワンホット符号化に従って符号化されることになる６ビットバイナリ値である。第２列であるワンホット符号化３５２は、第１列からの対応するバイナリ値の６４ビットバイナリワンホット符号化である。読み易さのために、６４ビット値は、アンダースコア（「＿」）文字によって４ビットごとに分離される。簡潔性のために、表は、幾つかの値を省略する。

【0113】

図１Ｆは、３Ｄ（検索）エンジンの２Ｄ（検索）エンジン、特に図１Ｄの２Ｄ（検索）エンジン＿０ １５０のワンホット符号化使用例を示している。同一の要素識別子を有する図１Ｆ及び図１Ｄの要素は、同一の要素である。

【0114】

図３のワンホット符号化に従って符号化される４つの例示の特徴は、図１Ｆの左側部分の表において要約される。特に、ＭｅｍＳｔｒ０ １３０は、１のワンホット符号化（ビット位置１にある単一の１ビット及び他の場所にある６３個の０ビット）で特徴０ １０００Ｆを記憶するようにプログラミングされる。各特徴ビットは、メモリデバイスの直列ペアに記憶される。特徴ワンホット符号化は、図１Ａの特徴エンコーダ９００３によって実行される。ＭｅｍＳｔｒ１ １３１は、３のワンホット符号化（ビット位置３にある単一の１ビット及び他の場所にある６３個の０ビット）で特徴１ １００１Ｆを記憶するようにプログラミングされる。特徴２－５０９は、特別に論述されない様々な値のワンホット符号化を記憶するようにプログラミングされる。ＭｅｍＳｔｒ５１０ １３８は、４のワンホット符号化（ビット位置４にある単一の１ビット及び他の場所にある６３個の０ビット）で特徴５１０ １５１０Ｆを記憶するようにプログラミングされる。ＭｅｍＳｔｒ５１１ １３９は、６３のワンホット符号化（ビット位置６３にある単一の１ビット（最上位ビット）及び他の場所にある６３個の０ビット）で特徴５１１ １５１１Ｆを記憶するようにプログラミングされる。

【0115】

示されている使用シナリオでは、検索も、図３のワンホット符号化に従って符号化される。検索ワンホット符号化は、図１Ａの検索エンコーダ９００５によって実行される。値１についての検索は、ビット位置１にある単一の１ビット及び６３個の０ビットについての検索としてワードラインのペア上で符号化される。検索がブロック０内であると仮定すると、検索のために使用されるワードラインのペアは、ＷＬ０＿０、ＷＬ１＿０...ＷＬ１２６＿０、及びＷＬ１２７＿０である。ブロック０のワードライン上に提示される１のワンホット符号化に応答して、ＭｅｍＳｔｒ０ １３０は、ストリング電流１３６Ｆによって示されるような電流をイネーブルする。電流は、ＳＡ１４３によって検知されると一致を示し、更なる処理のために検知出力１４４上に提示される。

【0116】

記憶済み特徴のいずれも対応する検索入力のうちのいずれかに一致しないことに応答して、電流は、ＳＡ１４３によって検知されると一致なしを示し、更なる処理のために検知出力１４４上に提示される。
３Ｄ（検索）エンジン低効果符号化

【0117】

次に低効果符号化を参照すると、符号化は、メモリストリングにおける浮遊ゲートトランジスタの削減されたパターン効果及び削減された基板効果をイネーブルする拡張符号化に対する変形形態である。概念的には、浮遊ゲートトランジスタ及び対応するワードラインは、同じ閾値電圧においてプログラミングされる浮遊ゲートトランジスタがメモリストリング内で互いに連続する傾向になるように再配置される。これは、実際にトランジスタを動かすことを伴うのではなく、拡張符号化を変更することによって、達成される。

【0118】

図４Ａは、例示の拡張符号化及び対応する例示の低効果符号化を示している。簡潔性のために、例は、１６個の浮遊ゲートトランジスタ、及びそれに応じて１６個のワードラインのメモリストリングに関する。

【0119】

表形式において配置された３つの列が存在する。第１列である値４６１は、符号化されることになるバイナリ値である。第２列である拡張符号化４６２は、第１列からの値の８ビット拡張符号化である。第３列である低効果符号化４６３は、第１列からの値の等価な８ビット低効果符号化である。

【0120】

表は、行の３つのセクションを有する。第１のセクションである検索入力４０４は、３の同じ検索値のそれぞれの符号化を表す単一の行である。第２のセクションである記憶済み特徴４６４は、拡張符号化又は低効果符号化のうちの１つに従ってそれぞれの記憶済み特徴値を各々が表す９つの行を有する。第３のセクションであるメモリストリング４３０は、左から右に向かってそれぞれビットライン「ＢＬ」から開始し、ストリング選択ライン「ＳＳＬ」を通り、複数のワードライン「ＷＬ...ＷＬ」を通り、接地選択ライン「ＧＳＬ」を通り、電流ソースライン「ＣＳＬ」において終端するように進むメモリストリングを示す。

【0121】

拡張符号化４６２における「ＨＬ」エントリは、１のデータビットに対応し、「ＬＨ」エントリは、０のデータビットに対応する。各「Ｈ」又は「Ｌ」文字は、浮遊ゲートトランジスタの閾値電圧に対応する。記憶済み特徴４６４における「Ｈ」エントリは、「高」閾値電圧に対応し、「Ｌ」エントリは、「低」閾値電圧に対応する。検索入力４０４におけるＨ２及びＨ１エントリは、２つのそれぞれのワードライン電圧に対応する。特定の検索入力は、３として示されている。拡張符号化４６２及び低効果符号化４６３における下線は、浮遊ゲートトランジスタ及び対応するワードラインの概念的な再配置を示すように機能する。

【0122】

図４Ｂは、１の入力と比較したハミング距離とともに例示の拡張符号化を示している。１の入力は、１の検索入力に対応し、入力４５０として拡張符号化に従って符号化されて示されている。例示の符号化は、図２のものである。表において３つの列が存在する。第１列である値４５１は、拡張符号化に従って符号化されることになる６ビットバイナリ値である。第２列である拡張符号化４５２は、第１列からの対応するバイナリ値の６４ビットバイナリ拡張符号化である。第３列であるＨＤ４５３は、それぞれの拡張符号化及び１の検索入力（入力４５０）の拡張符号化の間のハミング距離である。ハミング距離は、入力が記憶済み値に一致する場合、最小（０）である。ハミング距離は、入力が記憶済み値のほぼ全てのビットに対して不一致である場合、最大（６２）である。読み易さのために、６４ビット値は、アンダースコア（「＿」）文字によって４ビットごとに分離される。簡潔性のために、表は、幾つかの値を省略する。

【0123】

図４Ｃは、１、０、及びドントケアの比較をイネーブルする例示の閾値電圧及びワードライン電圧を示している。この図の左側部分は、メモリ状態「１」セルを、メモリ状態「１」４７１として表す。この図の右側部分は、メモリ状態「０」セルを、メモリ状態「０」４７０として表す。この図は、浮遊ゲートトランジスタに特徴を記憶すること及びワードライン上の検索情報を浮遊ゲートトランジスタの制御ゲートに駆動することに関して、閾値電圧及びワードライン電圧の間の関係の２つのセットを表す。いずれかのセットが、使用シナリオに従って使用可能である。

【0124】

第１のセットは、Ｖ２ ４７３の値を有する第１のワードライン電圧ＶＨ１及びＶ３ ４７４の値を有する第２のワードライン電圧ＶＨ２に対応する。それゆえ、メモリ状態「１」４７１にあるようにプログラミングされた浮遊ゲートトランジスタに関して、（値Ｖ２ ４７３を有する）ＶＨ１の印加又は（値Ｖ３ ４７４を有する）ＶＨ２の印加のいずれかが、高ゲートオーバドライブをもたらす。メモリ状態「０」４７０にあるようにプログラミングされた浮遊ゲートトランジスタに関して、（値Ｖ３ ４７４を有する）ＶＨ２の印加が、高ゲートオーバドライブをもたらす。しかしながら、（値Ｖ２ ４７３を有する）ＶＨ１の印加は、それらの浮遊ゲートトランジスタの低ゲートオーバドライブをもたらす。

【0125】

第２のセットは、Ｖ１ ４７２の値を有する第１のワードライン電圧ＶＬ及びＶ３ ４７４の値を有する第２のワードライン電圧ＶＨに対応する。それゆえ、メモリ状態「１」４７１にあるようにプログラミングされた浮遊ゲートトランジスタに関して、（Ｖ１ ４７２の値を有する）ＶＬの印加が、高ゲートオーバドライブをもたらす。さらに、メモリ状態「０」４７０にあるようにプログラミングされた浮遊ゲートトランジスタに関して、（Ｖ１ ４７２の値を有する）ＶＬの印加が、ゲートオーバドライブなしをもたらす。メモリ状態「１」４７１又はメモリ状態「０」４７０のいずれかにあるようにプログラミングされた浮遊ゲートトランジスタに関して、Ｖ３ ４７４の値を有するＶＨの印加が、高ゲートオーバドライブをもたらす。

【0126】

図４Ｄは、概念的にはそれぞれ高及び低セル電流能力に対応する、低及び高浮遊ゲートトランジスタ及びセルインピーダンスに対する高及び低ゲートオーバドライブに関するアイコンを示している。高ゲートオーバドライブ４８３は、相対的に太い矢印によって、高ゲートオーバドライブを表す。低ゲートオーバドライブ４８４は、相対的に細い矢印によって、低ゲートオーバドライブを表す。高セル電流４８５は、２つの相対的に太い矢印によって、相対的に高いセル電流能力（例えば、相対的に低いインピーダンス）を示す。低セル電流４８６及び低セル電流４８７は、１つの相対的に太い矢印及び１つの相対的に細い矢印によって、相対的に低いセル電流能力（例えば、相対的に高いインピーダンス）を示す。

【0127】

図４Ｅは、検索情報対記憶済みデータの関数としての浮遊ゲートトランジスタ電流能力（例えば、インピーダンス）を示している。記憶済みデータ値４９９は、４つの列である、０を記憶４９０、１を記憶４９１、ドントケアを記憶４９２、及び無効を記憶４９３を有する。入力検索情報４８９は、３つの行である、０を検索４８０、１を検索４８１、及びワイルドカード４８２を有する。表における各セルは、図４Ｄにおいて示されたアイコンに従って各浮遊ゲートトランジスタのインピーダンスを表し、並びに、同様に図４Ｄにおいて示されたアイコンに従って各セルにおいて示された浮遊ゲートトランジスタのペアの実効インピーダンスを表す。セル４９００、４９０２、４９１１、４９１２、４９２０、４９２１、４９２２、及び４９３２は、ペアにおける両方の浮遊ゲートトランジスタのゲートオーバドライブを表し、結果として相対的に低いインピーダンスがもたらされる。セル４９０１、４９１０、４９３０、及び４９３１は、ペアにおける１つの浮遊ゲートトランジスタのみのゲートオーバドライブを表し、結果として相対的に高いインピーダンスがもたらされる。相対的に低いインピーダンスは、検索及びデータの間での一致を表し、相対的に高いインピーダンスはそうではないことを表す。

【0128】

具体的な例として、閾値電圧及びワードライン電圧ＶＨ１（値Ｖ２ ４７３を有する）及びＶＨ２（値Ｖ３ ４７４を有する）の間の関係の第１のセットの使用シナリオにおけるセル４９００を検討する。ＶｙはＶＨ２に等しく、ＶｘはＶＨ１に等しい。それゆえ、Ｖｙ（ＶＨ２に等しい）によって制御される上側の浮遊ゲートトランジスタは、高ゲートオーバドライブ、それゆえ、低インピーダンスに対応する高電流能力を有する。Ｖｘ（ＶＨ１に等しい）によって制御される下側の浮遊ゲートトランジスタも、高ゲートオーバドライブ、それゆえ、低インピーダンスに対応する高電流能力を有する。したがって、全体的には、セル４９００は、低インピーダンスに対応する高電流能力を有する。

【0129】

別の具体的な例として、閾値電圧及びワードライン電圧ＶＬ（値Ｖ１ ４７２を有する）及び第２のワードライン電圧ＶＨ（値Ｖ３ ４７４を有する）の間の関係の第２のセットの使用シナリオにおけるセル４９００を検討する。ＶｙはＶＨに等しく、ＶｘはＶＬに等しい。それゆえ、Ｖｙ（ＶＨに等しい）によって制御される上側の浮遊ゲートトランジスタは、高ゲートオーバドライブ、それゆえ、低インピーダンスに対応する高電流能力を有する。Ｖｘ（ＶＬに等しい）によって制御される下側の浮遊ゲートトランジスタも、高ゲートオーバドライブ、それゆえ、低インピーダンスに対応する高電流能力を有する。したがって、全体的には、セル４９００は、低インピーダンスに対応する高電流能力を有する。
３Ｄ（検索）エンジン逆拡張符号化

【0130】

次に逆拡張符号化を参照すると、符号化は、概念的には、拡張符号化の論理的反転であるが、特徴ではなく検索入力のみに適用される。逆拡張符号化は、近似一致に適用可能である。

【0131】

図５Ａは、表として、記憶済み特徴のための例示（非逆の）拡張符号化と組み合わせた、３Ｄ（検索）エンジンの検索入力のための例示の逆拡張符号化を示している。

【0132】

表は、３つのセクションに編成される。上側セクションは、ワードラインへの適用のための検索入力を生成するために検索値に適用されるものとして、逆拡張符号化を記述している。中央セクションは、逆拡張符号化されたものとして、例示の入力を記述している。下側セクションは、例示の入力に対する記憶済み値の拡張符号化及びハミング距離を記述している。

【0133】

上側セクションにおける第１列である検索値５５５は、逆拡張符号化に従って符号化されることになる６ビットバイナリ検索値である。第２列である逆拡張符号化５５４は、第１列からの対応するバイナリ値の６４ビットバイナリ逆拡張符号化である。拡張符号化と同様に、６４ビットバイナリ値に対する逆拡張符号化において、最上位ビットは常に１であることに留意されたい。したがって、幾つかの変形形態では、最上位ビットは実装されない。

【0134】

中央セクションは、検索値例５５０としての検索値１の逆拡張符号化である。

【0135】

下側セクションにおける第１列である記憶済み値５５１は、メモリストリングへの記憶のための拡張符号化に従って符号化されることになる６ビットバイナリ特徴である。第２列である拡張符号化５５２は、第１列からの対応するバイナリ値の６４ビットバイナリ拡張符号化である。第３列であるＨＤ５５３は、それぞれの拡張符号化を有する記憶済み値及び逆拡張符号化における１の検索入力（検索値例５５０）の間のハミング距離である。６４ビットバイナリ拡張符号化において、最上位ビットは常に０であること、及び６４ビットバイナリ逆拡張符号化において、最上位ビットは常に１であることを想起されたい。したがって、６４ビットバイナリ拡張符号化に従って符号化された特定の値を、６４ビットバイナリ逆拡張符号化に従って符号化された特定の値と比較することは、最上位ビットにおいて常に不一致になる。したがって、ＨＤ５３３は、最上位ビットを無視する。ハミング距離は、記憶済み値が逆拡張符号化における検索入力に最も近い場合（最上位ビットを無視する場合）、最小（１）である。ハミング距離は、記憶済み値が逆拡張符号化における検索入力から最も遠い場合（最上位ビットを無視する場合）、最大（６４）である。

【0136】

読み易さのために、表における６４ビット値は、アンダースコア（「＿」）文字によって４ビットごとに分離される。簡潔性のために、表は、幾つかの値を省略する。

【0137】

図５Ｂは、逆拡張符号化について、記憶済みデータ値（記憶済みデータ値５９０）及び検索入力値（検索入力値５０６）の関数としての例示のハミング距離（ＨＤ５９９）をグラフで示している。

【0138】

図６は、拡張符号化について、記憶済みデータ値（記憶済みデータ値６９０）及び検索入力値（検索入力値６０６）の関数としての例示のハミング距離（ＨＤ６９９）をグラフで示している。図６は、図５Ｂに対して比較すると、逆拡張符号化がどのように拡張符号化に対して「逆」であるのかを示している。

【0139】

図５Ｂ及び図６に関して、相対的に濃いシェーディングにおいて示されている相対的に高いＨＤと比較して、相対的に低いＨＤは、相対的に薄いシェーディングにおいて示されている。最低ＨＤは０であり（等価性を示している）、最も薄いシェーディングにおいて示されている。最高ＨＤは６３であり（６３ビットの不一致を示している）、最も濃いシェーディングにおいて示されている。

【0140】

図５Ｂ（逆拡張符号化）では、ＨＤは、対角線に沿って０である。対照的には、図６（拡張符号化）では、対角線に沿ったＨＤは６３である。さらに、図５Ｂ（逆拡張符号化）では、ＨＤは、左下及び右上の隅において６３である。対照的には、図６（拡張符号化）では、ＨＤは、左下及び右上の隅において０である。それゆえ、図５ＢのＨＤは、図６のＨＤの「逆」である。

【0141】

逆拡張符号化は、検索及び記憶済み特徴の間での近似一致のために使用可能である。最良の一致（例えば、高い類似度）は、最低メモリストリング電流（例えば、最高インピーダンス）を有する。最悪の一致（例えば、低い類似度）は、最高メモリストリング電流（例えば、最低インピーダンス）を有する。一致した（又は不一致の）ビットの数は、メモリストリング電流及び／又はインピーダンスの測定によって決定可能である。
３Ｄ（検索）エンジンワンホット符号化の記憶済み及び入力範囲

【0142】

図７Ａは、複数部分の表として、記憶範囲を有するワンホット符号化の一例を示している。表は、２つのセクションに編成される。上側セクションは、入力７５０として符号化されたワンホットとして例示の入力（値２）を記述している。下側セクションは、例示の入力に関するワンホット符号化された記憶済み範囲及び一致情報を記述している。

【0143】

下側セクションにおける第１列である値範囲７５１は、それに対して検索入力を照合すべき特徴として符号化及び記憶されることになる６ビット特徴のそれぞれの範囲のリストである。例えば、０～２は、０～２（０、１、又は２）から検索入力を照合すべき記憶済み特徴を指定する。第２列である範囲を有するワンホット符号化７５２は、第１列からの範囲についての６４ビットバイナリワンホット符号化である。文字「Ｘ」は、浮遊ゲートデバイスの対応するペアが１又は０、例えば、ドントケアの検索入力のいずれかに一致するように構成されていることを示す。第３列である一致？７５３は、２の例示の入力（範囲を有するワンホット符号化７５２）が対応する記憶済み範囲の特徴に一致するか否かである。２の例示の入力は、表における最初の３つのワンホット符号化された範囲に一致する。範囲を有しないワンホット符号化（例えば、図３の拡張符号化３５２）は、２の例示の入力を、２の記憶済み特徴値とのみ一致することに留意されたい。

【0144】

読み易さのために、表における６４ビット値は、アンダースコア（「＿」）文字によって４ビットごとに分離される。簡潔性のために、表は、幾つかの値を省略する。

【0145】

図７Ｂは、複数部分の表として、入力範囲例に対するワンホット符号化を示している。表は、２つのセクションに編成される。上側セクションは、入力範囲例に対するワンホット符号化７６０としてワンホット符号化された例示の入力範囲（０～４）を記述している。文字「Ｘ」は、対応する検索入力が任意の対応する記憶済み特徴ビットに一致するためのワイルドカードであることを示す。下側セクションは、入力範囲例に関するワンホット符号化された記憶済み値及び一致情報を記述している。

【0146】

下側セクションにおける第１列である値７６１は、ワンホット符号化に従って符号化されることになる６ビットバイナリ値である。第２列であるワンホット符号化７５２は、第１列からの対応するバイナリ値の６４ビットバイナリワンホット符号化である。第３列である一致？７６３は、０～４の例示の入力範囲が対応する記憶済み特徴に一致するか否かである。０～４の例示の入力範囲は、表における最初の３つのワンホット符号化された特徴に一致する。

【0147】

読み易さのために、６４ビット値は、アンダースコア（「＿」）文字によって４ビットごとに分離される。簡潔性のために、表は、幾つかの値を省略する。

【0148】

ワンホット符号化は、検索及び記憶済み特徴の間での厳密一致のために使用可能である。記憶済み範囲を有するワンホット符号化は、近似一致検索のために使用可能である。より多くのドントケアを有する記憶済み特徴をプログラミングすることは、記憶済み特徴が一致する検索入力の範囲を増大させる。入力範囲のワンホット符号化は、近似一致検索のために使用可能である。いずれのビットがワイルドカードであるかを変更することは、一致する検索入力の範囲を移動させる。例えば、ＸＸ１ＸＸ０００...００の記憶済み特徴は、０～４の検索入力に一致し、０ＸＸ１ＸＸ０００...００の記憶済み特徴は、１～５の検索入力に一致する。
３Ｄ（検索）エンジン動作

【0149】

図８は、エンジンフロー８００として、３Ｄ（検索）エンジン（図１Ａの３Ｄエンジン９０００等）についての例示の動作フローを示している。フローは、「特徴及び検索符号化を選択する」８０１において開始する。幾つかの使用シナリオでは、特徴及び検索のために同一の符号化が使用される。幾つかの使用シナリオ、例えば、逆拡張符号化では、特徴対検索のために異なる符号化が使用される。フローは、次に、「特徴をプログラミングする」８０２に進む。それに対して検索されることになる特徴は、選択された特徴符号化に従ってプログラミングされる。フローは、次に「検索を符号化する」８０３に進む。検索は、選択された検索符号化に従って符号化される。幾つかの応用では、検索は、任意選択でマスク及び／又は範囲情報を含む１つ又は複数のパラメータに基づいて実行される。フローは、次に「ワードラインを駆動する」８０４に進む。ワードラインは、検索符号化に従って駆動される。フローは、次に「ビットラインを検知する」８０５に進む。ビットライン検知は、センスアンプによって実行される。フローは、次に「一致を優先度符号化する」８０６に進む。センスアンプによって提供されるような一致インジケーションは、（例えば、図１Ａのページバッファ、キャッシュ、優先度エンコーダ９００８によって実行されるように）優先度付けされた一致情報を決定するために処理される。フローは、次に、「結果を提供する」８０７に進む。結果は、例えば、（例えば、図１Ａの出力一致結果９００９として）ホストエージェントに提供される。フローは、次に任意選択で、次の検索を符号化するために戻るように進む（「検索を符号化する」８０３）。
３Ｄ（検索）エンジンデバイス及びアプライアンス

【0150】

図９は、それぞれ３Ｄエンジンアプライアンス９４０及び３Ｄエンジンデバイス９５０として例示の３Ｄエンジンデバイスを備える例示の３Ｄエンジンアプライアンスを示している。

【0151】

３Ｄエンジンアプライアンス９４０は、明確性のために単一のデバイス、３Ｄエンジンデバイス９５０として示されている３Ｄエンジンデバイスの１つ又は複数のインスタンス、並びにアプライアンスインターフェース９４１を備える。

【0152】

３Ｄエンジンデバイス９５０は、（例えば、図１Ａ～図１Ｃに関して図示及び説明されたような）３Ｄエンジン９０００を備える。３Ｄエンジンデバイス９５０は、コントローラ９５１、エンジンインターフェース９５３、及びアナログソース９５４を更に備える。概念的には、３Ｄエンジンデバイス９５０及び／又は３Ｄエンジンアプライアンス９４０（３Ｄエンジン ９０００以外）の要素は、３Ｄエンジン９０００に、ホストから特徴９００１及び検索９００２を提供し、ホストに結果９０９９を返すように機能する。

【0153】

コントローラ９５１は、３Ｄエンジンデバイス９５０の様々なハードウェア回路ブロックの動作及びそれらの間の全体制御を提供するようにイネーブルされる。例えば、コントローラ９５１は、エンジンインターフェース９５３の動作を３Ｄエンジン９０００と協調する。別の例の場合、コントローラ９５１は、アナログソース９５４の動作を、構成情報に対して協調する。別の例の場合、コントローラ９５１は、任意選択で、特徴及び／又は検索符号化、並びに、特徴プログラミングを、エンジンインターフェース９５３を介して指示され、かつ３Ｄエンジン９０００に適用可能であるとして協調する。他の例の場合、コントローラ９５１は、様々な構成において、図８の動作８０１～８０７のうちの任意の１つ又は複数に関する動作を実行するようにイネーブルされる。

【0154】

エンジンインターフェース９５３は、３Ｄエンジン９０００を使用するために（アプライアンスインターフェース９４１及びホスト／バスカップリング９４２を介したホスト等の）３Ｄエンジンデバイス９５０の外部のエージェントをインターフェースするようにイネーブルされる。例示の使用は、コマンド及びデータを受信し、並びに、特徴及び／又は検索符号化、特徴プログラミング、及び／又は検索要求に関するステータスを返すことである。

【0155】

アナログソース９５４は、１つ又は複数のアナログ出力を生成し、及び／又はこれらを、例えば、３Ｄ（検索）エンジンメモリアレイのメモリアレイ、ビットライン回路、センスアンプ回路、及び／又はワードライン回路に提供するようにイネーブルされる。アナログ出力は、例えば１つ又は複数のバイアス回路によって生成されるような０個又はそれよりも多くの電圧及び／又は電流源（参照源等）を備える。

【0156】

動作中、ホストは、例えば、ホスト／バスカップリング９４２及びアプライアンスインターフェース９４１を介して特徴及び／又は検索符号化の選択のためのコマンドを提供する。アプライアンスインターフェース９４１は、その後、コマンドをエンジンインターフェース９５３に提供し、コマンドは、コントローラ９５１によって指示されると３Ｄエンジン９０００によって処理される。他の同様に処理されるコマンドの例としては、選択された特徴符号化に従った特徴プログラミング、及び選択された検索符号化に従った検索実行が挙げられる。ステータス又は処理されるコマンド及び検索の結果は、エンジンインターフェース９５３を介してコントローラ９５１及び／又は３Ｄエンジン９０００によって提供されると、ホスト／バスカップリング９４２及びアプライアンスインターフェース９４１を介してホストに返される。３Ｄエンジンデバイス９５０の幾つかの変形形態では、コントローラ９５１は、同時に３Ｄエンジン９０００の１つ又は複数の２Ｄ（検索）エンジンを動作させるようにイネーブルされる。

【0157】

動作中、３Ｄエンジンアプライアンス９４０の外部のホストは、３Ｄエンジン９０００にプログラミングするために、３Ｄエンジンデバイス９５０のための特徴情報を提供する。その後、ホストは、１つ又は複数の検索パラメータを、アプライアンスインターフェース９４１を介して３Ｄエンジンアプライアンス９４０に提供する。

【0158】

図９は３Ｄエンジンデバイス９５０において使用され、ひいては３Ｄエンジンアプライアンス９４０において使用される３Ｄエンジン９０００を示しているが、他の使用シナリオが可能である。例えば、様々な要素（例えば、集積回路、システムオンチップの１つ又は複数のダイ、及び／又はパッケージングされたダイ）は、３Ｄエンジン９０００と同一の、これと実質的に同様の、又はこれに基づく１つ又は複数の３Ｄエンジン要素を含む。

【0159】

他の要素の区画化、要素間の結合、及び図に示されている要素の能力及び／又は容量、並びに追加の要素が、使用要件に従って企図される。
３Ｄ（検索）エンジンシステム

【0160】

図１０は、３Ｄエンジンシステム１０００として３Ｄ（検索）エンジンを有する例示のハードウェアシステムを示している。システムは、ハードウェアブロックＣＰＵ１０１０、ＧＰＵ１０２０、ＲＡＭ１０３０、（図９の）３Ｄエンジンアプライアンス９４０、ＳＳＤ１０５０、ＨＤＤ１０６０、及びＩ／Ｏ１０７０を備え、これらは、ハードウェアブロックバス／インターフェース１０８０によって結合される。

【0161】

ＣＰＵ１０１０は、プログラミングされた命令を実行するようにイネーブルされたハードウェアユニットの任意の組み合わせ等の１つ又は複数の処理ユニット、マイクロプロセッサ、信号プロセッサ、ＡＩプロセッサ等を備える。

【0162】

ＧＰＵ１０２０は、グラフィックス処理、信号処理、及び／又はＡＩ処理等の相対的に高い並列の処理を受ける処理のための処理を加速するようにイネーブルされたユニットの任意の組み合わせ等の１つ又は複数の処理ユニットを備える。

【0163】

ＲＡＭ１０３０は、ＣＰＵ１０１０及び／又はＧＰＵ１０２０の内部のストレージよりも大量における命令及び／又はデータの記憶のための１つ又は複数の記憶要素を備える。ＲＡＭ１０３０は、例えば、ＤＲＡＭ及び／又はＳＲＡＭ等の揮発性メモリ要素を介して、実装可能である。

【0164】

ＳＳＤ１０５０は、任意選択で、ＨＤＤ１０６０と比較して削減されたレイテンシでアクセス可能な命令及び／又はデータの記憶のためのフラッシュベース記憶要素等の１つ又は複数の記憶要素を備える。

【0165】

ＨＤＤ１０６０は、任意選択で記憶するようにイネーブルされるＳＳＤ１０５０よりも大量の命令及び／又はデータの記憶のための回転ベース磁気及び／又は光学不揮発性記憶要素（例えば、ディスク）等の１つ又は複数の記憶要素を備える。

【0166】

Ｉ／Ｏ１０７０は、ＣＰＵ１０１０、ＧＰＵ１０２０、ＲＡＭ１０３０、３Ｄエンジンアプライアンス９４０、ＳＳＤ１０５０、及び／又はＨＤＤ１０６０の任意の組み合わせを、３Ｄエンジンシステム１０００の外部の要素にインターフェースする要素を備える。例示の外部要素としては、マスストレージデバイス、ローカル及びワイドエリアネットワーク（インターネット等）、ヒューマンインターフェースコンポーネント（キーボード、マウス、及び／又はモニタ等）、及び３Ｄエンジンシステム１０００によって別様に提供されない能力を拡大及び／又は拡張する能力を提供する他の要素が挙げられる。Ｉ／Ｏ１０７０は、１つ又は複数の直列及び／又は並列通信チャネル、並びに任意選択のプロトコル変換及び／又はそれに結合された要素間の通信を促進する適合能力を様々に備える。

【0167】

バス／インターフェース１０８０は、それに結合される要素（例えば、ＣＰＵ１０１０、ＧＰＵ１０２０、ＲＡＭ１０３０、３Ｄエンジンアプライアンス９４０、ＳＳＤ１０５０、ＨＤＤ１０６０、及び／又はＩ／Ｏ１０７０）間の通信をイネーブルする。バス／インターフェース１０８０は、１つ又は複数の直列及び／又は並列通信チャネル、並びに任意選択のプロトコル変換及び／又はそれに結合された要素間の通信を促進する適合能力を様々に備える。

【0168】

他の要素の区画化、要素間の結合、及び図に示されている要素の能力及び／又は容量、並びに追加の要素が、使用要件に従って企図される。

【0169】

幾つかの状況では、３Ｄエンジンアプライアンス９４０は、（例えば、ＣＰＵ１０１０及び／又はＧＰＵ１０２０上の）処理負荷の削減及び／又はローカルに処理を実行することによってバスインターフェース１０８０上のトラフィックの削減をイネーブルする。

【0170】

例えば、範囲一致をイネーブルするために（例えば、記憶済み特徴及び／又は検索入力範囲についての）ワンホット符号化を使用して、大規模データベースの中からの検索は、特徴がプログラミングされると全体的に３Ｄエンジンアプライアンス９４０内で達成される。別の例の場合、近似一致をイネーブルするために逆拡張符号化を使用して、大規模ＡＩデータセットの中からの比較は、特徴がプログラミングされると全体的に３Ｄエンジンアプライアンス９４０内で達成される。別の例の場合、拡張及び／又はワンホット符号化を使用して、大規模データセットをソートすることは、特徴がプログラミングされると全体的に３Ｄエンジンアプライアンス９４０内で達成される。
３Ｄ（検索）エンジンの追加の情報

【0171】

本明細書において開示されるような３Ｄ（検索）エンジンのメモリアレイに適用可能な例示のメモリ技術としては、浮遊ゲート、スプリットゲート、ＳＯＮＯＳ、浮遊ドット、ＤＲＡＭ、ＤＲＡＭ状（例えば、２Ｔ０Ｃ）、ＦｅＦＥＴ、及びワードライン及びビットラインを介した検索と適合する任意のメモリ技術が挙げられる。例示的なＳＯＮＯＳメモリ技術（時として電荷捕獲メモリと称される）は、トラップを有する絶縁層（例えば、窒化ケイ素の）を使用して、チャネルから注入されると電荷を捕獲及び保持する。例示的な浮遊ドットメモリ技術は、概念的には、浮遊ゲートを浮遊シリコンナノドットに置き換えるか、又はポリシリコンゲート内に浮遊シリコンナノドットを埋め込む。例示的な２Ｔ０Ｃメモリ技術は、明示的なストレージキャパシタではなく電荷を蓄積するためにリードトランジスタの寄生容量を使用する。例示的なＦｅＦＥＴメモリ技術は、情報を記憶するためにゲート及びソースゲート導通領域の間に埋め込まれた強誘電体材料の永久電界分極を使用する。３Ｄ（検索）エンジンのメモリアレイに適用可能な例示のメモリ構造としては、２Ｄ構造（例えば、２Ｄフラッシュ構造）及び３Ｄ構造（例えば、３Ｄフラッシュ構造）が挙げられる。３Ｄ（検索）エンジンのメモリアレイに適用可能な例示のアレイアーキテクチャとしては、ＮＯＲ／ＯＲタイプアレイアーキテクチャ及びＡＮＤ／ＮＡＮＤタイプアレイアーキテクチャが挙げられる。

【0172】

前述の開示は、限定的な意味ではなく意図された例示的な意味において、実装、変形形態、実施形態、及び例を提示することが理解される。本開示の趣旨及び以下の特許請求の範囲の範囲内にある修正及び組み合わせが認識可能であることが企図される。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図1F】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図5A】

【図5B】

【図6】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【手続補正書】

【提出日】2024-09-05

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

複数のメモリ、各々が：
それぞれのセンスアンプに結合されたそれぞれの一致ライン、
それぞれのソースライン、及び
（ａ）前記それぞれの一致ライン及び（ｂ）前記それぞれのソースラインに各々が結合されたそれぞれの複数のメモリストリング、各メモリストリングは、（ｃ）それぞれの構成された状態及び（ｄ）それぞれの制御入力を各々が有し、これらに応答しているそれぞれの複数の直列接続された浮遊ゲートトランジスタを含む
を有する；及び
前記複数の直列接続された浮遊ゲートトランジスタの各々の前記それぞれの制御入力のそれぞれの１つに各々が結合された複数のワードラインであって、前記複数のメモリが第１メモリ及び第２メモリを有し、前記複数のワードラインのうちの第１ワードラインは、メモリ間接続によって、前記第１メモリの第１メモリストリングの第１の直列接続された浮遊ゲートトランジスタを、前記第２メモリの第１メモリストリングの第１の直列接続された浮遊ゲートトランジスタに結合する、複数のワードライン；及び
検索を受信し、検索符号化に従って前記複数のワードラインを駆動するようにイネーブルされた検索エンコーダ
を備え；
ここで、（ｅ）各メモリストリングは、前記メモリストリングの前記複数の直列接続された浮遊ゲートトランジスタの前記制御入力に厳密に一致する前記メモリストリングの前記構成された状態に応答した一致発見インピーダンスを介して、前記それぞれのメモリストリングが結合されている前記それぞれの一致及びソースラインを結合するようにイネーブルされており、（ｆ）各センスアンプは、それが結合されている前記一致ラインが前記一致発見インピーダンスを介して前記ソースラインに結合されるか否かのそれぞれのインジケーションを生成するようにイネーブルされ；
（ｇ）各メモリストリングは、前記メモリストリングの前記複数の直列接続された浮遊ゲートトランジスタの前記制御入力に厳密に一致しない前記メモリストリングの前記構成された状態に応答した一致発見なしインピーダンスを介して、前記メモリストリングが結合されている前記それぞれの一致及びソースラインを結合するように更にイネーブルされており、（ｈ）各センスアンプは、それが結合されている前記一致ラインが前記一致発見なしインピーダンスを介して前記ソースラインに結合されるか否かのそれぞれのインジケーションを生成するように更にイネーブルされている、コンピューティングシステム。

【請求項2】

前記複数のワードラインは、前記検索符号化に従ってペアにおいて動作し、前記構成された状態は、特徴符号化に従ってペアにおいて管理される、請求項１に記載のコンピューティングシステム。

【請求項3】

前記構成された状態の各々は、それぞれの閾値電圧に対応する、請求項１に記載のコンピューティングシステム。

【請求項4】

前記それぞれの制御入力の各々は、前記複数の直列接続された浮遊ゲートトランジスタのうちの１つ又は複数のそれぞれのゲートに結合されている、請求項３に記載のコンピューティングシステム。

【請求項5】

前記閾値電圧は、１つ又は複数のプログラミング動作を介して設定可能である、請求項３に記載のコンピューティングシステム。

【請求項6】

前記メモリストリングの各々は、制御入力が前記複数のワードラインから独立して前記それぞれのメモリストリングを選択的にイネーブル又はディスエーブルすることをイネーブルするそれぞれのメモリストリングに応答してデバイスをイネーブルするそれぞれのメモリストリングを含む、請求項１に記載のコンピューティングシステム。

【請求項7】

１つ又は複数の検索パラメータを受信する段階；
複数の検索符号化のうちの特定の検索符号化に従って前記検索パラメータを符号化して、ワードライン電圧のペアを生成する段階、前記特定の検索符号化は、複数の特徴符号化のうちの特定の特徴符号化に従って浮遊ゲートトランジスタのペアに記憶された特徴との一致についての検索をイネーブルし、ここで、前記特定の検索符号化及び前記特定の特徴符号化は、１、０、及び１又は０のいずれかの表現をイネーブルする；
前記生成されたワードライン電圧に従って浮遊ゲートトランジスタの前記ペアの複数の直列接続されたインスタンスのワードラインのペアを駆動する段階、前記複数の直列接続されたインスタンスは、複数の共有一致ラインに影響を与えるように並列に動作可能なそれぞれの複数のメモリストリングとして編成され、各共有一致ラインは、前記複数のメモリストリングのうちの２つ又はそれよりも多くに結合され、ワードラインの各ペアは、浮遊ゲートトランジスタの前記ペアの前記インスタンスのうちの少なくとも２つに結合されており、前記複数のメモリストリングのうちの２つが、第１メモリおよび第２メモリにそれぞれ含まれ、前記複数のワードラインのうちの第１ワードラインは、メモリ間接続によって、前記第１メモリの前記複数のメモリストリングのうちの１つの第１の直列接続された浮遊ゲートトランジスタを、前記第２メモリの複数のメモリストリングのうち他の１つの第１の直列接続された浮遊ゲートトランジスタに結合し；
前記複数の共有一致ライン上の電圧変化を検知して、いずれの前記複数の共有一致ラインが所定の検知閾値よりも高い電圧変化を有するのかを決定する段階；及び
前記決定する段階の結果を、前記検索パラメータ及び前記記憶済み特徴の間での相対一致のインジケーションとして提供する段階
を備える、コンピューティング方法。

【請求項8】

前記複数の検索符号化のうちの少なくとも１つ又は前記複数の特徴符号化のうちの少なくとも１つは、拡張符号化及びワンホット符号化のうちの少なくとも１つに従う、請求項７に記載のコンピューティング方法。

【請求項9】

前記複数の検索符号化のうちの少なくとも１つ又は前記複数の特徴符号化のうちの少なくとも１つは、逆拡張符号化に従う、請求項７に記載のコンピューティング方法。

【請求項10】

前記記憶済み特徴のうちの少なくとも１つは、ワンホット符号化を使用して記憶された範囲に対応する、請求項７に記載のコンピューティング方法。

【請求項11】

ワードライン電圧の前記ペアのうちの少なくとも１つは、ワンホット符号化として符号化された範囲に従う、請求項７に記載のコンピューティング方法。

【請求項12】

前記複数の検索符号化のうちの少なくとも１つ又は前記複数の特徴符号化のうちの少なくとも１つは、低効果符号化に従う、請求項７に記載のコンピューティング方法。

【請求項13】

ホストエージェントが検索を提供し、前記検索の１つ又は複数の結果を受信することをイネーブルするインターフェース回路；
メモリストリングの複数のブロック、各ブロックは、前記検索に応答して決定可能な電圧を有するワードラインの同じセットを各々が受信するそれぞれの複数のメモリストリングを有する；
前記複数のブロックの各々からの前記メモリストリングのうちの対応するメモリストリングに各々が結合された複数のセンスアンプ；及び
前記センスアンプから一致インジケーションを受信するようにイネーブルされた優先度エンコーダ回路
を備え；
ここで、前記センスアンプは、（１）前記センスアンプに結合された前記メモリストリングに記憶された特徴情報及び（２）前記センスアンプに結合された前記メモリストリングによって受信された前記ワードラインの間での一致に関して、（３）一致なしが存在すること、及び（４）少なくとも１つの一致が存在することを決定するようにイネーブルされており；
前記優先度エンコーダ回路は、前記センスアンプの前記決定に基づいて、前記センスアンプによって識別された任意の一致のうちの最高優先度一致として、前記結果の少なくとも一部分を示すようにイネーブルされている、コンピューティングシステム。

【請求項14】

前記ホストエージェントを更に備える、請求項１３に記載のコンピューティングシステム。

【請求項15】

前記優先度エンコーダ回路は、前記センスアンプの前記決定に基づいて、前記センスアンプによって識別された任意の一致のうちの第２最高優先度一致として、前記結果の少なくとも一部分を示すようにイネーブルされている、請求項１３に記載のコンピューティングシステム。

【請求項16】

前記特徴情報は、前記メモリストリングの浮遊ゲートトランジスタの閾値電圧を構成することによって前記メモリストリングに記憶される、請求項１３に記載のコンピューティングシステム。

【請求項17】

前記複数のブロックのうちの２つ又はそれよりも多くが同時に動作可能である、請求項１３に記載のコンピューティングシステム。

【請求項18】

特徴符号化が、前記特徴情報のうちの少なくとも一部を符号化するのに使用され、検索符号化が、前記検索のうちの少なくとも一部分を符号化するのに使用される、請求項１３に記載のコンピューティングシステム。

【請求項19】

前記特徴符号化は、拡張符号化、逆拡張符号化、ワンホット符号化、及び低効果符号化のうちの少なくとも１つである、請求項１８に記載のコンピューティングシステム。

【請求項20】

前記コンピューティングシステムは、システムオンチップ（ＳＯＣ）の部分である、請求項１３に記載のコンピューティングシステム。