▶ インフィネオン テクノロジーズ アクチエンゲゼルシャフトの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024163054
(43)【公開日】2024-11-21
(54)【発明の名称】入力保護を有する半導体デバイス
(51)【国際特許分類】
H01L 21/822 20060101AFI20241114BHJP
【ＦＩ】
H01L27/04 H
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2024074697
(22)【出願日】2024-05-02
(31)【優先権主張番号】10 2023 204 159.6
(32)【優先日】2023-05-04
(33)【優先権主張国・地域又は機関】DE
(71)【出願人】
【識別番号】599158797
【氏名又は名称】インフィニオン テクノロジーズ アクチエンゲゼルシャフト
【氏名又は名称原語表記】Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ
【住所又は居所原語表記】Ａｍ Ｃａｍｐｅｏｎ １－１５， ８５５７９ Ｎｅｕｂｉｂｅｒｇ， Ｇｅｒｍａｎｙ
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス＝ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100134315
【弁理士】
【氏名又は名称】永島 秀郎
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】マークス ゼーバッハー
(72)【発明者】
【氏名】ヘアヴィック ワッピス
(57)【要約】
【課題】入力保護を有する半導体デバイス。
【解決手段】半導体デバイスは、アナログ入力チャネル１２、１４によって駆動されるＡＤＣ１０を有し、各々は、入力パッド２０および入力ノード２２を有し、入力ノードは、スイッチ２６を通してＡＤＣの入力に接続されている。アナログ入力チャネルは、入力ノードと正の電力レールとの間に接続されたハイサイドクランプトランジスタ６２と、入力ノードでの電圧がハイサイド比較電圧を超えるとき、正のクランプトランジスタをオンにして、入力ノードをハイサイドクランプ電圧にクランプするハイサイド比較器６６と、入力ノードと負の電力レールとの間に接続されたローサイドクランプトランジスタ４２と、入力ノードでの電圧がローサイド比較電圧未満に低下するとき、ローサイドクランプトランジスタをオンにして、入力ノードをローサイドクランプ電圧にクランプするローサイド比較器４６と、を備える。
【選択図】図１
【解決手段】半導体デバイスは、アナログ入力チャネル１２、１４によって駆動されるＡＤＣ１０を有し、各々は、入力パッド２０および入力ノード２２を有し、入力ノードは、スイッチ２６を通してＡＤＣの入力に接続されている。アナログ入力チャネルは、入力ノードと正の電力レールとの間に接続されたハイサイドクランプトランジスタ６２と、入力ノードでの電圧がハイサイド比較電圧を超えるとき、正のクランプトランジスタをオンにして、入力ノードをハイサイドクランプ電圧にクランプするハイサイド比較器６６と、入力ノードと負の電力レールとの間に接続されたローサイドクランプトランジスタ４２と、入力ノードでの電圧がローサイド比較電圧未満に低下するとき、ローサイドクランプトランジスタをオンにして、入力ノードをローサイドクランプ電圧にクランプするローサイド比較器４６と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
入力を有する共通の回路と、
各々が入力パッドおよび前記入力パッドに接続されている入力ノードを有する複数のアナログ入力チャネルと、
を備える半導体デバイスであって、
前記入力ノードは、それぞれのスイッチを通して前記共通の回路の入力に接続され、前記アナログ入力チャネルは、
前記入力ノードと電力レールとの間に接続されているハイサイドクランプトランジスタと、
前記入力ノードでの電圧がハイサイド比較電圧を超えるとき、前記ハイサイドクランプトランジスタをオンにして、前記入力ノードをハイサイドクランプ電圧にクランプするためのハイサイド比較器と、
前記入力ノードと電力レールとの間に接続されているローサイドクランプトランジスタと、
前記入力ノードでの前記電圧がローサイド比較電圧未満に低下するとき、前記ローサイドクランプトランジスタをオンにして、前記入力ノードをローサイドクランプ電圧にクランプするためのローサイド比較器と、
を備える、
半導体デバイス。
各々が入力パッドおよび前記入力パッドに接続されている入力ノードを有する複数のアナログ入力チャネルと、
を備える半導体デバイスであって、
前記入力ノードは、それぞれのスイッチを通して前記共通の回路の入力に接続され、前記アナログ入力チャネルは、
前記入力ノードと電力レールとの間に接続されているハイサイドクランプトランジスタと、
前記入力ノードでの電圧がハイサイド比較電圧を超えるとき、前記ハイサイドクランプトランジスタをオンにして、前記入力ノードをハイサイドクランプ電圧にクランプするためのハイサイド比較器と、
前記入力ノードと電力レールとの間に接続されているローサイドクランプトランジスタと、
前記入力ノードでの前記電圧がローサイド比較電圧未満に低下するとき、前記ローサイドクランプトランジスタをオンにして、前記入力ノードをローサイドクランプ電圧にクランプするためのローサイド比較器と、
を備える、
半導体デバイス。
【請求項2】
前記共通の回路は、ＡＤＣである、
請求項１に記載の半導体デバイス。
請求項１に記載の半導体デバイス。
【請求項3】
前記スイッチは、ＣＭＯＳ送信ゲートである、
請求項１または２に記載の半導体デバイス。
請求項１または２に記載の半導体デバイス。
【請求項4】
前記半導体デバイスは、
入力パッドと、
前記入力パッドと前記入力ノードとの間の静電放電（ＥＳＤ）構造と、
をさらに備える、
請求項１から３のいずれかに記載の半導体デバイス。
入力パッドと、
前記入力パッドと前記入力ノードとの間の静電放電（ＥＳＤ）構造と、
をさらに備える、
請求項１から３のいずれかに記載の半導体デバイス。
【請求項5】
前記ハイサイドクランプトランジスタは、正の電力レールに接続され、前記ハイサイドクランプ電圧は、前記正の電力レールの電圧であり、
前記ローサイドクランプトランジスタは、負の電力レールに接続され、前記ローサイドクランプ電圧は、前記負の電力レールの電圧である、
請求項１から４のいずれかに記載の半導体デバイス。
前記ローサイドクランプトランジスタは、負の電力レールに接続され、前記ローサイドクランプ電圧は、前記負の電力レールの電圧である、
請求項１から４のいずれかに記載の半導体デバイス。
【請求項6】
前記半導体デバイスは、
電力レールと前記ハイサイドクランプトランジスタとの間に接続され、前記ハイサイドクランプ電圧を生成するためのハイサイドクランプ電圧源と、
電力レールと前記ローサイドクランプトランジスタとの間に接続されているローサイドクランプ電圧源と、
をさらに備える、
請求項１から４のいずれかに記載の半導体デバイス。
電力レールと前記ハイサイドクランプトランジスタとの間に接続され、前記ハイサイドクランプ電圧を生成するためのハイサイドクランプ電圧源と、
電力レールと前記ローサイドクランプトランジスタとの間に接続されているローサイドクランプ電圧源と、
をさらに備える、
請求項１から４のいずれかに記載の半導体デバイス。
【請求項7】
前記ローサイドクランプトランジスタは、ｎ型ＭＯＳＦＥＴであり、
前記ローサイド比較器は、前記入力ノードに接続されているその負の入力端子および負の電力レールに接続されているその正の入力端子を有する、
請求項１から６のいずれかに記載の半導体デバイス。
前記ローサイド比較器は、前記入力ノードに接続されているその負の入力端子および負の電力レールに接続されているその正の入力端子を有する、
請求項１から６のいずれかに記載の半導体デバイス。
【請求項8】
前記ローサイドクランプトランジスタは、ｐ型ＭＯＳＦＥＴであり、
前記ローサイド比較器は、前記入力ノードに接続されているその正の入力端子および負の電力レールに接続されているその負の入力端子を有する、
請求項１から６のいずれかに記載の半導体デバイス。
前記ローサイド比較器は、前記入力ノードに接続されているその正の入力端子および負の電力レールに接続されているその負の入力端子を有する、
請求項１から６のいずれかに記載の半導体デバイス。
【請求項9】
前記ハイサイドクランプトランジスタは、ｐ型ＭＯＳＦＥＴであり、
前記ハイサイド比較器は、正の電力レールに接続されているその正の入力端子および前記入力ノードに接続されているその負の入力端子を有する、
請求項１から６のいずれかに記載の半導体デバイス。
前記ハイサイド比較器は、正の電力レールに接続されているその正の入力端子および前記入力ノードに接続されているその負の入力端子を有する、
請求項１から６のいずれかに記載の半導体デバイス。
【請求項10】
前記ハイサイドクランプトランジスタは、ｎ型ＭＯＳＦＥＴであり、
前記ハイサイド比較器は、正の電力レールに接続されているその負の入力端子および前記入力ノードに接続されているその正の入力端子を有する、
請求項１から６のいずれかに記載の半導体デバイス。
前記ハイサイド比較器は、正の電力レールに接続されているその負の入力端子および前記入力ノードに接続されているその正の入力端子を有する、
請求項１から６のいずれかに記載の半導体デバイス。
【請求項11】
入力パッドを有するアナログ入力チャネルと、
前記入力パッドに接続されている入力ノードと、
前記入力ノードと正（ＶＤＤ）または負（ＶＳＳ）の電力レールとの間に接続されているアクティブクランプ回路と、
を備える半導体デバイスであって、
前記アクティブクランプ回路は、
前記入力ノードと前記電力レールとの間に接続されている被制御端子および制御端子を有するクランプトランジスタであって、ＭＯＳトランジスタであるクランプトランジスタと、
前記入力ノードでの電圧を比較電圧と比較するように構成される比較器と、
を備え、
前記比較器は、前記クランプトランジスタの前記制御端子に接続されている出力を有し、前記入力ノードでの前記電圧が前記比較電圧を超えるとき、前記クランプトランジスタをオンにして、クランプ電圧を前記入力ノードに印加する、
半導体デバイス。
前記入力パッドに接続されている入力ノードと、
前記入力ノードと正（ＶＤＤ）または負（ＶＳＳ）の電力レールとの間に接続されているアクティブクランプ回路と、
を備える半導体デバイスであって、
前記アクティブクランプ回路は、
前記入力ノードと前記電力レールとの間に接続されている被制御端子および制御端子を有するクランプトランジスタであって、ＭＯＳトランジスタであるクランプトランジスタと、
前記入力ノードでの電圧を比較電圧と比較するように構成される比較器と、
を備え、
前記比較器は、前記クランプトランジスタの前記制御端子に接続されている出力を有し、前記入力ノードでの前記電圧が前記比較電圧を超えるとき、前記クランプトランジスタをオンにして、クランプ電圧を前記入力ノードに印加する、
半導体デバイス。
【請求項12】
前記半導体デバイスは、前記クランプトランジスタと前記電力レールとの間に接続され、前記クランプ電圧を生成するためのクランプ電圧源をさらに備える、
請求項１１に記載の半導体デバイス。
請求項１１に記載の半導体デバイス。
【請求項13】
前記半導体デバイスは、
正の電力レール（ＶＤＤ）と、
負の電力レール（ＶＳＳ）と、
を備え、
前記アクティブクランプ回路は、前記入力ノードと前記正の電力レールとの間に接続されているハイサイドアクティブクランプ回路であり、前記クランプ電圧源は、ハイサイドクランプ電圧源であり、前記クランプトランジスタは、ハイサイドクランプトランジスタであり、前記比較器は、前記入力ノードでの前記電圧がハイサイド比較電圧より大きいとき、前記ハイサイドクランプトランジスタをオンにするために、前記ハイサイドクランプトランジスタに接続されている出力を有するハイサイド比較器であり、
前記半導体デバイスは、前記入力ノードと電力レールとの間に接続されているローサイドアクティブクランプ回路をさらに備え、
前記ローサイドアクティブクランプ回路は、
前記電力レールに接続され、ローサイドクランプ電圧を生成するためのローサイドクランプ電圧源と、
前記入力ノードと前記ローサイドクランプ電圧源との間に接続されている被制御端子および制御端子を有するローサイドクランプトランジスタと、
前記入力ノードでの前記電圧をローサイド比較電圧と比較するように構成されるローサイド比較器と、
を備え、
前記ローサイド比較器は、前記ローサイドクランプトランジスタの前記制御端子に接続されている出力を有し、前記入力ノードでの前記電圧が前記ローサイド比較電圧より小さいとき、前記ローサイドクランプトランジスタをオンにして、前記ローサイドクランプ電圧を前記入力ノードに印加する、
請求項１２に記載の半導体デバイス。
正の電力レール（ＶＤＤ）と、
負の電力レール（ＶＳＳ）と、
を備え、
前記アクティブクランプ回路は、前記入力ノードと前記正の電力レールとの間に接続されているハイサイドアクティブクランプ回路であり、前記クランプ電圧源は、ハイサイドクランプ電圧源であり、前記クランプトランジスタは、ハイサイドクランプトランジスタであり、前記比較器は、前記入力ノードでの前記電圧がハイサイド比較電圧より大きいとき、前記ハイサイドクランプトランジスタをオンにするために、前記ハイサイドクランプトランジスタに接続されている出力を有するハイサイド比較器であり、
前記半導体デバイスは、前記入力ノードと電力レールとの間に接続されているローサイドアクティブクランプ回路をさらに備え、
前記ローサイドアクティブクランプ回路は、
前記電力レールに接続され、ローサイドクランプ電圧を生成するためのローサイドクランプ電圧源と、
前記入力ノードと前記ローサイドクランプ電圧源との間に接続されている被制御端子および制御端子を有するローサイドクランプトランジスタと、
前記入力ノードでの前記電圧をローサイド比較電圧と比較するように構成されるローサイド比較器と、
を備え、
前記ローサイド比較器は、前記ローサイドクランプトランジスタの前記制御端子に接続されている出力を有し、前記入力ノードでの前記電圧が前記ローサイド比較電圧より小さいとき、前記ローサイドクランプトランジスタをオンにして、前記ローサイドクランプ電圧を前記入力ノードに印加する、
請求項１２に記載の半導体デバイス。
【請求項14】
前記半導体デバイスは、前記入力パッドと前記入力ノードと間の静電放電（ＥＳＤ）保護回路をさらに備える、
請求項１１から１３のいずれかに記載の半導体デバイス。
請求項１１から１３のいずれかに記載の半導体デバイス。
【請求項15】
前記半導体デバイスは、前記入力ノードに接続されているアナログ入力を有するアナログデジタルコンバータ（ＡＤＣ）モジュールをさらに備える、
請求項１１から１４のいずれかに記載の半導体デバイス。
請求項１１から１４のいずれかに記載の半導体デバイス。
【請求項16】
前記半導体デバイスは、前記入力ノードと前記ＡＤＣモジュールとの間の送信ゲートをさらに備える、
請求項１５に記載の半導体デバイス。
請求項１５に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体デバイスに関するものであり、特には、複数の入力を有するデバイスの入力で用いられる保護回路の非限定的な例に関するものである。
【背景技術】
【0002】
半導体ＩＣは、典型的には、正の電圧ＶＤＤと、グラウンドでもよい低電圧ＶＳＳと、の間に接続される電力供給によって動作する。正の電圧ＶＤＤは、例えば、＋５Ｖでもよく、または、いくつかの現代のデバイスではより低くてもよい。特に入力ピンＶｉｎでの電圧がこの範囲外にある場合、過負荷電流は、入力ピンで発生しうる。自動車のバッテリー電圧が典型的には５Ｖより非常に大きいとき、これはいくつかの用途において、例えば、自動車の場合、比較的容易に発生しうる。
【0003】
複数の入力ピンを有する半導体デバイスの場合、１つの入力ピンの過負荷電流は、漏れ電流として隣接するピンに結合しうる。隣接するピンが入力として用いられる場合、これは、課題および不正確性を生じさせうる。例えば、アナログデジタルコンバータＡＤＣに対する入力を有する回路の場合、ＡＤＣに複数の方法で接続可能な複数の入力ピンが提供され、ＡＤＣが、マルチプレクサによって選択される入力ピンで電圧入力を測定できるようにしてもよい。入力ピンの１つにおいて、過負荷状態が存在する場合、過負荷入力ピンとＡＤＣとの間のスイッチがオフの場合であっても、そのピン上の入力電流は、隣接するピン上でＡＤＣに結合し、ＡＤＣ測定に影響を及ぼし、信頼性を損ないうる。
【0004】
この問題に対処するために、入力ピンとＡＤＣとの間のダブル送信ゲート（Ｔゲート）を用いてもよい。ダブル送信ゲートは、直列の２つのＴゲートから成る。２つのＴゲート間のノードは、供給レールに対してスイッチングされる。これは、原則として、特にカップリング要因に起因した過負荷に関して、良好なロバスト性を与える。負の方向のこの種の過負荷は、ＫＯＶＡＮと称されてもよく、ＫＯＶＡＮは、ドイツ語の「Ｋｏｐｐｅｌｆａｋｔｏｒ Ｏｖｅｒｌｏａｄ Ａｎａｌｏｇ Ｎｅｇａｔｉｖ」、すなわち、アナログ・カップリング・ファクター・ネガティブ・オーバロードの省略に基づく頭字語である。負の過負荷の代わりに正の過負荷は、ＫＯＶＡＰ過負荷と称されてもよい。残念なことに、レイアウト効果に起因して、寄生バイポーラ接合トランジスタ（ＢＪＴ）はまた、ＫＯＶＡＰ／Ｎイベントの間、形成し、導通を開始しうる。
【発明の概要】
【課題を解決するための手段】
【0005】
一例において、入力を有する共通の回路と、各々が入力パッドおよび入力パッドに接続されている入力ノードを有する複数のアナログ入力チャネルと、を備える半導体デバイスが提供されてもよく、入力ノードは、それぞれのスイッチを通してＡＤＣの入力に接続され、アナログ入力チャネルは、入力ノードと電力レールとの間に接続されているハイサイドクランプトランジスタと、入力ノードでの電圧がハイサイド比較電圧を超えるとき、ハイサイドクランプトランジスタをオンにして、入力ノードをハイサイドクランプ電圧にクランプするためのハイサイド比較器と、入力ノードと電力レールとの間に接続されているローサイドクランプトランジスタと、入力ノードでの電圧がローサイド比較電圧未満に低下するとき、ローサイドクランプトランジスタをオンにして、入力ノードをローサイドクランプ電圧にクランプするためのローサイド比較器と、を備える。
【0006】
一例において、入力パッドを有するアナログ入力チャネルと、入力パッドに接続されている入力ノードと、入力ノードと正（ＶＤＤ）または負（ＶＳＳ）の電力レールとの間に接続されているアクティブクランプ回路と、を備える半導体デバイスが提供されてもよく、アクティブクランプ回路は、入力ノードと電力レールとの間に接続されている被制御端子および制御端子を有するクランプトランジスタであって、ＭＯＳトランジスタであるクランプトランジスタと、入力ノードでの電圧を比較電圧と比較するように構成される比較器と、を備え、比較器は、クランプトランジスタの制御端子に接続されている出力を有し、入力ノードでの電圧が比較電圧を超えるとき、クランプトランジスタをオンにして、入力ノードにクランプ電圧を印加する。
【0007】
本開示は、添付の図面において、限定するためではなく、例示のために示され、図面では、類似の参照符号は、類似または同一の要素を意味する。図面の要素は、必ずしも、互いに対して一定の比率ではない。さまざまな示された例の特徴は、互いに除外しない限り、組み合わせることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
図１を参照すると、半導体デバイスは、アナログデジタルコンバータＡＤＣ１０および複数のアナログ入力チャネル構造１２、１４を有し、そのうち、第１のアナログ入力チャネル構造１２のみが詳細に示される。ＡＤＣは、デジタル出力１８およびアナログ入力１６を有し、アナログ入力１６は、アナログ入力チャネル構造１２、１４に接続されている。回路は、正の電圧レール３６（ＶＤＤ）およびグラウンドであるとみなされてもよい負の電圧レール３４（ＶＳＳ）に接続されている。
【0010】
各アナログ入力構造は、入力パッド２０、入力ノード２２および入力パッド２０と入力ノード２２との間の静電放電保護構造２４を有する。しばしばＣＭＯＳ Ｔゲートと称される送信ゲート２６は、入力ノード２２にも接続され、入力ノード２２をＡＤＣ１０のアナログ入力１６に接続する。
【0011】
Ｔゲート２６（図６）は、ｎチャネル金属酸化物半導体ＭＯＳトランジスタ８２およびｐチャネルＭＯＳトランジスタ８０を並列に備える。アナログ入力チャネル構造１２、１４のＴゲートを制御することによって、それぞれのアナログ入力チャネル構造１２、１４の入力パッド２０の所望の１つをＡＤＣ１０に接続することができる。インバータ８６は、２つのトランジスタ８０、８２の正しい駆動を確実にする。
【0012】
１つのアナログ入力チャネル構造１２内の入力パッドの過負荷状態が生じた場合、過負荷のアナログ入力チャネル構造１２がＡＤＣ１０に接続されていないときでも、すなわち、アナログ入力チャネル構造１２のＴゲートがスイッチオフされる場合であっても、そのチャネル構造の電流は、隣接しているアナログ入力チャネル構造１４を妨げうる。これは、隣接しているチャネル上の測定を妨げる。この状態は、正の過負荷の場合、ＫＯＶＡＰとして知られ、負の過負荷の場合、ＫＯＶＡＮとして知られている。それは、１つまたは複数の入力での過負荷状態が、他の入力ピンまたは出力ピン上の干渉を引き起こすアナログ混合信号回路におけるエラー条件を表現する。
【0013】
これに対処するために、ローサイドクランプ回路４０およびハイサイドクランプ回路６０が提供され、以下、説明される。ローサイドクランプ回路４０は、ＫＯＶＡＮクランプを表現し、ハイサイドクランプ回路６０は、ＫＯＶＡＰクランプを表現する。
【0014】
最初に、ローサイドクランプ回路４０に関して、図１および図２を参照して、ＮＭＯＳＦＥＴの形のローサイドクランプトランジスタ４２は、入力ノード２２と負の電圧レール３４との間に接続されている。図面では、ローサイドクランプ電圧源４４は、ローサイドクランプトランジスタ４２と負の電圧レール３４との間に提供されて示される。比較器４６は、入力ノード２２に結合されたその負の入力と、ローサイドオフセット電圧源４８を通してグラウンドに結合された正の入力と、を有する。ローサイドオフセット電圧源４８は、ローサイド比較電圧を生成する。本願明細書において、「比較器」という用語は、比較器４６の機能を記載し、比較器は、比較器、演算増幅器または動作可能な相互コンダクタンス増幅器でもよいことに留意されたい。
【0015】
使用中、通常動作において、ローサイドクランプトランジスタ４２はオフであり、電流は、入力パッド２０からＥＳＤ保護回路２４を通り入力ノード２２まで流れ、ここから送信ゲート２６を通りＡＤＣ１０まで流れる。
【0016】
入力パッド２０で過負荷状態の場合、入力ノード２２での電圧は、ＶＳＳ未満に低下し、スイッチは、これを防止するためにクランプする。入力ノード２２での電圧は、ローサイド電圧オフセット未満に低下し、これは、比較器４６の状態を変化させる。次に、出力は、ローサイドクランプトランジスタ４２をオンに制御し、これは、電流を負の電圧レール３４に低下させ、このことにより、入力ノード２２での電圧は、ローサイドクランプ電圧になるようにクランプされる。
【0017】
多くの場合、ローサイド比較電圧は、単に接地電圧０Ｖとすることができ、この場合、ローサイド比較電圧を生成するための構成要素は必要ないことに留意されたい。他の場合には、ローサイド比較電圧は、図示するように、グラウンドを参照してローサイドオフセット電圧源４８によって生成可能である。さらに他の場合には、ローサイドオフセット電圧源４８は、グラウンドの代わりに正の電力レールの電圧ＶＤＤとの比較により、参照電圧を生成することができる。
【0018】
多くの場合、必要なローサイドクランプ電圧は、ゼロ、すなわち負の電圧レールの電圧でもよく、この場合、ローサイドクランプ電圧源４４は、省略されてもよい。
【0019】
したがって、この回路は、アナログ入力チャネル構造１２の入力での電流が、隣接するアナログ入力チャネル構造１４またはチップ上の他の場所の実際の構造に影響を及ぼしうることを回避する。
【0020】
ＥＳＤ構造２４は、入力パッド２０と入力ノード２２との間に提供される抵抗７４を含む。入力パッド２０側には、第１の対のダイオード７０、７２が、それぞれ、入力パッド２０と正の電圧レール３６との間、および、入力パッド２０と負の電圧レール３４との間に提供される。同様に、入力ノード２２側には、第２の対のダイオード７６、７８が、それぞれ、入力ノード２２と正の電圧レール３６との間、および、入力ノード２２と負の電圧レール３４との間に提供される。
【0021】
Ｔゲート回路２６（図６）は、並列のＰＭＯＳＦＥＴ８０およびＮＭＯＳＦＥＴ８２を備え、これらは、両方のＭＯＳＦＥＴ８０、８２を制御する共通の制御入力８４に基づいてスイッチングされ、ＭＯＳＦＥＴ８０、８２の１つのゲートが、インバータ８６を通過して制御される。この種のＴゲート回路は、オン／オフ間でスイッチング可能であり、２つのＭＯＳＦＥＴ８０、８２の使用により、すべての非過負荷入力電圧のために電流が流れることが確実になる。
【0022】
図３を参照すると、代替のローサイドクランプ回路が提示される。この場合、ローサイドクランプトランジスタ４２は、ＰＭＯＳＦＥＴであり、比較器４６の入力は、反対に接続され、すなわち、正の入力は、入力ノード２２に接続され、負の入力は、ローサイドオフセット電圧源４８を通してグラウンドに結合される。必要なローサイド比較電圧がゼロである場合、このローサイドオフセット電圧源４８は、省略されてもよい。
【0023】
ハイサイドクランプ回路６０は、同様に動作する。図１および図４を参照すると、ＰＭＯＳＦＥＴの形のハイサイドクランプトランジスタ６２は、入力ノード２２と正の電圧レール３６との間に接続される。クランプ電圧源６４は、ハイサイドクランプトランジスタ６２と正の電圧レール３６との間に提供される。演算増幅器比較器６６は、入力ノード２２に結合されたその負の入力と、ハイサイドオフセット電圧源６８を通して正の電圧レールに結合された正の入力と、を有する。ハイサイドオフセット電圧源６８は、ハイサイド比較電圧を生成し、必要なハイサイド比較電圧が単に正のレール３６の電圧である場合、ハイサイドオフセット電圧源は、省略されてもよい。
【0024】
ハイサイドクランプ回路６０は、ローサイドクランプ回路４０と類似の方法で動作する。通常、ハイサイドクランプトランジスタ６２は、ハイサイド比較器６６によってオフに制御される。入力ノード２２の電圧がハイサイド電圧オフセット超に上昇する場合には、比較器６６の出力は、状態を変化させ、ハイサイドクランプトランジスタ６２をオンに制御する。これは、入力ノード２２での電圧を、ハイサイド電圧オフセット以下に制御する。
【0025】
図５を参照すると、代替のハイサイドクランプ回路が提示される。この場合、ハイサイドクランプトランジスタ６２は、ＮＭＯＳＦＥＴであり、比較器６６入力は、反対に接続され、すなわち、負の入力は、ハイサイドオフセット電圧源６８を通して正の電圧レールに接続され、正の入力は、入力ノード２２に接続される。上述したように、比較器が単に入力ノード２２での電圧と正のレール３６の電圧との間にある場合、ハイサイドオフセット電圧源６８は、省略されてもよい。
【0026】
図１から図５において、ローサイドオフセット電圧源４８およびハイサイドオフセット電圧源６８は、比較器４６、６６の端子の１つに接続して示される。しかしながら、オフセットが比較器４６、６６の他の端子に同等に導入されてもよいことを認識されたい。例えば、比較器６６の正の入力と入力ノード２２との間にハイサイドオフセット電圧源６８を有する図５に示される構成の代わりに、オフセット電圧源６８は、正の電圧レール３６（ＶＤＤ）と比較器６６の負の入力との間に提供されてもよい。
【0027】
多くの場合、必要なハイサイドクランプ電圧は、正の電圧レールでもよく、この場合、ハイサイドクランプ電圧源６４は、省略されてもよい。
【0028】
特定の例が、本願明細書において図示および記載されてきたが、当業者によってさまざまな代替および／または等価な実施態様が、本発明の要旨を逸脱することなく、図示および記載された特定の例と置換されてもよいことを認識されたい。この出願は、本願明細書において述べられる特定の例の任意の適合または変化もカバーすることを意図するものである。それゆえ、本発明は、請求項およびその均等物のみによって限定されることを意図する。
【0029】
本願明細書において概説されるその好適実施形態を含む方法およびデバイスは、単独で用いられてもよいし、または、本願明細書に開示される他の方法およびデバイスと組み合わせてもよいことに留意されたい。加えて、デバイスの文脈で概説される特徴はまた、対応する方法にも適用でき、逆もまた同じである。さらに、本願明細書において概説される方法およびデバイスのすべての態様は、任意に組み合わせてもよい。特に、請求項の特徴は、任意の方法で互いに組み合わせてもよい。
【0030】
特に、上述した説明は、複数の入力チャネルを有するＡＤＣ１０を含むが、ＡＤＣは、複数のスイッチング可能な入力を有する代替の共通回路、例えば、ＯＰＡＭＰ、アナログマルチプレクサまたは複数の選択可能な入力によって駆動される任意の回路によって置換されてもよい。
【0031】
説明および図面が単に提案された方法およびシステムの原則を示すのみであることに留意されたい。当業者は、本願明細書において明確には記載または図示されないが、本発明の原理を実施し、その趣旨および範囲内に含まれるさまざまな構成を実施することができる。さらに、本願明細書において概説されるすべての例および実施形態は、主に、読者が提案された方法およびシステムの原則を理解する際に支援するための説明の目的のみのためであることを明示的に意図している。さらに、本発明の原則、態様および実施形態を提供する本願明細書のすべての記載は、その特定の例とともに、その均等物を包含することを意図している。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【外国語明細書】