特開 2024-163409 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024163409

(43)【公開日】2024-11-22

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241115BHJP

   H01L 29/06 20060101ALI20241115BHJP

   H01L 29/739 20060101ALI20241115BHJP

【ＦＩ】

H01L29/78 657D

H01L29/78 653C

H01L29/78 652M

H01L29/78 652P

H01L29/78 655B

H01L29/78 655D

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023078956

(22)【出願日】2023-05-12

(71)【出願人】

【識別番号】000233273

【氏名又は名称】ミネベアパワーデバイス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】白石 正樹

(57)【要約】

【課題】
ＲＣ－ＩＧＢＴにおけるダイオード領域のリカバリー損失を効果的に低減する。
【解決手段】
半導体装置１は、１つのチップ内にＩＧＢＴ領域３１とダイオード領域３２とを有し、ＩＧＢＴ領域３１のトレンチ６（第１のトレンチ）とダイオード領域３２のトレンチ６（第２のトレンチ）は、ともに幅広のトレンチであるとともに、ダイオード領域３２は、第１導電型のドリフト層２よりも表面側に設けられた第２導電型の第１半導体層２０と、第１導電型のドリフト層２よりも裏面側に設けられた第１導電型の第２半導体層２３および第２導電型のキャリア排出層２６とを有し、第２半導体層２３とキャリア排出層２６とが交互に配置されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

１つのチップ内にＩＧＢＴ領域とダイオード領域とを有し、
前記ＩＧＢＴ領域のＩＧＢＴは、第１導電型のドリフト層と、前記ドリフト層よりも表面側に設けられた第２導電型の第１のボディ層および第２のボディ層と、前記第１のボディ層および前記第２のボディ層よりも表面側に設けられた第１導電型のエミッタ層と、前記ドリフト層よりも裏面側に設けられた第２導電型のコレクタ層と、前記第１のボディ層および前記第２のボディ層の間に設けられた第１のトレンチと、を有し、
前記第１のトレンチは、前記第１のボディ層側の側壁にゲート絶縁膜を介して設けられた第１のゲート電極と、前記第２のボディ層側の側壁にゲート絶縁膜を介して設けられた第２のゲート電極と、トレンチ内絶縁膜とを有するとともに、前記第１のゲート電極と前記第２のゲート電極とが間に前記トレンチ内絶縁膜を介して離間しており、
前記ダイオード領域のダイオードは、前記ドリフト層と、前記ドリフト層よりも表面側に設けられた第２導電型の第１の第１半導体層および第２の第１半導体層と、前記ドリフト層よりも裏面側に設けられた第１導電型の第２半導体層と、前記第１の第１半導体層および前記第２の第１半導体層の間に設けられた第２のトレンチと、を有し、
前記第２のトレンチは、前記第１の第１半導体層側の側壁にダイオード領域トレンチ絶縁膜を介して形成された第１のダイオード領域トレンチ電極と、前記第２の第１半導体層側の側壁にダイオード領域トレンチ絶縁膜を介して形成された第２のダイオード領域トレンチ電極と、前記トレンチ内絶縁膜とを有するとともに、前記第１のダイオード領域トレンチ電極と前記第２のダイオード領域トレンチ電極とが間に前記トレンチ内絶縁膜を介して離間しており、
前記ダイオード領域は、前記ドリフト層よりも裏面側に設けられた第２導電型のキャリア排出層を有するとともに、前記第２半導体層と前記キャリア排出層とが交互に配置されていることを特徴とする半導体装置。

【請求項2】

請求項１において、
前記第１の第１半導体層および前記第２の第１半導体層が、前記キャリア排出層と重なることを特徴とする半導体装置。

【請求項3】

請求項１において、
前記第２のトレンチの幅が、前記第１の第１半導体層および前記第２の第１半導体層の幅よりも大きいことを特徴とする半導体装置。

【請求項4】

請求項１において、
前記第１のトレンチの幅と前記第２のトレンチの幅とが異なることを特徴とする半導体装置。

【請求項5】

請求項１において、
前記ＩＧＢＴ領域と前記ダイオード領域との間に境界領域を有し、
前記境界領域は、前記キャリア排出層を有することを特徴とする半導体装置。

【請求項6】

請求項５において、
前記境界領域は、第３のトレンチを有し、前記キャリア排出層は、前記境界領域の全体に設けられていることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

同一チップ内にＩＧＢＴ（Insulated Gate Bipolar Transistor）とダイオードとを内蔵するＲＣ－ＩＧＢＴ（ＲＣ：Reverse-Conducting、逆導通ＩＧＢＴ）は、ＩＧＢＴとダイオードのターミネーション領域を共通化できるため、チップサイズ低減ができるメリットがある。また、ＩＧＢＴとダイオードが動作するタイミングがそれぞれ異なるため、ＩＧＢＴ領域とダイオード領域とのうち一方で発生した損失による熱が他方に分散され、チップ全体で放熱できるため、熱抵抗が低減できるメリットもある。

【0003】

一方、ＩＧＢＴとダイオードを同一チップ内に作りこむため、各々の素子の同時最適化が難しく、特にダイオード領域のライフタイム制御が困難であるという課題がある。

【0004】

ダイオード領域では、ダイオード導通時に表面のｐ層からホール注入されて蓄積され、ダイオードリカバリー時にリカバリー電流が発生して損失が発生する。ここで、ホールの蓄積が多いほどリカバリー電流が大きいので、リカバリー損失を低減するためには、ホール注入の低減（低注入化）が必要となる。

【0005】

ＲＣ－ＩＧＢＴのダイオード領域のリカバリー損失を低減するための技術としては、例えば、特許文献１および特許文献２がある。

【0006】

特許文献１の図１２には、領域Ａ（ＩＧＢＴ領域）に第１の溝６（トレンチ）が複数設けられ、これらの溝は、第１の間隔で等間隔に設けられており、領域Ｂ（ダイオード領域）では、第２の溝１０（トレンチ）が複数設けられ、これらの溝は、第２の間隔で等間隔に設けられており、上記第２の間隔を、上記第１の間隔よりも小さくするようにした半導体装置の構成が記載されている。特許文献１の構成によれば、領域Ｂ（ダイオード領域）により多くの溝が設けられているため、ダイオードがオンした時にダイオードのアノードとして寄与するＰベース層２の面積が相対的に減少するため、Ｐベース層２からのホールの注入が抑制され、第１主面近傍のキャリア密度が減少し、リカバリー動作時のピーク電流を下げることが可能となり、ダイオードのリカバリー特性を改善することができるとされている。

【0007】

また、特許文献２の図１０には、ダイオード領域２０の裏面側に、ｎ＋型カソード層２６とｐ＋型キャリア排出層２７とを有し、ＩＧＢＴ領域とダイオード領域２０との間の境界領域５０の表面側にはダイオード領域２０のｐ型アノード層２５よりもｐ型不純物の濃度が低いｐ－型アノード層５５を有し、裏面側にはｐ型コレクタ層５６を有する半導体装置の構成が記載されている。特許文献２の構成によれば、ダイオードの順方向動作時に、第１主面側のｐ型アノード層２５から注入されたホールは、ｐ＋型キャリア排出層２７を介して排出され、ｎ－型ドリフト層１内のホール蓄積量を抑えることができ、このため、リカバリー動作時にリカバリー損失を低減することができる（段落０１０１参照）。また、ダイオードの順方向動作時に、境界領域５０のｐ型不純物の濃度が低いｐ－型アノード層５５からのホール注入が少なく、ダイオード領域２０へのホールの流入も抑えられるため、リカバリー損失を低減することができる（段落０１０２参照）。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００８－５３６４８号公報

【特許文献2】特開２０２２－１５８６１号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、特許文献１では、ＲＣ－ＩＧＢＴのダイオード部のＰベース層２の面積を減少させることで、ホール注入を抑制するものであるが、特許文献１の手法では、トレンチ間隔を小さくすることで、Ｐベース層２の面積を減少させているため、トレンチの加工の限界で、Ｐベース層２の面積の低減には限界がある。

【0010】

また、特許文献２では、ｐ＋型キャリア排出層２７を介してホールを排出することができるが、表面側の構造は、トレンチで仕切られているとはいえ、ほぼ全面にｐ型アノード層２５が存在するため、表面側からのホール注入量が多くなるので、ホール蓄積量を抑えてリカバリー損失を低減するには限界がある。

【0011】

本発明が解決しようとする課題は、ＲＣ－ＩＧＢＴにおけるダイオード領域のリカバリー損失を効果的に低減できる半導体装置を提供することである。

【課題を解決するための手段】

【0012】

上記した課題を解決するために、本発明の半導体装置は、１つのチップ内にＩＧＢＴ領域とダイオード領域とを有し、前記ＩＧＢＴ領域のＩＧＢＴは、第１導電型のドリフト層と、前記ドリフト層よりも表面側に設けられた第２導電型の第１のボディ層および第２のボディ層と、前記第１のボディ層および前記第２のボディ層よりも表面側に設けられた第１導電型のエミッタ層と、前記ドリフト層よりも裏面側に設けられた第２導電型のコレクタ層と、前記第１のボディ層および前記第２のボディ層の間に設けられた第１のトレンチと、を有し、前記第１のトレンチは、前記第１のボディ層側の側壁にゲート絶縁膜を介して設けられた第１のゲート電極と、前記第２のボディ層側の側壁にゲート絶縁膜を介して設けられた第２のゲート電極と、トレンチ内絶縁膜とを有するとともに、前記第１のゲート電極と前記第２のゲート電極とが間に前記トレンチ内絶縁膜を介して離間しており、前記ダイオード領域のダイオードは、前記ドリフト層と、前記ドリフト層よりも表面側に設けられた第２導電型の第１の第１半導体層および第２の第１半導体層と、前記ドリフト層よりも裏面側に設けられた第１導電型の第２半導体層と、前記第１の第１半導体層および前記第２の第１半導体層の間に設けられた第２のトレンチと、を有し、前記第２のトレンチは、前記第１の第１半導体層側の側壁にダイオード領域トレンチ絶縁膜を介して形成された第１のダイオード領域トレンチ電極と、前記第２の第１半導体層側の側壁にダイオード領域トレンチ絶縁膜を介して形成された第２のダイオード領域トレンチ電極と、前記トレンチ内絶縁膜とを有するとともに、前記第１のダイオード領域トレンチ電極と前記第２のダイオード領域トレンチ電極とが間に前記トレンチ内絶縁膜を介して離間しており、前記ダイオード領域は、前記ドリフト層よりも裏面側に設けられた第２導電型のキャリア排出層を有するとともに、前記第２半導体層と前記キャリア排出層とが交互に配置されていることを特徴とする。

【発明の効果】

【0013】

本発明の半導体装置によれば、ＲＣ－ＩＧＢＴにおけるダイオード領域のリカバリー損失を効果的に低減できる。

【0014】

なお、上記した以外の課題、構成及び効果については、下記する実施例の説明により、明らかにされる。

【図面の簡単な説明】

【0015】

【図1】実施例１の半導体装置の断面図。

【図2】実施例２の半導体装置の断面図。

【発明を実施するための形態】

【0016】

以下、図面を用いて本発明の実施例を説明する。各図、各実施例において、同一または類似の構成要素については同じ符号を付け、重複する説明は省略する。

【実施例0017】

図１は、実施例１の半導体装置の断面図である。

【0018】

本実施例では、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。この場合、後述するダイオード領域３２の第１半導体層２０はアノード層となり、第２半導体層２３はカソード層となる。なお、第１導電型がｐ型、第２導電型がｎ型であってもよく、この場合は、第１半導体層２０はカソード層となり、第２半導体層２３はアノード層となる。また、キャリアについてのホールとの記載は、電子と読み替えればよい。

【0019】

本実施例の半導体装置１は、１つのチップ内にＩＧＢＴ領域３１とダイオード領域３２とを有するＲＣ－ＩＧＢＴである。

【0020】

ＩＧＢＴ領域３１のＩＧＢＴは、第１導電型のドリフト層２と、ドリフト層２よりも表面側に設けられた第２導電型のボディ層３と、ボディ層３よりも表面側に設けられた第１導電型のエミッタ層４と、ドリフト層２よりも裏面側に設けられた第２導電型のコレクタ層１０と、互いに隣接する２つのボディ層３の間に設けられたトレンチ６（第１のトレンチ）とを有する。

【0021】

ここで、ＩＧＢＴ領域３１のトレンチ６（第１のトレンチ）は、幅広のトレンチとなっており、一般的なトレンチゲートに用いられる幅の狭いトレンチとは異なり、トレンチ６の内部に２つのゲート電極７を有している。具体的には、互いに隣接する２つのボディ層３のうち、一方を第１のボディ層、他方を第２のボディ層としたとき、トレンチ６は、第１のボディ層側の側壁にゲート絶縁膜８を介して設けられたゲート電極７（第１のゲート電極）と、第２のボディ層側の側壁にゲート絶縁膜８を介して設けられたゲート電極７（第２のゲート電極）と、トレンチ内絶縁膜１３とを有するとともに、第１のゲート電極と第２のゲート電極とが間にトレンチ内絶縁膜１３を介して離間している構成となっている。このような構造はサードゲート構造とも呼ばれ、チャネル領域の反対側を厚いトレンチ内絶縁膜１３で覆うため、ゲートとコレクタの対向面積が小さくなるので帰還容量を小さくできるという利点がある。ゲート電極７には、図示しない箇所でゲート配線およびゲートパッドと接続されゲート電位Ｇが印加される。

【0022】

ＩＧＢＴ領域３１のＩＧＢＴは、他に、表面側に設けられたエミッタ電極１２と、層間絶縁膜１５と、ボディ層３よりも高濃度の第２導電型のコンタクト層５と、トレンチ６の内部に設けられたフィールドプレート電極１４と、裏面側に設けられたコレクタ電極１１と、ドリフト層２とコレクタ層１０との間に設けられドリフト層２よりも高濃度の第１導電型のバッファ層９とを有している。エミッタ電極１２は、層間絶縁膜１５に設けられたコンタクトホールとボディ層３に接して設けられたコンタクト層５を介してボディ層３に接続されている。また、エミッタ電極１２は、エミッタ層４にも接続されている。さらに、エミッタ電極１２は、フィールドプレート電極１４にも接続され、フィールドプレート電極１４にエミッタ電位Ｅを印加している。

【0023】

ダイオード領域３２のダイオードは、ＩＧＢＴ領域３１のＩＧＢＴと同時に形成されるため、一部が類似した構造となっている。

【0024】

ダイオード領域３２のダイオードは、ドリフト層２と、ドリフト層２よりも表面側に設けられた第２導電型の第１半導体層２０と、ドリフト層２よりも裏面側に設けられた第１導電型の第２半導体層２３と、互いに隣接する２つの第１半導体層２０の間に設けられたトレンチ６（第２のトレンチ）とを有する。

【0025】

ダイオード領域３２のトレンチ６（第２のトレンチ）も、ＩＧＢＴ領域３１のトレンチ６（第１のトレンチ）と同様に、幅広のトレンチとなっている。互いに隣接する２つの第１半導体層２０の一方を第１の第１半導体層、他方を第２の第１半導体層としたとき、第２のトレンチは、第１の第１半導体層側の側壁にダイオード領域トレンチ絶縁膜２２を介して形成されたダイオード領域トレンチ電極２１（第１のダイオード領域トレンチ電極）と、第２の第１半導体層側の側壁にダイオード領域トレンチ絶縁膜２２を介して形成されたダイオード領域トレンチ電極２１（第２のダイオード領域トレンチ電極）と、トレンチ内絶縁膜１３とを有するとともに、第１のダイオード領域トレンチ電極と第２のダイオード領域トレンチ電極とが間にトレンチ内絶縁膜１３を介して離間している構成となっている。ダイオード領域トレンチ電極２１には、図示しない箇所でエミッタ電極１２と接続されエミッタ電位Ｅが印加される。なお、これに限られず、ダイオード領域トレンチ電極２１にゲート電位Ｇを印加するようにしてもよい。

【0026】

ダイオード領域３２のダイオードは、他に、表面側に設けられた第１電極２４と、層間絶縁膜１５と、第１半導体層２０よりも高濃度の第２導電型のコンタクト層５と、トレンチ６の内部に設けられたフィールドプレート電極１４と、裏面側に設けられた第２電極２５と、ドリフト層２と第２半導体層２３との間に設けられドリフト層２よりも高濃度の第１導電型のバッファ層９とを有している。第１電極２４は、エミッタ電極１２と一体で形成され、エミッタ電極１２に接続されている。したがって、本実施例では、アノード電極である第１電極２４は、アノード電位Ａであるとともに、エミッタ電位Ｅと同じ電位となっている。また、第２電極２５は、コレクタ電極１１と一体で形成され、コレクタ電極１１に接続されている。第１電極２４は、層間絶縁膜１５に設けられたコンタクトホールと第１半導体層２０に接して設けられたコンタクト層５を介して第１半導体層２０に接続されている。また、エミッタ電極１２は、フィールドプレート電極１４にも接続され、フィールドプレート電極１４にアノード電位Ａを印加している。

【0027】

本実施例の構造によれば、ダイオード領域３２のトレンチ６（第２のトレンチ）を幅広のトレンチにしたことにより、ダイオード領域トレンチ幅ＷＤＴを大きくできるので、第１半導体層２０の総面積を小さくすることができる。したがって、ダイオード導通時に表面側の第１半導体層２０からキャリアであるホールが注入される量を低減（低注入化）することができ、蓄積されるホールの量が減るので、ダイオードリカバリー時に発生するリカバリー電流も低減し、リカバリー損失を低減することができる。また、幅広のトレンチであるため、第１半導体層２０の総面積を小さくするために微細なトレンチを多数設ける必要がなく、トレンチの微細加工の限界の影響を受けにくい。なお、第１半導体層２０の総面積をより小さくするために、第１半導体層の幅ＷＤＦＳをダイオード領域トレンチ幅ＷＤＴよりも小さくすることも可能であるが、これに限られない。また、本実施例ではダイオード領域トレンチ幅ＷＤＴをＩＧＢＴ領域トレンチ幅ＷＩＴと同じにした例を示しているが、これに限られない。

【0028】

さらに、本実施例の半導体装置１では、ダイオード領域３２は、ドリフト層２よりも裏面側に設けられた第２導電型のキャリア排出層２６を有するとともに、第２半導体層２３とキャリア排出層２６とが交互に配置されている。これにより、ダイオード導通時に蓄積されたキャリアであるホールをキャリア排出層２６から排出することができ、蓄積されるキャリアの量を低減できるので、ダイオードリカバリー時に発生するリカバリー電流も低減し、リカバリー損失をさらに低減することができる。

【0029】

このように、本実施例の半導体装置１では、ダイオード領域３２のトレンチ６（第２のトレンチ）を幅広のトレンチにするとともに、裏面側にキャリア排出層２６を設けることで、リカバリー損失を効果的に低減できる。

【0030】

キャリア排出層２６は、第１半導体層２０と重なる位置に設けられていることが望ましい。これにより、第１半導体層２０と第２半導体層２３とが対向しなくなるので、ダイオード導通時に第１半導体層２０からキャリアであるホールが注入されにくくなり、注入されるキャリアの量を低減することができる。なお、注入されるキャリアの量をより低減するためには第１半導体層２０の全体がキャリア排出層２６と重なることが望ましいが、これに限られない。

【0031】

また、本実施例の半導体装置１のように、ＩＧＢＴ領域３１とダイオード領域３２との間に境界領域３３を有し、境界領域３３は、キャリア排出層２６を有する構成とすることが望ましい。ここで、境界領域３３は、境界領域３３のトレンチ６（第３のトレンチ）を有し、キャリア排出層２６は、境界領域３３の全体に設けられていることが望ましい。

【0032】

境界領域３３では、ダイオードリカバリー時にリカバリー電流が集中しやすいため、キャリア排出層２６を設けることでキャリア蓄積を抑制し、リカバリー電流を低減することで、リカバリー電流が集中することで生じる破壊を抑制できるとともに、リカバリー損失を低減することができる。

【0033】

なお、境界領域３３における構造は、ＩＧＢＴ領域３１やダイオード領域３２における構造と類似している。境界領域３３では、エミッタ層４と第２半導体層２３は形成されていない。また、境界領域３３のトレンチ６（第３のトレンチ）は、境界領域トレンチ電極２７と境界領域トレンチ絶縁膜２８とトレンチ内絶縁膜１３とフィールドプレート電極１４を有しており、境界領域トレンチ電極２７とフィールドプレート電極１４にはエミッタ電位Ｅが印加されているが、これに限られない。

【0034】

本実施例において、不純物濃度は、ドリフト層２が低濃度のｎ－、エミッタ層４が高濃度のｎ＋、コンタクト層５が高濃度のｐ＋、第２半導体層２３が高濃度のｎ＋、それ以外はｎまたはｐである例を用いて説明しているが、これに限られず、本実施例で意図する動作が可能な範囲で適宜変更可能である。

【実施例0035】

図２は、実施例２の半導体装置の断面図である。

【0036】

実施例２は実施例１の変形例であり、第１のトレンチの幅と第２のトレンチの幅とが異なる点で実施例１と相違する。

【0037】

本実施例では、ダイオード領域トレンチ幅ＷＤＴをＩＧＢＴ領域トレンチ幅ＷＩＴよりも大きくした例を示しているが、これに限られない。

【0038】

本実施例によれば、ダイオード領域トレンチ幅ＷＤＴとＩＧＢＴ領域トレンチ幅ＷＩＴとを独立に調整することができるので、ＩＧＢＴ領域３１の特性とダイオード領域３２の特性、特にダイオード領域３２のリカバリー特性を独立に調整することができる。

【0039】

以上、本発明の実施例を説明したが、本発明は実施例に記載された構成に限定されず、本発明の技術的思想の範囲内で種々の変更が可能である。また、各実施例で説明した構成の一部または全部を組み合わせて適用してもよい。