(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024163479
(43)【公開日】2024-11-22
(54)【発明の名称】半導体モジュール
(51)【国際特許分類】
H01L 25/07 20060101AFI20241115BHJP
【ＦＩ】
H01L25/04 C
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023079107
(22)【出願日】2023-05-12
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002697
【氏名又は名称】めぶき弁理士法人
(72)【発明者】
【氏名】森永 雄司
(72)【発明者】
【氏名】湧口 純弥
(57)【要約】
【課題】寄生インダクタンスの低減化を図ることができる半導体モジュールを提供する。
【解決手段】第１半導体チップと第３半導体チップ、第２半導体チップと第４半導体チップ、第１配線パターンと第３配線パターン、第２配線パターンと第４配線パターン、第１中点端子と第２中点端子、及び、第１の第２電源端子と第２の第２電源端子は、それぞれ中心線を基準に対称に配置され、第５配線パターン及び第１電源端子は、それぞれ中心線を基準に対称に形成され、第１中点端子及び第２中点端子は、半導体モジュールの一方側に隣接して配置され、第１電源端子、第１の第２電源端子及び第２の第２電源端子は、半導体モジュールの他方側に配置され、第１電源端子は、第５配線パターンの上部空間に非接触状態で配置され、かつ、第１配線パターンと第３配線パターンとを接続している半導体モジュール。
【選択図】図２
【解決手段】第１半導体チップと第３半導体チップ、第２半導体チップと第４半導体チップ、第１配線パターンと第３配線パターン、第２配線パターンと第４配線パターン、第１中点端子と第２中点端子、及び、第１の第２電源端子と第２の第２電源端子は、それぞれ中心線を基準に対称に配置され、第５配線パターン及び第１電源端子は、それぞれ中心線を基準に対称に形成され、第１中点端子及び第２中点端子は、半導体モジュールの一方側に隣接して配置され、第１電源端子、第１の第２電源端子及び第２の第２電源端子は、半導体モジュールの他方側に配置され、第１電源端子は、第５配線パターンの上部空間に非接触状態で配置され、かつ、第１配線パターンと第３配線パターンとを接続している半導体モジュール。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１～第４半導体チップ、第１～第５配線パターン、第１電源端子、第１の第２電源端子、第２の第２電源端子、第１中点端子及び第２中点端子を備え、前記第１半導体チップ及び前記第３半導体チップをハイサイドとし、前記第２半導体チップ及び前記第４半導体チップをローサイドとするブリッジ回路が構成されている半導体モジュールであって、
前記第１半導体チップと前記第３半導体チップ、前記第２半導体チップと前記第４半導体チップ、前記第１配線パターンと前記第３配線パターン、前記第２配線パターンと前記第４配線パターン、前記第１中点端子と前記第２中点端子、及び、前記第１の第２電源端子と前記第２の第２電源端子は、それぞれ中心線を基準に対称に配置され、
前記第５配線パターン及び前記第１電源端子は、それぞれ前記中心線を基準に対称に形成され、
前記第１中点端子及び前記第２中点端子は、前記半導体モジュールの一方側に隣接して配置され、
前記第１電源端子、前記第１の第２電源端子及び前記第２の第２電源端子は、前記半導体モジュールの他方側に配置され、
前記第１電源端子は、前記第５配線パターンの上部空間に非接触状態で配置され、かつ、前記第１配線パターンと前記第３配線パターンとを接続していることを特徴とする半導体モジュール。
前記第１半導体チップと前記第３半導体チップ、前記第２半導体チップと前記第４半導体チップ、前記第１配線パターンと前記第３配線パターン、前記第２配線パターンと前記第４配線パターン、前記第１中点端子と前記第２中点端子、及び、前記第１の第２電源端子と前記第２の第２電源端子は、それぞれ中心線を基準に対称に配置され、
前記第５配線パターン及び前記第１電源端子は、それぞれ前記中心線を基準に対称に形成され、
前記第１中点端子及び前記第２中点端子は、前記半導体モジュールの一方側に隣接して配置され、
前記第１電源端子、前記第１の第２電源端子及び前記第２の第２電源端子は、前記半導体モジュールの他方側に配置され、
前記第１電源端子は、前記第５配線パターンの上部空間に非接触状態で配置され、かつ、前記第１配線パターンと前記第３配線パターンとを接続していることを特徴とする半導体モジュール。
【請求項2】
前記第２配線パターン及び前記第４配線パターンは、前記第１中点端子と前記第２中点端子を接続する隣接領域が近接して配置されていることを特徴とする請求項１に記載の半導体モジュール。
【請求項3】
前記第１配線パターン及び前記第３配線パターンは、前記第５配線パターンの両側に近接して配置されており、
前記第１の第２電源端子及び前記第２の第２電源端子は、前記第５配線パターンの両側に配置されており、
前記第１電源端子は、Ｔ字形状を有することを特徴とする請求項１に記載の半導体モジュール。
前記第１の第２電源端子及び前記第２の第２電源端子は、前記第５配線パターンの両側に配置されており、
前記第１電源端子は、Ｔ字形状を有することを特徴とする請求項１に記載の半導体モジュール。
【請求項4】
前記第１半導体チップと前記第２半導体チップの近傍に配置され、前記第１配線パターンと前記第５配線パターンとに接続されている第１デカップリングコンデンサ、及び、前記第３半導体チップと前記第４半導体チップの近傍に配置され、前記第３配線パターンと前記第５配線パターンとに接続されている第２デカップリングコンデンサをさらに備えることを特徴とする請求項１に記載の半導体モジュール。
【請求項5】
前記第５配線パターンは、平面的に見て中央部に配置され、
前記第５配線パターンは、前記半導体モジュールの前記他方側に位置し、前記第１の第２電源端子と前記第２の第２電源端子が接続されている第１部分と、前記第１配線パターンと前記第３配線パターンの間に位置する第２部分と、前記第２部分から前記半導体モジュールの前記一方側に向けて突出する第３部分とを有し、前記第３部分には、第１斜辺及び第２斜辺を有する先細り形状の凸部が形成されていることを特徴とする請求項１に記載の半導体モジュール。
前記第５配線パターンは、前記半導体モジュールの前記他方側に位置し、前記第１の第２電源端子と前記第２の第２電源端子が接続されている第１部分と、前記第１配線パターンと前記第３配線パターンの間に位置する第２部分と、前記第２部分から前記半導体モジュールの前記一方側に向けて突出する第３部分とを有し、前記第３部分には、第１斜辺及び第２斜辺を有する先細り形状の凸部が形成されていることを特徴とする請求項１に記載の半導体モジュール。
【請求項6】
前記第１半導体チップは、第１ゲート電極、第１ソース電極及び第１ドレイン電極を備え、前記第１ゲート電極は第１制御用接続部材及び第１制御用配線パターンを介して第１制御用端子に接続され、前記第１ソース電極は第１検出用接続部材及び第１検出用配線パターンを介して第１検出用端子に接続されるとともに第１接続部材を介して前記第２配線パターンに接続され、前記第１ドレイン電極は前記第１配線パターンに接続され、
前記第２半導体チップは、第２ゲート電極、第２ソース電極及び第２ドレイン電極を備え、前記第２ゲート電極は第２制御用接続部材及び第２制御用配線パターンを介して第２制御用端子に接続され、前記第２ソース電極は第２検出用接続部材及び第２検出用配線パターンを介して第２検出用端子に接続されるとともに第２接続部材を介して前記第５配線パターンに接続され、前記第２ドレイン電極は前記第２配線パターンに接続され、
前記第３半導体チップは、第３ゲート電極、第３ソース電極及び第３ドレイン電極を備え、前記第３ゲート電極は第３制御用接続部材及び第３制御用配線パターンを介して第３制御用端子に接続され、前記第３ソース電極は第３検出用接続部材及び第３検出用配線パターンを介して第３検出用端子に接続されるとともに第３接続部材を介して前記第４配線パターンに接続され、前記第３ドレイン電極は前記第３配線パターンに接続され、
前記第４半導体チップは、第４ゲート電極、第４ソース電極及び第４ドレイン電極を備え、前記第４ゲート電極は第４制御用接続部材及び第４制御用配線パターンを介して第４制御用端子に接続され、前記第４ソース電極は第４検出用接続部材及び第４検出用配線パターンを介して第４検出用端子に接続されるとともに第４接続部材を介して前記第５配線パターンに接続され、前記第４ドレイン電極は前記第４配線パターンに接続され、
前記第２配線パターンには前記第５配線パターンの前記第１斜辺に沿った斜辺が形成され、前記第４配線パターンには前記第５配線パターンの前記第２斜辺に沿った斜辺が形成され、
前記第２半導体チップは、当該第２半導体チップの複数の辺のうちの１つの辺を当該第２半導体チップの第１辺としたとき、当該第２半導体チップの第１辺が前記第５配線パターンの前記第１斜辺に沿って配置され、
前記第４半導体チップは、当該第４半導体チップの複数の辺のうちの１つの辺を当該第４半導体チップの第１辺としたとき、当該第４半導体チップの第１辺が前記第５配線パターンの前記第２斜辺に沿って配置されていることを特徴とする請求項１に記載の半導体モジュール。
前記第２半導体チップは、第２ゲート電極、第２ソース電極及び第２ドレイン電極を備え、前記第２ゲート電極は第２制御用接続部材及び第２制御用配線パターンを介して第２制御用端子に接続され、前記第２ソース電極は第２検出用接続部材及び第２検出用配線パターンを介して第２検出用端子に接続されるとともに第２接続部材を介して前記第５配線パターンに接続され、前記第２ドレイン電極は前記第２配線パターンに接続され、
前記第３半導体チップは、第３ゲート電極、第３ソース電極及び第３ドレイン電極を備え、前記第３ゲート電極は第３制御用接続部材及び第３制御用配線パターンを介して第３制御用端子に接続され、前記第３ソース電極は第３検出用接続部材及び第３検出用配線パターンを介して第３検出用端子に接続されるとともに第３接続部材を介して前記第４配線パターンに接続され、前記第３ドレイン電極は前記第３配線パターンに接続され、
前記第４半導体チップは、第４ゲート電極、第４ソース電極及び第４ドレイン電極を備え、前記第４ゲート電極は第４制御用接続部材及び第４制御用配線パターンを介して第４制御用端子に接続され、前記第４ソース電極は第４検出用接続部材及び第４検出用配線パターンを介して第４検出用端子に接続されるとともに第４接続部材を介して前記第５配線パターンに接続され、前記第４ドレイン電極は前記第４配線パターンに接続され、
前記第２配線パターンには前記第５配線パターンの前記第１斜辺に沿った斜辺が形成され、前記第４配線パターンには前記第５配線パターンの前記第２斜辺に沿った斜辺が形成され、
前記第２半導体チップは、当該第２半導体チップの複数の辺のうちの１つの辺を当該第２半導体チップの第１辺としたとき、当該第２半導体チップの第１辺が前記第５配線パターンの前記第１斜辺に沿って配置され、
前記第４半導体チップは、当該第４半導体チップの複数の辺のうちの１つの辺を当該第４半導体チップの第１辺としたとき、当該第４半導体チップの第１辺が前記第５配線パターンの前記第２斜辺に沿って配置されていることを特徴とする請求項１に記載の半導体モジュール。
【請求項7】
前記第１電源端子、前記第１の第２電源端子、前記第２の第２電源端子、前記第１中点端子及び前記第２中点端子は、インナーリード部の幅がアウターリード部の幅よりも広くなっていることを特徴とする請求項１に記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体モジュールに関する。
【背景技術】
【0002】
従来、複数の半導体チップからブリッジ回路を構成することが広く行われている。ブリッジ回路において、回路内の寄生インダクタンスが要因で損失やリンギングが発生することがある。特に、半導体チップとしてワイドバンドギャップ半導体を使用する場合においては、その高スルーレートと高い動作周波数により、回路内の寄生インダクタンスが要因で損失やリンギングが発生し易い。寄生インダクタンスは、配線経路長（電流経路長ともいう。）に大きく依存するので、寄生インダクタンスを低減するためにモジュール化することも考えられる（例えば、特許文献１参照。）。
【0003】
図１４は、特許文献１に記載されている半導体装置９００の内部構成を示す平面図である。特許文献１に開示されている半導体装置９００は、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときの電流経路は、図１４の実線Ａで示すように、第１電源端子９１１から第１半導体チップＱ１を通って第１中点端子９２１に至り、第１中点端子９２１から図示しない負荷を通った後に、第２中点端子９２２から第４半導体チップＱ４を通って第２電源端子９１２に至る経路である。
【0004】
一方、第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときの電流経路は、図１４の破線Ｂで示すように、第１電源端子９１１から第３半導体チップＱ３を通って第２中点端子９２２に至り、第２中点端子９２２から図示しない負荷を通った後に、第１中点端子９２１から第２半導体チップＱ２を通って第２電源端子９１２に至る経路である。
【0005】
なお、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときは第３半導体チップＱ３及び第２半導体チップＱ２はともにオフになっており、第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときは第１半導体チップＱ１及び第４半導体チップＱ４はともにオフになっているが、半導体チップがオフになっていることの記載は以下の説明においては省略する。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】国際公開第２０２０／２４１２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、上記のような電流経路を有する半導体モジュールは、単純にモジュール化しただけであるため、寄生インダクタンスの低減効果は不十分であり、これが問題となっていた。
【0008】
そこで、本発明は、上記の問題を解決するためになされたものであり、寄生インダクタンスの低減化を図ることができる半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の半導体モジュールは、第１～第４半導体チップ、第１～第５配線パターン、第１電源端子、第１の第２電源端子、第２の第２電源端子、第１中点端子及び第２中点端子を備え、前記第１半導体チップ及び前記第３半導体チップをハイサイドとし、前記第２半導体チップ及び前記第４半導体チップをローサイドとするブリッジ回路が構成されている半導体モジュールであって、前記第１半導体チップと前記第３半導体チップ、前記第２半導体チップと前記第４半導体チップ、前記第１配線パターンと前記第３配線パターン、前記第２配線パターンと前記第４配線パターン、前記第１中点端子と前記第２中点端子、及び、前記第１の第２電源端子と前記第２の第２電源端子は、それぞれ中心線を基準に対称に配置され、前記第５配線パターン及び前記第１電源端子は、それぞれ前記中心線を基準に対称に形成されており、前記第１中点端子及び前記第２中点端子は、前記半導体モジュールの一方側に隣接して配置されており、前記第１電源端子、前記第１の第２電源端子及び前記第２の第２電源端子は、前記半導体モジュールの他方側に配置されており、前記第１電源端子は、前記第５配線パターンの上部空間に非接触状態で配置され、かつ、前記第１配線パターンと前記第３配線パターンとを接続していることを特徴とする。
【発明の効果】
【0010】
本発明の半導体モジュールにおいては、第１半導体チップと第３半導体チップ、第２半導体チップと第４半導体チップ、第１配線パターンと第３配線パターン、第２配線パターンと第４配線パターン、第１中点端子と第２中点端子、及び、第１の第２電源端子と第２の第２電源端子は、それぞれ中心線を基準に対称に配置され、第５配線パターン及び第１電源端子は、それぞれ中心線を基準に対称に形成されている。このため、本発明の半導体モジュールによれば、第１半導体チップ及び第４半導体チップをともにオンしたときと第３半導体チップ及び第２半導体チップをともにオンしたときとで流れる電流経路の長さ（配線経路長）を合わせることができる。その結果、第１半導体チップ及び第４半導体チップをともにオンしたときと第３半導体チップ及び第２半導体チップをともにオンしたときとで流れる電流経路（配線）の寄生インダクタンスを合わせることができ、結果として寄生インダクタンスの低減化を図ることができる。
【0011】
また、本発明の半導体モジュールにおいては、第１中点端子と第２中点端子、及び、第１の第２電源端子と第２の第２電源端子は、それぞれ中心線を基準に対称に配置され、第５配線パターン及び第１電源端子は、それぞれ中心線を基準に対称に形成されており、第１中点端子及び第２中点端子は、半導体モジュールの一方側に隣接して配置されており、第１電源端子、第１の第２電源端子及び第２の第２電源端子は、半導体モジュールの他方側に配置されており、第１電源端子は、第５配線パターンの上部空間に非接触状態で配置され、かつ、第１配線パターンと第３配線パターンとを接続している。このため、本発明のモジュールによれば、第１半導体チップ及び第４半導体チップをともにオンしたときの電流経路は、第１電源端子から第１半導体チップを通って第１中点端子に至り、第１中点端子から図示しない負荷を通った後に、第２中点端子から第４半導体チップを通って第５配線パターンに入った後、第１の第２電源端子及び第２の第２電源端子に至る電流経路となる。また、第３半導体チップ及び第２半導体チップをともにオンしたときの電流経路は、第１電源端子から第３半導体チップを通って第２中点端子に至り、第２中点端子から図示しない負荷を通った後に、第１中点端子から第２半導体チップを通って第５配線パターンに入った後、第１の第２電源端子及び第２の第２電源端子に至る電流経路となる。このため、上記のいずれの場合も、第１電源端子と第５配線パターンとでは逆方向に電流が流れ、かつ、第１中点端子と第２中点端子とでは逆方向に電流が流れることとなり、第１電源端子及び第５配線パターンに発生する磁界、及び、第１中点端子及び第２中点端子に発生する磁界を相殺することができることから、結果として寄生インダクタンスの低減化を図ることができる。
【図面の簡単な説明】
【0012】
【図1】実施形態に係る半導体モジュール１の概念図である。
【図2】実施形態に係る半導体モジュール１の内部構成を示す平面図である。
【図3】実施形態に係る半導体モジュール１から第１電源端子５１を分離した状態を示す平面図である。
【図5】第１電源端子５１の説明図である。
【図6】実施形態に係る半導体モジュール１の等価回路図である。
【図8】比較例に係る半導体モジュール１Ａの内部構成を示す平面図である。
【図10】実施形態に係る半導体モジュール１と比較例に係る半導体モジュール１Ａについて周波数とインダクタンスとの関係を示す図である。
【図11】実施形態に係る半導体モジュール１と比較例に係る半導体モジュール１Ａについて周波数とインダクタンスとの関係を示す図である。
【図12】変形例１に係る半導体モジュールの等価回路図である。
【図13】変形例２に係る半導体モジュールの等価回路図である。
【図14】特許文献１に記載されている半導体装置９００の内部構成を示す平面図である。
【発明を実施するための形態】
【0013】
以下、本発明の半導体モジュールの実施形態について説明する。
【0014】
図１は、実施形態に係る半導体モジュール１の概念図である。図１の概念図は、本発明の上位概念を示す図であって、主な電流経路（制御系や検出系の電流経路を除外した、比較的大きな電流が流れる電流経路）を構成する構成要素（部材）を示す図である。図１における黒丸は、構成要素の区切りを示すものである。図２は、実施形態に係る半導体モジュール１の内部構成を示す平面図である。図３は、実施形態に係る半導体モジュール１から第１電源端子５１を分離した状態を示す平面図である。図４は、図３の要部拡大図である。図５は、第１電源端子５１の説明図である。
【0015】
【0016】
実施形態に係る半導体モジュール１は、ＤＣ－ＤＣコンバータであって、図１～図４に示すように、第１～第４半導体チップＱ１～Ｑ４、第１～第５配線パターン１０～５０、第１電源端子５１、第１の第２電源端子５２、第２の第２電源端子５３、第１中点端子６１及び第２中点端子６２を備え、第１半導体チップＱ１及び第３半導体チップＱ３をハイサイドとし、第２半導体チップＱ２及び第４半導体チップＱ４をローサイドとするブリッジ回路が構成されている。第１電源端子５１、第１の第２電源端子５２及び第２の第２電源端子５３は入力電源端子として機能し、第１中点端子６１及び第２中点端子６２は出力電源端子として機能する。このようなブリッジ回路において、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする動作と、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする動作とを交互に繰り返す。ブリッジ回路は、基板７０に形成されている。半導体モジュール１は樹脂封止されており、モールドＭは外縁を表示している。
【0017】
実施形態に係る半導体モジュール１においては、図２～図４に示すように、第１半導体チップＱ１と第３半導体チップＱ３、第２半導体チップＱ２と第４半導体チップＱ４、第１配線パターン１０と第３配線パターン３０、第２配線パターン２０と第４配線パターン４０、第１中点端子６１と第２中点端子６２、及び、第１の第２電源端子５２と第２の第２電源端子５３は、それぞれ中心線を基準に対称に配置され、第５配線パターン５０及び第１電源端子５１は、それぞれ中心線を基準に対称に形成されている。
【0018】
実施形態に係る半導体モジュール１においては、図２～図４に示すように、第１中点端子６１及び第２中点端子６２は、半導体モジュール１の一方側に隣接して配置され、第１電源端子５１、第１の第２電源端子５２及び第２の第２電源端子５３は、半導体モジュール１の他方側に配置され、第１電源端子５１は、第５配線パターン５０の上部空間に非接触状態で配置され、かつ、第１配線パターン１０と第３配線パターン３０とを接続している。
【0019】
なお、実施形態に係る半導体モジュール１においては、図２～図４に示すように、第１～第４半導体チップＱ１～Ｑ４は、第１半導体チップＱ１、第２半導体チップＱ２、第３半導体チップＱ３及び第４半導体チップＱ４である。また、第１～第５配線パターン１０～５０は、第１配線パターン１０、第２配線パターン２０、第３配線パターン３０、第４配線パターン４０及び第５配線パターン５０である。また、以下の説明において、第１～第４半導体チップＱ１～Ｑ４をまとめて説明する場合には、「第１」、「第２」等を省略して、「半導体チップＱ１～Ｑ４」と表記する場合もある。また、第１～第５配線パターン１０～５０も同様に、第１～第５配線パターン１０～５０をまとめて説明する場合には、「第１」、「第２」等を省略して、「配線パターン１０～５０」と表記する場合もある。
【0020】
実施形態に係る半導体モジュール１においては、半導体チップＱ１～Ｑ４はＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるとし、その平面視形状は矩形をなしているものとして説明する。また、実施形態に係る半導体モジュール１においては、セラミック（アルミナ、窒化アルミニウム、窒化ケイ素等）からなるベースに金属（銅）を直接接合したセラミック基板であるＤＣＢ（Direct Copper Bonding）基板７０上に配線パターン１０～５０が形成されているものとする。なお、本発明の半導体モジュールに用いる基板はＤＣＢ基板に限られるものではなく、ＡＭＢ（Active Metal Brazing）基板のような他のセラミック基板や、銅ベースやアルミニウムベースの金属ベース基板等を用いることもできる。セラミック基板に接合する金属としては、銅以外の金属（例えば、アルミニウム）を用いることもできる。
【0021】
半導体チップＱ１～Ｑ４はそれぞれソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇを有しているが、半導体チップＱ１～Ｑ４として縦型トランジスタチップ（ＳｉやＳｉＣ材料で構成されるＭＯＳＦＥＴ等の縦型トランジスタチップ）を用いた場合のドレイン電極Ｄは、半導体チップＱ１～Ｑ４における配線パターン１０～４０側の面（半導体チップＱ１～Ｑ４の裏面）に設けるように構成する。なお、実施形態に係る半導体モジュール１においては、半導体チップＱ１～Ｑ４として縦型トランジスタチップを用いた場合を例示している。従って、ドレイン電極Ｄは配線パターン１０～４０側に設けられていて目視できないため、ドレイン電極を示す符号「Ｄ」は図示されていない。また、ゲート電極Ｇは、半導体チップＱ１～Ｑ４におけるソース電極Ｓ側の面に設けられている。
【0022】
また、半導体チップＱ１～Ｑ４は、本発明の要旨を変更しない範囲であれば適宜変更可能であり、例えば、半導体チップＱ１～Ｑ４として、例えば、横型トランジスタチップ（例えば、ＧａＮオンＳｉ材料で構成されるＧａＮ－ＨＥＭＴ、その他Ｇａ２Ｏ３オンＳｉ材料で構成される化合物半導体トランジスタ等）を用いてもよい。なお、横型トランジスタチップの場合、ドレイン電極Ｄを含め、ゲート電極Ｇ及びソース電極Ｓは、半導体チップの表面に複数形成すると好適である。また、半導体チップＱ１～Ｑ４は、トランジスタチップに限定せず、回路アプリケーションに対応して、適宜、トランジスタチップをダイオードチップに置き換えた変形的構成としてもよい。
【0023】
【0024】
実施形態に係る半導体モジュール１においては、図２～図４に示すように、第１配線パターン１０及び第３配線パターン３０は、第５配線パターン５０（後述する第２部分）の両側に近接して配置されており、第１の第２電源端子５２及び第２の第２電源端子５３は、第５配線パターン５０（後述する第１部分）の両側に配置されており、第１電源端子５１は、Ｔ字形状を有する。
【0025】
実施形態に係る半導体モジュール１は、図２～図４に示すように、第１半導体チップＱ１と第２半導体チップＱ２の近傍に配置され、第１配線パターン１０と第５配線パターン５０とに接続されている第１デカップリングコンデンサ９１、及び、第３半導体チップＱ３と第４半導体チップＱ４の近傍に配置され、第３配線パターン３０と第５配線パターン５０とに接続されている第２デカップリングコンデンサ９２をさらに備える。第１デカップリングコンデンサ９１及び第２デカップリングコンデンサ９２は電源電圧の変動を回避したり、各種ノイズを除去したりする機能を有している。
【0026】
実施形態に係る半導体モジュール１においては、図２～図４に示すように、第５配線パターン５０は、平面的に見て中央部に配置され、第５配線パターン５０は、半導体モジュール１の他方側に位置し、第１の第２電源端子５２と第２の第２電源端子５３が接続されている第１部分と、第１配線パターン１０と第３配線パターン３０の間に位置する第２部分と、第２部分から半導体モジュール１の一方側に向けて突出する第３部分とを有し、第３部分には、第１斜辺５５及び第２斜辺５６を有する先細り形状の凸部５４が形成されている。
【0027】
なお、「先細り形状の凸部５４」は、以下では「先細り形状の」を省略して、単に「凸部５４」と表記する場合もある。凸部５４の第１斜辺５５と第２斜辺５６とのなす角度θ（図４参照。）は、特に限定されるものではないが、実施形態に係る半導体モジュール１においては９０度として示している。このため、第２配線パターン２０の斜辺２２及び第４配線パターン４０の斜辺４２は、角度がそれぞれ４５度である。
【0028】
実施形態に係る半導体モジュール１においては、図２～図４に示すように、第１半導体チップＱ１は、第１ゲート電極Ｇ１、第１ソース電極Ｓ１及び第１ドレイン電極を備える。第１ゲート電極Ｇ１はアルミニウムワイヤなどからなる第１制御用接続部材１３１及び第１制御用配線パターン１１１を介して第１制御用端子Ｔ１１に接続されている。第１ソース電極Ｓ１はアルミニウムワイヤなどからなる第１検出用接続部材１４１及び第１検出用配線パターン１２１を介して第１検出用端子Ｔ２１に接続されるとともにアルミニウムワイヤなどからなる第１接続部材８１を介して第２配線パターン２０に接続されている。第１ドレイン電極は第１配線パターン１０に接続されている。
【0029】
また、実施形態に係る半導体モジュール１においては、図２～図４に示すように、第２半導体チップＱ２は、第２ゲート電極Ｇ２、第２ソース電極Ｓ２及び第２ドレイン電極を備える。第２ゲート電極Ｇ２はアルミニウムワイヤなどからなる第２制御用接続部材１３２及び第２制御用配線パターン１１２を介して第２制御用端子Ｔ１２に接続されている。第２ソース電極Ｓ２はアルミニウムワイヤなどからなる第２検出用接続部材１４２及び第２検出用配線パターン１２２を介して第２検出用端子Ｔ２２に接続されるとともにアルミニウムワイヤなどからなる第２接続部材８２を介して第５配線パターン５０に接続されている。第２ドレイン電極は第２配線パターン２０に接続されている。
【0030】
また、実施形態に係る半導体モジュール１においては、図２～図４に示すように、第３半導体チップＱ３は、第３ゲート電極Ｇ３、第３ソース電極Ｓ３及び第３ドレイン電極を備える。第３ゲート電極Ｇ３はアルミニウムワイヤなどからなる第３制御用接続部材１３３及び第３制御用配線パターン１１３を介して第３制御用端子Ｔ１３に接続されている。第３ソース電極Ｓ３はアルミニウムワイヤなどからなる第３検出用接続部材１４３及び第３検出用配線パターン１２３を介して第３検出用端子Ｔ２３に接続されるとともにアルミニウムワイヤなどからなる第３接続部材８３を介して第４配線パターン４０に接続されている。第３ドレイン電極は第３配線パターン３０に接続されている。
【0031】
実施形態に係る半導体モジュール１においては、第４半導体チップＱ４は、第４ゲート電極Ｇ４、第４ソース電極Ｓ４及び第４ドレイン電極を備える。第４ゲート電極Ｇ４はアルミニウムワイヤなどからなる第４制御用接続部材１３４及び第４制御用配線パターン１１４を介して第４制御用端子Ｔ１４に接続されている。第４ソース電極Ｓ４はアルミニウムワイヤなどからなる第４検出用接続部材１４４及び第４検出用配線パターン１２４を介して第４検出用端子Ｔ２４に接続されるとともにアルミニウムワイヤなどからなる第４接続部材８４を介して第５配線パターン５０に接続されている。第４ドレイン電極は第４配線パターン４０に接続されている。
【0032】
実施形態に係る半導体モジュール１においては、図２～図４に示すように、第２配線パターン２０には第５配線パターン５０の第１斜辺５５に沿った斜辺が形成され、第４配線パターン４０には第５配線パターン５０の第２斜辺５６に沿った斜辺が形成されている。
【0033】
実施形態に係る半導体モジュール１においては、図２～図４に示すように、第２半導体チップＱ２は、第２半導体チップＱ２の複数の辺のうちの１つの辺を第２半導体チップＱ２の第１辺ａ１としたとき、第２半導体チップＱ２の第１辺ａ１が第５配線パターン５０の第１斜辺５５に沿って配置され、第２半導体チップＱ２のソース電極Ｓ２が第２接続部材８２を介して第５配線パターン５０に接続されている。
【0034】
また、実施形態に係る半導体モジュール１においては、図２～図４に示すように、第４半導体チップＱ４は、第４半導体チップＱ４の複数の辺のうちの１つの辺を第４半導体チップＱ４の第１辺ａ１としたとき、第４半導体チップＱ４の第１辺ａ１が第５配線パターン５０の第２斜辺５６に沿って配置され、第４半導体チップＱ４のソース電極Ｓ４が第４接続部材８４を介して第５配線パターン５０に接続されている。
【0035】
実施形態に係る半導体モジュール１においては、図２～図４に示すように、第１電源端子５１、第１の第２電源端子５２、第２の第２電源端子５３、第１中点端子６１及び第２中点端子６２は、インナーリード部５１ａ，５２ａ，５３ａ，６１ａ，６２ａの幅がアウターリード部５１ｂ，５２ｂ，５３ｂ，６１ｂ，６２ｂの幅よりも広くなっている。
【0036】
第１電源端子５１、第１及び第２の第２電源端子５２，５３並びに第１及び第２中点端子６１，６２について説明する。第１電源端子５１並びに第１及び第２の第２電源端子５２，５３は、ブリッジ回路への電力を供給する端子であり、電流の流れとしてみた場合、第１電源端子５１が電流の入力側、第１及び第２の第２電源端子５２，５３が電流の出力側であるとする。
【0037】
第１電源端子５１は第１配線パターン１０及び第３配線パターン３０に接続されている。第１の第２電源端子５２及び第２の第２電源端子５３は第５配線パターン５０（両側部）に接続されている。
【0038】
第１中点端子６１及び第２中点端子６２は、図示しない負荷が接続される端子である。第１中点端子６１は第２配線パターン２０に接続されており、第２中点端子６２は第４配線パターン４０に接続されている。そして、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときと、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときとでは、第１中点端子６１と第２中点端子６２との間を流れる電流の向きが反転する。
【0039】
実施形態に係る半導体モジュール１においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときには、第１中点端子６１から第２中点端子６２へと電流が流れ、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときには、第２中点端子６２から第１中点端子６１へと電流が流れる。実施形態に係る半導体モジュール１における全体的な電流経路については後述する。
【0040】
また、図２～図４に示すように、第１電源端子５１のアウターリード部並びに第１の第２電源端子５２のアウターリード部及び第２の第２電源端子５３のアウターリード部と、第１中点端子６１のアウターリード部及び第２中点端子６２のアウターリード部とは、半導体モジュール１の反対側に配置されている。ここで、「半導体モジュール１の反対側」というのは、半導体モジュール１の図示の上側と図示の下側である。また、アウターリード部というのは、樹脂封止したときに樹脂の外側に存在する部分のことをいう。なお、実施形態１に係る半導体モジュール１は樹脂封止されているが、図２及び図３においては、半導体モジュール１の内部構成を示すため、樹脂については符号Ｍで示す外縁のみを表示している。
【0041】
なお、図２～図４に示すように、第１制御端子Ｔ１１のアウターリード部及び第３制御端子Ｔ１３のアウターリード部と、第１電源端子５１のアウターリード部、第１の第２電源端子５２のアウターリード部及び第２の第２電源端子５３のアウターリード部とは、半導体モジュール１の同じ側に配置されている。また、第２制御端子Ｔ１２のアウターリード部及び第４制御端子Ｔ１４のアウターリード部と、第１中点端子６１のアウターリード部及び第２中点端子６２のアウターリード部とは、半導体モジュール１の同じ側に配置されている。
【0042】
また、図２～図４に示すように、第１検出端子Ｔ２１のアウターリード部及び第３検出端子Ｔ２３のアウターリード部と、第１電源端子５１のアウターリード部、第１の第２電源端子５２のアウターリード部及び第２の第２電源端子５３のアウターリード部とは、半導体モジュール１の同じ側に配置されている。さらに、第２検出端子Ｔ２２のアウターリード部及び第４検出端子Ｔ２４のアウターリード部と、第１中点端子６１のアウターリード部及び第２中点端子６２のアウターリード部とは、半導体モジュールの同じ側に配置されている。
【0043】
第１電源端子５１は、図５の正面図に示すように、第１配線パターン１０との接続部５１１、第３配線パターン３０との接続部５１２、及び、第１配線パターン１０との接続部５１１と第３配線パターン３０との接続部５１２との間に位置し第５配線パターン５０との間に空間を形成するための空間形成部５１３を有する。このため、実施形態に係る半導体モジュール１においては、第１電源端子５１は、図２～図５からも分かるように、第５配線パターン５０の上部空間に非接触状態で配置され、かつ、第１配線パターン１０と第３配線パターン３０とを接続する。
【0044】
図６は、図２に示す半導体モジュール１のブリッジ回路１００の等価回路図である。図７は、図２の平面図に電流経路を書き込んだ電流経路説明図である。
図６及び図７において、図２と同一構成要素には基本的には同一符号が付されている。但し、図６においては、第１の第２電源端子５２及び第２の第２電源端子５３を総称して第２電源端子５２として表し、以下の説明でも第１の第２電源端子５２及び第２の第２電源端子５３を総称して第２電源端子５２として説明する。
図６及び図７において、図２と同一構成要素には基本的には同一符号が付されている。但し、図６においては、第１の第２電源端子５２及び第２の第２電源端子５３を総称して第２電源端子５２として表し、以下の説明でも第１の第２電源端子５２及び第２の第２電源端子５３を総称して第２電源端子５２として説明する。
【0045】
図６に示すブリッジ回路１００は、前述したように、第１半導体チップＱ１及び第３半導体チップＱ３をハイサイドとし、第２半導体チップＱ２及び第４半導体チップＱ４をローサイドとするブリッジ回路である。このようなブリッジ回路１００において、第１半導体チップＱ１及び第４半導体チップＱ４の各ゲート電極Ｇ（ゲート電極Ｇ１，Ｇ４）に所定の電圧が同時に印加されることにより、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンする。また、第３半導体チップＱ３及び第２半導体チップＱ２の各ゲート電極Ｇ（ゲート電極Ｇ３，Ｇ２）に所定の電圧が同時に印加されることにより、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする。
【0046】
ここで、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路は、図６の実線Ａで示すように、第１電源端子５１から第１半導体チップＱ１を通って第１中点端子６１に至り、第１中点端子６１から図示しない負荷を通った後に、第２中点端子６２から第４半導体チップＱ４を通って第２電源端子５２に至る経路である。
【0047】
一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路は、図６の破線Ｂで示すように、第１電源端子５１から第３半導体チップＱ３を通って第２中点端子６２に至り、第２中点端子６２から図示しない負荷を通った後に、第１中点端子６１から第２半導体チップＱ２を通って第２電源端子５２に至る経路である。
【0048】
このような電流経路を、実施形態に係る半導体モジュール１の電流経路の説明図である図７を参照して具体的に説明する。なお、図７は、図２の平面図に電流経路を加えた図である。但し、図７においては、図２に示した各構成要素を示す符号は、一部が省略されており、主に、電流経路の説明に必要な構成要素の符号が記載されている。
【0049】
第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路は、図７の実線Ａで示す経路となる。具体的には、第１電源端子５１から第１配線パターン１０に入り、当該第１配線パターン１０に搭載されている第１半導体チップＱ１のドレイン電極からソース電極Ｓ１を経て、当該ソース電極Ｓ１と第２配線パターン２０とを接続する第１接続部材８１を介して第２配線パターン２０を通って第１中点端子６１へと流れる。その後、図示しない負荷を経て第２中点端子６２から第４配線パターン４０に入り、当該第４配線パターン４０に搭載されている第４半導体チップＱ４のドレイン電極からソース電極Ｓ４を経て、当該ソース電極Ｓ４と第５配線パターン５０とを接続する第４接続部材８４を介して第５配線パターン５０を通って第２電源端子５２（第１の第２電源端子５２及び第２の第２電源端子５３）へと流れる。
【0050】
一方、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路は、図７の破線Ｂで示す経路となる。具体的には、第１電源端子５１から第３配線パターン３０に入り、当該第３配線パターン３０に搭載されている第３半導体チップＱ３のドレイン電極からソース電極Ｓ３を経て、当該ソース電極Ｓ３と第４配線パターン４０とを接続する第３接続部材８３を介して第４配線パターン４０を通って第２中点端子６２へと流れる。その後、図示しない負荷を経て第１中点端子６１から第２配線パターン２０に入り、当該第２配線パターン２０に搭載されている第２半導体チップＱ２のドレイン電極からソース電極Ｓ２を経て、当該ソース電極Ｓ２と第５配線パターン５０とを接続する第２接続部材８２から第５配線パターン５０を通って第２電源端子５２（第１の第２電源端子５２及び第２の第２電源端子５３）へと流れる。
【0051】
このように、半導体モジュール１の使用時においては、第１電源端子５１と第２電源端子５２（第１の第２電源端子５２及び第２の第２電源端子５３）とでは逆方向に電流が流れ、かつ、第１中点端子６１と第２中点端子６２とでは逆方向に電流が流れる。
【0052】
以上説明したように、実施形態に係る半導体モジュール１においては、第１半導体チップＱ１と第３半導体チップＱ３、第２半導体チップＱ２と第４半導体チップＱ４、第１配線パターン１０と第３配線パターン３０、第２配線パターン２０と第４配線パターン４０、第１中点端子６１と第２中点端子６２、及び、第１の第２電源端子５２と第２の第２電源端子５３は、それぞれ中心線を基準に対称に配置され、第５配線パターン５０及び第１電源端子５１は、それぞれ中心線を基準に対称に形成されている。このため、実施形態に係る半導体モジュール１によれば、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときと第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときとで流れる電流経路の長さ（配線経路長）を合わせることができる。その結果、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときと第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときとで流れる電流経路（配線）の寄生インダクタンスを合わせることができ、結果として寄生インダクタンスの低減化を図ることができる。
【0053】
また、実施形態に係る半導体モジュール１においては、第１中点端子６１と第２中点端子６２、及び、第１の第２電源端子５２と第２の第２電源端子５３は、それぞれ中心線を基準に対称に配置され、第５配線パターン５０及び第１電源端子５１は、それぞれ中心線を基準に対称に形成されており、第１中点端子６１及び第２中点端子６２は、半導体モジュール１の一方側に隣接して配置されており、第１電源端子５１、第１の第２電源端子５２及び第２の第２電源端子５３は、半導体モジュール１の他方側に配置されており、第１電源端子５１は、第５配線パターン５０の上部空間に非接触状態で配置され、かつ、第１配線パターン１０と第３配線パターン３０とを接続している。このため、実施形態に係るモジュール１によれば、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときの電流経路は、第１電源端子５１から第１半導体チップＱ１を通って第１中点端子６１に至り、第１中点端子６１から図示しない負荷を通った後に、第２中点端子６２から第４半導体チップＱ４を通って第５配線パターン５０に入った後、第１の第２電源端子５２及び第２の第２電源端子５３に至る電流経路となる。また、第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときの電流経路は、第１電源端子５１から第３半導体チップＱ３を通って第２中点端子６２に至り、第２中点端子６２から図示しない負荷を通った後に、第１中点端子６１から第２半導体チップＱ２を通って第５配線パターン５０に入った後、第１の第２電源端子５２及び第２の第２電源端子５３に至る電流経路となる。このため、上記のいずれの場合も、第１電源端子５１と第５配線パターン５０とでは逆方向に電流が流れ、かつ、第１中点端子６１と第２中点端子６２とでは逆方向に電流が流れることとなり、第１電源端子５１及び第５配線パターン５０に発生する磁界、及び、第１中点端子６１及び第２中点端子６２に発生する磁界を相殺することができることから、結果として寄生インダクタンスの低減化を図ることができる。
【0054】
以上説明したように、実施形態に係る半導体モジュール１によれば、寄生インダクタンスを低減化できる効果が得られるが、これらの効果を検証するために発明者がシミュレーションを行った。以下、発明者がシミュレーションを行った結果について説明する。
【0055】
図８は、実施形態に係る半導体モジュール１との比較を行うために準備した半導体モジュール１Ａの内部構成の平面図である。なお、以下の説明においては、比較を行うために準備した半導体モジュール１Ａは単に「半導体モジュール１Ａ」と表記する場合もある。
【0056】
半導体モジュール１Ａは、基本的には実施形態に係る半導体モジュール１と同様の構成要素を有している。なお、図８においては、半導体モジュール１Ａの構成要素を示す符号は、説明に必要な符号が示されている。ここで、半導体モジュール１Ａにおいては、実施形態に係る半導体モジュール１における第１～第４配線パターン１０～４０を第１～第４配線パターン２１０～２４０とし、第１電源端子５１を第１電源端子２５１とし、第２電源端子（第１の第２電源端子）５２，５３に対応する電源端子を第２電源端子２５２とし、第１、第２中点端子６１，６２を第１、第２中点端子２６１，２６２とし、第１～第４接続部材８１～８４を第１～第４接続部材２８１～２８４とする。
【0057】
なお、実施形態に係る半導体モジュール１における第１～第４半導体チップＱ１～Ｑ４は、半導体モジュール１Ａにおいても第１～第４半導体チップＱ１～Ｑ４とし、実施形態に係る半導体モジュール１における基板７０は半導体モジュール１Ａにおいても基板７０とする。また、ここでも第１～第４半導体チップＱ１～Ｑ４をまとめて説明する場合には、半導体チップＱ１～Ｑ４と表記する場合もあり、第１～第４配線パターン２１０～２４０をまとめて説明する場合には、配線パターン２１０～２４０と表記する場合もある。
【0058】
半導体モジュール１Ａのブリッジ回路の構成は、実施形態に係る半導体モジュール１と同様であり、第１半導体チップＱ１及び第３半導体チップＱ３をハイサイドとし、第２半導体チップＱ２及び第４半導体チップＱ４をローサイドとするブリッジ回路であり、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンし、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンする。
【0059】
但し、半導体モジュール１Ａにおいては、図８からも分かるように、第１電源端子２５１が第２電源端子２５２よりも短く形成されていることから第１電源端子２５１及び第２電源端子２５２に発生する磁界の一部しか相殺できない構成となっている。また、半導体モジュール１Ａにおいては、第１中点端子２６１と第１中点端子２６２とが基板の両側に離隔して配置されていることから、そもそも第１中点端子２６１及び第２中点端子２６２に発生する磁界をほとんど相殺できない構成となっている。
【0060】
図９は、比較を行うために準備した半導体モジュール１Ａの電流経路の説明図である。なお、図９は、図８に示す半導体モジュール１Ａに電流経路を加えた図であり、図９における半導体モジュール１Ａとしての構成は図８に示した半導体モジュール１Ａと同様である。半導体モジュール１Ａの電流経路は、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときは、図９において実線Ａで示すような経路となる。また、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときは、図９において破線Ｂで示すような経路となる。
【0061】
ここで、実施形態に係る半導体モジュール１において発生する寄生インダクタンスと半導体モジュール１Ａにおいて発生する寄生インダクタンスとをシミュレーションによって比較した結果を説明する。ここでは、ブリッジ回路のオン・オフ動作の周波数を１ｋＨｚ～１ＧＨｚ超までの範囲において、第１半導体チップＱ１及び第４半導体チップＱ４がオンしたときの電流経路に発生する寄生インダクタンスと、第３半導体チップＱ３及び第２半導体チップＱ２がオンしたときの電流経路に発生する寄生インダクタンスとを測定した。
【0062】
図１０は、実施形態に係る半導体モジュール１と比較例に係る半導体モジュール１Ａについて周波数とインダクタンスとの関係を示す図である。図１０は、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときの図である。
図１１は、実施形態に係る半導体モジュール１と比較例に係る半導体モジュール１Ａについて周波数とインダクタンスとの関係を示す図である。図１１は、第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときの図である。
図１１は、実施形態に係る半導体モジュール１と比較例に係る半導体モジュール１Ａについて周波数とインダクタンスとの関係を示す図である。図１１は、第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときの図である。
【0063】
半導体モジュール１Ａにおいては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路Ａ（図１０参照。）に発生する寄生インダクタンスは、１ｋＨｚで４８ナノヘンリー（４８ｎＨ）、１００ｋＨｚで３５ナノヘンリー（３５ｎＨ）、１ＧＨｚで３０ナノヘンリー（３０ｎＨ）であり、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路Ｂ（図１１参照。）に発生する寄生インダクタンスは、１ｋＨｚで４４ナノヘンリー（４４ｎＨ）、１００ｋＨｚで３４ナノヘンリー（３４ｎＨ）、１ＧＨｚで２９ナノヘンリー（２９Ｈ）であった。
【0064】
一方、実施形態に係る半導体モジュール１においては、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときの電流経路Ａ（図１０参照。）に発生する寄生インダクタンスは、１ｋＨｚで２３ナノヘンリー（２３ｎＨ）、１００ｋＨｚで１７ナノヘンリー（１７ｎＨ）、１ＧＨｚで１４ナノヘンリー（１４ｎＨ）であり、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときの電流経路Ｂ（図１１参照。）に発生する寄生インダクタンスは、１ｋＨｚで２３ナノヘンリー（２３ｎＨ）、１００ｋＨｚで１７ナノヘンリー（１７ｎＨ）、１ＧＨｚで１４ナノヘンリー（１４ｎＨ）であった。
【0065】
この結果から、実施形態に係る半導体モジュール１は、第１半導体チップＱ１及び第４半導体チップＱ４がともにオンしたときと、第３半導体チップＱ３及び第２半導体チップＱ２がともにオンしたときのいずれの場合においても、半導体モジュール１Ａに比べて、寄生インダクタンスを低減できることが確認された。
【0066】
以上説明したように、実施形態に係る半導体モジュール１においては、第１半導体チップＱ１と第３半導体チップＱ３、第２半導体チップＱ２と第４半導体チップＱ４、第１配線パターン１０と第３配線パターン３０、第２配線パターン２０と第４配線パターン４０、第１中点端子６１と第２中点端子６２、及び、第１の第２電源端子５２と第２の第２電源端子５３は、それぞれ中心線を基準に対称に配置され、第５配線パターン５０及び第１電源端子５１は、それぞれ中心線を基準に対称に形成されている。このため、実施形態に係る半導体モジュール１によれば、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときと第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときとで流れる電流経路の長さ（配線経路長）を合わせることができる。その結果、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときと第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときとで流れる電流経路（配線）の寄生インダクタンスを合わせることができ、結果として寄生インダクタンスの低減化を図ることができる。
【0067】
また、実施形態に係る半導体モジュール１においては、第１中点端子６１と第２中点端子６２、及び、第１の第２電源端子５２と第２の第２電源端子５３は、それぞれ中心線を基準に対称に配置され、第５配線パターン５０及び第１電源端子５１は、それぞれ中心線を基準に対称に形成されており、第１中点端子６１及び第２中点端子６２は、半導体モジュール１の一方側に隣接して配置されており、第１電源端子５１、第１の第２電源端子５２及び第２の第２電源端子５３は、半導体モジュール１の他方側に配置されており、第１電源端子５１は、第５配線パターン５０の上部空間に非接触状態で配置され、かつ、第１配線パターン１０と第３配線パターン３０とを接続している。このため、実施形態に係るモジュール１によれば、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときの電流経路は、第１電源端子５１から第１半導体チップＱ１を通って第１中点端子６１に至り、第１中点端子６１から図示しない負荷を通った後に、第２中点端子６２から第４半導体チップＱ４を通って第５配線パターン５０に入った後、第１の第２電源端子５２及び第２の第２電源端子５３に至る電流経路となる。また、第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときの電流経路は、第１電源端子５１から第３半導体チップＱ３を通って第２中点端子６２に至り、第２中点端子６２から図示しない負荷を通った後に、第１中点端子６１から第２半導体チップＱ２を通って第５配線パターン５０に入った後、第１の第２電源端子５２及び第２の第２電源端子５３に至る電流経路となる。このため、上記のいずれの場合も、第１電源端子５１と第５配線パターン５０とでは逆方向に電流が流れ、かつ、第１中点端子６１と第２中点端子６２とでは逆方向に電流が流れることとなり、第１電源端子５１及び第５配線パターン５０に発生する磁界、及び、第１中点端子６１及び第２中点端子６２に発生する磁界を相殺することができることから、結果として寄生インダクタンスの低減化を図ることができる。
【0068】
また、実施形態に係る半導体モジュール１によれば、第２配線パターン２０及び第４配線パターン４０は、第１中点端子６１と第２中点端子６２を接続する隣接領域が近接して配置されていることから、これらの隣接領域を流れる電流により発生する磁界を効率良く相殺することができ、寄生インダクタンスの低減化を図ることができる。
【0069】
また、実施形態に係る半導体モジュール１によれば、第１配線パターン１０及び第３配線パターン３０が、第５配線パターン５０の両側に近接して配置されており、第１の第２電源端子５２及び第２の第２電源端子５３が、第５配線パターン５０の両側に配置されており、さらには、第１電源端子５１がＴ字形状を有することから、これらの領域を流れる電流により発生する磁界を効率良く相殺することができ、寄生インダクタンスの低減化を図ることができる。
【0070】
また、実施形態に係る半導体モジュール１によれば、第１半導体チップＱ１と第２半導体チップＱ２の近傍に配置され、第１配線パターン１０と第５配線パターン５０とに接続されている第１デカップリングコンデンサ９１、及び、第３半導体チップＱ３と第４半導体チップＱ４の近傍に配置され、第３配線パターン３０と第５配線パターン５０とに接続されている第２デカップリングコンデンサ９２をさらに備えることから、これらのデカップリングコンデンサが一時的に電気を蓄えることでノイズとなる電流変化を吸い込み、ノイズの発生や電源電圧の変化を防ぐことができる。また、２つの並列するスイッチング回路のそれぞれにデカップリングコンデンサを備えているため、効率よくノイズの発生や電源電圧の変化を防ぐことができる。
【0071】
また、実施形態に係る半導体モジュール１によれば、第５配線パターン５０は、平面的に見て中央部に配置され、第５配線パターン５０は、半導体モジュール１の他方側に位置し、第１の第２電源端子５２と第２の第２電源端子５２が接続されている第１部分と、第１配線パターン１０と第３配線パターン３０の間に位置する第２部分と、第２部分から半導体モジュール１の一方側に向けて突出する第３部分とを有し、第３部分には、第１斜辺５５及び第２斜辺５６を有する先細り形状の凸部５４が形成されていることから、第５配線パターン５０の広い幅部分（第１部分及び第２部分）の上部空間に第１電源端子５１を非接触状態で配置できるので、第１電源端子５１の幅を広くでき、結果として寄生インダクタンスの低減化を図ることができる。
【0072】
また、実施形態に係る半導体モジュール１によれば、第２配線パターン２０には第５配線パターン５０の第１斜辺５５に沿った斜辺が形成され、第４配線パターン４０には第５配線パターン５０の第２斜辺５６に沿った斜辺が形成され、第２半導体チップＱ２は、当該第２半導体チップＱ２の第１辺ａ１が第５配線パターン５０の第１斜辺５５に沿って配置され、当該第２半導体チップＱ２のソース電極Ｓ２が第２接続部材８２を介して第５配線パターン５０に接続され、第４半導体チップＱ４は、当該第４半導体チップＱ４の第１辺ａ１が第５配線パターン５０の第２斜辺５６に沿って配置され、当該第４半導体チップＱ４のソース電極Ｓ４が第４接続部材８４を介して第５配線パターン５０に接続されていることから、負荷から第５配線パターン５０までの電流経路が短くなり、結果として、寄生インダクタンスの低減化を図ることができる。
【0073】
また、実施形態に係る半導体モジュール１によれば、第１電源端子５１、第１の第２電源端子５２、第２の第２電源端子５３、第１中点端子６１及び第２中点端子６２は、インナーリード部５１ａ，５２ａ，５３ａ，６１ａ，６２ａの幅がアウターリード部５１ｂ，５２ｂ，５３ｂ，６１ｂ，６２ｂの幅よりも広くなっていることから、電流経路の幅が広くなり、結果として、寄生インダクタンスの低減化を図ることができる。
【0074】
なお、本発明は上述の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲で種々変形実施可能となるものである。たとえば、下記に示すような変形実施も可能である。
【0075】
（１）本発明に係る構成要素の形状、数、大きさ、位置等は、図２に示したものに限定されず、本発明の特徴を損ねない限りにおいて、適宜変更することができる。
【0076】
（２）上記の実施形態においては、ＤＣ－ＤＣコンバータを例にとって本発明の半導体モジュールを説明したが、本発明はこれに限定されるものではない。本発明はＤＣ－ＤＣコンバータ以外の回路（例えば、トーテムポール型ブリッジレスＰＦＣ回路などのＡＣ－ＤＣコンバータ）にも適用できる。この場合、本発明の第１及び第２中点端子（実施形態の第１及び第２中点端子６１，６２）が各入力電源端子となる。また、本発明の第１電源端子並びに第１及び第２の第２電源端子（実施形態の第１電源端子５１並びに第１及び第２の第２電源端子５２，５３）が各出力電源端子となる。トーテムポール型ブリッジレスＰＦＣ回路は、特に高周波用途に用いられることから、本発明をトーテムポール型ブリッジレスＰＦＣ回路に適用した場合には特に顕著な寄生インダクタンス低減化効果が得られる。
【0077】
（３）上記の実施形態においては、半導体チップＱ１～Ｑ４としてＭＯＳＦＥＴを用いたが、本発明はこれに限定されるものではない。半導体チップとして、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＧａＮトランジスタなど他のタイプのトランジスタを用いてもよいし、ダイオードを用いてもよい。図１２は、変形例１に係る半導体モジュールの等価回路図である。図１３は、変形例２に係る半導体モジュールの等価回路図である。本発明を、図１２に示すブリッジレスＰＦＣ回路（２つのトランジスタ及び２つのダイオードを用いた、ブリッジレスＰＦＣ回路）、図１３に示すトーテムポールブリッジレスＰＦＣ回路（（２つのトランジスタ及び２つのダイオードを用いた、トーテムポール型ブリッジレスＰＦＣ回路）に適用することもできる。なお、これらの場合、トランジスタとして、例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、ＧａＮトランジスタなど種々のトランジスタを用いることができる。
【0078】
（４）上記した実施形態においては、第５配線パターン５０に形成されている凸部５４が有する第１斜辺５５及び第２斜辺５６が直線である場合を例示したが、本発明はこれに限定されるものではない。第１斜辺５５及び第２斜辺５６は、例えば、緩やかにカーブする曲線であってもよく、階段状など多少の凹凸を有するものであってもよい。このようなものも本発明の第１斜辺及び第２斜辺に含まれる。また、凸部は上記した実施形態の説明では先端が尖っている場合を例示したが、先端が丸みを帯びていたり平坦であったりする凸部も本発明の凸部に含まれる。
【0079】
（５）上記した実施形態においては、第５配線パターン５０に形成されている凸部５４が有する第１斜辺５５と第２斜辺５６とのなす角度は９０度である場合を例示したが、本発明はこれに限定されるものではない。上記の角度は必ずしも９０度である必要はなく、第２半導体チップＱ２及び第４半導体チップＱ４から第５配線パターン５０に至る電流経路をできるだけ短く、即ち寄生インダクタンスを低減化できるような角度を設定することができる。
【0080】
（６）上記の実施形態においては、第１～第４接続部材、第１～第４制御用接続部材及び第１～第４検出用接続部材としてアルミニウムワイヤを用いたが、本発明はこれに限定されるものではない。アルミニウムワイヤに代えて、例えば、銅ワイヤ、金ワイヤなどの金属ワイヤを用いることができる。また、アルミリボンなどの金属リボンを用いることもできるし、板状の銅クリップなどの金属クリップを用いることもできる。
【0081】
（７）本発明においては、配線パターンの形状も図２に示した形状に限定されることなく、適宜の変更が可能であり様々な形状とすることができる。
【符号の説明】
【0082】
１・・・半導体モジュール、１Ａ・・・比較を行うために準備した半導体モジュール、１０・・・第１配線パターン、２０・・・第２配線パターン、２２・・・第２配線パターン２０の斜辺、３０・・・第３配線パターン、４０・・・第４配線パターン、４２・・・第４配線パターン４０の斜辺、５０・・・第５配線パターン、５１・・・第１電源端子、５１ａ・・・第１電源端子５１のインナーリード部、５１ｂ・・・第１電源端子５２のアウターリード部、５２・・・第１の第２電源端子、５２ａ・・・第１の第２電源端子５２のインナーリード部、５２ｂ・・・第１の第２電源端子５２のアウターリード部、５３・・・第２の第２電源端子、５３ａ・・・第２の第２電源端子５２のインナーリード部、５３ｂ・・・第２の第２電源端子５２のアウターリード部、５４・・・先細り形状の凸部、５５・・・第１斜辺、５６・・・第２斜辺、６１・・・第１中点端子、６１ａ・・・第１中点端子６１のインナーリード部、６１ｂ・・・第１中点端子６１のアウターリード部、６２・・・第２中点端子、６２ａ・・・第２中点端子６２のインナーリード部、６２ｂ・・・第２中点端子６２のアウターリード部、７０・・・基板、８１～８４・・・第１～第４接続部材、９０・・・半導体モジュール１Ａのデカップリングコンデンサ、９１・・・第１デカップリングコンデンサ、９２・・・第２デカップリングコンデンサ、１００・・・ブリッジ回路、１１１～１１４・・・第１～第４制御用配線パターン、１２１～１２４・・・第１～第４検出用配線パターン、１３１～１３４・・・第１～第４制御用接続部材、１４１～１４４・・・第１～第４検出用接続部材、２１０・・・半導体モジュール１Ａの第１配線パターン、２２０・・・半導体モジュール１Ａの第２配線パターン、２３０・・・半導体モジュール１Ａの第３配線パターン、２４０・・・半導体モジュール１Ａの第４配線パターン、２５１・・・半導体モジュール１Ａの第１電源端子、２５２・・・半導体モジュール１Ａの第２電源端子、２６１・・・半導体モジュール１Ａの第１中点端子、２６２・・・半導体モジュール１Ａの第２中点端子、５１１・・・第１配線パターン１０との接続部、５１２・・・第３配線パターン３０との接続部、５１３・・・空間形成部、Ｑ１・・・第１半導体チップ、Ｑ２・・・第２半導体チップ、Ｑ３・・・第３半導体チップ、Ｑ４・・・第４半導体チップ、ａ１・・・半導体チップＱ１～Ｑ４の第１辺（第１短辺）、Ｄ１～Ｄ４・・・半導体チップＱ１～Ｑ４のドレイン電極、Ｇ１～Ｇ４・・・半導体チップＱ１～Ｑ４のゲート電極、Ｍ・・・モールド、Ｓ１～Ｓ４・・・半導体チップＱ１～Ｑ４のソース電極、Ｔ１１～Ｔ１４・・・第１～第４制御用端子、Ｔ２１～Ｔ２４・・・第１～第４検出用端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
