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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024163588
(43)【公開日】2024-11-22
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20241115BHJP
H01L 29/786 20060101ALI20241115BHJP
G02F 1/1368 20060101ALI20241115BHJP
G09F 9/30 20060101ALI20241115BHJP
H10K 59/12 20230101ALI20241115BHJP
【ＦＩ】
H01L29/78 618Z
H01L29/78 618B
H01L29/78 622
G02F1/1368
G09F9/30 338
H10K59/12
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023079338
(22)【出願日】2023-05-12
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】渡壁 創
(72)【発明者】
【氏名】津吹 将志
(72)【発明者】
【氏名】佐々木 俊成
(72)【発明者】
【氏名】田丸 尊也
(72)【発明者】
【氏名】望月 真里奈
(72)【発明者】
【氏名】小野寺 涼
(72)【発明者】
【氏名】渡部 将弘
【テーマコード（参考）】
2H192
3K107
5C094
5F110
【Ｆターム（参考）】
2H192AA24
2H192BC31
2H192CB05
2H192CB08
2H192CB34
2H192CB37
2H192CB83
2H192DA12
2H192DA52
2H192FA73
2H192FB03
2H192FB05
2H192FB33
2H192FB46
3K107AA01
3K107BB01
3K107CC33
3K107EE04
3K107FF04
5C094AA21
5C094BA03
5C094BA27
5C094BA43
5C094CA19
5C094DA15
5C094FB02
5C094FB14
5C094FB15
5C094JA02
5C094JA03
5F110BB01
5F110CC07
5F110DD01
5F110DD02
5F110DD03
5F110DD04
5F110EE02
5F110EE03
5F110EE04
5F110EE06
5F110EE14
5F110EE30
5F110EE43
5F110EE44
5F110FF02
5F110FF04
5F110FF05
5F110FF09
5F110FF28
5F110FF29
5F110GG01
5F110GG13
5F110GG43
5F110GG58
5F110HK02
5F110HK03
5F110HK04
5F110HK06
5F110HK21
5F110HK33
5F110NN03
5F110NN05
5F110NN23
5F110NN24
5F110NN28
5F110NN72
5F110NN73
5F110NN78
(57)【要約】
【課題】高い移動度を有する半導体装置を実現すること。
【解決手段】半導体装置は、ゲート電極と、前記ゲート電極の上のゲート絶縁層と、前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置である。前記半導体装置のＩｄ－Ｖｇ特性で、前記ゲート電極に供給される電圧をＶｇとし、前記半導体装置のしきい値電圧をＶｔｈとし、前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２のとき２０ｃｍ２／Ｖｓを超える。
【選択図】図１
【解決手段】半導体装置は、ゲート電極と、前記ゲート電極の上のゲート絶縁層と、前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置である。前記半導体装置のＩｄ－Ｖｇ特性で、前記ゲート電極に供給される電圧をＶｇとし、前記半導体装置のしきい値電圧をＶｔｈとし、前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２のとき２０ｃｍ２／Ｖｓを超える。
【選択図】図１
【特許請求の範囲】
【請求項1】
ゲート電極と、
前記ゲート電極の上のゲート絶縁層と、
前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、
前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置であって、
前記半導体装置のＩｄ－Ｖｇ特性で、
前記ゲート電極に供給される電圧をＶｇとし、
前記半導体装置のしきい値電圧をＶｔｈとし、
前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、
線形移動度は、
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２
のとき２０ｃｍ２／Ｖｓを超える半導体装置。
前記ゲート電極の上のゲート絶縁層と、
前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、
前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置であって、
前記半導体装置のＩｄ－Ｖｇ特性で、
前記ゲート電極に供給される電圧をＶｇとし、
前記半導体装置のしきい値電圧をＶｔｈとし、
前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、
線形移動度は、
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２
のとき２０ｃｍ２／Ｖｓを超える半導体装置。
【請求項2】
前記線形移動度は、
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２
のとき３０ｃｍ２／Ｖｓを超える、請求項１に記載の半導体装置。
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２
のとき３０ｃｍ２／Ｖｓを超える、請求項１に記載の半導体装置。
【請求項3】
ゲート電極と、
前記ゲート電極の上のゲート絶縁層と、
前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、
前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置であって、
前記半導体装置のＩｄ－Ｖｇ特性で、
前記ゲート電極に供給される電圧をＶｇとし、
前記半導体装置のしきい値電圧をＶｔｈとし、
前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、
線形移動度は、
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２
のとき３０ｃｍ２／Ｖｓを超える半導体装置。
前記ゲート電極の上のゲート絶縁層と、
前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、
前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置であって、
前記半導体装置のＩｄ－Ｖｇ特性で、
前記ゲート電極に供給される電圧をＶｇとし、
前記半導体装置のしきい値電圧をＶｔｈとし、
前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、
線形移動度は、
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２
のとき３０ｃｍ２／Ｖｓを超える半導体装置。
【請求項4】
ゲート電極と、
前記ゲート電極の上のゲート絶縁層と、
前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、
前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置であって、
前記半導体装置のＩｄ－Ｖｇ特性で、
前記ゲート電極に供給される電圧をＶｇとし、
前記半導体装置のしきい値電圧をＶｔｈとし、
前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、
Ｖｇ＝Ｖｔｈにおける線形移動度によって正規化された正規化線形移動度は、
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２
のとき３．０を超える半導体装置。
前記ゲート電極の上のゲート絶縁層と、
前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、
前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置であって、
前記半導体装置のＩｄ－Ｖｇ特性で、
前記ゲート電極に供給される電圧をＶｇとし、
前記半導体装置のしきい値電圧をＶｔｈとし、
前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、
Ｖｇ＝Ｖｔｈにおける線形移動度によって正規化された正規化線形移動度は、
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２
のとき３．０を超える半導体装置。
【請求項5】
前記正規化線形移動度は、
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２
のとき４．０を超える、請求項４に記載の半導体装置。
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２
のとき４．０を超える、請求項４に記載の半導体装置。
【請求項6】
ゲート電極と、
前記ゲート電極の上のゲート絶縁層と、
前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、
前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置であって、
前記半導体装置のＩｄ－Ｖｇ特性で、
前記ゲート電極に供給される電圧をＶｇとし、
前記半導体装置のしきい値電圧をＶｔｈとし、
前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、
Ｖｇ＝Ｖｔｈにおける線形移動度によって正規化された正規化線形移動度は、
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２
のとき４．０を超える半導体装置。
前記ゲート電極の上のゲート絶縁層と、
前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、
前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置であって、
前記半導体装置のＩｄ－Ｖｇ特性で、
前記ゲート電極に供給される電圧をＶｇとし、
前記半導体装置のしきい値電圧をＶｔｈとし、
前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、
Ｖｇ＝Ｖｔｈにおける線形移動度によって正規化された正規化線形移動度は、
（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２
のとき４．０を超える半導体装置。
【請求項7】
前記ゲート電極と前記酸化物半導体層とが重なる領域であって、前記ソース電極と前記ドレイン電極とによって挟まれた領域であるチャネル領域について、前記ソース電極と前記ドレイン電極とを結ぶ第１方向における前記チャネル領域の長さをＬとし、前記第１方向に直交する第２方向における前記チャネル領域の幅をＷとした場合、
Ｖｔｈは、前記ソース電極と前記ドレイン電極との間の電圧が０．１Ｖである場合における前記半導体装置のＩｄ－Ｖｇ特性において、前記半導体装置にＷ／Ｌ×１０ｎＡの電流が流れるときのＶｇである、請求項１乃至６のいずれか一に記載の半導体装置。
Ｖｔｈは、前記ソース電極と前記ドレイン電極との間の電圧が０．１Ｖである場合における前記半導体装置のＩｄ－Ｖｇ特性において、前記半導体装置にＷ／Ｌ×１０ｎＡの電流が流れるときのＶｇである、請求項１乃至６のいずれか一に記載の半導体装置。
【請求項8】
前記線形移動度は、前記ソース電極と前記ドレイン電極との間の電圧が０．１Ｖである場合における前記半導体装置のＩｄ－Ｖｇ特性に基づいて求められる、請求項１乃至６のいずれか一に記載の半導体装置。
【請求項9】
前記金属酸化物層は酸化アルミニウムを含む、請求項１乃至６のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、半導体装置に関する。特に、本発明の一実施形態は、チャネルとして酸化物半導体が用いられた半導体装置に関する。
【背景技術】
【0002】
近年、アモルファスシリコン、低温ポリシリコン、及び単結晶シリコンに替わり、酸化物半導体がチャネルに用いられた半導体装置の開発が進められている（例えば、特許文献１～６）。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置と同様に、単純な構造かつ低温プロセスで形成することができる。酸化物半導体がチャネルに用いられた半導体装置は、アモルファスシリコンがチャネルに用いられた半導体装置よりも高い移動度を有することが知られている。
【0003】
酸化物半導体がチャネルに用いられた半導体装置が安定した動作をするために、その製造工程において酸化物半導体層に酸素を供給し、酸化物半導体層に形成された酸素欠損を低減することが重要である。酸化物半導体層に酸素を供給する方法の一つとして、例えば、酸化物半導体層を覆う絶縁層を、当該絶縁層が酸素をより多く含む条件で形成する技術が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－１４１３３８号公報
【特許文献2】特開２０１４－０９９６０１号公報
【特許文献3】特開２０２１－１５３１９６号公報
【特許文献4】特開２０１８－００６７３０号公報
【特許文献5】特開２０１６－１８４７７１号公報
【特許文献6】特開２０２１－１０８４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、酸素をより多く含む条件で形成された絶縁層は欠陥を多く含む。その影響で、その欠陥に電子がトラップされることが原因と考えられる半導体装置の特性異常又は信頼性試験における特性変動が発生する。一方、欠陥の少ない絶縁層を用いると、絶縁層に含まれる酸素を多くすることができない。したがって、絶縁層から酸化物半導体層に十分に酸素を供給することができない。このように、半導体装置の特性変動の原因となる絶縁層中の欠陥を低減しつつ、酸化物半導体層に形成された酸素欠損を修復することができる構造を実現することが要求されている。
【0006】
本発明の一実施形態は、高い移動度を有する半導体装置を実現することを目的の一つとする。
【課題を解決するための手段】
【0007】
本発明の一実施形態に係る半導体装置は、ゲート電極と、前記ゲート電極の上のゲート絶縁層と、前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置である。前記半導体装置のＩｄ－Ｖｇ特性で、前記ゲート電極に供給される電圧をＶｇとし、前記半導体装置のしきい値電圧をＶｔｈとし、前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２のとき２０ｃｍ２／Ｖｓを超える。
【0008】
本発明の一実施形態に係る半導体装置は、ゲート電極と、前記ゲート電極の上のゲート絶縁層と、前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置である。前記半導体装置のＩｄ－Ｖｇ特性で、前記ゲート電極に供給される電圧をＶｇとし、前記半導体装置のしきい値電圧をＶｔｈとし、前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２のとき３０ｃｍ２／Ｖｓを超える。
【0009】
本発明の一実施形態に係る半導体装置は、ゲート電極と、前記ゲート電極の上のゲート絶縁層と、前記ゲート絶縁層の上の、アルミニウムを主成分とする金属酸化物層と、前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置である。前記半導体装置のＩｄ－Ｖｇ特性で、前記ゲート電極に供給される電圧をＶｇとし、前記半導体装置のしきい値電圧をＶｔｈとし、前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、Ｖｇ＝Ｖｔｈにおける線形移動度によって正規化された正規化線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２のとき３．０を超える。
【0010】
本発明の一実施形態に係る半導体装置は、ゲート電極と、前記ゲート電極の上のゲート絶縁層と、前記ゲート絶縁層の上の金属酸化物層と、前記金属酸化物層の上の、多結晶構造を有する酸化物半導体層と、前記酸化物半導体層の上から前記酸化物半導体層と接するソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上の絶縁層と、を含む半導体装置である。前記半導体装置のＩｄ－Ｖｇ特性で、前記ゲート電極に供給される電圧をＶｇとし、前記半導体装置のしきい値電圧をＶｔｈとし、前記ゲート電極と前記酸化物半導体層とによって挟まれた前記ゲート絶縁層の静電容量をＣｏｘとした場合、Ｖｇ＝Ｖｔｈにおける線形移動度によって正規化された正規化線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２のとき４．０を超える。
【図面の簡単な説明】
【0011】
【図1】本発明の一実施形態に係る半導体装置の概要を示す断面図である。
【図2】本発明の一実施形態に係る半導体装置の概要を示す平面図である。
【図3】本発明の一実施形態に係る半導体装置の製造方法を示すフローチャート図である。
【図4】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図5】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図6】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図7】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図8】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図9】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図10】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図11】本発明の一実施形態に係る表示装置の概要を示す平面図である。
【図12】本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。
【図13】本発明の一実施形態に係る表示装置の画素回路を示す回路図である。
【図14】本発明の一実施形態に係る表示装置の概要を示す断面図である。
【図15】本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。
【図16】本発明の一実施形態に係る表示装置の画素回路を示す回路図である。
【図17】本発明の一実施形態に係る表示装置の概要を示す断面図である。
【図18】本発明の一実施形態に係る半導体装置の電気特性を示す図である。
【図19】本発明の一実施形態に係る半導体装置の線形移動度を示す図である。
【図20】本発明の一実施形態に係る半導体装置の電気特性におけるゲート容量の依存性を示す図である。
【図21】本発明の一実施形態に係る半導体装置の電気特性におけるゲート容量の依存性を示す図である。
【図22】本発明の一実施形態に係る半導体装置の線形移動度におけるゲート容量の依存性を示す図である。
【図26】本発明の一実施形態に係る半導体装置の正規化線形移動度におけるゲート容量の依存性を示す図である。
【発明を実施するための形態】
【0012】
以下に、本発明の各実施形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0013】
本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。
【0014】
本明細書において、「膜」という用語と、「層」という用語とは、場合により、互いに入れ替えることができる。
【0015】
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
【0016】
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ、Ｂ及びＣのいずれかを含む」、「αはＡ、Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
【0017】
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
【0018】
【0019】
［１－１．半導体装置１０の構成］
図１及び図２を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置１０の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置１０の概要を示す平面図である。図１に示す断面図は、図２に示すＡ１－Ａ２線で切断したときの断面に対応する。
図１及び図２を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置１０の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置１０の概要を示す平面図である。図１に示す断面図は、図２に示すＡ１－Ａ２線で切断したときの断面に対応する。
【0020】
図１に示すように、半導体装置１０は基板１００の上方に設けられている。半導体装置１０は、ゲート電極１０５、ゲート絶縁層１１０、１２０、金属酸化物層１３０、酸化物半導体層１４０、ソース電極２０１、ドレイン電極２０３、及び絶縁層１５０、１６０を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース－ドレイン電極２００という場合がある。本実施形態では、半導体装置１０として酸化物半導体層１４０の下方にゲート電極１０５が設けられるボトムゲート型のトランジスタについて説明する。
【0021】
本実施形態では、半導体装置１０としてボトムゲート型トランジスタを例示するが、半導体装置１０はボトムゲート型トランジスタに限定されない。例えば、半導体装置１０は、ゲート電極が酸化物半導体層１４０の上方及び下方の両方に設けられたデュアルゲート型トランジスタであってもよい。
【0022】
ゲート電極１０５は基板１００の上に設けられている。ゲート絶縁層１１０、１２０は基板１００及びゲート電極１０５の上に設けられている。ゲート絶縁層１１０、１２０は積層構造を有する。金属酸化物層１３０はゲート絶縁層１２０の上に設けられている。酸化物半導体層１４０は金属酸化物層１３０の上に設けられている。酸化物半導体層１４０の上に、ソース電極２０１及びドレイン電極２０３が設けられている。ソース電極２０１及びドレイン電極２０３は、酸化物半導体層１４０に対して上から接している。絶縁層１５０、１６０は、酸化物半導体層１４０、ソース電極２０１、及びドレイン電極２０３の上に設けられている。絶縁層１５０、１６０は積層構造を有する。絶縁層１６０は絶縁層１５０の上に設けられている。つまり、絶縁層１５０、１６０は、ソース電極２０１及びドレイン電極２０３を覆う。絶縁層１５０は酸化物半導体層１４０と接している。
【0023】
酸化物半導体層１４０は、透光性を有し、複数の結晶粒を含む多結晶構造を有する。詳細は後述するが、Ｐｏｌｙ－ＯＳ（Ｐｏｌｙ－ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いることにより、多結晶構造を有する酸化物半導体層１４０を形成することができる。以下、酸化物半導体層１４０の構成について説明するが、多結晶構造を有する酸化物半導体をＰｏｌｙ－ＯＳという場合がある。
【0024】
Ｐｏｌｙ－ＯＳに含まれる結晶粒の結晶粒径は、例えば０．１μｍ以上、０．３μｍ以上、又は０．５μｍ以上である。結晶粒の結晶粒径は、例えば、断面ＳＥＭ観察、断面ＴＥＭ観察、又は電子線後方散乱回折（Ｅｌｅｃｔｒｏｎ Ｂａｃｋ Ｓｃａｔｔｅｒｅｄ Ｄｉｆｆｒａｃｔｉｏｎ：ＥＢＳＤ）法などを用いて取得することができる。
【0025】
上述したように、Ｐｏｌｙ－ＯＳに含まれる結晶粒の結晶粒径は０．１μｍ以上であるため、１０ｎｍ以上３０ｎｍ以下の膜厚を有する酸化物半導体層１４０では、膜厚方向に沿って１つの結晶粒のみが含まれる領域が存在する。
【0026】
ゲート絶縁層１１０の膜厚は、例えば、５０ｎｍ以上５００ｎｍ以下、５０ｎｍ以上４００ｎｍ以下、５０ｎｍ以上３００ｎｍ以下、５０ｎｍ以上１５０ｎｍ以下、又は５０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層１２０の膜厚は、例えば、１０ｎｍ以上２００ｎｍ以下又は１０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層１１０、１２０の合計膜厚は、例えば、１００ｎｍ以上７００ｎｍ以下、１００ｎｍ以上５００ｎｍ以下、１００ｎｍ以上４００ｎｍ以下、１００ｎｍ以上２５０ｎｍ以下、１００ｎｍ以上２００ｎｍ以下、又は１００ｎｍ以上１５０ｎｍ以下である。
【0027】
金属酸化物層１３０の膜厚は、例えば、１ｎｍ以上１０ｎｍ以下又は１ｎｍ以上５ｎｍ以下である。本実施形態では、金属酸化物層１３０として酸化アルミニウムが用いられる。酸化アルミニウムは酸素又は水素などのガスに対する高いバリア性を備えている。バリア性とは、酸素又は水素などのガスが、酸化アルミニウムを透過することを抑制する機能をいう。つまり、酸化アルミニウム膜の下に設けられる層から酸素又は水素などのガスが放出されても、当該ガスは酸化アルミニウム膜の上に設けられる層に移動しない。又は、酸化アルミニウム膜の上に設けられる層から酸素又は水素などのガスが放出されても、当該ガスは酸化アルミニウム膜の下に設けられる層に移動しない。
【0028】
酸化物半導体層１４０の膜厚は、１０ｎｍ以上５０ｎｍ以下、１０ｎｍ以上４０ｎｍ以下、又は１０ｎｍ以上３０ｎｍ以下である。絶縁層１５０の膜厚は、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。
【0029】
配線１０９は、ゲート電極１０５と同一の層に形成される。つまり、配線１０９は、ゲート電極１０５と同様に基板１００及びゲート絶縁層１１０と接している。配線２０９は、ソース電極２０１及びドレイン電極２０３と同一の層に形成される。つまり、配線２０９は、絶縁層１５０と接している。配線１０９と重なる領域において、ゲート絶縁層１１０、１２０にはコンタクトホール１１１が設けられている。配線２０９は、コンタクトホール１１１を介して配線１０９と接続されている。配線１０９及び配線２０９は、ゲート配線として機能する。
【0030】
図２に示すように、平面視において、酸化物半導体層１４０は、ゲート電極１０５と重畳している。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、Ｄ２方向は、Ｄ１方向と直交する方向である。半導体装置１０において、チャネル領域は、ゲート電極１０５と酸化物半導体層１４０とが重なる領域であって、ソース電極２０１とドレイン電極２０３とによって挟まれた領域である。チャネル長Ｌは、Ｄ１方向におけるチャネル領域の長さであり、Ｄ１方向におけるソース電極２０１とドレイン電極２０３との間の長さに対応する。チャネル幅Ｗは、Ｄ２方向におけるチャネル領域の幅であり、Ｄ２方向における酸化物半導体層１４０の幅に対応する。平面視において、ソース電極２０１と重畳する酸化物半導体層１４０の領域はソース領域であり、ドレイン電極２０３と重畳する酸化物半導体層１４０の領域はドレイン領域である。つまり、チャネル領域は、ソース領域とドレイン領域との間に位置する。
【0031】
平面視において、金属酸化物層１３０の平面パターンは、酸化物半導体層１４０の平面パターンと略同一である。言い換えると、金属酸化物層１３０の端部と酸化物半導体層１４０の端部は略一致している。図１及び図２を参照すると、酸化物半導体層１４０の下面は金属酸化物層１３０によって覆われている。特に、本実施形態に係る半導体装置１０では、酸化物半導体層１４０の下面の全てが、金属酸化物層１３０によって覆われている。
【0032】
配線１０９、２０９はＤ１方向に延びている。Ｄ２方向において、配線１０９の幅は配線２０９の幅より大きい。配線２０９のＤ１方向の反対側の端部にコンタクトホール１１１が設けられている。図２では、配線１０９が配線２０９とともにＤ１方向に延びた構成を例示したが、この構成に限定されない。配線２０９が配線１０９のＤ１方向における端部を越えてＤ１方向に延びていてもよい。Ｄ２方向における配線１０９の幅は、配線２０９の幅と同じであってもよく、配線２０９より小さくてもよい。
【0033】
［１－２．半導体装置１０の電気特性］
ゲート容量Ｃｏｘは、半導体装置１０をオン状態に制御する電圧がゲート電極１０５に供給された場合に、キャリアが生成された状態の酸化物半導体層１４０とゲート電極１０５との間に設けられた誘電体（ゲート絶縁層１１０、１２０及び金属酸化物層１３０）の静電容量である。具体的には、ゲート容量Ｃｏｘは、チャネル領域におけるゲート絶縁層１１０、１２０及び金属酸化物層１３０の膜厚及び誘電率に基づいて算出される。
ゲート容量Ｃｏｘは、半導体装置１０をオン状態に制御する電圧がゲート電極１０５に供給された場合に、キャリアが生成された状態の酸化物半導体層１４０とゲート電極１０５との間に設けられた誘電体（ゲート絶縁層１１０、１２０及び金属酸化物層１３０）の静電容量である。具体的には、ゲート容量Ｃｏｘは、チャネル領域におけるゲート絶縁層１１０、１２０及び金属酸化物層１３０の膜厚及び誘電率に基づいて算出される。
【0034】
本実施形態に係る半導体装置１０は、上記の構成を備えることで、従来の酸化物半導体（例えば、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有し、アモルファス構造を有する酸化物半導体）を用いた半導体装置（従来の半導体装置）に比べて高い線形移動度を得ることができる。線形移動度とは、トランジスタの電気特性において、線形領域における移動度を意味する。本実施形態における線形移動度は、ソース電極２０１とドレイン電極２０３との間の電圧が０．１Ｖである場合における半導体装置１０のＩｄ－Ｖｇ特性から算出される移動度である。ソース電極２０１に０Ｖを供給した場合においてドレイン電極２０３に供給される電圧をドレイン電圧Ｖｄという。
【0035】
半導体装置１０において、チャネルとして機能する酸化物半導体層１４０では、従来の酸化物半導体に比べて、膜中の欠陥が少ない。その結果、本実施形態に係る半導体装置１０の電気特性から算出される移動度は、従来の半導体装置の電気特性から算出される移動度に比べて高い。特に、従来の半導体装置では、ドレイン電圧Ｖｄ及びゲート電圧Ｖｇが低い場合に高い移動度を得ることができなかったのに対して、本実施形態に係る半導体装置１０では、ドレイン電圧Ｖｄ及びゲート電圧Ｖｇが低い場合であっても高い移動度を得ることができる。ゲート電圧Ｖｇは、ゲート電極１０５に供給される電圧である。
【0036】
半導体装置の電気特性（Ｉｄ－Ｖｇ特性）に基づいて移動度を算出する場合、酸化物半導体層に形成された欠陥の量及びゲート容量Ｃｏｘの差が移動度の値に影響するため、酸化物半導体層の物性及び半導体層の構造に起因した移動度の違いを評価することは難しい。
【0037】
例えば、半導体装置の酸化物半導体層に欠陥が形成されている場合、欠陥の量は、当該半導体装置のＩｄ－Ｖｇ特性におけるしきい値電圧Ｖｔｈに影響する。具体的には、半導体装置のゲート電極に電圧を供給すると、ゲート電圧Ｖｇが小さい範囲ではチャネルに励起された電荷によって欠陥が埋められ、当該電荷がドレイン電流Ｉｄに寄与しないため、Ｉｄ－Ｖｇ特性の立ち上がり電圧は本来の立ち上がり電圧よりも高電圧側にシフトする。
【0038】
しきい値電圧Ｖｔｈは、ドレイン電圧Ｖｄが０．１Ｖである場合におけるＩｄ－Ｖｇ特性において、半導体装置に「チャネル幅Ｗ／チャネル長Ｌ×１０ｎＡ」の電流が流れるときのゲート電圧Ｖｇである。
【0039】
さらに、ゲート容量Ｃｏｘは、ゲート絶縁層の膜厚及びゲート絶縁層として用いられる材質の誘電率等に依存する。したがって、同じゲート電圧Ｖｇが供給された場合であっても、ゲート容量Ｃｏｘが大きいほどチャネルに生じるキャリア濃度が高くなる。そのため、同じゲート電圧で移動度を比較した場合、ゲート容量Ｃｏｘが大きい方がチャネルへのキャリア発生量が多いため、移動度が高い。つまり、ゲート絶縁層の膜厚によってチャネルに蓄積される電荷量が変わるため、移動度を正しく評価できない可能性がある。
【0040】
上記のように、酸化物半導体層に形成された欠陥の影響及びゲート容量Ｃｏｘによる移動度への影響を小さくするため、本実施形態では、測定されたＩｄ－Ｖｇ特性に対して、しきい値電圧Ｖｔｈ及びゲート容量Ｃｏｘによる規格化が行われる。具体的には、Ｉｄ－Ｖｇ特性において、横軸を「ゲート電圧Ｖｇ」から「（ゲート電圧Ｖｇ－しきい値電圧Ｖｔｈ）×ゲート容量Ｃｏｘ」に変換することによって当該規格化が行われる。なお、ゲート電圧Ｖｇ×ゲート容量Ｃｏｘはチャネルに励起される電荷量に相当する。
【0041】
詳細は後述するが、上記のように規格化されたＩｄ－Ｖｇ特性における線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２のとき２０ｃｍ２／Ｖｓを超える。さらに、当該線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２のとき３０ｃｍ２／Ｖｓを超える。
【0042】
さらに、（Ｖｇ－Ｖｔｈ）×Ｃｏｘを横軸とする線形移動度がＶｇ＝Ｖｔｈにおける線形移動度によって規格化された正規化線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２のとき３．０を超える。さらに、当該正規化線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２のとき４．０を超える。
【0043】
［１－３．半導体装置１０の各部材の材質］
基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物が用いられてもよい。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又は、ステンレス基板などの導電性基板など、透光性を備えない基板が用いられる。
基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物が用いられてもよい。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又は、ステンレス基板などの導電性基板など、透光性を備えない基板が用いられる。
【0044】
ゲート電極１０５、ソース－ドレイン電極２００、及び配線１０９、２０９として、一般的な金属材料が用いられる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又は化合物が用いられる。ゲート電極１０５、ソース－ドレイン電極２００、及び配線１０９、２０９として、上記の材料が単層で用いられてもよく積層で用いられてもよい。
【0045】
ゲート絶縁層１１０、１２０、及び絶縁層１５０、１６０として、一般的な絶縁性材料が用いられる。例えば、ゲート絶縁層１２０及び絶縁層１５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの酸素を含む無機絶縁層が用いられる。ゲート絶縁層１１０及び絶縁層１６０として、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）などの窒素を含む無機絶縁層が用いられる。ただし、ゲート絶縁層１１０及び絶縁層１６０として、上記のような酸素を含む無機絶縁層が用いられてもよい。ゲート絶縁層１２０及び絶縁層１５０として、上記のような窒素を含む無機絶縁層が用いられてもよい。
【0046】
絶縁層１５０として、熱処理によって酸素を放出する機能を備える絶縁層が用いられる。つまり、絶縁層１５０として、酸素を過剰に含む酸化物絶縁層が用いられる。絶縁層１５０が酸素を放出する熱処理の温度は、例えば、６００℃以下、５００℃以下、４５０℃以下、又は４００℃以下である。つまり、絶縁層１５０は、例えば、基板１００としてガラス基板が用いられた場合における半導体装置１０の製造工程で行われる熱処理温度で酸素を放出する。
【0047】
ゲート絶縁層１２０として、欠陥が少ない絶縁層が用いられる。例えば、ゲート絶縁層１２０における酸素の組成比と、ゲート絶縁層１２０と同様の組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比と、を比較した場合、ゲート絶縁層１２０における酸素の組成比の方が当該他の絶縁層における酸素の組成比より当該絶縁層に対する化学量論比に近い。具体的には、ゲート絶縁層１２０及び絶縁層１５０の各々に酸化シリコン（ＳｉＯｘ）が用いられる場合、ゲート絶縁層１２０として用いられる酸化シリコンにおける酸素の組成比は、絶縁層１５０として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁層１２０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
【0048】
上記のＳｉＯｘＮｙ及びＡｌＯｘＮｙは、酸素（Ｏ）より少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。ＳｉＮｘＯｙ及びＡｌＮｘＯｙは、窒素より少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
【0049】
金属酸化物層１３０として、アルミニウムを主成分とする金属酸化物が用いられる。例えば、金属酸化物層１３０として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられる。「アルミニウムを主成分とする金属酸化物層１３０」とは、金属酸化物層１３０に含まれるアルミニウムの比率が、金属酸化物層全体の１％以上であることを意味する。金属酸化物層１３０に含まれるアルミニウムの比率は、金属酸化物層全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
【0050】
酸化物半導体層１４０として、半導体の特性を有する金属酸化物を用いることができる。酸化物半導体層１４０は多結晶構造を有する。多結晶構造を有する酸化物半導体層１４０は、Ｐｏｌｙ－ＯＳ技術を用いて作製することができる。
【0051】
例えば、酸化物半導体層１４０として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。例えば、酸化物半導体層１４０として、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されず、上記とは異なる組成の酸化物半導体が用いられてもよい。例えば、移動度を向上させるためにＩｎの比率が上記より大きい酸化物半導体層が用いられてもよい。一方、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率が上記より大きい酸化物半導体層が用いられてもよい。
【0052】
例えば、Ｉｎの比率が上記より大きい酸化物半導体層１４０として、インジウム（Ｉｎ）を含む２以上の金属を含む酸化物半導体が用いられてもよい。この場合、酸化物半導体層１４０において、全金属元素に対するインジウム元素の比率が原子比率で５０％以上であってもよい。酸化物半導体層１４０として、インジウムに加えて、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、ジルコニア（Ｚｒ）、ランタノイドが用いられてもよい。酸化物半導体層１４０として、上記以外の元素が用いられてもよい。
【0053】
酸化物半導体層１４０として、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよく、例えばＡｌ、Ｓｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎ、Ｇａを含む酸化物半導体（ＩＧＯ）、Ｉｎ、Ｚｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ、Ｚｎを含む酸化物半導体（ＩＴＺＯ）、及びＩｎ、Ｗを含む酸化物半導体などが酸化物半導体層１４０として用いられてもよい。
【0054】
インジウム元素の比率が大きい場合、酸化物半導体層１４０が結晶化しやすい。上記のように、酸化物半導体層１４０において、全金属元素に対するインジウム元素の比率が５０％以上である材料を用いることで、多結晶構造を有する酸化物半導体層１４０を容易に得ることができる。インジウム以外の金属元素として、ガリウムを含むことが好ましい。ガリウムは、インジウムと同じ第１３族元素に属する。そのため、酸化物半導体層１４０の結晶性がガリウムによって阻害されることなく、酸化物半導体層１４０は多結晶構造を有する。
【0055】
酸化物半導体層１４０の詳細な製造方法は後述するが、酸化物半導体層１４０は、スパッタリング法を用いて形成することができる。スパッタリング法によって形成される酸化物半導体層１４０の組成は、スパッタリングターゲットの組成に依存する。酸化物半導体層１４０が多結晶構造を有する場合であっても、スパッタリングターゲットの組成と酸化物半導体層１４０の組成とは略一致する。この場合、酸化物半導体層１４０の金属元素の組成は、スパッタリングターゲットの金属元素の組成に基づき特定することができる。
【0056】
酸化物半導体層１４０が多結晶構造を有する場合、Ｘ線回折（Ｘ－ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）法を用いて、酸化物半導体層の組成を特定してもよい。具体的には、ＸＲＤ法によって取得された酸化物半導体層の結晶構造及び格子定数に基づき、酸化物半導体層の金属元素の組成を特定することができる。さらに、酸化物半導体層１４０の金属元素の組成は、蛍光Ｘ線分析又は電子プローブマイクロアナライザ（Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｍｉｃｒｏ Ａｎａｌｙｚｅｒ：ＥＰＭＡ）分析などを用いて特定することもできる。ただし、酸化物半導体層１４０に含まれる酸素元素は、スパッタリングのプロセス条件などにより変化するため、この限りではない。
【0057】
［１－４．半導体装置１０の製造方法］
図３～図１０を用いて、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。図３は、本発明の一実施形態に係る半導体装置１０の製造方法を説明するフローチャートである。図４～図１０は、本発明の一実施形態に係る半導体装置１０の製造方法を示す模式的な断面図である。以下では、図３に示すフローチャートの各ステップを順に説明する。
図３～図１０を用いて、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。図３は、本発明の一実施形態に係る半導体装置１０の製造方法を説明するフローチャートである。図４～図１０は、本発明の一実施形態に係る半導体装置１０の製造方法を示す模式的な断面図である。以下では、図３に示すフローチャートの各ステップを順に説明する。
【0058】
図３のステップＳ１００１（「ＧＥ形成」）では、基板１００の上にゲート電極１０５が形成される（図４参照）。同一ステップでゲート電極１０５とともに配線１０９が形成される。ゲート電極１０５及び配線１０９は、スパッタリング法又は真空蒸着法などのＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜される。
【0059】
図３のステップＳ１００２（「ＧＩ形成」）では、ゲート電極１０５及び配線１０９の上にゲート絶縁層１１０、１２０が形成される（図４参照）。ゲート絶縁層１１０、１２０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法又はスパッタリング法によって成膜される。例えば、ゲート絶縁層１１０として窒素を含む絶縁材料が用いられる。この構成によって、基板１００から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。ゲート絶縁層１２０として酸素を含む絶縁材料が用いられる。
【0060】
ゲート絶縁層１２０として、欠陥が少ない酸化絶縁層が用いられる。絶縁層１２０として欠陥が少ない酸化絶縁層を形成するために、３５０℃以上の成膜温度で絶縁層１２０を成膜することができる。
【0061】
図３のステップＳ１００３（「ＭＯ成膜」）では、ゲート絶縁層１１０、１２０の上に、金属酸化物層１３０が形成される（図５参照）。金属酸化物層１３０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
【0062】
金属酸化物層１３０として、アルミニウムを主成分とする金属酸化物が用いられる。例えば、金属酸化物層１３０として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられる。
【0063】
図３のステップＳ１００４（「ＯＳ成膜」）では、金属酸化物層１３０の上に酸化物半導体層１４０が形成される（図５参照）。酸化物半導体層１４０は、スパッタリング法又は原子層堆積法（ＡＬＤ）によって成膜される。
【0064】
後述するＯＳアニールによって、酸化物半導体層１４０を結晶化させる場合、成膜後かつＯＳアニール前の酸化物半導体層１４０はアモルファス（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体層１４０の成膜方法は、成膜直後の酸化物半導体層１４０ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層１４０が成膜される場合、被成膜対象物（基板１００及びその上に形成された構造物）の温度を制御しながら酸化物半導体層１４０が成膜される。
【0065】
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突するため、成膜処理に伴い被成膜対象物の温度が上昇する。成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体層１４０に結晶成分が含まれる。酸化物半導体層１４０に結晶成分が含まれると、その後のＯＳアニールによって結晶粒径を大きくすることができない。上記のように被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行うことで、酸化物半導体層１４０に含まれる結晶成分を低減ができる。
【0066】
例えば、被成膜対象物の被成膜面の温度（以下、「成膜温度」という。）が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却することができる。特に、本実施形態の酸化物半導体層１４０の成膜温度は、５０℃以下であることが好ましい。基板１００を冷却しながら酸化物半導体層１４０の形成を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体層１４０を得ることができる。本実施形態では、酸化物半導体層１４０の形成を５０℃以下の成膜温度で行い、後述するＯＳアニールを４００℃以上の加熱温度で行う。
【0067】
スパッタリングプロセスでは、酸素分圧１０％以下の条件下でアモルファス構造を有する酸化物半導体層１４０が成膜される。酸素分圧が高いと、酸化物半導体層１４０に含まれる過剰な酸素によって成膜直後の酸化物半導体層１４０に結晶成分が含まれてしまう。そのため、酸素分圧が低い条件の下で酸化物半導体層１４０の成膜が行われることが好ましい。酸素分圧は、例えば、１％以上５％以下又は２％以上４％以下である。酸素分圧が１％未満の条件では、成膜装置内の酸素の分布が不均一となりやすい。その結果、酸化物半導体層中の酸素の組成も不均一となり、結晶成分が多く含まれる酸化物半導体層が成膜される、又は後にＯＳアニール処理を行っても結晶化しない酸化物半導体層が成膜される。
【0068】
図３のステップＳ１００５（「ＯＳパターン形成」）では、酸化物半導体層１４０のパターンが形成される（図６参照）。酸化物半導体層１４０の上にレジストマスク（図示しない）を形成し、当該レジストマスクを用いて酸化物半導体層１４０をエッチングすることで当該パターンが形成される。酸化物半導体層１４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸、ＰＡＮ、硫酸、過酸化水素水、又はフッ酸を用いることができる。これにより、パターン状の酸化物半導体層１４０を形成することができる。その後、レジストマスクを除去する。
【0069】
パターン状の酸化物半導体層１４０の形成（すなわち、酸化物半導体層１４０のパターニング）は、ＯＳアニール前に行われることが好ましい。ＯＳアニール後の酸化物半導体層１４０は、エッチング耐性が高いため、エッチングによる加工が困難である。
【0070】
図３のステップＳ１００６（「ＯＳアニール」）では、パターン状の酸化物半導体層１４０が形成された後に、酸化物半導体層１４０に対して加熱処理（ＯＳアニール）が行われる。ＯＳアニールでは、酸化物半導体層１４０が形成された基板１００が、所定の到達温度で所定の時間保持される。所定の到達温度は、３００℃以上５００℃以下、又は３５０℃以上４５０℃以下である。到達温度での保持時間は、１５分以上１２０分以下、又は３０分以上６０分以下である。ＯＳアニールを行うことにより、アモルファス構造を有する酸化物半導体層１４０が結晶化され、多結晶構造を有する酸化物半導体層１４０（Ｐｏｌｙ－ＯＳ）が形成される。
【0071】
図３のステップＳ１００７（「ＭＯパターン形成」）では、基板１００の全面に成膜された金属酸化物層１３０がパターニングされる（図７参照）。加熱処理によって十分に結晶化された酸化物半導体層１４０は、高いエッチング耐性を有する。そのため、結晶化された酸化物半導体層１４０をマスクとして、金属酸化物層１３０をパターニングすることができる。金属酸化物層１３０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、例えば希釈フッ酸（ＤＨＦ）が用いられる。酸化物半導体層１４０をマスクとして金属酸化物層１３０をエッチングすることで、フォトリソグラフィ工程を省略することができる。酸化物半導体層１４０をマスクとして金属酸化物層１３０をパターニングする工程を省略してもよい。
【0072】
図３のステップＳ１００８（「コンタクト形成」）では、ゲート絶縁層１１０、１２０にコンタクトホール１１１が形成される（図７参照）。コンタクトホール形成によって、配線１０９の上面が露出する。配線２０９と配線１０９とを接続する必要がない場合には、ステップＳ１００８の工程を省略してもよい。
【0073】
図３のステップＳ１００９（「ＳＤ形成」）では、ソース電極２０１、ドレイン電極２０３、及び配線２０９が形成される（図８参照）。ソース電極２０１、ドレイン電極２０３、及び配線２０９は、スパッタリング法によって成膜され、フォトリソグラフィ工程及びエッチング工程によって形成される。コンタクトホール１１１を介して配線２０９と配線１０９とが接続される。
【0074】
ソース電極２０１、ドレイン電極２０３、及び配線２０９のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして混酸アルミニウム溶液又は過酸化水素水及びアンモニア水の混合溶液（Ｈ２Ｏ２／ＮＨ３溶液）を用いることができる。ドライエッチングとして、六フッ化硫黄ガス（ＳＦ６）などのフッ素を含むガス又は塩素ガス（Ｃｌ２）などの塩素を含むガスを用いることができる。
【0075】
Ｐｏｌｙ－ＯＳは、エッチング耐性に優れる。具体的には、ソース電極２０１及びドレイン電極２０３の形成で用いられるエッチング液又はエッチングガスに対するエッチングレートが非常に小さい。これは、Ｐｏｌｙ－ＯＳが、当該エッチング液又はエッチングガスによってほとんどエッチングされないことを意味する。したがって、半導体装置１０では、酸化物半導体層１４０上に直接導電膜を成膜し、導電膜をパターニングしてソース電極２０１及びドレイン電極２０３を形成しても、酸化物半導体層１４０のチャネル領域はほとんどエッチングされない。その結果、ソース電極２０１、ドレイン電極２０３、及び配線２０９として用いることができる導電材料の選択性が向上する。例えば、ソース電極２０１及びドレイン電極２０３を形成するために、ＭｏＷ、Ａｌ、ＭｏＷの積層構造、又はＭｏＷ合金の単層構造を用いた導電膜をウェットエッチングで加工した場合であっても、酸化物半導体層１４０が膜減りすることを抑制することができる。
【0076】
図３のステップＳ１０１０（「ＳｉＯｘ形成」）では、酸化物半導体層１４０、ソース電極２０１、及びドレイン電極２０３の上に絶縁層１５０を成膜する（図９参照）。絶縁層１５０として、酸素を含む絶縁材料を用いることが好ましい。例えば、絶縁層１５０として、酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）などが用いられる。
【0077】
絶縁層１５０は、ゲート絶縁層１１０、１２０と同様の成膜方法を用いて成膜することができる。絶縁層１５０における酸素の組成比を増加させるためには、比較的低温（例えば、３５０℃未満の成膜温度）で成膜すればよい。さらに、絶縁層１５０を成膜した後に、絶縁層１５０の一部に酸素を打ち込む処理を行ってもよい。
【0078】
【0079】
金属酸化物層１９０として、アルミニウムを主成分とする金属酸化物が用いられる。例えば、金属酸化物層１９０として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられる。アルミニウムを主成分とする金属酸化物層とは、金属酸化物層に含まれるアルミニウムの比率が、金属酸化物層１９０全体の１％以上であることを意味する。金属酸化物層１９０に含まれるアルミニウムの比率は、金属酸化物層１９０全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
【0080】
金属酸化物層１９０の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下である。金属酸化物層１９０として、酸化アルミニウムが用いられることが好ましい。酸化アルミニウムは酸素又は水素などのガスに対する高いバリア性を備えている。ここで、バリア性とは、酸素又は水素などのガスが、酸化アルミニウムを透過することを抑制する機能をいう。つまり、酸化アルミニウム膜の下に設けられる層の中の酸素又は水素などのガスを、酸化アルミニウム膜の上に設けられる層に移動させないことを意味する。又は、酸化アルミニウム膜の上に設けられる層の中の酸素又は水素などのガスを、酸化アルミニウム膜の下に設けられる層に移動させないことを意味する。
【0081】
図３のステップＳ１０１２（「酸化アニール」）では、酸化物半導体層１４０の上に絶縁層１５０及び金属酸化物層１９０が成膜された状態で、加熱処理が行われる。ここで、酸化アニールは、例えば、３００℃以上４５０℃以下で行ってもよい。これにより、絶縁層１５０から放出された酸素が酸化物半導体層１４０に供給される。金属酸化物層１９０が基板１００を覆うように設けられることで、絶縁層１５０から放出された酸素が金属酸化物層１９０の外部に放出されてしまうことを抑制することができる。
【0082】
酸化物半導体層１４０が成膜されてから酸化物半導体層１４０の上に絶縁層１５０が成膜されるまでの間の工程で、酸化物半導体層１４０には多くの酸素欠陥が発生する。しかしながら、ステップＳ１０１２の酸化アニールによって、絶縁層１５０から放出した酸素が酸化物半導体層１４０に供給され、酸素欠陥が修復される。
【0083】
【0084】
図３のステップＳ１０１４（「ＳｉＮｘ成膜」）では、絶縁層１５０の上に絶縁層１６０が成膜される（図１参照）。絶縁層１６０として、窒素を含む絶縁材料を用いることが好ましい。例えば、絶縁層１６０として、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）などが用いられる。絶縁層１６０は、ゲート絶縁層１１０と同様の成膜方法を用いて成膜することができる。
【0085】
以上のステップにより、図１に示す半導体装置１０を製造することができる。
【0086】
［２．第２実施形態］
図１１～図１５を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
図１１～図１５を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
【0087】
［２－１．表示装置２０の概要］
図１１は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図１１に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。
図１１は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図１１に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。
【0088】
シール部３１０が設けられたシール領域２４は、液晶領域２２の周囲の領域である。ＦＰＣ３３０は端子領域２６に設けられている。端子領域２６はアレイ基板３００が対向基板３２０から露出された領域であり、シール領域２４の外側に設けられている。シール領域２４の外側とは、シール部３１０が設けられた領域及びシール部３１０によって囲まれた領域の外側を意味する。ＩＣチップ３４０はＦＰＣ３３０上に設けられている。ＩＣチップ３４０は各画素回路３０１を駆動させるための信号を供給する。
【0089】
［２－２．表示装置２０の回路構成］
図１２は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図１２に示すように、画素回路３０１が配置された液晶領域２２に対してＤ３方向の反対方向（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２に対してＤ４方向及びその反対方向（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
図１２は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図１２に示すように、画素回路３０１が配置された液晶領域２２に対してＤ３方向の反対方向（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２に対してＤ４方向及びその反対方向（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
【0090】
ソースドライバ回路３０２からソース配線３０４がＤ３方向に延びており、Ｄ３方向に配列された複数の画素回路３０１に接続されている。ゲートドライバ回路３０３からゲート配線３０５がＤ４方向に延びており、Ｄ４方向に配列された複数の画素回路３０１に接続されている。
【0091】
端子領域２６には端子部３０６が設けられている。端子部３０６とソースドライバ回路３０２とは接続配線３０７で接続されている。同様に、端子部３０６とゲートドライバ回路３０３とは接続配線３０７で接続されている。ＦＰＣ３３０が端子部３０６に接続されることで、ＦＰＣ３３０が接続された外部機器と表示装置２０とが接続され、外部機器からの信号によって表示装置２０に設けられた各画素回路３０１が駆動する。
【0092】
第１実施形態に示す半導体装置１０は、画素回路３０１、ソースドライバ回路３０２、及びゲートドライバ回路３０３に含まれるトランジスタとして用いられる。
【0093】
［２－３．表示装置２０の画素回路３０１］
図１３は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図１３に示すように、画素回路３０１は半導体装置１０、保持容量素子３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１０５、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１０５はゲート配線３０５に接続されている。ソース電極２０１はソース配線３０４に接続されている。ドレイン電極２０３は保持容量素子３５０及び液晶素子３１１に接続されている。本実施形態では、説明の便宜上、符号「２０１」で示された電極をソース電極といい、符号「２０３」で示された電極をドレイン電極というが、符号「２０１」で示された電極がドレイン電極として機能し、符号「２０３」で示された電極がソース電極として機能してもよい。
図１３は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図１３に示すように、画素回路３０１は半導体装置１０、保持容量素子３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１０５、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１０５はゲート配線３０５に接続されている。ソース電極２０１はソース配線３０４に接続されている。ドレイン電極２０３は保持容量素子３５０及び液晶素子３１１に接続されている。本実施形態では、説明の便宜上、符号「２０１」で示された電極をソース電極といい、符号「２０３」で示された電極をドレイン電極というが、符号「２０１」で示された電極がドレイン電極として機能し、符号「２０３」で示された電極がソース電極として機能してもよい。
【0094】
［２－４．表示装置２０の断面構造］
図１４は、本発明の一実施形態に係る表示装置の断面図である。図１４に示すように、表示装置２０は、半導体装置１０が用いられた表示装置である。本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。以下の説明において、半導体装置１０の構成は図１に示す半導体装置１０と同様なので、説明を省略する。
図１４は、本発明の一実施形態に係る表示装置の断面図である。図１４に示すように、表示装置２０は、半導体装置１０が用いられた表示装置である。本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。以下の説明において、半導体装置１０の構成は図１に示す半導体装置１０と同様なので、説明を省略する。
【0095】
ソース電極２０１及びドレイン電極２０３の上に絶縁層３６０が設けられている。絶縁層３６０の上に、複数の画素に共通して設けられる共通電極３７０が設けられている。共通電極３７０の上に絶縁層３８０が設けられている。絶縁層３６０、３８０には開口３８１、３８２が設けられている。絶縁層３８０の上及び開口３８１の内部に画素電極３９０が設けられている。画素電極３９０はドレイン電極２０３に接続されている。絶縁層３８０の上及び開口３８２の内部に電極３９５が設けられている。電極３９５は、共通電極３７０とともに保持容量素子３５０を構成する。
【0096】
図１５は、本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。図１５に示すように、共通電極３７０は、平面視で画素電極３９０と重なる重畳領域と、画素電極３９０と重ならない非重畳領域とを有する。画素電極３９０と共通電極３７０との間に電圧を供給すると、重畳領域の画素電極３９０から非重畳領域の共通電極３７０に向かって横電界が形成される。この横電界によって液晶素子３１１に含まれる液晶分子が動作することで、画素の階調が決定される。
【0097】
［３．第３実施形態］
図１６及び図１７を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。本実施形態では、上記の第１実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は図１１及び図１２に示すものと同様なので、説明を省略する。
図１６及び図１７を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。本実施形態では、上記の第１実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は図１１及び図１２に示すものと同様なので、説明を省略する。
【0098】
［３－１．表示装置２０の画素回路３０１］
図１６は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図１６に示すように、画素回路３０１は駆動トランジスタ１１、選択トランジスタ１２、保持容量素子２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１及び選択トランジスタ１２は半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は信号線２１１に接続され、選択トランジスタ１２のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。駆動トランジスタ１１のゲート電極は選択トランジスタ１２のドレイン電極に接続されている。保持容量素子２１０は駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
図１６は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図１６に示すように、画素回路３０１は駆動トランジスタ１１、選択トランジスタ１２、保持容量素子２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１及び選択トランジスタ１２は半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は信号線２１１に接続され、選択トランジスタ１２のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。駆動トランジスタ１１のゲート電極は選択トランジスタ１２のドレイン電極に接続されている。保持容量素子２１０は駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
【0099】
［３－２．表示装置２０の断面構造］
図１７は、本発明の一実施形態に係る表示装置の断面図である。図１７に示す表示装置２０の構成は、図１４に示す表示装置２０と類似しているが、図１７の表示装置２０の絶縁層３６０よりも上方の構造が図１４の表示装置２０の絶縁層３６０よりも上方の構造と相違し、図１７の表示装置２０では図１４の表示装置２０の保持容量素子３５０に係る構成が設けられていない点において相違する。以下、図１７の表示装置２０の構成のうち、図１４の表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
図１７は、本発明の一実施形態に係る表示装置の断面図である。図１７に示す表示装置２０の構成は、図１４に示す表示装置２０と類似しているが、図１７の表示装置２０の絶縁層３６０よりも上方の構造が図１４の表示装置２０の絶縁層３６０よりも上方の構造と相違し、図１７の表示装置２０では図１４の表示装置２０の保持容量素子３５０に係る構成が設けられていない点において相違する。以下、図１７の表示装置２０の構成のうち、図１４の表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
【0100】
図１７に示すように、表示装置２０は、絶縁層３６０の上方に、発光素子ＤＯに含まれる画素電極３９０、発光層３９２、及び共通電極３９４を有する。画素電極３９０は絶縁層３６０の上及び開口３８１の内部に設けられている。画素電極３９０の上に絶縁層３６２が設けられている。絶縁層３６２には開口３６３が設けられている。開口３６３は発光領域に対応する。つまり、絶縁層３６２は画素を画定する。開口３６３によって露出した画素電極３９０の上に発光層３９２及び共通電極３９４が設けられている。画素電極３９０及び発光層３９２は、各画素に対して個別に設けられている。一方、共通電極３９４は、複数の画素に共通して設けられている。発光層３９２は、画素の表示色に応じて異なる材料が用いられる。
【0101】
第２実施形態及び第３実施形態では、第１実施形態で説明した半導体装置を液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示したが、これら以外の表示装置(例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置)に当該半導体装置を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記半導体装置の適用が可能である。
【実施例0102】
［半導体装置１０の電気特性］
図１８～図２６を用いて、上記実施形態に係る半導体装置１０の電気特性を説明する。図１８は、本発明の一実施形態に係る半導体装置の電気特性（Ｉｄ－Ｖｇ特性）を示す図である。図１８に示す各Ｉｄ－Ｖｇ特性は、縦軸であるＩｄが対数表示された型対数グラフである。当該電気特性の測定条件は以下の通りである。図１８では、図１に示す半導体装置１０において、ゲート絶縁層１１０、１２０の膜厚が異なる半導体装置１０の電気特性が示されている。
図１８～図２６を用いて、上記実施形態に係る半導体装置１０の電気特性を説明する。図１８は、本発明の一実施形態に係る半導体装置の電気特性（Ｉｄ－Ｖｇ特性）を示す図である。図１８に示す各Ｉｄ－Ｖｇ特性は、縦軸であるＩｄが対数表示された型対数グラフである。当該電気特性の測定条件は以下の通りである。図１８では、図１に示す半導体装置１０において、ゲート絶縁層１１０、１２０の膜厚が異なる半導体装置１０の電気特性が示されている。
【0103】
［測定条件］
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝６．０μｍ／６．０μｍ
・ソース－ドレイン間電圧：０．１Ｖ、１０Ｖ
・ゲート電圧：－４０Ｖ～＋４０Ｖ（特性Ｆは－３０Ｖ～＋３０Ｖ）
・測定環境：室温、暗室
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝６．０μｍ／６．０μｍ
・ソース－ドレイン間電圧：０．１Ｖ、１０Ｖ
・ゲート電圧：－４０Ｖ～＋４０Ｖ（特性Ｆは－３０Ｖ～＋３０Ｖ）
・測定環境：室温、暗室
【0104】
図１８に示す６個の電気特性は、ゲート絶縁層１１０、１２０の膜厚が異なる半導体装置１０の電気特性である。つまり、これらの電気特性を示す半導体装置１０は、異なるゲート容量Ｃｏｘを有する。本実施例において、ゲート絶縁層１１０として窒化シリコンが用いられ、ゲート絶縁層１２０として酸化シリコンが用いられている。図中では、窒化シリコン＼酸化シリコンの膜厚が表記されている。当該膜厚は、図１８の左上から右に向かって、窒化シリコン＼酸化シリコン＝４００＼１００ｎｍ（特性Ａ）、３００＼１００ｎｍ（特性Ｂ）、１５０＼１００ｎｍ（特性Ｃ）である。同様に、当該膜厚は、図１８の左下から右に向かって、窒化シリコン＼酸化シリコン＝１５０＼５０ｎｍ（特性Ｄ）、１００＼５０ｎｍ（特性Ｅ）、５０＼５０ｎｍ（特性Ｆ）である。
【0105】
図１８には、各膜厚条件におけるゲート容量Ｃｏｘが表記されている。ゲート容量Ｃｏｘは、図１８の左上から右に向かって、１．０ｅ－８［Ｆ／ｃｍ２］（特性Ａ）、１．３ｅ－８［Ｆ／ｃｍ２］（特性Ｂ）、１．９ｅ－８［Ｆ／ｃｍ２］（特性Ｃ）である。同様に、ゲート容量Ｃｏｘは、図１８の左下から右に向かって、２．５ｅ－８［Ｆ／ｃｍ２］（特性Ｄ）、３．２ｅ－８［Ｆ／ｃｍ２］（特性Ｅ）、４．５ｅ－８［Ｆ／ｃｍ２］（特性Ｆ）である。ゲート容量Ｃｏｘは、窒化シリコンの比誘電率として６．５を用い、酸化シリコンの比誘電率として４．１を用いて計算された。
【0106】
図１８の各グラフ中に示す実線の水平線は、ドレイン電流Ｉｄが１０－７［Ａ］であり、移動度が５０［ｃｍ２／Ｖｓ］である目盛りの位置に示されている。ドレイン電流Ｉｄは、目盛りごとに１桁電流値が変化する。移動度は、目盛りごとに１０［ｃｍ２／Ｖｓ］ずつ値が変化する。図１８の各グラフ中に示す実線の鉛直線は、ゲート電圧が０［Ｖ］である目盛りの位置に示されている。ゲート電圧は、目盛りごとに１０［Ｖ］ずつ値が変化する。
【0107】
図１８の各グラフにおいて、左向きの矢印が付された電気特性は、半導体装置１０のＩｄ－Ｖｇ特性を示す。各グラフにおけるＩｄ－Ｖｇ特性は、２種類表示されている。２種類のＩｄ－Ｖｇ特性のうち、相対的に電流が大きなＩｄ－Ｖｇ特性（実線）はドレイン電圧Ｖｄが１０Ｖの場合の特性であり、相対的に電流が小さなＩｄ－Ｖｇ特性（点線）はドレイン電圧Ｖｄが０．１Ｖの場合の特性である。図１８の各グラフにおいて、右向きの矢印が付された電気特性は、ドレイン電圧Ｖｄが０．１Ｖの場合のＩｄ－Ｖｇ特性から計算された半導体装置１０の移動度（線形移動度）を示す。図１８に示すように、ほとんどの条件において、特段異常がない良好な電気特性が得られており、線形移動度が３０［ｃｍ２／Ｖｓ］以上である。
【0108】
なお、窒化シリコン＼酸化シリコン＝５０＼５０ｎｍの条件における半導体装置１０では、ゲート電極１０５に＋３０Ｖより高い電圧、又は－３０Ｖより低い電圧を印加すると半導体装置１０が破壊されてしまうため、ゲート電極１０５に印加される電圧は－３０Ｖ～＋３０Ｖである。
【0109】
図１９は、本発明の一実施形態に係る半導体装置の線形移動度を示す図である。図１９に示す線形移動度は、図１８に示すドレイン電圧Ｖｄが０．１Ｖの場合のＩｄ－Ｖｇ特性から得られる移動度の最大値をプロットしたグラフである。図１９において「○」で示されたプロットは、第１実施形態に係る半導体装置１０の移動度を示す。「×」で示されたプロットは、参考データとして、従来の半導体装置の移動度を示す。
【0110】
第１実施形態に係る半導体装置１０では、ゲート容量Ｃｏｘの値が大きいほど線形移動度が大きい傾向がある。いずれの条件においても、半導体装置１０の線形移動度は、従来の半導体装置の線形移動度よりも大きい。
【0111】
図２０及び図２１は、本発明の一実施形態に係る半導体装置の電気特性におけるゲート容量の依存性を示す図である。図２０は、ドレイン電流Ｉｄ（縦軸）が線形表示された線形グラフである。図２１は、ドレイン電流Ｉｄ（縦軸）が対数表示された型対数グラフである。図２０及び図２１に示すＩｄ－Ｖｇ特性のうち実線で表示された特性Ａ～Ｆは、第１実施形態に係る半導体装置１０の特性である。図２０及び図２１において、点線で表示された特性は、参考データとして、従来の半導体装置の特性（従来の特性）である。図２０及び図２１に示すように、ゲート絶縁層１１０、１２０の膜厚が小さい（ゲート容量Ｃｏｘが大きい）ほどＩｄ－Ｖｇ特性の立ち上がりが急峻かつ多くの電流を流す。
【0112】
図２２は、本発明の一実施形態に係る半導体装置の線形移動度におけるゲート容量の依存性を示す図である。図２２に示すように、線形移動度はＩｄ－Ｖｇ特性におけるドレイン電流Ｉｄと同様の傾向を示しており、ゲート絶縁層１１０、１２０の膜厚が大きいほど線形移動度が小さく、ゲート絶縁層１１０、１２０の膜厚が小さいほど線形移動度が大きい傾向がある。いずれの条件においても、半導体装置１０の線形移動度は、従来の酸化物半導体が用いられた半導体装置の線形移動度よりも大きい。
【0113】
しかし、第１実施形態で説明したとおり、上記のＩｄ－Ｖｇ特性は、酸化物半導体層に形成された欠陥の影響及びゲート容量Ｃｏｘによる移動度への影響を受けている。したがって、これらの影響を小さくするために、上記のＩｄ－Ｖｇ特性に対して、しきい値電圧Ｖｔｈ及びゲート容量Ｃｏｘによる規格化を行った。その結果を図２３～図２５に示す。具体的には、図２０～図２２に対して横軸を「ゲート電圧Ｖｇ」から「（ゲート電圧Ｖｇ－しきい値電圧Ｖｔｈ）×ゲート容量Ｃｏｘ」に変換することで図２３～図２５に示すＩｄ－Ｖｇ特性及び線形移動度を得た。図２３～図２５における特性Ａ’～Ｆ’は、図２０～図２２における特性Ａ～Ｆに対応する。
【0114】
図２３～図２５に示すように、上記のように規格化を行うことで、ゲート容量Ｃｏｘによる影響が小さくなり、Ｉｄ－Ｖｇ特性及び線形移動度において、特性Ａ’～Ｆ’の差が小さくなり、特性Ａ’～Ｆ’と従来の特性との差が顕著になった。図２５に示すように、規格化されたＩｄ－Ｖｇ特性における線形移動度は、特性Ａ’～Ｆ’のいずれの場合であっても、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２のとき２０ｃｍ２／Ｖｓ、２５ｃｍ２／Ｖｓ、又は３０ｃｍ２／Ｖｓを超える。さらに、当該線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２のとき３０ｃｍ２／Ｖｓ又は３５ｃｍ２／Ｖｓを超える。上記の線形移動度の値は、従来の特性が達成することができない値である。
【0115】
図２６は、本発明の一実施形態に係る半導体装置の正規化線形移動度におけるゲート容量の依存性を示す図である。上記の通り、正規化線形移動度とは、（Ｖｇ－Ｖｔｈ）×Ｃｏｘを横軸とする線形移動度を、Ｖｇ＝Ｖｔｈにおける線形移動度によって規格化した移動度である。図２６に示す正規化線形移動度は、図２５に示す線形移動度と同様の挙動を示す。正規化線形移動度は、特性Ａ’～Ｆ’のいずれの場合であっても、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝５×１０－７Ｃ／ｃｍ２のとき３．０、３．５、又は４．０を超える。さらに、当該正規化線形移動度は、（Ｖｇ－Ｖｔｈ）×Ｃｏｘ＝１×１０－６Ｃ／ｃｍ２のとき４．０又は４．５を超える。上記の正規化線形移動度の値は、従来の特性が達成することができない値である。
【0116】
上記のように、第１実施形態に係る半導体装置１０では、ゲート絶縁層１１０、１２０の膜厚に伴うゲート容量Ｃｏｘによらず、従来の半導体装置では達成することができないような線形移動度及び正規化線形移動度を得ることができる。
【0117】
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除、もしくは設計変更を行ったもの、又は工程の追加、省略、もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【0118】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0119】
１０：半導体装置、 １１：駆動トランジスタ、 １２：選択トランジスタ、 ２０：表示装置、 ２２：液晶領域、 ２４：シール領域、 ２６：端子領域、 １００：基板、 １０５：ゲート電極、 １０９：配線、 １１０、１２０：ゲート絶縁層、 １１１：コンタクトホール、 １３０：金属酸化物層、 １４０：酸化物半導体層、 １５０、１６０：絶縁層、 １９０：金属酸化物層、 ２００：ソース－ドレイン電極、 ２０１：ソース電極、 ２０３：ドレイン電極、 ２０９：配線、 ２１０：保持容量素子、 ２１１：信号線、 ２１２：ゲート線、 ２１３：アノード電源線、 ２１４：カソード電源線、 ３００：アレイ基板、 ３０１：画素回路、 ３０２：ソースドライバ回路、 ３０３：ゲートドライバ回路、 ３０４：ソース配線、 ３０５：ゲート配線、 ３０６：端子部、 ３０７：接続配線、 ３１０：シール部、 ３１１：液晶素子、 ３２０：対向基板、 ３３０：フレキシブルプリント回路基板、 ３４０：ＩＣチップ、 ３５０：保持容量素子、 ３６０：絶縁層、 ３６２：絶縁層、 ３６３：開口、 ３７０：共通電極、 ３８０：絶縁層、 ３８１：開口、 ３８２：開口、 ３９０：画素電極、 ３９２：発光層、 ３９４：共通電極、 ３９５：電極、 ＤＯ：発光素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
