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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024163719
(43)【公開日】2024-11-22
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 29/786 20060101AFI20241115BHJP
H01L 21/336 20060101ALI20241115BHJP
H01L 21/306 20060101ALI20241115BHJP
H01L 21/28 20060101ALI20241115BHJP
G02F 1/1368 20060101ALI20241115BHJP
G09F 9/30 20060101ALI20241115BHJP
G09F 9/00 20060101ALI20241115BHJP
H10K 59/12 20230101ALI20241115BHJP
H10K 71/60 20230101ALI20241115BHJP
【ＦＩ】
H01L29/78 618C
H01L29/78 618A
H01L29/78 616U
H01L29/78 616V
H01L29/78 616K
H01L21/306 F
H01L21/28 301B
H01L21/28 301R
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G09F9/30 338
G09F9/00 338
H10K59/12
H10K71/60
H01L29/78 618B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023079566
(22)【出願日】2023-05-12
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】渡壁 創
(72)【発明者】
【氏名】津吹 将志
(72)【発明者】
【氏名】佐々木 俊成
(72)【発明者】
【氏名】田丸 尊也
(72)【発明者】
【氏名】望月 真里奈
(72)【発明者】
【氏名】小野寺 涼
(72)【発明者】
【氏名】渡部 将弘
【テーマコード（参考）】
2H192
3K107
4M104
5C094
5F043
5F110
5G435
【Ｆターム（参考）】
2H192AA24
2H192BC31
2H192CB05
2H192CB08
2H192CB34
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(57)【要約】
【課題】酸化物半導体膜の形状のばらつきが小さく、安定した電気特性を有する半導体装置を提供すること。
【解決手段】半導体装置は、ゲート電極と、ゲート電極の上のゲート絶縁層と、ゲート絶縁層の上の多結晶構造を有する酸化物半導体層と、酸化物半導体層の上のソース電極及びドレイン電極と、ソース電極及びドレイン電極を覆い、酸化物半導体層と接する層間絶縁層と、を含み、酸化物半導体層は、ソース電極及びドレイン電極の１つと重畳する第１領域と、層間絶縁層と接する第２領域と、を含み、第１領域の膜厚と第２領域の膜厚との差は、１ｎｍ以下である。
【選択図】図１
【解決手段】半導体装置は、ゲート電極と、ゲート電極の上のゲート絶縁層と、ゲート絶縁層の上の多結晶構造を有する酸化物半導体層と、酸化物半導体層の上のソース電極及びドレイン電極と、ソース電極及びドレイン電極を覆い、酸化物半導体層と接する層間絶縁層と、を含み、酸化物半導体層は、ソース電極及びドレイン電極の１つと重畳する第１領域と、層間絶縁層と接する第２領域と、を含み、第１領域の膜厚と第２領域の膜厚との差は、１ｎｍ以下である。
【選択図】図１
【特許請求の範囲】
【請求項1】
ゲート電極と、
前記ゲート電極の上のゲート絶縁層と、
前記ゲート絶縁層の上の多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上のソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極を覆い、前記酸化物半導体層と接する層間絶縁層と、を含み、
前記酸化物半導体層は、前記ソース電極及びドレイン電極の１つと重畳する第１領域と、前記層間絶縁層と接する第２領域と、を含み、
前記第１領域の膜厚と前記第２領域の膜厚との差は、１ｎｍ以下である、半導体装置。
前記ゲート電極の上のゲート絶縁層と、
前記ゲート絶縁層の上の多結晶構造を有する酸化物半導体層と、
前記酸化物半導体層の上のソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極を覆い、前記酸化物半導体層と接する層間絶縁層と、を含み、
前記酸化物半導体層は、前記ソース電極及びドレイン電極の１つと重畳する第１領域と、前記層間絶縁層と接する第２領域と、を含み、
前記第１領域の膜厚と前記第２領域の膜厚との差は、１ｎｍ以下である、半導体装置。
【請求項2】
前記ソース電極及びドレイン電極は、第１金属層を含み、
前記第１金属層の形成で用いられるエッチング液に対する前記第１金属層のエッチングレートは、０．１ｎｍ／ｓｅｃ以上であり、
前記エッチング液に対する前記酸化物半導体層のエッチングレートは、０．０１ｎｍ未満である、請求項１に記載の半導体装置。
前記第１金属層の形成で用いられるエッチング液に対する前記第１金属層のエッチングレートは、０．１ｎｍ／ｓｅｃ以上であり、
前記エッチング液に対する前記酸化物半導体層のエッチングレートは、０．０１ｎｍ未満である、請求項１に記載の半導体装置。
【請求項3】
前記ソース電極及びドレイン電極は、さらに、前記第１金属層の上の銅を含む第２金属層を含み、
前記エッチング液に対する前記第２金属層のエッチングレートは、０．５ｎｍ／ｓｅｃ以上である、請求項２に記載の半導体装置。
前記エッチング液に対する前記第２金属層のエッチングレートは、０．５ｎｍ／ｓｅｃ以上である、請求項２に記載の半導体装置。
【請求項4】
前記第１金属層は、モリブデンを含む、請求項３に記載の半導体装置。
【請求項5】
前記エッチング液は、キレート剤を含む、請求項３に記載の半導体装置。
【請求項6】
前記第１金属層の前記エッチングレートは、０．５ｎｍ／ｓｅｃ以上である、請求項２に記載の半導体装置。
【請求項7】
前記ソース電極及びドレイン電極は、さらに、前記第１金属層の上の銅を含む第２金属層を含み、
前記エッチング液に対する前記第２金属層のエッチングレートは、１．０ｎｍ／ｓｅｃ以上である、請求項６に記載の半導体装置。
前記エッチング液に対する前記第２金属層のエッチングレートは、１．０ｎｍ／ｓｅｃ以上である、請求項６に記載の半導体装置。
【請求項8】
前記第１金属層は、チタンを含む、請求項７に記載の半導体装置。
【請求項9】
前記エッチング液は、リン酸を含む、請求項７に記載の半導体装置。
【請求項10】
前記酸化物半導体層は、インジウム元素及び少なくとも１つ以上の金属元素を含み、
前記インジウム元素及び前記少なくとも１つ以上の金属元素に対する前記インジウム元素の比率は、５０％以上である、請求項１乃至請求項９のいずれか一項に記載の半導体装置。
前記インジウム元素及び前記少なくとも１つ以上の金属元素に対する前記インジウム元素の比率は、５０％以上である、請求項１乃至請求項９のいずれか一項に記載の半導体装置。
【請求項11】
ゲート電極を形成し、
前記ゲート電極の上に、ゲート絶縁層を形成し、
前記ゲート絶縁層の上に、多結晶構造を有する酸化物半導体層を形成し、
前記酸化物半導体層の上に、ソース電極及びドレイン電極を形成し、
前記ソース電極及びドレイン電極を覆い、前記酸化物半導体層と接する層間絶縁層を形成する、ことを含み、
前記酸化物半導体層は、前記ソース電極及びドレイン電極の１つと重畳する第１領域と、前記層間絶縁層と接する第２領域と、を含み、
前記第１領域の膜厚と前記第２領域の膜厚との差は、１ｎｍ以下である、半導体装置の製造方法。
前記ゲート電極の上に、ゲート絶縁層を形成し、
前記ゲート絶縁層の上に、多結晶構造を有する酸化物半導体層を形成し、
前記酸化物半導体層の上に、ソース電極及びドレイン電極を形成し、
前記ソース電極及びドレイン電極を覆い、前記酸化物半導体層と接する層間絶縁層を形成する、ことを含み、
前記酸化物半導体層は、前記ソース電極及びドレイン電極の１つと重畳する第１領域と、前記層間絶縁層と接する第２領域と、を含み、
前記第１領域の膜厚と前記第２領域の膜厚との差は、１ｎｍ以下である、半導体装置の製造方法。
【請求項12】
前記ソース電極及びドレイン電極の形成は、
第１金属膜を成膜し、
前記第１金属膜の上に、第２金属膜を成膜し、
エッチング液を用いて、前記第１金属膜および前記第１金属膜をエッチングし、第１金属層および前記第１金属層の上の第２金属層を形成する、ことを含み、
前記エッチング液に対する前記第１金属膜のエッチングレートは、０．１ｎｍ／ｓｅｃ以上であり、
前記エッチング液に対する前記酸化物半導体層のエッチングレートは、０．０１未満である、請求項１１に記載の半導体装置の製造方法。
第１金属膜を成膜し、
前記第１金属膜の上に、第２金属膜を成膜し、
エッチング液を用いて、前記第１金属膜および前記第１金属膜をエッチングし、第１金属層および前記第１金属層の上の第２金属層を形成する、ことを含み、
前記エッチング液に対する前記第１金属膜のエッチングレートは、０．１ｎｍ／ｓｅｃ以上であり、
前記エッチング液に対する前記酸化物半導体層のエッチングレートは、０．０１未満である、請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記第２金属膜は、銅を含み、
前記エッチング液に対する前記第２金属膜のエッチングレートは、０．５ｎｍ／ｓｅｃ以上である、請求項１２に記載の半導体装置の製造方法。
前記エッチング液に対する前記第２金属膜のエッチングレートは、０．５ｎｍ／ｓｅｃ以上である、請求項１２に記載の半導体装置の製造方法。
【請求項14】
前記第１金属膜は、モリブデンを含む、請求項１３に記載の半導体装置の製造方法。
【請求項15】
前記エッチング液は、キレート剤を含む請求項１３に記載の半導体装置の製造方法。
【請求項16】
前記第１金属膜の前記エッチングレートは、０．５ｎｍ／ｓｅｃ以上である、請求項１２に記載の半導体装置の製造方法。
【請求項17】
前記第２金属膜は、銅を含み、
前記エッチング液に対する前記第２金属膜のエッチングレートは、１．０ｎｍ／ｓｅｃ以上である、請求項１６に記載の半導体装置の製造方法。
前記エッチング液に対する前記第２金属膜のエッチングレートは、１．０ｎｍ／ｓｅｃ以上である、請求項１６に記載の半導体装置の製造方法。
【請求項18】
前記第１金属膜は、チタンを含む、請求項１７に記載の半導体装置の製造方法。
【請求項19】
前記エッチング液は、リン酸を含む、請求項１７に記載の半導体装置の製造方法。
【請求項20】
前記酸化物半導体層は、インジウム元素及び少なくとも１つ以上の金属元素を含み、
前記インジウム元素及び前記少なくとも１つ以上の金属元素に対する前記インジウム元素の比率は、５０％以上である、請求項１１乃至請求項１９のいずれか一項に記載の半導体装置の製造方法。
前記インジウム元素及び前記少なくとも１つ以上の金属元素に対する前記インジウム元素の比率は、５０％以上である、請求項１１乃至請求項１９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、半導体装置に関する。特に、本発明の一実施形態は、酸化物半導体膜をチャネルとして用いた半導体装置に関する。また、本発明の一実施形態は、半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、アモルファスシリコン、低温ポリシリコン、及び単結晶シリコンなどのシリコン半導体膜に替わり、酸化物半導体膜をチャネルとして用いた半導体装置の開発が進められている（例えば、特許文献１～６参照）。このような酸化物半導体膜を含む半導体装置は、アモルファスシリコン膜を含む半導体装置と同様に、単純な構造を有し、低温プロセスによりガラス基板上に製造することができる。また、酸化物半導体膜を含む半導体装置は、アモルファスシリコン膜を含む半導体装置より、高い電界効果移動度を有することが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１４１３３８号公報
【特許文献2】特開２０１４－０９９６０１号公報
【特許文献3】特開２０２１－１５３１９６号公報
【特許文献4】特開２０１８－００６７３０号公報
【特許文献5】特開２０１６－１８４７７１号公報
【特許文献6】特開２０２１－１０８４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、従来の酸化物半導体膜を含む半導体装置では、酸化物半導体膜のエッチング耐性が小さく、酸化物半導体膜の形状の制御が困難であった。特に、ガラス基板のような大面積基板を用いて製造される半導体装置では、酸化物半導体膜の形状のばらつきが、半導体装置の電気特性のばらつきを引き起こし、歩留まりが低下する要因となっていた。
【0005】
本発明の一実施形態は、酸化物半導体膜の形状のばらつきが抑制され、安定した電気特性を有する半導体装置を提供することを目的の一つとする。また、本発明の一実施形態は、酸化物半導体膜の形状のばらつきを抑制し、歩留まりが向上する半導体装置の製造方法を提供することを目的の一つとする。
【課題を解決するための手段】
【0006】
本発明の一実施形態に係る半導体装置は、ゲート電極と、ゲート電極の上のゲート絶縁層と、ゲート絶縁層の上の多結晶構造を有する酸化物半導体層と、酸化物半導体層の上のソース電極及びドレイン電極と、ソース電極及びドレイン電極を覆い、酸化物半導体層と接する層間絶縁層と、を含み、酸化物半導体層は、ソース電極及びドレイン電極の１つと重畳する第１領域と、層間絶縁層と接する第２領域と、を含み、第１領域の膜厚と第２領域の膜厚との差は、１ｎｍ以下である。
【0007】
本発明の一実施形態に係る半導体装置の製造方法は、ゲート電極を形成し、ゲート電極の上に、ゲート絶縁層を形成し、ゲート絶縁層の上に、多結晶構造を有する酸化物半導体層を形成し、酸化物半導体層の上に、ソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極を覆い、酸化物半導体層と接する層間絶縁層を形成する、ことを含み、酸化物半導体層は、ソース電極及びドレイン電極の１つと重畳する第１領域と、層間絶縁層と接する第２領域と、を含み、第１領域の膜厚と第２領域の膜厚との差は、１ｎｍ以下である。
【図面の簡単な説明】
【0008】
【図1】本発明の一実施形態に係る半導体装置の構成を示す模式的な断面図である。
【図2】本発明の一実施形態に係る半導体装置の構成を示す模式的な平面図である。
【図3】本発明の一実施形態に係る半導体装置の製造方法を説明するフローチャートである。
【図4】本発明の一実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
【図5】本発明の一実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
【図6】本発明の一実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
【図7】本発明の一実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
【図8】本発明の一実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
【図9】本発明の一実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
【図10】本発明の一実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
【図11】本発明の一実施形態に係る半導体装置の製造方法を示す模式的な断面図である。
【図12】本発明の一実施形態に係る表示装置の概要を示す模式的な平面図である。
【図13】本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。
【図14】本発明の一実施形態に係る表示装置の画素回路を示す回路図である。
【図15】本発明の一実施形態に係る表示装置の構成を示す模式的な断面図である。
【図16】本発明の一実施形態に係る表示装置の画素回路を示す回路図である。
【図17】本発明の一実施形態に係る表示装置の構成を示す模式的な断面図である。
【図18】実施例における各サンプルの電気特性を示すグラフである。
【図19】実施例における各サンプルの電気特性から算出されたしきい値を示すグラフである。
【図20】実施例における各サンプルの電気特性から算出された電界効果移動度（飽和領域における電界効果移動度）を示すグラフである。
【発明を実施するための形態】
【0009】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、膜厚、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0010】
「半導体装置」とは、半導体特性を利用することで機能しうる装置全般をいう。トランジスタ、半導体回路は半導体装置の一形態に含まれる。以下に示す実施形態の半導体装置は、例えば、表示装置、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられるトランジスタであってもよい。
【0011】
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、実施形態において、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明する。但し、実施形態で説明される構造体は、上述した他の電気光学層を含む表示装置へ適用することができる。
【0012】
本明細書等において、基板から酸化物半導体層に向かう方向を「上」又は「上方」という。逆に、酸化物半導体層から基板に向かう方向を「下」又は「下方」という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。また、「基板上の酸化物半導体層」という表現は、基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、半導体装置の上方の画素電極と表現する場合、平面視において、半導体装置と画素電極とが重畳しない位置関係であってもよい。一方、半導体装置の鉛直上方の画素電極と表現する場合は、平面視において、半導体装置と画素電極とが重畳する位置関係を意味する。なお、平面視とは、基板の表面に対して、垂直な方向から見ることをいう。
【0013】
本明細書等において、「膜」という用語と、「層」という用語とは、場合により、互いに入れ替えることができる。
【0014】
本明細書等において「αはＡ、Ｂ又はＣを含む」、「αはＡ、Ｂ及びＣのいずれかを含む」、又は「αはＡ，Ｂ及びＣからなる群から選択される一つを含む」という表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
【0015】
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
【0016】
【0017】
［半導体装置１０の構成］
図１及び図２を参照して、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置１０の模式的な構成を示す断面図である。図２は、本発明の一実施形態に係る半導体装置１０の構成を示す模式的な平面図である。図１に示す断面図は、図２に示すＡ１－Ａ２線で切断したときの断面に対応する。
図１及び図２を参照して、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置１０の模式的な構成を示す断面図である。図２は、本発明の一実施形態に係る半導体装置１０の構成を示す模式的な平面図である。図１に示す断面図は、図２に示すＡ１－Ａ２線で切断したときの断面に対応する。
【0018】
図１に示すように、半導体装置１０は基板１１の上に設けられている。半導体装置１０は、ゲート電極１２ＧＥ、ゲート絶縁層１４、１６、酸化物半導体層２６、ソース電極３２Ｓ、ドレイン電極３２Ｄ、及び層間絶縁層３４、３８を含む。ソース電極３２Ｓ及びドレイン電極３２Ｄを特に区別しない場合、これらを併せてソース電極及びドレイン電極３２という場合がある。また、ゲート電極１２ＧＥ、ゲート絶縁層１４、１６、及び酸化物半導体層２６を指して、トランジスタと呼ぶ場合がある。半導体装置１０は、酸化物半導体層２６の下方にゲート電極１２ＧＥが設けられる、いわゆるボトムゲート型トランジスタである。
【0019】
本実施形態では、ボトムゲート型トランジスタを例として半導体装置１０を説明するが、半導体装置１０はボトムゲート型トランジスタに限られない。例えば、半導体装置１０は、ゲート電極が酸化物半導体層２６の上方及び下方に設けられたデュアルゲート型トランジスタであってもよい。
【0020】
ゲート電極１２ＧＥは基板１１の上に設けられている。ゲート絶縁層１４、１６は基板１１及びゲート電極１２ＧＥの上に設けられている。ゲート絶縁層１４、１６は積層構造を有し、ゲート絶縁層１６がゲート絶縁層１４の上に設けられている。酸化物半導体層２６はゲート絶縁層１４、１６の上に設けられている。酸化物半導体層２６の上に、ソース電極３２Ｓ及びドレイン電極３２Ｄが設けられている。層間絶縁層３４、３８は、酸化物半導体層２６並びにソース電極３２Ｓ及びドレイン電極３２Ｄの上に設けられている。層間絶縁層３４、３８は積層構造を有し、層間絶縁層３８が層間絶縁層３４の上に設けられている。すなわち、層間絶縁層３４、３８は、ソース電極３２Ｓ及びドレイン電極３２Ｄを覆い、層間絶縁層３４が酸化物半導体層２６と接している。
【0021】
なお、図示しないが、ゲート絶縁層１６と酸化物半導体層２６との間に、金属酸化物層が設けられてもよい。金属酸化物層は、酸化物半導体層２６と同じパターンを有していてもよい。例えば、金属酸化物層として、アルミニウムを含む酸化物（例えば、酸化アルミニウムなど）を用いることができる。金属酸化物層の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下である。
【0022】
図２に示すように、平面視において、酸化物半導体層２６は、ゲート電極１２ＧＥと重畳している。Ｄ１方向は、ソース電極３２Ｓとドレイン電極３２Ｄとを結ぶ方向であり、Ｄ２方向は、Ｄ１方向と直交する方向である。半導体装置１０において、チャネル長Ｌは、Ｄ１方向におけるソース電極３２Ｓとドレイン電極３２Ｄとの間の酸化物半導体層２６の領域（チャネル領域）の長さに対応し、チャネル幅Ｗは、Ｄ２方向におけるチャネル領域の幅に対応する。平面視において、ソース電極３２Ｓと重畳する酸化物半導体層２６の領域はソース領域であり、ドレイン電極３２Ｄと重畳する酸化物半導体層２６の領域はドレイン領域である。すなわち、チャネル領域は、ソース領域とドレイン領域との間に位置する。
【0023】
配線１２Ｗ及び配線３２Ｗは、ゲート配線として機能する。配線３２Ｗはコンタクトホール１５を介して、配線１２Ｗと電気的に接続されている。詳細は後述するが、配線１２Ｗは、ゲート電極１２ＧＥと同一の層として形成される。また、配線３２Ｗは、ソース電極３２Ｓ及びドレイン電極３２Ｄと同一の層として形成される。なお、配線３２Ｗは、配線１２Ｗの上に設けられない場合がある。
【0024】
酸化物半導体層２６は、透光性を有し、複数の結晶粒を含む多結晶構造を有する。詳細は後述するが、Ｐｏｌｙ－ＯＳ（Ｐｏｌｙ－ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いることにより、多結晶構造を有する酸化物半導体層２６を形成することができる。そのため、以下では、酸化物半導体層２６に含まれる酸化物半導体をＰｏｌｙ－ＯＳとして説明する場合がある。
【0025】
Ｐｏｌｙ－ＯＳは、インジウム元素を含む２つ以上の金属元素（すなわち、インジウム元素及びインジウム元素以外の少なくとも１つ以上の金属元素）を含み、２つ以上の金属元素に対するインジウム元素の比率は５０％以上である。インジウム元素以外の金属元素として、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素、アルミニウム（Ａｌ）元素、ハフニウム（Ｈｆ）元素、イットリウム（Ｙ）元素、ジルコニウム（Ｚｒ）元素、又はランタノイド系元素が用いられる。酸化物半導体層２６として、上記以外の元素が用いられてもよい。
【0026】
Ｐｏｌｙ－ＯＳに含まれる結晶粒の結晶粒径は、０．１μｍ以上であり、好ましくは０．３μｍ以上であり、さらに好ましくは０．５μｍ以上である。結晶粒の結晶粒径は、例えば、酸化物半導体層２６のＳＥＭ観察、ＴＥＭ観察、または電子線後方散乱回折（Ｅｌｅｃｔｒｏｎ Ｂａｃｋ Ｓｃａｔｔｅｒｅｄ Ｄｉｆｆｒａｃｔｉｏｎ：ＥＢＳＤ）法などを用いて取得することができる。
【0027】
上述したように、Ｐｏｌｙ－ＯＳに含まれる結晶粒の結晶粒径は０．１μｍ以上であるため、１０ｎｍ以上３０ｎｍ以下の膜厚を有する酸化物半導体層２６では、膜厚方向に沿って１つの結晶粒のみが含まれる領域が存在する。
【0028】
Ｐｏｌｙ－ＯＳは、エッチング耐性に優れる。詳細は後述するが、Ｐｏｌｙ－ＯＳは、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成で用いられるエッチング液に対して優れたエッチング耐性を有する。具体的には、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成において、酸化物半導体層２６はエッチング液によってほとんどエッチングされない。そのため、ソース電極３２Ｓ及びドレイン電極３２Ｄの１つと重畳する酸化物半導体層２６の第１領域（すなわち、ソース領域又はドレイン領域）の膜厚と、ソース電極３２Ｓ及びドレイン電極３２Ｄと重畳しない酸化物半導体層２６の第２領域（すなわち、チャネル領域）の膜厚とは、実質的に同一である。換言すると、第１領域の膜厚と第２領域の膜厚との差は、１．０ｎｍ以下であり、好ましくは０．５ｎｍ以下、より好ましくは０．２ｎｍ以下である。
【0029】
酸化物半導体層の形状のばらつきは、半導体装置の電気特性を不安定化させる要因となる。特に、酸化物半導体層のチャネル領域の膜厚のばらつきは、半導体装置の電気特性のばらつきとして顕著に現れる。例えば、チャネル領域の膜厚が設定された値よりも小さいと、ソース電極とドレイン電極との間を流れる電流が減少する。そのため、半導体装置のオン電流が減少し、電界効果移動度が低下する。また、ソース電極及びドレイン電極の形成において酸化物半導体層がエッチングされると、チャネル領域の膜厚が減少するだけでなく、ソース電極とドレイン電極との間において酸化物半導体層の上面に凹部が形成される。層間絶縁層は、酸化物半導体層の上面に形成された凹部を覆うように成膜されるが、層間絶縁層が凹部を十分に覆うことができないと、酸化物半導体層と層間絶縁層との間、又ソース電極及びドレイン電極と層間絶縁層との間に間隙が生じる。このような状態における半導体装置では、安定した電気特性が得られない。すなわち、酸化物半導体層の形状のばらつきによって、半導体装置の歩留まりが低下してしまう。
【0030】
これに対し、半導体装置１０では、酸化物半導体層２６がＰｏｌｙ－ＯＳを含み、高いエッチング耐性を有する。そのため、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成において、チャネル領域の膜厚の減少がほとんどなく、酸化物半導体層２６の上面に凹部が形成されない。したがって、半導体装置１０では、酸化物半導体層２６の形状のばらつきが小さく、安定した電気特性が得られる。例えば、半導体装置１０では、耐圧を向上させるために４００ｎｍ以上の膜厚を有するゲート絶縁層１４、１６が形成された場合であっても、電界効果移動度のばらつきが小さく、１５ｃｍ２／Ｖｓ以上、さらには２０ｃｍ２／Ｖｓ以上の電界効果移動度（線形領域における電界効果移動度）を得ることができる。
【0031】
［半導体装置１０の製造方法］
図３～図１１を参照して、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。図３は、本発明の一実施形態に係る半導体装置１０の製造方法を説明するフローチャートである。図４～図１１は、本発明の一実施形態に係る半導体装置１０の製造方法を示す模式的な断面図である。以下では、図３に示すフローチャートの各ステップを順に説明する。
図３～図１１を参照して、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。図３は、本発明の一実施形態に係る半導体装置１０の製造方法を説明するフローチャートである。図４～図１１は、本発明の一実施形態に係る半導体装置１０の製造方法を示す模式的な断面図である。以下では、図３に示すフローチャートの各ステップを順に説明する。
【0032】
【0033】
基板１１として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１１が可撓性を備える必要がある場合、基板１１として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、又は樹脂を含む基板が用いられる。基板１１として樹脂を含む基板が用いられる場合、基板１１の耐熱性を向上させるために、上記の樹脂に不純物元素が導入されてもよい。また、集積回路に半導体装置１０が用いられる場合は、基板１１としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又はステンレス基板などの導電性基板など、透光性を有しない基板が用いられてもよい。
【0034】
ゲート電極１２ＧＥは、スパッタリング法によって成膜された導電膜を加工して形成される。ゲート電極１２ＧＥとして金属材料が用いられる。例えば、ゲート電極１２ＧＥの金属材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又はこれらの化合物が用いられる。ゲート電極１２ＧＥとして、上記の金属材料が単層で用いられてもよく、積層で用いられてもよい。
【0035】
図３のステップＳ１００２（「ＧＩ形成」）では、ゲート電極１２ＧＥの上にゲート絶縁層１４、１６が形成される（図４参照）。ゲート絶縁層１４、１６はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はスパッタリング法によって成膜される。ゲート絶縁層１４、１６として絶縁性材料が用いられる。例えば、ゲート絶縁層１４、１６の絶縁性材料として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）などの無機絶縁材料が用いられる。上記のＳｉＯｘＮｙは、酸素（Ｏ）よりも少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物である。ＳｉＮｘＯｙは、窒素よりも少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物である。
【0036】
基板１１の上には、窒素を含む絶縁材料が用いられたゲート絶縁層１４、酸素を含む絶縁材料が用いられたゲート絶縁層１６が順に形成されることが好ましい。ゲート絶縁層１４として、窒素を含む絶縁材料を用いることにより、基板１１から酸化物半導体層２６に向かって拡散する不純物をブロックすることができる。また、ゲート絶縁層１６として、酸素を含む絶縁材料を用いることにより、加熱処理によって酸素を放出させることができる。酸素を含む絶縁材料が酸素を放出する加熱処理の温度は、例えば、５００℃以下、４５０℃以下、又は４００℃以下である。なお、酸素を含む絶縁材料は、半導体装置１０の製造工程のいずれかのステップにおいて加熱されるときに、酸素を放出してもよい。
【0037】
ゲート絶縁層１４の膜厚は、ゲート絶縁層１６の膜厚よりも大きいことが好ましい。例えば、ゲート絶縁層１４の膜厚は、２００ｎｍ以上、３００ｎｍ以上、又は４００ｎｍ以上である。また、例えば、ゲート絶縁層１６の膜厚は、５０ｎｍ以上、１００ｎｍ以上、又は１５０ｎｍ以上である。ゲート絶縁層１４、１６の膜厚（すなわち、ゲート絶縁層１４およびゲート絶縁層１６の総膜厚）は、３００ｎｍ以上であることが好ましいが、これに限られない。
【0038】
図３のステップＳ１００４（「ＯＳ成膜」）では、ゲート絶縁層１４、１６の上に酸化物半導体膜２２を成膜する（図５参照）。酸化物半導体膜２２は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。酸化物半導体膜２２の膜厚は、１０ｎｍ以上５０ｎｍ以下であり、好ましくは１０ｎｍ以上４０ｎｍ以下であり、さらに好ましくは１０ｎｍ以上３０ｎｍ以下である。
【0039】
酸化物半導体膜２２として、半導体の特性を有する金属酸化物を用いることができる。例えば、酸化物半導体膜２２として、インジウム（Ｉｎ）元素を含む２つ以上の金属元素（すなわち、インジウム元素及びインジウム元素以外の少なくとも１つ以上の金属元素）を含む酸化物半導体が用いられる。また、２つ以上の金属元素に対するインジウム元素の比率は５０％以上である。インジウム元素以外の金属元素として、ガリウム（Ｇａ）元素、亜鉛（Ｚｎ）元素、アルミニウム（Ａｌ）元素、ハフニウム（Ｈｆ）元素、イットリウム（Ｙ）元素、ジルコニウム（Ｚｒ）元素、又はランタノイド系元素が用いられる。酸化物半導体膜２２として、１３族元素を含むことが好ましい。なお、酸化物半導体膜２２として、上記以外の元素が用いられてもよい。
【0040】
後述するＯＳアニールによって、酸化物半導体膜２２を結晶化させる場合、成膜後かつＯＳアニール前の酸化物半導体膜２２はアモルファス構造（例えば、ＸＲＤ法においてアモルファスと判定されるような酸化物半導体の結晶成分が少ない構造）を有することが好ましい。つまり、酸化物半導体膜２２の成膜は、成膜直後の酸化物半導体膜２２ができるだけ結晶化しない条件の下で行われることが好ましい。例えば、スパッタリング法によって酸化物半導体膜２２が成膜される場合、被成膜対象物（基板１１及びその上に形成された構造物）の温度を制御しながら酸化物半導体膜２２が成膜される。
【0041】
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突するため、成膜処理に伴い被成膜対象物の温度が上昇する。成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体膜２２に微結晶が含まれる。酸化物半導体膜２２に微結晶が含まれると、その後のＯＳアニールによって結晶粒径を大きくすることができない。被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行うことができる。例えば、被成膜対象物の被成膜面の温度（以下、「成膜温度」という。）が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却することができる。特に、酸化物半導体膜２２の成膜温度は、５０℃以下であることが好ましい。基板１１を冷却しながら酸化物半導体膜２２を成膜することで、成膜直後において結晶成分が少ない酸化物半導体膜２２を得ることができる。
【0042】
スパッタリングプロセスでは、酸素分圧１０％以下の条件の下でアモルファス構造を有する酸化物半導体膜２２が成膜される。酸素分圧が高いと、酸化物半導体膜２２に含まれる過剰な酸素によって成膜直後の酸化物半導体膜２２に微結晶が含まれてしまう。そのため、酸素分圧が低い条件の下で酸化物半導体膜２２の成膜が行われることが好ましい。酸素分圧は、例えば、１％以上５％以下であり、好ましくは２％以上４％以下である。酸素分圧が１％未満の条件では、成膜装置内の酸素の分布が不均一となりやすい。その結果、酸化物半導体膜中の酸素の組成も不均一となり、微結晶が多く含まれる酸化物半導体膜が成膜されるか、又は後にＯＳアニール処理を行っても結晶化しない酸化物半導体膜が成膜される。
【0043】
図３のステップＳ１００５（「ＯＳパターン形成」）では、酸化物半導体層２４のパターンを形成する（図６参照）。酸化物半導体層２４のパターンの形成は、フォトリソグラフィを用いて行われる。例えば、酸化物半導体膜２２の上にレジストマスク（図示しない）を形成し、当該レジストマスクを用いて酸化物半導体膜２２をエッチングする。酸化物半導体膜２２のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングでは、酸性のエッチング液を用いることができる。エッチング液として、例えば、シュウ酸、ＰＡＮ、硫酸、過酸化水素水、またはフッ酸を用いることができる。エッチングにより、所定のパターンを有する酸化物半導体層２４を形成することができる。その後、レジストマスクを除去する。
【0044】
所定のパターンを有する酸化物半導体層２４の形成（すなわち、酸化物半導体膜２２のパターニング加工）は、ＯＳアニール前に行われることが好ましい。ＯＳアニール後のＰｏｌｙ－ＯＳは、エッチング耐性が高く、エッチングによるパターニング加工が困難となる。また、酸化物半導体層２４の形成後にＯＳアニールを行うことによって、酸化物半導体層２４の形成において生じたダメージ（例えば、酸化物半導体層２４の中の酸素欠陥等）を修復することができる。
【0045】
図３のステップＳ１００６（「ＯＳアニール」）では、酸化物半導体層２４の形成後に、酸化物半導体層２４に対して加熱処理（ＯＳアニール）を行うことにより、酸化物半導体層２６を形成する（図７参照）。ＯＳアニールでは、酸化物半導体層２４が、所定の到達温度で所定の時間保持される。所定の到達温度は、３００℃以上５００℃以下であり、好ましくは３５０℃以上４５０℃以下である。また、到達温度での保持時間は、１５分以上１２０分以下であり、好ましくは３０分以上６０分以下である。ＯＳアニールを行うことにより、アモルファス構造を有する酸化物半導体層２４が結晶化され、多結晶構造を有する酸化物半導体層２６が形成される。すなわち、ＯＳアニールにより、Ｐｏｌｙ－ＯＳを含む酸化物半導体層２６が形成される。
【0046】
図３のステップＳ１００８（「コンタクトホール形成」）では、ゲート絶縁層１４、１６にコンタクトホールを形成する（図８参照）。これにより、配線１２Ｗの上面を露出させる。なお、配線３２Ｗと配線１２Ｗとを接続する必要がない場合には、ステップＳ１００８の工程が行われなくてもよい。
【0047】
図３のステップＳ１００９（「ＳＤ形成」）では、ソース電極３２Ｓ、ドレイン電極３２Ｄ、及び配線３２Ｗを形成する（図９参照）。ソース電極３２Ｓ、ドレイン電極３２Ｄ、及び配線３２Ｗは、スパッタリング法によって成膜された導電膜を、ウェットエッチングによるパターニング加工を行い、形成される。
【0048】
ソース電極３２Ｓ及びドレイン電極３２Ｄとして、ゲート電極１２ＧＥと同様の金属材料が用いられる。すなわち、パターニング加工される導電膜の金属材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又はこれらの化合物が用いられる。導電膜として、上記の金属材料が単層で用いられてもよく、積層で用いられてもよい。金属材料が単層で用いられる場合、例えば、導電膜は、ＭｏＷ合金、Ｔｉ、又はＣｕなどの単層構造を有する。また、金属材料が積層で用いられる場合、例えば、導電膜は、Ｔｉ、Ａｌ、及びＴｉの積層構造（Ｔｉ／Ａｌ／Ｔｉ構造）、Ｃｕ及びＴｉの積層構造（Ｃｕ／Ｔｉ構造）、又はＴｉ、Ｃｕ、及びＴｉの積層構造（Ｔｉ／Ｃｕ／Ｔｉ構造）を有する。ソース電極３２Ｓ及びドレイン電極３２Ｄも、導電膜と同様の構成を有する。また、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成と同時に、配線３２Ｗが形成される。なお、配線３２Ｗの低抵抗化のため、導電膜は、ＡｌまたはＣｕのような低抵抗な金属材料を含むことが好ましい。また、導電膜がＣｕのような金属材料を含む場合、酸化物半導体層２６とＣｕを含む金属膜との間に、Ｔｉ、Ｍｏ、又はＭｏＷ合金を含むバリア金属膜が設けられることが好ましい。
【0049】
ここで、積層構造を有するソース電極３２Ｓ及びドレイン電極３２Ｄの形成について、Ｃｕ／Ｔｉ構造を例として説明する。酸化物半導体層２６の上に、酸化物半導体層２６と接する第１金属膜としてＴｉを成膜し、その後、第１金属膜の上に第２金属膜としてＣｕを成膜する。続いて、第２金属膜の上に所定のレジストパターンを形成し、レジストパターンをマスクとして第２金属膜および第１金属膜のウェットエッチングを行う。これにより、第２金属膜および第１金属膜から、それぞれ、Ｔｉを含む第２金属層およびＣｕを含む第１金属層が形成される。
【0050】
ソース電極３２Ｓ及びドレイン電極３２Ｄの形成では、ウェットエッチングのエッチング液として、過酸化水素水ベースのエッチング液が用いられる。過酸化水素水ベースのエッチング液は、エチレンジアミン四酢酸（ＥＤＴＡ）などのキレート剤又はリン酸を含む。
【0051】
Ｐｏｌｙ－ＯＳは、優れたエッチング耐性を有する。具体的には、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成で用いられるエッチング液に対するエッチングレートが非常に小さい。これは、Ｐｏｌｙ－ＯＳが、当該エッチング液によってほとんどエッチングされないことを意味する。換言すると、半導体装置１０では、酸化物半導体層２６上に直接導電膜を成膜し、導電膜をパターニング加工してソース電極３２Ｓ及びドレイン電極３２Ｄを形成しても、酸化物半導体層２６のチャネル領域はほとんどエッチングされない。そのため、ソース電極３２Ｓ及びドレイン電極３２Ｄの１つと重畳する酸化物半導体層２６の第１領域（すなわち、ソース領域又はドレイン領域）の膜厚と、ソース電極３２Ｓ及びドレイン電極３２Ｄと重畳しない酸化物半導体層２６の第２領域（すなわち、チャネル領域）の膜厚とは、実質的に同一である。換言すると、第１領域の膜厚と第２領域の膜厚との差は、１．０ｎｍ以下であり、好ましくは０．５ｎｍ以下、より好ましくは０．２ｎｍ以下であるように、酸化物半導体層２６の膜厚を制御することができる。
【0052】
例えば、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成で用いられるエッチング液（液温：３０℃）に対する酸化物半導体層２６のエッチングレートは、０．０１ｎｍ／ｓｅｃ未満であり、又は０．２０ｎｍ／ｍｉｎ未満である。すなわち、エッチング時間が６０ｓｅｃであっても、酸化物半導体層２６の膜厚の減少は０．２０ｎｍ未満である。
【0053】
ＩＧＺＯのような多結晶構造を有しない酸化物半導体層を含む半導体装置において、酸化物半導体層の上に直接成膜された導電膜をパターニング加工してソース電極及びドレイン電極を形成する場合、導電膜のパターニング加工におけるウェットエッチングによって酸化物半導体層もエッチングされてしまう。そのため、酸化物半導体層のチャネル領域の膜厚が４０ｎｍ以下である半導体装置を製造する場合、９０ｎｍ程度の膜厚を有する酸化物半導体膜を成膜しておき、ソース電極及びドレイン電極の形成において、チャネル領域の膜厚が４０ｎｍ以下となるようにエッチング時間を調整する必要がある。しかしながら、エッチングレートが大きい場合には、エッチング時間によるチャネル領域の膜厚の精密な制御は困難である。この場合、チャネル領域の膜厚のばらつきが大きくなる。
【0054】
また、チャネル領域の膜厚を大きく減少させると、酸化物半導体層の上面に凹部が形成される。層間絶縁層は、酸化物半導体層の上面に形成された凹部を覆うように成膜されるが、凹部の深さが大きいと、層間絶縁層が凹部を十分に覆うことができない。すなわち、酸化物半導体層と層間絶縁層との間、又はソース電極及びドレイン電極と層間絶縁層との間に間隙が生じる場合がある。これは、半導体装置の電気特性の不安定化を生じるだけでなく、信頼性の低下の要因となり得る。
【0055】
これに対し、酸化物半導体層２６はＰｏｌｙ－ＯＳを含み、高いエッチング耐性を有する。そのため、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成に用いられるエッチング液による酸化物半導体層２６の膜厚の減少を考慮することなく、酸化物半導体膜２２の成膜のみによって、酸化物半導体層２６のチャネル領域の膜厚を制御することができる。したがって、酸化物半導体膜２２は、１０ｎｍ以上５０ｎｍ以下であり、好ましくは１０ｎｍ以上４０ｎｍ以下であり、さらに好ましくは１０ｎｍ以上３０ｎｍ以下の膜厚で成膜することができる。また、酸化物半導体層２６は高いエッチング耐性を有するため、ソース電極３２Ｓ、ドレイン電極３２Ｄ、及び配線３２Ｗとして用いることができる金属材料の選択性が向上する。
【0056】
酸化物半導体層２６が優れたエッチング耐性を有するため、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成における導電膜のエッチングレートを大きくすることが可能である。例えば、酸化物半導体層２６と接する第１金属膜のエッチングレートは、０．１ｎｍ／ｓｅｃ以上、好ましくは０．５ｎｍ／ｓｅｃ以上、さらに好ましくは０．９ｎｍ／ｓｅｃ以上である。また、第１金属膜の上に成膜される第２金属膜がＣｕを含む場合、第２金属膜のエッチングレートは、１．０ｎｍ／ｓｅｃ以上、好ましくは２．０ｎｍ／ｓｅｃ以上、さらに好ましくは３．０ｎｍ／ｓｅｃ以上である。
【0057】
なお、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成において、酸化物半導体層２６はほとんどエッチングされないが、エッチング液の種類によってはゲート絶縁層１６がエッチングされる場合がある。例えば、不要な導電膜が残らないようにするため、ジャストエッチングではなく、オーバーエッチングが行われる。この場合、導電膜から露出されたゲート絶縁層１６がエッチングされる。ゲート絶縁層１６において、酸化物半導体層２６と重畳する領域の膜厚と酸化物半導体層２６と重畳しない領域の膜厚との差は、５ｎｍ以上、１０ｎｍ以上、又は１５ｎｍ以上である。また、ゲート絶縁層１６の膜厚が小さくなりすぎないようにオーバーエッチングの時間は制御されるため、ゲート絶縁層１６において、酸化物半導体層２６と重畳する領域の膜厚と酸化物半導体層２６と重畳しない領域の膜厚との差は、５０ｎｍ以下、好ましくは３０ｎｍ以下であり、さらに好ましくは２０ｎｍ以下である。
【0058】
図３のステップＳ１０１０（「ＳｉＯｘ形成」）では、酸化物半導体層２６、ソース電極３２Ｓ、及びドレイン電極３２Ｄの上に層間絶縁層３４を成膜する。層間絶縁層３４として、酸素を含む絶縁材料を用いることが好ましい。例えば、層間絶縁層３４として、酸化シリコン（ＳｉＯｘ）又は酸化窒化シリコン（ＳｉＯｘＮｙ）などが用いられる。また、層間絶縁層３４として、欠陥が少ない絶縁膜を用いることが好ましい。例えば、層間絶縁層３４における酸素の組成比と、層間絶縁層３４と同様の組成の絶縁膜（以下、「他の絶縁膜」という）における酸素の組成比と、を比較した場合、層間絶縁層３４における酸素の組成比の方が当該他の絶縁膜における酸素の組成比よりも当該絶縁膜に対する化学量論比に近い。例えば、層間絶縁層３４及びゲート絶縁層１４の各々に酸化シリコン（ＳｉＯｘ）が用いられる場合、層間絶縁層３４は、ゲート絶縁層１４よりも酸化シリコン（ＳｉＯ２）の化学量論比に近い組成比を有する。層間絶縁層３４として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
【0059】
層間絶縁層３４は、ゲート絶縁層１４、１６と同様の成膜方法を用いて成膜することができる。層間絶縁層３４における酸素の組成比を増加させるためには、比較的低温（例えば、３５０℃未満の成膜温度）で成膜すればよい。また、層間絶縁層３４として欠陥が少ない絶縁膜を形成するために、３５０℃以上の成膜温度で層間絶縁層３４を成膜してもよい。さらに、層間絶縁層３４を成膜した後に、層間絶縁層３４の一部に酸素を打ち込む処理を行ってもよい。
【0060】
層間絶縁層３４の膜厚は、５０ｎｍ以上３００ｎｍ以下、６０ｎｍ以上２００ｎｍ以下、又は７０ｎｍ以上１５０ｎｍ以下である。
【0061】
図３のステップＳ１０１１（「ＭＯ成膜」）では、層間絶縁層３４の上に金属酸化物膜３６を成膜する（図１０参照）。金属酸化物膜３６は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
【0062】
金属酸化物膜３６として、アルミニウムを主成分とする金属酸化物が用いられる。例えば、金属酸化物膜３６として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。アルミニウムを主成分とする金属酸化物膜とは、金属酸化物膜３６に含まれるアルミニウムの比率が、金属酸化物膜３６全体の１％以上であることを意味する。金属酸化物膜３６に含まれるアルミニウムの比率は、金属酸化物膜３６全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
【0063】
金属酸化物膜３６の膜厚は、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下である。金属酸化物膜３６として、酸化アルミニウムが用いられることが好ましい。酸化アルミニウムは酸素又は水素などのガスに対する高いバリア性を備えている。ここで、バリア性とは、酸素又は水素などのガスが、酸化アルミニウムを透過することを抑制する機能をいう。つまり、酸化アルミニウム膜の下に設けられる層の中の酸素又は水素などのガスを、酸化アルミニウム膜の上に設けられる層に移動させないことを意味する。または、酸化アルミニウム膜の上に設けられる層の中の酸素又は水素などのガスを、酸化アルミニウム膜の下に設けられる層に移動させないことを意味する。
【0064】
図３のステップＳ１０１２（「酸化アニール」）では、酸化物半導体層２６の上に層間絶縁層３４及び金属酸化物膜３６が成膜された状態で、加熱処理が行われる（図１０参照）。これにより、層間絶縁層３４から放出された酸素が酸化物半導体層２６に供給される。金属酸化物膜３６が基板１１を覆うように設けられることで、層間絶縁層３４から放出した酸素が金属酸化物膜３６の外部に放出されてしまうことを抑制することができる。
【0065】
酸化物半導体層２６が成膜されてから酸化物半導体層２６の上に層間絶縁層３４が成膜されるまでの間の工程で、酸化物半導体層２６には多くの酸素欠陥が発生する。しかしながら、ステップＳ１０１２の酸化アニールによって、層間絶縁層３４から放出された酸素が酸化物半導体層２６に供給され、酸素欠陥が修復される。
【0066】
【0067】
図３のステップＳ１０１４（「ＳｉＮｘ成膜」）では、層間絶縁層３４の上に層間絶縁層３８を成膜する。層間絶縁層３８として、窒素を含む絶縁材料を用いることが好ましい。例えば、層間絶縁層３８として、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）などが用いられる。層間絶縁層３８は、ゲート絶縁層１４、１６と同様の成膜方法を用いて成膜することができる。
【0068】
以上のステップにより、図１に示す半導体装置１０を製造することができる。
【0069】
以上説明したように、半導体装置１０の製造工程において、高いエッチング耐性を有するＰｏｌｙ－ＯＳを含む酸化物半導体層２６を形成することにより、酸化物半導体層２６の形状ばらつきが抑制される。特に、酸化物半導体層２６のチャネル領域の膜厚のばらつきを低減することができる。その結果、半導体装置１０は安定した電気特性を有し、歩留まりが向上する。
【0070】
＜第２実施形態＞
図１２～図１５を参照して、本発明の一実施形態に係る半導体装置１０を用いた表示装置２０について説明する。以下に示す実施形態では、第１実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
図１２～図１５を参照して、本発明の一実施形態に係る半導体装置１０を用いた表示装置２０について説明する。以下に示す実施形態では、第１実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
【0071】
［表示装置２０の概要］
図１２は、本発明の一実施形態に係る表示装置２０の概要を示す模式的な平面図である。図１２に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２０には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２０は、後述する液晶素子３１１と平面視において重なる領域である。
図１２は、本発明の一実施形態に係る表示装置２０の概要を示す模式的な平面図である。図１２に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２０には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２０は、後述する液晶素子３１１と平面視において重なる領域である。
【0072】
シール部３１０が設けられたシール領域２４０は、液晶領域２２０の周囲の領域である。ＦＰＣ３３０は端子領域２６０に設けられている。端子領域２６０はアレイ基板３００が対向基板３２０から露出された領域であり、シール領域２４０の外側に設けられている。シール領域２４０の外側とは、シール部３１０が設けられた領域及びシール部３１０によって囲まれた領域の外側を意味する。ＩＣチップ３４０はＦＰＣ３３０上に設けられている。ＩＣチップ３４０は各画素回路３０１を駆動させるための信号を供給する。
【0073】
［表示装置２０の回路構成］
図１３は、本発明の一実施形態に係る表示装置２０の回路構成を示すブロック図である。図１３に示すように、画素回路３０１が配置された液晶領域２２０に対して第２方向Ｄ２（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２０に対して第１方向Ｄ１（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４０に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４０に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
図１３は、本発明の一実施形態に係る表示装置２０の回路構成を示すブロック図である。図１３に示すように、画素回路３０１が配置された液晶領域２２０に対して第２方向Ｄ２（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２０に対して第１方向Ｄ１（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４０に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４０に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
【0074】
ソースドライバ回路３０２からソース配線３０４が第２方向Ｄ２に延びており、第２方向Ｄ２に配列された複数の画素回路３０１に接続されている。ゲートドライバ回路３０３からゲート電極１２ＧＥが第１方向Ｄ１に延びており、第１方向Ｄ１に配列された複数の画素回路３０１に接続されている。
【0075】
端子領域２６０には端子部３０６が設けられている。端子部３０６とソースドライバ回路３０２とは接続配線３０７で接続されている。同様に、端子部３０６とゲートドライバ回路３０３とは接続配線３０７で接続されている。ＦＰＣ３３０が端子部３０６に接続されることで、ＦＰＣ３３０が接続された外部機器と表示装置２０とが接続され、外部機器からの信号によって表示装置２０に設けられた各画素回路３０１が駆動する。
【0076】
第１実施形態に示す半導体装置１０は、画素回路３０１、ソースドライバ回路３０２、及びゲートドライバ回路３０３に含まれるトランジスタとして用いられる。
【0077】
［表示装置２０の画素回路３０１］
図１４は、本発明の一実施形態に係る表示装置２０の画素回路３０１を示す回路図である。図１４に示すように、画素回路３０１は半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１２ＧＥ、酸化物半導体層２６、ソース電極３２Ｓ、及びドレイン電極３２Ｄを有する。ゲート電極１２ＧＥはゲート配線３０５に接続されている。ソース電極３２Ｓはソース配線３０４に接続されている。ドレイン電極３２Ｄは保持容量３５０及び液晶素子３１１に接続されている。
図１４は、本発明の一実施形態に係る表示装置２０の画素回路３０１を示す回路図である。図１４に示すように、画素回路３０１は半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１２ＧＥ、酸化物半導体層２６、ソース電極３２Ｓ、及びドレイン電極３２Ｄを有する。ゲート電極１２ＧＥはゲート配線３０５に接続されている。ソース電極３２Ｓはソース配線３０４に接続されている。ドレイン電極３２Ｄは保持容量３５０及び液晶素子３１１に接続されている。
【0078】
【0079】
図１５に示すように、基板１１の上にゲート電極１２ＧＥが設けられている。ゲート電極１２ＧＥの上に、ゲート絶縁層１４、１６が設けられている。ゲート絶縁層１４、１６の上に酸化物半導体層２６が設けられている。酸化物半導体層２６の上に、ソース電極３２Ｓ及びドレイン電極３２Ｄが設けられている。
【0080】
ソース電極３２Ｓ及びドレイン電極３２Ｄの上に層間絶縁層３４、３８が設けられている。層間絶縁層３４、３８の上に、絶縁層３９が設けられている。絶縁層３９は、半導体装置１０による凹凸を緩和するために設けられている。層間絶縁層３４、３８、及び絶縁層３９には、ソース電極３２Ｓの上面を露出するようにコンタクトホールが形成されている。絶縁層３９の上には、複数の画素に共通して設けられる共通電極４２Ｃが設けられている。共通電極４２Ｃの上に絶縁層４４が設けられている。コンタクトホールの内部には、絶縁層４４が設けられている。絶縁層４４を窒化シリコン膜で形成することで、コンタクホールから絶縁層４４を介して水分が侵入することを抑制することができる。絶縁層４４の上及びコンタクトホールの内部に画素電極４６Ｐが設けられている。画素電極４６Ｐはドレイン電極３２Ｄに接続されている。
【0081】
また、基板１１の上に配線１２Ｃが設けられており、ゲート絶縁層１４、１６に設けられたコンタクトホールを介して、配線３２Ｃと接続されている。配線１２Ｃ及び配線３２Ｃは、容量配線として機能する。また、絶縁層３９の上及び開口の内部に電極４６Ｃが設けられている。共通電極４２Ｃ、絶縁層４４、及び電極４６Ｃにより保持容量３５０が形成される。
【0082】
本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。
【0083】
＜第３実施形態＞
図１６及び図１７を参照して、本発明の一実施形態に係る半導体装置１０を用いた表示装置２０について説明する。本実施形態では、第１実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は、図１２及び図１３に示すものと同様なので、説明を省略する。
図１６及び図１７を参照して、本発明の一実施形態に係る半導体装置１０を用いた表示装置２０について説明する。本実施形態では、第１実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は、図１２及び図１３に示すものと同様なので、説明を省略する。
【0084】
［表示装置２０の画素回路３０１］
図１６は、本発明の一実施形態に係る表示装置２０の画素回路を示す回路図である。図１６に示すように、画素回路３０１は駆動トランジスタ１１０、選択トランジスタ１２０、保持容量２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１０及び選択トランジスタ１２０は半導体装置１０と同様の構成を備えている。選択トランジスタ１２０のソース電極は信号線２１１に接続され、選択トランジスタ１２０のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１０のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１０のドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。駆動トランジスタ１１０のゲート電極は選択トランジスタ１２０のドレイン電極に接続されている。保持容量２１０は駆動トランジスタ１１０のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
図１６は、本発明の一実施形態に係る表示装置２０の画素回路を示す回路図である。図１６に示すように、画素回路３０１は駆動トランジスタ１１０、選択トランジスタ１２０、保持容量２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１０及び選択トランジスタ１２０は半導体装置１０と同様の構成を備えている。選択トランジスタ１２０のソース電極は信号線２１１に接続され、選択トランジスタ１２０のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１０のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１０のドレイン電極は発光素子ＤＯの一端に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。駆動トランジスタ１１０のゲート電極は選択トランジスタ１２０のドレイン電極に接続されている。保持容量２１０は駆動トランジスタ１１０のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
【0085】
［表示装置２０の断面構造］
図１７は、本発明の一実施形態に係る表示装置２０の構成を示す模式的な断面図である。図１７に示す表示装置２０の構成は、図１５に示す表示装置２０と類似しているが、図１７に示す表示装置２０の絶縁層３９よりも上方の構造が図１４に示す表示装置２０の絶縁層３９よりも上方の構造と相違する。以下、図１７に示す表示装置２０の構成のうち、図１５に示す表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
図１７は、本発明の一実施形態に係る表示装置２０の構成を示す模式的な断面図である。図１７に示す表示装置２０の構成は、図１５に示す表示装置２０と類似しているが、図１７に示す表示装置２０の絶縁層３９よりも上方の構造が図１４に示す表示装置２０の絶縁層３９よりも上方の構造と相違する。以下、図１７に示す表示装置２０の構成のうち、図１５に示す表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
【0086】
図１７に示すように、表示装置２０は、絶縁層３９の上方に画素電極３９０、発光層３９２、及び共通電極３９４（発光素子ＤＯ）を有する。画素電極３９０は絶縁層３９の上、並びに層間絶縁層３４、３８及び絶縁層３９に形成されたコンタクトホールの内部に設けられている。画素電極３９０の上に絶縁層３６２が設けられている。絶縁層３６２には開口３６３が設けられている。開口３６３は発光領域に対応する。つまり、絶縁層３６２は画素を画定する。開口３６３によって露出した画素電極３９０の上に発光層３９２及び共通電極３９４が設けられている。画素電極３９０及び発光層３９２は、各画素に対して個別に設けられている。一方、共通電極３９４は、複数の画素に共通して設けられている。発光層３９２は、画素の表示色に応じて異なる材料が用いられる。
【0087】
第２実施形態及び第３実施形態では、第１実施形態で説明した半導体装置１０を液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示したが、これらの表示装置以外の表示装置（例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置）に半導体装置１０を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく半導体装置１０の適用が可能である。また、大面積基板を用いて製造する場合であっても、半導体装置１０における酸化物半導体層２６の形状のばらつきが小さい。そのため、半導体装置１０を表示装置２０に適用した場合、表示ムラを低減することができる。また、表示装置２０を製造する際の歩留まりを向上させることができる。
【実施例0088】
さらに、実施例に基づき、本発明の一実施形態に係る半導体装置１０について詳細に説明する。但し、半導体装置１０は、以下で説明する実施例に限定されるものではない。
【0089】
［エッチングレート］
ソース電極及びドレイン電極の形成で用いられるエッチング液を用いて、酸化物半導体層に含まれるＰｏｌｙ－ＯＳ、ソース電極及びドレイン電極として用いられるＭｏＷ、Ｔｉ、Ａｌ、及びＣｕ、並びにゲート絶縁層として用いられる酸化シリコン（ＳｉＯｘ）及び窒化シリコン（ＳｉＮｘ）の各材料のエッチングレートを算出した。
ソース電極及びドレイン電極の形成で用いられるエッチング液を用いて、酸化物半導体層に含まれるＰｏｌｙ－ＯＳ、ソース電極及びドレイン電極として用いられるＭｏＷ、Ｔｉ、Ａｌ、及びＣｕ、並びにゲート絶縁層として用いられる酸化シリコン（ＳｉＯｘ）及び窒化シリコン（ＳｉＮｘ）の各材料のエッチングレートを算出した。
【0090】
エッチングレートを測定したサンプルについて説明する。シリコンウエハ上に各材料の単膜を成膜し、各材料のサンプルを得た。なお、Ｐｏｌｙ－ＯＳのサンプルにおいては、アモルファス構造を有する酸化物半導体膜の成膜後にＯＳアニール処理を行い、多結晶構造を有する酸化物半導体層を形成した。
【0091】
エッチング液としてキレート剤を含むＧＨＰ－３（関東化学株式会社製）及びリン酸を含むＢＴＦ－３（関東化学株式会社製）のそれぞれを用いて、各材料のウェットエッチング（室温）を行った。ウェットエッチング後、各材料の膜厚を測定した。各材料において、エッチング時間の異なる条件でウェットエッチを行い、エッチング時間の異なる複数の膜厚のデータを得た。エッチング時間及び膜厚のデータに基づいて検量線を作成し、各材料のエッチングレートを算出した。各材料の算出されたエッチングレートを表１に示す。なお、表１の中の「０．０１ｎｍ／ｓｅｃ未満」は、ウェットエッチング前後における膜厚が概ね一致しており、ウェットエッチングによってほとんどエッチングされないことを意味する。
【0092】
【表1】
【0093】
エッチング液としてＧＨＰ－３を用いた場合、ＭｏＷのエッチングレートが０．１４ｎｍ／ｓｅｃであるのに対し、Ｐｏｌｙ－ＯＳのエッチングレートは０．０１ｎｍ／ｓｅｃ未満である。これは、例えば、半導体装置１０のソース電極３２Ｓ及びドレイン電極３２Ｄの導電膜（より具体的には、酸化物半導体層２６に接する第１金属膜）としてＭｏＷを用いたとき、ＧＨＰ－３を用いたウェットエッチングによるソース電極３２Ｓ及びドレイン電極３２Ｄの形成において酸化物半導体層２６がほとんどエッチングされないことを意味する。具体的には、ソース電極３２Ｓ及びドレイン電極３２ＤがＭｏＷ合金単層構造又はＣｕ／ＭｏＷ構造であるとき、ＧＨＰ－３によって酸化物半導体層２６はほとんどエッチングされない。
【0094】
また、エッチング液としてＢＴＦ－３を用いた場合、Ｔｉ及びＡｌのエッチングレートが、それぞれ、０．９３ｎｍ／ｓｅｃ及び０．９２ｎｍ／ｓｅｃであるのに対し、Ｐｏｌｙ－ＯＳのエッチングレートは０．０１ｎｍ／ｓｅｃ未満である。これは、例えば、半導体装置１０のソース電極３２Ｓ及びドレイン電極３２Ｄの導電膜（より具体的には、酸化物半導体層２６に接する第１金属膜）としてＴｉを用いたとき、ＢＴＦ－３を用いたウェットエッチングによるソース電極３２Ｓ及びドレイン電極３２Ｄの形成において酸化物半導体層２６がほとんどエッチングされないことを意味する。具体的には、ソース電極３２Ｓ及びドレイン電極３２ＤがＴｉ単層構造、Ｃｕ／Ｔｉ構造、又はＴｉ／Ａｌ／Ｔｉ構造であるとき、ＢＴＦ－３によって酸化物半導体層２６はほとんどエッチングされない。
【0095】
なお、エッチング液としてＢＴＦ－３を用いた場合では、ＳｉＯｘ及びＳｉＮｘがエッチングされる。これは、ＢＴＦ－３にフッ酸が含まれているためである。それに対し、Ｐｏｌｙ－ＯＳは、フッ酸に対しても高いエッチング耐性を有するため、Ｐｏｌｙ－ＯＳは、フッ酸を含むＢＴＦ－３によってほとんどエッチングされない。したがって、ＢＴＦ－３を用いたウェットエッチングによるソース電極３２Ｓ及びドレイン電極３２Ｄの形成では、酸化物半導体層２６よりもゲート絶縁層１６がエッチングされる場合がある。この場合、ゲート絶縁層１６において、酸化物半導体層２６と重畳しない領域の膜厚は、酸化物半導体層２６と重畳する領域の膜厚よりも小さくなる。
【0096】
表１に示されるように、Ｐｏｌｙ－ＯＳは、ＧＨＰ－３及びＢＴＦ－３によってほとんどエッチングされない。そこで、各材料の上にレジストパターンを形成し、レジストパターンをマスクとして各材料のウェットエッチング（室温）を行った。ウェットエッチング後、各材料の膜厚を測定した。エッチング時間及び膜厚に基づき、各材料のエッチングレートを算出した。各材料の算出されたエッチングレートを表２に示す。なお、表２の中の「０．０１ｎｍ／ｍｉｎ未満」は、エッチング時間５ｍｉｎのウェットエッチングによってほとんどエッチングされないことを意味する。
【0097】
【表2】
【0098】
表２に示されるように、エッチング時間を長くしたことによりＧＨＰ－３に対するＰｏｌｙ－ＯＳのエッチングレートを算出することができた。これにより、ＢＴＦ－３を用いたウェットエッチングによるソース電極３２Ｓ及びドレイン電極３２Ｄの形成において、１ｍｉｎのオーバーエッチングを行った場合であっても、酸化物半導体層２６において、ソース領域又はドレイン領域の膜厚とチャネル領域の膜厚との差は１ｎｍ以下である。一方、ＢＴＦ－３に対するＰｏｌｙ－ＯＳのエッチングレートを算出することはできなかった。これは、Ｐｏｌｙ－ＯＳがＢＴＦ－３に対して非常に高いエッチング耐性を有することを意味する。そのため、ＢＴＦ－３を用いたウェットエッチングによるソース電極３２Ｓ及びドレイン電極３２Ｄの形成において、１ｍｉｎのオーバーエッチングを行った場合、Ｐｏｌｙ－ＯＳを含む酸化物半導体層２６はほとんどエッチングされず、ＳｉＯｘを含むゲート絶縁層１６が約１３ｎｍエッチングされる。換言すると、酸化物半導体層２６において、ソース領域又はドレイン領域の膜厚とチャネル領域の膜厚との差は１ｎｍ以下であり、ゲート絶縁層１６において、酸化物半導体層２６と重畳する領域の膜厚と酸化物半導体層２６と重畳しない領域の膜厚との差は１０ｎｍ以上である。
【0099】
［電気特性］
第１実施形態の図３に示すフローチャートにしたがって、半導体装置１０を作製し、半導体装置１０の電気特性を測定した。半導体装置１０の作製において、ソース電極３２Ｓ及びドレイン電極３２ＤとしてＴｉ単層構造を用いた。なお、半導体装置１０の作製において、図３に示すフローチャートのステップＳ１００８の工程は行わなかった。また、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成におけるオーバーエッチングの影響を調べるため、Ｔｉ単層構造をアンモニア水及び過酸化水素水の混合液（ＮＨ３／Ｈ２Ｏ２液）でジャストエッチングした後、オーバーエッチングの条件の異なる複数のサンプルを作製した。各サンプルの条件を表３に示す。
第１実施形態の図３に示すフローチャートにしたがって、半導体装置１０を作製し、半導体装置１０の電気特性を測定した。半導体装置１０の作製において、ソース電極３２Ｓ及びドレイン電極３２ＤとしてＴｉ単層構造を用いた。なお、半導体装置１０の作製において、図３に示すフローチャートのステップＳ１００８の工程は行わなかった。また、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成におけるオーバーエッチングの影響を調べるため、Ｔｉ単層構造をアンモニア水及び過酸化水素水の混合液（ＮＨ３／Ｈ２Ｏ２液）でジャストエッチングした後、オーバーエッチングの条件の異なる複数のサンプルを作製した。各サンプルの条件を表３に示す。
【0100】
【表3】
【0101】
図１８は、実施例における各サンプルの電気特性を示すグラフである。図１８のグラフの横軸は、ゲート電圧（Ｖｇ）であり、縦軸は、ドレイン電流（Ｉｄ）である。図１９は、実施例における各サンプルの電気特性から算出されたしきい値（Ｖｔｈ）を示すグラフである。図２０は、実施例における各サンプルの電気特性から算出された電界効果移動度（線形領域における電界効果移動度）を示すグラフである。電気特性の測定条件を表４に示す。
【0102】
【表4】
【0103】
図１８に示す各サンプルの電気特性のグラフは、９個の半導体装置１０の測定結果が重ねて示されている。図１８から理解されるように、各サンプルのいずれにおいても電気特性のばらつきが小さい。また、図１９及び図２０に示されるように、各サンプルのいずれにおいても、しきい値及び電界効果移動度のばらつきが小さい。これは、ソース電極３２Ｓ及びドレイン電極３２Ｄの形成のときに酸化物半導体層２６がエッチングされず、酸化物半導体層２６の形状のばらつきが抑制され、電気特性が安定したと考えられる。
【0104】
図１９には、各サンプルにおけるしきい値の平均値も示されている。図１９から理解されるように、各サンプルのしきい値の平均値はいずれも正の値であり、半導体装置１０がエンハンスメント型であることを示す。また、図２０には、各サンプルにおける電界効果移動度の平均値も示されている。図２０から理解されるように、各サンプルの電界効果移動度の平均値は約２５．５ｃｍ２／Ｖｓであり、半導体装置１０が２０ｃｍ２／Ｖｓ以上の電界効果移動度を有することを示す。
【0105】
サンプルＢ－１とサンプルＢ－２とは、ＧＨＰ－３を用いたウェットエッチングにおけるオーバーエッチングの時間が異なるが、オーバーエッチングの時間による影響は見られない。また、サンプルＣ－１とサンプルＣ－２とは、ＢＴＦ－３を用いたウェットエッチングにおけるオーバーエッチングの時間が異なるが、オーバーエッチングによる影響は見られない。さらに、サンプルＢ－１、Ｂ－２とサンプルＣ－１、Ｃ－２とは、ウェットエッチングにおけるエッチング液が異なるが、エッチング液の違いによる影響は見られない。Ｐｏｌｙ－ＯＳを含む酸化物半導体層２６は優れたエッチング耐性を有し、酸化物半導体層２６を用いた半導体装置１０の製造では、プロセスマージンを広げることができる。その結果、半導体装置１０の製造において、歩留まりが向上する。
【0106】
本発明の実施形態として上述した各実施形態及び変形例は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態及び変形例の半導体装置及び表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【0107】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0108】
１０：半導体装置、 ２０：表示装置、
１１：基板、 １２Ｃ：配線、 １２ＧＥ：ゲート電極、 １２Ｗ：配線、 １４：ゲート絶縁層、 １５：コンタクトホール、 １６：ゲート絶縁層、 ２２：酸化物半導体膜、 ２４：酸化物半導体層、 ２６：酸化物半導体層、 ３２Ｃ：配線、 ３２Ｄ：ドレイン電極、 ３２Ｓ：ソース電極、 ３２Ｗ：配線、 ３４：層間絶縁層、 ３６：金属酸化物膜、 ３８：層間絶縁層、 ３９：絶縁層、 ４２Ｃ：共通電極、 ４４：絶縁層、 ４６Ｃ：電極、 ４６Ｐ：画素電極、
１１０：駆動トランジスタ、 １２０：選択トランジスタ、 ２１０：保持容量、 ２１１：信号線、 ２１２：ゲート線、 ２１３：アノード電源線、 ２１４：カソード電源線、 ２２０：液晶領域、 ２４０：シール領域、 ２６０：端子領域、 ３００：アレイ基板、 ３０１：画素回路、 ３０２：ソースドライバ回路、 ３０３：ゲートドライバ回路、 ３０４：ソース配線、 ３０５：ゲート配線、 ３０６：端子部、 ３０７：接続配線、 ３１０：シール部、 ３１１：液晶素子、 ３２０：対向基板、 ３３０：フレキシブルプリント回路基板、 ３４０：チップ、 ３５０：保持容量、 ３６２：絶縁層、 ３６３：開口、 ３９０：画素電極、 ３９２：発光層、 ３９４：共通電極
１１：基板、 １２Ｃ：配線、 １２ＧＥ：ゲート電極、 １２Ｗ：配線、 １４：ゲート絶縁層、 １５：コンタクトホール、 １６：ゲート絶縁層、 ２２：酸化物半導体膜、 ２４：酸化物半導体層、 ２６：酸化物半導体層、 ３２Ｃ：配線、 ３２Ｄ：ドレイン電極、 ３２Ｓ：ソース電極、 ３２Ｗ：配線、 ３４：層間絶縁層、 ３６：金属酸化物膜、 ３８：層間絶縁層、 ３９：絶縁層、 ４２Ｃ：共通電極、 ４４：絶縁層、 ４６Ｃ：電極、 ４６Ｐ：画素電極、
１１０：駆動トランジスタ、 １２０：選択トランジスタ、 ２１０：保持容量、 ２１１：信号線、 ２１２：ゲート線、 ２１３：アノード電源線、 ２１４：カソード電源線、 ２２０：液晶領域、 ２４０：シール領域、 ２６０：端子領域、 ３００：アレイ基板、 ３０１：画素回路、 ３０２：ソースドライバ回路、 ３０３：ゲートドライバ回路、 ３０４：ソース配線、 ３０５：ゲート配線、 ３０６：端子部、 ３０７：接続配線、 ３１０：シール部、 ３１１：液晶素子、 ３２０：対向基板、 ３３０：フレキシブルプリント回路基板、 ３４０：チップ、 ３５０：保持容量、 ３６２：絶縁層、 ３６３：開口、 ３９０：画素電極、 ３９２：発光層、 ３９４：共通電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】