特開 2024-163733 光電変換装置及び光電変換システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024163733

(43)【公開日】2024-11-22

(54)【発明の名称】光電変換装置及び光電変換システム

(51)【国際特許分類】

   H04N 25/47 20230101AFI20241115BHJP

   H04N 25/707 20230101ALI20241115BHJP

   H04N 25/773 20230101ALI20241115BHJP

【ＦＩ】

H04N25/47

H04N25/707

H04N25/773

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2023079585

(22)【出願日】2023-05-12

(71)【出願人】

【識別番号】000001007

【氏名又は名称】キヤノン株式会社

(74)【代理人】

【識別番号】110003281

【氏名又は名称】弁理士法人大塚国際特許事務所

(72)【発明者】

【氏名】三ヶ尻 悟

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CY16

5C024GX03

5C024GX15

5C024GX16

5C024GY39

5C024GY41

5C024GY45

5C024HX27

5C024HX32

5C024HX51

(57)【要約】

【課題】画素の高機能化と画素サイズの縮小に有利な技術を提供する。
【解決手段】光電変換装置は、光子検出素子を含む光検出部と、前記光検出部の出力をカウントするカウンタと、前記カウンタによるカウント値が所定値に到達したことに応じて、前記カウンタをリセットするとともにフラグ信号を発生するフラグ信号生成部と、を備える。
【選択図】図６

【特許請求の範囲】

【請求項1】

光子検出素子を含む光検出部と、
前記光検出部の出力をカウントするカウンタと、
前記カウンタによるカウント値が所定値に到達したことに応じて、前記カウンタをリセットするとともにフラグ信号を発生するフラグ信号生成部と、
を備えることを特徴とする光電変換装置。

【請求項2】

前記フラグ信号を処理する読出回路を更に備え、
前記読出回路は、前記フラグ信号に基づいてイベントの発生を検出する、
ことを特徴とする請求項１に記載の光電変換装置。

【請求項3】

前記読出回路は、前記フラグ信号の時間間隔に基づいてイベントの発生を検出する、
ことを特徴とする請求項２に記載の光電変換装置。

【請求項4】

前記読出回路は、所定期間における前記フラグ信号の発生回数に応じてイベントの発生を検出する、
ことを特徴とする請求項２に記載の光電変換装置。

【請求項5】

前記フラグ信号生成部は、イベントの発生を監視する第１モードでは、前記カウンタによるカウント値が前記所定値に到達したことに応じて、前記カウンタをリセットするとともに前記フラグ信号を発生にし、画素信号を生成する第２モードでは、前記カウンタによるカウント値が前記所定値に到達しても前記カウンタをリセットせず、
前記フラグ信号生成部は、前記読出回路によるイベントの発生の検知に応じて前記第１モードから前記第２モードに移行する、
ことを特徴とする請求項２に記載の光電変換装置。

【請求項6】

前記カウンタは、前記第１モードでは、第１ビット数のカウンタとして動作し、前記第２モードでは、前記第１ビット数より多い第２ビット数のカウンタとして動作する、
ことを特徴とする請求項５に記載の光電変換装置。

【請求項7】

複数の画素を有し、各画素が前記カウンタおよび前記フラグ信号生成部を含む、
ことを特徴とする請求項２に記載の光電変換装置。

【請求項8】

前記複数の画素は、複数のグループに分割され、各グループには、それを構成する少なくとも２つの画素のそれぞれの前記フラグ信号生成部の出力に応じた信号を伝送する信号線が設けられている、
ことを特徴とする請求項７に記載の光電変換装置。

【請求項9】

前記複数のグループの各々の信号線を通して伝送された信号を読み出す読出回路を更に備える、
ことを特徴とする請求項８に記載の光電変換装置。

【請求項10】

各グループは、１つの行である、
ことを特徴とする請求項８に記載の光電変換装置。

【請求項11】

各グループは、１つの列である、
ことを特徴とする請求項８に記載の光電変換装置。

【請求項12】

各グループは、少なくとも２つ行および少なくとも２つの列に配置された画素で構成される２次元領域である、
ことを特徴とする請求項８に記載の光電変換装置。

【請求項13】

前記光子検出素子は、アバランシェフォトダイオードである、
ことを特徴とする請求項１に記載の光電変換装置。

【請求項14】

請求項１乃至１３のいずれか１項に記載の光電変換装置と、
前記光電変換装置が出力する信号を処理する信号処理部と、を有することを特徴とする光電変換システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、光電変換装置及び光電変換システムに関する。

【背景技術】

【0002】

特許文献１には、マトリクス状に配列されたアバランシェフォトダイオードを有する光電変換装置が開示されている。アバランシェフォトダイオードは、半導体のｐｎ接合部に誘起された強電界により発生するアバランシェ増倍現象を用いることで、光子により励起された信号電荷を数倍～数百万倍程度に増倍するものである。

【0003】

特許文献２には、光量の変化等のイベントの発生の検出に応じて動作する非同期型の固体撮像装置が開示されている。特許文献２の固体撮像装置は、イベントの発生を検出する検出画素と、イベントが発生した場合にアバランシェフォトダイオードに入射された光子数を計数する計数画素とを有する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１２３８４７号公報

【特許文献2】特開２０２０－０９６３４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

アバランシェフォトダイオード等の光子検出素子を含む画素を有する光電変換装置において、画素の機能を高めたいとの要求がある一方で、それを追及すると画素サイズが大きくなるというジレンマがある。

【0006】

本発明は、画素の高機能化と画素サイズの縮小に有利な技術を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の１つの側面は、光電変換装置に係り、前記光電変換装置は、光子検出素子を含む光検出部と、前記光検出部の出力をカウントするカウンタと、前記カウンタによるカウント値が所定値に到達したことに応じて、前記カウンタをリセットするとともにフラグ信号を発生するフラグ信号生成部と、を備える。

【発明の効果】

【0008】

本発明によれば、画素の高機能化と画素サイズの縮小に有利な技術が提供される。

【図面の簡単な説明】

【0009】

【図1】第１実施形態による光電変換装置の第１構成例を示すブロック図。

【図2】第１実施形態による光電変換装置の第２構成例を示すブロック図。

【図3】画素の構成例を示す図。

【図4】第１実施形態による光電変換装置の構成例を示す斜視図。

【図5】第１実施形態による光電変換装置における光電変換部の基本動作を説明する図。

【図6】第１実施形態による光電変換装置における画素の具体的な構成例を示す図。

【図7】第１実施形態による光電変換装置における画素の駆動方法を例示するタイミング図。

【図8】第１実施形態による光電変換装置における画素のカウンタおよびフラグ信号発生回路のより具体的な構成例を示す図。

【図9】第２実施形態による光電変換装置における画素の駆動方法を例示する図。

【図10】第３実施形態による光電変換装置における画素の駆動方法を例示する図。

【図11】第４実施形態による光電変換装置における画素の具体的な構成例を示す図。

【図12】第４実施形態による光電変換装置における画素のカウンタおよびフラグ信号発生回路の具体的な構成例を示す図。

【図13】第５実施形態による光電変換装置の概略構成を示す図。

【図14】第６実施形態による光電変換装置の概略構成を示す図。

【図15】光電変換システムの構成例を示す図。

【図16】光電変換システムの他の構成例を示す図。

【図17】光電変換システムの更に他の構成例を示す図。

【発明を実施するための形態】

【0010】

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
［第１実施形態］
図１から図８を参照しながら本開示の第１実施形態の光電変換装置１００を説明する。図１は、光電変換装置１００の概略構成を例示するブロック図である。光電変換装置１００は、図１に例示されるように、画素部１０と、垂直走査回路４０と、読出回路５０と、水平走査回路６０と、制御部８０と、出力回路９０と、を備えうる。以下の説明において、光電変換装置１００は、アバランシェフォトダイオード等の光子検出素子を用いた非同期型の撮像装置として例示的に説明される。しかし、光電変換装置１００は、他の装置として構成されてもよい。例えば、光電変換装置１００は、測距装置（例えば、焦点検出装置、ＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定装置）、又は、測光装置（例えば、入射光量を測定する装置）等として構成されうる。

【0011】

画素部１０は、複数の行及び複数の列を構成するようにアレイ状に配された複数の画素１２を有しうる。各々の画素１２は、後述するように、アバランシェフォトダイオード等の光子検出素子を含む光検出部と、光検出部から出力される信号を処理する信号処理部とを含みうる。画素部１０を構成する複数の画素１２の数は、特に限定されるものではない。例えば、一般的なデジタルカメラのように数千行×数千列のアレイ状に配された複数の画素１２により画素部１０を構成することができる。或いは、１行又は１列に並べた複数の画素１２により画素部１０を構成してもよい。或いは、１つの画素１２により画素部１０を構成してもよい。

【0012】

画素アレイとして構成される画素部１０の各行には、第１方向（図１において横方向）に延在する制御線１４が配されうる。制御線１４は、第１方向に並ぶ少なくとも２つの画素１２にそれぞれ接続され、これらの画素１２を制御するために使用されうる。制御線１４が延在する第１方向は、行方向或いは水平方向として理解されてもよい。各制御線１４は、複数種類の制御信号を画素１２に供給するための複数の信号線を含みうる。

【0013】

画素アレイとして構成される画素部１０の各列には、第１方向と交差する第２方向（図１において縦方向）に延在するデータ線１６が配されうる。データ線１６は、第２方向に並ぶ少なくとも２つの画素１２にそれぞれ接続され、これらの画素１２から信号を読み出すために使用されうる。データ線１６が延在する第２方向は、列方向或いは垂直方向として理解されてもよい。各データ線１６は、画素１２から出力される複数ビットのデジタル信号をビット毎に転送するための複数の信号線を含みうる。

【0014】

各行の制御線１４は、垂直走査回路４０に接続されうる。垂直走査回路４０は、制御部８０から出力される制御信号を受けて、複数の画素１２を駆動するための制御信号を生成し、制御線１４を介して画素１２に供給しうる。垂直走査回路４０は、シフトレジスタおよび／またはアドレスデコーダ等の論理回路を含みうる。垂直走査回路４０は、画素部１０内の複数の画素１２を行単位で順次に選択するように、即ち、画素部１０内の複数の画素１２を垂直走査するように構成されうる。選択された行の画素１２の画素信号は、データ線１６を介して読出回路５０に供給されうる。

【0015】

各列のデータ線１６は、読出回路５０に接続されうる。読出回路５０は、画素アレイとしての画素部１０の各列に対応して設けられた複数の保持部（図示せず）を含んでよく、データ線１６を介して画素部１０から行単位で出力される複数列の画素１２の画素信号を対応する列の保持部によって保持しうる。

【0016】

水平走査回路６０は、制御部８０から出力される制御信号を受け、読出回路５０の各列の保持部から画素信号を読み出すための制御信号を生成し、読出回路５０に供給しうる。水平走査回路６０は、シフトレジスタおよび／またはアドレスデコーダ等の論理回路を含みうる。水平走査回路６０は、読出回路５０の複数列の保持部を順次に選択するように、即ち、複数列の保持部を水平走査するように構成されうる。選択された列の保持部によって保持されている画素信号は、出力回路９０に供給される。

【0017】

出力回路９０は、外部インターフェース回路を有し、読出回路５０から出力された画素信号を光電変換装置１００の外部へ出力しうる。出力回路９０が備える外部インターフェース回路は、特に限定されるものではない。外部インターフェース回路は、例えば、ＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）送信回路により構成されうる。ＳｅｒＤｅｓ送信回路は、例えば、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）回路、ＳＬＶＳ（Ｓｃａｌａｂｌｅ Ｌｏｗ Ｖｏｌｔａｇｅ Ｓｉｇｎａｌｉｎｇ）回路である。

【0018】

制御部８０は、垂直走査回路４０、読出回路５０、水平走査回路６０の動作やそのタイミングを制御する制御信号を生成しうる。垂直走査回路４０、読出回路５０、水平走査回路６０の動作やそのタイミングを制御する制御信号の少なくとも一部は、光電変換装置１００の外部から供給されてもよい。

【0019】

光電変換装置１００の各機能ブロックの接続態様は、図１の構成例に限定されるものではなく、例えば図２に例示されるように構成されてもよい。図２の構成例では、画素アレイとしての画素部１０の各行には、第１方向に延在するデータ線１６が配されている。データ線１６は、第１方向に並ぶ少なくとも２つの画素１２にそれぞれ接続され、これらの画素１２を制御するために使用されうる。画素アレイとしての画素部１０の各列には、第２方向に延在する制御線１８が配されている。制御線１８は、第２方向に並ぶ少なくとも２つの画素１２にそれぞれ接続され、これらの画素１２から信号を読み出すために使用されうる。

【0020】

複数列の制御線１８は、水平走査回路６０に接続されうる。水平走査回路６０は、制御部８０から出力される制御信号を受けて、画素１２から画素信号を読み出すための制御信号を生成し、制御線１８を介して画素１２に供給しうる。具体的には、水平走査回路６０は、画素部１０の複数の画素１２を列単位で順次に選択するように、即ち、画素部１０内の複数の画素１２を水平走査するように構成されうる。選択された列に属する画素１２の画素信号は、データ線１６に出力されうる。

【0021】

各行のデータ線１６は、読出回路５０に接続されてうる。読出回路５０は、画素アレイとしての画素部１０の各行に対応して設けられた複数の保持部（図示せず）を含んでよく、データ線１６を介して画素部１０から列単位で出力される複数行の画素１２の画素信号を対応する行の保持部によって保持しうる。読出回路５０は、制御部８０から出力される制御信号を受けて、各行の保持部によって保持されている画素信号を順次に出力回路９０に出力しうる。図２の構成例におけるその他の構成は、図１の構成例と同様でありうる。

【0022】

各画素１２は、図３に例示されるように、光検出部２０と、信号処理部３０と、を含みうる。光検出部２０は、例えば、光子検出素子２２と、クエンチ素子２４と、を含みうる。信号処理部３０は、例えば、波形整形部３２と、処理回路３４と、画素出力回路３６と、を含みうる。

【0023】

光子検出素子２２は、例えば、アバランシェフォトダイオード（以下、「ＡＰＤ」と表記する）でありうる。光子検出素子２２を構成するＡＰＤのアノードは、電圧ＶＬが供給されるノードに接続されうる。光子検出素子２２を構成するＡＰＤのカソードは、クエンチ素子２４の一方の端子に接続されうる。光子検出素子２２とクエンチ素子２４とを接続する接続ノードは、光検出部２０の出力ノードとして理解されうる。クエンチ素子２４の他方の端子は、電圧ＶＬよりも高い電圧ＶＨが供給されるノードに接続されうる。電圧ＶＬ及び電圧ＶＨは、ＡＰＤがアバランシェ増倍動作をするために十分な逆バイアス電圧が印加されるように設定されうる。一例では、電圧ＶＬとして負の高電圧が与えられ、電圧ＶＨとして電源電圧程度の正電圧が与えられる。例えば、電圧ＶＬは－３０Ｖであり、電圧ＶＨは１Ｖである。

【0024】

光子検出素子２２は、前述のようにＡＰＤにより構成されうる。アバランシェ増倍動作をするために十分な逆バイアス電圧をＡＰＤに供給することで、ＡＰＤへの光入射によって生じた電荷がアバランシェ増倍を起こし、アバランシェ増倍電流が発生する。ＡＰＤに逆バイアス電圧を供給した状態における動作モードには、ガイガーモードとリニアモードとがある。ガイガーモードは、アノードとカソードとの間に印加する電圧をＡＰＤの降伏電圧よりも大きい逆バイアス電圧とする動作モードである。リニアモードは、アノードとカソードとの間に印加する電圧をＡＰＤの降伏電圧近傍又はそれ以下の逆バイアス電圧とする動作モードである。ガイガーモードで動作させるＡＰＤは、ＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）と呼ばれる。光子検出素子２２を構成するＡＰＤは、リニアモードで動作するようにしてもよいし、ガイガーモードで動作するようにしてもよい。

【0025】

クエンチ素子２４は、光子検出素子２２で生じたアバランシェ増倍電流の変化を電圧信号に変換する機能を有しうる。クエンチ素子２４は、アバランシェ増倍による信号増倍時に負荷回路（クエンチ回路）として機能し、光子検出素子２２に印加される電圧を低減することによってアバランシェ増倍を抑制する機能を有しうる。クエンチ素子２４がアバランシェ増倍を抑制する動作は、クエンチ動作と呼ばれる。また、クエンチ素子２４は、クエンチ動作によって電圧降下した分の電流を流すことにより、光子検出素子２２に供給する電圧を電圧ＶＨへと戻す機能を有しうる。クエンチ素子２４が光子検出素子２２に供給する電圧を電圧ＶＨへと戻す動作は、リチャージ動作と呼ばれる。クエンチ素子２４は、抵抗素子やＭＯＳトランジスタなどにより構成されうる。

【0026】

波形整形部３２は、光検出部２０の出力信号が供給される入力ノードと、出力ノードと、を有する。波形整形部３２は、光検出部２０から供給されるアナログ信号をパルス信号に変換する機能を有しうる。図３に例示されるように、波形整形部３２は、インバータ回路などにより構成されうる。波形整形部３２の出力ノードは、処理回路３４に接続されうる。

【0027】

処理回路３４は、波形整形部３２の出力信号が供給される入力ノードと、制御線１４に接続された入力ノードと、出力ノードと、を有しうる。処理回路３４は、後述するカウンタを有する。カウンタは、波形整形部３２から出力される信号に重畳するパルスのカウントを行い、カウントの結果であるカウント値を保持する機能を有しうる。垂直走査回路４０から制御線１４を介して処理回路３４に供給される信号には、パルスのカウント期間（露光期間）を制御するためのタイマクロック信号などが含まれうる。処理回路３４の出力ノードは、画素出力回路３６を介してデータ線１６に接続されうる。

【0028】

画素出力回路３６は、処理回路３４とデータ線１６との間の電気的な接続状態（接続又は非接続）を切り替える機能を有しうる。画素出力回路３６は、垂直走査回路４０から制御線１４を介して供給される制御信号（図２の構成例にあっては、水平走査回路６０から制御線１８を介して供給される制御信号）に応じて、処理回路３４とデータ線１６との間の接続状態を切り替えうる。画素出力回路３６は、信号を出力するためのバッファ回路を含みうる。

【0029】

画素１２は、典型的には、画像を形成するための画素信号を出力する単位構造体である。ただし、ＴＯＦ（Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ）方式を用いた測距などを目的とする場合にあっては、画素１２は、必ずしも画像を形成するための画素信号を出力する単位構造体である必要はない。すなわち、画素１２は、光が到達した時刻と光量とを測定するための信号を出力する単位構造体でもありうる。

【0030】

信号処理部３０は、必ずしも各々の画素１２に１つずつ設けられている必要はなく、複数の画素１２に対して１つの信号処理部３０を設けるようにしてもよい。この場合、１つの信号処理部３０を用いて複数の画素１２の信号処理を順次実行することができる。

【0031】

本実施形態による光電変換装置１００は、１枚の基板に形成されてもよいし、複数の基板を積層した積層型の光電変換装置として構成されてもよい。後者の場合、例えば図４に例示されるように、センサ基板１１０と回路基板１２０とを積層して電気的に接続した積層型の光電変換装置として構成可能である。センサ基板１１０には、画素１２の構成要素のうち少なくとも光子検出素子２２を配置することができる。また、回路基板１２０には、画素１２の構成要素のうち、クエンチ素子２４と信号処理部３０とを配置することができる。光子検出素子２２とクエンチ素子２４及び信号処理部３０とは、画素１２毎に設けられた接続配線を介して電気的に接続される。また、回路基板１２０には、垂直走査回路４０、読出回路５０、水平走査回路６０、制御部８０、出力回路９０等を更に配置することができる。

【0032】

各画素１２において、光子検出素子２２、クエンチ素子２４及び信号処理部３０とは、平面視において重なるようにセンサ基板１１０と回路基板１２０とに配されてもよい。垂直走査回路４０、読出回路５０、水平走査回路６０、制御部８０、出力回路９０は、複数の画素１２により構成される画素部１０の周囲に配置されうる。なお、本明細書において「平面視」とは、センサ基板１１０の光入射面に対して垂直な方向から視ることを指す。

【0033】

積層型の光電変換装置１００を構成することにより、素子の集積度を上げ、高機能化を図ることができる。特に、光子検出素子２２、クエンチ素子２４及び信号処理部３０を別々の基板に配置することで、光子検出素子２２の受光面積を犠牲にすることなく光子検出素子２２を高密度で配置することができ、光子検知効率を向上することができる。光電変換装置１００を構成する基板の数は２枚に限定されるものではなく、３枚以上の基板を積層して光電変換装置１００を構成するようにしてもよい。

【0034】

図４の例ではセンサ基板１１０及び回路基板１２０としてダイシングされたチップを想定しているが、センサ基板１１０及び回路基板１２０はチップに限定されるものではない。例えば、センサ基板１１０及び回路基板１２０の各々はウェーハであってもよい。また、センサ基板１１０及び回路基板１２０は、ウェーハ状態で積層した後にダイシングしてもよいし、各々をチップ化した後に積層・接合してもよい。

【0035】

図５は、光検出部２０及び波形整形部３２の基本動作を説明する図である。図５（ａ）は光検出部２０及び波形整形部３２の回路図であり、図５（ｂ）は波形整形部３２の入力ノード（ノードＡ）における信号の波形を示し、図５（ｃ）は波形整形部３２の出力ノード（ノードＢ）における信号の波形を示している。なお、ここでは説明の簡略化のため、波形整形部３２がインバータ回路により構成されている場合を想定している。

【0036】

時刻ｔ０において、光子検出素子２２には（ＶＨ－ＶＬ）に相当する電位差の逆バイアス電圧が印加されている。光子検出素子２２を構成するＡＰＤのアノードとカソードとの間にはアバランシェ増倍を生じるに十分な逆バイアス電圧が印加されている。光子検出素子２２に光子が入射していない状態では、アバランシェ増倍の種となるキャリアが存在しない。そのため、光子検出素子２２においてアバランシェ増倍は起こらず、光子検出素子２２に電流は流れない。

【0037】

続く時刻ｔ１において、光子検出素子２２に光子が入射するものとする。光子検出素子２２に光子が入射すると、光電変換によって電子－正孔対が生成され、これらのキャリアを種としてアバランシェ増倍が生じ、光子検出素子２２にアバランシェ増倍電流が流れる。このアバランシェ増倍電流がクエンチ素子２４を流れることによりクエンチ素子２４による電圧降下が生じ、ノードＡの電圧が降下し始める。ノードＡの電圧降下量が大きくなり、時刻ｔ３においてアバランシェ増倍が停止すると、ノードＡの電圧レベルは、それ以上は降下しなくなる。

【0038】

光子検出素子２２におけるアバランシェ増倍が停止すると、電圧ＶＬが供給されるノードから光子検出素子２２を介してノードＡに電圧降下分を補う電流が流れ、ノードＡの電圧は徐々に増加する。その後、時刻ｔ５においてノードＡは元の電圧レベルに整定する。

【0039】

波形整形部３２は、ノードＡから入力される信号を所定の判定閾値に応じて二値化し、ノードＢから出力する。具体的には、波形整形部３２は、ノードＡの電圧レベルが判定閾値を超えているときはノードＢからローレベルの信号を出力し、ノードＡの電圧レベルが判定閾値以下のときはノードＢからハイレベルの信号を出力する。例えば、図５（ｂ）に示すように、時刻ｔ２から時刻ｔ４の期間においてノードＡの電圧が判定閾値以下であるとする。この場合、図５（ｃ）に示すように、ノードＢにおける信号レベルは、時刻ｔ０から時刻ｔ２の期間及び時刻ｔ４から時刻ｔ５の期間においてローレベルとなり、時刻ｔ２から時刻ｔ４の期間においてハイレベルとなる。

【0040】

こうして、ノードＡから入力されたアナログ信号は、波形整形部３２によってデジタル信号へと波形整形される。光子検出素子２２への光子の入射に応じて波形整形部３２から出力されるパルス信号は、光子検知パルス信号として理解されうる。

【0041】

図６は、画素１２の構成をより詳細に説明する図である。図６の説明において、図３又は図５と重複する部分の説明は省略又は簡略化する。本実施形態において、処理回路３４は、カウンタ３４２と、フラグ信号生成部３４１とを含む。処理回路３４は、波形整形部３２を含んでもよい。カウンタ３４２は、光子検出素子２２の出力、より具体的には、光子検出素子２２に入射された光子に基づくパルスをカウントし、カウントの結果であるカウント値を保持しうる。カウント値を保持するため、カウンタ３４２は、複数ビットのデジタル信号を保持可能な複数ビットのメモリ、例えば、複数のフリップフロップを有しうる。カウンタ３４２に保持されたカウント値は、フラグ信号生成部３４１に出力される。フラグ信号生成部３４１は、カウンタ３４２の出力が所定値（所定のカウント値）に到達したことに応じて、カウンタ３４２をリセットするリセット信号ＲＥＳを発生するとともにフラグ信号Ｆを発生しうる。フラグ信号生成部３４１からのリセット信号ＲＥＳによりカウンタ３４２がリセットされる。フラグ信号生成部３４１は、デジタル信号であるカウント値に基づく演算処理を行うように構成されたデジタル回路でありうる。読出回路５０は、フラグ信号生成部３４１から生成されるフラグ信号Ｆを、画素出力回路３６を介して読み出すように構成されうる。

【0042】

図７には、画素１２の動作のタイミングチャートが示されている。カウンタ３４２は、上述のように、光子検出素子２２に入射された光子に基づくパルスのカウントを行い、図７の例ではカウントアップしてゆく。図７の例では、カウンタ３４２のビット数は４であり、光子検出素子２２に入射された光子に基づくパルスのカウント値が１５（所定値）に到達すると、カウンタ３４２のカウント値が飽和する。ここで、カウンタ３４２のカウント値が１５（所定値）に到達すると、フラグ信号生成部３４１は、図７に示されるようにフラグ信号Ｆを生成（活性化）する。フラグ信号生成部３４１はまた、カウンタ３４２のカウント値が１５（所定値）に到達すると、カウンタ３４２をリセットするリセット信号ＲＥＳを発生する。カウンタ３４２は、セット信号ＲＥＳによってリセットされ、カウント値が０に戻る。

【0043】

一般的なカウンタでは、カウント値が飽和した場合、次のパルスの入力に応答してカウント値が０に戻る。その場合、次のパルス分だけ、カウントを取り逃がすことになる。そこで、フラグ信号生成部３４１は、カウンタ３４２のカウント値が１５（所定値）に到達すると、カウンタ３４２をリセットするリセット信号ＲＥＳを発生する。

【0044】

読出回路５０は、フラグ信号生成部３４１から出力されるフラグ信号Ｆを受信し、フラグ信号Ｆに基づいてイベントの発生を検出しうる。イベントの発生の検出は、画素１２の光子検出素子２２に入射する光の光量が所定の条件を満たすことを意味する。この所定の条件とは、例えば、２以上の画素１２のカウント値の差分が所定の閾値を超えたことであってもよく、カウント値の変化量が所定の閾値を超えたことであってもよい。

【0045】

図８には、カウンタ３４２およびフラグ信号生成部３４１の具体的な回路の一例が示されている。カウンタ３４２は、例えば、複数のフリップフロップによって構成されうる。フラグ信号生成部３４１は、例えば、フリップフロップと、論理回路（図８の例の場合はＡＮＤ回路）とで構成されうる。フラグ信号生成部３４１は、カウンタ３４２のビット数が４である場合、その５ビット目となるように配置されたフリップフロップを含みうる。そして、５ビット目の出力がアクティブレベルに遷移したことに応じて、カウンタ３４２、および５ビット目のフリップフロップがすべてリセットされるように、５ビット目のフリップフロップの出力がすべてのフリップフロップのリセット端子に接続されうる。図８の回路例の場合、フラグ信号Ｆのパルス幅はフリップフロップの出力遅延、およびリセットの遅延により決定される。
［第２実施形態］
図９を参照しながら本開示の第２実施形態の光電変換装置１００を説明する。なお、第２実施形態として言及しない事項は、第１実施形態に従いうる。第２実施形態では、光子検出素子２２に入射する光子に基づくパルスのカウント値に応じて生成されたフラグ信号Ｆに基づいてイベントの発生が検出される。

【0046】

図９には、隣り合うフラグ信号Ｆの時間間隔を測定することによってイベントの発生を検出する動作が例示的に示されている。フラグ信号Ｆのパルスは、カウンタ３４２のカウント値が所定値に到達したことによって生成される。そこで、隣り合うフラグ信号Ｆのパルス間隔を測定することによって、光子のカウント値が所定値に到達する間隔、即ち光子検出素子２２に対する光子の入射量を知ることができる。パルス間隔は、例えば、図９に矢印で例示されるように、パルスの立ち上がりエッジから次のパルスの立ち上がりまでの時間として測定されうる。また、パルス間隔は、例えば、パルス信号の間隔より十分に周期が短いクロック信号ＣＬＫをカウントするカウンタを使って測定されうる。パルス間隔の測定、即ちイベントの発生の検出は、例えば、読出回路５０によってなされうる。読出回路５０は、例えば、パルス間隔が第１閾値を超えた場合、または、パルス間隔の変化量が第２閾値を超えた場合に、イベントの発生を検出するように構成されうる。
［第３実施形態］
図１０を参照しながら本発明の第３実施形態による光電変換装置１００を説明する。なお、第３実施形態として言及しない事項は、第１実施形態に従いうる。第３実施形態では、光子検出素子２２に入射する光子に基づくパルスのカウント値に応じて生成されたフラグ信号Ｆのカウント値（発生回数）に基づいてイベントの発生が検出される。

【0047】

図１０には、所定期間におけるフラグ信号Ｆのパルスのカウント値に基づいてイベントの発生を検出する動作が例示的に示されている。フラグ信号Ｆのパルスは、カウンタ３４２のカウント値が所定値に到達したことによって生成される。そこで、フラグ信号Ｆのパルスの数（発生回数）を（他のカウンタで）カウントすることによって、光子検出素子２２に対する光子の入射量を知ることができる。フラグ信号Ｆのパルスをカウントすることは、カウンタ３４２のビット数が４の場合、その５ビット目がアクティブになる回数をカウントすることと同義となる。読出回路５０は、フラグ信号Ｆをカウントするカウンタ（第２カウンタ）を含み、該カウンタ（第２カウンタ）によるカウント値が第３閾値を超えた場合、あるいは、そのカウント値の変化量が第４閾値を超えた場合にイベントの発生を検出するように構成されうる。
［第４実施形態］
図１１および図１２を参照しながら本開示の第４実施形態による光電変換装置１００を説明する。なお、第４実施形態として言及しない事項は、第１実施形態に従いうる。第４実施形態では、読出回路５０は、イベントの発生の検出だけでなく、画素信号を読み出す。

【0048】

図１１には、画素１２の構成および読出回路５０の構成が例示されている。画素１２の処理回路３４は、第１実施形態と同様に、カウンタ３４２と、フラグ信号生成部３４１とを含む。読出回路５０は、画素読出回路５１と、イベント読出回路５２とを含む。カウンタ３４２は、光子検出素子２２の出力、より具体的には、光子検出素子２２に入射する光子に基づくパルスをカウントし、カウントの結果であるカウント値を保持しうる。カウンタ３４２に保持されたカウント値は、フラグ信号生成部３４１に出力される。フラグ信号生成部３４１は、カウンタ３４２の出力が所定値（所定のカウント値）に到達したことに応じて、カウンタ３４２をリセットするリセット信号ＲＥＳを発生するとともにフラグ信号Ｆを発生しうる。フラグ信号生成部３４１からのリセット信号ＲＥＳによりカウンタ３４２がリセットされる。フラグ信号生成部３４１は、デジタル信号であるカウント値に基づく演算処理を行うことができるように構成されたデジタル回路でありうる。

【0049】

イベント読出回路５２は、フラグ信号生成部３４１から生成されるフラグ信号Ｆを、画素出力回路３６を介して読み出すように構成されうる。また、イベント読出回路５２は、フラグ信号Ｆに基づいてイベントの発生を検出し、そのイベントの発生の検出に応じて、処理回路３４に対して、カウンタ３４２の動作を切り替えるためのＳＥＬ信号を出力するように構成されうる。ＳＥＬ信号を受けた処理回路３４は、イベントの発生を監視する第１モードから画素信号を生成する第２モードに移行しうる。第２モードでは、カウンタ３４２による所定期間（１フレーム）におけるカウント値が画素出力回路３６を介して画素読出回路５１に出力される。

【0050】

図１２を参照しながら第１モードおよび第２モードを有するカウンタ３４２およびフラグ信号生成部３４１の構成を説明する。図１２（ａ）には、イベントの発生を監視する第１モードにおけるカウンタ３４２およびフラグ信号生成部３４１の構成が模式的に示されている。イベントの発生を監視する第１モードでは、カウンタ３４２が図８のように４ビットカウンタで構成される場合、その後段のフリップフロップ回路によってフラグ信号Ｆが生成される。また、この時、上位側の３ビットを構成するフリップフロップ（点線で示されるフリップフロップ）は無効化されている。

【0051】

図１２（ｂ）には、イベントの発生が検出され、第１モードから第２モードに移行した後のカウンタ３４２およびフラグ信号生成部３４１の構成が模式的に示されている。第２モードでは、第１モードにおいて無効化されていた上位側の３ビットが有効化され、イベントフラグ信号生成のための１ビット分のフリップフロップ回路も合わせて８ビットのカウンタが構成される。

【0052】

図１２（ｃ）には、第１モードおよび第２モードを有するカウンタ３４２およびフラグ信号生成部３４１の構成が模式的に示されている。第１モードでは、イベント読出回路５２により制御信号ＳＥＬが論理０に駆動され、第２モードでは、イベント読出回路５２により制御信号ＳＥＬが論理１に駆動される。制御信号ＳＥＬは、切替回路１２０１に供給されて、ＳＥＬ＝０（第１モード）のときは、上位側の３ビットが無効化され、ＳＥＬ＝１（第２モード）のときは、上位側の３ビットが有効化される。

【0053】

つまり、フラグ信号生成部３４１は、イベントの発生を監視する第１モードでは、カウンタ３４２によるカウント値が所定値に到達したことに応じて、フラグ信号Ｆを発生するとともにカウンタ３４２をリセットする。また、フラグ信号生成部３４１は、画素信号を生成する第２モードでは、カウンタ３４２によるカウント値が該所定値に到達してもカウンタ３４２をリセットしない。また、フラグ信号生成部３４１は、読出回路５０によるイベントの発生の検知に応じて第１モードから第２モードに移行する。カウンタ３４２は、第１モードでは、第１ビット数のカウンタとして動作し、第２モードでは、該第１ビット数より多い第２ビット数のカウンタとして動作する。
［第５実施形態］
図１３を参照しながら本開示の第５実施形態による光電変換装置１００を説明する。なお、第５実施形態として言及しない事項は、第１実施形態および第４実施形態に従いうる。光電変換装置１００は、図１３（ａ）に例示されるように、画素部１０と、垂直走査回路４０と、画素読出回路５１と、イベント読出回路５２と、を備えうる。

【0054】

画素読出回路５１は、画素部１０の各画素１２から画素信号を読み出しうる。イベント読出回路５２は、画素部１０の複数の画素１２からフラグ信号を読み出すように構成されうる。ここで、画素部１０の複数の画素１２は、複数のグループに分割され、各グループには、それを構成する少なくとも２つの画素１２のそれぞれのフラグ信号生成部３４１の出力に応じた信号を伝送する信号線ＴＬが設けられうる。

【0055】

図１３（ｂ）には、各グループが１つの列の画素１２で構成される例が示されている。具体的には、グループとしての列を構成する少なくとも２つの画素１２のそれぞれのフラグ信号生成部３４１の出力から合成された信号が信号線ＴＬを介してイベント読出回路５２によって読み出される。このような構成によれば、フラグ信号の読み出しには、垂直走査回路４０による補助が不要である。また、このような構成によれば、フラグ信号の読み出しのために必要な構成が単純化され、全体の回路規模を小さくすることができる。図１３の例では、各グループが１つの列の画素１２で構成されているが、例えば、各グループが１つの行の画素１２で構成されてもよい。
［第６実施形態］
図１４を参照しながら本開示の第６実施形態による光電変換装置１００を説明する。なお、第５実施形態として言及しない事項は、第１実施形態および第４実施形態に従いうる。光電変換装置１００は、図１４（ａ）に例示されるように、画素部１０と、垂直走査回路４０と、画素読出回路５１と、イベント読出回路５２と、を備えうる。

【0056】

画素読出回路５１は、画素部１０の各画素１２から画素信号を読み出しうる。イベント読出回路５２は、画素部１０の複数の画素１２からフラグ信号を読み出すように構成されうる。ここで、画素部１０の複数の画素１２は、複数のグループに分割され、各グループには、それを構成する少なくとも２つの画素１２のそれぞれのフラグ信号生成部３４１の出力に応じた信号を伝送する信号線ＴＬが設けられうる。

【0057】

図１４（ｂ）には、各グループが２×２の画素１２で構成される例が示されている。換言すると、図１４（ｂ）には、各グループが少なくとも２つ行および互いに少なくとも２つの異なる列に配置された画素で構成される２次元領域で構成される例が示されている。具体的には、グループとしての２次元領域少なくとも４つの画素１２のそれぞれのフラグ信号生成部３４１の出力から合成された信号が信号線ＴＬを介してイベント読出回路５２によって読み出される。このような構成によれば、フラグ信号の読み出しには、垂直走査回路４０による補助が不要である。また、このような構成によれば、フラグ信号の読み出しのために必要な構成が単純化され、全体の回路規模を小さくすることができる。

【0058】

以下、上記の各実施形態を通して例示的に説明された光電変換装置が組み込まれた光電変換システムについて例示的に説明する。図１５には、光電変換システムの一例が示されている。上記の各実施形態で述べた光電変換装置は、種々の光電変換システムに適用可能である。適用可能な光電変換システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、光電変換システムに含まれる。

【0059】

光電変換システムは、例えば、撮像システムＳＹＳとして構成される。撮像システムＳＹＳは、カメラや撮影機能を有する情報端末である。撮像装置ＩＳは、撮像デバイスＩＣとして構成された光電変換装置１００を収容するパッケージＰＫＧをさらに備えることもできる。パッケージＰＫＧは、撮像デバイスＩＣが固定された基体と、撮像デバイスＩＣに対向する蓋体と、基体に設けられた端子と撮像デバイスＩＣに設けられた端子とを接続する接続部材と、を含みうる。撮像装置ＩＳは共通のパッケージＰＫＧに複数の撮像デバイスＩＣを並べて搭載することもできる。また、撮像装置ＩＳは共通のパッケージＰＫＧに撮像デバイスＩＣと他の半導体デバイスＩＣとを重ねて搭載することもできる。

【0060】

撮像システムＳＹＳは、撮像装置ＩＳに結像する光学系ＯＵを備え得る。また、撮像システムＳＹＳは、撮像装置ＩＳを制御する制御装置ＣＵ、撮像装置ＩＳから得られた信号を処理する処理装置ＰＵ、撮像装置ＩＳから得られた画像を表示する表示装置ＤＵの少なくともいずれかを備え得る。また、撮像システムＳＹＳは、撮像装置ＩＳから得られた画像を記憶する記憶装置ＭＵを備えてもよい。

【0061】

図１６（ａ）には、車載カメラに適用された光電変換システムの構成が例示されている。光電変換システム２３００は、撮像装置２３１０として構成された光電変換装置１００を有しうる。光電変換システム２３００は、撮像装置２３１０により取得された複数の画像データに対し画像処理を行う画像処理部２３１２と、光電変換システム２３００により取得された複数の画像データから視差（視差画像の位相差）を算出する視差取得部２３１４を有する。また、光電変換システム２３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部２３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部２３１８と、を有する。ここで、視差取得部２３１４や距離取得部２３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部２３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

【0062】

光電変換システム２３００は車両情報取得装置２３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム２３００は、衝突判定部２３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御部である制御ＥＣＵ２３３０が接続されている。また、光電変換システム２３００は、衝突判定部２３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置２３４０とも接続されている。例えば、衝突判定部２３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ２３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置２３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザーに警告を行う。本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム２３００で撮像する。

【0063】

図１６（ｂ）には、車両前方（撮像範囲２３５０）を撮像するように構成された光電変換システムが示されている。車両情報取得装置２３２０は、光電変換システム２３００ないしは撮像装置２３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

【0064】

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

【0065】

図１７には、距離画像センサとして構成された光電変換システムの構成が例示されている。距離画像センサ４００は、光学系４０７、光電変換装置４０８、画像処理回路４０４、モニタ４０５、およびメモリ４０６を備えて構成される。そして、距離画像センサ４００は、光源装置４０９から被写体に向かって投光され、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。

【0066】

光学系４０７は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を光電変換装置４０８に導き、光電変換装置４０８の受光面（センサ部）に結像させる。光電変換装置４０８としては、上述した各実施形態の光電変換装置が適用され、光電変換装置４０８から出力される受光信号から求められる距離を示す距離信号が画像処理回路４０４に供給される。

【0067】

画像処理回路４０４は、光電変換装置４０８から供給された距離信号に基づいて距離画像を構築する画像処理を行う。そして、その画像処理により得られた距離画像（画像データ）は、モニタ４０５に供給されて表示されたり、メモリ４０６に供給されて記憶（記録）されたりする。このように構成されている距離画像センサ４００では、上述した光電変換装置を適用することで、画素の特性向上に伴って、例えば、より正確な距離画像を取得することができる。

【0068】

本開示は、以下の装置およびシステムの開示を含む。
（項目１）
光子検出素子を含む光検出部と、
前記光検出部の出力をカウントするカウンタと、
前記カウンタによるカウント値が所定値に到達したことに応じて、前記カウンタをリセットするとともにフラグ信号を発生するフラグ信号生成部と、
を備えることを特徴とする光電変換装置。
（項目２）
前記フラグ信号を処理する読出回路を更に備え、
前記読出回路は、前記フラグ信号に基づいてイベントの発生を検出する、
ことを特徴とする項目１に記載の光電変換装置。
（項目３）
前記読出回路は、前記フラグ信号の時間間隔に基づいてイベントの発生を検出する、
ことを特徴とする項目２に記載の光電変換装置。
（項目４）
前記読出回路は、所定期間における前記フラグ信号の発生回数に応じてイベントの発生を検出する、
ことを特徴とする項目２に記載の光電変換装置。
（項目５）
前記フラグ信号生成部は、イベントの発生を監視する第１モードでは、前記カウンタによるカウント値が前記所定値に到達したことに応じて、前記カウンタをリセットするとともに前記フラグ信号を発生にし、画素信号を生成する第２モードでは、前記カウンタによるカウント値が前記所定値に到達しても前記カウンタをリセットせず、
前記フラグ信号生成部は、前記読出回路によるイベントの発生の検知に応じて前記第１モードから前記第２モードに移行する、
ことを特徴とする項目２乃至４のいずれか１項に記載の光電変換装置。
（項目６）
前記カウンタは、前記第１モードでは、第１ビット数のカウンタとして動作し、前記第２モードでは、前記第１ビット数より多い第２ビット数のカウンタとして動作する、
ことを特徴とする項目５に記載の光電変換装置。
（項目７）
複数の画素を有し、各画素が前記カウンタおよび前記フラグ信号生成部を含む、
ことを特徴とする項目２乃至６のいずれか１項に記載の光電変換装置。
（項目８）
前記複数の画素は、複数のグループに分割され、各グループには、それを構成する少なくとも２つの画素のそれぞれの前記フラグ信号生成部の出力に応じた信号を伝送する信号線が設けられている、
ことを特徴とする項目７に記載の光電変換装置。
（項目９）
前記複数のグループの各々の信号線を通して伝送された信号を読み出す読出回路を更に備える、
ことを特徴とする項目８に記載の光電変換装置。
（項目１０）
各グループは、１つの行である、
ことを特徴とする項目８又は９に記載の光電変換装置。
（項目１１）
各グループは、１つの列である、
ことを特徴とする項目８又は９に記載の光電変換装置。
（項目１２）
各グループは、少なくとも２つ行および少なくとも２つの列に配置された画素で構成される２次元領域である、
ことを特徴とする項目８又は９に記載の光電変換装置。
（項目１３）
前記光子検出素子は、アバランシェフォトダイオードである、
ことを特徴とする項目１乃至１２のいずれか１項に記載の光電変換装置。
（項目１４）
項目１乃至１３のいずれか１項に記載の光電変換装置と、
前記光電変換装置が出力する信号を処理する信号処理部と、を有することを特徴とする光電変換システム。

【0069】

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

【符号の説明】

【0070】

１２：画素、２０：光検出部、３４：処理回路、３４１：フラグ信号生成部、３４２：カウンタ、１００：光電変換装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】