特開 2024-163900 積層型マイクロディスプレイの構造およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024163900

(43)【公開日】2024-11-22

(54)【発明の名称】積層型マイクロディスプレイの構造およびその製造方法

(51)【国際特許分類】

   G09F 9/00 20060101AFI20241115BHJP

   H10K 59/124 20230101ALI20241115BHJP

   H10K 50/84 20230101ALI20241115BHJP

   H10K 77/10 20230101ALI20241115BHJP

   H10K 59/123 20230101ALI20241115BHJP

   G09F 9/30 20060101ALI20241115BHJP

   H01L 33/62 20100101ALI20241115BHJP

【ＦＩ】

G09F9/00 346A

H10K59/124

H10K50/84

H10K77/10

H10K59/123

G09F9/30 317

G09F9/30 338

G09F9/30 365

G09F9/00 338

G09F9/00 348Z

G09F9/30 309

H01L33/62

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2024077600

(22)【出願日】2024-05-10

(31)【優先権主張番号】202310535416.2

(32)【優先日】2023-05-12

(33)【優先権主張国・地域又は機関】CN

(71)【出願人】

【識別番号】524039001

【氏名又は名称】安徽熙泰智能科技有限公司

(74)【代理人】

【識別番号】110002516

【氏名又は名称】弁理士法人白坂

(72)【発明者】

【氏名】呂迅

(72)【発明者】

【氏名】劉勝芳

(72)【発明者】

【氏名】祖偉

(72)【発明者】

【氏名】徐瑞

(72)【発明者】

【氏名】尹立平

【テーマコード（参考）】

3K107

5C094

5F142

5G435

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC23

3K107CC35

3K107CC43

3K107CC45

3K107DD14

3K107EE03

3K107EE46

3K107EE63

3K107FF15

3K107GG28

5C094AA05

5C094AA42

5C094AA44

5C094BA03

5C094BA23

5C094BA27

5C094CA19

5C094DA07

5C094DA09

5C094DA12

5C094DB01

5C094EA02

5C094EB05

5C094EB10

5C094FA02

5C094FB02

5C094FB12

5C094FB14

5C094FB15

5C094GB10

5F142AA56

5F142AA86

5F142CB23

5F142CG01

5F142GA02

5G435AA17

5G435AA18

5G435BB04

5G435BB05

5G435CC09

5G435EE36

5G435HH12

5G435KK05

5G435KK10

5G435LL07

(57)【要約】      （修正有）

【課題】集積互換性が良く、面積が小さく、歩留まりが高い積層型マイクロディスプレイの構造及びその作製プロセスを提供する。
【解決手段】積層型マイクロディスプレイの構造は、基板の第１の表面にピクセル回路が配置され、基板の第１の表面とは反対側の第２の表面に駆動回路が配置される。製造プロセスは、基板を準備するステップ１と、基板の上向きの第２の表面上に駆動回路層を製造するステップ２と、基板を裏返し、駆動回路層をキャリアに取り付けるステップ３と、基板の正面にピクセル回路層を製造するステップ４と、ビアホールを製造するステップ５と、インターコネクタを製造するステップ６と、アノード電極を製造するステップ７と、発光層およびカソードを製造し、封止層を製造するステップ８と、を含む。本発明によれば、集積互換性が良く、面積が小さく、歩留まりが高い、低コストで実用性が高く、応用の見通しが良い。
【選択図】図６

【特許請求の範囲】

【請求項1】

積層型マイクロディスプレイの構造であって、
基板を備え、
前記基板の第１の表面にピクセル回路が配置され、前記基板の第１の表面とは反対側の第２の表面に駆動回路が配置されることを特徴とする積層型マイクロディスプレイの構造。

【請求項2】

前記基板は、サンドイッチ構造であり、中間絶縁材料層を含み、前記絶縁材料層の上層および下層は両方とも半導体材料層であることを特徴とする請求項１に記載の積層型マイクロディスプレイの構造。

【請求項3】

前記基板の第１の表面のピクセル回路層と第２の表面的駆動回路層とはインターコネクタによって接続されることを特徴とする請求項１に記載の積層型マイクロディスプレイの構造。

【請求項4】

前記ピクセル回路層にはアノード電極が配置され、前記アノード電極には発光層およびカソードが配置されることを特徴とする請求項３に記載の積層型マイクロディスプレイの構造。

【請求項5】

前記ピクセル回路層には封止層が配置されることを特徴とする請求項４に記載の積層型マイクロディスプレイの構造。

【請求項6】

前記駆動回路層の下にはキャリアが配置されることを特徴とする請求項５に記載の積層型マイクロディスプレイの構造。

【請求項7】

請求項１から請求項６のいずれか１項に記載の積層型マイクロディスプレイの構造の製造方法であって、
基板を準備するステップ１と、基板の上向きの第２の表面上に駆動回路層を製造するステップ２と、基板を裏返し、駆動回路層をキャリアに取り付けるステップ３と、基板の第１の表面上にピクセル回路層を製造するステップ４と、ビアホールを製造するステップ５と、インターコネクタを製造するステップ６と、アノード電極を製造するステップ７と、発光層およびカソードを製造し、封止層を製造するステップ８と、を含むことを特徴とする積層型マイクロディスプレイの構造の製造方法。

【請求項8】

ステップ１の基板はシリコン・オン・インシュレーター（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ，ＳＯＩ）ウェハー（ｗａｆｅｒ）であることを特徴とする請求項７に記載の積層型マイクロディスプレイの構造の製造方法。

【請求項9】

ステップ３において、ＳＯＩウェハーの第１の表面を薄くすることを特徴とする請求項８に記載の積層型マイクロディスプレイの構造の製造方法。

【請求項10】

ステップ６において、タングステンまたは銅を使用し、金属蒸着および化学機械研磨を使用してビアホールをインターコネクタで充填し、ピクセル回路と駆動回路を接続することを特徴とする請求項７に記載の積層型マイクロディスプレイの構造の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、マイクロディスプレイの技術分野に属し、特に、積層型マイクロディスプレイの構造およびその製造方法に関する。

【背景技術】

【0002】

マイクロディスプレイ技術は、仮想現実（ＶＲ）、拡張現実（ＡＲ）、複合現実（ＭＲ）などの近眼ディスプレイ端末製品に広く適用されている。マイクロディスプレイ技術には、マイクロ有機発光ダイオード（Ｍｉｃｒｏ ＯＬＥＤ，Ｍｉｃｒｏ ＬＥＤ）、高解像度液晶ディスプレイ（ＬＣＤ）、液晶オンシリコン（ＬＣＯＳ）、デジタル光処理（ＤＬＰ）などが含まれる。

【0003】

図１および図２に示すように、マイクロディスプレイチップは、通常、ピクセル回路と周辺駆動回路の２つの部分を含む。ピクセル回路は、繰り返しピクセル回路アレイであり、光学構造を駆動して画像を表示するために使用される。周辺駆動回路には、行駆動回路、列駆動回路、メモリ回路（ｓｔａｔｉｃ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ， ＳＲＡＭ）、論理演算回路（ｌｏｇｉｃ）、アナログ－デジタル／デジタル－アナログ変換モジュール（ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ／ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｓｉｏｎ、 ＡＤＣ／ＤＡＣ）、制御入出力（ＩＯ）回路、電源管理モジュールなどがあり、入力されたビデオ信号を処理および分析し、分析されたビデオ信号をピクセル回路に出力して、ピクセル回路に画像を表示させるために使用される。

【0004】

マイクロディスプレイ自体の表示領域が大きく、周辺駆動回路が面積の２０～４０％を占めるため、マイクロディスプレイチップのサイズは通常０．５～２インチである。同じプロセス能力では、チップサイズが大きいほど歩留まりが低くなる。現在、マイクロディスプレイチップは大きなチップ面積によって制限されているため、歩留まりが低く、コストが高くなる。同時に、チップサイズが大きいほど、同じウェハー（ｗａｆｅｒ）から製造されるダイ（ｄｉｅ）が少なくなり、コストも高くなる。

【0005】

マイクロディスプレイのピクセル回路と駆動回路の動作原理が異なるため、トランジスタの閾値電圧、閾値電流、リーク電流、サブスレッショルド特性に対する要件が異なる。ピクセル回路には、低漏電、高電圧耐性、大動作電流が求められるため、製造には０．３～１μｍのプロセスが一般的に使用されている。駆動集積回路（ＩＣ）には、より高速で低消費電力であることが求められる。一般的には、０．１８μｍ以下の製造プロセスが使用される。製造プロセスが進むにつれて、速度は速くなる。しかし、プロセスの違いにより、大きな差のあるプロセスを同じウェハーに一度に統合することは困難である。たとえば、０．５μｍと０．１８μｍのプロセスは、同じウェハーに一度に統合できるが、０．５μｍと４５ｎｍのプロセスを統合することは困難である。プロセスの非互換性は、マイクロディスプレイ駆動チップの性能向上を大きく制限する。したがって、チップサイズを縮小し、コストを削減し、高性能なマイクロディスプレイ駆動チップを開発することは非常に有意義である。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の目的は、従来技術に存在する問題を解決し、集積互換性が良く、面積が小さく、歩留まりが高い積層型マイクロディスプレイの構造及びその製造プロセスを提供することである。

【課題を解決するための手段】

【0007】

上述の目的を達成するために、本発明によって採用される技術的解決策によって提供される積層型マイクロディスプレイの構造は、基板を備え、前記基板の第１の表面にピクセル回路が配置され、前記基板の第１の表面とは反対側の第２の表面に駆動回路が配置される。

【0008】

上記の技術的解決策をより詳細かつ具体的にするために、本発明はまた、満足のいく実際的な効果を得るために、以下のさらに好ましい技術的解決策を提供する。

【0009】

前記基板は、サンドイッチ構造であり、中間絶縁材料層を含み、前記絶縁材料層の上層および下層は両方とも半導体材料層である。

【0010】

前記基板の第１の表面のピクセル回路層と第２の表面的駆動回路層とはインターコネクタによって接続される。

【0011】

前記ピクセル回路層にはアノード電極が配置され、前記アノード電極には発光層およびカソードが配置される。

【0012】

前記ピクセル回路層には封止層が配置される。

【0013】

前記駆動回路層の下にはキャリアが配置される。

【0014】

積層型マイクロディスプレイの構造製造プロセスは、基板を準備するステップ１と、基板の上向きの第２の表面上に駆動回路層を製造するステップ２と、基板を裏返し、駆動回路層をキャリアに取り付けるステップ３と、基板の第１の表面上にピクセル回路層を製造するステップ４と、ビアホールを製造するステップ５と、インターコネクタを製造するステップ６と、アノード電極を製造するステップ７と、発光層およびカソードを製造し、封止層を製造するステップ８と、を含む。

【0015】

ステップ１の基板はシリコン・オン・インシュレーター（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ，ＳＯＩ）ウェハー（ｗａｆｅｒ）である。

【0016】

ステップ３では、ＳＯＩウェハーの第１の表面を薄くする。

【0017】

ステップ６では、タングステンまたは銅を使用し、金属蒸着および化学機械研磨を使用してビアホールをインターコネクタで充填し、ピクセル回路と駆動回路を接続する。

【発明の効果】

【0018】

従来技術と比較して、本発明は以下の利点を有する：本発明の積層型マイクロディスプレイの構造およびその製造方法によれば、集積互換性が良好であり、面積が小さく、歩留まりが高く、コストが低いため、実用性が高く、応用の見通しが良好である。

【図面の簡単な説明】

【0019】

本明細書の添付図面に表現されている内容及び図面中の参照符号について以下に簡単に説明する。

【図1】従来のディスプレイの概略構造図である。

【図2】従来のディスプレイの概略断面構造図である。

【図3】本発明によるディスプレイの概略的な正面構造図である。

【図4】本発明によるディスプレイの概略裏面構造図である。

【図5】本発明によるディスプレイの概略断面構造図である。

【図6】本発明による積層型ディスプレイの概略構造図である。

【図7】本発明による積層型ディスプレイプロセスのフローチャート（１）ないし（２）を示す。

【図8】本発明による積層型ディスプレイプロセスのフローチャート（３）ないし（４）を示す。

【図9】本発明による積層型ディスプレイプロセスのフローチャート（５）ないし（６）を示す。

【図10】本発明による積層型ディスプレイプロセスのフローチャート（７）ないし（８）を示す。

【図11】本発明によるディスプレイの導電接続の概略図である。

【発明を実施するための形態】

【0020】

具体的な実施の態様については、添付の図面を参照して実施形態を説明することによって、以下でさらに詳細に説明する。

【0021】

なお、本発明の説明において、「上」、「下」、「前」、「後」、「左」、「右」、「縦」、「内側」、「外側」等の用語により示される向きや位置関係は、図面に示す向きや位置関係に基づくものとする。これらの用語は、言及される装置または要素が特定の向きを持たなければならず、特定の向きで構築および動作しなければならないことを示したり暗示したりするのではなく、本発明を説明し説明を簡略化する便宜のためだけのものであり、したがって本発明に対する制限として理解することはできない。

【0022】

本発明の積層型マイクロディスプレイ構造は、図３、４および５に示されるように、基板を備え、前記基板の第１の表面にピクセル回路が配置され、前記基板の第２の表面に駆動回路が配置される。本実施形態において、第１の表面は正面であり、第２の表面は、第１の表面の反対側の裏面である。導電性接続領域は、ピクセル領域の端部に配置される。本発明において、ピクセル回路は基板の第１の表面および第２の表面に駆動回路およびピクセル回路を製造し、このようにして、チップ面積が縮小され、歩留まりが向上し、マイクロディスプレイのコスト高と性能低下の問題が解決される。一方、ピクセル回路と駆動回路は別々に製造されているため、異なる製品に対応するのに便利である。ピクセル回路の低漏電化、高耐圧化、大動作電流化の要求と、駆動回路の高速化、低消費電力化の要求を同時に満たし、高性能マイクロディスプレイチップを製造する。

【0023】

本発明では、図６に示すように、積層型マイクロディスプレイの構造の基板はシリコン・オン・インシュレーター（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ，ＳＯＩ）ウェハー（ｗａｆｅｒ）であり、サンドイッチ構造を有し、中間絶縁材料層を含み、前記絶縁材料層の上層および下層は両方とも半導体材料層である。絶縁材料層は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム等の絶縁材料からなる層構造であってもよい。半導体材料層は、単結晶シリコン、多結晶シリコン、ＩＧＺＯ、ＩＺＯ、ＧａＮ、ＧａＡｓ、ＳｉＣ等のいずれかの材料からなる層構造であってもよい。ＳＯＩ ｗａｆｅｒの正面のピクセル回路層と裏面の裏面の駆動回路層はインターコネクタにより接続される。ピクセル回路層にはアノード電極が配置され、前記アノード電極には発光層およびカソードが配置される。前記ピクセル回路層には封止層が配置される。前記駆動回路層の下にはキャリアが配置される。

【0024】

本発明の積層型マイクロディスプレイの構造によれば、ＳＯＩウェハー上に積層型アーキテクチャを開発し、基板の裏面及び正面上に駆動回路及びピクセル回路をそれぞれ製造することにより、チップ面積を２０～４０％削減し、歩留まりを２０～５０％向上させることができる。同時に、１枚のウェハーで生産できるチップ数を２０％～６０％増やし、全体のコストを３０％～６０％削減することで、マイクロディスプレイの高コストと低性能の問題を解決する。一方、ピクセル回路と駆動回路は別々に製造され、異なる製造プロセス要求に対応するのに便利であり、例えば、ピクセル回路は０．５μｍのプロセスを使用し、周辺駆動回路は４５ｎｍのプロセスを使用し、ピクセル回路の低漏電化、高耐圧化、大動作電流化の要求と、駆動回路の高速化、低消費電力化の要求を同時に満たし、高性能マイクロディスプレイチップを製造する。本発明は、ディスプレイ産業、特にマイクロディスプレイの分野に属し、積層型マイクロディスプレイ構造は、Ｍｉｃｒｏ ＯＬＥＤ、Ｍｉｃｒｏ ＬＥＤ、ＬＣＯＳ、ＤＬＰ、高解像度液晶ディスプレイ（ＬＣＤ）などに使用することができる。

【0025】

本発明は、図７～１０に示すような積層型マイクロディスプレイ構造の製造プロセスを提供する。前記積層型マイクロディスプレイ構造の製造プロセスは、基板を準備するステップ１と、基板の上向きの第２の表面上に駆動回路層を製造するステップ２と、基板を裏返し、駆動回路層をキャリアに取り付けるステップ３と、基板の第１の表面上にピクセル回路層を製造するステップ４と、ビアホールを製造するステップ５と、インターコネクタを製造するステップ６と、アノード電極を製造するステップ７と、発光層およびカソードを製造し、封止層を製造するステップ８と、を含む。

【0026】

ステップ１の基板はシリコン・オン・インシュレーター（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ，ＳＯＩ）ウェハー（ｗａｆｅｒ）である。

【0027】

ステップ３では、ＳＯＩＷａｆｅｒの正面を薄くする。

【0028】

ステップ６では、タングステンまたは銅を使用し、金属蒸着および化学機械研磨を使用してビアホールをインターコネクタで充填し、ピクセル回路と駆動回路を接続する。

【0029】

本発明は、特に以下のような積層型マイクロディスプレイの構造の製造方法に関する。

【0030】

ステップ１において、基板を準備する。基板はシリコン・オン・インシュレーター（ＳＯＩ，Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ）ｗａｆｅｒであり、サンドイッチ構造を有し、上層と下層は両方ともトランジスタの製造に使用できる単結晶シリコンであり、中間層は酸化シリコンである。

【0031】

ステップ２において、ＳＯＩ ｗａｆｅｒの上向きの裏面上に駆動回路層を製造する。駆動回路の高速化、低消費電力化の要求に応じて、２８ｎｍ、４５ｎｍ、６５ｎｍ、９０ｎｍおよびその他の先端プロセスから選択できる。

【0032】

ステップ３において、ＳＯＩ Ｗａｆｅｒを裏返し、駆動回路層をキャリアに取り付ける。キャリアはシリコンウェハー、ガラスシートなどから選択できる。ＳＯＩウェハーの第１の表面を薄くして、これはピクセル回路と駆動回路との相互接続に有利である。ウェハーは５０～５００μｍまで薄くすることができる。

【0033】

ステップ４において、ＳＯＩ ｗａｆｅｒの正面にピクセル回路層を製造する。ピクセル回路の低漏電、高耐圧、大動作電流などの要求に応じて、１ｕｍ、０．５ｕｍ、０．３５などの太い線幅のプロセスを選択することができる。

【0034】

ステップ５において、ビアホールを製造する。製造方法は、プロセスのフローチャート図５のステップ５に示す通りである。導電性接続領域に所望のホールがフォトエッチングされ、駆動回路層にホールがエッチングされ、フォトレジストが除去される。図１１は、導電性接続の模式図である。

【0035】

ステップ６において、インターコネクタを製造して、ピクセル回路と駆動回路を接続する。タングステンまたは銅を用いた金属蒸着および化学機械研磨によってピクセル回路と駆動回路が接続される。

【0036】

ステップ７において、アノード電極を製造し、ピクセル回路にアノード電極を製造し、アノード電極は、インターコネクタに接続されて接触しており、電極は、ピクセル領域に必要な電極であると同時に、ピクセル回路と駆動回路とを接続する金属としても機能する。金属蒸着、フォトエッチング、エッチングのプロセスが使用される。電極は、ピクセル領域に必要な電極であると同時に、ピクセル回路と駆動回路とを接続する金属としても機能する。前記アノード電極は、ピクセル領域内および駆動回路の周囲に位置する。

【0037】

ステップ８において、発光層およびカソードを製造し、発光層およびカソードをピクセル領域に順次蒸着し、発光層とカソードは同じ位置にある。発光層はカソードとアノードの間に挟まれており、アノードとカソードに通電すると発光層が発光する。製品が異なれば、製造プロセスも異なる。Ｍｉｃｒｏ ＯＬＥＤは蒸着やその他のプロセスを使用するＭｉｃｒｏ ＬＥＤは大量転写印刷、ラミネート加工、その他のプロセスを使用する。ＬＣＯＳは液晶およびその他のプロセスを使用する。マイクロレンズはＤＬＰ用に製造される。封止層が製造される。

【0038】

本発明では、ＳＯＩウエハー上で積層アーキテクチャを開発し、シリコンウエハーの裏面及び正面でそれぞれ駆動回路及びピクセル回路を製造することにより、チップ面積を２０～４０％縮小し、マイクロディスプレイの要求を満たし、歩留まりを２０～５０％向上させることができる。同時に、１枚のウェハーで生産できるチップの数が２０％～６０％増加し、全体のコストが３０％～６０％削減され、マイクロディスプレイの高コストと低性能の問題を解決できる。一方、ピクセル回路と駆動回路は別々に製造され、異なる製造プロセス要求に対応するのに便利であり、ピクセル回路の低漏電化、高耐圧化、大動作電流化の要求と、駆動回路の高速化、低消費電力化の要求を同時に満たし、高性能マイクロディスプレイチップを製造する。

【0039】

本発明の積層型マイクロディスプレイの構造およびその製造方法によれば、集積互換性が良く、面積が小さく、歩留まりが高く、コストが低いため、実用性が高く、応用の見通しが良好である。

【0040】

本発明の説明において、「取り付けられる」、「接続される」、および「接続」という用語は、特に指定および定義されない限り、広義に理解されるべきであることに留意されたい。例えば、それは、固定接続、取り外し可能な接続、または統合された接続であり得る。それは機械的接続または電気的接続であり得る。直接接続することも、中間メディアを介した間接的な接続にすることもできる。当業者は、特定の状況に応じて、本発明における上記の用語の特定の意味を理解することができる。

【0041】

本発明の技術的解決策を、添付の図面に示される好ましい実施形態に関連して説明した。しかしながら、本発明の保護範囲がこれらの特定の実施形態に明らかに限定されないことは、当業者には容易に理解される。当業者は、本発明の原理から逸脱することなく、関連する技術的特徴に対して同等の変更または置換を行うことができ、これらの変更または置換後の技術的解決策はすべて、本発明の保護範囲内に含まれる。

【0042】

上記は本発明の好ましい実施形態にすぎず、本発明を限定することを意図したものではない。当業者であれば、本発明のさまざまな修正および変形を行うことができる。本発明の精神および範囲から逸脱することなく行われるあらゆる修正、同等の置換、改良などは、本発明の保護の範囲内に含まれるものとする。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】