特開 2024-163980 半導体パッケージ、半導体パッケージの形成方法、及びパワーモジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024163980

(43)【公開日】2024-11-26

(54)【発明の名称】半導体パッケージ、半導体パッケージの形成方法、及びパワーモジュール

(51)【国際特許分類】

   H01L 25/07 20060101AFI20241119BHJP

   H01L 21/822 20060101ALI20241119BHJP

   H01L 21/8234 20060101ALI20241119BHJP

   H01L 23/29 20060101ALI20241119BHJP

【ＦＩ】

H01L25/04 C

H01L27/04 E

H01L27/06 102A

H01L27/088 E

H01L23/36 A

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024069984

(22)【出願日】2024-04-23

(31)【優先権主張番号】202310489424.8

(32)【優先日】2023-04-28

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】18/634,663

(32)【優先日】2024-04-12

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】524157291

【氏名又は名称】シェンチェン エスティーエス マイクロエレクトロニクス カンパニー，リミテッド

(71)【出願人】

【識別番号】312014443

【氏名又は名称】エスティーマイクロエレクトロニクス インターナショナル エヌ．ブイ．

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(74)【代理人】

【識別番号】100126480

【弁理士】

【氏名又は名称】佐藤 睦

(72)【発明者】

【氏名】リウ，チアン

(72)【発明者】

【氏名】ティツィアーニ，ロベルト

(57)【要約】      （修正有）

【課題】半導体パッケージ、半導体パッケージを形成する方法及びパワーモジュールを提供する。
【解決手段】半導体パッケージ２００Ａは、第１の面２１１及び第１の面の反対側の第２の面２１２を有し、第１の面にソース２１５及びゲート２１４を備える複数のパワートランジスタ２１３を有するチップレベル２１０と、第１の面に配置され、ゲートに電気的に接続されたゲート接続部２２１及びソースに電気的に接続されたソース接続部２２２を備える第１の導電レベル２２０と、ゲート接続部に電気的に接続されたゲート引き出し部２３１及びソース接続部に電気的に接続されたソース引き出し部２３２を備える第２の導電レベル２３０と、を備え、第１の導電レベルは、第２の導電レベルとチップレベルとの間に位置する。
【選択図】図２Ａ

【特許請求の範囲】

【請求項1】

半導体パッケージであって、
第１の面及び前記第１の面の反対側の第２の面を有するチップレベルであって、前記チップレベルは複数のパワートランジスタを備え、各パワートランジスタは前記第１の面にソース及びゲートを有する、チップレベルと、
前記第１の面の第１の導電レベルであって、
前記ゲートに電気的に結合されたゲート接続部と、前記ソースに電気的に結合されたソース接続部と、を含む、第１の導電レベルと、
第２の導電レベルであって、
前記ゲート接続部に電気的に結合されたゲート引き出し部と、前記ソース接続部に電気的に結合されたソース引き出し部と、を含み、前記第１の導電レベルは、前記第２の導電レベルと前記チップレベルとの間にある、第２の導電レベルと、
を備える、半導体パッケージ。

【請求項2】

複数のヒートシンクを備えるヒートシンクレベルであって、各ヒートシンクは前記複数のパワートランジスタのうちの対応するパワートランジスタに接触し、前記チップレベルは前記ヒートシンクレベルと前記第１の導電レベルとの間に配置される、ヒートシンクレベルを更に備える、請求項１に記載の半導体パッケージ。

【請求項3】

前記パワートランジスタの各々は、
少なくともゲート領域及びソース領域を有するパワートランジスタ本体と、
前記パワートランジスタ本体上の絶縁層と、
前記ゲート領域及び前記ソース領域上に位置する複数のスルーホールと、
前記複数のスルーホールを充填する導電片であって、前記ゲート領域は前記第１の導電レベルの前記ゲート接続部に電気的に結合され、前記ソース領域は前記第１の導電レベルの前記ソース接続部に電気的に結合される、導電片と、を備える、請求項１に記載の半導体パッケージ。

【請求項4】

前記ゲート接続部は、
前記複数のパワートランジスタの幾何学的中心にある接続本体であって、前記ゲート引き出し部が前記接続本体上にある、接続本体と、
複数の接続分岐であって、前記複数の接続分岐の各々は、前記接続本体に結合された一端と、前記複数のパワートランジスタのうちの対応するパワートランジスタのゲートに結合された他端とを有する、複数の接続分岐と、を備える、請求項１に記載の半導体パッケージ。

【請求項5】

前記複数の接続分岐は、前記複数のパワートランジスタのゲートから前記接続本体への一致した導電経路を有する、請求項４に記載の半導体パッケージ。

【請求項6】

前記ソース領域の面積は前記ゲート領域の面積より大きく、前記ソース接続部の面積は前記ソース領域の面積以上である、請求項３に記載の半導体パッケージ。

【請求項7】

前記複数のパワートランジスタの数は４個である、請求項１に記載の半導体パッケージ。

【請求項8】

前記第１の導電レベル及び前記第２の導電レベルは、
銅、
銀、
アルミニウム、及び
はんだスズ
のうちの少なくとも１つから選択される材料で作製される、請求項１に記載の半導体パッケージ。

【請求項9】

前記複数のパワートランジスタは、第１のセットのパワートランジスタ及び第２のセットのパワートランジスタを備え、前記第１の導電レベルは、
前記第１のセットのパワートランジスタのゲートに電気的に結合された第１のゲート接続部と、
前記第１のセットのパワートランジスタのソースに電気的に結合された第１のソース接続部と、
前記第２のセットのパワートランジスタのゲートに電気的に結合された第２のゲート接続部と、
前記第２のセットのパワートランジスタのソースに電気的に結合された第２のソース接続部と、を備え、
前記第２の導電レベルは、
前記第１のゲート接続部に電気的に結合された第１のゲート引き出し部と、
前記第１のソース接続部に電気的に結合された第１のソース引き出し部と、
前記第２のゲート接続部に電気的に結合された第２のゲート引き出し部と、
前記第２のソース接続部に電気的に結合された第２のソース引き出し部と、を備える、請求項１に記載の半導体パッケージ。

【請求項10】

前記第１のソース引き出し部と前記第２のセットのパワートランジスタのドレインとに電気的に結合された相互接続と、を更に備える、請求項９に記載の半導体パッケージ。

【請求項11】

前記複数のパワートランジスタの各パワートランジスタの対応する位置にあるパワートランジスタコネクタであって、前記パワートランジスタコネクタは、パワートランジスタのゲートが前記第１の導電レベルの対応するゲート接続部に電気的に結合され、パワートランジスタのソースが前記第１の導電レベルの対応するソース接続部に電気的に結合されるように、導電片で充填された複数のスルーホールを備える、パワートランジスタコネクタを更に備える、請求項１に記載の半導体パッケージ。

【請求項12】

半導体パッケージを形成する方法であって、
第１の面及び前記第１の面の反対側の第２の面を有しかつ複数のパワートランジスタを備えるチップレベルを形成することであって、各パワートランジスタは、前記第１の面にソース及びゲートが設けられる、チップレベルを形成することと、
前記チップレベルの前記第１の面に、第１の導電レベルを形成することであって、前記第１の導電レベルは、前記ゲートに電気的に結合されたゲート接続部と、前記ソースに電気的に結合されたソース接続部とを備える、第１の導電レベルを形成することと、
前記第１の導電レベルの前記チップレベルから離れた側に、第２の導電レベルを形成することであって、前記第２の導電レベルは、前記ゲート接続部に電気的に結合されたゲート引き出し部と、前記ソース接続部に電気的に結合されたソース引き出し部とを備える、第２の導電レベルを形成することと、
を含む、方法。

【請求項13】

前記チップレベルの前記第２の面に、ヒートシンクレベルを形成することであって、前記ヒートシンクレベルは複数のヒートシンクを備え、各ヒートシンクは前記複数のパワートランジスタのうちの対応するパワートランジスタに接触する、ヒートシンクレベルを形成することを更に含む、請求項１２に記載の方法。

【請求項14】

前記チップレベルを形成することは、
少なくともゲート領域及びソース領域を有するパワートランジスタ本体を形成することと、
前記パワートランジスタ本体上に絶縁層を形成することと、
前記絶縁層に、前記ゲート領域及び前記ソース領域にそれぞれ対応する複数のスルーホールを形成することと、
導電片で前記複数のスルーホールを充填することであって、前記ゲート領域は前記第１の導電レベルの前記ゲート接続部に電気的に結合され、前記ソース領域は前記第１の導電レベルの前記ソース接続部に電気的に結合される、前記複数のスルーホールを充填することと、を少なくとも含む、請求項１２に記載の方法。

【請求項15】

前記ゲート接続部は、
前記複数のパワートランジスタの幾何学的中心にある接続本体であって、前記ゲート引き出し部が前記接続本体上に位置する、接続本体と、
複数の接続分岐であって、前記複数の接続分岐の各々は、前記接続本体に接続された一端と、前記複数のパワートランジスタのうちの対応するパワートランジスタのゲートに接続された他端とを有する、複数の接続分岐と、を備える、請求項１２に記載の方法。

【請求項16】

前記ソース領域の面積は前記ゲート領域の面積より大きく、前記ソース接続部の面積は前記ソース領域の面積以上である、請求項１４に記載の方法。

【請求項17】

前記ヒートシンクレベルを形成することは、
ＴｉＣｕを使用して前記チップレベルの前記第２の面をスパッタリングすることと、
前記スパッタリングされた第２の面の所定の位置に、前記複数のヒートシンクのうちの対応するヒートシンクを形成することと、
前記ＴｉＣｕをエッチングにより除去することと、を含む、請求項１３に記載の方法。

【請求項18】

前記複数のスルーホールを前記導電片で充填することは、
ＴｉＣｕを用いて少なくとも前記複数のスルーホールをスパッタリングすることと、
前記複数のスパッタリングされたスルーホール内に前記導電片を充填することと、
前記ＴｉＣｕをエッチングにより除去することと、を含む、請求項１４に記載の方法。

【請求項19】

パワーモジュールであって、
ゲート配線板及びソース配線板を有する基板と、
前記基板上に配置された半導体パッケージと、
を備え、前記パッケージは、
第１の面及び前記第１の面の反対側の第２の面を有するチップレベルであって、前記チップレベルは、ゲート及びソースを有する複数のパワートランジスタを備える、チップレベルと、
前記第１の面の第１の導電レベルであって、
前記ゲートに電気的に結合されたゲート接続部と、前記ソースに電気的に結合されたソース接続部と、を含む、第１の導電レベルと、
第２の導電レベルであって、
前記ゲート接続部に電気的に結合されたゲート引き出し部と、前記ソース接続部に電気的に結合されたソース引き出し部と、を含み、前記第１の導電レベルは、前記第２の導電レベルと前記チップレベルとの間にあり、前記ゲート引き出し部は、ゲート線を介して前記ゲート配線板に電気的に結合され、前記ソース引き出し部は、ソース線を介して前記ソース配線板に電気的に結合されている、第２の導電レベルと、
を含む、パワーモジュール。

【請求項20】

前記ゲート配線板及び前記ソース配線板は、それぞれリードフレームの対応する部分を介して駆動モジュールに結合される、請求項１９に記載のパワーモジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、概して、半導体の分野に関し、より具体的には、半導体パッケージ、半導体パッケージを形成する方法、及びパワーモジュールに関する。

【背景技術】

【0002】

パワーモジュールとは、パワートランジスタを特定の機能に応じて組み合わせて接続することによって形成されるモジュールを指す。適用分野に応じて、パワーモジュールは、周波数変換、増幅、電圧安定化、整流、及び反転機能などを実装することができる。複数のパワートランジスタ（２つ以上）を並列に接続したパワーモジュールにおいて、各パワートランジスタのソースをモジュールのＫＳ信号端子に一様に接続し、更にドライブプレートに接続する。また、ＫＳ信号端子は１つしかない。各パワートランジスタのゲートは、モジュールのゲート信号端子に一様に接続され、次いでドライブプレートに接続される。更に、ゲート信号端子は１つである。ＫＳ信号はドライブプレートによって読み取られる信号であり、ゲート信号はドライブプレートによって送信される制御信号である。各パワートランジスタのオン／オフは、ゲートとＫＳとの間の電圧差によって決定される。パワーモジュールの小型化傾向及び既存のパッケージ製造プロセスの制限に伴い、複数のパワートランジスタが並列に構成されるパワーモジュールにおいて、各パワートランジスタの電極（ソース又はゲート）は、まず、リード又は銅クリップを介して基板に電気的に接続され、次に、基板を介してモジュールの信号端子に電気的に接続され得る。それぞれのパワートランジスタの電極（ソース又はゲート）からモジュール検出の対応する信号端子までの物理的経路が異なるので、ドライブプレートによって読み取られ、及び／又は送信される信号は不正確であり、パワーモジュールのスイッチ制御の性能が低くなる。

【発明の概要】

【0003】

本開示の例示的な実施形態によれば、新しい半導体パッケージ解決策が提供される。

【0004】

本開示の第１の態様では、半導体パッケージが提供される。半導体パッケージは、第１の面及び第１の面の反対側の第２の面を有するチップレベルであって、チップレベルは複数のパワートランジスタを備え、各パワートランジスタは第１の面にソース及びゲートを備える、チップレベルを備える。更に、半導体パッケージはまた、第１の面に配置され、ゲートに電気的に接続されたゲート接続部と、ソースに電気的に接続されたソース接続部とを備える第１の導電レベルを備えることができる。半導体パッケージは、ゲート接続部に電気的に接続されたゲート引き出し部と、ソース接続部に電気的に接続されたソース引き出し部と備える第２の導電レベルを更に備え、第１の導電レベルは、第２の導電レベルとチップレベルとの間に位置する。

【0005】

本開示の第２の態様では、半導体パッケージを形成する方法が提供される。方法は、第１の面及び第１の面の反対側の第２の面を有し、複数のパワートランジスタを備えるチップレベルを形成することであって、各パワートランジスタは、第１の面にソース及びゲートが設けられる、チップレベルを形成することと、チップレベルの第１の面に、第１の導電レベルを形成することであって、第１の導電レベルは、ゲートに電気的に接続されたゲート接続部と、ソースに電気的に接続されたソース接続部とを備える、第１の導電レベルを形成することと、第１の導電レベルのチップレベルから離れた側に、第２の導電レベルを形成することであって、第２の導電レベルは、ゲート接続部に電気的に接続されたゲート引き出し部と、ソース接続部に電気的に接続されたソース引き出し部とを備える、第２の導電レベルを形成することと、を含み得る。

【0006】

本開示の第３の態様によれば、パワーモジュールであって、ゲート配線板及びソース配線板が少なくとも配置された基板と、本開示の第１の態様に記載の半導体パッケージと、を備え、半導体パッケージは、基板上に位置し、ゲート引き出し部は、ゲート線を介してゲート配線板に電気的に接続され、ソース引き出し部は、ソース線を介してソース配線板に電気的に接続される、パワーモジュールが提供される。

【0007】

この概要は、以下の発明を実施するための形態で更に説明される選定された概念を簡略化された形式で紹介するために提供される。この概要は、特許請求される主題の主要な特徴又は本質的な特徴を特定することを意図しておらず、特許請求される主題の範囲を制限するために使用されることも意図していない。本開示の他の特徴は、以下の説明を通してより容易に理解されるであろう。

【図面の簡単な説明】

【0008】

図面及び以下の詳細な説明を参照すると、本開示の様々な実施形態の上記及び他の特徴、利点及び態様がより明らかになるであろう。図面において、同一又は類似の参照符号は同一又は類似の要素を示す。

【図1】複数のパワートランジスタを含む従来のパワーモジュールの概略図である。

【図2A】本開示の実施形態による半導体パッケージの分解図を示す。

【図2B】本開示の実施形態による組み立てられた半導体パッケージの概略図を示す。

【図3】本開示の実施形態による半導体パッケージにおける単一のパワートランジスタの構造の側断面図を示す。

【図4】本開示の実施形態による半導体パッケージにおける複数のパワートランジスタ及び第１の導電レベルのゲート接続部の配置の概略図を示す。

【図5】本開示の実施形態による半導体パッケージを形成する手順のフローチャートを示す。

【図6A】本開示の実施形態による半導体パッケージの形成の各段階の概略図を示す。

【図6B】本開示の実施形態による半導体パッケージの形成の各段階の概略図を示す。

【図6C】本開示の実施形態による半導体パッケージの形成の各段階の概略図を示す。

【図6D】本開示の実施形態による半導体パッケージの形成の各段階の概略図を示す。

【図7A】本開示の実施形態による半導体パッケージを含むパワーモジュールの概略図を示す。

【図7B】パワーモジュールの等価回路図を示す。

【図8A】本開示の更なる実施形態による半導体パッケージを含むパワーモジュールの分解図を示す。

【図8B】この実施形態におけるパワーモジュールの上面図を示す。

【図8C】パワーモジュールの等価回路図を示す。

【図9A】本開示の別の実施形態による半導体パッケージを含むパワーモジュールの分解図を示す。

【図9B】この実施形態におけるパワーモジュールの上面図を示す。

【図9C】パワーモジュールの等価回路図を示す。

【図10A】本開示の更なる実施形態による半導体パッケージを含むパワーモジュールの概略図を示す。

【図10B】半導体パッケージの前部の概略図である。

【図10C】半導体パッケージの後部の概略図である。

【図10D】パワーモジュールの等価回路図を示す。

【発明を実施するための形態】

【0009】

以下、本開示の実施形態について、図面を参照しながら詳細に説明する。本開示のいくつかの実施形態が図面に示されているが、本開示は様々な方式で実施することができ、本明細書で説明される実施形態に限定されるべきではないことを理解されたい。逆に、実施形態は、本開示のより徹底的かつ完全な理解のために提供される。本開示の図面及びそれらの実施形態は例示的なものに過ぎず、本開示の保護範囲を限定するものではないことを理解されたい。

【0010】

本開示の実施形態の説明全体を通して、用語「備える」及びその変形は、「備えるが、それに限定されない」を意味するオープンエンドの用語として読まれるべきである。「に基づいて」という用語は、「に少なくとも部分的に基づいて」と読まれるべきである。「一実施形態」又は「この実施形態」という用語は、「少なくとも１つの実施形態」として読まれるべきである。「第１」、「第２」などの用語は、同じ物体又は異なる物体を指すことができる。以下のテキストは、他の明示的及び暗黙的定義を含むことができる。

【0011】

方向の用語（「上部」、「底部」、「上」、「下」、「前部」、「後部」、「頭部」、「尾部」、「上方」、「下方」など）は、記載された図面及び／又は要素の方向を参照して使用され得る。実施形態は様々な方向に配置され得るので、方向の用語は、限定的なものではなく、説明のために提供される。いくつかの実施形態では、上記方向の用語は、要素間の一般的な方向関係及びその一般的な目的が維持される限り、実施形態の向きに基づいて同等の方向の用語に置き換えられてもよい。

【0012】

本開示において、通し番号を含む表現（「第１」、「第２」など）は、様々な要素を修正することができる。ただし、要素は、上記式に限定されるものではない。例えば、上記の表現は、要素の順序及び／又は重要性を限定しない。上記の表現は、単に１つの要素を別の要素から区別するために提供される。

【0013】

１つの要素が更なる要素に「接続」又は「結合」されるとき、それは更なる要素に直接接続又は結合されてもよく、又は中間要素がそれらの間に提供されてもよいことを理解されたい。対照的に、１つの要素が更なる要素に「直接接続されている」又は「直接結合されている」と知られている場合、中間要素は存在しない。要素間の関係を説明する他の表現（「間に」、「直接間に」、「隣接して」、「直接隣接して」など）も同様に解釈され得る。

【0014】

本明細書に記載されるか、又は図面によって示される実施形態では、接続又は結合の一般的な目的が基本的に維持される限り、任意の直接的な電気接続又は結合（すなわち、追加の中間要素を伴わない任意の接続又は結合）は、間接的な接続又は結合（すなわち、１つ以上の中間要素との接続又は結合）によって実装されてもよく、その逆も同様である。

【0015】

上述したように、各パワートランジスタのソースを駆動回路に接続するために、モジュールＫＳ検出ポイントは、通常、複数のパワートランジスタの近傍領域に配置される。ケルビンソース（ＫＳ）電圧は、検出ポイントを介して検出され得る。しかしながら、各パワートランジスタのソースから検出ポイントへの導電経路は変化する可能性があり、異なる導電経路は、異なるソースからモジュール検出ポイントへの寄生容量及び寄生インダクタンスなどの別個の電気的パラメータをもたらす可能性がある。この場合、パワートランジスタのターンオンプロセス及びターンオフプロセスで検出されるＫＳ電圧値は、各パワートランジスタの実際のソース電圧値と異なる。これに対応して、各パワートランジスタのゲートを駆動回路に接続するために、モジュールゲート検出ポイントは、通常、複数のパワートランジスタの近傍領域に配置される。しかしながら、各パワートランジスタのゲートから検出ポイントへの導電経路は変化する可能性があり、異なる導電経路は、異なるゲートからモジュールゲート検出ポイントへの寄生容量及び寄生インダクタンスなどの別個の電気的パラメータをもたらす可能性がある。この場合、駆動モジュールから各並列パワートランジスタへのゲート制御信号の波形が異なる場合がある。したがって、従来の解決策は、パワーモジュールの信頼性を低下させる。

【0016】

上述したように、従来のパワーモジュールでは、複数のパワートランジスタのソースから検出ポイントまでの導電経路が変化する場合がある。しかしながら、様々な導電経路に起因する電気的特性の差は、パワーモジュール内の少なくとも一部のパワートランジスタの検出されたＫＳ値と実際の値との間に比較的大きな誤差を生じさせる可能性がある。この誤差により、駆動モジュールから送信される制御信号が一部のパワートランジスタの実際のＫＳ値と一致しなくなり、パワーモジュールの信頼性が更に低下する。

【0017】

具体的には、図１は、複数のパワートランジスタを含む従来のパワーモジュール１００の概略図を示す。図１において、パワーモジュール１００は複数のパワートランジスタからなり、パワートランジスタは少なくともパワートランジスタ１１０とパワートランジスタ１２０とを含む。駆動モジュールと電気的に接続するために、パワーモジュール１００にはまた、モジュールゲート検出ポイントＧ及びモジュールＫＳ検出ポイントが配置される。図１に示すように、パワートランジスタ１１０のソース１１１からモジュールＫＳ検出ポイントまでの導電経路１１３は、パワートランジスタ１２０のソース１２１からモジュールＫＳ検出ポイントまでの導電経路１２３とは異なる。なお、図１に示す導電経路１１３及び１２３は、実際に電気信号が通過する経路ではなく、簡略化のためにシミュレーションによって得られた等価な経路として認識され得ることを理解されたい。これに対応して、パワートランジスタ１１０のゲート１１２からモジュールゲート検出ポイントＧまでの導電経路１１４は、パワートランジスタ１２０のゲート１２２からモジュールゲート検出ポイントＧまでの導電経路１２４とは異なる。

【0018】

並列の複数のパワートランジスタによって実施されるスイッチ制御に関して、各パワートランジスタのソースからモジュールＫＳ検出ポイントまでの異なる導電経路のために、各パワートランジスタのソースからモジュールＫＳ検出ポイントまでの、他の電気的パラメータの中でも寄生容量及び寄生インダクタンスが異なる可能性があり、その結果、パワートランジスタのターンオン及びターンオフプロセス中に検出されるＫＳ電圧値が、各パワートランジスタの実際のソース電圧値から変化する、すなわち、モジュールによって測定されるＫＳ電圧値が、各パワートランジスタの瞬時ソース電圧値を正確に反映することができない。同様に、各パワートランジスタのゲートからモジュールゲート検出ポイントまでの異なる導電経路のために、他の電気的パラメータの中でも、それぞれのパワートランジスタのゲートからモジュールゲート検出ポイントまでの寄生容量及び寄生インダクタンスが異なり得る。駆動回路が、測定されたＫＳ電圧値に基づいてゲート制御信号を生成する場合、駆動モジュールから各並列パワートランジスタへのゲート制御信号の波形が異なり得る。上記の重畳誤差により、並列パワートランジスタのスイッチ制御は、駆動モジュールの理論上の設定からずれ、重畳誤差が大きいほど、ずれが大きくなる。結局、並列パワートランジスタのスイッチ制御の性能、すなわちスイッチ制御一貫性及び並列チップ動的電流共有などは、理想的ではない。

【0019】

本開示の実施形態によれば、新しい半導体パッケージ解決策が提供される。したがって、パワーモジュール内の各パワートランジスタは、ゲートからモジュールゲート検出ポイントＧまでの距離が一定であり、ソースからモジュールＫＳ検出ポイントまでの距離がほぼ一定であるようにパッケージ化され、それによって上記及び／又は他の潜在的な問題を解決する。本開示の様々な実施形態は、上記の例示的なシナリオを参照して以下で詳細に説明される。これは単に説明のためのものであり、本開示の範囲を限定することを意図するものではないことを理解されたい。

【0020】

図２Ａは、本開示の実施形態による半導体パッケージ２００Ａの分解図を示し、図２Ｂは、本開示の実施形態による組み立てられた半導体パッケージ２００Ｂの概略図を示す。図２Ａ及び図２Ｂに示される半導体パッケージ２００Ａ及び２００Ｂは、本開示の実施形態が実装され得る例に過ぎず、本開示の範囲を限定することを意図しないことが理解されるべきである。

【0021】

図２Ａに示すように、半導体パッケージ２００Ａは、図２Ａにおいて第１の面２１１と、第１の面２１１の反対側の第２の面２１２とを有するチップレベル２１０を備えてもよい。図２Ａに示されるチップレベル２１０は、４つのパワートランジスタを備え、パワートランジスタの各々は、第１の面２１１にゲート電極及びソース電極を備えて配置されることを理解されたい。ソースが配置される領域は、より大きな面積を有し得ることを理解されたい。例えば、ゲートが位置する領域の面積よりも大きくてもよい。一例として、チップレベル２１０内のパワートランジスタ２１３は、面２１１にゲート２１４及びソース２１５を備える。更に、パワートランジスタ２１３はまた、図示されていないが、面２１２にドレインを備えていることが当業者には理解されよう。図２Ａは４つのパワートランジスタを示しているが、他の数のパワートランジスタがチップレベル１２０に設けられてもよいことを理解されたい。

【0022】

更に、半導体パッケージ２００Ａはまた、チップレベル２１０の第１の面２１１に設けられた第１の導電レベル２２０を備えてもよい。図２Ａによれば、第１の導電レベル２２０は、チップレベル２１０内のパワートランジスタのゲート（例えば、パワートランジスタ２１３のゲート２１４）に電気的に接続されたゲート接続部２２１と、パワートランジスタのソース（パワートランジスタ２１３のソース２１５など）に電気的に接続されたソース接続部２２２とを含み得る。ソース接続部２２２は、より大きな面積で設計されてもよい。例えば、面積は、チップレベル２１０におけるパワートランジスタのソースの面積の合計以上であってもよい。より大きな面積を有するソース接続部２２２は、それぞれのパワートランジスタのソースからモジュールＫＳ検出ポイントまでの導電経路の差を最小限に抑えるのに役立ち得ることを理解されたい。ゲート接続部２２１の詳細な説明は、図４を参照して以下の文を参照することができる。

【0023】

半導体パッケージ２００Ａは、第１の導電レベル２２０上に配置された第２の導電レベル２３０を更に備えることができる。言い換えれば、第１の導電レベル２２０は、第２の導電レベル２３０とチップレベル２１０との間に配置される。図２Ａに示すように、第２の導電レベル２３０は、ゲート接続部２２１に電気的に接続されたゲート引き出し部２３１と、ソース接続部２２２に電気的に接続されたソース引き出し部２３２とを含んでもよい。ゲート引き出し部２３１及びソース引き出し部２３２は、いずれも半導体パッケージ２２０と外部回路との電気的コネクタである。具体的な接続形態については、図７Ａを用いて以下に詳細に説明する。

【0024】

第１の導電レベル２２０及び第２の導電レベル２３０は両方とも、満足のいく導電性能を実現するために、銅、銀などの導電性金属で作られてもよいことを理解されたい。

【0025】

更に、半導体パッケージ２００Ａはまた、チップレベル２１０の下に配置されたヒートシンクレベル２４０を備えることができる。言い換えれば、チップレベル２１０は、ヒートシンクレベル２４０と第１の導電レベル２２０との間に配置される。図２Ａによれば、ヒートシンクレベル２４０は、４つのヒートシンクを含むことができ、各ヒートシンクは、チップレベル２１０内の複数のパワートランジスタのそれぞれのパワートランジスタに接触する。例えば、ヒートシンク２４１は、その上の電力管２１３と接触している。

【0026】

上記の実施形態を通して、チップレベル２１０内の各パワートランジスタのゲートは各々、ゲート接続部２２１及びゲート引き出し部２３１を通してモジュールゲート検出ポイントＧに接続され得る。また、チップレベル２１０の各パワートランジスタのソースは、ソース接続部２２２及びソース引き出し部２３２を介してモジュールＫＳ検出ポイントに接続されてもよい。

【0027】

更に、図２Ｂに示すように、チップレベル２１０、第１の導電レベル２２０、第２の導電レベル２３０、及びヒートシンクレベル２４０は、半導体パッケージ２００Ｂに組み合わされてもよい。図２Ｂに示すように、半導体パッケージ２００Ｂは、露出したゲート引き出し部２３１及びソース引き出し部２３２を含むことができ、半導体パッケージ２００Ｂの上面の残りの部分は、電気的に絶縁されたプラスチックパッケージ部２３３として構成することができる。

【0028】

半導体パッケージ２００Ａ及び２００Ｂ内の各パワートランジスタの主要構造をより明確に示すために、図３は、本開示の実施形態による半導体パッケージ内の単一のパワートランジスタの構造３００の側断面を示す。図３に示すように、構造３００は、パワートランジスタ２１３と、第１の導電レベル２２０と、第２の導電レベル２３０と、ヒートシンク部２４０と、プラスチックパッケージ部３４０とを備えてもよい。図３に示される第１の導電レベル２２０及び第２の導電レベル２３０は、実際には、レベル全体の一部に過ぎないことを理解されたい。

【0029】

図３において、パワートランジスタ２１３は、パワートランジスタ本体３１０を備えてもよい。なお、図３には示されていないが、パワートランジスタ本体３１０の上側には、ソース領域及びゲート領域が形成されていることを理解されたい。ソース領域は図２Ａのソース２１５に対応し、ゲート領域は図２Ａのゲート２１４に対応する。更に、パワートランジスタ２１３は、パワートランジスタ本体３１０の上に配置された絶縁層３２０を備える。図３に示すように、ソース領域及びゲート領域上に複数のスルーホールが形成されている。また、パワートランジスタ本体３１０のソース領域が第１の導電レベル２２０のゲート接続部に電気的に接続され、パワートランジスタ本体３１０のゲート領域が第１の導電レベル２２０のソース接続部に電気的に接続されるように、例えば銅で作られた導電片３３０がスルーホールに充填される。更に、第２の導電レベル２３０は、対応するゲート引き出し部及びソース引き出し部を形成するように、第１の導電レベル２２０上に形成することができる。

【0030】

図４は、本開示の実施形態による半導体パッケージにおける複数のパワートランジスタ及び第１の導電レベルのゲート接続部の配置４００の概略図を示す。示されるように、配置４００において、ゲート接続部は、４つのパワートランジスタの幾何学的中心に配置され得る。具体的には、図４において、ゲート接続部は、接続本体４１０と、接続分岐４２１、４２２、４２３及び４２４とを備えてもよく、パワートランジスタ（パワートランジスタ２１３など）の各々は、ゲート２１４とソース２１５とを備えてもよい。接続本体４１０はパワートランジスタの幾何学的中心に配置されており、図示しないが、ゲート引き出し部は接続本体４１０の上方に配置されていてもよい。また、各接続分岐４２１、４２２、４２３、４２４は、接続本体４１０に接続される一端と、これらのパワートランジスタのうち対応するパワートランジスタのゲートに接続される他端とを有してもよい。一例として、図４の接続分岐４２２は、パワートランジスタ２１３のゲート２１４と接続するように構成され得る。上記の実施形態を通して、これらのパワートランジスタのゲートは全て、接続ビーチ及び接続本体からなるゲート接続部、並びに対応するゲート引き出し部を介してモジュールゲート検出ポイントＧに接続され得る。各パワートランジスタのゲートは、モジュールゲート検出ポイントＧに向かって同じ導電経路をたどる。したがって、各パワートランジスタのゲートからモジュールゲート検出ポイントＧまでの他の電気的パラメータのうち寄生容量及び寄生インダクタンスが一致したものとなり、パワートランジスタのスイッチング動作を時間レベルで厳密に統一することが容易になる。

【0031】

上述した技術的解決策は単なる例示であり、本開示を限定するものではない。半導体パッケージ全体は、他の方法及び接続に従って配置されてもよいことを理解されたい。上記解決策の原理をより明確に説明するために、本開示の上記半導体パッケージを形成するプロセスは、図５を参照して以下により詳細に説明される。更に、半導体パッケージの形成の各段階は、図６Ａ～図６Ｄを参照して以下に詳細に説明される。

【0032】

図５は、本開示の実施形態による半導体パッケージを形成する手順５００のフローチャートを示す。図６Ａ～図６Ｄは、本開示の実施形態による半導体パッケージの形成の各段階の概略図を示す。理解のために、以下の説明において言及される特定の例は例示的なものであり、本開示の保護範囲を限定するものではない。

【0033】

ブロック５０２において、チップレベル２１０が形成され、このチップレベル２１０は、図２Ａにおいて第１の面２１１と、第１の面２１１の反対側の第２の面２１２とを有する。図２Ａに示されるチップレベル２１０は、４つのパワートランジスタを備え、パワートランジスタの各々は、第１の面２１１にゲート電極及びソース電極を備えて配置されることを理解されたい。ソースが配置される領域は、より大きな面積を有し得ることを理解されたい。例えば、ゲートが位置する領域の面積よりも大きくてもよい。

【0034】

具体的には、図６Ａに示すように、チップレベル２１０を形成するために、少なくともゲート領域とソース領域とを有するパワートランジスタ本体６１０が形成され得る。一例として、複数のパワートランジスタ本体が配置されたウェハを形成することができる。パワートランジスタ本体６１０のゲート領域及びソース領域の詳細な位置は、図２Ａを参照して決定することができ、以下では繰り返さないことを理解されたい。

【0035】

その後、パワートランジスタ本体６１０を含むウェハの上側に絶縁層６２０を形成することができ、絶縁層６２０は、ＡＢＦキャリアプレートとして実装することができる。更に、絶縁層６２０には、ゲート領域及びソース領域にそれぞれ対応する複数のスルーホールが形成されてもよい。一例として、スルーホールは、ウェハダイシングを介して複数の未完成のパワートランジスタを形成するために、レーザ穿孔、プラズマエッチング及び研削プロセスなどを介して絶縁層６２０の指定された位置に形成され得る。

【0036】

更に、図６Ｂに示されるように、ヒートシンクレベルにおけるヒートシンク６３０は、未完成のパワートランジスタを裏返すことによって、チップレベルにおける各未完成のパワートランジスタの第２の面に形成され得る。図２Ａに示されるように、ヒートシンクレベル２４０は、４つのヒートシンクを備えてもよく、４つのヒートシンクの各々は、チップレベル２１０の複数のパワートランジスタにおけるそれぞれのパワートランジスタと接触する。具体的には、チップレベルの第２の面は、ＴｉＣｕを使用してスパッタリングすることができる。金属としてのヒートシンクは、チップレベルとの不十分な接続を有し得るので、接続性能は、チップレベル上にＴｉＣｕ層をスパッタリングすることによって向上され得る。次に、対応するヒートシンク例えば、ヒートシンク６３０が、スパッタリングされたチップレベルの第２の面の所定の位置に形成される。スパッタリング目的のＴｉＣｕ層及びヒートシンクの形成のための他の材料層は全て、当技術分野における１つ以上の既存のエッチング又は洗浄プロセスによって除去され得ることを理解されたい。

【0037】

また、図６Ｃに示すように、ヒートシンク６３０の周囲にプラスチックパッケージ部６５０が形成されてもよい。プラスチックパッケージ部６５０は、ヒートシンク６３０と同じ層に形成されてもよく、ヒートシンク６３０が露出されることを理解されたい。また、パワートランジスタ本体６１０及び絶縁層６２０と同一層のプラスチックパッケージ部は、パワートランジスタ本体６１０及び絶縁層６２０の形成時に形成されてもよく、ヒートシンク６３０と同一層のプラスチックパッケージ部は、ヒートシンク６３０の形成時に形成されてもよい。しかしながら、２つのプラスチックパッケージ部は、異なる材料で作られてもよい。

【0038】

次に、形成された構成要素を裏返すことによって、導電片６４０を複数のスルーホールに充填することができる。図３Ｃに示すように、パワートランジスタ本体６１０のゲート領域は、第１の導電レベル２２０のゲート接続部に電気的に接続されてもよく、パワートランジスタ本体６１０のソース領域は、第１の導電層２２０のソース接続部に電気的に接続されてもよい。

【0039】

いくつかの実施形態では、複数のスルーホール内に導電片６４０を充填するために、スルーホールは、ＴｉＣｕ層をスパッタリングすることによって導電片６４０、第１の導電レベル２２０、及び他の層の間の接続性能を向上させるように、ＴｉＣｕでスパッタリングされてもよい。更に、複数のスパッタリングされたスルーホールに導電片６４０を充填し、ＴｉＣｕ層をエッチングにより除去してもよい。スパッタリング目的のＴｉＣｕ層及びヒートシンクの形成のための他の材料層は全て、当技術分野における１つ以上の既存のエッチング又は洗浄プロセスによって除去され得ることを理解されたい。

【0040】

ブロック５０４において、第１の導電レベル２２０はまた、チップレベル２１０の第１の面に形成され得る。いくつかの実施形態では、第１の導電レベル２２０は、図３Ｃに示すように、パターニング層６６０を構成することによって導電片６４０と一緒に形成されてもよい。したがって、導電片６４０の形成前に実施されるスパッタリングプロセスの例と同様に、パターニング層６６０を構成することによって導電片６４０及び第１の導電レベル２２０をワンステップで形成する前に、パターニング層６６０のスルーホール及び露出部分にスパッタリングを実行することができ、それによって、ＴｉＣｕ層をスパッタリングすることによって、導電片６４０、第１の導電レベル２２０及び他の層の間の接続性能を向上させる。導電片６４０が複数のスパッタリングされたスルーホール内に充填され、第１の導電レベル２２０がパターニング層６６０の露出部分上に形成された後、ＴｉＣｕ層がエッチングによって除去される。更に、レーザは、例えば、チップレベルの樹脂成形された側に適用されて、照射部位において材料を変形し、更に、変形した部位において第１の導電レベル（例えば、銅めっき）を形成してもよい。変形した材料は、第１の導電レベルとの接触面積が増加するので、接続性能が向上する。

【0041】

いくつかの実施形態では、図２Ａ及び図４に示すように、導電経路の一貫性を実現するために、第１の導電レベル２２０のゲート接続部２２１は、接続本体４１０並びに接続分岐４２１、４２２、４２３及び４２４を備えるように形成されてもよい。接続本体４１０は、チップレベル２１０の複数のパワートランジスタの幾何学的中心に配置される。また、各接続分岐４２１、４２２、４２３、４２４は、接続本体４１０に接続される一端と、これらのパワートランジスタのうち対応するパワートランジスタのゲートに接続される他端とを有してもよい。

【0042】

ブロック５０６において、図６Ｄに示されるように、第２の導電レベル２３０は、チップレベル２１０から離れた第１の導電レベル２２０の側に形成され得る。図２Ａに示すように、第２の導電レベル２３０は、第１の導電レベル２２０のゲート接続部２２１に電気的に接続されたゲート引き出し部２３１と、第１の導電レベル２２０のソース接続部２２２に電気的に接続されたソース引き出し部２３２とを含んでもよい。

【0043】

上記の手順は、任意の妥当なシーケンスに従った順序で、又は並行して完了され得ることを理解されたい。

【0044】

また、上述したプロセスを通じて製造された半導体パッケージは、例えば、自動車システムの電子制御ユニットのパワーモジュールに適用されることができることを理解されたい。いくつかの実施形態では、パワーモジュールは、上記の複数の実施形態において説明された半導体パッケージのうちの少なくとも１つ、及びそれらの組み合わせを備え得る。

【0045】

図７Ａは、本開示の実施形態による半導体パッケージを含むパワーモジュール７００の概略図を示し、図７Ｂは、パワーモジュール７００の等価回路図を示す。図７Ａに示すように、パワーモジュール７００は、上記のプロセスに従って製造された基板７１０及び半導体パッケージ７２０を備えてもよい。図７Ａにおいて、基板７１０は、ゲート配線板７１１と、ソース配線板７１２と、ドレイン配線板７１３とを含んでもよい。

【0046】

上述したように、半導体パッケージ７２０の複数のパワートランジスタの各々のゲートは、半導体パッケージ７２０の第１の導電レベルにあるゲート接続部（図７Ａには図示せず、図２Ａのゲート接続部２２１を参照）に電気的に接続されており、ゲート接続部はゲート引き出し部７２１と電気的に接続されている。更に、図７Ａに示すように、パワーモジュール７００におけるゲート引き出し部７２１は、ゲート線７３０を介してゲート配線板７１１に電気的に接続されており、ゲート配線板７１１は、リードフレームのゲート部７４１に電気的に接続されている。

【0047】

言い換えれば、半導体パッケージ７２０の複数のパワートランジスタの各々のゲートは、半導体パッケージ７２０内の第１の導電レベルのゲート接続部（図７Ａには図示せず、図２Ａのゲート接続部２２１参照）、第２の導電レベルのゲート引き出し部７２１、ゲート線７３０及びゲート配線板７１１を介してリードフレームのゲート部７４１に電気的に接続される。ゲート部７４１は、駆動モジュールに接続されたモジュールゲート検出ポイントＧに電気的に接続されていることを理解されたい。したがって、半導体パッケージ７２０における各パワートランジスタのゲートからモジュールゲート検出ポイントＧまでの導電経路は、実質的に同一である。

【0048】

更なる態様において、上述したように、半導体パッケージ７２０の複数のパワートランジスタの各々のソースは、半導体パッケージ７２０の第１の導電レベルにあるソース接続部（図７Ａには図示せず、図２Ａのソース接続部２２２を参照）に電気的に接続されており、ソース接続部はソース引き出し部７２２と電気的に接続されている。更に、図７Ａに示すように、パワーモジュール７００におけるソース引き出し部７２２は、ソース線７４０を介してソース配線板７１２に電気的に接続されており、ソース配線板７１２は、リードフレームのソース部７４４に電気的に接続されている。

【0049】

言い換えれば、半導体パッケージ７２０の複数のパワートランジスタの各々のソースは、半導体パッケージ７２０内の第１の導電レベルのソース接続部（図７Ａには図示せず、図２Ａのソース接続部２２２参照）、第２の導電レベルのソース引き出し部７２２、ソース線７４０及びソース配線板７１２を介してリードフレームのソース部７４４に電気的に接続される。ソース部７４４は、駆動モジュールに接続されたモジュールＫＳ検出ポイントと電気的に接続されていることを理解されたい。ソース接続部２２２及びソース引き出し部７２２の両方がより大きな面積及びより大きな厚さを有するように設計され、半導体パッケージ７２０における各パワートランジスタのソースからモジュールＫＳ検出ポイントまでの導電経路が実質的に同一であるので、各パワートランジスタのソースからモジュールＫＳ検出ポイントまでの導電経路の差が最小限に抑えられる。

【0050】

図７Ｂに示されるように、パワーモジュール７００は、並列の４つのパワートランジスタを有する単一のスイッチングパワーモジュールであることを理解されたい。本開示によって提供される半導体パッケージを使用して、他のタイプのパワーモジュールを実装することもできることを理解されたい。

【0051】

図８Ａは、本開示の更なる実施形態による半導体パッケージを含むパワーモジュール８００の分解図を示し、図８Ｂは、この実施形態におけるパワーモジュールの上面図を示し、図８Ｃは、パワーモジュールの等価回路図を示す。本実施形態において、パワーモジュール８００は、本開示によって提供される４つの半導体パッケージによって実装されるハーフブリッジパワーモジュールであり、半導体パッケージのうちの２つは、上部ブリッジ回路を実装するために提供され、他の２つは、下部ブリッジ回路を実装するために提供される。更に、各半導体パッケージは、ハーフブリッジパワーモジュールの対応するポイントに接続するために、そのゲート引き出し部及びソース引き出し部を利用することができる。

【0052】

図８Ａに示すように、パワーモジュール８００は、上述のプロセスに従って製造された基板８１０及び半導体パッケージ８２０を備えてもよい。図８Ａにおいて、基板は、上部ブリッジ回路のためのドレイン接続プレート８１１と、下部ブリッジ回路のためのドレイン接続プレート８１２とを備え得る。４つの半導体パッケージ８２０は、２つの半導体パッケージのドレイン（半導体パッケージの裏面から露出した上述のヒートシンクに相当）が上部ブリッジ回路用ドレイン接続プレート８１１に電気的に接触し、他の２つの半導体パッケージのドレインが下部ブリッジ回路用ドレイン接続プレート８１２に電気的に接触するように、基板８１０上に配置されている。

【0053】

半導体パッケージ８２０の上部には、上部ブリッジ回路用導電クリップ８３１と下部ブリッジ回路用導電クリップ８３２とが更に設けられている。図８Ａによれば、導電クリップ８３１及び導電クリップ８３２の両方に、各半導体パッケージ８２０のゲート引き出し部を露出させるための開口部が設けられている。また、導電クリップ８３１及び導電クリップ８３２の両方は、それぞれの半導体パッケージ８２０のソース引き出し部に電気的に接触するように成形される。なお、導電クリップ８３１の少なくとも１つの面には、下部ブリッジ回路のドレイン接続プレート８１２と電気的に接続するための段差が設けられている。

【0054】

図８Ｂ及び図８Ｃに示すように、上部ブリッジ回路の半導体パッケージのドレインは、ドレインポイント８３６を介してハーフブリッジパワーモジュールのＤＣ正入力（以下、ＤＣ＋と示す）に接続される。２つのゲートはいずれも、ゲートポイント８３７及び対応するゲート線を介してモジュールゲート検出ポイントＧに電気的に接続され、２つのソースはいずれも、ソースポイント８３８を介してハーフブリッジパワーモジュールのＡＣ出力（以下、ＡＣと示す）ポイント８４３に接続される。これに対応して、下部ブリッジ回路用の半導体パッケージのソースは、ソースポイント８３３を介してハーフブリッジパワーモジュールのＤＣ負入力（以下、ＤＣ－と示す）ポイント８４２に接続される。２つのゲートはいずれも、ゲートポイント８３４及び対応するゲート線を介してモジュールゲート検出ポイントＧに電気的に接続され、２つのドレインはいずれも、ドレインポイント８３５を介してハーフブリッジパワーモジュールのＡＣポイント８４３に接続される。上記の導電クリップ８３１の段差は、ソースポイント８３８がドレインポイント８３５と電気的に接続することを可能にすることを理解されたい。

【0055】

上記の実施形態を通して、ハーフブリッジパワーモジュールは、本開示による複数の半導体パッケージを使用して組み立てられてもよく、各パワートランジスタのソースの導電経路は、実質的に同じ長さを有するように作製され、各パワートランジスタのゲートの導電経路は、実質的に同じ長さを有するように作製される。したがって、パワーモジュールのスイッチ制御を改善するために、ドライブプレートによって読み取られ、及び／又は送信される信号は、より正確である。

【0056】

図９Ａは、本開示の別の実施形態による半導体パッケージを含むパワーモジュール９００の分解図を示し、図９Ｂは、この実施形態におけるパワーモジュールの上面図を示し、図９Ｃは、パワーモジュールの等価回路図を示す。本実施形態では、パワーモジュール９００は、本開示によって提供される半導体パッケージのうちの２つによって実装されるハーフブリッジパワーモジュールであり、２つの半導体パッケージは、それぞれ上部ブリッジ回路及び下部ブリッジ回路を実装する。更に、各半導体パッケージは、ハーフブリッジパワーモジュールの対応するポイントに接続するために、そのゲート引き出し部及びソース引き出し部を利用することができる。

【0057】

図９Ａに示すように、パワーモジュール９００は、上述のプロセスに従って製造された基板９１０と、半導体パッケージ９２０とを備えてもよい。図９Ａにおいて、基板９１０は、図８Ａと同様に、上部ブリッジ回路のためのドレイン接続プレートと、下部ブリッジ回路のためのドレイン接続プレートとを備えてもよい。２つの半導体パッケージ９２０は、一方の半導体パッケージのドレインが上部ブリッジ回路用のドレイン接続プレートに電気的に接触し、他方の半導体パッケージのドレインが下部ブリッジ回路用のドレイン接続プレートに電気的に接触するように、基板９１０上に配置される。

【0058】

半導体パッケージ９２０の上部には、エッチング又はハーフエッチングされた基板９４０が更に設けられている。基板９４０の半導体パッケージ９２０に面する側には、一方の半導体パッケージのゲートを上部ブリッジ回路用のゲートポイント９３２に電気的に接続し、他方の半導体パッケージのゲートを下部ブリッジ回路用のゲートポイント９３５に電気的に接続するためのカスタマイズされた導電経路がそれぞれ形成され、一方の半導体パッケージのソースを上部ブリッジ回路用のソースポイント９３３に電気的に接続し、他方の半導体パッケージのソースを下部ブリッジ回路用のソースポイント９３６に電気的に接続するためのカスタマイズされた導電経路がそれぞれ形成される。

【0059】

図９Ｂ及び図９Ｃに示すように、上部ブリッジ回路の半導体パッケージのドレインは、ドレインポイント９３１を介してハーフブリッジパワーモジュールのＤＣ＋ポイント９４１に接続され、ゲートは、ゲートポイント９３２及び対応するゲート線を介してモジュールゲート検出ポイントＧに電気的に接続され、ソースは、ソースポイント９３３を介してハーフブリッジパワーモジュールのＡＣポイント９４３に接続される。これに対応して、下部ブリッジ回路用の半導体パッケージのソースは、ソースポイント９３６を介してハーフブリッジパワーモジュールのＤＣ－ポイント９４２に接続され、ゲートは、ゲートポイント９３５及び対応するゲート線を介してモジュールゲート検出ポイントＧに電気的に接続され、ドレインは、ドレインポイント９３４を介してハーフブリッジパワーモジュールのＡＣポイント９４３に接続される。

【0060】

上記の実施形態を通して、ハーフブリッジパワーモジュールは、本開示による複数の半導体パッケージを使用して組み立てられてもよく、各パワートランジスタのソースの導電経路は、実質的に同じ長さを有するように作製され、各パワートランジスタのゲートの導電経路（例えば、図９Ｂにおいて点線によって示される経路）は、実質的に同じ長さを有するように作製される。したがって、異なる電気的パラメータから生じるクロストーク又は他の問題を可能な限り回避することができる。更に、上記の実施形態は、両側に基板を有する両面冷却を達成することができる。

【0061】

図１０Ａは、本開示の更なる実施形態による半導体パッケージを含むパワーモジュール１０００の概略図を示し、図１０Ｂは、半導体パッケージの前部の概略図であり、図１０Ｃは、半導体パッケージの後部を示す概略図であり、図１０Ｄは、パワーモジュールの等価回路図を示す。この実施形態では、パワーモジュール１０００は、半導体パッケージ内の４つのパワートランジスタを利用してハーフブリッジパワーモジュールを実装し、パワートランジスタのうちの２つは上部ブリッジ回路を実装するために提供され、他の２つは下部ブリッジ回路を実装するために使用される。更に、各パワートランジスタは、各半導体パッケージは、ハーフブリッジパワーモジュールの対応するポイントに接続するために、そのゲート引き出し部及びソース引き出し部を利用することができる。

【0062】

図１０Ａに示すように、パワーモジュール１０００は、上述のプロセスに従って製造された基板１０１０と、半導体パッケージ１０２０とを備えてもよい。図１０Ｂは、半導体パッケージ１０２０の前部配置の詳細を示す。図１０Ｂによれば、上部ブリッジ回路用の２つのパワートランジスタのゲートは、ゲート引き出し部１０２１と電気的に接続するように構成され、上部ブリッジ回路用の２つのパワートランジスタのソースは、ソース引き出し部１０２２と電気的に接続するように構成される。それに対応して、下部ブリッジ回路用の２つのパワートランジスタのゲートは、ゲート引き出し部１０２６と電気的に接続するように構成され、下部ブリッジ回路用の２つのパワートランジスタのソースは、ソース引き出し部１０２５と電気的に接続するように構成される。また、半導体パッケージ１０２０の前部から露出し、上部ブリッジ回路用の２つのパワートランジスタと電気的に接続する接続領域１０２３が形成されている。接続領域１０２３はまた、半導体パッケージ１０２０の前部から後部に延びる接続ストリップを含む。図１０Ｃに示すように、接続ストリップは、接続領域１０２９を形成するために後部から露出する。すなわち、接続領域１０２９は、上部ブリッジ回路の２つのパワートランジスタのソースと電気的に接続されている。加えて、半導体パッケージ１０２０の４つのパワートランジスタのドレイン１０２８は全て後部から露出し、半導体パッケージ１０２０の前部及び後部の残りの部分は、電気的に絶縁されたプラスチックパッケージ部１０２７として配置され得る。

【0063】

したがって、図１０Ａ及び図１０Ｄに示すように、パワーモジュール１０００内の上部ブリッジ回路用の２つのパワートランジスタのドレインは、ドレインポイント１０３１を介してパワーモジュール１０００のＤＣ＋ポイント１０４２に接続され、ゲートは、対応するゲート線及びゲートポイント１０３２を介してモジュールゲート検出ポイントＧに電気的に接続され、ソースポイント１０３３は、接続領域１０２３、接続領域１０２９及び基板１０１０を介してパワーモジュール１０００のＡＣポイント１０４３及びパワーモジュール１０００内の下部ブリッジ回路用の２つのパワートランジスタのドレインに電気的に接続される。それに対応して、下部ブリッジ回路用の２つのパワートランジスタのソース及びそれに接続されたソースポイント１０３４は、両方とも導電クリップ１０５０を介してパワーモジュール１０００のＤＣ－ポイント１０４１に接続され、ゲートは、対応するゲート線及びゲートポイント１０３５を介してモジュールゲート検出ポイントＧに電気的に接続され、ドレインは、ドレインポイント１０３６を介してハーフブリッジパワーモジュールのＡＣポイント１０４３に接続される。図１０Ａの接続領域１０２３は、図示のように上面から露出しているが、この設定は、特定の設計ニーズに従って、絶縁材料による被覆で置き換えることもできることを理解されたい。

【0064】

上記の実施形態を通して、ハーフブリッジパワーモジュールは、本開示による１つの半導体パッケージを使用して組み立てられてもよく、２つのパワートランジスタごとのソースの導電経路は、実質的に同じ長さを有するように作製され、２つのパワートランジスタごとのゲートの導電経路は、実質的に同じ長さを有するように作製される。したがって、異なる電気的パラメータから生じるクロストーク又は他の問題を可能な限り回避することができる。

【0065】

要約すると、本開示は、並列の複数のパワートランジスタを含む半導体パッケージの電気接続モードを再設計する。具体的には、本開示は、マルチレベル電気接続層を利用して、それぞれのパワートランジスタのゲート及びソースが、実質的に同じ経路に沿って電気接続層を介して半導体パッケージの外部のモジュールゲート検出ポイントＧ及びモジュールＫＳ検出ポイントにそれぞれ電気的に接続され得るようにする。このようにして、本開示は、各パワートランジスタの対応する端子からそれぞれのポイントまでの経路の長さの差を回避し、それにより、他の電気的パラメータの中でも特に、それぞれのパワートランジスタのソースからモジュールＫＳ検出ポイントまでの寄生容量及び寄生インダクタンスが実質的に同じになる。したがって、モジュールＫＳ検出ポイントで測定されたＫＳ電圧値は、各パワートランジスタのソース電圧値をリアルタイムで正確に反映することができる。更に、駆動モジュールからそれぞれのパワートランジスタのゲートによって受信される制御信号も、一致した波形を有する。

【0066】

詳細及び実施形態は、保護範囲から逸脱することなく、例としてすでに説明された内容に関して修正され、又は更に大幅に変更されてもよい。

【0067】

特許請求の範囲は、本文中の実施形態に提供される技術的教示の一部である。

【0068】

半導体パッケージは、第１の面及び第１の面の反対側の第２の面を有するチップレベルであって、チップレベルは、複数のパワートランジスタを備え、各パワートランジスタは、第１の面にソース及びゲートを備える、チップレベルと、第１の面に位置する第１の導電レベルであって、ゲートに電気的に接続されたゲート接続部と、ソースに電気的に接続されたソース接続部と、を備える、第１の導電レベルと、第２の導電レベルであって、ゲート接続部に電気的に接続されたゲート引き出し部と、ソース接続部に電気的に接続されたソース引き出し部と、を備え、第１の導電レベルは、第２の導電レベルとチップレベルとの間に位置する、第２の導電レベルと、を含むものとして要約され得る。

【0069】

半導体パッケージは、複数のヒートシンクを備えるヒートシンクレベルであって、各ヒートシンクは複数のパワートランジスタのうちの対応するパワートランジスタに接触し、チップレベルはヒートシンクレベルと第１の導電レベルとの間に配置される、ヒートシンクレベルを更に含み得る。

【0070】

パワートランジスタの各々は、少なくともゲート領域及びソース領域を有するパワートランジスタ本体と、パワートランジスタ本体上に配置された絶縁層と、ゲート領域及びソース領域上に形成された複数のスルーホールと、複数のスルーホールを充填する導電片であって、ゲート領域は第１の導電レベルのゲート接続部に電気的に接続され、ソース領域は第１の導電レベルのソース接続部に電気的に接続されるような、導電片と、を含み得る。

【0071】

ゲート接続部は、複数のパワートランジスタの幾何学的中心に配置された接続本体であって、ゲート引き出し部が接続本体上に配置された、接続本体と、複数の接続分岐であって、複数の接続分岐の各々は、接続本体に接続された一端と、複数のパワートランジスタのうちの対応するパワートランジスタのゲートに接続された他端とを有する、複数の接続分岐と、を含み得る。

【0072】

複数の接続分岐は、複数のパワートランジスタのゲートから接続本体への導電経路が一致するように形成され得る。

【0073】

ソース領域の面積はゲート領域の面積より大きくてもよく、ソース接続部の面積はソース領域の面積以上であってもよい。

【0074】

複数のパワートランジスタの数は、４個であってもよい。

【0075】

第１の導電レベル及び第２の導電レベルは、銅、銀、アルミニウム、はんだスズのうちの少なくとも１つから選択される材料で作製され得る。

【0076】

複数のパワートランジスタは、第１のセットのパワートランジスタ及び第２のセットのパワートランジスタを含み得、第１の導電レベルは、第１のセットのパワートランジスタのゲートに電気的に接続された第１のゲート接続部と、第１のセットのパワートランジスタのソースと電気的に接続された第１のソース接続部と、第２のセットのパワートランジスタのゲートに電気的に接続された第２のゲート接続部と、第２のセットのパワートランジスタのソースに電気的に接続された第２のソース接続部と、を含み得、第２の導電レベルは、第１のゲート接続部に電気的に接続された第１のゲート引き出し部と、第１のソース接続部に電気的に接続された第１のソース引き出し部と、第２のゲート接続部と電気的に接続された第２のゲート引き出し部と、第２のソース接続部と電気的に接続された第２のソース引き出し部と、を含み得る。

【0077】

半導体パッケージは、第１のソース引き出し部を第２のセットのパワートランジスタのドレインに電気的に接続するための相互接続を更に含むことができる。

【0078】

半導体パッケージは、複数のパワートランジスタの各パワートランジスタの対応する位置にあるパワートランジスタコネクタであって、パワートランジスタコネクタは、パワートランジスタのゲートが第１の導電レベルの対応するゲート接続部に電気的に接続され、パワートランジスタのソースが第１の導電レベルの対応するソース接続部に電気的に接続されるように、導電片で充填された複数のスルーホールを備える、パワートランジスタコネクタを更に含み得る。

【0079】

半導体パッケージを形成する方法は、第１の面及び第１の面の反対側の第２の面を有し、複数のパワートランジスタを備えるチップレベルを形成することであって、各パワートランジスタは、第１の面にソース及びゲートが設けられる、チップレベルを形成することと、チップレベルの第１の面に、第１の導電レベルを形成することであって、第１の導電レベルは、ゲートに電気的に接続されたゲート接続部と、ソースに電気的に接続されたソース接続部とを備える、第１の導電レベルを形成することと、第１の導電レベルのチップレベルから離れた側に、第２の導電レベルを形成することであって、第２の導電レベルは、ゲート接続部に電気的に接続されたゲート引き出し部と、ソース接続部に電気的に接続されたソース引き出し部とを備える、第２の導電レベルを形成することと、を含み得る。

【0080】

本方法は、チップレベルの第２の面に、ヒートシンクレベルを形成することであって、ヒートシンクレベルは複数のヒートシンクを備え、各ヒートシンクは複数のパワートランジスタのうちの対応するパワートランジスタに接触する、ヒートシンクレベルを形成することを更に含み得る。

【0081】

チップレベルを形成することは、少なくともゲート領域及びソース領域を有するパワートランジスタ本体を形成することと、パワートランジスタ本体上に絶縁層を形成することと、絶縁層に、ゲート領域及びソース領域にそれぞれ対応する複数のスルーホールを形成することと、導電片で複数のスルーホールを充填することであって、その結果、ゲート領域は第１の導電レベルのゲート接続部に電気的に接続され、ソース領域は第１の導電レベルのソース接続部に電気的に接続される、複数のスルーホールを充填することと、を少なくとも含み得る。

【0082】

ゲート接続部は、複数のパワートランジスタの幾何学的中心に配置された接続本体であって、ゲート引き出し部が接続本体上に配置された、接続本体と、複数の接続分岐であって、複数の接続分岐の各々は、接続本体に接続された一端と、複数のパワートランジスタのうちの対応するパワートランジスタのゲートに接続された他端とを有する、複数の接続分岐と、を含むように形成されてもよい。

【0083】

ソース領域の面積はゲート領域の面積より大きくてもよく、ソース接続部の面積はソース領域の面積以上であってもよい。

【0084】

ヒートシンクレベルを形成することは、ＴｉＣｕを使用してチップレベルの第２の面をスパッタリングすることと、スパッタリングされた第２の面の所定の位置に、複数のヒートシンクのうちの対応するヒートシンクを形成することと、ＴｉＣｕをエッチングによって除去することと、を含み得る。

【0085】

複数のスルーホールを導電片で充填することは、少なくとも複数のスルーホールをＴｉＣｕを用いてスパッタリングすることと、複数のスパッタリングされたスルーホール内に導電片を充填することと、ＴｉＣｕをエッチングにより除去することと、を含み得る。

【0086】

パワーモジュールは、少なくともゲート配線板及びソース配線板が配置された基板と、請求項１から１１のいずれか一項に記載の半導体パッケージであって、半導体パッケージは、基板上に配置され、ゲート引き出し部はゲート線を介してゲート配線板に電気的に接続され、ソース引き出し部はソース線を介してソース配線板に電気的に接続される、半導体パッケージと、を含むものとして要約され得る。

【0087】

ゲート配線板及びソース配線板は、それぞれリードフレームの対応する部分を介して駆動モジュールに接続されてもよい。

【0088】

上で説明される様々な実施形態を組み合わせて、更なる実施形態を提供することができる。実施形態の態様は、必要に応じて、様々な特許、出願、及び刊行物の概念を採用するように変更して、更なる実施形態を提供することができる。

【0089】

これらの変更及び他の変更は、上記の詳細な説明に照らして実施形態に対して行うことができる。一般に、以下の特許請求の範囲において、使用される用語は、特許請求の範囲を本明細書及び特許請求の範囲に開示された特定の実施形態に限定するように解釈されるべきではなく、そのような特許請求の範囲が権利を与えられる均等物の全範囲とともに全ての可能な実施形態を含むように解釈されるべきである。したがって、特許請求の範囲は本開示によって限定されるものではない。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図7A】

【図7B】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図10C】

【図10D】

【外国語明細書】