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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024001641
(43)【公開日】2024-01-10
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H10B 12/00 20230101AFI20231227BHJP
H01L 21/8234 20060101ALI20231227BHJP
【ＦＩ】
H01L27/108 671A
H01L27/088 E
H01L27/088 B
H01L27/088 C
H01L27/108 671Z
H01L27/06 102A
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022100420
(22)【出願日】2022-06-22
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】菊地 樹
(72)【発明者】
【氏名】佐久間 恵子
(72)【発明者】
【氏名】藤井 章輔
【テーマコード（参考）】
5F048
5F083
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048AC03
5F048AC10
5F048BA14
5F048BA19
5F048BA20
5F048BB01
5F048BB09
5F048BB11
5F048BC03
5F048BC18
5F048BD01
5F048BD07
5F048BF07
5F048BF15
5F048BF16
5F048CB01
5F083AD06
5F083AD24
5F083GA06
5F083GA09
5F083GA10
5F083GA11
5F083GA25
5F083GA27
5F083JA02
5F083JA38
5F083JA39
5F083JA40
5F083JA44
5F083JA60
5F083KA01
5F083MA05
5F083MA06
5F083MA19
5F083PR21
5F083PR33
(57)【要約】
【課題】 特性劣化の抑制を図れる酸化物半導体層を含む半導体装置を提供すること。
【解決手段】 半導体装置１は、第１の絶縁層２２と、第１の絶縁層２２上に設けられたゲート電極層５３と、ゲート電極層５３上に設けられた第２の絶縁層２３とを含む。半導体装置１は、更に、第２の絶縁層２３、ゲート電極層５３及び第１の絶縁層２２に沿って設けられた酸化物半導体層５１と、第２の絶縁層２３、ゲート電極層５３及び第１の絶縁層２２に沿って設けられ、酸化物半導体層５１の側面を囲むゲート絶縁層５２とを含む。半導体装置１は、更に、第１の絶縁層２２、ゲート電極層５３及び第２の絶縁層２３を介して、酸化物半導体層５１及びゲート絶縁層５２を囲む、第１の水素バリア膜４２を含む。
【選択図】 図２Ａ
【解決手段】 半導体装置１は、第１の絶縁層２２と、第１の絶縁層２２上に設けられたゲート電極層５３と、ゲート電極層５３上に設けられた第２の絶縁層２３とを含む。半導体装置１は、更に、第２の絶縁層２３、ゲート電極層５３及び第１の絶縁層２２に沿って設けられた酸化物半導体層５１と、第２の絶縁層２３、ゲート電極層５３及び第１の絶縁層２２に沿って設けられ、酸化物半導体層５１の側面を囲むゲート絶縁層５２とを含む。半導体装置１は、更に、第１の絶縁層２２、ゲート電極層５３及び第２の絶縁層２３を介して、酸化物半導体層５１及びゲート絶縁層５２を囲む、第１の水素バリア膜４２を含む。
【選択図】 図２Ａ
【特許請求の範囲】
【請求項1】
第１の絶縁層と、
前記第１の絶縁層上に設けられたゲート電極層と、
前記ゲート電極層上に設けられた第２の絶縁層と、
前記第２の絶縁層、前記ゲート電極層及び前記第１の絶縁層に沿って設けられた酸化物半導体層と、
前記第２の絶縁層、前記ゲート電極層及び前記第１の絶縁層に沿って設けられ、前記酸化物半導体層の側面を囲むゲート絶縁層と、
前記第１の絶縁層、前記ゲート電極層及び前記第２の絶縁層を介して、前記酸化物半導体層及び前記ゲート絶縁層を囲む、第１の水素バリア膜と、
を具備する半導体装置。
前記第１の絶縁層上に設けられたゲート電極層と、
前記ゲート電極層上に設けられた第２の絶縁層と、
前記第２の絶縁層、前記ゲート電極層及び前記第１の絶縁層に沿って設けられた酸化物半導体層と、
前記第２の絶縁層、前記ゲート電極層及び前記第１の絶縁層に沿って設けられ、前記酸化物半導体層の側面を囲むゲート絶縁層と、
前記第１の絶縁層、前記ゲート電極層及び前記第２の絶縁層を介して、前記酸化物半導体層及び前記ゲート絶縁層を囲む、第１の水素バリア膜と、
を具備する半導体装置。
【請求項2】
前記第２の絶縁層、前記ゲート電極層及び前記第１の絶縁層に沿って設けられ、前記酸化物半導体層とは別の酸化物半導体層と、
前記第２の絶縁層、前記ゲート電極層及び前記第１の絶縁層に沿って設けられ、前記別の前記酸化物半導体層の側面を囲む、前記ゲート絶縁層とは別のゲート絶縁層と、
を更に具備する請求項１に記載の半導体装置。
前記第２の絶縁層、前記ゲート電極層及び前記第１の絶縁層に沿って設けられ、前記別の前記酸化物半導体層の側面を囲む、前記ゲート絶縁層とは別のゲート絶縁層と、
を更に具備する請求項１に記載の半導体装置。
【請求項3】
前記第１の水素バリア膜を介して、前記第１の絶縁層、前記ゲート電極層及び前記第２の絶縁層の側面に設けられた第３の絶縁層を更に具備する請求項２に記載の半導体装置。
【請求項4】
前記第３の絶縁層の下面及び上面は、水素バリア膜で覆われていない請求項３に記載の半導体装置。
【請求項5】
前記酸化物半導体層の上面に設けられた電極と、
電極の側面に設けられた第２の水素バリア膜と、
を更に具備する請求項４に記載の半導体装置。
電極の側面に設けられた第２の水素バリア膜と、
を更に具備する請求項４に記載の半導体装置。
【請求項6】
前記電極は、水素バリア性を有する導電膜を含む請求項５に記載の半導体装置。
【請求項7】
基板と、前記基板に設けられた回路を更に具備し、
前記酸化物半導体層は、前記基板と前記電極との間に設けられている、
請求項６に記載の半導体装置。
前記酸化物半導体層は、前記基板と前記電極との間に設けられている、
請求項６に記載の半導体装置。
【請求項8】
前記酸化物半導体層は、インジウムと、ガリウムと、亜鉛と、酸素とを含む請求項７に記載の半導体装置。
【請求項9】
前記第１の水素バリア膜は、二酸化シリコン膜よりも水素透過性の低い絶縁膜である請求項７に記載の半導体装置。
【請求項10】
前記第１の水素バリア膜は、
二酸化シリコン膜よりも水素透過性の低い絶縁膜と、
二酸化シリコン膜よりも水素透過性が低い導電膜とを含む、
請求項７に記載の半導体装置。
二酸化シリコン膜よりも水素透過性の低い絶縁膜と、
二酸化シリコン膜よりも水素透過性が低い導電膜とを含む、
請求項７に記載の半導体装置。
【請求項11】
前記二酸化シリコン膜よりも水素透過性の低い絶縁膜は、シリコン窒化膜、アルミナ膜、チタン酸化膜又はクロム酸化膜である請求項９又は１０に記載の半導体装置。
【請求項12】
前記二酸化シリコン膜よりも水素透過性が低い導電膜は、ルテニウム膜、窒化チタン膜又はチタンカーバイド膜である請求項１０に記載の半導体装置。
【請求項13】
第１の絶縁層を形成する工程と、
前記第１の絶縁層上にゲート電極層、第２の絶縁層を順次形成する工程と、
前記第１の絶縁層、前記ゲート電極層及び第２の絶縁層を加工することにより、周囲が溝で囲まれ、前記第１の絶縁層、前記ゲート電極層及び前記第２の絶縁層を含む積層体を形成する工程と、
前記積層体の側面に第１の水素バリア膜を形成する工程と、
前記溝内を第３の絶縁層により埋め込む工程と、
前記積層体を加工することにより、前記積層体を貫通するスルーホールを形成する工程と、
前記スルーホールの側壁にゲート絶縁層を形成する工程と、
前記スルーホール内に酸化物半導体層を形成する工程と、
を具備する半導体装置の製造方法。
前記第１の絶縁層上にゲート電極層、第２の絶縁層を順次形成する工程と、
前記第１の絶縁層、前記ゲート電極層及び第２の絶縁層を加工することにより、周囲が溝で囲まれ、前記第１の絶縁層、前記ゲート電極層及び前記第２の絶縁層を含む積層体を形成する工程と、
前記積層体の側面に第１の水素バリア膜を形成する工程と、
前記溝内を第３の絶縁層により埋め込む工程と、
前記積層体を加工することにより、前記積層体を貫通するスルーホールを形成する工程と、
前記スルーホールの側壁にゲート絶縁層を形成する工程と、
前記スルーホール内に酸化物半導体層を形成する工程と、
を具備する半導体装置の製造方法。
【請求項14】
前記酸化物半導体層を形成する工程の後に、水素を含む雰囲気中でアニール処理を行う工程を更に具備する請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、酸化物半導体層を含む半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体装置の一つとして、酸化物半導体層を含むトランジスタを用いたものが知られている。このトランジスタでは、酸化物半導体層にチャネルが形成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１３４０７７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態では、特性劣化の抑制を図れる酸化物半導体層を含む半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、第１の絶縁層と、前記第１の絶縁層上に設けられたゲート電極層と、前記ゲート電極層上に設けられた第２の絶縁層とを含む。実施形態の半導体装置は、更に、前記第２の絶縁層、前記ゲート電極層及び前記第１の絶縁層に沿って設けられた酸化物半導体層と、前記第２の絶縁層、前記ゲート電極層及び前記第１の絶縁層に沿って設けられ、前記酸化物半導体層の側面を囲むゲート絶縁層とを含む。実施形態の半導体装置は、更に、前記第１の絶縁層、前記ゲート電極層及び前記第２の絶縁層を介して、前記酸化物半導体層及び前記ゲート絶縁層を囲む、第１の水素バリア膜を含む。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態に係る半導体装置の概略構成を示す上面図。
【図3】第１の実施形態に係る半導体装置の下部電極の構造の一例を示す断面図。
【図4】第１の実施形態に係る半導体装置の上部電極の構造の一例を示す断面図。
【図5】第１の実施形態に係る半導体装置の絶縁層、水素バリア膜、ゲート絶縁層及び酸化物半導体層のレイアウトを示す平面図。
【図6】第１の実施形態に係る半導体装置の絶縁層、水素バリア膜、ゲート電極層、酸化物半導体層及びゲート絶縁層のレイアウトを示す平面図。
【図7】第１の実施形態に係る半導体装置の絶縁層、水素バリア膜及び上部電極のレイアウトレイアウトを示す平面図。
【図8A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図8B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図9A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図9B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図10A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図10B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図11A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図11B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図12A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図12B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図13A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図13B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図14A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図14B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図15A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図15B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図16A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図16B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図17A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図17B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図18A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図18B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図19A】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図19B】第１の実施形態に係る半導体装置の製造過程を示す断面図。
【図20】ＤＲＡＭのメモリセルアレイ部の一部を示す等価回路。
【図21】メモリセルのキャパシタの一例を示す上面図。
【図23】閉ループ状のパターンを有する配線を示す平面図。
【図24】ループカットされた配線を示す平面図。
【図25】ループカットされた配線及びそれに設けられた水素バリア膜を示す平面図。
【図26】第２の実施形態に係る半導体装置の概略構成を示す断面図。
【図27】第２の実施形態に係る半導体装置の製造過程を示す断面図。
【図28】第２の実施形態に係る半導体装置の製造過程を示す断面図。
【図29】第２の実施形態に係る半導体装置の製造過程を示す断面図。
【図30】第２の実施形態に係る半導体装置の製造過程を示す断面図。
【発明を実施するための形態】
【0007】
以下、図面を参照しながら実施形態を説明する。なお、図面は、模式的又は概念的なものであり、各図面の寸法及び比率等は、必ずしも現実のものと同一であるとは限らない。図面において、同一符号は同一又は相当部分を付してあり、重複した説明は必要に応じて行う。また、簡略化のために、同一又は相当部分があっても符号を付さない場合もある。
【0008】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１の上面図である。図２Ａは、図１のＡ－Ａ線に沿う断面図である。図２Ｂは、図１のＢ－Ｂ線に沿う断面図である。図１、図２Ａ及び図２Ｂには、互いに直交するＸ軸、Ｙ軸及びＺ軸が示されている。図２Ａの断面は、Ｙ軸及びＺ軸で規定されるＹ－Ｚ面に平行である。図２Ｂの断面は、Ｘ軸及びＺ軸で規定されるＸ－Ｚ面に平行である。
図１は、第１の実施形態に係る半導体装置１の上面図である。図２Ａは、図１のＡ－Ａ線に沿う断面図である。図２Ｂは、図１のＢ－Ｂ線に沿う断面図である。図１、図２Ａ及び図２Ｂには、互いに直交するＸ軸、Ｙ軸及びＺ軸が示されている。図２Ａの断面は、Ｙ軸及びＺ軸で規定されるＹ－Ｚ面に平行である。図２Ｂの断面は、Ｘ軸及びＺ軸で規定されるＸ－Ｚ面に平行である。
【0009】
半導体装置１は、基板１０、絶縁層２１～２５、下部電極３１、上部電極３２、水素バリア膜４１～４３、酸化物半導体層５１、ゲート絶縁層５２、及びゲート電極層５３を含む。
【0010】
基板１０は、シリコン基板等の半導体基板を含む。半導体基板には、回路１１が設けられている。回路１１は、例えば、ＣＭＯＳ(complementary metal-oxide semiconductor）回路である。
【0011】
基板１０上に絶縁層２１が設けられている。絶縁層２１は、例えば、ＳｉＯ２を含むシリコン酸化物層又はＳｉ３Ｎ４を含むシリコン窒化物層である。
【0012】
絶縁層２１内には下部電極３１が設けられている。下部電極３１は、例えば、円柱状の構造を有する。図３は、下部電極３１の構造の一例を示す断面図である。下部電極３１は、電極３１ａと、バリアメタル膜３１ｂと、電極３１ｃと、バリアメタル膜３１ｄとを含む。バリアメタル膜３１ｂは、電極３１ａの底面及び側面に設けられている。バリアメタル膜３１ｄは、電極３1ｃの側面及びバリアメタル膜３１ｂの側面に設けられている。電極３１ａは、ＩＴＯ（indium tin oxide）を含む。バリアメタル膜３１ｂ，３１ｄは、窒化チタンを含む。バリアメタル膜３１ｂ，３１ｄ中の窒化チタンは、水素の透過を抑制する性質を有する。
【0013】
絶縁層２１上には、絶縁層（第１の絶縁層）２２、ゲート電極層５３及び絶縁層（第２の絶縁層）２３が順次設けられている。絶縁層２２及び絶縁層２３は、例えば、ＳｉＯ２を含むシリコン酸化物層又はＳｉ３Ｎ４を含むシリコン窒化物層である。ゲート電極層５３は、例えば、タングステン（Ｗ）を含む。
【0014】
酸化物半導体層５１は、絶縁層２２、ゲート電極層５３及び絶縁層２３を貫通する。その結果、半導体装置１は、酸化物半導体層５１が絶縁層２３、ゲート電極層５３及び絶縁層２２に沿って設けられた構造を含む。酸化物半導体層５１の形状は、Ｚ軸方向に延伸した円柱状である。酸化物半導体層５１の下面は、下部電極３１の上面に接続されている。酸化物半導体層５１は、例えば、インジウムと、ガリウムと、亜鉛と、酸素とを含む。インジウムと、ガリウムと、亜鉛と、酸素とを含む物質は、ＩＧＺＯ（indium gallium zinc oxide）と呼ばれている。
【0015】
ゲート絶縁層５２は、酸化物半導体層５１の側面を囲むように、絶縁層２２、ゲート電極層５３及び絶縁層２３を貫通する。その結果、半導体装置１は、ゲート絶縁層５２が絶縁層２３、ゲート電極層５３及び絶縁層２２に沿って設けられた構造を含む。ゲート絶縁層５２の形状は、Ｚ軸方向に延伸した円筒状である。ゲート絶縁層５２の側面の下部は、絶縁層２２により囲まれる。ゲート絶縁層５２の側面の上部は、絶縁層２３により囲まれる。ゲート絶縁層５２の側面の下部と上部との間の部分（中央部）は、ゲート電極層５３により囲まれる。ゲート絶縁層５２の下面は、下部電極３１の上面に接続されている。ゲート絶縁層５２は、例えば、ＳｉＯ２などのシリコン酸化物を含む。
【0016】
酸化物半導体層５１、ゲート絶縁層５２及びゲート電極層５３は、縦型トランジスタＴｒを構成する。縦型トランジスタＴｒのチャネルは、酸化物半導体層５１に形成される。チャネルの方向は、基板１０の上面に対して垂直な方向（Ｚ軸方向）である。チャネルの方向は、Ｚ軸方向からある程度ずれる場合もある。縦型トランジスタＴｒは、ＳＧＴ（Surrounding Gate Transistor）とも称される。
【0017】
酸化物半導体層５１を用いた縦型トランジスタＴｒは、ｐｎ接合が不要なジャンクションレストランジスタである。ジャンクションレストランジスタでは、ソース領域、ドレイン領域およびチャネル領域の導電型は同一である。酸化物半導体５１は、ｎ型ドーパント又はｐ型ドーパントを含む。
【0018】
水素バリア膜４１は、下部電極３１の上面と絶縁層２２の下面との間に設けられている。水素バリア膜４１は、水素の透過を抑制する役割を果たす。そのため、水素バリア膜４１は、下部電極３１の上面と絶縁層２２の下面との界面から、酸化物半導体層５１中に水素が拡散するのを抑制する。水素バリア膜４１は、例えば、二酸化シリコン膜よりも水素透過性の低い絶縁膜である。具体的には、水素バリア膜４１は、シリコン窒化膜、アルミナ膜、チタン酸化膜又はクロム酸化膜である。
【0019】
水素バリア膜（第１の水素バリア膜）４２は、絶縁層２２、ゲート電極層５３及び絶縁層２３を介して、酸化物半導体層５１及びゲート絶縁層５２を囲む。絶縁層２２の側面、ゲート電極層５３の側面及び絶縁層２３の側面は、水素バリア膜４２で覆われる。水素バリア膜４２は、水素の透過を抑制する役割を果たす。そのため、水素バリア膜４２は、絶縁層２２の側面、ゲート電極層５３の側面及び絶縁層２３の側面から、酸化物半導体層５１中に水素が拡散するのを抑制する。水素バリア膜４２は、例えば、二酸化シリコン膜よりも水素透過性の低い絶縁膜であり、具体的には、シリコン窒化膜、アルミナ膜、チタン酸化膜又はクロム酸化膜である。
【0020】
絶縁層（第３の絶縁層）２４は、水素バリア膜４２を介して、絶縁層２２の側面、ゲート電極層５３の側面、絶縁層２３の側面及びに設けられている。絶縁層２４の下面は、水素バリア膜４１，４２等の水素バリア膜で覆われていない。絶縁層２４の下面は、絶縁層２１の上面の一部及び下部電極３１の上面の一部に接している。絶縁層２４の下面は、下部電極３１の上面と同じ位置にあってもよいし、又は、下部電極３１の上面よりも低い位置にあってもよい。絶縁層２４の上面は、水素バリア膜４１，４２等の水素バリア膜で覆われていない。絶縁層２４の上面は、後述する絶縁層２５の下面に接している。絶縁層２４は、例えば、例えば、ＳｉＯ２を含むシリコン酸化物層又はＳｉ３Ｎ４を含むシリコン窒化物層である。
【0021】
上部電極３２は、酸化物半導体層５１の上面上に設けられている。本実施形態では、上部電極３２は、ゲート絶縁層５２の上面及び絶縁層２３の上面に設けられている。
【0022】
図４は、上部電極３２の構造の一例を示す断面図である。上部電極３２は、電極３２ａと、バリアメタル膜３２ｂと、電極３２ｃと、バリアメタル膜３２ｄとを含む。バリアメタル膜３２ｂは、電極３２ａと電極３２ｃとの間に設けられている。バリアメタル膜３２ｄは、電極３２ａの側面、バリアメタル膜３２ｂの側面及び電極３２ｃの側面に設けられている。電極３２ａは、ＩＴＯを含む。バリアメタル膜３２ｂ，３２ｄは、窒化チタンを含む。バリアメタル膜３２ｂ，３２ｄ中の窒化チタンは、水素の透過を抑制する性質を有する。
【0023】
水素バリア膜（第２の水素バリア膜）４３は、上部電極３２の側面を囲む。絶縁層２５は、水素バリア膜４３を介して、上部電極３２の側壁を囲む。水素バリア膜４３は、水素の透過を抑制する役割を果たす。そのため、水素バリア膜４３は、絶縁層２５を透過する水素が、上部電極３２の側面から酸化物半導体層５１中に拡散するのを抑制する。水素バリア膜４３は、例えば、二酸化シリコン膜よりも水素透過性の低い絶縁膜であり、具体的には、シリコン窒化膜、アルミナ膜、チタン酸化膜又はクロム酸化膜である。絶縁層２５は、例えば、シリコン酸化物層又はシリコン窒化物層である。
【0024】
本実施形態では、上部電極３２の上面は、水素バリア膜４３によって覆われていない。しかし、上部電極３２中のバリアメタル膜３２ｂ（図４）は、水素の透過を抑制する性質を有する窒化チタンを含んでいる。そのため、上部電極３２の上面から水素バリア膜４３中への水素の拡散は、バリアメタル膜３１ｂによって抑制される。
【0025】
本実施形態によれば、酸化物半導体層５１中に水素が拡散することは、水素バリア膜４１，４２，４３によって抑制されるので、酸化物半導体層５１の水素による特性劣化は抑制される。そのため、特性劣化の抑制を図れる縦型トランジスタＴｒを含む半導体装置１が得られる。酸化物半導体層５１中に水素が拡散する原因の一つとして、半導体装置１の製造過程中に行われる、水素を含む雰囲気中でのアニールがあげられる。このアニールについては、半導体装置１の製造方法を説明するときに再度とりあげる。
【0026】
酸化物半導体層５１の水素による特性劣化の一例としては、縦型トランジスタＴｒの閾値電圧がシフトすることがあげられる。閾値電圧がシフトすると、例えば、ゲート電極層５３にゲート電圧を印加したときに、酸化物半導体層５１のチャネル領域に形成される空乏層が小さくなる。縦型トランジスタＴｒのオフは、チャネル領域に空乏層が形成されることによって行われる。そのため、空乏層が小さくなると、縦型トランジスタＴｒをオフ特性は劣化する。しかし、本実施形態では、酸化物半導体層５１の水素による特性劣化を抑制できるので、閾値電圧のシフト等の縦型トランジスタＴｒの特性劣化を抑制できる。
【0027】
なお、水素バリア膜４１、水素バリア膜４２及び水素バリア膜４３の全てを用いる必要は必ずしもない。
【0028】
また、水素バリア膜４１、水素バリア膜４２及び水素バリア膜４３は、酸化物半導体層５１中の酸素を閉じ込める役割も果たす。これにより、酸化物半導体層５１の酸素濃度の低下による、酸化物半導体層５１の特性劣化を抑制できる。
【0029】
本実施形態に係る半導体装置１は、複数の縦型トランジスタＴｒを含む。図１の１行目には４個の上部電極３２が示されているので、１行目の縦型トランジスタＴｒの数は４である。同様に、２行目の縦型トランジスタＴｒの数は４であり、３行目の縦型トランジスタＴｒの数は４である。したがって、縦型トランジスタＴｒの総数は、１２である。しかし、行数は３には限定されず、そして、１行当たりの縦型トランジスタＴｒの数も４には限定されない。以下、１行目、２行目及び３行目を区別する必要がない場合、ｉ行目と表記する。
【0030】
図５は、水素バリア膜４１、絶縁層２４、ゲート絶縁層５２及び酸化物半導体層５１のレイアウトを示す平面図である。
【0031】
図５中の一点鎖線に沿う断面図は、図２Ａの絶縁層２４、水素バリア膜４１、ゲート絶縁層５２及び酸化物半導体層５１の断面図に相当する。また、図５中の二点鎖線に沿う断面図は、図２Ｂの水素バリア膜４１、ゲート絶縁層５２及び酸化物半導体層５１の断面図に相当する。
【0032】
【0033】
図５には、メモリセルの面積が４Ｆ２（Ｆはフィーチャーサイズ）であるレイアウトが示されているが、メモリセルの面積は、４Ｆ２には限定されない。
【0034】
図５において、水素バリア膜４１のうち、酸化物半導体層５１及びゲート絶縁層５２が設けられていない部分のＹ軸方向の寸法Ｌ１は、例えば、約３２～３６ｎｍである。また、ゲート絶縁層５２の外形Ｌ２は、例えば、約２４．２ｎｍである。また、ｉ行目の４個の酸化物半導体層５１の中心を通る破線ｇ１と、（ｉ＋１）行目の４個の酸化物半導体層５１の中心を通る破線ｇ２との間のＹ軸方向の寸法Ｌ３は、例えば、約５４ｎｍである。また、ｉ行目の隣接する２個の酸化物半導体層５１の中心間の距離Ｌ４は、約６３ｎｍである。また、ｉ行目の左からｊ番目（ｉ＝１～４）の酸化物半導体層５１の中心と、（ｉ＋１）行目の左からｊ番目の酸化物半導体層５１の中心とを結ぶ破線ｇ３と、破線ｇ２とのなす角度θ１は、約５９．７度である。
【0035】
また、図５に示すように、ｉ行目の４個の縦型トランジスタの４個の酸化物半導体層５１及び４個のゲート絶縁層５２は、一つの水素バリア膜４１で囲まれている。つまり、本実施形態の半導体装置は、ｉ行目の４個の酸化物半導体層５１及び４個のゲート絶縁層５２をそれぞれ別の水素バリア膜４１で囲む構造は、採用していない。
【0036】
図６は、絶縁層２４、水素バリア膜４２、ゲート電極層５３、ゲート絶縁層５２及び酸化物半導体層５１のレイアウトを示す平面図である。
【0037】
図６中の一点鎖線に沿って断面図は、図２Ａの絶縁層２４、水素バリア膜４２、ゲート電極層５３、ゲート絶縁層５２及び酸化物半導体層５１の断面図に相当する。また、図５中の二点鎖線に沿って断面図は、図２Ｂのゲート電極層５３、ゲート絶縁層５２及び酸化物半導体層５１の断面図に相当する。
【0038】
【0039】
図６において、ゲート電極層５３のうち、酸化物半導体層５１及びゲート絶縁層５２が設けられていない部分のＹ軸方向の寸法Ｌ１１は、例えば、約３２～３６ｎｍである。また、ゲート絶縁層５２の外形Ｌ１２は、例えば、約２９．４ｎｍである。ゲート絶縁層５２の外形Ｌ１２は、ゲート絶縁層５２の外形Ｌ２（約２４．２ｎｍ）よりも大きいので、縦型トランジスタは、上部電極から下部電極に向かって、細くなる円柱状の構造を有する。また、ｉ行目の４個の酸化物半導体層５１の中心を通る破線ｇ１１と、（ｉ＋１）行目の４個の酸化物半導体層５１の中心を通る破線ｇ１２との間のＹ軸方向の寸法Ｌ１３は、例えば、約５４ｎｍである。また、ｉ行目の隣接する２個の酸化物半導体層５１の中心間の距離Ｌ１４は、約６３ｎｍである。また、ｉ行目の左からｊ番目（ｉ＝１～４）の酸化物半導体層５１の中心と、（ｉ＋１）行目の左からｊ番目の酸化物半導体層５１の中心とを結ぶ破線ｇ１３と、破線ｇ１２とのなす角度θ１１は、約５９．７度である。
【0040】
また、ｉ行目の４個の酸化物半導体層５１及び４個のゲート絶縁層５２は、一つのゲート電極層５３を貫通しているので、図６に示すように、ｉ行目の４個の縦型トランジスタは、一つのゲート電極層５３を共有する。この一つのゲート電極層５３は、一つの水素バリア膜４２で囲まれている。
【0041】
図７は、絶縁層２５，水素バリア膜４３及び上部電極３２のレイアウトを示す平面図である。
【0042】
図７中の一点鎖線に沿って断面図は、図２Ａの絶縁層２５，水素バリア膜４３及び上部電極３２の断面図に相当する。また、図５中の二点鎖線に沿って断面図は、図２Ｂの絶縁層２５，水素バリア膜４３及び上部電極３２の断面図に相当する。
【0043】
【0044】
図７において、水素バリア膜４３のうち、上部電極３２が設けられていない部分のＹ軸方向の寸法Ｌ２１は、例えば、約３２～３６ｎｍである。また、上部電極３２の直径Ｌ２２は、例えば、約３１．５ｎｍである。また、ｉ行目の４個の上部電極３２の中心を通る破線ｇ２１と、（ｉ＋１）行目の４個の上部電極３２の中心を通る破線ｇ２２との間のＹ軸方向の寸法Ｌ２３は、例えば、約５４ｎｍである。また、ｉ行目の隣接する２個の上部電極３２の中心間の距離Ｌ２４は、約６３ｎｍである。また、ｉ行目の左からｊ番目（ｉ＝１～４）の上部電極３２の中心と、（ｉ＋１）行目の左からｊ番目の上部電極３２の中心とを結ぶ破線ｇ２３と、破線ｇ２２とのなす角度θ２１は、約５９．７度である。
【0045】
また、図７に示すように、ｉ行目の４個の上部電極３２は、一つの水素バリア膜４３で囲まれている。
【0046】
次に、図８Ａ及び８Ｂ乃至図１９Ａ及び１９Ｂを参酌して、本実施形態に係る半導体装置の製造方法の一例について説明する。図８Ａ及び８Ｂ乃至図１７Ａ及び１７Ｂは、本実施形態に係る半導体装置の製造方法の製造過程を示す断面図である。図８Ａ乃至図１９Ａは、図１の矢視Ａ－Ａに沿う断面図に相当する。また、図８Ｂ乃至図１９Ｂは、図１の矢視Ｂ－Ｂに沿う断面図に相当する。
【0047】
まず、図８Ａ及び図８Ｂに示すように、回路１１が設けられた基板１０を形成し、基板１０上に絶縁層２１を形成する。次に、ダマシンプロセスを用いて、絶縁層２１中に下部電極３１を形成する。次に、絶縁層２１及び下部電極３１上に水素バリア膜４１を形成し、この水素バリア膜４１上に絶縁層２２、ゲート電極層５３、絶縁層２３を順次形成する。絶縁層２２及び絶縁層２３は、例えば、シリコン酸化膜である。このシリコン酸化膜は、例えば、プラズマＣＶＤ（Chemical Vacuum Deposition）プロセスを用いて形成する。シリコンの原料としては、例えば、シラン（ＳｉＨ４）を用いる。この段階では、絶縁層２２、ゲート電極層５３、絶縁層２３は、図２Ａ及び図２Ｂに示した形状にはなっていない。続いて、絶縁層２３上に絶縁層６１を形成し、この絶縁層６１上にレジストパターン６２を形成する。
【0048】
次に、図９Ａ及び図９Ｂに示すように、レジストパターン６２をマスクに用いて絶縁層６１をエッチングし、レジストパターン６２のパターンを絶縁層６１に転写する。次に、レジストパターン６２と、レジストパターン６２のパターンが転写された絶縁層（以下、ハードマスクという）６１とをマスクに用いて、絶縁層２３、ゲート電極層５３、絶縁層２２及び水素バリア膜４１をエッチングして溝６３を形成し、溝６３で囲まれた積層体６４を形成する。この積層体６４は、エッチングされた絶縁層２３、ゲート電極層５３、絶縁層２２及び水素バリア膜４１を含む。溝６３の底には、絶縁層２１の上面の一部及び下部電極３１の上面の一部が露出する。なお、上記エッチングの最中にレジストパターン６２は消滅することもあるが、ハードマスク６１は消滅しないので、積層体６４は形成される。
【0049】
その後、レジストパターン６２、ハードマスク６１を除去する。レジストパターン６２の除去は、例えば、アッシングを用いて行う。ハードマスク６１の除去は、例えば、ウエットエッチングを用いて行う。
【0050】
次に、図１０Ａ及び図１０Ｂに示すように、溝６３の側壁に、水素バリア膜４２を形成する。水素バリア膜４２は、例えば、以下のプロセスを用いて形成する。まず、溝６３を埋め込まないように、全面に水素バリア膜４２となる絶縁膜を形成する。その後、この絶縁層のうち、溝６３の側壁以外に形成されたものをエッチバックを用いて除去する。
【0051】
次に、図１１Ａ及び図１１Ｂに示すように、図１０Ａに示した溝６３を埋め込む、絶縁層２４を形成する。絶縁層２４は、例えば、以下のプロセスを用いて形成される。溝６３を埋め込むように、全面に絶縁層２４となる絶縁膜を形成する。この絶縁膜は、例えば、シリコン酸化膜である。このシリコン酸化膜は、例えば、ＤＴＥＯＳ（Densified Tetra Ethyl Ortho Silicate）又はシランを含むソースガスを用いたプラズマＣＶＤプロセスにより形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）プロセスを用いて、溝６３外の絶縁層を除去する。
【0052】
次に、図１２Ａ及び図１２Ｂに示すように、下部電極３１上の水素バリア膜４１、絶縁層２２、ゲート電極層５３及び絶縁層２３中にスルーホール６５を形成する。スルーホール６５の底には、下部電極３１の上面の一部が露出する。スルーホール６５は、例えば、周知のリソグラフィプロセス及びエッチングプロセスを用いて形成する。
【0053】
次に、図１３Ａ及び図１３Ｂに示すように、図１２Ａ及び図１２Ｂに示したスルーホール６５内に、酸化物半導体層５１及びゲート絶縁層５２を形成する。その結果、酸化物半導体層５１、ゲート絶縁層５２、ゲート電極層５３を含む縦型トランジスタが得られる。なお、酸化物半導体層５１を形成した後に、イオン注入やイオンドーピングなどの技術を用いて、酸化物半導体層５１に酸素を添加してもよい。
【0054】
酸化物半導体層５１及びゲート絶縁層５２は、例えば、以下のプロセスを用いて形成される。まず、スルーホール６５を埋め込まないように、全面にゲート絶縁層５２を形成する。次に、エッチバックを用いて、スルーホール６５の側面以外のゲート絶縁層５２を除去する。次に、ゲート絶縁層５２で側面が覆われたスルーホール６５を埋め込むように、全面に酸化物半導体層５１を形成する。次に、ＣＭＰプロセスを用いて、スルーホール６５の外部の酸化物半導体層５１を除去する。
【0055】
【0056】
次に、図１５Ａ及び図１５Ｂに示すように、上部電極３２及び水素バリア膜４３を覆う、表面が平坦な絶縁層６６を形成する。このような絶縁層６６は、例えば、ＣＶＤプロセス及びＣＭＰプロセスを用いて形成することができる。次に、絶縁層６６上に絶縁層６７を形成し、この絶縁層６７上にレジストパターン６８を形成する。
【0057】
次に、図１６Ａ及び図１６Ｂに示すように、レジストパターン６８をマスクに用いて絶縁層６７をエッチングし、レジストパターン６８のパターンを絶縁層６７に転写する。次に、レジストパターン６８と、レジストパターン６８のパターンが転写された絶縁層（以下、ハードマスクという）６７とをマスクに用いて、絶縁層６６、水素バリア膜４３をエッチングし、絶縁層２４の上面を露出させる。ここでのエッチングは、例えば、ＲＩＥ（Reactive Ion Etching）プロセス、又は、ＲＩＥプロセス及びウエットプロセスを用い行う。
【0058】
その後、レジストパターン６８、ハードマスク６７及び絶縁層６６を除去する。レジストパターン６８の除去は、例えば、アッシングを用いて行う。また、ハードマスク６７及び絶縁層６６の除去は、例えば、ウエットエッチングを用いて行う。
【0059】
【0060】
【0061】
次に、図１９Ａ及び図１９Ｂに示すように、水素を含む雰囲気（水素雰囲気）７１中でのアニール処理（水素アニール）によって、基板１０内の回路１１を構成するシリコン等の原子のダングリングボンドを水素によって終端する。水素雰囲気７１は、例えば、フォーミングガス（水素及び窒素を含む混合ガス）である。
【0062】
水素アニール処理における、水素の酸化物半導体層５１中への拡散は、水素バリア膜４１～４３によって抑制される。したがって、水素雰囲気７１中でのアニール処理による、縦型トランジスタの特性劣化は、抑制される。
【0063】
なお、水素バリア膜４１～４３は、例えば、エネルギー分散型X線分光法 (TEM-EDX: Energy Dispersive X-ray Spectroscopy)を用いた物理解析で検出できる。
【0064】
以上の説明では、半導体装置１の種類については特に言及しなかったが、半導体装置１は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。ＤＲＡＭの場合、縦型トランジスタＴｒは、メモリセルアレイ部のメモリセルを構成し、回路１１は、周辺回路のＣＭＯＳ回路を構成する。
【0065】
図２０は、ＤＲＡＭのメモリセルアレイ部ＭＣＡの一部を示す等価回路である。メモリセルアレイ部ＭＣＡは、複数のメモリセルＭＣと、複数のワード線ＷＬと、複数のビット線ＢＬとを含む。
【0066】
複数のメモリセルＭＣは、マトリクス状に配置されている。各メモリセルＭＣは、縦型トランジスタＴｒと、キャパシタＣＰとを含む。各ワード線ＷＬには、複数の縦型トランジスタＴｒのゲートが接続されている。各ワード線ＷＬには、複数の縦型トランジスタＴｒのドレイン（又はソース）が接続されている。キャパシタＣＰの一方の電極は、例えば、縦型トランジスタＴｒのソース（又はドレイン）に接続されている。キャパシタＣＰの他方の電極は、特定の電位を供給する電源線（不図示）に接続される。
【0067】
メモリセルアレイ部ＭＣＡは、複数の単位メモリアレイ部を含む。同じワード線ＷＬに接続された複数のメモリセルＭＣは、一つの単位メモリアレイ部を構成する。本実施形態の水素バリア膜は、単位メモリアレイ部毎に設けられる。つまり、単位メモリアレイ部を構成する複数の縦型トランジスタのそれぞれに別の水素バリア膜を設けるのではない。
【0068】
【0069】
キャパシタＣＰは、シリコン酸化膜８６及びシリコン窒化膜８７の積層絶縁膜中に設けられた、トレンチ型キャパシタである。キャパシタＣＰは、縦型トランジスタ（不図示）の下方に配置される。
【0070】
キャパシタＣＰは、アモルファスシリコン膜８１と、窒化チタン膜８２と、ＩＴＯ電極８３と、ｈｉｇｈ－ｋ膜８４と、窒化チタン膜８５とを含む。
【0071】
窒化チタン膜８２は、アモルファスシリコン膜８１の上面、側面及び底面を覆う。ＩＴＯ電極８３は、窒化チタン膜８２を介して、アモルファスシリコン膜８１上に設けられている。ＩＴＯ電極８３は、縦型トランジスタ（不図示）に接続される。アモルファスシリコン膜８１、窒化チタン膜８２及びＩＴＯ電極８３は、キャパシタＣＰの一方の電極を構成する。
【0072】
ｈｉｇｈ－ｋ膜８４は、窒化チタン膜８２の側面及び底面を覆う。ｈｉｇｈ－ｋ膜８４は、ＳｉＯ２よりも誘電率が高い誘電体膜である。ｈｉｇｈ－ｋ膜８４は、キャパシタＣＰの誘電体膜を構成する。
【0073】
窒化チタン膜８５は、ｈｉｇｈ－ｋ膜８４の底面と、ｈｉｇｈ－ｋ膜８４の上部側面を除く側面とを覆う。窒化チタン膜８５は、キャパシタＣＰの他方の電極を構成する。ｈｉｇｈ－ｋ膜８４の底面は、電極又は配線８８に接続されている。
ＩＴＯ電極８８は、縦型トランジスタ（不図示）に接続される。
ＩＴＯ電極８８は、縦型トランジスタ（不図示）に接続される。
【0074】
なお、キャパシタＣＰの代わりに、縦型トランジスタの上方に設けられるキャパシタを用いてもよい。
【0075】
ＤＲＡＭの製造過程は、例えば、図２３の平面図に示すように、閉ループ状のパターンを有する配線９０を形成する工程を含む。配線９０は、ワード線と、ワード線に接続されたゲート電極層とから構成される。破線９１で囲まれた領域は、ゲート電極層が存在する領域を示している。
【0076】
配線９０は、図２４の平面図に示すように、ループカットされる。その結果、配線９０は二つに分断される。図２３の破線で囲まれた領域９２は、ループカットによって露出された、配線９０の端部を示している。この状態で、水素アニール処理を行うと、配線９０の端部から侵入した水素によって、縦型トランジスタの酸化物半導体層の特性が劣化する可能性がある。そこで、本実施形態では、水素アニール処理を行う前に、図２５に示すように、配線９０の端部９２に水素バリア膜４４を形成する
なお、本実施形態の酸化物半導体層を用いた縦型トランジスタは、ＤＲＡＭ以外の半導体装置に適用することも可能である。
なお、本実施形態の酸化物半導体層を用いた縦型トランジスタは、ＤＲＡＭ以外の半導体装置に適用することも可能である。
【0077】
（第２の実施形態）
図２６は、第２の実施形態に係る半導体装置２の断面図である。この断面図は、図１のＡ－Ａ線に沿う断面図に相当する。半導体装置２の図１のＢ－Ｂ線に沿う断面図は、図２Ｂと同じである。また、半導体装置２の上面図は、図１と同じである。
図２６は、第２の実施形態に係る半導体装置２の断面図である。この断面図は、図１のＡ－Ａ線に沿う断面図に相当する。半導体装置２の図１のＢ－Ｂ線に沿う断面図は、図２Ｂと同じである。また、半導体装置２の上面図は、図１と同じである。
【0078】
本実施形態に係る半導体装置２が第１の実施形態に係る半導体装置１と異なる点は、水素バリア膜４２が、二つの水素バリア膜４２ａ及び水素バリア膜４２ｂから構成されていることにある。
【0079】
水素バリア膜４２ａは、絶縁層２２、ゲート電極層５３及び絶縁層２３の側面を取り囲む。水素バリア膜４２ｂは、水素バリア膜４２ａの側面を取り囲む。水素バリア膜４２ｂは、絶縁層２２、ゲート電極層５３及び絶縁層２３の側面に対して、水素バリア膜４２ａよりも外側に配置されている。
【0080】
水素バリア膜４２ａは、二酸化シリコン膜よりも水素透過性の低い絶縁膜（絶縁性水素バリア膜）であり、具体的には、シリコン窒化膜、アルミナ膜、チタン酸化膜又はクロム酸化膜である。
【0081】
水素バリア膜４２ｂは、二酸化シリコン膜よりも水素透過性の低い導電膜（導電性水素バリア膜）であり、具体的には、ルテニウム膜、窒化チタン膜又はチタンカーバイド膜である。なお、水素バリア性は、水素バリア膜４２ａ又は水素バリア膜４２ｂのいずれか一方でもよい。
【0082】
図２６には、水素バリア膜４２ａのＹ軸方向の寸法（第１の寸法）が、水素バリア膜４２ｂのＹ軸方向の寸法（第２の寸法）よりも大きい例が示されているが、第１の寸法と第２の寸法は同じでもよいし、又は、第１の寸法は第２の寸法よりも小さくてもよい。
【0083】
本実施形態でも第１の実施形態と同様に、酸化物半導体層５１中に水素が拡散することは、水素バリア膜４１，４２（４２ａ，４２ｂ），４３によって抑制されるので、酸化物半導体層５１の水素による特性劣化は抑制される。そのため、特性劣化の抑制を図れる縦型トランジスタＴｒを含む半導体装置２が得られる。
【0084】
なお、水素バリア膜４１を、絶縁性水素バリア膜と導電性水素バリア膜との積層構造にすることも可能であり、そして、水素バリア膜４３を、絶縁性水素バリア膜と導電性水素バリア膜との積層構造にすることも可能である。また、半導体装置２は、第１の実施形態と同様に、例えば、ＤＲＡＭである。
【0085】
次に、本実施形態に係る半導体装置２の製造方法の一例について説明する。まず、第１の実施形態で説明した方法に従って、図９Ａに示した構造を形成し、その後、レジストパターン６２及びハードマスク６１を除去する。
【0086】
次に、図２７に示すように、溝６３の側壁に、水素バリア膜４２ａ及び水素バリア膜４２ｂを形成する。
【0087】
水素バリア膜４２ａ膜及び水素バリア膜４２ｂは、例えば、以下のプロセスを用いて形成する。まず、溝６３を埋め込まないように、かつ、溝６３の側壁及び溝６３の底を覆うように、全面に水素バリア膜４２ａとなる第１の膜、水素バリア膜４２ｂとなる第２の膜を順次形成する。次に、エッチバックを用いて、溝６３の側壁以外の第１の膜及び第２の膜を除去することで、水素バリア膜４２ａ及び水素バリア膜４２ｂが得られる。
【0088】
【0089】
次に、図２９に示すように、図２３に示したスルーホール６５内に、酸化物半導体層５１及びゲート絶縁層５２を形成する。その結果、酸化物半導体層５１、ゲート絶縁層５２、ゲート電極層５３を含む縦型トランジスタが得られる。
【0090】
【0091】
【0092】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0093】
ＢＬ…ビット線、ＣＰ…キャパシタ、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ部、Ｔｒ…縦型トランジスタ、ＷＬ…ワード線、１，２…半導体装置、１０…基板、２１，２２，２３，２４，２５…絶縁層、３１…下部電極、３１ａ…電極、３１ｂ…バリアメタル膜、３１ｃ…電極、３１ｄ…バリアメタル膜、３２…上部電極、３２ａ…電極、３２ｂ…バリアメタル膜、３２ｃ…電極、３３ｄ…バリアメタル膜、４１，４２，４２ａ，４２ｂ，４３，４４…水素バリア膜、５１…酸化物半導体層、５２…ゲート絶縁層、５３…ゲート電極層、６１…ハードマスク、６２…レジストパターン、６３…溝、６４…積層体、６５…スルーホール、６５…ハードマスク、６６…絶縁層、７１…水素雰囲気、８１…アモルファスシリコン膜、８２…窒化チタン膜、８３…ＩＴＯ電極、８４…ｈｉｇｈ－ｋ膜、８５…窒化チタン膜、８６…シリコン酸化膜、８７…シリコン窒化膜、８８…電極又は配線、９０…配線、８９…ゲート電極層が存在する領域、９２…配線の端部。
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】