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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024164627
(43)【公開日】2024-11-27
(54)【発明の名称】半導体集積回路
(51)【国際特許分類】
H01L 21/822 20060101AFI20241120BHJP
【ＦＩ】
H01L27/04 V
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023080248
(22)【出願日】2023-05-15
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】野村 尚弘
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038AV15
5F038CD02
5F038CD03
5F038EZ20
(57)【要約】
【課題】ヒューズメモリ回路の信頼性を高めた半導体集積回路を提供する。
【解決手段】電源ピンＶＤＤは、外部電源電圧ＶＤＤ１を受ける。ヒューズメモリ回路１１０は、ヒューズ素子Ｆ１，Ｆ２を含む。電源回路１３０は、外部電源電圧ＶＤＤ１を受け、出力がヒューズメモリ回路と接続される。電源回路１３０は、第１状態において、（i）ヒューズメモリ回路１１０の電源ライン１０４に、ヒューズ素子Ｆ１，Ｆ２を切断可能な第１電圧レベルＶ１の内部電源電圧ＶＤＤ１を供給する。電源回路１３０は、第２状態において、ヒューズメモリ回路１１０の電源ライン１０４に、第１電圧レベルＶ１より低く、ヒューズ素子Ｆ１，Ｆ２を切断不能な第２電圧レベルＶ２の内部電源電圧ＶＤＤ２を供給する。
【選択図】図２
【解決手段】電源ピンＶＤＤは、外部電源電圧ＶＤＤ１を受ける。ヒューズメモリ回路１１０は、ヒューズ素子Ｆ１，Ｆ２を含む。電源回路１３０は、外部電源電圧ＶＤＤ１を受け、出力がヒューズメモリ回路と接続される。電源回路１３０は、第１状態において、（i）ヒューズメモリ回路１１０の電源ライン１０４に、ヒューズ素子Ｆ１，Ｆ２を切断可能な第１電圧レベルＶ１の内部電源電圧ＶＤＤ１を供給する。電源回路１３０は、第２状態において、ヒューズメモリ回路１１０の電源ライン１０４に、第１電圧レベルＶ１より低く、ヒューズ素子Ｆ１，Ｆ２を切断不能な第２電圧レベルＶ２の内部電源電圧ＶＤＤ２を供給する。
【選択図】図２
【特許請求の範囲】
【請求項1】
外部電源電圧を受ける電源ピンと、
ヒューズ素子を含むヒューズメモリ回路と、
前記外部電源電圧を受け、出力が前記ヒューズメモリ回路と接続され、（i）前記ヒューズメモリ回路の電源ラインに、前記ヒューズ素子を切断可能な第１電圧レベルの内部電源電圧を供給する第１状態と、（ii）前記ヒューズメモリ回路の電源ラインに、前記第１電圧レベルより低く、前記ヒューズ素子を切断不能な第２電圧レベルの前記内部電源電圧を供給する第２状態と、が、制御信号に応じて切りかえ可能な電源回路と、
を備える、半導体集積回路。
ヒューズ素子を含むヒューズメモリ回路と、
前記外部電源電圧を受け、出力が前記ヒューズメモリ回路と接続され、（i）前記ヒューズメモリ回路の電源ラインに、前記ヒューズ素子を切断可能な第１電圧レベルの内部電源電圧を供給する第１状態と、（ii）前記ヒューズメモリ回路の電源ラインに、前記第１電圧レベルより低く、前記ヒューズ素子を切断不能な第２電圧レベルの前記内部電源電圧を供給する第２状態と、が、制御信号に応じて切りかえ可能な電源回路と、
を備える、半導体集積回路。
【請求項2】
前記第１電圧レベルは、前記外部電源電圧と実質的に等しい、請求項１に記載の半導体集積回路。
【請求項3】
前記電源回路は、
前記第１状態においてディセーブル状態となり、前記第２状態においてイネーブル状態となり、前記ヒューズメモリ回路の前記電源ラインに、前記第２電圧レベルの前記内部電源電圧を発生する定電圧回路と、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられ、前記第１状態においてオン状態となり、前記第２状態においてオフ状態となるスイッチと、
を含む、請求項２に記載の半導体集積回路。
前記第１状態においてディセーブル状態となり、前記第２状態においてイネーブル状態となり、前記ヒューズメモリ回路の前記電源ラインに、前記第２電圧レベルの前記内部電源電圧を発生する定電圧回路と、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられ、前記第１状態においてオン状態となり、前記第２状態においてオフ状態となるスイッチと、
を含む、請求項２に記載の半導体集積回路。
【請求項4】
前記定電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記第１トランジスタの制御端子に制御電圧を供給する電源制御回路と、
を含む、請求項３に記載の半導体集積回路。
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記第１トランジスタの制御端子に制御電圧を供給する電源制御回路と、
を含む、請求項３に記載の半導体集積回路。
【請求項5】
前記定電圧回路はソースフォロア回路またはエミッタフォロア回路である、請求項４に記載の半導体集積回路。
【請求項6】
前記電源制御回路は、
定電流を生成する定電流源と、
前記定電流の経路上に設けられた少なくともひとつの定電圧素子と、
を含み、前記少なくともひとつの定電圧素子の電圧降下にもとづく前記制御電圧を、前記第１トランジスタの前記制御端子に供給する、請求項５に記載の半導体集積回路。
定電流を生成する定電流源と、
前記定電流の経路上に設けられた少なくともひとつの定電圧素子と、
を含み、前記少なくともひとつの定電圧素子の電圧降下にもとづく前記制御電圧を、前記第１トランジスタの前記制御端子に供給する、請求項５に記載の半導体集積回路。
【請求項7】
前記定電圧素子は、ゲートドレイン間が接続された電界効果トランジスタである、請求項６に記載の半導体集積回路。
【請求項8】
前記電源制御回路は、
定電流を生成する定電流源と、
前記定電流の経路上に設けられたインピーダンス素子と、
を含み、前記インピーダンス素子の電圧降下にもとづく前記制御電圧を、前記第１トランジスタの前記制御端子に供給する、請求項５に記載の半導体集積回路。
定電流を生成する定電流源と、
前記定電流の経路上に設けられたインピーダンス素子と、
を含み、前記インピーダンス素子の電圧降下にもとづく前記制御電圧を、前記第１トランジスタの前記制御端子に供給する、請求項５に記載の半導体集積回路。
【請求項9】
前記電圧制御回路は、リニアレギュレータを含む、請求項４に記載の半導体集積回路。
【請求項10】
前記定電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に、前記第１トランジスタと直列に接続され、前記第１状態においてオフ、前記第２状態においてオンとなる第２トランジスタをさらに含む、請求項４から９のいずれかに記載の半導体集積回路。
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に、前記第１トランジスタと直列に接続され、前記第１状態においてオフ、前記第２状態においてオンとなる第２トランジスタをさらに含む、請求項４から９のいずれかに記載の半導体集積回路。
【請求項11】
前記電源回路は、
前記第１状態において、前記ヒューズメモリ回路の前記電源ラインに、前記第１電圧レベルの前記内部電源電圧を発生し、前記第２状態において、前記ヒューズメモリ回路の前記電源ラインに、前記第２電圧レベルの前記内部電源電圧を発生する可変電圧回路を含む、請求項１に記載の半導体集積回路。
前記第１状態において、前記ヒューズメモリ回路の前記電源ラインに、前記第１電圧レベルの前記内部電源電圧を発生し、前記第２状態において、前記ヒューズメモリ回路の前記電源ラインに、前記第２電圧レベルの前記内部電源電圧を発生する可変電圧回路を含む、請求項１に記載の半導体集積回路。
【請求項12】
前記可変電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記第１状態において、前記第１トランジスタをフルオンさせ、前記第２状態において、前記内部電源電圧が前記第２電圧レベルに近づくように前記第１トランジスタの制御端子の電圧をフィードバック制御する電圧制御回路と、
を含む、請求項１１に記載の半導体集積回路。
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記第１状態において、前記第１トランジスタをフルオンさせ、前記第２状態において、前記内部電源電圧が前記第２電圧レベルに近づくように前記第１トランジスタの制御端子の電圧をフィードバック制御する電圧制御回路と、
を含む、請求項１１に記載の半導体集積回路。
【請求項13】
前記可変電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記内部電源電圧にもとづくフィードバック電圧と基準電圧とを入力ノードに受け、出力が前記第１トランジスタの制御端子と接続されたオペアンプと、
を含み、前記第１状態と前記第２状態とで、前記基準電圧の電圧レベルが切り替え可能である、請求項１１に記載の半導体集積回路。
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記内部電源電圧にもとづくフィードバック電圧と基準電圧とを入力ノードに受け、出力が前記第１トランジスタの制御端子と接続されたオペアンプと、
を含み、前記第１状態と前記第２状態とで、前記基準電圧の電圧レベルが切り替え可能である、請求項１１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ヒューズメモリ回路を備える半導体集積回路に関する。
【背景技術】
【0002】
各種半導体装置において、製造後の特性調整や構成変更を行う技術として、トリミングが知られている。トリミングは連続（アナログ）的に行う方法と、離散（デジタル）的に行う方法があるが、近年ではコスト的に有利なデジタル・トリミングが好まれる。
【0003】
コスト的に有利な理由は、微細化による面積効率の良いデジタル回路利用が容易になったことや、レーザートリミングなど余分なテストフローを不要とすることが挙げられる。
【0004】
また、トリミング値が確定的となるため、機能の切り替えや、冗長回路ＯＮ／ＯＦＦの不良品救済による歩留まり向上もデジタル・トリミングが好まれる要因である。
【0005】
デジタル・トリミングの手法として、次の方法が知られている。
・不揮発性メモリ（EEPROM，Flashメモリ，FeRAM，MRAM，PRAMなど）
・ヒューズ（ポリシリコン溶断，メタル配線溶断）
・アンチヒューズ（ツェナーザッピング，ゲート酸化膜ブレークダウン）
・不揮発性メモリ（EEPROM，Flashメモリ，FeRAM，MRAM，PRAMなど）
・ヒューズ（ポリシリコン溶断，メタル配線溶断）
・アンチヒューズ（ツェナーザッピング，ゲート酸化膜ブレークダウン）
【0006】
ヒューズメモリ回路は、ポリシリコンやメタル配線などのヒューズ素子と、ヒューズ素子と直列に接続されるトランジスタと、を含む構成が一般的である。ヒューズメモリ回路には、ヒューズ素子の切断／導通によって１ビットの情報が保持される。プログラム（トリミング）の工程において、トランジスタとヒューズ素子の両端間に、高い電源電圧が印加される。この状態で、トランジスタをオンすることでヒューズ素子に大電流が流れ、ヒューズ素子を切断することができる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２００５－８５９８０号公報
【特許文献2】国際公開ＷＯ２０２３／２７６７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
ヒューズメモリ回路が集積化されたＩＣ（Integrated Circuit）は、プログラム後にアプリケーション回路に組み込まれる。ヒューズメモリ回路を構成するトランジスタは、オフに固定される。
【0009】
ところが、このトランジスタは、サージの印加や経時的な劣化によって、導通モードで故障する可能性がゼロではない。もしトランジスタが導通モードで故障すると、ヒューズ素子に大電流が流れ、ヒューズメモリ回路に記録された値が破壊される。この問題は特に、アプリケーション回路において、トランジスタとヒューズ素子の両端間に、プログラム時と同程度の高い電源電圧が印加される場合に起こりうる。
【0010】
本開示は係る状況においてされたものであり、そのある態様の例示的な目的のひとつは、ヒューズメモリ回路の信頼性を高めた半導体集積回路の提供にある。
【課題を解決するための手段】
【0011】
本開示のある態様の半導体集積回路は、外部電源電圧を受ける電源ピンと、ヒューズ素子を含むヒューズメモリ回路と、外部電源電圧を受け、出力がヒューズメモリ回路と接続され、（i）ヒューズメモリ回路の電源ラインに、ヒューズ素子を切断可能な第１電圧レベルの内部電源電圧を供給する第１状態と、（ii）ヒューズメモリ回路の電源ラインに、第１電圧レベルより低く、ヒューズ素子を切断不能な第２電圧レベルの内部電源電圧を供給する第２状態と、が、制御信号に応じて切りかえ可能な電源回路と、を備える。
【0012】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0013】
本開示のある態様によれば、ヒューズメモリ回路の信頼性を高めることができる。
【図面の簡単な説明】
【0014】
【発明を実施するための形態】
【0015】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素または重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素または重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0016】
一実施形態に係る半導体集積回路は、外部電源電圧を受ける電源ピンと、ヒューズ素子を含むヒューズメモリ回路と、外部電源電圧を受け、出力がヒューズメモリ回路と接続され、（i）ヒューズメモリ回路の電源ラインに、ヒューズ素子を切断可能な第１電圧レベルの内部電源電圧を供給する第１状態と、（ii）ヒューズメモリ回路の電源ラインに、第１電圧レベルより低く、ヒューズ素子を切断不能な第２電圧レベルの内部電源電圧を供給する第２状態と、が、制御信号に応じて切りかえ可能な電源回路と、を備える。
【0017】
この構成によると、ヒューズメモリ回路のプログラム時には、前記電源回路を第１状態に設定することにより、ヒューズメモリ回路を切断可能となる。プログラムの完了後、半導体集積回路が通常動作するときには、前記電源回路を第２状態に設定する。第２状態では、ヒューズメモリ回路を構成するトランジスタに故障が生じた場合であっても、ヒューズ素子に流れる電流は、切断のためのしきい値電流を超えないため、ヒューズ素子は切断されない。このようにして、ヒューズメモリ回路の信頼性を高めることができる。
【0018】
一実施形態において、第１電圧レベルは、外部電源電圧と実質的に等しくてもよい。
【0019】
一実施形態において電源回路は、第１状態においてディセーブル状態となり、第２状態においてイネーブル状態となり、ヒューズメモリ回路の電源ラインに、第２電圧レベルの内部電源電圧を発生する定電圧回路と、電源ピンとヒューズメモリ回路の電源ラインの間に設けられ、第１状態においてオン状態となり、第２状態においてオフ状態となるスイッチと、を含んでもよい。
【0020】
一実施形態において、定電圧回路は、電源ピンとヒューズメモリ回路の電源ラインの間に設けられた第１トランジスタと、第１トランジスタの制御端子に制御電圧を供給する電源制御回路と、を含んでもよい。
【0021】
一実施形態において、定電圧回路はソースフォロア回路またはエミッタフォロア回路であってもよい。
【0022】
一実施形態において、電源制御回路は、定電流を生成する定電流源と、定電流の経路上に設けられた少なくともひとつの定電圧素子と、を含み、少なくともひとつの定電圧素子の電圧降下にもとづく制御電圧を、第１トランジスタの制御端子に供給してもよい。
【0023】
一実施形態において、定電圧素子は、ゲートドレイン間が接続された電界効果トランジスタ（ＦＥＴ）であってもよい。
【0024】
一実施形態において、電源制御回路は、定電流を生成する定電流源と、定電流の経路上に設けられたインピーダンス素子と、を含み、インピーダンス素子の電圧降下にもとづく制御電圧を、第１トランジスタの制御端子に供給してもよい。
【0025】
一実施形態において、電圧制御回路は、リニアレギュレータを含んでもよい。
【0026】
一実施形態において、定電圧回路は、電源ピンとヒューズメモリ回路の電源ラインの間に、第１トランジスタと直列に接続され、第１状態においてオフ、第２状態においてオンとなる第２トランジスタをさらに含んでもよい。
【0027】
一実施形態において、電源回路は、第１状態において、ヒューズメモリ回路の電源ラインに、第１電圧レベルの内部電源電圧を発生し、第２状態において、ヒューズメモリ回路の電源ラインに、第２電圧レベルの内部電源電圧を発生する可変電圧回路を含んでもよい。
【0028】
一実施形態において、可変電圧回路は、電源ピンとヒューズメモリ回路の電源ラインの間に設けられた第１トランジスタと、第１状態において、第１トランジスタをフルオンさせ、第２状態において、内部電源電圧が第２電圧レベルに近づくように第１トランジスタの制御端子の電圧をフィードバック制御する電圧制御回路と、を含んでもよい。
【0029】
一実施形態において、可変電圧回路は、電源ピンとヒューズメモリ回路の電源ラインの間に設けられた第１トランジスタと、内部電源電圧にもとづくフィードバック電圧と基準電圧とを入力ノードに受け、出力が第１トランジスタの制御端子と接続されたオペアンプと、を含み、第１状態と第２状態とで、基準電圧の電圧レベルが切り替え可能であってもよい。
【0030】
（実施形態）
以下、好適な実施の形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、開示および発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施の形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、開示および発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0031】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0032】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0033】
はじめに、ヒューズメモリ回路の基本構成と、それにおいて生ずる問題を説明する。
【0034】
図１は、ヒューズメモリ回路１０の基本構成を示す回路図である。ヒューズメモリ回路１０は、ヒューズ素子１２と、ヒューズ切断用のトランジスタ１４を備える。
【0035】
プログラム工程において、トランジスタ１４のゲートにハイレベルの書込イネーブル信号を与えると、トランジスタ１４がオン状態となり、ヒューズ素子１２の両端間に電圧ＶＤＤが印加される。これにより、ヒューズ素子１２に電流が流れ、ヒューズ素子１２が切断される。この状態が、１（または０）が書き込まれた状態である。プログラム工程において、トランジスタ１４をオンとしなければ、ヒューズ素子１２は導通状態のまま維持される。この状態が、０（または１）が書き込まれた状態である。
【0036】
プログラム工程を経て、ヒューズメモリ回路１０を備える半導体集積回路が出荷され、最終製品に組み込まれる。最終製品の動作中に、トランジスタ１４のゲートは、図１に示す様にローに固定され、トランジスタ１４はオフとなる。出力ノードＯＵＴは、ヒューズ素子が切断されていなければハイレベル（ＶＤＤ）となり、切断されていれば、ハイインピーダンスとなる。
【0037】
本発明者は、ヒューズメモリ回路１０において、以下の問題が生ずることを認識するに至った。
【0038】
トランジスタ１４に発生する故障は、ゲート酸化膜破壊と、拡散接合破壊が考えられる。ゲート酸化膜破壊は、ＴＤＤＢ（Time Dependent Dielectric Breakdown）と呼ばれ、時間の経過とともに生ずる絶縁膜（ゲート酸化膜や配線間の絶縁膜）の故障である。
【0039】
一般に、トランジスタのゲート酸化膜に強い電界を加えると絶縁破壊が生ずるが、ＴＤＤＢは、弱い電界が長時間にわたり印加された場合に生ずる。ＴＤＤＢが生ずると、トランジスタのドレインからゲートに対して、電流経路（i）が発生する。トランジスタ１４にＴＤＤＢが発生すると、この電流経路（i）を介してヒューズ素子１２に電流が流れて、切断されていないヒューズ素子１２が切断される可能性がある。
【0040】
拡散接合破壊は、トランジスタのドレイン拡散層とウェルの接合面のダメージによって、ドレインからバックゲート、ドレインからソースに対してリーク電流経路（ii）が発生し、経時劣化とともにリーク電流経路（ii）のインピーダンスが低くなって電流が増大し、最終的に短絡状態となる。トランジスタ１４が短絡状態となると、ヒューズ素子１２に電流が流れて、切断されていないヒューズ素子１２が切断される可能性がある。
【0041】
このように、ヒューズメモリ回路１０では、書き込み用のトランジスタ１４に故障が生ずると、記憶している値が破壊されるという問題がある。以下ではこの問題を解決可能な半導体集積回路について説明する。
【0042】
図２は、実施形態に係る半導体集積回路１００の回路図である。半導体集積回路１００は、第１電源ライン１０２、第２電源ライン１０４、接地ライン１０６、ヒューズメモリ回路１１０、制御回路１２０、電源回路１３０を備える。
【0043】
半導体集積回路１００の電源ピンＶＤＤには、外部電源電圧ＶＤＤ１が供給される。接地ピンＧＮＤは接地される。制御ピンＣＮＴには、半導体集積回路１００の動作モードを指示する制御信号ＣＮＴが入力される。制御信号ＣＮＴは、ヒューズメモリ回路１１０の書き込み（プログラム）を行う際に、所定レベルに固定される。
【0044】
ヒューズメモリ回路１１０は、ヒューズ素子を含む１ビットのメモリセルである。ヒューズメモリ回路１１０は、ヒューズ素子Ｆ１，Ｆ２、トランジスタＭＮ１，ＭＮ２、インバータＩＮＶ１，ＩＮＶ２を含む。プログラム工程においてトランジスタＭＮ１がオンすると、ヒューズ素子Ｆ１に電流が流れ、ヒューズ素子Ｆ１が切断される。反対に、トランジスタＭＮ２がオンすると、ヒューズ素子Ｆ２に電流が流れ、ヒューズ素子Ｆ２が切断される。
【0045】
制御回路１２０は、書込イネーブル信号ＷＲＴ＿ＥＮとデータＤＡＴＡを受ける。制御回路１２０は、プログラム工程において、データＤＡＴＡに応じてヒューズ素子Ｆ１とヒューズ素子Ｆ２を選択的（相補的）に切断する。ヒューズ素子Ｆ１が切断された状態が値１が書き込まれた状態であり、ヒューズ素子Ｆ２が切断された状態が値０が書き込まれた状態である。
【0046】
なお、ここで示したヒューズメモリ回路１１０の構成は例示であって、本発明においてヒューズメモリ回路１１０の構成は特に限定されるものではない。
【0047】
電源回路１３０は、第１電源ライン１０２を介して外部電源電圧ＶＤＤ１を受ける。電源回路１３０の出力は、第２電源ライン１０４を介してヒューズメモリ回路１１０と接続される。
【0048】
電源回路１３０は、第１状態φ１と第２状態φ２が切り替え可能となっている。第１状態φ１において電源回路１３０は、ヒューズメモリ回路１１０と接続される第２電源ライン１０４に、ヒューズ素子Ｆ１，Ｆ２を切断可能な第１電圧レベルＶ１の内部電源電圧ＶＤＤ２を供給する。
【0049】
第２状態φ２において電源回路１３０は、第２電源ライン１０４に、第１電圧レベルＶ１より低く、ヒューズ素子Ｆ１，Ｆ２を切断不能な第２電圧レベルＶ２の内部電源電圧ＶＤＤ２を供給する。
【0050】
トランジスタＭＮ１のドレインソース間電圧をＶＤＳ、ヒューズ素子Ｆ１の抵抗値をＲＦとするとき、ヒューズ素子Ｆ１に流れる電流ＩＣは、
ＩＣ＝（ＶＤＤ２－ＶＤＳ）／ＲＦ
となる。ヒューズ素子Ｆ１は、あるしきい値ＩＴＨを超える電流が流れると切断されるから、
（ＶＤＤ２－ＶＤＳ）／ＲＦ＞ＩＴＨ
が成り立つとき、言い換えると、
ＶＤＤ２＞ＩＴＨ・ＲＦ＋ＶＤＳ
が成り立つときに、ヒューズ素子Ｆ１が切断される。したがって、第１電圧レベルＶ１は、
Ｖ１＞ＩＴＨ・ＲＦ＋ＶＤＳ
を満たせばよい。
ＩＣ＝（ＶＤＤ２－ＶＤＳ）／ＲＦ
となる。ヒューズ素子Ｆ１は、あるしきい値ＩＴＨを超える電流が流れると切断されるから、
（ＶＤＤ２－ＶＤＳ）／ＲＦ＞ＩＴＨ
が成り立つとき、言い換えると、
ＶＤＤ２＞ＩＴＨ・ＲＦ＋ＶＤＳ
が成り立つときに、ヒューズ素子Ｆ１が切断される。したがって、第１電圧レベルＶ１は、
Ｖ１＞ＩＴＨ・ＲＦ＋ＶＤＳ
を満たせばよい。
【0051】
反対に、
（ＶＤＤ２－ＶＤＳ）／ＲＦ＜ＩＴＨ
が成り立つとき、言い換えると、
ＶＤＤ２＜ＩＴＨ・ＲＦ＋ＶＤＳ
が成り立つときに、ヒューズ素子Ｆ１は切断されない。したがって、第２電圧レベルＶ２は、
Ｖ２＜ＩＴＨ・ＲＦ＋ＶＤＳ
を満たせばよい。
（ＶＤＤ２－ＶＤＳ）／ＲＦ＜ＩＴＨ
が成り立つとき、言い換えると、
ＶＤＤ２＜ＩＴＨ・ＲＦ＋ＶＤＳ
が成り立つときに、ヒューズ素子Ｆ１は切断されない。したがって、第２電圧レベルＶ２は、
Ｖ２＜ＩＴＨ・ＲＦ＋ＶＤＳ
を満たせばよい。
【0052】
以上が半導体集積回路１００の構成である。続いてその動作を説明する。
【0053】
半導体集積回路１００のプログラム工程において、半導体集積回路１００の電源ピンＶＤＤには、外部のテスター（不図示）から、外部電源電圧ＶＤＤ１が供給される。また制御ピンＣＮＴには、第１レベル（たとえばハイ）の制御信号ＣＮＴが入力される。第１レベルの制御信号ＣＮＴに応答して、電源回路１３０は第１状態φ１に設定され、第２電源ライン１０４に、第１電圧レベルＶ１の内部電源電圧ＶＤＤを発生する。
【0054】
プログラム工程において、書込イネーブル信号ＷＲＴ＿ＥＮがアサートされる。制御回路１２０は、２つのトランジスタＭＮ１，ＭＮ２のうち、データＤＡＴＡの値に応じた一方をオンする。これにより、ヒューズ素子Ｆ１，Ｆ２のうち、オンとなったトランジスタと直列である一方が切断される。
【0055】
プログラム後、半導体集積回路１００は出荷され、ユーザが設計する電子機器などに搭載される。電子機器の動作中、半導体集積回路１００の電源ピンＶＤＤには電子機器の電源回路から、外部電源電圧ＶＤＤ１が供給される。この外部電源電圧ＶＤＤ１は、トリミング工程において供給される外部電源電圧ＶＤＤ１と同じ、あるいは異なる電圧レベルを有しうる。
【0056】
半導体集積回路１００が電子機器に搭載された状態において、制御ピンＣＮＴには、第２レベル（たとえばロー）の制御信号ＣＮＴが入力される。第２レベルの制御信号ＣＮＴに応答して、電源回路１３０は第２状態φ２に設定され、第２電源ライン１０４に、第２電圧レベルＶ２の内部電源電圧ＶＤＤを発生する。
【0057】
半導体集積回路１００の動作中に、トランジスタＭＮ１に、ショートモードの故障が発生したり、サージノイズによってトランジスタＭＮ１が誤動作してターンオンしたとする。このとき、ヒューズ素子Ｆ１には、電流ＩＣが流れるが、内部電源電圧ＶＤＤ２が低いため、その電流はしきい値ＩＴＨを越えることはない。したがってヒューズ素子Ｆ１は切断されず、保護することができる。ヒューズ素子Ｆ２についても同様である。
【0058】
またプログラム工程においてヒューズ素子Ｆ１が切断されない場合、半導体集積回路１００の動作中に、トランジスタＭＮ１のドレインには、低い第２電圧レベルＶ２の内部電源電圧ＶＤＤ２が印加されることとなる。これにより、トランジスタＭＮ１のドレインに高い電圧レベルが印加される場合に比べて、トランジスタＭＮ１の劣化自体を抑制できるという効果がある。トランジスタＭＮ２についても同様である。
【0059】
本開示は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
【0060】
（実施例１）
図３は、実施例１に係る半導体集積回路１００Ａの回路図である。電源回路１３０Ａは、定電圧回路１４０およびスイッチＳＷ１を備える。スイッチＳＷ１は、電源ピンＶＤＤ（第１電源ライン１０２）と第２電源ライン１０４の間に接続される。スイッチＳＷ１は、制御信号ＣＮＴが第１レベルのときにオンとなる。
図３は、実施例１に係る半導体集積回路１００Ａの回路図である。電源回路１３０Ａは、定電圧回路１４０およびスイッチＳＷ１を備える。スイッチＳＷ１は、電源ピンＶＤＤ（第１電源ライン１０２）と第２電源ライン１０４の間に接続される。スイッチＳＷ１は、制御信号ＣＮＴが第１レベルのときにオンとなる。
【0061】
定電圧回路１４０は、イネーブル端子ＥＮを有する。定電圧回路１４０は、制御信号ＣＮＴが第１レベルのときにディセーブル状態、第２レベルのときにイネーブル状態となる。定電圧回路１４０はイネーブル状態において、第２電源ライン１０４に、第２電圧レベルＶ２の内部電源電圧ＶＤＤ２を発生する。
【0062】
半導体集積回路１００Ａの動作を説明する。制御信号ＣＮＴが第１レベルのときに、定電圧回路１４０はディセーブル状態となり、スイッチＳＷ１がオンとなる。このとき、第２電源ライン１０４に発生する内部電源電圧ＶＤＤ２の電圧レベルＶ１は、外部電源電圧ＶＤＤ１の電圧レベルと実質的に等しくなる。
ＶＤＤ２≒ＶＤＤ１
ＶＤＤ２≒ＶＤＤ１
【0063】
制御信号ＣＮＴが第２レベルのときに、定電圧回路１４０はイネーブル状態となり、スイッチＳＷ１がオフとなる。このとき、第２電源ライン１０４には、第２電圧レベルＶ２の内部電源電圧ＶＤＤ２が発生する。
【0064】
続いて、電源回路１３０Ａの構成例を説明する。
【0065】
図４は、一実施例に係る電源回路１３０Ａａの回路図である。スイッチＳＷ１は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第３トランジスタＭ３と、インバータ１０８を備える。制御信号ＣＮＴが第１レベル（ハイ）のときに、第３トランジスタＭ３のゲートにローレベル（０Ｖ）が印加され、第３トランジスタＭ３がオンとなる。制御信号ＣＮＴが第２レベル（ロー）のときに、第３トランジスタＭ３のゲートにハイレベル（ＶＤＤ１）が印加され、第３トランジスタＭ３がオンとなる。
【0066】
定電圧回路１４０ａは、第１トランジスタＭ１、第２トランジスタＭ２、電源制御回路１４２、インバータ１４３を含む。
【0067】
第１トランジスタＭ１および電源制御回路１４２が、定電圧回路の主要部を形成している。電源制御回路１４２は、第１トランジスタＭ１の制御端子（ゲート）に適切なゲート電圧を供給することにより、第１トランジスタＭ１のソース（第２電源ライン１０４）に、第２電圧レベルＶ２の内部電源電圧ＶＤＤ２を発生させる。後述するように、電源制御回路１４２と第１トランジスタＭ１は、ソースフォロア回路（電圧クランプ回路）であってもよいし、リニアレギュレータであってもよい。
【0068】
第２トランジスタＭ２は、定電圧回路１４０ａのイネーブル、ディセーブルを切りかえるために設けられている。第２トランジスタＭ２は、第１電源ライン１０２と第２電源ライン１０４の間に、第１トランジスタＭ１と直列に接続される。第２トランジスタＭ２はＰＭＯＳトランジスタであり、その制御端子（ゲート）には、インバータ１４３の出力信号が供給される。
【0069】
制御信号ＣＮＴが第１レベル（ハイ）のときに、第２トランジスタＭ２のゲートには、ハイレベル（ＶＤＤ１）が印加され、第２トランジスタＭ２がオフとなり、定電圧回路１４０ａはディセーブル状態となる。制御信号ＣＮＴが第２レベル（ロー）のときに、第２トランジスタＭ２のゲートにローレベル（０Ｖ）が印加され、第２トランジスタＭ２がオンとなる。これにより、定電圧回路１４０ａがイネーブル状態となる。
【0070】
図５は、一実施例に係る電源回路１３０Ａｂの回路図である。定電圧回路１４０ｂは、ソースフォロア回路（電圧クランプ回路）である。電源制御回路１４２ｂは、第１トランジスタＭ１のゲートに、所定レベルのバイアス電圧Ｖｂを供給する。第１トランジスタＭ１のゲートソース間電圧をＶＧＳとするとき、第２電圧レベルＶ２は、
Ｖ２＝Ｖｂ－ＶＧＳ
となる。
Ｖ２＝Ｖｂ－ＶＧＳ
となる。
【0071】
電源制御回路１４２ｂは、定電流源１４４および複数の定電圧素子１４６を含む。定電流源１４４は、基準電流源であり、電源電圧ＶＤＤ１に依存しない基準電流ＩＲＥＦを生成する。基準電流ＩＲＥＦの経路上には、定電圧素子１４６が設けられる。この例では定電圧素子１４６は、ゲートドレイン間が結線されたＮチャンネルＭＯＳＦＥＴであり、バイアス電圧Ｖｂは、
Ｖｂ＝２×ＶＧＳ
となる。定電流源１４４に替えて、抵抗を設けてもよい。
Ｖｂ＝２×ＶＧＳ
となる。定電流源１４４に替えて、抵抗を設けてもよい。
【0072】
この構成によれば、定電圧素子１４６の個数に応じて、バイアス電圧Ｖｂの電圧レベル、ひいては第２電圧レベルＶ２を設計できる。定電圧素子１４６としては、ダイオードや、ツェナーダイオードを用いてもよいし、異なる種類の定電圧素子を組み合わせてもよい。
【0073】
図６は、一実施例に係る電源回路１３０Ａｃの回路図である。電源制御回路１４２ｃは、図５の定電圧素子１４６を、インピーダンス素子１４８に置換したものである。インピーダンス素子１４８はたとえば抵抗である。バイアス電圧Ｖｂは、
Ｖｂ＝ＩＲＥＦ×Ｒ
となる。
Ｖｂ＝ＩＲＥＦ×Ｒ
となる。
【0074】
図７は、一実施例に係る電源回路１３０Ａｄの回路図である。電源制御回路１４２ｄは、リニアレギュレータ１５０を含む。リニアレギュレータ１５０は、オペアンプ１５２、基準電圧源１５４、抵抗Ｒ１１，Ｒ１２を含む。バイアス電圧Ｖｂは、
Ｖｂ＝ＶＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１１
となる。電圧クランプ回路１５６は、抵抗Ｒ２１、ツェナーダイオードＺＤ２１、ＮチャンネルＭＯＳＦＥＴであるトランジスタＭ２１を含み、外部電源電圧ＶＤＤ１を、クランプし、電源電圧ＶＤＤ３を生成する。
ＶＤＤ３＝ＶＺＤ－ＶＧＳ
ＶＺＤはツェナーダイオードのツェナー電圧である。
Ｖｂ＝ＶＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１１
となる。電圧クランプ回路１５６は、抵抗Ｒ２１、ツェナーダイオードＺＤ２１、ＮチャンネルＭＯＳＦＥＴであるトランジスタＭ２１を含み、外部電源電圧ＶＤＤ１を、クランプし、電源電圧ＶＤＤ３を生成する。
ＶＤＤ３＝ＶＺＤ－ＶＧＳ
ＶＺＤはツェナーダイオードのツェナー電圧である。
【0075】
クランプ後の電源電圧ＶＤＤ３は、オペアンプ１５２の電源ノードに供給される。またクランプ後の電源電圧ＶＤＤ３は、第２トランジスタＭ２に供給される。
【0076】
図８は、一実施例に係る電源回路１３０Ａｅの回路図である。電源制御回路１４２ｅおよび第１トランジスタＭ１は、リニアレギュレータ１６０を形成している。第１トランジスタＭ１は、ＰチャンネルＭＯＳＦＥＴである。基準電圧源１６４は基準電圧ＶＲＥＦを生成する。抵抗Ｒ３１およびＲ３２は、内部電源電圧ＶＤＤ２を分圧し、フィードバック電圧ＶＦＢを生成する。オペアンプ１６２は内部電源電圧ＶＤＤ２に応じたフィードバック電圧ＶＦＢが基準電圧ＶＲＥＦに近づくように、つまりそれらの誤差がゼロに近づくように、第１トランジスタＭ１のゲート電圧ＶＧをフィードバック制御する。第２電圧レベルＶ２は、
Ｖ２＝ＶＲＥＦ×（Ｒ３１＋Ｒ３２）／Ｒ３１
となる。
Ｖ２＝ＶＲＥＦ×（Ｒ３１＋Ｒ３２）／Ｒ３１
となる。
【0077】
（実施例２）
図９は、実施例２に係る電源回路１３０Ｂの回路図である。電源回路１３０Ｂは、可変電圧源である。電源制御回路１４２Ｂと第１トランジスタＭ１は、図７と同様に、リニアレギュレータを形成しており、基準電圧源１６４に代えて、可変基準電圧源１６６を備える。可変基準電圧源１６６が生成する基準電圧ＶＲＥＦは、制御信号ＣＮＴが第１レベルのときに、電圧レベルＶＲＥＦ１である。第１電圧レベルＶ１は、
Ｖ１＝ＶＲＥＦ１×（Ｒ３１＋Ｒ３２）／Ｒ３１
となる。
図９は、実施例２に係る電源回路１３０Ｂの回路図である。電源回路１３０Ｂは、可変電圧源である。電源制御回路１４２Ｂと第１トランジスタＭ１は、図７と同様に、リニアレギュレータを形成しており、基準電圧源１６４に代えて、可変基準電圧源１６６を備える。可変基準電圧源１６６が生成する基準電圧ＶＲＥＦは、制御信号ＣＮＴが第１レベルのときに、電圧レベルＶＲＥＦ１である。第１電圧レベルＶ１は、
Ｖ１＝ＶＲＥＦ１×（Ｒ３１＋Ｒ３２）／Ｒ３１
となる。
【0078】
基準電圧ＶＲＥＦは、制御信号ＣＮＴが第２レベルのときに、電圧レベルＶＲＥＦ２となる。第２電圧レベルＶ２は、
Ｖ２＝ＶＲＥＦ２×（Ｒ３１＋Ｒ３２）／Ｒ３１
となる。
Ｖ２＝ＶＲＥＦ２×（Ｒ３１＋Ｒ３２）／Ｒ３１
となる。
【0079】
（実施例３）
図１０は、実施例３に係る電源回路１３０Ｃの回路図である。電源回路１３０Ｃにおいて、電源制御回路１４２Ｃと第１トランジスタＭ１は、リニアレギュレータを構成する。電源制御回路１４２Ｃは、プルアップ抵抗Ｒ４１およびトランジスタＭ４を含む。
図１０は、実施例３に係る電源回路１３０Ｃの回路図である。電源回路１３０Ｃにおいて、電源制御回路１４２Ｃと第１トランジスタＭ１は、リニアレギュレータを構成する。電源制御回路１４２Ｃは、プルアップ抵抗Ｒ４１およびトランジスタＭ４を含む。
【0080】
オペアンプ１６２は、イネーブル端子ＥＮを備え、制御信号ＣＮＴが第１レベルのときにディセーブル状態、制御信号ＣＮＴが第２レベルのときにイネーブル状態となる。トランジスタＭ４は、ＮチャンネルＭＯＳＦＥＴであり、制御信号ＣＮＴが第１レベルのときにオン状態、制御信号ＣＮＴが第２レベルのときオフ状態となる。
【0081】
制御信号ＣＮＴが第１レベルのとき、トランジスタＭ４がオンすることにより、第１トランジスタＭ１のゲートに、ローレベル電圧（０Ｖ）が印加され、第１トランジスタＭ１がフルオンする。これにより、第２電源ライン１０４に、外部電源電圧ＶＤＤ１と実質的に電圧レベルが等しい内部電源電圧ＶＤＤ２が現れる。
【0082】
制御信号ＣＮＴが第２レベルのとき、トランジスタＭ４はオフとなる。オペアンプ１６２がイネーブル状態となり、第２電源ライン１０４には、第２電圧レベルＶ２の内部電源電圧ＶＤＤ２が発生する。
Ｖ２＝ＶＲＥＦ×（Ｒ３１＋Ｒ３２）／Ｒ３１
Ｖ２＝ＶＲＥＦ×（Ｒ３１＋Ｒ３２）／Ｒ３１
【0083】
最後に半導体集積回路１００のいくつかの具体例を説明する。
【0084】
図１１は、半導体集積回路３００の一例（３００Ａ）を示すブロック図である。内部回路３１０Ａはデジタル回路であり、静的ランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）３１２，３１４と、セレクタ３１６、マイクロプロセッサ３１８を備える。２個のＳＲＡＭ３１２，３１４は冗長性をもたせるために設けられており、一方がセレクタ３１６によって選択される。
【0085】
ヒューズ回路４００は、制御レジスタ４０２を介して制御可能であり、ヒューズ回路４００は、セレクタ３１６の制御情報がプログラム可能である。マイクロプロセッサ３１８は、２個のＳＲＡＭ３１２，３１４のうち、ヒューズ回路４００に書き込まれた値に応じた一方にアクセスすることができる。この構成によれば、半導体集積回路３００Ａの検査工程において、２個のＳＲＡＭ３１２，３１４の一方に異常が検出された場合、正常な他方を選択することで、歩留まりを改善できる。
【0086】
図１２は、半導体集積回路３００の別の一例（３００Ｂ）を示す図である。内部回路３１０Ｂは、リニアレギュレータ（ＬＤＯ：Low Drop Output）３２０を含む。リニアレギュレータ３２０は、トランジスタ３２２、オペアンプ３２４、基準電圧源３２６、抵抗Ｒ４１，Ｒ４２を備える。
【0087】
この例では、抵抗Ｒ４２は可変抵抗であり、ヒューズ回路４００には、可変抵抗の設定値がプログラムされる。これにより、リニアレギュレータ３２０の出力電圧ＶＯＵＴの目標値を調節できる。
【0088】
図１３は、半導体集積回路３００の別の一例（３００Ｃ）を示す図である。内部回路３１０Ｃは、インタフェース回路３３０を含む。インタフェース回路３３０は、入力バッファ３３２、プルダウン抵抗３３６、スイッチ３３４を含む。ヒューズ回路４００には、スイッチ３３４のオン／オフの設定値がプログラムされる。これにより、半導体集積回路３００Ｃの入力ピンを、バッファ受けとするか、プルダウンとするかを切りかえることができる。
【0089】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。
【0090】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0091】
（項目１）
外部電源電圧を受ける電源ピンと、
ヒューズ素子を含むヒューズメモリ回路と、
前記外部電源電圧を受け、出力が前記ヒューズメモリ回路と接続され、（i）前記ヒューズメモリ回路の電源ラインに、前記ヒューズ素子を切断可能な第１電圧レベルの内部電源電圧を供給する第１状態と、（ii）前記ヒューズメモリ回路の電源ラインに、前記第１電圧レベルより低く、前記ヒューズ素子を切断不能な第２電圧レベルの前記内部電源電圧を供給する第２状態と、が、制御信号に応じて切りかえ可能な電源回路と、
を備える、半導体集積回路。
外部電源電圧を受ける電源ピンと、
ヒューズ素子を含むヒューズメモリ回路と、
前記外部電源電圧を受け、出力が前記ヒューズメモリ回路と接続され、（i）前記ヒューズメモリ回路の電源ラインに、前記ヒューズ素子を切断可能な第１電圧レベルの内部電源電圧を供給する第１状態と、（ii）前記ヒューズメモリ回路の電源ラインに、前記第１電圧レベルより低く、前記ヒューズ素子を切断不能な第２電圧レベルの前記内部電源電圧を供給する第２状態と、が、制御信号に応じて切りかえ可能な電源回路と、
を備える、半導体集積回路。
【0092】
（項目２）
前記第１電圧レベルは、前記外部電源電圧と実質的に等しい、項目１に記載の半導体集積回路。
前記第１電圧レベルは、前記外部電源電圧と実質的に等しい、項目１に記載の半導体集積回路。
【0093】
（項目３）
前記電源回路は、
前記第１状態においてディセーブル状態となり、前記第２状態においてイネーブル状態となり、前記ヒューズメモリ回路の前記電源ラインに、前記第２電圧レベルの前記内部電源電圧を発生する定電圧回路と、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられ、前記第１状態においてオン状態となり、前記第２状態においてオフ状態となるスイッチと、
を含む、項目２に記載の半導体集積回路。
前記電源回路は、
前記第１状態においてディセーブル状態となり、前記第２状態においてイネーブル状態となり、前記ヒューズメモリ回路の前記電源ラインに、前記第２電圧レベルの前記内部電源電圧を発生する定電圧回路と、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられ、前記第１状態においてオン状態となり、前記第２状態においてオフ状態となるスイッチと、
を含む、項目２に記載の半導体集積回路。
【0094】
（項目４）
前記定電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記第１トランジスタの制御端子に制御電圧を供給する電源制御回路と、
を含む、項目３に記載の半導体集積回路。
前記定電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記第１トランジスタの制御端子に制御電圧を供給する電源制御回路と、
を含む、項目３に記載の半導体集積回路。
【0095】
（項目５）
前記定電圧回路はソースフォロア回路またはエミッタフォロア回路である、項目４に記載の半導体集積回路。
前記定電圧回路はソースフォロア回路またはエミッタフォロア回路である、項目４に記載の半導体集積回路。
【0096】
（項目６）
前記電源制御回路は、
定電流を生成する定電流源と、
前記定電流の経路上に設けられた少なくともひとつの定電圧素子と、
を含み、前記少なくともひとつの定電圧素子の電圧降下にもとづく前記制御電圧を、前記第１トランジスタの前記制御端子に供給する、項目５に記載の半導体集積回路。
前記電源制御回路は、
定電流を生成する定電流源と、
前記定電流の経路上に設けられた少なくともひとつの定電圧素子と、
を含み、前記少なくともひとつの定電圧素子の電圧降下にもとづく前記制御電圧を、前記第１トランジスタの前記制御端子に供給する、項目５に記載の半導体集積回路。
【0097】
（項目７）
前記定電圧素子は、ゲートドレイン間が接続された電界効果トランジスタである、項目６に記載の半導体集積回路。
前記定電圧素子は、ゲートドレイン間が接続された電界効果トランジスタである、項目６に記載の半導体集積回路。
【0098】
（項目８）
前記電源制御回路は、
定電流を生成する定電流源と、
前記定電流の経路上に設けられたインピーダンス素子と、
を含み、前記インピーダンス素子の電圧降下にもとづく前記制御電圧を、前記第１トランジスタの前記制御端子に供給する、項目５に記載の半導体集積回路。
前記電源制御回路は、
定電流を生成する定電流源と、
前記定電流の経路上に設けられたインピーダンス素子と、
を含み、前記インピーダンス素子の電圧降下にもとづく前記制御電圧を、前記第１トランジスタの前記制御端子に供給する、項目５に記載の半導体集積回路。
【0099】
（項目９）
前記電圧制御回路は、リニアレギュレータを含む、項目４に記載の半導体集積回路。
前記電圧制御回路は、リニアレギュレータを含む、項目４に記載の半導体集積回路。
【0100】
（項目１０）
前記定電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に、前記第１トランジスタと直列に接続され、前記第１状態においてオフ、前記第２状態においてオンとなる第２トランジスタをさらに含む、項目４から９のいずれかに記載の半導体集積回路。
前記定電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に、前記第１トランジスタと直列に接続され、前記第１状態においてオフ、前記第２状態においてオンとなる第２トランジスタをさらに含む、項目４から９のいずれかに記載の半導体集積回路。
【0101】
（項目１１）
前記電源回路は、
前記第１状態において、前記ヒューズメモリ回路の前記電源ラインに、前記第１電圧レベルの前記内部電源電圧を発生し、前記第２状態において、前記ヒューズメモリ回路の前記電源ラインに、前記第２電圧レベルの前記内部電源電圧を発生する可変電圧回路を含む、項目１に記載の半導体集積回路。
前記電源回路は、
前記第１状態において、前記ヒューズメモリ回路の前記電源ラインに、前記第１電圧レベルの前記内部電源電圧を発生し、前記第２状態において、前記ヒューズメモリ回路の前記電源ラインに、前記第２電圧レベルの前記内部電源電圧を発生する可変電圧回路を含む、項目１に記載の半導体集積回路。
【0102】
（項目１２）
前記可変電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記第１状態において、前記第１トランジスタをフルオンさせ、前記第２状態において、前記内部電源電圧が前記第２電圧レベルに近づくように前記第１トランジスタの制御端子の電圧をフィードバック制御する電圧制御回路と、
を含む、項目１１に記載の半導体集積回路。
前記可変電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記第１状態において、前記第１トランジスタをフルオンさせ、前記第２状態において、前記内部電源電圧が前記第２電圧レベルに近づくように前記第１トランジスタの制御端子の電圧をフィードバック制御する電圧制御回路と、
を含む、項目１１に記載の半導体集積回路。
【0103】
（項目１３）
前記可変電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記内部電源電圧にもとづくフィードバック電圧と基準電圧とを入力ノードに受け、出力が前記第１トランジスタの制御端子と接続されたオペアンプと、
を含み、前記第１状態と前記第２状態とで、前記基準電圧の電圧レベルが切り替え可能である、項目１１に記載の半導体集積回路。
前記可変電圧回路は、
前記電源ピンと前記ヒューズメモリ回路の前記電源ラインの間に設けられた第１トランジスタと、
前記内部電源電圧にもとづくフィードバック電圧と基準電圧とを入力ノードに受け、出力が前記第１トランジスタの制御端子と接続されたオペアンプと、
を含み、前記第１状態と前記第２状態とで、前記基準電圧の電圧レベルが切り替え可能である、項目１１に記載の半導体集積回路。
【符号の説明】
【0104】
１００ ヒューズメモリ回路
１０２ 第１ライン
１０４ 第２ライン
１１０ ヒューズユニット
Ｆ１ ヒューズ素子
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
１２０ 制御回路
１２２ インバータ
１２４ ＮＡＮＤゲート
２００ ヒューズメモリ回路
２１０ ヒューズユニット
２２０ 制御回路
２２２ インバータ
２２４ ＮＯＲゲート
５００ ヒューズメモリ回路
５１０ 第１ヒューズユニット
５２０ 第２ヒューズユニット
５３０ 第１インバータ
５３２ 第２インバータ
１０２ 第１ライン
１０４ 第２ライン
１１０ ヒューズユニット
Ｆ１ ヒューズ素子
Ｍ１ 第１トランジスタ
Ｍ２ 第２トランジスタ
１２０ 制御回路
１２２ インバータ
１２４ ＮＡＮＤゲート
２００ ヒューズメモリ回路
２１０ ヒューズユニット
２２０ 制御回路
２２２ インバータ
２２４ ＮＯＲゲート
５００ ヒューズメモリ回路
５１０ 第１ヒューズユニット
５２０ 第２ヒューズユニット
５３０ 第１インバータ
５３２ 第２インバータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】