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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024164628
(43)【公開日】2024-11-27
(54)【発明の名称】逐次比較型Ａ／Ｄコンバータ
(51)【国際特許分類】
H03M 1/12 20060101AFI20241120BHJP
H03M 1/46 20060101ALI20241120BHJP
【ＦＩ】
H03M1/12 C
H03M1/46
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023080249
(22)【出願日】2023-05-15
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】野村 尚弘
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA02
5J022CF01
5J022CF02
5J022CF04
(57)【要約】
【課題】消費電力を低減しつつ、変換精度を改善した逐次比較型Ａ／Ｄコンバータを提供する。
【解決手段】ＳＡＲ－ＡＤＣ１００は、容量型ＤＡＣ１１０と、容量型ＤＡＣ１１０に基準電圧Ｖｒを供給するバッファアンプ２００と、を備える。バッファアンプ２００は、動作電流ＩＤＤが相対的に大きい第１状態と、相対的に小さい第２状態が、逐次比較型Ａ／Ｄコンバータの動作クロックＣＫＬと同期した制御信号ＣＮＴにもとづいて切り替え可能に構成されている。
【選択図】図３
【解決手段】ＳＡＲ－ＡＤＣ１００は、容量型ＤＡＣ１１０と、容量型ＤＡＣ１１０に基準電圧Ｖｒを供給するバッファアンプ２００と、を備える。バッファアンプ２００は、動作電流ＩＤＤが相対的に大きい第１状態と、相対的に小さい第２状態が、逐次比較型Ａ／Ｄコンバータの動作クロックＣＫＬと同期した制御信号ＣＮＴにもとづいて切り替え可能に構成されている。
【選択図】図３
【特許請求の範囲】
【請求項1】
逐次比較型Ａ／Ｄコンバータであって、
容量型Ｄ／Ａコンバータと、
前記容量型Ｄ／Ａコンバータに基準電圧を供給するバッファアンプと、
を備え、
前記バッファアンプは、動作電流が相対的に大きい第１状態と相対的に小さい第２状態が、前記逐次比較型Ａ／Ｄコンバータの動作クロックと同期した制御信号にもとづいて切り替え可能に構成されている、逐次比較型Ａ／Ｄコンバータ。
容量型Ｄ／Ａコンバータと、
前記容量型Ｄ／Ａコンバータに基準電圧を供給するバッファアンプと、
を備え、
前記バッファアンプは、動作電流が相対的に大きい第１状態と相対的に小さい第２状態が、前記逐次比較型Ａ／Ｄコンバータの動作クロックと同期した制御信号にもとづいて切り替え可能に構成されている、逐次比較型Ａ／Ｄコンバータ。
【請求項2】
前記バッファアンプは、
可変電流源と、
差動増幅器と、
前記差動増幅器の出力を受ける利得段と、
前記可変電流源の出力電流を折り返し、前記差動増幅器および前記利得段に供給する第１カレントミラー回路と、
を含む、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
可変電流源と、
差動増幅器と、
前記差動増幅器の出力を受ける利得段と、
前記可変電流源の出力電流を折り返し、前記差動増幅器および前記利得段に供給する第１カレントミラー回路と、
を含む、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項3】
前記可変電流源は、
基準電流を生成する基準電流源と、
前記基準電流源と接続された入力ノードと、前記第１カレントミラー回路の入力ノードと接続された第１出力ノードと、第２出力ノードと、を有する第２カレントミラー回路と、
前記第２カレントミラー回路の前記第２出力ノードと前記第１カレントミラー回路の前記入力ノードの間に設けられ、前記制御信号に応じてオン、オフが切り替え可能なスイッチと、
を含む、請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
基準電流を生成する基準電流源と、
前記基準電流源と接続された入力ノードと、前記第１カレントミラー回路の入力ノードと接続された第１出力ノードと、第２出力ノードと、を有する第２カレントミラー回路と、
前記第２カレントミラー回路の前記第２出力ノードと前記第１カレントミラー回路の前記入力ノードの間に設けられ、前記制御信号に応じてオン、オフが切り替え可能なスイッチと、
を含む、請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項4】
前記可変電流源は、
前記第２カレントミラー回路の前記第２出力ノードと前記第１カレントミラー回路の前記入力ノードの間に、前記スイッチと直列に接続されたローパスフィルタをさらに含む、請求項３に記載の逐次比較型Ａ／Ｄコンバータ。
前記第２カレントミラー回路の前記第２出力ノードと前記第１カレントミラー回路の前記入力ノードの間に、前記スイッチと直列に接続されたローパスフィルタをさらに含む、請求項３に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項5】
前記第１カレントミラー回路は、カスコードカレントミラー回路である、請求項３または４に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項6】
前記逐次比較型Ａ／Ｄコンバータの構成要素は、ひとつの半導体基板に一体集積化される、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逐次比較型Ａ／Ｄコンバータに関する。
【背景技術】
【0002】
中分解能～高分解能（たとえば８ビット以上）のＡ／Ｄコンバータ（ＡＤＣ：Analog Digital Converter）として、逐次比較型（ＳＡＲ：Successive Approximation Register）が使用される。ＳＡＲ－ＡＤＣは、入力電圧をサンプルホールドし、それを１回目のしきい値電圧と比較する。そして比較結果に応じて、２回目のしきい値電圧を決定し、再び比較を行う。この動作を繰り返すことにより、バイナリ探索によって、アナログ電圧がデジタル信号に変換される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－６４８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＳＡＲ－ＡＤＣでは、しきい値電圧を生成するために、容量型Ｄ／Ａコンバータ（ＣＤＡＣ）が利用される。ＣＤＡＣは、複数のキャパシタと、複数のキャパシタを基準電圧Ｖｒによって個別に充電するスイッチ群を備える。基準電圧は、バッファ回路から供給される。
【0005】
ここで、スイッチ群の切り替えによって、バッファ回路が生成する基準電圧が変動する。基準電圧の変動は、ＣＤＡＣの変換精度、ひいてはＳＡＲ－ＡＤＣの変換精度の低下を招く。基準電圧の変動を短時間で収束させるためには、バッファ回路の能力（スルーレート）を高める必要があるが、そのためにはバッファ回路の動作電流を増やさなければならず、ＳＡＲ－ＡＤＣの消費電力が増加する。
【0006】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、消費電力を低減しつつ、変換精度を改善した逐次比較型Ａ／Ｄコンバータの提供にある。
【課題を解決するための手段】
【0007】
本開示のある態様の逐次比較型Ａ／Ｄコンバータは、容量型Ｄ／Ａコンバータと、容量型Ｄ／Ａコンバータに基準電圧を供給するバッファアンプと、を備える。バッファアンプは、動作電流が相対的に大きい第１状態と相対的に小さい第２状態が、逐次比較型Ａ／Ｄコンバータの動作クロックと同期した制御信号にもとづいて切り替え可能に構成されている。
【0008】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0009】
本開示のある態様によれば、消費電力を削減しつつ、変換精度を改善できる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0012】
一実施形態に係る逐次比較型Ａ／Ｄコンバータは、容量型Ｄ／Ａコンバータと、容量型Ｄ／Ａコンバータに基準電圧を供給するバッファアンプと、を備える。バッファアンプは、動作電流が相対的に大きい第１状態と相対的に小さい第２状態が、逐次比較型Ａ／Ｄコンバータの動作クロックと同期した制御信号にもとづいて切り替え可能に構成されている。
【0013】
バッファアンプに高い能力が必要とされるのは、容量型Ｄ／Ａコンバータのスイッチ群がスイッチングした直後において、基準電圧が変動する区間であり、基準電圧が静定した後の区間は、高い能力は必要とされない。そこで、バッファアンプに高い能力が必要とされない区間においては、バッファアンプの動作電流を低減することにより、消費電力を削減しつつ、変換精度を改善できる。
【0014】
一実施形態において、バッファアンプは、可変電流源と、差動増幅器と、差動増幅器の出力を受ける利得段と、可変電流源の出力電流を折り返し、差動増幅器および利得段に供給する第１カレントミラー回路と、を含んでもよい。この構成によれば、第２状態において、可変電流源の出力電流を減少させることで、差動増幅器と利得段の両方の電流量を減少させることができ、ひいてはバッファアンプの動作電流を減少させることができる。
【0015】
一実施形態において、可変電流源は、基準電流を生成する基準電流源と、基準電流源と接続された入力ノードと、第１カレントミラー回路の入力ノードと接続された第１出力ノードと、第２出力ノードと、を有する第２カレントミラー回路と、第２カレントミラー回路の第２出力ノードと第１カレントミラー回路の入力ノードの間に設けられ、制御信号に応じてオン、オフが切り替え可能なスイッチと、を含んでもよい。スイッチがオンの状態では、第２カレントミラー回路の第１出力ノードに流れる電流と、第２出力ノードに流れる電流の合計電流が、第１カレントミラー回路に供給される。スイッチがオフの状態では、第２カレントミラー回路の第１出力ノードに流れる電流だけが第１カレントミラー回路に供給される。このように、スイッチの状態に応じて、可変電流源の出力電流を２つの電流量で切り換えることができる。
【0016】
一実施形態において、可変電流源は、第２カレントミラー回路の第２出力ノードと第１カレントミラー回路の入力ノードの間に、スイッチと直列に接続されたローパスフィルタをさらに含んでもよい。ローパスフィルタを挿入することにより、スイッチの切り替えによって可変電流源の出力電流に重畳されるノイズを除去できる。
【0017】
一実施形態において、第１カレントミラー回路は、カスコードカレントミラー回路であってもよい。
【0018】
一実施形態において、逐次比較型Ａ／Ｄコンバータは、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0019】
（実施形態）
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0020】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0021】
実施形態に係る逐次比較型Ａ／Ｄコンバータ（ＳＡＲ－ＡＤＣ）について説明する前に、その一般的な構成と、ＳＡＲ－ＡＤＣにおいて発生する問題を説明する。
【0022】
図１は、比較技術に係るＳＡＲ－ＡＤＣ１００Ｒの回路図である。ＳＡＲ－ＡＤＣ１００Ｒは、一つの半導体基板に一体集積化される。ＳＡＲ－ＡＤＣ１００Ｒは、Ａ／Ｄコンバータの専用のチップであってもよいし、他の機能を有するＩＣ（Integrated Circuit）に集積化されてもよい。あるいは、ＳＡＲ－ＡＤＣ１００Ｒは、デジタル部とアナログ部が別々のチップで構成されてもよい。
【0023】
ＳＡＲ－ＡＤＣ１００Ｒは、容量型ＤＡＣ１１０、コンパレータ１２０、コントローラ１３０、バッファアンプ１４０を備える。容量型ＤＡＣ１１０は、入力電圧ＶＩＮをサンプリングする。そして容量型ＤＡＣ１１０は、制御コードＣＯＤＥｋに応じたしきい値電圧ＶＴＨｋを生成する。ｋは、逐次比較処理のサイクルを示す。コンパレータ１２０は、容量型ＤＡＣ１１０の状態にもとづいて、入力電圧ＶＩＮとしきい値電圧ＶＴＨｋの大小関係を示す比較信号ｃｏｍｐを発生する。たとえば比較信号ｃｏｍｐは、入力信号ＶＩＮがしきい値電圧ＶＴＨｋより大きいときにＨ（ハイ）、小さいときにＬ（ロー）である。コントローラ１３０は、コンパレータ１２０の出力ｃｏｍｐにもとづいて、次のサイクルｋ＋１の制御コードＣＯＤＥｋ＋１を決定する。ＳＡＲ－ＡＤＣ１００Ｒはこの動作を繰り返す。
【0024】
容量型ＤＡＣ１１０には、バッファアンプ１４０から、目標レベルＶＲＥＦに安定化された基準電圧Ｖｒが供給されている。容量型ＤＡＣ１１０は、複数のキャパシタＣのアレイと、複数のキャパシタＣと接続される複数のスイッチＳＷを含む。各スイッチＳＷｊの状態は、クロック信号ＣＬＫと同期して、制御コードＣＯＤＥにもとづいて制御される。スイッチＳＷｊの状態によって、基準電圧Ｖｒおよび接地電圧（０Ｖ、もしくは他の電圧）の一方がキャパシタＣｊに印加される。
【0025】
図２は、図１のＳＡＲ－ＡＤＣ１００Ｒの動作波形図である。ここではクロック信号ＣＬＫの１周期Ｔが、１回の逐次比較動作（サイクル）に対応しており、クロック信号ＣＬＫのポジティブエッジのタイミングｔ０で、容量型ＤＡＣ１１０の内部のスイッチＳＷｊが、０Ｖ側に接続された状態φ１から、基準電圧Ｖｒ側に接続された状態φ２に切り替わる。クロック信号ＣＬＫのネガティブエッジのタイミングｔ１でデータサンプリングが行われる。
【0026】
タイミングｔ０においてスイッチＳＷｊの状態が変化すると、基準電圧Ｖｒが、目標レベルＶＲＥＦから変動する。バッファアンプ１４０が、その出力である基準電圧Ｖｒを目標レベルＶＲＥＦに安定化するのに要する時間（セトリング時間ＴＳＥＴ）は、バッファアンプ１４０の能力によって決まる。セトリング時間ＴＳＥＴは、次のサイクルにおけるＤ／Ａ変換に影響を与えない程度に短い必要があり、そのためには、バッファアンプ１４０の動作電流を高くしなければならない。これが比較技術に係るＳＡＲ－ＡＤＣ１００Ｒにおける問題である。
【0027】
続いて、実施形態に係るＳＡＲ－ＡＤＣ１００について説明する。
【0028】
図３は、実施形態に係るＳＡＲ－ＡＤＣ１００の回路図である。ＳＡＲ－ＡＤＣ１００は、容量型ＤＡＣ１１０、コンパレータ１２０、コントローラ１３０およびバッファアンプ２００を備える。
【0029】
容量型ＤＡＣ１１０、コンパレータ１２０、コントローラ１３０については、比較技術と同様である。ＳＡＲ－ＡＤＣ１００は、図１のバッファアンプ１４０に代えて、バッファアンプ２００を備える。
【0030】
バッファアンプ２００には、コントローラ１３０からの制御信号ＣＮＴが入力されている。この制御信号ＣＮＴは、クロック信号ＣＬＫと同期した信号である。バッファアンプ２００は、動作電流ＩＤＤが相対的に大きい第１状態と相対的に小さい第２状態が、制御信号ＣＮＴにもとづいて切り替え可能に構成されている。
【0031】
以上が実施形態に係るＳＡＲ－ＡＤＣ１００の構成である。続いてその動作を説明する。
【0032】
【0033】
制御信号ＣＮＴは、クロック信号ＣＬＫを遅延させた信号となっている。たとえば、コントローラ１３０は、クロック信号ＣＬＫを、その周期ＴＣＬＫの１／４倍の時間ＴＣＬＫ／４（つまり、Ｔ／４）、遅延させることにより制御信号ＣＮＴを生成してもよい。制御信号ＣＮＴがローの区間、バッファアンプ２００の動作電流ＩＤＤは相対的に大きい電流量ＩＬとなり、制御信号ＣＮＴがハイの区間、バッファアンプ２００の動作電流ＩＤＤは相対的に小さい電流量ＩＳとなる。
【0034】
つまり、ノイズが発生するタイミングｔ０よりも、Ｔ／４より前の時刻ｔ１に、バッファアンプ２００の動作電流ＩＤＤが大きくなり、能力が高められる。したがって、時刻ｔ０に発生する基準電圧Ｖｒの変動を短時間で収束させることができる。そして、時刻ｔ０からＴ／４より後の時刻ｔ２に、バッファアンプ２００の動作電流ＩＤＤが小さくなる。ＳＡＲ－ＡＤＣ１００はこの動作を繰り返す。
【0035】
以上がＳＡＲ－ＡＤＣ１００の動作である。バッファアンプ２００に高い能力が必要とされるのは、容量型Ｄ／Ａコンバータのスイッチ群がスイッチングした直後において、基準電圧Ｖｒが変動する区間であり、基準電圧Ｖｒが静定した後の区間は、高い能力は必要とされない。そこで、バッファアンプに高い能力が必要とされない区間においては、バッファアンプの動作電流を低減することにより、消費電力を削減しつつ、変換精度を改善できる。
【0036】
たとえば、ＩＬ＝８００μＡ、ＩＳ＝１３０μＡであるとする。比較技術では、常時、８００μＡの動作電流ＩＤＤがバッファアンプ１４０に流れることとなる。
【0037】
これに対して、本実施形態では、動作電流ＩＤＤの平均値（実効値）ＩＤＤ（ＡＶＥ）は、ＩＬ＝８００μＡとＩＳ＝１３０μＡの平均である４６５μＡとなる。したがって、比較技術に比べて約４２％の電流を削減することができる。
【0038】
図４の例では、制御信号ＣＮＴのハイとローの時間比率が、１：１であったが、ハイとローの時間比率を変化させれば、さらに電流削減の効果が高めることができる。
【0039】
図５は、図３のＳＡＲ－ＡＤＣ１００の動作の別の一例を示す波形図である。図５の例は、ハイとローの時間比率を３：１としたものである。この例において、クロック信号ＣＬＫの２周期（２ＴＣＬＫ）が、１変換周期Ｔに相当する。
【0040】
制御信号ＣＮＴは、１変換周期Ｔのうち、容量型ＤＡＣ１１０においてスイッチＳＷが遷移する時刻ｔ０を含む区間ｔ１～ｔ２においてローとされる。この区間ｔ１～ｔ２の長さは、クロック信号ＣＬＫの１／２周期（ＴＣＬＫ／２）となっている。
【0041】
図５の制御例におけるバッファアンプ２００の実効的な動作電流ＩＤＤ（ＡＶＥ）は、
ＩＤＤ（ＡＶＥ）＝８００μＡ×１／４＋１３０μＡ×３／４＝２９７．５μＡ
となる。したがって、比較技術に比べて約６４％の電流を削減することができる。
ＩＤＤ（ＡＶＥ）＝８００μＡ×１／４＋１３０μＡ×３／４＝２９７．５μＡ
となる。したがって、比較技術に比べて約６４％の電流を削減することができる。
【0042】
続いてバッファアンプ２００の構成例を説明する。
【0043】
図６は、一実施例に係るバッファアンプ２００の回路図である。バッファアンプ２００は、差動増幅器２１０、利得段２２０、可変電流源２３０、第１カレントミラー回路ＣＭ１を含む。
【0044】
差動増幅器２１０は、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２からなる差動対２１２と、負荷回路２１４を含む。負荷回路２１４はカレントミラー回路であってもよいし、抵抗負荷であってもよい。
【0045】
可変電流源２３０は、制御信号ＣＮＴに応じて２段階で変化する電流Ｉ０を生成する。
【0046】
第１カレントミラー回路ＣＭ１は、入力ノードＩＮ、第１出力ノードＯＵＴ１、第２出力ノードＯＵＴ２を有する。入力ノードＩＮには、可変電流源２３０が接続される。第１出力ノードＯＵＴ１には、差動増幅器２１０が接続され、第２出力ノードＯＵＴ２には利得段２２０が接続される。
【0047】
第１カレントミラー回路ＣＭ１は、電流Ｉ０を第１定数倍したテイル電流源ＩＴＡＩＬを第１出力ノードＯＵＴ１から出力し、差動増幅器２１０に供給する。また第１カレントミラー回路ＣＭ１は、電流Ｉ０を第２定数倍したバイアス電流ＩＯＵＴを第２出力ノードＯＵＴ２から出力し、利得段２２０に供給する。この例では、テイル電流ＩＴＡＩＬとバイアス電流ＩＯＵＴの合計を動作電流ＩＤＤと把握することができる。
【0048】
図７は、一実施例に係るバッファアンプ２００の回路図である。可変電流源２３０は、基準電流源２３２、第２カレントミラー回路ＣＭ２、スイッチＳＷ２、ローパスフィルタ２３４を含む。
【0049】
基準電流源２３２は基準電流ＩＲＥＦを生成する。第２カレントミラー回路ＣＭ２は、入力ノードＩＮ、第１出力ノードＯＵＴ１、第２出力ノードＯＵＴ２を有する。第２カレントミラー回路ＣＭ２の入力ノードＩＮには、基準電流源２３２が接続される。第２カレントミラー回路ＣＭ２の第１出力ノードＯＵＴ１は、第１カレントミラー回路ＣＭ１の入力ノードＩＮと接続される。第２カレントミラー回路ＣＭ２の第２出力ノードＯＵＴ２は、スイッチＳＷ２を介して第１カレントミラー回路ＣＭ１の入力ノードＩＮと接続される。第２カレントミラー回路ＣＭ２の第２出力ノードＯＵＴ２と第１カレントミラー回路ＣＭ１の入力ノードＩＮの間には、スイッチＳＷ２と直列に接続されたローパスフィルタ２３４が挿入される。スイッチＳＷ２のオン、オフは、制御信号ＣＮＴによって制御される。
【0050】
スイッチＳＷ２がオンの状態では、第２カレントミラー回路ＣＭ２の第１出力ノードＯＵＴ１に流れる電流Ｉ１と、第２出力ノードＯＵＴ２に流れる電流Ｉ２の合計電流Ｉ１＋Ｉ２が、第１カレントミラー回路ＣＭ１に供給される。
【0051】
スイッチＳＷ２がオフの状態では、第２カレントミラー回路ＣＭ２の第１出力ノードＯＵＴ１に流れる電流Ｉ１だけが第１カレントミラー回路ＣＭ１に供給される。このように、スイッチＳＷ２の状態に応じて、可変電流源２３０の出力電流Ｉ０を２つの電流量Ｉ１＋Ｉ２、Ｉ１で切り換えることができる。
【0052】
図８は、一実施例に係るバッファアンプ２００の回路図である。差動増幅器２１０の負荷回路２１４は、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２を含むカレントミラー回路である。
【0053】
第１カレントミラー回路ＣＭ１は、カスコードカレントミラー回路であり、抵抗Ｒ２１、ＰＭＯＳトランジスタＭＰ２１～ＭＰ２６を含む。
【0054】
第２カレントミラー回路ＣＭ２は、ＮＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３を含む。
【0055】
スイッチＳＷ２は、ＣＭＯＳスイッチを構成するトランジスタＭＰ４１，ＭＮ４１と、インバータＩＮＶ１を含む。
【0056】
ローパスフィルタ２３４は、ＲＣフィルタであり、キャパシタＣ５１と抵抗Ｒ５１を含む。
【0057】
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。
【0058】
図６～図８のバッファアンプ２００は、差動増幅器２１０と利得段２２０の電流の両方を変化させたが、本開示はそれに限定されない。バッファアンプ２００全体の消費電力に関しては、利得段２２０の方が支配的であるから、利得段２２０の電流量のみを変化させてもよい。
【0059】
またバッファアンプ２００の構成は特に限定されず、差動増幅器、利得段（増幅段）、出力段の３段で構成されてもよい。
【0060】
バッファアンプ２００は、天地を反転して、トランジスタのＰ型とＮ型を置換した構成としてもよい。
【0061】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示または本発明の範囲に含まれることは当業者に理解されるところである。
【0062】
(付記)
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0063】
（項目１）
逐次比較型Ａ／Ｄコンバータであって、
容量型Ｄ／Ａコンバータと、
前記容量型Ｄ／Ａコンバータに基準電圧を供給するバッファアンプと、
を備え、
前記バッファアンプは、動作電流が相対的に大きい第１状態と相対的に小さい第２状態が、前記逐次比較型Ａ／Ｄコンバータの動作クロックと同期した制御信号にもとづいて切り替え可能に構成されている、逐次比較型Ａ／Ｄコンバータ。
逐次比較型Ａ／Ｄコンバータであって、
容量型Ｄ／Ａコンバータと、
前記容量型Ｄ／Ａコンバータに基準電圧を供給するバッファアンプと、
を備え、
前記バッファアンプは、動作電流が相対的に大きい第１状態と相対的に小さい第２状態が、前記逐次比較型Ａ／Ｄコンバータの動作クロックと同期した制御信号にもとづいて切り替え可能に構成されている、逐次比較型Ａ／Ｄコンバータ。
【0064】
（項目２）
前記バッファアンプは、
可変電流源と、
差動増幅器と、
前記差動増幅器の出力を受ける利得段と、
前記可変電流源の出力電流を折り返し、前記差動増幅器および前記利得段に供給する第１カレントミラー回路と、
を含む、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
前記バッファアンプは、
可変電流源と、
差動増幅器と、
前記差動増幅器の出力を受ける利得段と、
前記可変電流源の出力電流を折り返し、前記差動増幅器および前記利得段に供給する第１カレントミラー回路と、
を含む、項目１に記載の逐次比較型Ａ／Ｄコンバータ。
【0065】
（項目３）
前記可変電流源は、
基準電流を生成する基準電流源と、
前記基準電流源と接続された入力ノードと、前記第１カレントミラー回路の入力ノードと接続された第１出力ノードと、第２出力ノードと、を有する第２カレントミラー回路と、
前記第２カレントミラー回路の前記第２出力ノードと前記第１カレントミラー回路の前記入力ノードの間に設けられ、前記制御信号に応じてオン、オフが切り替え可能なスイッチと、
を含む、項目２に記載の逐次比較型Ａ／Ｄコンバータ。
前記可変電流源は、
基準電流を生成する基準電流源と、
前記基準電流源と接続された入力ノードと、前記第１カレントミラー回路の入力ノードと接続された第１出力ノードと、第２出力ノードと、を有する第２カレントミラー回路と、
前記第２カレントミラー回路の前記第２出力ノードと前記第１カレントミラー回路の前記入力ノードの間に設けられ、前記制御信号に応じてオン、オフが切り替え可能なスイッチと、
を含む、項目２に記載の逐次比較型Ａ／Ｄコンバータ。
【0066】
（項目４）
前記可変電流源は、
前記第２カレントミラー回路の前記第２出力ノードと前記第１カレントミラー回路の前記入力ノードの間に、前記スイッチと直列に接続されたローパスフィルタをさらに含む、項目３に記載の逐次比較型Ａ／Ｄコンバータ。
前記可変電流源は、
前記第２カレントミラー回路の前記第２出力ノードと前記第１カレントミラー回路の前記入力ノードの間に、前記スイッチと直列に接続されたローパスフィルタをさらに含む、項目３に記載の逐次比較型Ａ／Ｄコンバータ。
【0067】
（項目５）
前記第１カレントミラー回路は、カスコードカレントミラー回路である、項目３または４に記載の逐次比較型Ａ／Ｄコンバータ。
前記第１カレントミラー回路は、カスコードカレントミラー回路である、項目３または４に記載の逐次比較型Ａ／Ｄコンバータ。
【0068】
（項目６）
前記逐次比較型Ａ／Ｄコンバータの構成要素は、ひとつの半導体基板に一体集積化される、項目１から５のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記逐次比較型Ａ／Ｄコンバータの構成要素は、ひとつの半導体基板に一体集積化される、項目１から５のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【符号の説明】
【0069】
１００ ＳＡＲ－ＡＤＣ
１１０ 容量型ＤＡＣ
１２０ コンパレータ
１３０ コントローラ
１４０，２００ バッファアンプ
２１０ 差動増幅器
２１２ 差動対
２１４ 負荷回路
２２０ 利得段
２３０ 可変電流源
２３２ 基準電流源
ＣＭ２ 第２カレントミラー回路
ＳＷ２ スイッチ
２３４ ローパスフィルタ
ＣＭ１ 第１カレントミラー回路
ＣＭ２ 第２カレントミラー回路
１１０ 容量型ＤＡＣ
１２０ コンパレータ
１３０ コントローラ
１４０，２００ バッファアンプ
２１０ 差動増幅器
２１２ 差動対
２１４ 負荷回路
２２０ 利得段
２３０ 可変電流源
２３２ 基準電流源
ＣＭ２ 第２カレントミラー回路
ＳＷ２ スイッチ
２３４ ローパスフィルタ
ＣＭ１ 第１カレントミラー回路
ＣＭ２ 第２カレントミラー回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】