特開 2024-165022 電源回路およびこれを備えた電子機器、並びに半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024165022

(43)【公開日】2024-11-28

(54)【発明の名称】電源回路およびこれを備えた電子機器、並びに半導体装置

(51)【国際特許分類】

   G05F 1/56 20060101AFI20241121BHJP

【ＦＩ】

G05F1/56 310V

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023080828

(22)【出願日】2023-05-16

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】橋口 慎吾

(72)【発明者】

【氏名】猪上 浩樹

【テーマコード（参考）】

5H430

【Ｆターム（参考）】

5H430BB01

5H430BB09

5H430BB11

5H430EE01

5H430EE09

5H430FF04

5H430FF07

5H430FF13

5H430GG08

5H430GG11

5H430HH03

(57)【要約】

【課題】負荷に対する電流の供給について、さらなる検討の余地があった。
【解決手段】電源回路（Ｘ）は、複数のリニアレギュレータ（１ｘａ～１ｘｃ）を有する。複数のリニアレギュレータ（１ｘａ～１ｘｃ）は、それぞれ、第１アンプ（２）と、出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）を合計した合算電流（Ｉｏｕｔ）をリニアレギュレータ（１ｘａ～１ｘｃ）ごとに等分した分担電流と、出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）と、の差分に応じた誤差信号（Ｓ２）を生成するように構成された誤差信号生成回路（７）と、第１アンプ（２）に入力される帰還電圧（ＦＢ）および基準電圧（ＶＲＥＦ）、並びに第１アンプ（２）の入力オフセットの少なくともいずれか一つを、誤差信号（Ｓ２）に応じて調整するように構成された調整回路（８）と、を含む。
【選択図】図５

【特許請求の範囲】

【請求項1】

それぞれの出力端が共通に接続される複数のリニアレギュレータを並列に有する電源回路であって、
前記複数のリニアレギュレータは、それぞれ、
出力帰還ループを形成する第１アンプと、
前記複数のリニアレギュレータのそれぞれが出力する出力電流を合計した合算電流を前記リニアレギュレータごとに等分した分担電流と、自身の出力する前記出力電流と、の差分に応じた誤差信号を生成するように構成された誤差信号生成回路と、
前記第１アンプに入力される帰還電圧および基準電圧、並びに前記第１アンプの入力オフセットの少なくともいずれか一つを、前記誤差信号に応じて調整するように構成された調整回路と、
を含む電源回路。

【請求項2】

前記誤差信号生成回路は、前記分担電流に応じた第１信号と、前記出力電流に応じた第２信号との差動入力に基づいて前記誤差信号を生成するように構成されている第２アンプを含み、
前記第２アンプは、
前記第１信号を入力される第１入力端と、
前記第２信号を入力される第２入力端と、
を含み、
各前記リニアレギュレータの前記第１入力端同士が互いに短絡している請求項１に記載の電源回路。

【請求項3】

前記複数のリニアレギュレータは、それぞれ、前記第１アンプの出力に応じて前記出力電流を調整し、かつ前記出力電流をミラーして前記第１入力端および前記第２入力端に分配するように構成された出力段を含む請求項２に記載の電源回路。

【請求項4】

前記出力端と接地端との間に接続され、前記合算電流が所定の下限値を下回らないように負荷を調整する負荷調整回路を含む、請求項２または３に記載の電源回路。

【請求項5】

前記負荷調整回路は、
前記出力端に短絡／開放するよう切り替え可能に構成された抵抗回路と、
前記出力電流に応じて前記抵抗回路の短絡／開放の切り替えを制御するように構成された抵抗制御回路と、
を含む請求項４に記載の電源回路。

【請求項6】

前記抵抗制御回路は、前記合算電流が所定の閾値を超えたことを検出して前記抵抗回路を前記出力端から開放し、
前記閾値は、前記抵抗回路を開放した状態で前記合算電流が前記下限値を超える値である請求項５に記載の電源回路。

【請求項7】

前記複数のリニアレギュレータは、それぞれ、個別の１チップに集積化されている請求項１から３のいずれかに記載の電源回路。

【請求項8】

請求項１から３のいずれかに記載の電源回路を含む電子機器。

【請求項9】

入力電圧が印加される第１端子と、
出力電圧が印加される第２端子と、
前記第２端子に流れる出力電流と、前記出力電流をミラーした第１電流および第２電流と、を生成するように構成された出力段と、
前記出力電圧の出力帰還ループを形成して前記出力段を制御するように構成された第１アンプと、
第３電流の外部入力を受け付けるように構成された第３端子と、
前記第１電流に基づく第１信号と、前記第２電流および前記第３電流に応じた第４電流に基づく第２信号と、に応じて誤差信号を生成するように構成されている第２アンプと、
前記第１アンプに入力される帰還電圧および基準電圧、並びに前記第１アンプの入力オフセットの少なくともいずれか一つを、前記誤差信号に応じて調整するように構成された調整回路と、
を含む半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電源回路およびこれを備えた電子機器、並びに半導体装置に関する。

【背景技術】

【0002】

単体または複数のリニアレギュレータ（例えば、ＬＤＯ[Low Drop Out]レギュレータ）を含んで構成された電源回路がある。このうち、複数のリニアレギュレータを含む電源回路は、各リニアレギュレータの出力端が共通するように、各リニアレギュレータを並列に接続して構成されている。このようなリニアレギュレータは、所定の出力電圧精度(例えば、±数％)のスペックを備えている。無負荷状態において、リニアレギュレータの出力電圧は、そのスペックの範囲で担保される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２３－１３７０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

このような電源回路は、負荷に対する電流の供給について、さらなる検討の余地があった。

【課題を解決するための手段】

【0005】

本明細書中に開示されている電源回路は、それぞれの出力端が共通に接続される複数のリニアレギュレータを並列に有する。複数のリニアレギュレータは、それぞれ、出力帰還ループを形成する第１アンプと、複数のリニアレギュレータのそれぞれが出力する出力電流を合計した合算電流をリニアレギュレータごとに等分した分担電流と、自身の出力する出力電流と、の差分に応じた誤差信号を生成するように構成された誤差信号生成回路と、第１アンプに入力される帰還電圧および基準電圧、並びに第１アンプの入力オフセットの少なくともいずれか一つを、誤差信号に応じて調整するように構成された調整回路と、を含む。

【0006】

また、本明細書中に開示されている電子機器は、上記構成の電源回路を含む。

【0007】

また、本明細書中に開示されている半導体装置は、第１端子と、第２端子と、出力段と、第１アンプと、第３端子と、第２アンプと、調整回路と、を含む。第１端子は、入力電圧が印加される。第２端子は、出力電圧が印加される。出力段は、第２端子に流れる出力電流と、出力電流をミラーした第１電流および第２電流と、を生成するように構成されている。第１アンプは、出力電圧の出力帰還ループを形成して出力段を制御するように構成されている。第３端子は、第３電流の外部入力を受け付けるように構成されている。第２アンプは、第１電流に基づく第１信号と、第２電流および第３電流に応じた第４電流に基づく第２信号と、に応じて誤差信号を生成するように構成されている。調整回路は、第１アンプに入力される帰還電圧および基準電圧、並びに第１アンプの入力オフセットの少なくともいずれか一つを、誤差信号に応じて調整するように構成されている。

【発明の効果】

【0008】

本明細書中に開示されている電源回路によれば、各リニアレギュレータから負荷に対して出力電流を供給することができる。

【0009】

また、本明細書中に開示されている電子機器によれば、各リニアレギュレータから負荷に対して出力電流を供給するような電子機器を提供できる。

【0010】

また、本明細書中に開示されている半導体装置によれば、複数の半導体装置を、互いの第３端子同士を短絡させた状態で並列接続させて、各半導体装置が負荷に対して出力電流を供給可能な電源回路を構成することが可能になる。

【図面の簡単な説明】

【0011】

【図1】図１は、電源回路Ｙの構成を示すブロック図である。

【図2】図２は、リニアレギュレータ１ｙａを示すブロック図である。

【図3】図３は、電源回路Ｙにおける負荷電流Ｉｏｕｔと、出力電圧Ｖｏｕｔとの関係（ロードレギュレーション）を示すグラフである。

【図4】図４は、本開示に係る電源回路Ｘと、これを備える電子機器１００を示すブロック図である。

【図5】図５は、リニアレギュレータ１ｘａを示すブロック図である。

【図6】図６は、第１実施形態に係る電源回路Ｘにおける合算電流Ｉｏｕｔと、出力電圧Ｖｏｕｔとの関係（ロードレギュレーション）を示すグラフである。

【図7】図７は、出力電圧Ｖｏｕｔの初期ドロップを示すグラフである。

【図8】図８は、第２実施形態に係る電源回路Ｘを示すブロック図である。

【図9】図９は、第２実施形態に係る電源回路Ｘにおける合算電流Ｉｏｕｔと、出力電圧Ｖｏｕｔとの関係（ロードレギュレーション）を示すグラフである。

【図10】図１０は、負荷調整回路１３をＩＣ内部に配置したリニアレギュレータ１ｘａを示すブロック図である。

【発明を実施するための形態】

【0012】

＜比較例の電源回路Ｙ＞
初めに、電源回路Ｙについて、本開示の電源回路Ｘとの比較例（＝後出の本開示の実施形態と対比される構成）として図１から図３を用いて説明する。図１は、電源回路Ｙの構成を示すブロック図である。

【0013】

図１に示すように、電源回路Ｙの出力ライン２０には、キャパシタＣＯと、負荷５０が接続される。電源回路Ｙは、キャパシタＣＯによって所定の電圧レベルに安定化された出力電圧Ｖｏｕｔを生成し、合算電流Ｉｏｕｔを負荷５０に供給する。

【0014】

電源回路Ｙは、リニアレギュレータ１ｙａ、１ｙｂ、１ｙｃを含んで構成されている。リニアレギュレータ１ｙａ～１ｙｃは、互いの出力端ＯＵＴ同士を短絡させて出力ライン２０を形成するように並列接続されている。

【0015】

リニアレギュレータ１ｙａが出力する電流を出力電流Ｉｏ１、リニアレギュレータ１ｙｂが出力する電流を出力電流Ｉｏ２、リニアレギュレータ１ｙｃが出力する電流を出力電流Ｉｏ３とする。また、出力ライン２０の負荷５０に流れ込む電流は、出力電流Ｉｏ１～Ｉｏ３を合算した合算電流Ｉｏｕｔとなる。

【0016】

リニアレギュレータ１ｙａ～１ｙｃは基本的に共通の構成となっている。このため、ここではリニアレギュレータ１ｙａについてのみ説明し、リニアレギュレータ１ｙｂ、１ｙｃについては、同一の符号を付して説明を省略する。

【0017】

図２は、リニアレギュレータ１ｙａを示すブロック図である。リニアレギュレータ１ｙａは、ＬＤＯレギュレータである。図２に示すように、リニアレギュレータ１ｙａは、複数の要素を１チップに集積化した集積回路（ＩＣ[Integrated Circuit]）である。リニアレギュレータ１ｙａは、外部との電気的な接続を確立するための手段として、複数の外部端子（本図に即して述べると、例えば、入力端子ＩＮと、出力端子ＯＵＴと、接地端子ＧＮＤ）を有する。

【0018】

リニアレギュレータ１ｙａは、第１アンプ２と、出力段３と、抵抗４、５と、を有する。

【0019】

第１アンプ２は、帰還ループを形成するエラーアンプである。第１アンプ２の非反転入力端（＋）には、基準電圧ＶＲＥＦが入力される。第１アンプ２の反転入力端（－）には、帰還電圧ＦＢが入力される。第１アンプ２は、帰還電圧ＦＢと基準電圧ＶＲＥＦとの差電圧に応じた誤差信号Ｓ１を生成し、出力段３に入力する。

【0020】

出力段３は、例えば、Ｐチャネル型ＭＯＳＦＥＴ[Metal-Oxide-Semiconductor Field-Effect Transistor]を含んで構成されている。出力段３は、誤差信号Ｓ１に応じて、入力電圧Ｖｉｎを降圧して、出力端ＯＵＴの電圧（＝出力電圧Ｖｏｕｔ）を変化させる。

【0021】

抵抗４、５は、出力電圧Ｖｏｕｔを分圧して、帰還電圧ＦＢを生成する。第１アンプ２は、帰還電圧ＦＢと、基準電圧ＶＲＥＦの差電圧を増幅し、誤差信号Ｓ１を生成する。

【0022】

＜電流供給についての考察＞
ここで、リニアレギュレータ１ｙａ～１ｙｃのそれぞれは、所定の出力電圧精度(例えば、Ｖｏｕｔ±２％)のスペックを備えている。このため、無負荷状態において、リニアレギュレータ１ｙａ～１ｙｃのそれぞれの単体での出力電圧は、上記スペックの範囲でばらつきが生じる。以下、リニアレギュレータ１ｙａ～１ｙｃそれぞれが独立して出力する際の出力電圧を出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３とし、電源回路Ｙが構成された場合の出力ライン２０の電圧を出力電圧Ｖｏｕｔとして説明する。

【0023】

図３は、電源回路Ｙにおける合算電流Ｉｏｕｔと、出力電圧Ｖｏｕｔとの関係（ロードレギュレーション）を示すグラフである。図３では、バラスト抵抗を備えない電源回路ＹについてのグラフをＬ１で示し、バラスト抵抗を備える電源回路ＹについてのグラフをＬ２で示している。

【0024】

例えば、出力電圧Ｖｏｕｔ１が上記スペック基準の＋１．０％、出力電圧Ｖｏｕｔ２が上記スペック基準の±０％、出力電圧Ｖｏｕｔ３が上記スペック基準の－１．０％となっているとする。

【0025】

この状態で、出力電圧Ｖｏｕｔが出力電圧Ｖｏｕｔ２よりも高く、出力電圧Ｖｏｕｔ１以下となるように、合算電流Ｉｏｕｔを負荷５０に供給したとする。このとき、リニアレギュレータ１ｙａのみ起動して負荷５０に出力電流Ｉｏ１を供給する。出力電圧Ｖｏｕｔ２、Ｖｏｕｔ３が出力電圧Ｖｏｕｔよりも低電圧となるため、リニアレギュレータ１ｙｂ、１ｙｃは、負荷５０に出力電流Ｉｏ２、Ｉｏ３を供給しない。このため、出力電流Ｉｏ２、Ｉｏ３はゼロとなり、合算電流Ｉｏｕｔは出力電流Ｉｏ１そのものとなる。このように、リニアレギュレータ１ｙｂ、１ｙｃは実質的に動作せず、リニアレギュレータ１ｙａのシングル動作で負荷５０に電流を供給する。

【0026】

図３のグラフＬ１のように、合算電流Ｉｏｕｔの上昇とともに出力電圧Ｖｏｕｔは低下する。しかし、出力電圧Ｖｏｕｔが出力電圧Ｖｏｕｔ２以下に低下しなければ、リニアレギュレータ１ｙａのシングル動作が継続することになる。自身の出力電圧Ｖｏｕｔ２よりも出力ライン２０の電圧（＝出力電圧Ｖｏｕｔ）の方が高電圧となるため、リニアレギュレータ１ｙｂが出力ライン２０側に出力電流Ｉｏ２を供給できないためである。

【0027】

シングル動作中は、リニアレギュレータ１ｙａに負担が集中し、高熱が生じたり、効率の悪いものとなったりするおそれがある。

【0028】

また、上述したような出力電圧Ｖｏｕｔ１～Ｖｏｕｔ３の関係で、無負荷状態から急峻な負荷変動が生じたとする。すると、負荷変動直後の初期の状態では、リニアレギュレータ１ｙａのみのシングルで動作し、負荷変動が生じても、リニアレギュレータ１ｙｂ、１ｙｃは遅れて動作することになる。このため、負荷変動時にリニアレギュレータ１ｙａに大きな負担がかかり、種々の不具合（例えば、過渡熱の発生、応答性の悪化、特定ＩＣのみＯＣＰ動作等）が生じるおそれがある。

【0029】

このような問題に対し、バラスト抵抗を用いて出力電圧Ｖｏｕｔを意図的に出力電圧Ｖｏｕｔ２または出力電圧Ｖｏｕｔ３以下に低下させる方法も提案されている（図３のグラフＬ２参照）。出力電圧Ｖｏｕｔが出力電圧Ｖｏｕｔ３より大きく、かつ出力電圧Ｖｏｕｔ２以下の場合（合算電流Ｉｏｕｔが所定値Ｉａより大きく、かつ所定値Ｉｂ以下のとき）に、リニアレギュレータ１ｙａ、１ｙｂが起動する。出力電圧Ｖｏｕｔが出力電圧Ｖｏｕｔ３以下の場合（合算電流Ｉｏｕｔが所定値Ｉｂより大きいとき）に、リニアレギュレータ１ｙａ～１ｙｃ全て起動する。しかしながら、バラスト抵抗を用いた場合、ロードレギュレーション自体が低下してしまう。また、バラスト抵抗の抵抗値の調整等も煩雑なものとなってしまう。

【0030】

＜本開示の電源回路＞
本開示に係る電源回路Ｘによれば、上述した問題が生じるのを抑制することができる。以下、本開示に係る第１実施形態の電源回路Ｘについて、詳細に説明する。なお、上述した電源回路Ｘと共通の構成については、同一符号を付して説明を省略する。

【0031】

図４は、本開示に係る電源回路Ｘと、これを備える電子機器１００を示すブロック図である。図４に示すように、電子機器１００は電源回路Ｘと、負荷５０と、キャパシタＣＯと、を備えている。負荷５０は、電源回路Ｘの出力ライン２０に接続されている。電源回路Ｘは、キャパシタＣＯによって所定の電圧レベルに安定化された出力電圧Ｖｏｕｔを、負荷５０に供給する。

【0032】

電源回路Ｘは、リニアレギュレータ１ｘａ、１ｘｂ、１ｘｃを含んで構成されている。リニアレギュレータ１ｘａ～１ｘｃは、互いの出力端ＯＵＴ同士を短絡させて出力ライン２０を形成した状態で並列接続されている。特に、リニアレギュレータ１ｘａ、１ｘｂ、１ｘｃは、それぞれが互いに短絡される外部接続端子ＴＭを備える（詳細は後述）。

【0033】

リニアレギュレータ１ｘａが出力する電流を出力電流Ｉｏ１、リニアレギュレータ１ｘｂが出力する電流を出力電流Ｉｏ２、リニアレギュレータ１ｘｃが出力する電流を出力電流Ｉｏ３とする。負荷５０に流れ込む電流は、出力電流Ｉｏ１～Ｉｏ３を合算した合算電流Ｉｏｕｔとなる。

【0034】

リニアレギュレータ１ｘａ～１ｘｃは基本的に共通の構成となっている。このため、ここではリニアレギュレータ１ｘａについてのみ説明し、リニアレギュレータ１ｘｂ、１ｘｃについては、同一の符号を付して説明を省略する。

【0035】

図５は、リニアレギュレータ１ｘａを示すブロック図である。図５に示すように、リニアレギュレータ１ｘａは、ＬＤＯレギュレータである。リニアレギュレータ１ｘａは、複数の要素を１チップに集積化した集積回路（ＩＣ[Integrated Circuit]）である。リニアレギュレータ１ｘａは、外部との電気的な接続を確立するための手段として、複数の外部端子（本図に即して述べると、例えば、入力端子ＩＮ（第１端子）と、出力端子ＯＵＴ（第２端子）と、外部接続端子ＴＭ（第３端子）と、接地端子ＧＮＤ）を有する。リニアレギュレータ１ｘａ～１ｘｃのそれぞれの外部接続端子ＴＭは、互いに短絡している。

【0036】

リニアレギュレータ１ｘａは、第１アンプ２と、出力段６と、抵抗４、５と、誤差信号生成回路７と、調整回路８と、を含んで構成されている。

【0037】

出力段６は、カレントミラー回路を含む（図示省略）。出力段６は、誤差信号Ｓ１に応じて、入力電圧Ｖｉｎを降圧して、出力電圧Ｖｏｕｔを変化させて、出力端ＯＵＴ側に出力電流Ｉｏ１を供給する。また、出力段６は、出力電流Ｉｏ１を所定のミラー比でミラーして、第１電流Ｉ１および第２電流Ｉ２を生成する。第１電流Ｉ１の電流経路は、外部接続端子ＴＭに繋がっている。

【0038】

上述した通り、リニアレギュレータ１ｘａ～１ｘｃの外部接続端子ＴＭ同士が互いに短絡している。従って、外部接続端子ＴＭには、リニアレギュレータ１ｘａ～１ｘｃの相互間に第３電流Ｉ３が流れる。また、リニアレギュレータ１ｘａ～１ｘｃそれぞれの外部接続端子ＴＭには、抵抗９が内部に接続されている。従って、抵抗９には、第１電流Ｉ１と第３電流Ｉ３に応じた第４電流Ｉ４（＝Ｉ１±Ｉ３）が流れる。なお、リニアレギュレータ１ｘａ～１ｘｃそれぞれの抵抗９は、同一の抵抗値を持つとよい。この場合、抵抗９に流れる第４電流Ｉ４は、リニアレギュレータ１ｘａの第１電流Ｉ１と、リニアレギュレータ１ｘｂの第１電流Ｉ１と、リニアレギュレータ１ｘｃの第１電流Ｉ１とを合算して３つに等分した電流となる。

【0039】

ここで、合算電流Ｉｏｕｔを、リニアレギュレータ１ｘａ～１ｘｃごとに等分した電流を分担電流とする。対して、出力電流Ｉｏ１～Ｉｏ３は、リニアレギュレータ１ｘａ～１ｘｃのそれぞれが実際に負荷５０に供給している電流値である。

【0040】

仮に、リニアレギュレータ１ｘａ～１ｘｃの出力電圧Ｖｏｕｔ１～Ｖｏｕｔ３が等しい場合、リニアレギュレータ１ｘａ～１ｘｃの全てが実際に負荷５０に対して均等に電流を供給する。このため、分担電流と出力電流Ｉｏ１～Ｉｏ３とが等しくなる。換言すると、分担電流と出力電流Ｉｏ１～Ｉｏ３との差分が、出力電圧Ｖｏｕｔ１～Ｖｏｕｔ３のばらつきを示すものとなる。より詳細には、次の通りである。

【0041】

誤差信号生成回路７は、分担電流と出力電流Ｉｏ１との差分に応じて誤差信号Ｓ２を生成する。具体的には、誤差信号生成回路７は、抵抗９、１０と、第２アンプ１１とを含んで構成されている。抵抗９は、出力段６と外部接続端子ＴＭとに接続されている。

【0042】

抵抗９は、第１電流Ｉ１および第３電流Ｉ３に応じて第１信号Ｓ３を生成し、第１信号Ｓ３を第２アンプ１１の非反転入力端＋（第１入力端）に入力する。抵抗１０は、第２電流Ｉ２を受けて第２信号Ｓ４を生成し、第２信号Ｓ４を第２アンプ１１の反転入力端－（第２入力端）に入力する。抵抗１０は、抵抗９と同一の抵抗値を持つとよい。第２アンプ１１は、第１信号Ｓ３と、第２信号Ｓ４との差動入力に応じて誤差信号Ｓ２を生成する。このように、誤差信号Ｓ２は、分担電流（より詳細には、第１電流Ｉ１および第３電流Ｉ３）と出力電流Ｉｏ１（より詳細には、第２電流Ｉ２）との差分に基づいた信号となる。

【0043】

調整回路８は、抵抗１２を含んで構成されている。調整回路８は、誤差信号Ｓ２を受けて、基準電圧ＶＲＥＦを調整しながら第１アンプ２の非反転入力端（＋）に印加する。

【0044】

仮に、上述したばらつきによって、出力電圧Ｖｏｕｔ１が出力電圧Ｖｏｕｔ２、Ｖｏｕｔ３より高いとする。この場合、先ず、リニアレギュレータ１ｘａが出力電流Ｉｏ１を負荷５０に供給する。すなわち、出力電流Ｉｏ１と合算電流Ｉｏｕｔが等しくなり、出力電流Ｉｏ１が分担電流よりも大きくなる。この出力電流Ｉｏ１と分担電流の差分に応じて誤差信号生成回路７が誤差信号Ｓ２を生成する。すると、調整回路８が、第１アンプ２に入力される差動入力（より詳細には、第１アンプ２の非反転入力端（＋）に入力される電圧）を調整する。第１アンプ２は、この調整に応じた誤差信号Ｓ１を生成する。この誤差信号Ｓ１を受けて、出力段６は、出力電流Ｉｏ１を低下させる。

【0045】

より詳細には、次の通りである。出力電流Ｉｏ１が分担電流よりも大きいとき、第１信号Ｓ３の電圧値が第２信号Ｓ４の電圧値よりも低くなる。このときの誤差信号Ｓ２によって、基準電圧ＶＲＥＦの印加端から抵抗１２を介して第２アンプ１１に向かって吸い込み電流Ｉｓｉｎｋが生じる。これにより、基準電圧ＶＲＥＦに対して負のオフセット（＝Ｉｓｉｎｋ×Ｒ１２、ただしＲ１２は抵抗１２の抵抗値）が付与される。その結果、第１アンプ２の非反転入力端に入力される電圧値が低下し、第１アンプ２の差動入力が負の方向に変位する。差動入力が変化することで、誤差信号Ｓ１も変化する。これにより、上述した通り出力電流Ｉｏ１が低下する。

【0046】

一方、この場合のリニアレギュレータ１ｘｂは、初期状態において出力電流Ｉｏ２を負荷５０に供給していない。このため、出力電流Ｉｏ２は分担電流よりも小さくなる。この場合、上述したリニアレギュレータ１ｘａとは反対に、第１信号Ｓ３の電圧値が第２信号Ｓ４の電圧値よりも高くなる。すると、誤差信号Ｓ２によって、第２アンプ１１から抵抗１２を介して基準電圧ＶＲＥＦの印加端に向かって吐き出し電流Ｉｓｏｕｒｃｅが生じる。これにより、基準電圧ＶＲＥＦに対して正のオフセット（＝Ｉｓｏｕｒｃｅ×Ｒ１２）が付与される。その結果、第１アンプ２の非反転入力端（＋）に入力される電圧値が上昇し、第１アンプ２の差動入力が正の方向に変位する。差動入力が変化することで、誤差信号Ｓ１も変化する。よって、上述した通り、出力電流Ｉｏ１が上昇する。リニアレギュレータ１ｘｃについても、リニアレギュレータ１ｘｂと同様である。

【0047】

このように出力電流Ｉｏ１、Ｉｏ２、Ｉｏ３が互いに等しくなるようにそれぞれ調整される。出力電流Ｉｏ１、Ｉｏ２、Ｉｏ３が互いに等しくなると安定状態となる。

【0048】

換言すると、リニアレギュレータ１ｘａ～１ｘｃそれぞれの第２信号Ｓ４をそれぞれＳ４ａ～Ｓ４ｃとすると、Ｓ４ａ＝Ｓ４ｂ＝Ｓ４ｃ＝Ｓ３が安定条件となり、理想的にはリニアレギュレータ１ｘａ～１ｘｃからそれぞれ同じ大きさの出力電流Ｉｏ１～Ｉｏ３（＝Ｉｏｕｔ／３）が供給される。

【0049】

また、リニアレギュレータ１ｘａ～１ｘｃそれぞれについて、抵抗９の抵抗値をＲｚａ～Ｒｚｃとし、抵抗１０の抵抗値をＲｙａ～Ｒｙｃとし、第１電流Ｉ１の電流値をＩ１ａ～Ｉ１ｃとし、第２電流Ｉ２の電流値をＩ２ａ～Ｉ２ｃとした場合、Ｒｙａ×Ｉ２ａ＝Ｒｙｂ×Ｉ２ｂ＝Ｒｙｃ＝Ｉ２ｃ＝（Ｒｚａ／／Ｒｚｂ／／Ｒｚｃ）×（Ｉ１ａ＋Ｉ１ｂ＋Ｉ１ｃ）が成立する。ただし、Ｒｚａ／／Ｒｚｂ／／Ｒｚｃは、並列接続された３つの抵抗１０の合成抵抗値を示すものとする。

【0050】

リニアレギュレータ１ｘａ～１ｘｃがそれぞれ安定状態になると、この状態を維持するように出力電流Ｉｏ１、Ｉｏ２、Ｉｏ３の調整がされる。これにより、リニアレギュレータ１ｘａ～１ｘｃのそれぞれから負荷５０に電流が供給される。

【0051】

図６は、第１実施形態に係る電源回路Ｘにおける合算電流Ｉｏｕｔと、出力電圧Ｖｏｕｔとの関係（ロードレギュレーション）を示すグラフである。図６に示すように、出力電圧Ｖｏｕｔは、出力電圧Ｖｏｕｔ３よりも高電圧となっているが、リニアレギュレータ１ｘａ～１ｘｃが起動している。すなわち、出力電流Ｉｏ１、Ｉｏ２、Ｉｏ３が等しい状態で、合算電流Ｉｏｕｔが負荷５０に流れ込む。

【0052】

上記実施形態の電源回路Ｘによれば、リニアレギュレータ１ｘａ～１ｘｃの少なくとも１つが動作しなくなるのを抑制できる。これにより、リニアレギュレータ１ｘａにのみ負担が集中するのを抑制し、偏熱が生じるのを抑制できる。また、無負荷状態から急峻な負荷変動が生じたとしても、各リニアレギュレータ１ｘａ～１ｘｃが初期状態から早期に動作する。このため、各リニアレギュレータ１ｘａ～１ｘｃに負担が分散しやすくなる。これにより、上述した不具合（例えば、過渡熱の発生、応答性の悪化、特定ＩＣのみＯＣＰ動作等）が生じるのを抑制できる。また、出力ライン２０にバラスト抵抗のような抵抗を付加するものではないため、ロードレギュレーションの低下を抑制することができる。

【0053】

＜初期ドロップに関する考察＞
図７は、出力電圧Ｖｏｕｔの初期ドロップを示すグラフである。ところで、図７に示すように、上述した電源回路Ｘにおいて、無負荷状態から軽負荷状態にあるとき（合算電流Ｉｏｕｔが所定値Ｉｃ以下のとき）、上述したような出力電流Ｉｏ１～Ｉｏ３の調整動作が正常に動作しないおそれがある。すると、合算電流Ｉｏｕｔが所定値Ｉｃに達したときに、上述した出力電流Ｉｏ１、Ｉｏ２、Ｉｏ３の調整動作が開始され、出力電圧Ｖｏｕｔが急落する。この出力電圧Ｖｏｕｔの急落を、初期ドロップと称する。

【0054】

このような初期ドロップを抑制すべく、第２実施形態に係る電源回路Ｘは、負荷調整回路１３を含んで構成されている。第２実施形態に係る電源回路Ｘについて、具体的には、次の通りである。なお、ここでは第１実施形態と異なる構成について説明し、共通の構成に関しては、同一符号を付して説明を省略する。

【0055】

図８は、第２実施形態に係る電源回路Ｘを示すブロック図である。図８に示すように、負荷調整回路１３は、電源回路Ｘの出力ライン２０（より詳細には、出力端ＯＵＴと接地端との間）に接続されている。負荷調整回路１３は、負荷５０の負荷量を調整可能なように構成されている。具体的には、負荷調整回路１３は、所定の抵抗値を有する抵抗１４を含んで構成されている。抵抗１４は、出力端ＯＵＴと接地端との間に接続されている。

【0056】

図９は、第２実施形態に係る電源回路Ｘにおける合算電流Ｉｏｕｔと、出力電圧Ｖｏｕｔとの関係（ロードレギュレーション）を示すグラフである。図９に示すように、合算電流Ｉｏｕｔは、抵抗１４の抵抗値によって、所定の下限値Ｉｄを下回らないように担保される。下限値Ｉｄは、所定値Ｉｃよりも大きい値となっている。これにより、電源回路Ｘに接続される負荷５０そのものが軽負荷であっても、出力電流Ｉｏ１、Ｉｏ２、Ｉｏ３の調整動作を好適に動作させて、出力電圧Ｖｏｕｔのドロップが生じるのを抑制できる。なお、抵抗１４の抵抗値を調整することで、下限値Ｉｄの値を調整可能である。

【0057】

また、負荷調整回路１３は、リニアレギュレータ１ｘａのＩＣ内に配置することもできる。この場合、リニアレギュレータ１ｘａ～１ｘｃのそれぞれが含むようにしてもよいし、いずれか１つが含むようにしてもよい。ここでは図示を省略しているが、リニアレギュレータ１ｘａ～１ｘｃのそれぞれが負荷調整回路１３を含んでいる。

【0058】

図１０は、負荷調整回路１３をＩＣ内部に配置したリニアレギュレータ１ｘａを示すブロック図である。図１０に示すように、負荷調整回路１３は、抵抗回路１５と、抵抗制御回路１６とを含んでいる。

【0059】

抵抗回路１５は、抵抗１４と、スイッチ１７とを含んで構成されている。スイッチ１７は、抵抗１４と出力端ＯＵＴとの間に接続されている。スイッチ１７は、オン／オフすることで、抵抗１４を出力端ＯＵＴ（＝出力ライン２０）に対して短絡／開放することができる。

【0060】

抵抗制御回路１６は、合算電流Ｉｏｕｔに応じて、スイッチ１７のオン／オフを制御するように構成されている。具体的には、抵抗制御回路１６は、合算電流Ｉｏｕｔが閾値Ｉｅ以上のときに（図９参照）、スイッチ１７をオフする。閾値Ｉｅとは、抵抗回路１５が出力端ＯＵＴから開放された状態で、合算電流Ｉｏｕｔが下限値Ｉｄよりも大きくなるときの、合算電流Ｉｏｕｔの値である。具体的に数式で示すと、「閾値Ｉｅ－下限値Ｉｄ＞所定値Ｉｃ」となる。

【0061】

抵抗制御回路１６の詳細は、次の通りである。抵抗制御回路１６は、第３アンプ１８を含んで構成されている。第３アンプ１８は、第２信号Ｓ４が反転入力端（－）に入力され、基準電圧ＶＲＥＦが非反転入力端（＋）に入力される。第３アンプ１８は、第２信号Ｓ４と、基準電圧ＶＲＥＦとの差動入力に応じた制御信号Ｓ５を生成する。スイッチ１７は、制御信号Ｓ５に応じて、オン／オフする。具体的には、合算電流Ｉｏｕｔが閾値Ｉｅ以上のとき、制御信号Ｓ５によって、スイッチ１７はオフする。反対に、合算電流Ｉｏｕｔが閾値Ｉｅ未満のときに、制御信号Ｓ５によって、スイッチ１７はオンする。

【0062】

その他本発明は、上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。例えば、上記各実施形態に係る電源回路Ｘは、調整回路８が、第１アンプ２に入力される差動入力（より詳細には、第１アンプ２の非反転入力端（＋）に入力される電圧）を調整する、としたが、これに限られない。例えば、調整回路８は、誤差信号Ｓ２に応じて帰還電圧ＦＢを調整するようにしてもよいし、第１アンプ２の入力オフセットを調整するようにしてもよい。

【0063】

＜付記＞

【0064】

明細書に開示されている電源回路（Ｘ）は、それぞれの出力端（ｏｕｔ）が共通に接続される複数のリニアレギュレータ（１ｘａ～１ｘｃ）を並列に有する電源回路（Ｘ）であって、複数のリニアレギュレータ（１ｘａ～１ｘｃ）は、それぞれ、出力帰還ループを形成する第１アンプ（２）と、複数のリニアレギュレータ（１ｘａ～１ｘｃ）のそれぞれが出力する出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）を合計した合算電流（Ｉｏｕｔ）をリニアレギュレータ（１ｘａ～１ｘｃ）ごとに等分した分担電流と、自身の出力する出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）と、の差分に応じた誤差信号（Ｓ２）を生成するように構成された誤差信号生成回路（７）と、第１アンプ（２）に入力される帰還電圧（ＦＢ）および基準電圧（ＶＲＥＦ）、並びに第１アンプ（２）の入力オフセットの少なくともいずれか一つを、誤差信号（Ｓ２）に応じて調整するように構成された調整回路（８）と、を含むように構成されている（第１の構成）。

【0065】

また、第１の構成からなる電源回路（Ｘ）は、誤差信号生成回路（７）は、分担電流に応じた第１信号（Ｓ３）と、出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）に応じた第２信号（Ｓ４）との差動入力に基づいて誤差信号（Ｓ２）を生成するように構成されている第２アンプ（１１）を含み、第２アンプ（１１）は、第１信号（Ｓ３）を入力される第１入力端と、第２信号（Ｓ４）を入力される第２入力端と、を含み、各リニアレギュレータ（１ｘａ～１ｘｃ）の第１入力端同士が互いに短絡するように構成するとよい（第２の構成）。

【0066】

また、第２の構成からなる電源回路（Ｘ）は、複数のリニアレギュレータ（１ｘａ～１ｘｃ）は、それぞれ、第１アンプ（２）の出力に応じて出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）を調整し、かつ出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）をミラーして第１入力端および第２入力端に分配するように構成された出力段（６）を含むように構成するとよい（第３の構成）。

【0067】

また、第２の構成または第３の構成からなる電源回路（Ｘ）は、出力端（ｏｕｔ）と接地端との間に接続され、合算電流（Ｉｏｕｔ）が所定の下限値を下回らないように負荷を調整する負荷調整回路（８）を含むように構成するとよい（第４の構成）。

【0068】

また、第４の構成からなる電源回路（Ｘ）は、負荷調整回路（８）は、出力端（ｏｕｔ）に短絡／開放するよう切り替え可能に構成された抵抗回路（１５）と、出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）に応じて抵抗回路（１５）の短絡／開放の切り替えを制御するように構成された抵抗制御回路（１６）と、を含むように構成するとよい（第５の構成）。

【0069】

また、第５の構成からなる電源回路（Ｘ）は、抵抗制御回路（１６）は、合算電流（Ｉｏｕｔ）が所定の閾値（Ｉｅ）を超えたことを検出して抵抗回路（１５）を出力端（ｏｕｔ）から開放し、閾値（Ｉｅ）は、抵抗回路（１５）を開放した状態で合算電流（Ｉｏｕｔ）が下限値を超える値であるように構成するとよい（第６の構成）。

【0070】

また、第１の構成から第６の構成のいずれかの電源回路（Ｘ）は、複数のリニアレギュレータ（１ｘａ～１ｘｃ）は、それぞれ、個別の１チップに集積化されているように構成するとよい（第７の構成）。

【0071】

また、明細書に開示されている電子機器は、第１の構成から第７の構成のいずれかの電源回路（Ｘ）を含むように構成されている（第８の構成）。

【0072】

また、明細書に開示されている半導体装置（Ｉｘａ～ｉｘｃ）は、入力電圧（Ｖｉｎ）が印加される第１端子（ＩＮ）と、出力電圧（Ｖｏｕｔ）が印加される第２端子（ＯＵＴ）と、第２端子（ＯＵＴ）に流れる出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）と、出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）をミラーした第１電流（Ｉ１）および第２電流（Ｉ２）と、を生成するように構成された出力段（６）と、出力電圧（Ｖｏｕｔ）の出力帰還ループを形成して出力段（６）を制御するように構成された第１アンプ（２）と、第３電流（Ｉ３）の外部入力を受け付けるように構成された第３端子（ＴＭ）と、第１電流（Ｉ１）に基づく第１信号（Ｓ３）と、第２電流（Ｉ２）および第３電流（Ｉ３）に応じた第４電流に基づく第２信号（Ｓ４）と、に応じて誤差信号（Ｓ２）を生成するように構成された第２アンプ（１１）と、第１アンプ（２）に入力される帰還電圧（ＦＢ）および基準電圧（ＶＲＥＦ）、並びに第１アンプ（２）の入力オフセットの少なくともいずれか一つを、誤差信号（Ｓ２）に応じて調整するように構成された調整回路（８）と、を含むように構成されている（第９の構成）。

【0073】

第１の構成に係る電源回路（Ｘ）によれば、自身の出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）に応じて第１アンプ（２）の出力を調整することが可能になる。このため、各リニアレギュレータ（１ｘａ～１ｘｃ）の出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）を調整して、均等にリニアレギュレータ（１ｘａ～１ｘｃ）が動作するようにすることができる。

【0074】

第２の構成に係る電源回路（Ｘ）によれば、第２アンプ（１１）によって分担電流と自身の出力する出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）との差分を検出することが可能になる。これにより、より効果的に各リニアレギュレータ（１ｘａ～１ｘｃ）の出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）を調整できる。

【0075】

第３の構成に係る電源回路（Ｘ）によれば、出力段（６）のミラー比に応じて第１電流（Ｉ１）および第２電流（Ｉ２）の大きさを調整できる。このため、より好適に分担電流と自身の出力する出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）との差分を検出することができる。

【0076】

第４の構成に係る電源回路（Ｘ）によれば、下限値よりも低電流の領域で出力電圧（Ｖｏｕｔ）がドロップするのを抑制することができる。

【0077】

第５の構成に係る電源回路（Ｘ）によれば、出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）に応じて抵抗回路（１５）を短絡／開放することが可能になる。これにより、より好適に出力電圧（Ｖｏｕｔ）のドロップを抑制することができる。

【0078】

第６の構成に係る電源回路（Ｘ）によれば、抵抗回路（１５）を開放したとしても下限値を下回らないように、好適に出力電圧（Ｖｏｕｔ）のドロップを抑制することができる。

【0079】

第７の構成に係る電源回路（Ｘ）によると、電源回路（Ｘ）を構成するのが煩雑になるのを抑制できる。

【0080】

第８の構成に係る電子機器によると、各リニアレギュレータ（１ｘａ～１ｘｃ）が負荷に対して均等に出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）を供給するような電子機器を提供できる。

【0081】

第９の構成に係る半導体装置（Ｉｘａ～ｉｘｃ）によると、複数の半導体装置（Ｉｘａ～ｉｘｃ）を、互いの第３端子（ＴＭ）同士を短絡させた状態で並列接続させて、各半導体装置（Ｉｘａ～ｉｘｃ）が負荷に対して均等に出力電流（Ｉｏ１、Ｉｏ２、Ｉｏ３）を供給可能な電源回路（Ｘ）を構成することが可能になる。

【符号の説明】

【0082】

１ｘａ～１ｘｃ リニアレギュレータ
１ｙａ～１ｙｃ リニアレギュレータ
２ 第１アンプ
３ 出力段
４ 抵抗
５ 抵抗
６ 出力段
７ 誤差信号生成回路
８ 調整回路
９ 抵抗
１０ 抵抗
１１ 第２アンプ
１２ 抵抗
１３ 負荷調整回路
１４ 抵抗
１５ 抵抗回路
１６ 抵抗制御回路
１７ スイッチ
１８ 第３アンプ
２０ 出力ライン
５０ 負荷
１００ 電子機器
ＣＯ キャパシタ
ＦＢ 帰還電圧
ＧＮＤ 接地端子
Ｉ１ 第１電流
Ｉ２ 第２電流
Ｉ３ 第３電流
Ｉ４ 第４電流
ＩＮ 入力端子（第１端子）
Ｉａ～Ｉｃ 所定値
Ｉｄ 下限値
Ｉｅ 閾値
Ｉｏ１～Ｉｏ３ 出力電流
Ｉｏｕｔ 合算電流
Ｌ１ グラフ
Ｌ２ グラフ
ＯＵＴ 出力端（第２端子）
Ｓ１ 誤差信号
Ｓ２ 誤差信号
Ｓ３ 第１信号
Ｓ４ 第２信号
Ｓ５ 制御信号
ＴＭ 外部接続端子（第３端子）
Ｖｉｎ 入力電圧
ＶＲＥＦ 基準電圧
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｖｏｕｔ１～Ｖｏｕｔ３ 出力電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】