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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024165062
(43)【公開日】2024-11-28
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20241121BHJP
H01L 29/06 20060101ALI20241121BHJP
H01L 21/336 20060101ALI20241121BHJP
【ＦＩ】
H01L29/78 652S
H01L29/78 652P
H01L29/78 653C
H01L29/06 301F
H01L29/78 658G
H01L29/78 652K
H01L29/78 652M
H01L29/78 652F
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023080894
(22)【出願日】2023-05-16
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】永久 克己
(72)【発明者】
【氏名】酒井 敦
(72)【発明者】
【氏名】西村 智也
(57)【要約】
【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板（ＳＵＢ）の上面（ＴＳ）から所定の深さに達するように、半導体基板（ＳＵＢ）には、トレンチＴＲ１およびトレンチＴＲ２が形成されている。トレンチＴＲ１の下部にはフィールドプレート電極（ＦＰ）が形成され、トレンチＴＲ１の上部にはゲート電極ＧＥ１が形成されている。トレンチＴＲ２の内部にはゲート電極ＧＥ２が形成されている。トレンチＴＲ１の深さは、トレンチＴＲ２の深さよりも深い。トレンチＴＲ１は、平面視においてトレンチＴＲ２に囲まれている。
【選択図】図４
【解決手段】半導体基板（ＳＵＢ）の上面（ＴＳ）から所定の深さに達するように、半導体基板（ＳＵＢ）には、トレンチＴＲ１およびトレンチＴＲ２が形成されている。トレンチＴＲ１の下部にはフィールドプレート電極（ＦＰ）が形成され、トレンチＴＲ１の上部にはゲート電極ＧＥ１が形成されている。トレンチＴＲ２の内部にはゲート電極ＧＥ２が形成されている。トレンチＴＲ１の深さは、トレンチＴＲ２の深さよりも深い。トレンチＴＲ１は、平面視においてトレンチＴＲ２に囲まれている。
【選択図】図４
【特許請求の範囲】
【請求項1】
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第１トレンチと、
前記第１トレンチの内部において、前記第１トレンチの下部に形成され、且つ、前記半導体基板から電気的に絶縁されたフィールドプレート電極と、
前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記半導体基板および前記フィールドプレート電極から電気的に絶縁された第１ゲート電極と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第２トレンチと、
前記第２トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２ゲート電極と、
を備え、
前記第１トレンチの深さは、前記第２トレンチの深さよりも深く、
前記第１トレンチは、平面視において前記第２トレンチに囲まれている、半導体装置。
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第１トレンチと、
前記第１トレンチの内部において、前記第１トレンチの下部に形成され、且つ、前記半導体基板から電気的に絶縁されたフィールドプレート電極と、
前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記半導体基板および前記フィールドプレート電極から電気的に絶縁された第１ゲート電極と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第２トレンチと、
前記第２トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２ゲート電極と、
を備え、
前記第１トレンチの深さは、前記第２トレンチの深さよりも深く、
前記第１トレンチは、平面視において前記第２トレンチに囲まれている、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極には、ゲート電位が供給され、
前記フィールドプレート電極は、電気的にフローティング状態である、半導体装置。
前記第１ゲート電極および前記第２ゲート電極には、ゲート電位が供給され、
前記フィールドプレート電極は、電気的にフローティング状態である、半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記第２トレンチは、平面視においてハニカム構造を成し、
前記ハニカム構造のうち１つの正六角形内に、１つの前記第１トレンチが形成されている、半導体装置。
前記第２トレンチは、平面視においてハニカム構造を成し、
前記ハニカム構造のうち１つの正六角形内に、１つの前記第１トレンチが形成されている、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第２トレンチは、平面視においてハニカム構造を成し、
平面視における前記第１トレンチの中心部は、前記ハニカム構造のうち１つの正六角形の重心に一致する、半導体装置。
前記第２トレンチは、平面視においてハニカム構造を成し、
平面視における前記第１トレンチの中心部は、前記ハニカム構造のうち１つの正六角形の重心に一致する、半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記第１トレンチの平面形状は、円形状である、半導体装置。
前記第１トレンチの平面形状は、円形状である、半導体装置。
【請求項6】
請求項４に記載の半導体装置において、
前記第１トレンチの平面形状は、正六角形状であり、
前記第１トレンチの正六角形の各辺が、前記第２トレンチの正六角形の各辺に沿っている、半導体装置。
前記第１トレンチの平面形状は、正六角形状であり、
前記第１トレンチの正六角形の各辺が、前記第２トレンチの正六角形の各辺に沿っている、半導体装置。
【請求項7】
請求項１に記載の半導体装置において、
前記半導体基板の前記上面からの深さが、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成され、且つ、前記第２トレンチに連通する引き出し用トレンチと、
前記引き出し用トレンチの内部に形成され、前記半導体基板から電気的に絶縁され、且つ、前記第２ゲート電極と一体化した引き出し部と、
前記半導体基板の前記上面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜中に形成された第１孔、第２孔および第３孔と、
前記第１層間絶縁膜上に形成された第１配線および第２配線と、
前記第１配線および第２配線を覆うように、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜中に形成された第４孔および第５孔と、
前記第２層間絶縁膜上に形成されたソース電極およびゲート配線と、
を更に備え、
前記第１孔は、前記ソース領域および前記ボディ領域に達し、
前記第２孔は、前記第１ゲート電極に達し、
前記第３孔は、前記引き出し部に達し、
前記第１配線は、前記第１孔を介して前記ソース領域および前記ボディ領域に電気的に接続され、
前記第２配線は、前記第２孔を介して前記第１ゲート電極に電気的に接続され、且つ、前記第３孔を介して前記引き出し部に電気的に接続され、
前記第４孔は、前記第１配線に達し、
前記第５孔は、前記第２配線に達し、
前記ソース電極は、前記第４孔を介して前記第１配線に電気的に接続され、
前記ゲート配線は、前記第５孔を介して前記第２配線に電気的に接続されている、半導体装置。
前記半導体基板の前記上面からの深さが、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成され、且つ、前記第２トレンチに連通する引き出し用トレンチと、
前記引き出し用トレンチの内部に形成され、前記半導体基板から電気的に絶縁され、且つ、前記第２ゲート電極と一体化した引き出し部と、
前記半導体基板の前記上面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜中に形成された第１孔、第２孔および第３孔と、
前記第１層間絶縁膜上に形成された第１配線および第２配線と、
前記第１配線および第２配線を覆うように、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜中に形成された第４孔および第５孔と、
前記第２層間絶縁膜上に形成されたソース電極およびゲート配線と、
を更に備え、
前記第１孔は、前記ソース領域および前記ボディ領域に達し、
前記第２孔は、前記第１ゲート電極に達し、
前記第３孔は、前記引き出し部に達し、
前記第１配線は、前記第１孔を介して前記ソース領域および前記ボディ領域に電気的に接続され、
前記第２配線は、前記第２孔を介して前記第１ゲート電極に電気的に接続され、且つ、前記第３孔を介して前記引き出し部に電気的に接続され、
前記第４孔は、前記第１配線に達し、
前記第５孔は、前記第２配線に達し、
前記ソース電極は、前記第４孔を介して前記第１配線に電気的に接続され、
前記ゲート配線は、前記第５孔を介して前記第２配線に電気的に接続されている、半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
前記半導体基板には、複数の前記第１トレンチが形成され、
前記複数の前記第１トレンチの前記内部には、それぞれ前記フィールドプレート電極および前記第１ゲート電極が形成され、
前記複数の前記第１トレンチは、平面視において前記第２トレンチに囲まれている、半導体装置。
前記半導体基板には、複数の前記第１トレンチが形成され、
前記複数の前記第１トレンチの前記内部には、それぞれ前記フィールドプレート電極および前記第１ゲート電極が形成され、
前記複数の前記第１トレンチは、平面視において前記第２トレンチに囲まれている、半導体装置。
【請求項9】
請求項８に記載の半導体装置において、
前記第２トレンチは、平面視においてハニカム構造を成し、
前記ハニカム構造のうち互いに隣り合う正六角形が共有する辺が間引かれている、半導体装置。
前記第２トレンチは、平面視においてハニカム構造を成し、
前記ハニカム構造のうち互いに隣り合う正六角形が共有する辺が間引かれている、半導体装置。
【請求項10】
請求項９に記載の半導体装置において、
前記半導体基板の前記上面からの深さが、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成され、且つ、前記第２トレンチに連通する引き出し用トレンチと、
前記引き出し用トレンチの内部に形成され、前記半導体基板から電気的に絶縁され、且つ、前記第２ゲート電極と一体化した引き出し部と、
前記半導体基板の前記上面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜中に形成された複数の第１孔、第２孔および第３孔と、
前記第１層間絶縁膜上に形成された第１配線および第２配線と、
前記第１配線および第２配線を覆うように、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜中に形成された第４孔および第５孔と、
前記第２層間絶縁膜上に形成されたソース電極およびゲート配線と、
を更に備え、
前記複数の第１孔は、それぞれ前記ソース領域および前記ボディ領域に達し、且つ、平面視において前記複数の前記第１トレンチの各々の間に設けられ、
前記第２孔は、前記第１ゲート電極に達し、
前記第３孔は、前記引き出し部に達し、
前記第１配線は、前記複数の第１孔を介して前記ソース領域および前記ボディ領域に電気的に接続され、
前記第２配線は、前記第２孔を介して前記第１ゲート電極に電気的に接続され、且つ、前記第３孔を介して前記引き出し部に電気的に接続され、
前記第４孔は、前記第１配線に達し、
前記第５孔は、前記第２配線に達し、
前記ソース電極は、前記第４孔を介して前記第１配線に電気的に接続され、
前記ゲート配線は、前記第５孔を介して前記第２配線に電気的に接続されている、半導体装置。
前記半導体基板の前記上面からの深さが、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成され、且つ、前記第２トレンチに連通する引き出し用トレンチと、
前記引き出し用トレンチの内部に形成され、前記半導体基板から電気的に絶縁され、且つ、前記第２ゲート電極と一体化した引き出し部と、
前記半導体基板の前記上面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜中に形成された複数の第１孔、第２孔および第３孔と、
前記第１層間絶縁膜上に形成された第１配線および第２配線と、
前記第１配線および第２配線を覆うように、前記第１層間絶縁膜上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜中に形成された第４孔および第５孔と、
前記第２層間絶縁膜上に形成されたソース電極およびゲート配線と、
を更に備え、
前記複数の第１孔は、それぞれ前記ソース領域および前記ボディ領域に達し、且つ、平面視において前記複数の前記第１トレンチの各々の間に設けられ、
前記第２孔は、前記第１ゲート電極に達し、
前記第３孔は、前記引き出し部に達し、
前記第１配線は、前記複数の第１孔を介して前記ソース領域および前記ボディ領域に電気的に接続され、
前記第２配線は、前記第２孔を介して前記第１ゲート電極に電気的に接続され、且つ、前記第３孔を介して前記引き出し部に電気的に接続され、
前記第４孔は、前記第１配線に達し、
前記第５孔は、前記第２配線に達し、
前記ソース電極は、前記第４孔を介して前記第１配線に電気的に接続され、
前記ゲート配線は、前記第５孔を介して前記第２配線に電気的に接続されている、半導体装置。
【請求項11】
請求項１０に記載の半導体装置において、
平面視において前記第２トレンチに囲まれている前記複数の前記第１孔の数は、平面視において前記第２トレンチに囲まれている前記複数の前記第１トレンチの数よりも１つ少ない、半導体装置。
平面視において前記第２トレンチに囲まれている前記複数の前記第１孔の数は、平面視において前記第２トレンチに囲まれている前記複数の前記第１トレンチの数よりも１つ少ない、半導体装置。
【請求項12】
請求項１に記載の半導体装置において、
前記半導体基板には、前記半導体基板の前記上面から所定の深さに達し、且つ、前記第１トレンチおよび前記第２トレンチに連通する連通部が形成され、
前記連通部の内部には、前記第１ゲート電極および前記第２ゲート電極と一体化した連結部が形成されている、半導体装置。
前記半導体基板には、前記半導体基板の前記上面から所定の深さに達し、且つ、前記第１トレンチおよび前記第２トレンチに連通する連通部が形成され、
前記連通部の内部には、前記第１ゲート電極および前記第２ゲート電極と一体化した連結部が形成されている、半導体装置。
【請求項13】
請求項１２に記載の半導体装置において、
前記半導体基板の前記上面からの深さが、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成され、且つ、前記第２トレンチに連通する引き出し用トレンチと、
前記引き出し用トレンチの内部に形成され、前記半導体基板から電気的に絶縁され、且つ、前記第２ゲート電極と一体化した引き出し部と、
前記半導体基板の前記上面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜中に形成された第１孔および第２孔と、
前記第１層間絶縁膜上に形成されたソース電極およびゲート配線と、
を更に備え、
前記第１孔は、前記ソース領域および前記ボディ領域に達し、
前記第２孔は、前記引き出し部に達し、
前記ソース電極は、前記第１孔を介して前記ソース領域および前記ボディ領域に電気的に接続され、
前記ゲート配線は、前記第２孔を介して前記引き出し部に電気的に接続されている、半導体装置。
前記半導体基板の前記上面からの深さが、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成され、且つ、前記第２トレンチに連通する引き出し用トレンチと、
前記引き出し用トレンチの内部に形成され、前記半導体基板から電気的に絶縁され、且つ、前記第２ゲート電極と一体化した引き出し部と、
前記半導体基板の前記上面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜中に形成された第１孔および第２孔と、
前記第１層間絶縁膜上に形成されたソース電極およびゲート配線と、
を更に備え、
前記第１孔は、前記ソース領域および前記ボディ領域に達し、
前記第２孔は、前記引き出し部に達し、
前記ソース電極は、前記第１孔を介して前記ソース領域および前記ボディ領域に電気的に接続され、
前記ゲート配線は、前記第２孔を介して前記引き出し部に電気的に接続されている、半導体装置。
【請求項14】
上面および下面を有する第１導電型の半導体基板と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第１トレンチと、
前記第１トレンチの内部において、前記第１トレンチの下部に形成され、且つ、前記半導体基板から電気的に絶縁されたフィールドプレート電極と、
前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記半導体基板および前記フィールドプレート電極から電気的に絶縁された第１ゲート電極と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第２トレンチと、
前記第２トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２ゲート電極と、
を備え、
前記第１トレンチの深さは、前記第２トレンチの深さよりも深く、
平面視において、前記第１トレンチおよび前記第２トレンチは、それぞれ第１方向に延在し、且つ、前記第１方向と交差する第２方向において互いに隣接している、半導体装置。
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第１トレンチと、
前記第１トレンチの内部において、前記第１トレンチの下部に形成され、且つ、前記半導体基板から電気的に絶縁されたフィールドプレート電極と、
前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記半導体基板および前記フィールドプレート電極から電気的に絶縁された第１ゲート電極と、
前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第２トレンチと、
前記第２トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２ゲート電極と、
を備え、
前記第１トレンチの深さは、前記第２トレンチの深さよりも深く、
平面視において、前記第１トレンチおよび前記第２トレンチは、それぞれ第１方向に延在し、且つ、前記第１方向と交差する第２方向において互いに隣接している、半導体装置。
【請求項15】
請求項１４に記載の半導体装置において、
前記第１ゲート電極および前記第２ゲート電極には、ゲート電位が供給され、
前記フィールドプレート電極には、ソース電位が供給される、半導体装置。
前記第１ゲート電極および前記第２ゲート電極には、ゲート電位が供給され、
前記フィールドプレート電極には、ソース電位が供給される、半導体装置。
【請求項16】
請求項１４に記載の半導体装置において、
前記第２トレンチの一部には、前記第２方向に延在する交差部が設けられ、
前記第２ゲート電極は、前記交差部の内部にも形成されている、半導体装置。
前記第２トレンチの一部には、前記第２方向に延在する交差部が設けられ、
前記第２ゲート電極は、前記交差部の内部にも形成されている、半導体装置。
【請求項17】
請求項１４に記載の半導体装置において、
前記半導体基板の前記上面からの深さが、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記半導体基板の前記上面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜中に形成された第１孔および第２孔と、
前記第１層間絶縁膜上に形成されたソース電極およびゲート配線と、
を更に備え、
前記半導体基板には、前記半導体基板の前記上面から所定の深さに達し、且つ、前記第１トレンチおよび前記第２トレンチに連通する引き出し用トレンチが形成され、
前記引き出し用トレンチの内部には、前記半導体基板から電気的に絶縁され、且つ、前記第１ゲート電極および前記第２ゲート電極と一体化した引き出し部が形成され、
前記第１孔は、前記ソース領域および前記ボディ領域に達し、
前記第２孔は、前記引き出し部に達し、
前記ソース電極は、前記第１孔を介して前記ソース領域および前記ボディ領域に電気的に接続され、
前記ゲート配線は、前記第２孔を介して前記引き出し部に電気的に接続されている、半導体装置。
前記半導体基板の前記上面からの深さが、前記第１トレンチおよび前記第２トレンチの各々の深さよりも浅くなるように、前記半導体基板に形成された、前記第１導電型と反対の第２導電型のボディ領域と、
前記ボディ領域内に形成された前記第１導電型のソース領域と、
前記半導体基板の前記上面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜中に形成された第１孔および第２孔と、
前記第１層間絶縁膜上に形成されたソース電極およびゲート配線と、
を更に備え、
前記半導体基板には、前記半導体基板の前記上面から所定の深さに達し、且つ、前記第１トレンチおよび前記第２トレンチに連通する引き出し用トレンチが形成され、
前記引き出し用トレンチの内部には、前記半導体基板から電気的に絶縁され、且つ、前記第１ゲート電極および前記第２ゲート電極と一体化した引き出し部が形成され、
前記第１孔は、前記ソース領域および前記ボディ領域に達し、
前記第２孔は、前記引き出し部に達し、
前記ソース電極は、前記第１孔を介して前記ソース領域および前記ボディ領域に電気的に接続され、
前記ゲート配線は、前記第２孔を介して前記引き出し部に電気的に接続されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、トレンチの内部にゲート電極およびフィールドプレート電極を備えた半導体装置に関する。
【背景技術】
【0002】
パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような半導体素子を備えた半導体装置では、トレンチの内部にゲート電極が埋め込まれたトレンチゲート構造が適用されている。
【0003】
例えば、特許文献１には、トレンチゲート構造の一種として、トレンチの下部にフィールドプレート電極を形成し、トレンチの上部にゲート電極を形成したスプリットゲート構造が開示されている。フィールドプレート電極には、ソース電極からソース電位が供給される。フィールドプレート電極からドリフト領域へ空乏層を広げることで、トレンチ周囲の耐圧を向上できる。また、耐圧の向上に伴って、ドリフト領域を高濃度化することが可能となり、ドリフト領域の低抵抗化が可能となる。
【0004】
非特許文献１には、スプリットゲート構造の各トレンチの間に、通常のトレンチゲート構造（シングルゲート構造）をアシストゲートとして配置することで、セル領域内のゲート電極の密度を高め、オン抵抗を低減する技術が開示されている。このようなパワーＭＯＳＦＥＴは、アシストゲート付きスプリットゲート構造と呼称される。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１１－１９９１０９号公報
【非特許文献】
【0006】
【非特許文献1】W. Saito, et al., “Assist Gate MOSFETs for Improvement of On-Resistance and Turn-Off Loss Trade-Off”, IEEE ELECTRON DEVICE LETTERS, vol. 41, no. 7, pp. 1060-1062, July. 2020
【発明の概要】
【発明が解決しようとする課題】
【0007】
アシストゲート付きスプリットゲート構造のＭＯＳＦＥＴでは、オン抵抗の低減化を図る上で、耐圧の確保についても考慮する必要がある。すなわち、チャージバランスを不安定化させないことが求められる。
【0008】
本願の主な目的は、アシストゲート付きスプリットゲート構造の平面レイアウトを最適化することで、チャージバランスを安定化させ、半導体装置の性能を向上させることにある。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0009】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第１トレンチと、前記第１トレンチの内部において、前記第１トレンチの下部に形成され、且つ、前記半導体基板から電気的に絶縁されたフィールドプレート電極と、前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記半導体基板および前記フィールドプレート電極から電気的に絶縁された第１ゲート電極と、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第２トレンチと、前記第２トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２ゲート電極と、を備える。前記第１トレンチの深さは、前記第２トレンチの深さよりも深い。また、前記第１トレンチは、平面視において前記第２トレンチに囲まれている。
【0011】
一実施の形態に係る半導体装置は、上面および下面を有する第１導電型の半導体基板と、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第１トレンチと、前記第１トレンチの内部において、前記第１トレンチの下部に形成され、且つ、前記半導体基板から電気的に絶縁されたフィールドプレート電極と、前記第１トレンチの前記内部において、前記第１トレンチの上部に形成され、且つ、前記半導体基板および前記フィールドプレート電極から電気的に絶縁された第１ゲート電極と、前記半導体基板の前記上面から所定の深さに達するように、前記半導体基板に形成された第２トレンチと、前記第２トレンチの内部に形成され、且つ、前記半導体基板から電気的に絶縁された第２ゲート電極と、を備える。前記第１トレンチの深さは、前記第２トレンチの深さよりも深い。また、平面視において、前記第１トレンチおよび前記第２トレンチは、それぞれ第１方向に延在し、且つ、前記第１方向と交差する第２方向において互いに隣接している。
【発明の効果】
【0012】
一実施の形態によれば、半導体装置の性能を向上できる。
【図面の簡単な説明】
【0013】
【図1】実施の形態１における半導体装置を示す平面図である。
【図2】実施の形態１における半導体装置を示す平面図である。
【図3】実施の形態１における半導体装置を示す要部平面図である。
【図4】実施の形態１における半導体装置を示す要部平面図である。
【図5】実施の形態１における半導体装置を示す断面図である。
【図6】実施の形態１における半導体装置を示す要部平面図である。
【図7】実施の形態１における半導体装置を示す等価回路図である。
【図8】実施の形態１における半導体装置の製造工程を示す断面図である。
【図22】変形例１における半導体装置を示す要部平面図である。
【図23】実施の形態２における半導体装置を示す要部平面図である。
【図24】実施の形態２における半導体装置を示す断面図である。
【図25】変形例２における半導体装置を示す要部平面図である。
【図26】変形例２における半導体装置を示す断面図である。
【図27】実施の形態３における半導体装置を示す要部平面図である。
【図28】実施の形態４における半導体装置を示す要部平面図である。
【図29】実施の形態４における半導体装置を示す断面図である。
【図30】実施の形態５における半導体装置を示す要部平面図である。
【図31】実施の形態５における半導体装置を示す断面図である。
【図32】変形例３における半導体装置を示す要部平面図である。
【図33】変形例３における半導体装置を示す断面図である。
【発明を実施するための形態】
【0014】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、深さ方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0016】
（実施の形態１）
＜半導体装置の構造＞
以下に図１から図７を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子として、アシストゲート付きスプリットゲート構造のＭＯＳＦＥＴを備える。すなわち、半導体装置１００では、トレンチＴＲ１の内部に形成されたゲート電極ＧＥ１およびフィールドプレート電極ＦＰを含むスプリットゲート構造のＭＯＳＦＥＴと、トレンチＴＲ２の内部に形成されたゲート電極ＧＥ２を含むシングルゲート構造のＭＯＳＦＥＴとが並列接続されている。
＜半導体装置の構造＞
以下に図１から図７を用いて、実施の形態１における半導体装置１００について説明する。半導体装置１００は、半導体素子として、アシストゲート付きスプリットゲート構造のＭＯＳＦＥＴを備える。すなわち、半導体装置１００では、トレンチＴＲ１の内部に形成されたゲート電極ＧＥ１およびフィールドプレート電極ＦＰを含むスプリットゲート構造のＭＯＳＦＥＴと、トレンチＴＲ２の内部に形成されたゲート電極ＧＥ２を含むシングルゲート構造のＭＯＳＦＥＴとが並列接続されている。
【0017】
【0018】
半導体装置１００は、セル領域ＣＲと、平面視においてセル領域ＣＲを囲む外周領域ＯＲとを有する。セル領域ＣＲには、ＭＯＳＦＥＴのような主要な半導体素子が形成される。より具体的には、セル領域ＣＲは、ソース領域ＮＳが形成されている領域であり、ＭＯＳＦＥＴとして動作する領域である。外周領域ＯＲは、主に、ゲート配線ＧＷ２からＭＯＳＦＥＴにゲート電位を供給させるため、および、ターミネーション領域として機能させるため等に用いられる。
【0019】
図１に示されるように、セル領域ＣＲの大部分は、ソース電極ＳＥ２で覆われている。平面視において、ゲート配線ＧＷ２は、ソース電極ＳＥ２を囲んでいる。また、ここでは図示していないが、ソース電極ＳＥ２およびゲート配線ＧＷ２は、ポリイミド膜のような保護膜で覆われている。上記保護膜の一部には開口部が設けられ、その開口部で露出しているソース電極ＳＥ２およびゲート配線ＧＷ２が、ソースパッドＳＰおよびゲートパッドＧＰになる。ソースパッドＳＰ上およびゲートパッドＧＰ上に、外部接続用部材が接続されることで、半導体装置１００が、他の半導体チップ、リードフレームまたは配線基板などに電気的に接続される。なお、外部接続用部材は、例えば、アルミニウム、金または銅からなるワイヤであるか、銅板からなるクリップである。
【0020】
図２に示されるように、セル領域ＣＲには、それぞれＹ方向に延在する複数のソース用の内部配線ＳＥ１および複数のゲート用の内部配線ＧＷ１が形成されている。内部配線ＧＷ１は、ゲート配線ＧＷ２の下方に位置するように、外周領域ＯＲにも形成されている。セル領域ＣＲの複数の内部配線ＧＷ１は、外周領域ＯＲの内部配線ＧＷ１と一体化している。
【0021】
後述するように、内部配線ＳＥ１は、層間絶縁膜ＩＬ２中に形成された孔ＣＨ４（ビアＶ１）を介して、ソース電極ＳＥ２に電気的に接続されている。内部配線ＧＷ１は、孔ＣＨ４（ビアＶ１）と同等な孔（ビア）を介して、ゲート配線ＧＷ２に電気的に接続されている。
【0022】
図３および図４は、図１および図２に示される領域１Ａを拡大した要部平面図である。図６は、図１および図２に示される領域２Ａを拡大した要部平面図である。図３は、図２の１層目の配線構造体を示している。図４および図６は、主に、半導体基板ＳＵＢに形成されたトレンチＴＲ１、ＴＲ２およびゲート電極ＧＥ１、ＧＥ２の平面パターンを示している。図５は、図３および図４に示されるＡ－Ａ線に沿った断面図である。
【0023】
なお、図３の平面図では、実際には、孔ＣＨ１、ＣＨ２は内部配線ＳＥ１および内部配線ＧＷ１に覆われて視認されないが、図４との位置関係を判り易くするために、孔ＣＨ１、ＣＨ２が図示されている。また、図４および図６では、内部配線ＳＥ１および内部配線ＧＷ１との位置関係を判り易くするために、これらの一部が破線で示されている。
【0024】
図３および図４に示されるように、セル領域ＣＲ内において、複数の内部配線ＳＥ１および複数の内部配線ＧＷ１は、それぞれストライプ状に形成され、それぞれＹ方向に延在し、Ｘ方向で互いに隣接している。内部配線ＳＥ１は、孔ＣＨ１を介してソース領域ＮＳに電気的に接続される。内部配線ＧＷ１は、孔ＣＨ２を介してゲート電極ＧＥ１に電気的に接続される。
【0025】
なお、図４では、孔ＣＨ１および孔ＣＨ２の平面形状が円形状である場合を図示しているが、孔ＣＨ１および孔ＣＨ２の平面形状は、四角形状のように他の形状であってもよい。
【0026】
図４に示されるように、トレンチＴＲ２は、平面視においてハニカム構造を成す。すなわち、トレンチＴＲ２は、複数の正六角形が互いに接続された構造を成す。トレンチＴＲ２の内部には、ゲート電極ＧＥ２が形成されている。トレンチＴＲ１の平面形状は、円形状である。トレンチＴＲ１の内部には、ゲート電極ＧＥ１が形成されている。トレンチＴＲ１は、平面視においてトレンチＴＲ２に囲まれている。ソース領域ＮＳは、トレンチＴＲ１とトレンチＴＲ２との間に形成されている。
【0027】
実施の形態１では、トレンチＴＲ２のハニカム構造のうち１つの正六角形内に、１つのトレンチＴＲ１が形成されている。また、平面視におけるトレンチＴＲ１の中心部１０は、ハニカム構造のうち１つの正六角形の重心２０に一致する。従って、最も近接する３つのトレンチＴＲ１の中心部１０を直線で結ぶと、正三角形が構成される。図４に示されるように、その正三角形の各辺の長さＬ１が等しくなっている。
【0028】
トレンチＴＲ１の内部においてゲート電極ＧＥ１の下方には、後述するフィールドプレート電極ＦＰが形成されている。上述の正三角形が構成されていることで、フィールドプレート電極ＦＰから広がる空乏層が、セル領域ＣＲ内において均等に広がり易くなり、耐圧を確保し易くなる。
【0029】
なお、重心２０は、多角形の重心を示し、後述の変形例１のように正四角形の重心である場合もある。
【0030】
以下に図５を用いて、半導体装置１００の断面構造について説明する。
【0031】
図５に示されるように、半導体装置１００は、上面ＴＳおよび下面ＢＳを有するｎ型の半導体基板ＳＵＢを備える。半導体基板ＳＵＢは、ｎ型のシリコンからなる。半導体基板ＳＵＢは、低濃度のｎ型のドリフト領域ＮＶを有する。実施の形態１では、ｎ型の半導体基板ＳＵＢ自体が、ドリフト領域ＮＶを構成している。なお、半導体基板ＳＵＢは、ｎ型のシリコン基板と、上記シリコン基板上に、エピタキシャル成長法によって燐（Ｐ）を導入しながら成長させたｎ型の半導体層との積層体であってもよい。その場合、低濃度のｎ型の半導体層がドリフト領域ＮＶを構成し、高濃度のｎ型のシリコン基板がドレイン領域ＮＤを構成する。
【0032】
図５に示されるように、半導体基板ＳＵＢにおいて、半導体基板ＳＵＢの上面ＴＳよりも半導体基板ＳＵＢの下面ＢＳの近くに、ｎ型のドレイン領域ＮＤが形成されている。ドレイン領域ＮＤは、ドリフト領域ＮＶよりも高い不純物濃度を有している。半導体基板ＳＵＢの下面ＢＳ下には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜若しくは銀膜のような単層の金属膜、または、これらの金属膜を適宜積層させた積層膜からなる。ドレイン領域ＮＤおよびドレイン電極ＤＥは、セル領域ＣＲおよび外周領域ＯＲに渡って形成されている。半導体基板ＳＵＢ（ドレイン領域ＮＤ、ドリフト領域ＮＶ）には、ドレイン電極ＤＥからドレイン電位が供給される。
【0033】
半導体基板ＳＵＢには、半導体基板ＳＵＢの上面ＴＳから所定の深さに達するトレンチＴＲ１が形成されている。トレンチＴＲ１の深さは、例えば５μｍ以上且つ７μｍ以下である。トレンチＴＲ１の内部において、トレンチＴＲ１の下部には、絶縁膜ＩＦ１を介してフィールドプレート電極ＦＰが形成されている。また、トレンチＴＲ１の内部において、トレンチＴＲ１の上部には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥ１が形成されている。フィールドプレート電極ＦＰおよびゲート電極ＧＥ１は、それぞれ、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。
【0034】
絶縁膜ＩＦ１の上面の位置は、フィールドプレート電極ＦＰの上面の位置よりも低くなっている。絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰを覆うように、絶縁膜ＩＦ２が形成されている。ゲート絶縁膜ＧＩは、絶縁膜ＩＦ２上のトレンチＴＲ１の内部に形成されている。
【0035】
絶縁膜ＩＦ１は、半導体基板ＳＵＢとフィールドプレート電極ＦＰとの間に形成されている。絶縁膜ＩＦ２は、ゲート電極ＧＥ１とフィールドプレート電極ＦＰとの間に形成されている。ゲート絶縁膜ＧＩは、半導体基板ＳＵＢとゲート電極ＧＥ１との間に形成されている。これらの膜によって、半導体基板ＳＵＢ、ゲート電極ＧＥ１およびフィールドプレート電極ＦＰは、互いに電気的に絶縁されている。また、ゲート電極ＧＥ１上には、絶縁膜ＩＦ３が形成されている。
【0036】
絶縁膜ＩＦ１、絶縁膜ＩＦ２、絶縁膜ＩＦ３およびゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。絶縁膜ＩＦ１の厚さは、ゲート絶縁膜ＧＩの厚さよりも厚い。トレンチＴＲ１の内部において、絶縁膜ＩＦ１の厚さは、例えば４００ｎｍ以上且つ６００ｎｍ以下である。また、トレンチＴＲ１の内部において、ゲート絶縁膜ＧＩの厚さは、例えば５０ｎｍ以上且つ７０ｎｍ以下である。なお、これらの厚さは、Ｘ方向における厚さである。
【0037】
半導体基板ＳＵＢには、半導体基板ＳＵＢの上面ＴＳから所定の深さに達するトレンチＴＲ２が形成されている。図５に示されるように、トレンチＴＲ２の深さは、トレンチＴＲ１の深さよりも浅く、例えば２μｍ以上且つ３μｍ以下である。トレンチＴＲ２の内部には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥ２が形成されている。ゲート絶縁膜ＧＩによって、半導体基板ＳＵＢおよびゲート電極ＧＥ２は、互いに電気的に絶縁されている。ゲート電極ＧＥ２は、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。また、ゲート電極ＧＥ２上には、絶縁膜ＩＦ３が形成されている。
【0038】
半導体基板ＳＵＢにおいて、半導体基板ＳＵＢの下面ＢＳよりも半導体基板ＳＵＢの上面ＴＳの近くに、ｐ型のボディ領域ＰＢが形成されている。図５に示されるように、半導体基板ＳＵＢの上面ＴＳからのボディ領域ＰＢの深さは、トレンチＴＲ１およびトレンチＴＲ２の各々の深さよりも浅い。ボディ領域ＰＢ内には、ｎ型のソース領域ＮＳが形成されている。ソース領域ＮＳは、ドリフト領域ＮＶよりも高い不純物濃度を有する。
【0039】
半導体基板ＳＵＢの上面ＴＳ上には、トレンチＴＲ１およびトレンチＴＲ２を覆うように、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬ１の厚さは、例えば５００ｎｍ以上且つ９００ｎｍ以下である。
【0040】
層間絶縁膜ＩＬ１中には、孔ＣＨ１および孔ＣＨ２が形成されている。孔ＣＨ１は、ソース領域ＮＳおよびボディ領域ＰＢに達する。孔ＣＨ２は、ゲート電極ＧＥ２に達する。孔ＣＨ１の底部において、ボディ領域ＰＢ内には、高濃度拡散領域ＰＲが形成されている。高濃度拡散領域ＰＲは、主に、プラグＰＧとの接触抵抗を低減するために形成され、ボディ領域ＰＢよりも高い不純物濃度を有する。
【0041】
孔ＣＨ１および孔ＣＨ２の各々の内部には、プラグＰＧが形成されている。プラグＰＧは、例えば、第１バリアメタル膜と、第１バリアメタル膜上に形成された第１導電性膜とからなる。第１バリアメタル膜は、例えばチタン膜および窒化チタン膜の積層膜からなる。第１導電性膜は、例えばタングステン膜である。
【0042】
層間絶縁膜ＩＬ１上には、内部配線ＳＥ１および内部配線ＧＷ１が形成されている。内部配線ＳＥ１は、平面視で孔ＣＨ１に重なる位置に設けられ、孔ＣＨ１（プラグＰＧ）を介してソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲに電気的に接続されている。内部配線ＧＷ１は、平面視で孔ＣＨ２に重なる位置に設けられ、孔ＣＨ２（プラグＰＧ）を介してゲート電極ＧＥ１に電気的に接続されている。
【0043】
内部配線ＳＥ１および内部配線ＧＷ１は、例えば、第２バリアメタル膜と、第２バリアメタル膜上に形成された第２導電性膜とからなる。第２バリアメタル膜は、例えばチタンタングステン膜または窒化チタン膜である。第２導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜であるか、タングステン膜である。内部配線ＳＥ１および内部配線ＧＷ１の各々の厚さは、例えば１００ｎｍ以上且つ２００ｎｍ以下である。
【0044】
層間絶縁膜ＩＬ１上には、内部配線ＳＥ１および内部配線ＧＷ１を覆うように、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬ２の厚さは、例えば５００ｎｍ以上且つ９００ｎｍ以下である。
【0045】
層間絶縁膜ＩＬ２中には、孔ＣＨ４が形成されている。孔ＣＨ４は、内部配線ＳＥ１に達する。孔ＣＨ４の内部には、ビアＶ１が形成されている。ビアＶ１は、例えば、第３バリアメタル膜と、第３バリアメタル膜上に形成された第３導電性膜とからなる。第３バリアメタル膜は、例えばチタン膜および窒化チタン膜の積層膜からなる。第３導電性膜は、例えばタングステン膜である。
【0046】
層間絶縁膜ＩＬ２上には、ソース電極ＳＥ２が形成されている。ソース電極ＳＥ２は、孔ＣＨ４（ビアＶ１）を介して内部配線ＳＥ１に電気的に接続されている。従って、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲには、ソース電極ＳＥ２からソース電位が供給される。
【0047】
図６に示されるように、外周領域ＯＲの半導体基板ＳＵＢには、半導体基板ＳＵＢの上面ＴＳから所定の深さに達する引き出し用トレンチＴＲａが形成されている。引き出し用トレンチＴＲａは、トレンチＴＲ２と同じ製造工程で形成されているので、引き出し用トレンチＴＲａの深さは、トレンチＴＲ２の深さと同じである。トレンチＴＲ２および引き出し用トレンチＴＲａは、連通している。そして、引き出し用トレンチＴＲａの内部には、ゲート電極ＧＥ２と一体化した引き出し部ＧＥａが形成されている。
【0048】
外周領域ＯＲの層間絶縁膜ＩＬ１中には、引き出し部ＧＥａに達する孔ＣＨ３が形成されている。孔ＣＨ３の内部にも、プラグＰＧが形成されている。内部配線ＧＷ１は、外周領域ＯＲにも形成されている。外周領域ＯＲの内部配線ＧＷ１は、平面視で孔ＣＨ３に重なる位置に設けられ、孔ＣＨ３（プラグＰＧ）を介して引き出し部ＧＥａに電気的に接続されている。
【0049】
ここでは図示していないが、外周領域ＯＲの層間絶縁膜ＩＬ２上には、ゲート配線ＧＷ２が形成されている。また、外周領域ＯＲの層間絶縁膜ＩＬ２中には、内部配線ＧＷ１に達する孔ＣＨ４が形成され、この孔ＣＨ４の内部にもビアＶ１が形成されている。ゲート配線ＧＷ２は、孔ＣＨ４（ビアＶ１）を介して内部配線ＧＷ１に電気的に接続されている。従って、ゲート電極ＧＥ１およびゲート電極ＧＥ２には、ゲート配線ＧＷ２からゲート電位が供給される。
【0050】
ソース電極ＳＥ２およびゲート配線ＧＷ２は、例えば、第４バリアメタル膜と、第４バリアメタル膜上に形成された第４導電性膜とからなる。第４バリアメタル膜は、例えばチタンタングステン膜である。第４導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜である。ソース電極ＳＥ２およびゲート配線ＧＷ２の各々の厚さは、内部配線ＳＥ１および内部配線ＧＷ１の各々の厚さよりも厚く、例えば２μｍ以上且つ３μｍ以下である。
【0051】
図７は、実施の形態１におけるアシストゲート付きスプリットゲート構造のＭＯＳＦＥＴの等価回路図である。ゲート電極ＧＥ１およびフィールドプレート電極ＦＰを含むスプリットゲート構造のＭＯＳＦＥＴと、ゲート電極ＧＥ２を含むシングルゲート構造のＭＯＳＦＥＴとが、並列接続されている。また、フィールドプレート電極ＦＰは、ゲート配線ＧＷ２、ソース電極ＳＥ２およびドレイン電極ＤＥの何れにも電気的に接続されておらず、電気的にフローティング状態である。
【0052】
なお、図７に示される容量Ｃｆｐ－ｇは、ゲート電極ＧＥ１とフィールドプレート電極ＦＰとの間の容量である。容量Ｃｆｐ－ｄは、フィールドプレート電極ＦＰとドレイン電極ＤＥとの間の容量である。抵抗Ｒｓｕｂは、ドレイン領域ＮＤの抵抗成分である。ドリフト領域ＮＶは、分布定数的なバイアス依存の可変抵抗Ｒｎｖ，Ｎ/可変容量Ｃｎｖ，Ｎを構成する（Ｎは整数）。そのため、フィールドプレート電極ＦＰに掛かる電位は、ゲート電位およびドレイン電位に応じて、これらの中間電位で変動する。
【0053】
以上のように、実施の形態１によれば、トレンチＴＲ１の側面に接するボディ領域ＰＢを、スプリットゲート構造のＭＯＳＦＥＴのチャネル領域として活用できると共に、トレンチＴＲ２の側面に接するボディ領域ＰＢを、シングルゲート構造のＭＯＳＦＥＴのチャネル領域として活用できる。トレンチＴＲ２が平面視でトレンチＴＲ１を囲む構造を採用したことで、セル領域ＣＲ内のゲート電極ＧＥ２の密度が高くなり、セル領域ＣＲ全体を流れる電流の密度が高くなる。そのため、オン抵抗の低減を図れる。
【0054】
トレンチＴＲ２は、平面視においてハニカム構造を成し、トレンチＴＲ１の中心部１０は、ハニカム構造のうち１つの正六角形の重心２０に一致する。そのため、最も近接する３つのトレンチＴＲ１の中心部１０によって正三角形が構成される。これにより、フィールドプレート電極ＦＰから広がる空乏層が、セル領域ＣＲ内において均等に広がり易くなり、耐圧を確保し易くなる。
【0055】
このように、実施の形態１によれば、チャージバランスが不安定化しない。言い換えると、実施の形態１によれば、チャージバランスが安定化するので、オン抵抗の低減化と、耐圧の確保の両立を図ることができ、この結果、半導体装置１００の性能を向上させることができる。
【0056】
【0057】
図８に示されるように、まず、上面ＴＳおよび下面ＢＳを有するｎ型の半導体基板ＳＵＢを用意する。上述のように、半導体基板ＳＵＢは、ｎ型のシリコン基板と、エピタキシャル成長法によって上記シリコン基板上に形成されたｎ型の半導体層との積層体であってもよい。
【0058】
次に、半導体基板ＳＵＢの上面ＴＳから所定の深さに達するように、半導体基板ＳＵＢにトレンチＴＲ１およびトレンチＴＲ２を形成する。そのためには、まず、半導体基板ＳＵＢの上面ＴＳ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコン膜または窒化シリコン膜のような絶縁膜を形成する。次に、フォトリソグラフィ技術および異方性エッチング処理によって、上記絶縁膜をパターニングすることで、半導体基板ＳＵＢの上面ＴＳ上にハードマスクＨＭを選択的に形成する。次に、ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、ハードマスクＨＭから露出している半導体基板ＳＵＢにトレンチＴＲ１およびトレンチＴＲ２を形成する。なお、これらの工程によって、引き出し用トレンチＴＲａも形成される。
【0059】
図９に示されるように、トレンチＴＲ１の深さがトレンチＴＲ２の深さよりも深くなるように、トレンチＴＲ１の深さを選択的に深くする。
【0060】
まず、ハードマスクＨＭ上に、トレンチＴＲ２を覆い、且つ、トレンチＴＲ１を開口するパターンを有するレジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１およびハードマスクＨＭをマスクとして異方性エッチング処理を行う。レジストパターンＲＰ１から露出している半導体基板ＳＵＢの上面ＴＳは、ハードマスクＨＭに覆われているので、トレンチＴＲ１の内部のみがエッチングされる。これにより、トレンチＴＲ１の深さが選択的に深くなる。
【0061】
次に、アッシング処理によってレジストパターンＲＰ１を除去する。次に、例えばフッ酸または燐酸を含む溶液を用いた等方性エッチング処理によって、ハードマスクＨＭを除去する。
【0062】
図１０に示されるように、トレンチＴＲ１の内部およびトレンチＴＲ２の内部に、絶縁膜ＩＦ１および導電性膜ＣＦ１を形成する。
【0063】
まず、半導体基板ＳＵＢの上面ＴＳ上、トレンチＴＲ１の内部およびトレンチＴＲ２の内部に、例えば熱酸化処理によって、絶縁膜ＩＦ１を形成する。なお、絶縁膜ＩＦ１は、熱酸化処理によって形成された第１酸化シリコン膜と、上記第１酸化シリコン膜上に、ＣＶＤ法によって形成された第２酸化シリコン膜との積層膜であってもよい。
【0064】
次に、トレンチＴＲ１の内部およびトレンチＴＲ２の内部を埋め込むように、例えばＣＶＤ法によって、絶縁膜ＩＦ１上に導電性膜ＣＦ１を形成する。導電性膜ＣＦ１は、例えばｎ型の多結晶シリコン膜である。導電性膜ＣＦ１を良好に埋め込むために、導電性膜ＣＦ１の成膜を、複数回（例えば、第１多結晶シリコン膜の成膜と、第２多結晶シリコン膜の成膜との２回）に分けて行ってもよい。
【0065】
図１１に示されるように、トレンチＴＲ１の内部にフィールドプレート電極ＦＰを形成する。
【0066】
まず、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いた研磨処理によって、半導体基板ＳＵＢの上面ＴＳ上に位置する導電性膜ＣＦ１を除去する。次に、導電性膜ＣＦ１に対して異方性エッチング処理を行うことで、トレンチＴＲ２の内部に位置する導電性膜ＣＦ１と、トレンチＴＲ１の内部に位置する導電性膜ＣＦ１の一部とを除去する。これにより、トレンチＴＲ１の内部に残された導電性膜ＣＦ１をフィールドプレート電極ＦＰとして形成する。
【0067】
図１２に示されるように、絶縁膜ＩＦ１に対してフッ酸を含む溶液を用いた等方性エッチング処理を行う。これにより、半導体基板ＳＵＢの上面ＴＳ上に位置する絶縁膜ＩＦ１と、トレンチＴＲ２の内部に位置する絶縁膜ＩＦ１とを除去する。同時に、トレンチＴＲ１の内部に位置する絶縁膜ＩＦ１の上面の位置がフィールドプレート電極ＦＰの上面の位置よりも低くなるように、トレンチＴＲ１の内部に位置する絶縁膜ＩＦ１をトレンチＴＲ１の底部に向かって後退させる。
【0068】
図１３に示されるように、トレンチＴＲ１の内部において、絶縁膜ＩＦ１から露出しているフィールドプレート電極ＦＰを覆うように、絶縁膜ＩＦ２を選択的に形成する。
【0069】
まず、半導体基板ＳＵＢの上面ＴＳ上、トレンチＴＲ１の内部およびトレンチＴＲ２の内部に、例えばＣＶＤ法によって、絶縁膜ＩＦ２を形成する。次に、絶縁膜ＩＦ２に対して異方性エッチング処理を行うことで、半導体基板ＳＵＢの上面ＴＳ上に位置する絶縁膜ＩＦ２と、トレンチＴＲ２の内部に位置する絶縁膜ＩＦ２とを除去する。同時に、トレンチＴＲ１の内部に位置する絶縁膜ＩＦ２をトレンチＴＲ１の底部に向かって後退させる。これにより、フィールドプレート電極ＦＰが、トレンチＴＲ１の内部に残された絶縁膜ＩＦ２によって覆われる。
【0070】
図１４に示されるように、トレンチＴＲ１の内部およびトレンチＴＲ２の内部に、ゲート絶縁膜ＧＩおよび導電性膜ＣＦ２を形成する。
【0071】
まず、熱酸化処理によって、半導体基板ＳＵＢの上面ＴＳ上、絶縁膜ＩＦ２上に位置するトレンチＴＲ１の内部およびトレンチＴＲ２の内部に、ゲート絶縁膜ＧＩを形成する。なお、引き出し用トレンチＴＲａの内部にも、ゲート絶縁膜ＧＩが形成される。次に、トレンチＴＲ１の内部を埋め込むように、例えばＣＶＤ法によって、ゲート絶縁膜ＧＩ上および絶縁膜ＩＦ２上に、導電性膜ＣＦ２を形成する。導電性膜ＣＦ２は、例えばｎ型の多結晶シリコン膜である。
【0072】
図１５に示されるように、トレンチＴＲ１の内部にゲート電極ＧＥ１を形成し、トレンチＴＲ２の内部にゲート電極ＧＥ２を形成する。
【0073】
まず、例えばＣＭＰ法を用いた研磨処理によって、導電性膜ＣＦ２に対してＣＭＰ法を用いた研磨処理を行う。これにより、導電性膜ＣＦ２の厚さが薄くなり、導電性膜ＣＦ２の上面が平坦化される。
【0074】
次に、導電性膜ＣＦ２に対して異方性エッチング処理を行うことで、半導体基板ＳＵＢの上面ＴＳ上に位置する導電性膜ＣＦ２を除去する。これにより、フィールドプレート電極ＦＰ上においてトレンチＴＲ１の内部に残された導電性膜ＣＦ２をゲート電極ＧＥ１として形成する。同時に、トレンチＴＲ２の内部に残された導電性膜ＣＦ２をゲート電極ＧＥ２として形成する。なお、引き出し用トレンチＴＲａの内部にも、導電性膜ＣＦ２から引き出し部ＧＥａが形成される。
【0075】
なお、トレンチＴＲ１の外部およびトレンチＴＲ２の外部の導電性膜ＣＦ２を完全に除去するために、異方性エッチング処理はオーバーエッチングで行われる。ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の上面の位置は、半導体基板ＳＵＢの上面ＴＳの位置よりも若干低くなる。
【0076】
図１６に示されるように、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の上面上に、絶縁膜ＩＦ３を形成する。
【0077】
まず、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の上面上を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面ＴＳ上に絶縁膜ＩＦ３を形成する。次に、絶縁膜ＩＦ３に対して異方性エッチング処理を行う。これにより、半導体基板ＳＵＢの上面ＴＳ上の絶縁膜ＩＦ３およびゲート絶縁膜ＧＩが除去され、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の上面上に、絶縁膜ＩＦ３が残される。
【0078】
図１７に示されるように、半導体基板ＳＵＢにボディ領域ＰＢおよびソース領域ＮＳを形成する。
【0079】
まず、フォトリソグラフィ技術およびイオン注入法によって、例えばホウ素（Ｂ）を導入することで、半導体基板ＳＵＢに、ｐ型のボディ領域ＰＢを選択的に形成する。ボディ領域ＰＢは、トレンチＴＲ１およびトレンチＴＲ２の各々の深さよりも浅くなるように形成される。
【0080】
次に、フォトリソグラフィ技術およびイオン注入法によって、例えば砒素（Ａｓ）を導入することで、セル領域ＣＲのボディ領域ＰＢ内に、ｎ型のソース領域ＮＳを選択的に形成する。その後、半導体基板ＳＵＢに対して熱処理を施すことで、ソース領域ＮＳおよびボディ領域ＰＢに含まれる不純物を活性化させる。
【0081】
図１８に示されるように、トレンチＴＲ１およびトレンチＴＲ２を覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの上面ＴＳ上に、層間絶縁膜ＩＬ１を形成する。
【0082】
図１９に示されるように、孔ＣＨ１、孔ＣＨ２および高濃度拡散領域ＰＲを形成する。
【0083】
まず、層間絶縁膜ＩＬ１上に、ソース領域ＮＳが形成されている半導体基板ＳＵＢを開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬ１およびソース領域ＮＳを貫通し、且つ、ボディ領域ＰＢの内部に達する孔ＣＨ１を形成する。次に、イオン注入法によって、孔ＣＨ１の底部におけるボディ領域ＰＢに、例えばホウ素（Ｂ）を導入することで、ｐ型の高濃度拡散領域ＰＲを形成する。その後、アッシング処理によって上記レジストパターンを除去する。
【0084】
次に、層間絶縁膜ＩＬ１上に、ゲート電極ＧＥ１上を開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬ１および絶縁膜ＩＦ３を貫通し、且つ、ゲート電極ＧＥ１に達する孔ＣＨ２を形成する。ここでは図示していないが、孔ＣＨ２を形成する工程で、図６に示される孔ＣＨ３も形成される。孔ＣＨ３は、層間絶縁膜ＩＬ１および絶縁膜ＩＦ３を貫通し、且つ、引き出し部ＧＥａに達する。その後、アッシング処理によって上記レジストパターンを除去する。
【0085】
なお、孔ＣＨ１を形成する順番と、孔ＣＨ２および孔ＣＨ３を形成する順番とは、何れが先であっても構わない。
【0086】
図２０に示されるように、孔ＣＨ１および孔ＣＨ２の各々の内部にプラグＰＧを形成し、層間絶縁膜ＩＬ１上に内部配線ＳＥ１および内部配線ＧＷ１を形成する。
【0087】
まず、孔ＣＨ１の内部、孔ＣＨ２の内部および層間絶縁膜ＩＬ１上に、スパッタリング法またはＣＶＤ法によって第１バリアメタル膜を形成する。第１バリアメタル膜は、例えば窒化チタン膜およびチタン膜の積層膜からなる。次に、第１バリアメタル膜上に、ＣＶＤ法によって第１導電性膜を形成する。第１導電性膜は、例えばタングステン膜からなる。
【0088】
次に、ＣＭＰ法を用いた研磨処理または異方性エッチング処理によって、孔ＣＨ１の外部および孔ＣＨ２の外部に形成されている第１バリアメタル膜および第１導電性膜を除去する。これにより、孔ＣＨ１の内部および孔ＣＨ２の内部を埋め込むように、第１バリアメタル膜および第１導電性膜からなるプラグＰＧが形成される。なお、これらの工程によって、孔ＣＨ３の内部にもプラグＰＧが形成される。
【0089】
次に、層間絶縁膜ＩＬ１上に、スパッタリング法によって、第２バリアメタル膜を形成する。第２バリアメタル膜は、例えばチタンタングステン膜または窒化チタン膜からなる。次に、第２バリアメタル膜上に、スパッタリング法によって第２導電性膜を形成する。第２導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜であるか、タングステン膜である。次に、第２バリアメタル膜および第２導電性膜をパターニングすることで、内部配線ＳＥ１および内部配線ＧＷ１を形成する。
【0090】
図２１に示されるように、層間絶縁膜ＩＬ２、孔ＣＨ４、ビアＶ１およびソース電極ＳＥ２を形成する。
【0091】
まず、内部配線ＳＥ１および内部配線ＧＷ１を覆うように、例えばＣＶＤ法によって、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２を形成する。次に、層間絶縁膜ＩＬ２上に、内部配線ＳＥ１を開口するパターンを有するレジストパターンを形成する。次に、上記レジストパターンをマスクとして異方性エッチング処理を行うことで、層間絶縁膜ＩＬ２中に、内部配線ＳＥ１に達する孔ＣＨ４を形成する。なお、これらの工程によって、外周領域ＯＲの層間絶縁膜ＩＬ２中にも、内部配線ＧＷ１に達する孔ＣＨ４が形成される。
【0092】
次に、孔ＣＨ４の内部および層間絶縁膜ＩＬ２上に、スパッタリング法またはＣＶＤ法によって第３バリアメタル膜を形成する。第３バリアメタル膜は、例えば窒化チタン膜およびチタン膜の積層膜からなる。次に、第３バリアメタル膜上に、ＣＶＤ法によって第３導電性膜を形成する。第３導電性膜は、例えばタングステン膜からなる。次に、ＣＭＰ法または異方性エッチング処理によって、孔ＣＨ４の外部に形成されている第３バリアメタル膜および第３導電性膜を除去する。これにより、孔ＣＨ４の内部を埋め込むように、第３バリアメタル膜および第３導電性膜からなるビアＶ１が形成される。
【0093】
次に、層間絶縁膜ＩＬ２上に、スパッタリング法によって、第４バリアメタル膜を形成する。第４バリアメタル膜は、例えばチタンタングステン膜からなる。次に、第４バリアメタル膜上に、スパッタリング法によって第４導電性膜を形成する。第４導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜である。次に、第４バリアメタル膜および第４導電性膜をパターニングすることで、ソース電極ＳＥ２を形成する。なお、これらの工程によって、外周領域ＯＲの層間絶縁膜ＩＬ２上に、ゲート配線ＧＷ２が形成される。
【0094】
次に、ここでは図示はしないが、ソース電極ＳＥ２上およびゲート配線ＧＷ２上に、例えば塗布法によって、例えばポリイミド膜からなる保護膜を形成する。上記保護膜の一部に開口部を形成することで、ソース電極ＳＥ２およびゲート配線ＧＷ２のうち、ソースパッドＳＰおよびゲートパッドＧＰになる領域を露出させる。
【0095】
その後、以下の製造工程を経て、図５に示される構造体が得られる。まず、必要に応じて半導体基板ＳＵＢの下面ＢＳを研磨する。次に、半導体基板ＳＵＢの下面ＢＳに、イオン注入法によって、例えば砒素（Ａｓ）などを導入することで、ｎ型のドレイン領域ＮＤを形成する。なお、半導体基板ＳＵＢがｎ型のシリコン基板とｎ型の半導体層との積層体で構成されている場合、高濃度のｎ型のシリコン基板がドレイン領域ＮＤを成すので、上述のイオン注入によるドレイン領域ＮＤの形成を省略できる。次に、半導体基板ＳＵＢの下面ＢＳ下に、スパッタリング法によって、ドレイン電極ＤＥを形成する。
【0096】
なお、図１および図２に示されるソース電極ＳＥ２、ゲート配線ＧＷ２、内部配線ＳＥ１および内部配線ＧＷ１の平面レイアウトは、あくまで一例であり、ゲート電極ＧＥ１、ゲート電極ＧＥ２およびソース領域ＮＳなどへの電気的接続が成されていれば、種々変更可能である。
【0097】
（変形例１）
以下に図２２を用いて、実施の形態１の変形例１における半導体装置１００について説明する。
以下に図２２を用いて、実施の形態１の変形例１における半導体装置１００について説明する。
【0098】
実施の形態１では、トレンチＴＲ２の平面形状にハニカム構造を適用したが、トレンチＴＲ２がトレンチＴＲ１を囲む形状は、正六角形に限られず、他の多角形状であってもよい。
【0099】
例えば変形例１では、図２２に示されるように、トレンチＴＲ２は、複数の正四角形が互いに接続された構造である。図２２では、ある正四角形とＸ方向で隣接する正四角形は、Ｙ方向に半ピッチずれて配置されている。変形例１でも、平面視におけるトレンチＴＲ１の中心部１０は、正四角形の重心２０（多角形の重心）に一致する。最も近接する３つのトレンチＴＲ１の中心部１０を直線で結ぶと、二等辺三角形が構成され、長さＬ２は、長さＬ１と異なる値になる。
【0100】
トレンチＴＲ２の形状が変形例１のような場合であっても、オン抵抗の低減化および耐圧の確保の両立というチャージバランスを安定化させることができる。しかしながら、フィールドプレート電極ＦＰから広がる空乏層が、セル領域ＣＲ内において均等に広がり易いという観点からは、二等辺三角形よりも正三角形の方が優れている。従って、耐圧を確保し、チャージバランスを更に安定化させるという点では、実施の形態１の方が変形例１よりも優れている。
【0101】
（実施の形態２）
以下に図２３および図２４を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図２４は、図２３に示されるＢ－Ｂ線に沿った断面図である。
以下に図２３および図２４を用いて、実施の形態２における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図２４は、図２３に示されるＢ－Ｂ線に沿った断面図である。
【0102】
実施の形態１では、トレンチＴＲ２のハニカム構造のうち１つの正六角形内に、１つのトレンチＴＲ１が形成されていた。
【0103】
図２３に示されるように、実施の形態２では、ハニカム構造のうち互いに隣り合う正六角形が共有する辺が間引かれている。ここでは、ハニカム構造のうち２つの正六角形が共有する辺が間引かれ、２つのトレンチＴＲ１が、平面視においてトレンチＴＲ２に囲まれている。
【0104】
図２３および図２４に示されるように、共有する辺が間引かれた領域内には、孔ＣＨ１ｓが形成されている。２つのトレンチＴＲ１の間に位置していたトレンチＴＲ２が無い分、孔ＣＨ１ｓの平面寸法を、実施の形態１の孔ＣＨ１よりも大きくすることができる。従って、孔ＣＨ１ｓの内部に形成されるプラグＰＧと、ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲとの接触面積を大きくでき、接触抵抗を低減できる。また、２つのスプリットゲート構造のＭＯＳＦＥＴで、孔ＣＨ１ｓを共通化させることができる。
【0105】
例えば、実施の形態１では、ハニカム構造のうち１つの正六角形内に、２つの孔ＣＨ１を設けていたが、孔ＣＨ１の平面寸法および配置箇所については、トレンチＴＲ１とトレンチＴＲ２との間のスペースを考慮する必要があり、ある程度の制限が設けられていた。実施の形態２のように、共有する辺が間引かれた領域を活用することで、孔ＣＨ１ｓの平面寸法および配置箇所に関する制限を緩和できる。
【0106】
しかしながら、実施の形態２では、共有する辺を間引いた分、実施の形態１と比較して、ゲート電極ＧＥ２の密度が低くなり、オン抵抗が増加する。そのため、オン抵抗の低減という点では、実施の形態１の方が実施の形態２よりも優れている。
【0107】
【0108】
図２５に示されるように、変形例２でも実施の形態２と同様に、ハニカム構造のうち互いに隣り合う正六角形が共有する辺が間引かれている。変形例２では、ハニカム構造のうち複数の正六角形が共有する辺に対して、間引きが行われている。すなわち、複数のトレンチＴＲ１が、平面視においてトレンチＴＲ２に囲まれている。なお、図２５では、トレンチＴＲ２が複数個に分断されているが、これらのトレンチＴＲ２は、例えばセル領域ＣＲの外周付近で、互いに連結されている。
【0109】
図２５および図２６に示されるように、共有する辺が間引かれた複数の領域内には、それぞれ孔ＣＨ１ｓが形成されている。すなわち、各孔ＣＨ１ｓは、複数のトレンチＴＲ１の各々の間に設けられている。そのため、平面視においてトレンチＴＲ２に囲まれている複数の孔ＣＨ１ｓの数は、平面視においてトレンチＴＲ２に囲まれている複数のトレンチＴＲ１の数よりも１つ少ない。
【0110】
変形例２でも共有する辺を間引いた分、実施の形態１と比較して、ゲート電極ＧＥ２の配置密度が低くなり、オン抵抗が増加する。しかし、オン抵抗の変動分を許容できる範囲であれば、共有する辺に対する間引きの数を調整し、孔ＣＨ１ｓのレイアウトの自由度を高めることができる。
【0111】
（実施の形態３）
以下に図２７を用いて、実施の形態３における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図２７を用いて、実施の形態３における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0112】
実施の形態１では、トレンチＴＲ１の平面形状が円形状であり、平面視におけるトレンチＴＲ１の中心部１０がハニカム構造のうち１つの正六角形の重心２０に一致するように、各トレンチＴＲ１をトレンチＴＲ２内に設けていた。これにより、フィールドプレート電極ＦＰから広がる空乏層が、セル領域ＣＲ内において均等に広がり易くなっている。
【0113】
しかしながら、図２７に示されるように、トレンチＴＲ１が円形状である場合、フィールドプレート電極ＦＰから広がる空乏層も円形状になる。そうすると、使用される各電位および加工寸法にも依るが、空乏化が弱い領域が存在する場合がある。例えば３つのフィールドプレート電極ＦＰの何れかからも、空乏層が届かない領域が存在する場合がある。すなわち、セル領域ＣＲ内において、局所的にではあるが、チャージバランスの条件が安定しない領域が存在することになる。
【0114】
図２７に示されるように、実施の形態３では、平面視におけるトレンチＴＲ１の中心部１０が正六角形の重心２０に一致する点は、実施の形態１と同じであるが、実施の形態３におけるトレンチＴＲ１の平面形状は、正六角形状である。
【0115】
このようにトレンチＴＲ１の正六角形状を変更したことで、フィールドプレート電極ＦＰから広がる空乏層も正六角形状になる。従って、空乏化が弱い領域の発生を抑制できるので、セル領域ＣＲ内において、チャージバランスの更なる安定化を図ることができる。
【0116】
また、トレンチＴＲ１とトレンチＴＲ２との間の間隔を考慮して、トレンチＴＲ１がトレンチＴＲ２に効率的に囲まれる配置とするために、ハニカム構造の正六角形状に沿って、トレンチＴＲ１の正六角形状を配置している。すなわち、トレンチＴＲ１の正六角形の各辺が、トレンチＴＲ２の正六角形の各辺に沿っている。
【0117】
また、実施の形態３でも、実施の形態２または変形例２のように、ハニカム構造のうち隣り合う正六角形が共有する辺が間引かれていてもよい。
【0118】
（実施の形態４）
以下に図２８および図２９を用いて、実施の形態４における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図２９は、図２８に示されるＣ－Ｃ線に沿った断面図である。
以下に図２８および図２９を用いて、実施の形態４における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図２９は、図２８に示されるＣ－Ｃ線に沿った断面図である。
【0119】
なお、実施の形態４では、実施の形態３のようにトレンチＴＲ１の平面形状が六角形状の場合を例示するが、トレンチＴＲ１の平面形状が円形状であっても、実施の形態４の効果を得られる。
【0120】
実施の形態１では、セル領域ＣＲにおいてトレンチＴＲ１とトレンチＴＲ２とが分離し、ゲート電極ＧＥ１とゲート電極ＧＥ２とが分離していた。そして、セル領域ＣＲにおいてゲート電極ＧＥ１が内部配線ＧＷ１に接続し、外周領域ＯＲにおいてゲート電極ＧＥ２が内部配線ＧＷ１に接続することで、ゲート電極ＧＥ１およびゲート電極ＧＥ２にゲート電位が供給されていた。
【0121】
図２８に示されるように、実施の形態４では、セル領域ＣＲにおいて、半導体基板ＳＵＢに、半導体基板ＳＵＢの上面ＴＳから所定の深さに達し、且つ、トレンチＴＲ１およびトレンチＴＲ２に連通する連通部ＴＲｂが形成されている。そして、連通部ＴＲｂの内部には、ゲート電極ＧＥ１およびゲート電極ＧＥ２と一体化した連結部ＧＥｂが形成されている。
【0122】
このような連通部ＴＲｂは、図８の製造工程において、トレンチＴＲ１とトレンチＴＲ２との間に位置する半導体基板ＳＵＢの上面ＴＳ上に、ハードマスクＨＭを配置しないことで、形成できる。すなわち、連通部ＴＲｂの深さは、トレンチＴＲ２の深さと同じになる。また、導電性膜ＣＦ１からゲート電極ＧＥ１およびゲート電極ＧＥ２を形成する工程で、連結部ＧＥｂも形成できる。
【0123】
実施の形態４では、ゲート電極ＧＥ１およびゲート電極ＧＥ２が一体化しているので、孔ＣＨ１を介してゲート電極ＧＥ１を内部配線ＧＷ１に接続させる必要が無い。従って、内部配線ＧＷ１を設ける必要が無く、内部配線ＳＥ１、層間絶縁膜ＩＬ２、孔ＣＨ４およびビアＶ１を設ける必要も無い。
【0124】
図２９に示されるように、実施の形態４では、内部配線ＧＷ１、内部配線ＳＥ１、層間絶縁膜ＩＬ２、孔ＣＨ４およびビアＶ１の形成が省略されており、層間絶縁膜ＩＬ１上にソース電極ＳＥ２およびゲート配線ＧＷ２が形成されている。層間絶縁膜ＩＬ１中には、孔ＣＨ１が形成され、孔ＣＨ１の内部にはプラグＰＧが形成されている。ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲは、孔ＣＨ１（プラグＰＧ）を介してソース電極ＳＥ２に電気的に接続されている。
【0125】
実施の形態４でも図６に示されるように、外周領域ＯＲの半導体基板ＳＵＢには、引き出し用トレンチＴＲａが形成されている。トレンチＴＲ２および引き出し用トレンチＴＲａは、連通している。そして、引き出し用トレンチＴＲａの内部には、ゲート電極ＧＥ２と一体化した引き出し部ＧＥａが形成されている。
【0126】
外周領域ＯＲの層間絶縁膜ＩＬ１中には、引き出し部ＧＥａに達する孔ＣＨ３が形成されている。孔ＣＨ３の内部にも、プラグＰＧが形成されている。引き出し部ＧＥａは、孔ＣＨ３（プラグＰＧ）を介してゲート配線ＧＷ２に電気的に接続されている。従って、ゲート配線ＧＷ２から、ゲート電極ＧＥ２、連結部ＧＥｂおよびゲート電極ＧＥ１へ、ゲート電位が供給される。
【0127】
このように、実施の形態４によれば、連通部ＴＲｂを設けたことで、半導体装置１００の構造の簡略化および製造工程の簡略化を図ることができる。
【0128】
また、連通部ＴＲｂ（連結部ＧＥｂ）の両側面の半導体基板ＳＵＢにもソース領域ＮＳが形成されているので、連通部ＴＲｂ（連結部ＧＥｂ）もシングルゲート構造のＭＯＳＦＥＴとして利用できる。従って、オン抵抗の更なる低減を図ることができる。
【0129】
また、実施の形態４でも、実施の形態２または変形例２のように、ハニカム構造のうち隣り合う正六角形が共有する辺が間引かれていてもよい。
【0130】
（実施の形態５）
以下に図３０および図３１を用いて、実施の形態５における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図３０は、主に、セル領域ＣＲおよび外周領域ＯＲにおいて、半導体基板ＳＵＢに形成されたトレンチＴＲ１、ＴＲ２およびゲート電極ＧＥ１、ＧＥ２の平面パターンを示している。図３１は、図３０に示されるＤ－Ｄ線に沿った断面図である。
以下に図３０および図３１を用いて、実施の形態５における半導体装置１００について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図３０は、主に、セル領域ＣＲおよび外周領域ＯＲにおいて、半導体基板ＳＵＢに形成されたトレンチＴＲ１、ＴＲ２およびゲート電極ＧＥ１、ＧＥ２の平面パターンを示している。図３１は、図３０に示されるＤ－Ｄ線に沿った断面図である。
【0131】
実施の形態１では、トレンチＴＲ２は平面視においてハニカム構造を成し、トレンチＴＲ１は、平面視においてトレンチＴＲ２に囲まれていた。
【0132】
図３０に示されるように、実施の形態５では、トレンチＴＲ１およびトレンチＴＲ２が、ストライプ状に形成されている。すなわち、図３０に示されるように、トレンチＴＲ１およびトレンチＴＲ２は、それぞれＹ方向に延在し、且つ、このＹ方向と交差するＸ方向において互いに隣接している。図３０および図３１に示されるように、ソース領域ＮＳに達する孔ＣＨ１は、Ｙ方向に延在し、Ｘ方向においてトレンチＴＲ１とトレンチＴＲ２との間に位置している。
【0133】
外周領域ＯＲにおいて、半導体基板ＳＵＢには、半導体基板ＳＵＢの上面ＴＳから所定の深さに達し、且つ、トレンチＴＲ１およびトレンチＴＲ２に連通する引き出し用トレンチＴＲｃが形成されている。引き出し用トレンチＴＲｃの内部には、ゲート電極ＧＥ１およびゲート電極ＧＥ２と一体化した引き出し部ＧＥｃが形成されている。すなわち、引き出し部ＧＥｃは、ゲート電極ＧＥ１およびゲート電極ＧＥ２と同様に、導電性膜ＣＦ１から形成されている。
【0134】
ゲート電極ＧＥ１およびゲート電極ＧＥ２が一体化しているので、孔ＣＨ１を介してゲート電極ＧＥ１を内部配線ＧＷ１に接続させる必要が無い。従って、図３１に示されるように、内部配線ＧＷ１、内部配線ＳＥ１、層間絶縁膜ＩＬ２、孔ＣＨ４およびビアＶ１の形成が省略されており、層間絶縁膜ＩＬ１上にソース電極ＳＥ２およびゲート配線ＧＷ２が形成されている。層間絶縁膜ＩＬ１中には、孔ＣＨ１が形成され、孔ＣＨ１の内部にはプラグＰＧが形成されている。ソース領域ＮＳ、ボディ領域ＰＢおよび高濃度拡散領域ＰＲは、孔ＣＨ１（プラグＰＧ）を介してソース電極ＳＥ２に電気的に接続されている。
【0135】
外周領域ＯＲの層間絶縁膜ＩＬ１中には、引き出し部ＧＥｃに達する孔ＣＨ５が形成されている。孔ＣＨ５の内部には、プラグＰＧが形成されている。引き出し部ＧＥｃは、孔ＣＨ５（プラグＰＧ）を介してゲート配線ＧＷ２に電気的に接続される。従って、ゲート配線ＧＷ２から、引き出し部ＧＥｃ、ゲート電極ＧＥ１およびゲート電極ＧＥ２へ、ゲート電位が供給される。
【0136】
実施の形態５のフィールドプレート電極ＦＰは、実施の形態１と同様に、電気的にフローティング状態であってもよいが、ソース電極ＳＥ２に電気的に接続されていてもよい。その場合、ソース電極ＳＥ２からフィールドプレート電極ＦＰへソース電位が供給される。
【0137】
ここでは図示はしていないが、ソース電極ＳＥ２とフィールドプレート電極ＦＰとを電気的に接続させる場合、ソース電極ＳＥ２の下方において、フィールドプレート電極ＦＰの一部は、引き出し部として、トレンチＴＲ１の下部だけでなくトレンチＴＲ１の上部にも形成されている。すなわち、トレンチＴＲ１の内部において、フィールドプレート電極ＦＰおよびゲート電極ＧＥ１の両方が形成されている箇所以外に、フィールドプレート電極ＦＰのみが形成されている箇所が存在する。
【0138】
層間絶縁膜ＩＬ１中には、フィールドプレート電極ＦＰの引き出し部に達する孔が形成されている。上記孔の内部には、プラグＰＧが形成されている。フィールドプレート電極ＦＰの引き出し部は、上記孔（プラグＰＧ）を介してソース電極ＳＥ２に電気的に接続される。
【0139】
実施の形態５によれば、実施の形態１と比較して、内部配線ＧＷ１および内部配線ＳＥ１などを形成する必要が無いので、半導体装置１００の構造の簡略化および製造工程の簡略化を図ることができる。
【0140】
また、トレンチＴＲ１が、ストライプ状であることで、フィールドプレート電極ＦＰから広がる空乏層が、セル領域ＣＲ内において均等に広がり易い。オン抵抗の低減化および耐圧の確保の両立というチャージバランスを安定化させることができる。しかしながら、実施の形態５では、実施の形態１と比較して、ゲート電極ＧＥ２の密度が低くなり、オン抵抗が増加する。そのため、オン抵抗の低減という点では、実施の形態１のハニカム構造の方が、実施の形態５のストライプ状よりも優れている。
【0141】
【0142】
図３２および図３３に示されるように、変形例３では、トレンチＴＲ２の一部に、Ｘ方向に延在する交差部ＴＲ２ｘが設けられている。ゲート電極ＧＥ２は、交差部ＴＲ２ｘの内部にも形成されている。トレンチＴＲ２には、複数の交差部ＴＲ２ｘを設けることもできる。また、孔ＣＨ１は、平面視において交差部ＴＲ２ｘに重ならないように、Ｙ方向において複数個に分断されて配置されている。
【0143】
変形例３では、交差部ＴＲ２ｘを設けた分、実施の形態５と比較して、ゲート電極ＧＥ２の密度が高くなり、オン抵抗を減少できる。
【0144】
以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0145】
１００ 半導体装置
１０ トレンチの中心部
２０ 多角形の重心
１Ａ、２Ａ 領域
ＢＳ 半導体基板の下面
ＣＦ１、ＣＦ２ 導電性膜
ＣＨ１、ＣＨ１ｓ、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ５ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＦＰ フィールドプレート電極
ＧＥ１、ＧＥ２ ゲート電極
ＧＥａ ゲート電極の引き出し部
ＧＥｂ ゲート電極の連結部
ＧＥｃ ゲート電極の引き出し部
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ１ ゲート用の内部配線
ＧＷ２ ゲート配線
ＨＭ ハードマスク
ＩＦ１、ＩＦ２、ＩＦ３ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＰＢ ボディ領域
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＰ１ レジストパターン
ＳＥ１ ソース用の内部配線
ＳＥ２ ソース電極
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＴＲ１、ＴＲ２ トレンチ
ＴＲ２ｘ 交差部
ＴＲａ 引き出し用トレンチ
ＴＲｂ トレンチの連通部
ＴＲｃ 引き出し用トレンチ
ＴＳ 半導体基板の上面
Ｖ１ ビア
１０ トレンチの中心部
２０ 多角形の重心
１Ａ、２Ａ 領域
ＢＳ 半導体基板の下面
ＣＦ１、ＣＦ２ 導電性膜
ＣＨ１、ＣＨ１ｓ、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ５ 孔
ＣＲ セル領域
ＤＥ ドレイン電極
ＦＰ フィールドプレート電極
ＧＥ１、ＧＥ２ ゲート電極
ＧＥａ ゲート電極の引き出し部
ＧＥｂ ゲート電極の連結部
ＧＥｃ ゲート電極の引き出し部
ＧＩ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＷ１ ゲート用の内部配線
ＧＷ２ ゲート配線
ＨＭ ハードマスク
ＩＦ１、ＩＦ２、ＩＦ３ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
ＮＤ ドレイン領域
ＮＳ ソース領域
ＮＶ ドリフト領域
ＯＲ 外周領域
ＰＢ ボディ領域
ＰＧ プラグ
ＰＲ 高濃度拡散領域
ＲＰ１ レジストパターン
ＳＥ１ ソース用の内部配線
ＳＥ２ ソース電極
ＳＰ ソースパッド
ＳＵＢ 半導体基板
ＴＲ１、ＴＲ２ トレンチ
ＴＲ２ｘ 交差部
ＴＲａ 引き出し用トレンチ
ＴＲｂ トレンチの連通部
ＴＲｃ 引き出し用トレンチ
ＴＳ 半導体基板の上面
Ｖ１ ビア
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】